KR100761861B1 - 정전기를 방지하는 반도체 패키지 - Google Patents

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최윤석
송은석
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삼성전자주식회사
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Abstract

반도체소자가 미세해져도 정전기방지 특성이 저하되지 않고, 기존의 기술을 응용하여 정전기방지 특성을 대폭 향상시키는 반도체 패키지를 제공한다. 그 패키지는 도전성 패턴이 내재된 구조체와, 구조체의 일면에 부착된 도전성 네트워크(network)를 포함한다. 도전성 네트워크에 수직하게 배열하면서 부착되어 외부의 정전기를 흡수하는 적어도 하나의 도전성 막대 및 도전성 네트워크부터 전기적으로 전달된 정전기를 외부로 방출하는 접지부를 포함한다.
반도체 패키지, 정전기방지, 도전성 막대, 도전성 네트워크

Description

정전기를 방지하는 반도체 패키지{Semiconductor package preventing the static electricity}
도 1은 정전기 방지를 개념적으로 설명하기 위하여, 외부와 전기적으로 연결된 단일 칩에 본 발명의 제1 도전성 막대가 부착된 패키지를 나타낸 사시도이다.
도 2a 내지 도 2c는 본 발명의 제1 실시예에 따른 제1 도전성 막대의 형상 및 배열을 예시한 사시도들이다.
도 3a 및 도 3b는 도전성 패턴을 내재하는 칩에 따라 본 발명의 일 실시예에 따른 패키지를 구분하여 나타낸 사시도들이다.
도 4는 본 발명의 다른 실시예에 따른 패키지를 나타낸 사시도이다.
도 5는 본 발명의 또 다른 실시예에 따른 패키지를 나타낸 사시도이다.
*도면의 주요부분에 대한 부호의 설명*
100; 단일 칩 102; 도전성 네트워크
110; 제1 도전성 막대 112; 제2 도전성 막대
120; 접지부 122; 도전성 와이어
130; 입출력 패드부 150; 인쇄회로기판
본 발명은 반도체 패키지에 관한 것으로, 특히 도전성 막대를 이용하여 정전기를 방지하는 반도체 패키지에 관한 것이다.
반도체소자에 정전기가 주입되는 것을 방지하기 위하여, 반도체소자의 입출력 패드(pad)에 정전기방지용 셀(cell)이 삽입되어 있다. 하지만, 반도체소자가 미세해 짐에 따라 상기 정전기방지용 셀의 특성이 저하되어, 정전기 문제가 점점 커지고 있다. 특히, 이동통신기기에 적용되는 반도체 소자에 대한 정전기 문제는 심각하다. 상기 문제를 개선하기 위하여 정전기방지용 셀의 구조 등을 변화시켜 정전기방지 특성을 향상시키고자 하고 있으나, 반도체소자가 미세해짐에 따라 정전기방지 특성을 크게 향상시키기에는 어려움이 있다.
따라서, 반도체소자가 미세해져도 정전기방지 특성이 저하되지 않고 정전기를 방지하도록 하는 개선된 방법이 요구된다. 또한, 비용의 절감을 위해, 기존의 반도체소자의 제조공정을 응용할 수 있는 것이 바람직하다. 특히, 상기 방법을 이용한 반도체 패키지는 이동통신기기와 같은 환경에서도 사용할 수 있도록 정전기방지 특성이 대폭 향상되어야 할 것이다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 반도체소자가 미세해져도 정전기방지 특성이 저하되지 않고, 기존의 기술을 응용하여 정전기방지 특성을 대폭 향상시키는 반도체 패키지를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 의한 반도체 패키지는 도전성 패턴이 내재된 구조체와, 상기 구조체의 일면에 부착된 도전성 네트워크(network)를 포함한다. 상기 도전성 네트워크에 수직하게 배열하면서 부착되어 외부의 정전기를 흡수하는 적어도 하나의 도전성 막대 및 상기 도전성 네트워크부터 전기적으로 전달된 정전기를 외부로 방출하는 접지부를 포함한다.
본 발명의 바람직한 실시예에 있어서, 상기 도전성 막대의 높이가 증가함에 따라 외부에서 유입되는 정전기를 흡수할 수 있는 상기 도전성 네트워크의 유효면적도 증가할 수 있다. 상기 도전성 막대의 높이는 상기 유효면적의 반경일 수 있다.
본 발명에 있어서, 상기 도전성 막대는 상기 구조체의 일면이 정전기를 흡수할 수 있도록 일정한 높이를 가지면서 배열될 수 있다. 상기 도전성 막대는 상기 구조체의 일면이 정전기를 흡수할 수 있는 높이로 부착된 하나의 막대일 수 있다. 또한, 상기 도전성 막대는 상기 접지부와 인접하여 위치하는 것이 바람직하다.
이하 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명한다. 다음에서 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예들은 당분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 실시예 전체에 걸쳐서 동일한 참조부호는 동일한 구성요소를 나타낸다.
본 발명의 실시예는 도전성 막대, 예컨대 피뢰침을 이용하여 도전성 패턴 이 형성된 구조체의 정전기를 방지하는 것을 제시할 것이다. 이를 위해, 먼저 도전성 막대를 이용한 정전기방지 방법을 개념적으로 접근하고, 정전기 방지를 위한 구체적인 사례를 예시할 것이다. 또한, 도전성 막대가 부착되는 대상을 구분하여 본 발명을 다른 관점에서고 설명할 것이다.
도 1은 정전기 방지를 개념적으로 설명하기 위하여, 외부와 전기적으로 연결된 단일 칩(100)에 본 발명의 제1 도전성 막대(110)가 부착된 패키지를 나타낸 사시도이다. 이때, 단일 칩(100)은 도전성 패턴이 형성된 구조체의 일종이다.
도 1을 참조하면, 본 발명의 패키지는 단일 칩(100), 도전성 네트워크(network; 102), 제1 도전성 막대(110) 및 접지부(120)를 포함한다. 단일 칩(100)은 잘 알려진 바와 같이 도전성 패턴(도시 안됨)이 내재되어 있다. 도전성 네트워크(102)는 단일 칩(100)의 일면에 부착된다.
도전성 네트워크(102)는 외부에서 흡수된 정전기가 흐르는 통로의 역할을 한다. 도전성 네트워크(102)는 접지부(120)와 최단거리를 확보하도록 배치되는 것이 바람직하다. 다만, 제조의 편의를 위하여, 도전성 네트워크(102)는 단일 칩(100)의 일면에 한정되는 것이 더욱 바람직하다. 도전성 네트워크(102)는 단일 칩(100)의 일면의 거의 전면을 덮는 형태일 수 있다. 예컨대, 도시된 바와 같이, 단일 칩(100)의 입출력 패드부(130)와 모서리 부분을 제외한 부분을 덮을 수 있다. 구체적으로, 도전성 네트워크(102)는 판(plane) 형태의 도전성 판일 수도 있고, 통상의 재배치배선과 같은 라인(line) 형태인 도전성 라인일 수 있다.
제1 도전성 막대(110)는 도전성 네트워크(102)에 수직하게 부착된다. 제1 도전성 막대(110)는 상하부분의 직경이 동일한 것이 바람직하다. 제1 도전성 막대(110)의 수평단면은 적어도 일부에 곡률을 갖거나 곡률은 갖지 않고 각이 진 형태일 수 있다. 제1 도전성 막대(110)의 직경은 패키지의 형상에 따라 다르게 설정할 수 있다. 제1 도전성 막대(110)는 전기전도성이 우수한 물질이면 가능하며, 바람직하게는 금(Au), 은(Ag) 및 알루미늄(Al) 중에서 선택하여 사용할 수 있지만 이에 제한되지는 않는다.
제1 도전성 막대(110)는 다양한 방법을 이용하여 도전성 네트워크(102)에 부착할 수 있다. 예컨대, 반도체 패키지 공저에서 통상적으로 사용하는 와이어 본딩을 이용할 수도 있고, 전기도금법을 이용할 수도 있다. 경우에 따라, 미세전자기계시스템인 MEMS(Micro Electro Mechanical Systems)을 활용할 수도 있다. 제1 도전성 막대(110)를 제조하는 방법은 패키지의 크기나 제1 도전성 막대(110)를 제조하는 환경 등을 고려하여 결정할 수 있다.
예시된 와이어 본딩, 전기도금법 및 MEMS는 잘 알려진 방법이며, 특히, 와이어 본딩을 사용하여 제조함으로써, 용이하게 본 발명의 제1 도전성 막대(110)를 부착할 수 있다. 구체적으로, 먼저 와이어를 도전성 네트워크(102)에 부착한 후, 네트워크(102)에 수직한 방향으로 성장시킨다. 이어서, 수직방향으로 성장하는 와이어를 적절한 길이에서 성장을 중단시키면, 제1 도전성 막대(110)가 형성된다. 이에 따라, 기존의 와이어 본딩을 이용함으로써, 제1 도전성 막대(110)를 용이하게 제조할 수 있고 제조비용도 절감할 수 있다.
제1 도전성 막대(110)는 외부에서 유입되는 정전기를 흡수하는 역할을 한 다. 그런데, 제1 도전성 막대(110)의 높이(h)가 증가함에 따라, 외부의 정전기를 흡수하여 도전성 네트워크(102)에 전달되는 유효면적(S)이 넓어진다. 일반적으로, 유효면적(S)과 제1 도전성 막대(110) 사이의 최대각(α)은 45ㅀ이다. 즉, 유효면적(S)의 반경은 제1 도전성 막대(110)의 높이(h)와 동일하다. 따라서, 제1 도전성 막대(110)의 높이(h)에 따라 유효면적(S)이 달라진다.
접지부(120)는 도전성 네트워크(102)에 의해 전기적으로 전달된 정전기를 외부로 배출한다. 접지부(120)와 도전성 네트워크(102)는 도전성 와이어(122)에 의해 연결될 수 있다. 앞에서 간단하게 언급하였지만, 단일 칩(100)은 입력패드(131), 출력패드(133) 및 접지패드(132)를 포함하는 입출력 패드부(130)를 구비할 수 있다. 필요에 따라, 도전성 네트워크(102)는 패키지의 설계의 편의를 위하여 입출력 패드부(130)의 접지패드(132)와 연결될 수도 있다.
한편, 도전성 네트워크(102), 접지부(120) 및 입출력 패드부(130)는 도 1과 다른 형상 및 배열을 가질 수 있다. 즉, 상기 형상 및 배열은 패키지의 형상 및 용도에 따라 달라질 수 있다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 제1 도전성 막대(110)의 형상 및 배열을 예시한 사시도들이다. 한편, 제1 도전성 막대(110)는 다양한 형상 및 배열을 가질 수 있다. 따라서, 도 2a 내지 도 2c는 그 일부를 예시한 것에 불과하다. 이때, 제1 도전성 막대(110)를 제외한 나머지 부분은 도 1을 참조하여 설명한 것과 동일하다.
도 2a에 의하면, 제1 도전성 막대(110)는 제1 높이(h1)를 가지며 접지 부(120)와 인접한 도전성 네트워크(102)에 부착된다. 제1 도전성 막대(110)가 접지부(120)와 인접하면, 외부에서 흡수된 정전기를 빠른 시간 내에 접지부(120)를 통하여 외부로 배출할 수 있다. 이때, 제1 높이(h1)는 이후의 도 2b 및 도 2c의 도전성 막대들과 구별하기 위하여 도입한 것이다.
도 2b에서는 제1 도전성 막대(110)는 각각 제2 높이(h2)와 제3 높이(h3)를 가지면서 배열될 수 있다. 제2 높이(h2)는 동일한 도전성 네트워크(102)의 면적을 기준으로 제1 높이(h1)보다 상대적으로 높아서 유효면적(S)이 크다. 따라서, 도전성 네트워크(102)의 중심부분은 높이가 상대적으로 큰 제2 높이(h2)의 제1 도전성 막대(110)에 의해 외부의 정전기를 유효하게 흡수할 수 있다. 이 경우에는 상대적으로 적은 수의 제1 도전성 막대(110)에 의해, 도전성 네트워크(102)의 전면에 유효면적(S)을 확보할 수 있다.
도 2c에 도시된 바와 같이, 유효면적을 확보하기 위하여 예컨대 제3 높이(h3)를 갖는 제1 도전성 막대(110)를 일정한 간격만큼 떨어지도록 배치한다. 제3 높이(h3)는 동일한 도전성 네트워크(102)의 면적을 기준으로 제1 높이(h1)보다 상대적으로 낮아서 유효면적(S)이 적다. 각각의 제1 도전성 막대(110)는 각각의 유효면적(S)을 가지므로, 전체적으로 도전성 네트워크(102)의 전면에 유효면적(S)을 확보할 수 있다. 다만, 이 경우에는 제1 도전성 막대(110)의 개수가 많을 수 있다.
도 3a 및 도 3b는 도전성 패턴을 내재하는 칩의 개수에 따라 본 발명의 일 실시예에 따른 패키지를 구분하여 나타낸 사시도들이다. 도 3a는 단일 칩(100)에 제1 도전성 막대(110)가 형성된 것이고, 도 3b는 멀티칩에 제1 도전성 막대(110)가 형성된 것이다.
단일 칩(100)의 경우는 도 1 내지 도 2c를 참조하여 설명한 것과 동일한 방식으로 제1 도전성 막대(110)가 배열하면서 부착된다. 멀티칩(104)은 도전성 패턴을 포함하는 회로기판(150), 예컨대 인쇄회로기판 상에 여러 개의 단일 칩을 접착층(106)을 이용하여 적층한 것이다. 제1 도전성 막대(110)는 멀티칩(104)을 이루는 최상층의 칩에 도 3a의 단일 칩(100)의 경우와 마찬가지로 배열하면서 부착된다. 이때, 참조부호 140은 멀티칩(104)과 회로기판(150)을 연결하는 도전성 와이어이다.
도 4는 인쇄회로기판을 포함하는 본 발명의 다른 실시예에 따른 패키지를 나타낸 사시도이다.
도 4를 참조하면, 인쇄회로기판(150)은 회로패턴(도시 안됨)이 형성되어 있으며, 본 발명의 다른 실시예에 의한 제2 도전성 막대(112)는 상기 회로패턴과 전기적으로 연결되도록 부착된다. 인쇄회로기판(150)의 일면에는 도 3a의 단일 칩(100)이 부착되고, 타면에는 솔더볼(152)이 부착되어 있다. 이때, 제2 도전성 막대(112)의 형상 및 제조방법은 제1 도전성 막대(110)와 동일하다. 다만, 제2 도전성 막대(112)가 부착되는 위치는 인쇄회로기판(150)의 회로패턴(도시 안됨)의 모양에 따라 달라질 수 있다. 다만, 제2 도전성 막대(112)는 외부에 접지되는 솔더볼(152)와 가장 인접하는 것이 바람직하다.
도 5는 단일 칩(100)과 인쇄회로기판(150) 각각에 제1 도전성 막대(110)과 제2 도전성 막대(112)이 부착된 본 발명의 또 다른 실시예에 따른 패키지를 나타낸 사시도이다. 제1 도전성 막대(110)과 제2 도전성 막대(112)의 형상 및 배열은 앞서 설명한 실시예들에서와 같다. 다만, 본 발명의 또 다른 실시예는 도전성 막대가 다양한 형태로 변형되어 반도체 패키지에 적용될 가능성을 제시한다.
이상, 본 발명은 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상의 범위내에서 당분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
상술한 본 발명에 따른 정전기를 방지하는 반도체 패키지에 의하면, 도전성 막대를 도전성 패턴이 형성된 구조체에 수직하게 배열함으로써, 반도체소자가 미세해져도 정전기방지 특성이 저하되지 않고, 기존의 기술을 그대로 응용하여 정전기 방지 특성을 대폭 향상시킬 수 있다.

Claims (15)

  1. 도전성 패턴이 내재된 구조체;
    상기 구조체의 일면에 부착된 도전성 네트워크(network);
    상기 도전성 네트워크에 수직하게 배열하면서 부착되어 외부의 정전기를 흡수하는 적어도 하나의 도전성 막대; 및
    상기 도전성 네트워크부터 전기적으로 전달된 정전기를 외부로 방출하는 접지부를 포함하는 정전기를 방지하는 반도체 패키지.
  2. 제1항에 있어서, 상기 구조체는 단층의 단일 칩인 것을 특징으로 하는 정전기를 방지하는 반도체 패키지.
  3. 제1항에 있어서, 상기 구조체는 다층의 단일 칩으로 이루어진 멀티칩인 것을 특징으로 하는 정전기를 방지하는 반도체 패키지.
  4. 제1항에 있어서, 상기 구조체는 인쇄회로기판인 것을 특징으로 하는 정전기를 방지하는 반도체 패키지.
  5. 제1항에 있어서, 상기 도전성 네트워크는 상기 구조체의 일면을 판(plane) 형태로 덮는 도전성 판인 것을 특징으로 하는 정전기를 방지하는 반도체 패키지.
  6. 제1항에 있어서, 상기 도전성 네트워크는 상기 구조체의 일면을 라인(line) 형태로 덮는 도전성 라인인 것을 특징으로 하는 정전기를 방지하는 반도체 패키지.
  7. 제1항에 있어서, 상기 도전성 막대의 높이가 증가함에 따라 외부에서 유입되는 정전기를 흡수할 수 있는 상기 도전성 네트워크의 유효면적도 증가하는 것을 특징으로 하는 정전기를 방지하는 반도체 패키지.
  8. 제7항에 있어서, 상기 도전성 막대의 높이는 상기 유효면적의 반경인 것을 특징으로 하는 정전기를 방지하는 반도체 패키지.
  9. 제1항에 있어서, 상기 도전성 막대는 상기 구조체의 일면이 정전기를 흡수할 수 있도록 일정한 높이를 가지면서 배열하는 것을 특징으로 하는 정전기를 방지하는 반도체 패키지.
  10. 제1항에 있어서, 상기 도전성 막대는 상기 구조체의 일면이 정전기를 흡수할 수 있는 높이로 부착된 하나의 막대인 것을 특징으로 하는 정전기를 방지하는 반도체 패키지.
  11. 제1항에 있어서, 상기 도전성 막대는 상기 접지부와 인접하여 위치하는 것을 특징으로 하는 정전기를 방지하는 반도체 패키지.
  12. 제1항에 있어서, 상기 도전성 막대는 와이어 본딩, 전기도금 및 MEMS 중에서 선택된 어느 하나의 방식으로 형성되는 것을 특징으로 하는 정전기를 방지하는 반도체 패키지.
  13. 제1항에 있어서, 상기 도전성 네트워크와 상기 접지부는 도전성 와이어에 의해 연결되는 것을 특징으로 하는 정전기를 방지하는 반도체 패키지.
  14. 제1항에 있어서, 상기 구조체의 일면에는 상기 도전성 네트워크와 절연되면서 상기 구조체 내부의 상기 도전성 패턴과 연결되는 입력패드, 출력패드 및 접지패드를 더 포함하는 것을 특징으로 하는 정전기를 방지하는 반도체 패키지.
  15. 제14항에 있어서, 상기 도전성 네트워크는 상기 접지패드와 전기적으로 연결되는 것을 특징으로 하는 정전기를 방지하는 반도체 패키지.
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