KR101481576B1 - 반도체 패키지 - Google Patents

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Abstract

저비용으로 정전기를 방지하고 안테나를 구현할 수 있는 반도체 패키지가 제공된다. 메인 기판; 상기 메인 기판 상에 배치되어 전기적으로 연결되며 반도체 소자가 내재된 반도체 칩; 및 상기 반도체 칩의 후면(back side) 상에 형성되는 도전성 네트워크(conductive network);를 포함하고, 상기 반도체 칩은 상기 반도체 칩의 전면(front side)이 상기 메인 기판을 향하는 방향으로 배치된다.
정전기, 안테나, 도전성 네트워크, 후면, 플립칩 패키지

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로, 특히 정전기를 방지하는 반도체 패키지 및/또는 안테나를 구비하는 반도체 에 관한 것이다.
휴대용 전자제품들의 크기가 점점 소형화됨에 따라, 상기 휴대용 전자제품들 내에 장착되는 반도체 패키지들의 크기 또한 작아지고 있다.
반도체 패키지는 정전기 방지 특성이 요구되고 있다. 또한, 서로 인접한 반도체 패키지들 사이의 무선 통신을 위하여 상기 반도체 패키지들의 각각은 안테나를 구비할 수 있다.
그러나, 반도체소자가 미세해짐에 따라 정전기 방지 특성 및/또는 안테나 특성을 향상시키기에는 어려움이 있다.
따라서, 반도체소자가 미세해져도 정전기방지 특성 및/또는 안테나 특성이 저하되지 않고 개선하는 방법이 요구된다. 또한, 비용의 절감을 위해, 기존의 반도체소자의 제조공정을 응용할 수 있는 것이 요구되고 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 반도체소자가 미세해져도 정전기방지 특성 및/또는 안테나 특성이 저하되지 않고, 기존의 기술을 응용하여 정전기방지 특성 및/또는 안테나 특성을 대폭 향상시키는 반도체 패키지를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 의한 반도체 패키지는 메인 기판; 상기 메인 기판 상에 배치되어 전기적으로 연결되며 반도체 소자가 내재된 반도체 칩; 및 상기 반도체 칩의 후면(back side) 상에 형성되는 도전성 네트워크(conductive network);를 포함하고, 상기 반도체 칩은 상기 반도체 칩의 전면(front side)이 상기 메인 기판을 향하는 방향으로 배치된다.
상기 기술적 과제를 달성하기 위한 본 발명에 의한 다른 반도체 패키지는 상기 도전성 네트워크와 연결되며 상기 반도체 칩을 관통하는 도전성 플러그;를 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 의한 또 다른 반도체 패키지는 상기 도전성 네트워크와 상기 메인 기판을 전기적으로 연결하는 도전성 와이어를 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 의한 또 다른 반도체 패키지는 상기 도전성 네트워크와 연결되며 상기 반도체 칩을 관통하는 도전성 플러그; 및 상기 도전성 네트워크와 상기 메인 기판을 전기적으로 연결하는 도전성 와이어를 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 의한 또 다른 반도체 패키지는 상기 도전성 네트워크에 부착되는 적어도 하나의 도전성 막대를 더 포함할 수 있다. 상기 적어도 하나의 도전성 막대는 상기 도전성 네트워크에 수직으로 배열하면서 부착될 수 있다.
상기 반도체 패키지는 플립 칩 패키지일 수 있다.
상기 반도체 소자는 상기 반도체 칩의 전면 상에 형성된다.
상기 메인 기판과 상기 반도체 칩을 전기적으로 연결하는 접속 부재를 더 포함할 수 있으며, 예를 들어, 상기 접속 부재는 도전성 범프 또는 솔더볼을 포함할 수 있다.
상기 도전성 네트워크는 상기 반도체 칩의 후면의 적어도 일부를 덮는 도전성 평면(conductive plane) 및/또는 도전성 라인(conductive line)들을 포함할 수 있다. 상기 도전성 네트워크는 재배치된 금속 배선들일 수 있다. 상기 도전성 네트워크는 정전기를 외부로 방출하기 위한 정전기 방출부 및/또는 안테나(antenna)를 구성할 수 있다.
상기 반도체 칩은 단층의 단일 칩이거나 복수개의 반도체 칩이 순차적으로 적층된 멀티칩일 수 있다. 상기 반도체 칩이 복수개의 반도체 칩인 경우 상기 도전성 네트워크는 상기 멀티칩 중에서 최상위에 형성된 반도체 칩의 후면 상에 형성되며, 상기 복수개의 반도체 칩의 각각을 관통하며 각각 서로 전기적으로 연결되는 도전성 플러그를 더 포함할 수 있다.
본 발명에 따르면, 저비용으로 반도체 패키지의 정전기 방지 장치 및/또는 안테나를 구현할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
명세서 전체에 걸쳐서 막, 영역, 또는 기판등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소 를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
도 1은 본 발명의 일실시예에 따른 반도체 패키지의 구조를 도시하는 단면도이다.
도 1을 참조하면, 반도체 패키지는 메인 기판(210) 상에 배치되며 반도체 소자(미도시)가 내재된 반도체 칩(110)을 포함한다.
도 1을 참조하면, 반도체 패키지는 메인 기판(210) 상에 배치되어 전기적으로 연결되며 반도체 소자(미도시)가 내재된 반도체 칩(110)을 포함한다.
반도체 칩(110)은 반도체 기판 상에 상기 반도체 소자(미도시)를 형성한 구조를 포함할 수 있다. 상기 반도체 기판은 실리콘 기판일 수 있지만, 본 발명의 범위가 이러한 예에 제한된 것은 아니다. 다른 예로, 상기 반도체 기판은 SOI(Silicon On Insulator) 기판일 수 있다.
본 발명의 일실시예에 따른 반도체 패키지에서는 반도체 칩(110)의 전면(front side, 110b) 상에 반도체 소자(미도시)를 형성하므로, 반도체 칩(110)의 후면(back side, 110a)은 상기 반도체 기판이 노출될 수 있다.
반도체 칩(110)의 전면(110b)은 메인 기판(210)을 향하는 방향으로 배치될 수 있다. 즉, 반도체 칩(110)의 전면(110b)은 메인 기판(210)과 대면하는 방향으로 배치될 수 있다. 따라서, 반도체 칩(110)의 후면(110a)은 메인 기판(210)에서 멀어지는 방향으로 배치될 수 있다.
본 발명의 패키지에서는 반도체 칩(110)의 후면(110a) 상에 도전성 네트워크(conductive network, 150)가 형성된다. 도전성 네트워크(150)는 반도체 칩(110)의 후면(110a) 상에 형성된 재배치된 금속 배선들로 형성될 수 있다. 도전성 네트워크(150)는 반도체 칩(110)의 후면(110a)의 적어도 일부를 덮는 도전성 평면 또는 도전성 라인들을 포함할 수 있다.
도전성 네트워크(150)는 반도체 패키지에서 안테나(antenna)를 구성할 수 있다. 또한, 도전성 네트워크(150)는 반도체 패키지에서 정전기를 외부로 방출하기 위한 정전기 방출부를 구성할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며 예를 들어 도전성 네트워크(150)는 반도체 패키지에서 안테나(antenna) 및 정전기 방출부를 동시에 구성할 수도 있다.
본 발명의 일실시예에서는 도전성 네트워크(150)와 연결되며 반도체 칩(110)을 관통하는 도전성 플러그(161)를 더 포함한다. 예를 들어, 반도체 칩(110)이 실리콘 기판을 사용하여 형성된 경우, 실리콘 관통 비아(TSV, Through Via Silicon) 공정으로 도전성 플러그(161)를 형성할 수 있다. 도전성 플러그(161)는 반도체 칩(110)의 전면(110b) 상에 형성된 제1 도전성 패드(120)와 연결될 수 있다.
메인 기판(210)과 반도체 칩(110)을 전기적으로 연결하는 접속 부재(130)가 메인 기판(210)과 반도체 칩(110) 사이에 개재될 수 있다. 구체적으로 반도체 칩(110)의 전면(110b) 상에 형성된 제1 도전성 패드(120)와 메인 기판(210) 상에 형성된 제2 도전성 패드(220) 사이에 접속 부재(130)가 개재될 수 있다. 한편, 접속 부재(130)는 반도체 칩(110)이 메인 기판(210) 상에 기계적으로 지지될 수 있도록 할 수 있다.
접속 부재(130)는 도전성 범프 및/또는 솔더볼(solder ball)로 구성될 수 있다. 그러나, 본 발명의 일실시예에서는 접속 부재(130)를 설명하였지만, 본 발명의 범위가 이러한 예에 제한되는 것은 아니며, 다른 예로 접속 부재(130) 없이 반도체 칩(110)은 메인 기판(210)의 제2 도전성 패드(220)에 직접 연결될 수 있다.
메인 기판(210)의 하부에는 외부와 전기적으로 연결될 수 있는 외부 접속 단자(230)가 더 형성될 수 있다.
본 발명의 일실시예에 따른 반도체 패키지는 플립 칩 패키지를 구성할 수 있다. 일반적으로 반도체 패키지는 반도체 칩의 연결방식에 따라 와이어 본딩(wire bonding) 패키지와 플립칩 본딩(flip-chip bonding) 패키지로 구분될 수 있다. 와이어 본딩 패키지는 반도체 칩의 도전성 패드와 메인 기판(예를 들어, 리드 프레임)을 도전성 와이어를 이용하여 연결하는 방식을 사용하고, 플립칩 본딩 패키지는 반도체 칩의 도전성 패드에 배치된 도전성 범프 및/또는 솔더볼을 이용하여 반도체 칩과 메인 기판을 연결하거나 반도체 칩을 직접 메인 기판의 접속단자에 연결하는 방식을 사용한다. 플립칩 방식은 와이어 본딩 방식에 비해 전기적인 연결거리(connection path)가 짧아 우수한 열적 및 전기적 특성과 함께, 패키지 사이즈를 줄일 수 있는 장점을 가지고 있다.
도 2 및 도 3은 본 발명의 다른 실시예에 따른 반도체 패키지의 구조를 도시하는 단면도 및 사시도이다. 이 실시예에 따른 반도체 패키지는 도 1의 반도체 패키지에서 도전성 막대(171)의 구성을 더 부가한 것이고, 따라서 중복된 설명은 생략된다.
도 2 및 도 3을 참조하면, 도전성 네트워크(150) 상에 부착되는 적어도 하나의 도전성 막대(171)를 더 포함할 수 있다. 도전성 막대(171)는 도전성 네트워크(150)에 수직으로 배열하면서 부착될 수 있다. 도전성 막대(171)는 상하부분의 직경이 동일한 것이 바람직하다. 도전성 막대(171)의 수평단면은 적어도 일부에 곡률을 갖거나 곡률을 갖지 않고 각이 진 형태일 수 있다. 도전성 막대(171)의 직경은 패키지의 형상에 따라 다르게 설정할 수 있다. 도전성 막대(171)는 전기전도성이 우수한 물질이면 가능하며, 바람직하게는 금, 은 및 알루미늄 중에서 선택하여 사용할 수 있지만 이에 제한되지는 않는다.
도전성 막대(171)는 다양한 방법을 이용하여 도전성 네트워크(150)에 부착할 수 있다. 예컨대, 반도체 패키지 공정에서 통상적으로 사용하는 와이어 본딩을 이용할 수도 있고, 전기도금법을 이용할 수도 있다. 경우에 따라, 미세전자기계시스템인 MEMS(Micro Electro Mechanical Systems)을 활용할 수도 있다. 도전성 막대(171)를 제조하는 방법은 패키지의 크기나 도전성 막대(171)를 제조하는 환경 등을 고려하여 결정할 수 있다.
예시된 와이어 본딩, 전기도금법 및 MEMS는 잘 알려진 방법이며, 특히, 와이어 본딩을 사용하여 제조함으로써, 용이하게 본 발명의 도전성 막대(171)를 부착할 수 있다. 구체적으로, 먼저 와이어를 도전성 네트워크(150)에 부착한 후, 도전성 네트워크(150)에 수직한 방향으로 성장시킨다. 이어서, 수직방향으로 성장하는 와이어를 적절한 길이에서 성장을 중단시키면, 도전성 막대(171)가 형성된다. 이에 따라, 기존의 와이어 본딩을 이용함으로써, 도전성 막대(171)를 용이하게 제조할 수 있고 제조비용도 절감할 수 있다.
도전성 막대(171)는 외부에서 유입되는 전자기파를 흡수하는 효율을 증가시킨다. 그런데, 도전성 막대(171)의 높이(h)가 증가함에 따라, 외부의 전자기파를 흡수하여 도전성 네트워크(150)에 전달되는 유효면적(S)이 넓어진다. 일반적으로, 유효면적(S)과 도전성 막대(171) 사이의 최대각(α)은 45도이다. 즉, 유효면적(S)의 반경은 도전성 막대(171)의 높이(h)와 동일할 수 있다. 따라서, 도전성 막대(171)의 높이(h)에 따라 유효면적(S)이 달라진다.
한편, 도전성 네트워크(150) 및 도전성 막대(171)는 도 2 및 도 3과 다른 형상 및 배열을 가질 수 있다. 즉, 상기 형상 및 배열은 패키지의 형상 및 용도에 따라 달라질 수 있다.
도 4 및 도 5는 본 발명의 다른 실시예의 변형례들을 도시한 사시도들이다. 이 변형례들에 따른 반도체 패키지는 도 2의 반도체 패키지에서 도전성 막대(171)의 구성 및 배치를 변형한 것이고, 따라서 중복된 설명은 생략된다.
도 4를 참조하면, 도전성 막대(171)는 제2 높이(h2)를 가지면서 배열될 수 있다. 제2 높이(h2)는 동일한 도전성 네트워크(150)의 면적을 기준으로 제1 높(도3의 h1)보다 상대적으로 높아서 유효면적(S)이 크다. 따라서, 도전성 네트워크(150) 의 중심부분은 높이가 상대적으로 큰 제2 높이(h2)의 도전성 막대(171)에 의해 외부의 전자기파를 유효하게 흡수할 수 있다. 이 경우에는 상대적으로 적은 수의 도전성 막대(171)에 의해, 도전성 네트워크(150) 상면에 유효면적(S)을 확보할 수 있다.
도 5를 참조하면, 유효면적을 확보하기 위하여 예컨대 제3 높이(h3)를 갖는 도전성 막대(171)를 일정한 간격만큼 떨어지도록 배치한다. 제3 높이(h3)는 동일한 도전성 네트워크(150)의 면적을 기준으로 제1 높이(도 3의 h1)보다 상대적으로 낮아서 유효면적(S)이 적다. 각각의 도전성 막대(171)는 각각의 유효면적(S)을 가지므로, 전체적으로 도전성 네트워크(150) 상면에 유효면적(S)을 확보할 수 있다. 다만, 이 경우에는 도전성 막대(171)의 개수가 많을 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 구조를 도시하는 단면도이다. 이 실시예에 따른 반도체 패키지는 도 1의 반도체 패키지에서 도전성 플러그(161)를 도전성 와이어(172)로 대체한 구성을 포함하며, 따라서 중복된 설명은 생략된다.
도 6을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 패키지는 도전성 네트워크(150)와 메인 기판(210)을 전기적으로 연결하는 도전성 와이어(172)를 포함할 수 있다. 이러한 실시예에서는 도 1에서 도시한 도전성 플러그(161)가 형성되지 않고 대신에 도전성 와이어(172)가 형성된다. 예를 들어, 도전성 네트워크(150) 상에 형성된 제3 도전성 패드(173)와 메인 기판(210) 상에 형성된 제2 도전성 패드(220)를 전기적으로 연결되는 도전성 와이어(172)가 형성될 수 있다.
도 7 및 도 8은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 구조를 도시하는 단면도 및 사시도이다. 이 실시예에 따른 반도체 패키지는 도 2의 반도체 패키지에서 도전성 플러그(161)를 도전성 와이어(172)로 대체한 구성을 포함하며, 따라서 중복된 설명은 생략된다.
도 7 및 도 8을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 패키지는 도전성 네트워크(150)와 메인 기판(210)을 전기적으로 연결하는 도전성 와이어(172)를 포함할 수 있다. 이러한 실시예에서는 도 2에서 도시한 도전성 플러그(161)가 형성되지 않고 대신에 도전성 와이어(172)가 형성된다. 예를 들어, 도전성 네트워크(150) 상에 형성된 제3 도전성 패드(173)와 메인 기판(210) 상에 형성된 제2 도전성 패드(220)를 전기적으로 연결되는 도전성 와이어(172)가 형성될 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 구조를 도시하는 단면도이다. 이 실시예에 따른 반도체 패키지는 도 1의 반도체 패키지에서
도전성 와이어(172)의 구성을 부가한 것이고, 따라서 중복된 설명은 생략된다.
도 9를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 패키지는 도전성 네트워크(150)와 메인 기판(210)을 전기적으로 연결하는 도전성 와이어(172)를 포함할 수 있다. 이러한 실시예에서는 도 1에서 도시한 도전성 플러그(161)가 형성되며 또한 도전성 와이어(172)도 형성된다. 예를 들어, 도전성 네트워크(150) 상에 형성된 제3 도전성 패드(173)와 메인 기판(210) 상에 형성된 제2 도전성 패드(220) 를 전기적으로 연결되는 도전성 와이어(172)가 형성될 수 있다.
도 10 및 도 11은 본 발명의 다른 실시예에 따른 반도체 패키지의 구조를 도시하는 단면도 및 사시도이다. 이 실시예에 따른 반도체 패키지는 도 9의 반도체 패키지에서 도전성 막대(171)의 구성을 더 부가한 것이고, 따라서 중복된 설명은 생략된다.
도 10 및 도 11을 참조하면, 도전성 네트워크(150) 상에 부착되는 적어도 하나의 도전성 막대(171)를 더 포함할 수 있다. 도전성 막대(171)는 도전성 네트워크(150)에 수직으로 배열하면서 부착될 수 있다. 도전성 막대(171)는 상하부분의 직경이 동일한 것이 바람직하다. 도전성 막대(171)의 수평단면은 적어도 일부에 곡률을 갖거나 곡률을 갖지 않고 각이 진 형태일 수 있다. 도전성 막대(171)의 직경은 패키지의 형상에 따라 다르게 설정할 수 있다. 도전성 막대(171)는 전기전도성이 우수한 물질이면 가능하며, 바람직하게는 금, 은 및 알루미늄 중에서 선택하여 사용할 수 있지만 이에 제한되지는 않는다.
도전성 막대(171)는 다양한 방법을 이용하여 도전성 네트워크(150)에 부착할 수 있다. 예컨대, 반도체 패키지 공정에서 통상적으로 사용하는 와이어 본딩을 이용할 수도 있고, 전기도금법을 이용할 수도 있다. 경우에 따라, 미세전자기계시스템인 MEMS(Micro Electro Mechanical Systems)을 활용할 수도 있다. 도전성 막대(171)를 제조하는 방법은 패키지의 크기나 도전성 막대(171)를 제조하는 환경 등을 고려하여 결정할 수 있다.
예시된 와이어 본딩, 전기도금법 및 MEMS는 잘 알려진 방법이며, 특히, 와이 어 본딩을 사용하여 제조함으로써, 용이하게 본 발명의 도전성 막대(171)를 부착할 수 있다. 구체적으로, 먼저 와이어를 도전성 네트워크(150)에 부착한 후, 도전성 네트워크(150)에 수직한 방향으로 성장시킨다. 이어서, 수직방향으로 성장하는 와이어를 적절한 길이에서 성장을 중단시키면, 도전성 막대(171)가 형성된다. 이에 따라, 기존의 와이어 본딩을 이용함으로써, 도전성 막대(171)를 용이하게 제조할 수 있고 제조비용도 절감할 수 있다.
도전성 막대(171)는 외부에서 유입되는 전자기파를 흡수하는 효율을 증가시킨다. 그런데, 도전성 막대(171)의 높이(h)가 증가함에 따라, 외부의 전자기파를 흡수하여 도전성 네트워크(150)에 전달되는 유효면적(S)이 넓어진다. 일반적으로, 유효면적(S)과 도전성 막대(171) 사이의 최대각(α)은 45도이다. 즉, 유효면적(S)의 반경은 도전성 막대(171)의 높이(h)와 동일할 수 있다. 따라서, 도전성 막대(171)의 높이(h)에 따라 유효면적(S)이 달라진다.
한편, 도전성 네트워크(150) 및 도전성 막대(171)는 도 2 및 도 3과 다른 형상 및 배열을 가질 수 있다. 즉, 상기 형상 및 배열은 패키지의 형상 및 용도에 따라 달라질 수 있다.
도 12는 본 발명의 다른 실시예에 따른 반도체 패키지의 구조를 도시하는 단면도이다. 이 실시예에 따른 반도체 패키지는 도 1의 도전성 네트워크(150)의 구성을 변형한 것이고, 따라서 중복된 설명은 생략된다.
도 12를 참조하면, 도전성 네트워크(150)는 반도체 칩(110)의 후면(110a)을 덮는 각각 분리된 도전성 네트워크(150a, 150b, 150c)들로 구성될 수 있다.
각각 분리된 도전성 네트워크(150a, 150b, 150c)들은 반도체 칩(110)의 후면(110a) 상에 형성된 재배치된 금속 배선들로 형성될 수 있다. 각각 분리된 도전성 네트워크(150a, 150b, 150c)들은 반도체 칩(110)의 후면(110a)의 적어도 일부를 덮는 도전성 평면 또는 도전성 라인들을 포함할 수 있다.
예를 들어, 도전성 네트워크 중 일부(150a)는 반도체 패키지에서 안테나(antenna)를 구성할 수 있으며, 도전성 네트워크 중 일부(150b, 150c)는 반도체 패키지에서 정전기를 외부로 방출하기 위한 정전기 방출부를 구성할 수 있다. 한편, 반도체 패키지의 형상 및 용도에 따라 각각 분리된 도전성 네트워크(150a, 150b, 150c)들의 일부는 서로 연결될 수도 있다.
본 발명의 일실시예에서는 각각 분리된 도전성 네트워크(150a, 150b, 150c)들과 연결되며 반도체 칩(110)을 관통하는 도전성 플러그(161)가 형성될 수 있다. 예를 들어, 반도체 칩(110)이 실리콘 기판을 사용하여 형성된 경우, 실리콘 관통 비아(TSV, Through Via Silicon) 공정으로 도전성 플러그(161)를 형성할 수 있다. 도전성 플러그(161)는 반도체 칩(110)의 전면(110b) 상에 형성된 제1 도전성 패드(120)와 연결될 수 있다.
도 13 및 도 14은 본 발명의 다른 실시예에 따른 반도체 패키지의 구조를 도시하는 단면도 및 사시도이다. 이 실시예에 따른 반도체 패키지는 도 12의 반도체 패키지에서 도전성 막대(171)의 구성을 더 부가한 것이고, 따라서 중복된 설명은 생략된다.
도 13 및 도 14을 참조하면, 복수개의 도전성 네트워크(150a, 150b, 150c)들 상에 부착되는 적어도 하나의 도전성 막대(171)를 더 포함할 수 있다. 도전성 막대(171)는 복수개의 도전성 네트워크(150a, 150b, 150c)들에 수직으로 배열하면서 부착될 수 있다. 도전성 막대(171)는 상하부분의 직경이 동일한 것이 바람직하다. 도전성 막대(171)의 수평단면은 적어도 일부에 곡률을 갖거나 곡률을 갖지 않고 각이 진 형태일 수 있다. 도전성 막대(171)의 직경은 패키지의 형상에 따라 다르게 설정할 수 있다. 도전성 막대(171)는 전기전도성이 우수한 물질이면 가능하며, 바람직하게는 금, 은 및 알루미늄 중에서 선택하여 사용할 수 있지만 이에 제한되지는 않는다.
도전성 막대(171)는 다양한 방법을 이용하여 도전성 네트워크(150)에 부착할 수 있다. 예컨대, 반도체 패키지 공정에서 통상적으로 사용하는 와이어 본딩을 이용할 수도 있고, 전기도금법을 이용할 수도 있다. 경우에 따라, 미세전자기계시스템인 MEMS(Micro Electro Mechanical Systems)을 활용할 수도 있다. 도전성 막대(171)를 제조하는 방법은 패키지의 크기나 도전성 막대(171)를 제조하는 환경 등을 고려하여 결정할 수 있다.
예시된 와이어 본딩, 전기도금법 및 MEMS는 잘 알려진 방법이며, 특히, 와이어 본딩을 사용하여 제조함으로써, 용이하게 본 발명의 도전성 막대(171)를 부착할 수 있다. 구체적으로, 먼저 와이어를 도전성 네트워크(150)에 부착한 후, 도전성 네트워크(150)에 수직한 방향으로 성장시킨다. 이어서, 수직방향으로 성장하는 와이어를 적절한 길이에서 성장을 중단시키면, 도전성 막대(171)가 형성된다. 이에 따라, 기존의 와이어 본딩을 이용함으로써, 도전성 막대(171)를 용이하게 제조할 수 있고 제조비용도 절감할 수 있다.
도전성 막대(171)는 외부에서 유입되는 전자기파를 흡수하는 효율을 증가시킨다. 그런데, 도전성 막대(171)의 높이(h)가 증가함에 따라, 외부의 전자기파를 흡수하여 도전성 네트워크(150)에 전달되는 유효면적(S)이 넓어진다. 일반적으로, 유효면적(S)과 도전성 막대(171) 사이의 최대각(α)은 45도이다. 즉, 유효면적(S)의 반경은 도전성 막대(171)의 높이(h)와 동일할 수 있다. 따라서, 도전성 막대(171)의 높이(h)에 따라 유효면적(S)이 달라진다.
한편, 복수개의 도전성 네트워크(150a, 150b, 150c)들 및 도전성 막대(171)는 도 13 및 도 14과 다른 형상 및 배열을 가질 수 있다. 즉, 상기 형상 및 배열은 패키지의 형상 및 용도에 따라 달라질 수 있다.
도 13 및 도 14에 도시된 본 발명의 실시예에서는 추가적으로 복수개의 도전성 네트워크(150a, 150b, 150c)들과 메인 기판(210)을 전기적으로 연결하는 도전성 와이어(미도시)를 더 포함할 수 있다.
지금까지는 반도체 칩(110)은 단층의 단일 칩을 예시로 설명하였지만, 본 발명은 이러한 예에 제한되지 않는다. 예를 들어, 반도체 칩(110)은 복수개의 반도체 칩이 순차적으로 적층된 멀티칩일 수 있다. 이러한 경우, 도전성 네트워크는 상기 멀티칩 중에서 최상위에 형성된 반도체 칩의 후면 상에 형성되며, 도전성 플러그는 상기 복수개의 반도체 칩의 각각을 관통하며 각각 서로 전기적으로 연결되는 도전성 플러그일 수 있으며, 도전성 와이어는 도전성 네트워크와 메인 기판을 전기적으로 연결하도록 형성될 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
도 1은 본 발명의 일실시예에 따른 반도체 패키지의 구조를 도시하는 단면도이다.
도 2 및 도 3은 본 발명의 다른 실시예에 따른 반도체 패키지의 구조를 도시하는 단면도 및 사시도이다.
도 4 및 도 5는 본 발명의 다른 실시예의 변형례들을 도시한 사시도들이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 구조를 도시하는 단면도이다.
도 7 및 도 8은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 구조를 도시하는 단면도 및 사시도이다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 구조를 도시하는 단면도이다.
도 10 및 도 11은 본 발명의 다른 실시예에 따른 반도체 패키지의 구조를 도시하는 단면도 및 사시도이다.
도 12는 본 발명의 다른 실시예에 따른 반도체 패키지의 구조를 도시하는 단면도이다.
도 13 및 도 14은 본 발명의 다른 실시예에 따른 반도체 패키지의 구조를 도시하는 단면도 및 사시도이다.

Claims (10)

  1. 메인 기판;
    상기 메인 기판 상에 배치되어 전기적으로 연결되며 반도체 소자가 내재된 반도체 칩;
    상기 반도체 칩의 후면(back side) 상에 형성되는 도전성 네트워크(conductive network);
    상기 도전성 네트워크와 연결되며 상기 반도체 칩을 관통하는 도전성 플러그; 및
    상기 도전성 네트워크에 부착되는 적어도 하나의 도전성 막대를 포함하고,
    상기 반도체 칩은 상기 반도체 칩의 전면(front side)이 상기 메인 기판을 향하는 방향으로 배치되는 플립 칩 패키지인 것을 특징으로 하는 반도체 패키지.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서, 상기 도전성 네트워크와 상기 메인 기판을 전기적으로 연결하는 도전성 와이어를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 삭제
  6. 제1항에 있어서, 상기 메인 기판과 상기 반도체 칩을 전기적으로 연결하는 접속 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제1항에 있어서, 상기 도전성 네트워크는 상기 반도체 칩의 후면의 적어도 일부를 덮는 도전성 평면(conductive plane) 또는 도전성 라인(conductive line)들을 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제1항에 있어서, 상기 도전성 네트워크는 재배치된 금속 배선들인 것을 특징으로 하는 반도체 패키지.
  9. 삭제
  10. 제1항에 있어서, 상기 적어도 하나의 도전성 막대는 상기 도전성 네트워크에 수직으로 배열하면서 부착되는 것을 특징으로 하는 반도체 패키지.
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