JP7174095B2 - チップ、回路基板及び電子デバイス - Google Patents

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Description

本願は、出願番号が２０２０１０６５３９３３６であって、出願日が２０２０年７月８日である中国特許出願に基づき優先権を主張し、当該中国特許出願の内容のすべてを本願に援用する。
本発明は、電子技術の分野に関し、特にチップ、回路基板及び電子デバイスに関する。
関連技術では、例えば携帯電話等の電子デバイスの内部には、通常様々な機能を実現するためのチップが搭載されており、チップ上の電子部品及び制御回路は、パッド及びパッド上にはんだ付けされたはんだボールによりパッケージングされる。しかしながら、チップ機能が徐々に充実するにつれ、単位サイズあたりのチップパッケージ回路がますます複雑になっており、チップの全体的なサイズが大きくなり、チップ及び電子デバイスの全体的な軽さと薄さに影響を与えている。
本発明は、パッドの強度及びはんだボールのはんだ付け強度を保証することを前提として、チップ及び電子デバイスの軽さと薄さを改善するためのチップ、回路基板及び電子デバイスを提供する。
本発明の第１の態様によれば、チップが提供され、前記チップは、チップ基板と、前記チップ基板上に設けられた複数のパッドとを含み、
複数の前記パッドは前記チップ基板上にアレイで設けられ、少なくとも１つの前記パッドは多角形パッドである。
選択的に、前記多角形パッドは、四角形パッド、五角形パッド、六角形パッド、及び八角形パッドのうちの少なくとも１つを含む。
選択的に、前記多角形パッドは四角形パッドであり、
前記四角形パッドの少なくとも１つの辺は前記チップ基板のエッジに平行又は垂直であり、及び／又は、前記四角形パッドの少なくとも１つの辺は前記チップ基板のエッジと第１の所定の傾斜角をなし、前記第１の所定の傾斜角は３０°以上且つ６０°以下である。
選択的に、前記第１の所定の傾斜角は４５°である。
選択的に、前記四角形パッドは正方形パッドであり、前記正方形パッドの辺の長さは０．１８ｍｍである。
選択的に、パッドの少なくとも一部のアレイ方向は前記チップ基板のエッジに平行であり、
及び／又は、前記パッドの少なくとも一部のアレイ方向は前記チップ基板のエッジと第２の所定の傾斜角をなし、前記第２の所定の傾斜角は３０°以上且つ６０°以下である。
選択的に、前記第２の所定の傾斜角は４５°である。
選択的に、前記多角形パッドは第１のパッド及び第２のパッドを含み、
前記チップ基板は中心領域及びエッジ領域を含み、前記第１のパッドは前記エッジ領域に設けられ、前記第２のパッドは前記中心領域に設けられる。
選択的に、前記エッジ領域は前記チップ基板のエッジに隣接して設けられ、前記エッジ領域は前記中心領域を取り囲む。
選択的に、前記第１のパッドは五角形パッドであり、前記第２のパッドは四角形パッドであり、前記五角形パッドは、前記チップ基板のエッジに隣接して平行する少なくとも１つの第１の辺を含み、前記四角形パッドは、前記チップ基板のエッジと第３の所定の傾斜角をなす少なくとも１つの第２の辺を含み、前記第３の所定の傾斜角は３０°以上且つ６０°以下である。
選択的に、前記第３の所定の傾斜角は４５°である。
選択的に、前記第１のパッドのアレイ方向は前記チップ基板のエッジに平行であり、前記第２のパッドのアレイ方向は前記チップ基板のエッジと第４の所定の傾斜角をなし、前記第４の所定の傾斜角は３０°以上且つ６０°以下である。
選択的に、前記第４の所定の傾斜角は４５°である。
選択的に、前記第１のパッドと前記第２のパッドの面積は同じである。
選択的に、隣接する前記パッドの中心間の距離は０．３ｍｍである。
本発明の第２の態様によれば、回路基板が提供され、前記回路基板は、ＰＣＢ基板と、前記ＰＣＢ基板上に設けられた複数のパッドを含み、
複数の前記パッドは前記ＰＣＢ基板上にアレイで設けられ、少なくとも１つの前記パッドは多角形パッドである。
選択的に、前記多角形パッドは、四角形パッド、五角形パッド、六角形パッド、及び八角形パッドのうちの少なくとも１つを含む。
選択的に、前記多角形パッドは四角形パッドであり、
前記四角形パッドの少なくとも１つの辺は前記ＰＣＢ基板のエッジに平行又は垂直であり、及び／又は、前記四角形パッドの少なくとも１つの辺は前記ＰＣＢ基板のエッジと第５の所定の傾斜角をなし、前記第５の所定の傾斜角は３０°以上且つ６０°以下である。
選択的に、前記第５の所定の傾斜角は４５°である。
選択的に、前記四角形パッドは正方形パッドであり、前記正方形パッドの辺の長さは０．２ｍｍである。
選択的に、パッドの少なくとも一部のアレイ方向は、前記ＰＣＢ基板のエッジに平行であり、
及び／又は、前記パッドの少なくとも一部のアレイ方向は前記ＰＣＢ基板のエッジと第６の所定の傾斜角をなし、前記第２の所定の傾斜角は３０°以上且つ６０°以下である。
選択的に、前記第６の所定の傾斜角は４５°である。
選択的に、前記多角形パッドは第３のパッド及び第４のパッドを含み、
前記ＰＣＢ基板は中心領域及びエッジ領域を含み、前記第３のパッドは前記エッジ領域に設けられ、前記第４のパッドは前記中心領域に設けられる。
選択的に、前記エッジ領域は前記チップ基板のエッジに隣接して設けられ、前記エッジ領域は前記中心領域を取り囲む。
選択的に、前記第３のパッドは五角形パッドであり、前記第４のパッドは四角形パッドであり、前記五角形パッドは、前記ＰＣＢ基板のエッジに隣接して平行する少なくとも１つの第１の辺を含み、前記四角形パッドは、前記ＰＣＢ基板のエッジと第７の所定の傾斜角をなす少なくとも１つの第２の辺を含み、前記第７の所定の傾斜角は３０°以上且つ６０°以下である。
選択的に、前記第７の所定の傾斜角は４５°である。
選択的に、前記第３のパッドのアレイ方向は前記ＰＣＢ基板のエッジに平行であり、前記第４のパッドのアレイ方向は前記ＰＣＢ基板のエッジと第８の所定の傾斜角をなし、前記第８の所定の傾斜角は３０°以上且つ６０°以下である。
選択的に、前記第８の所定の傾斜角は４５°である。
選択的に、前記第３のパッドと前記第４のパッドの面積は同じである。
選択的に、隣接する前記パッドの中心間の距離は０．３ｍｍである。
本発明の第３の態様によれば、電子デバイスが提供され、前記電子デバイスは、前記チップ及び前記回路基板を含む。
本発明に提供された技術案によれば、以下のような技術効果が奏される。
本発明によれば、チップ上のパッドは多角形パッドとして設けられ、パッドの形状の変化は、隣接するパッド間の間隔を短くするのに役立ち、したがって、チップのサイズを小さくすることができる。さらに、多角形パッドアレイの直線辺は、パッドが応力に抵抗する能力を強化し、パッド自体の構造的強度、及びパッドとはんだボール間のはんだ付け強度を高め、試験及び使用中の衝突、落下等によるパッド及びはんだボールの破壊を防止し、チップ、回路基板及び電子デバイスの軽さと薄さが改善される。
なお、前記一般的な記載及び後述の詳細な記載は、単なる例示的で解釈的な記載であり、本発明を限定しない。
ここの図面は、明細書に組み入れて本明細書の一部分を構成し、本発明に該当する実施例を例示するとともに、明細書とともに本発明の原理を解釈する。
本発明の一例示的な実施例においてはんだボールをはんだ付けした後のチップの部分的な立体構造概略図である。 本発明の一例示的な実施例においてはんだボールをはんだ付けする前のチップの平面構造概略図１である。 本発明の一例示的な実施例においてはんだボールをはんだ付けする前のチップの平面構造概略図２である。 本発明の一例示的な実施例においてはんだボールをはんだ付けする前のチップの平面構造概略図３である。 本発明の一例示的な実施例においてはんだボールをはんだ付けした後の回路基板の部分的な立体構造概略図である。 本発明の一例示的な実施例においてはんだボールをはんだ付けする前の回路基板の平面構造概略図１である。 本発明の一例示的な実施例においてはんだボールをはんだ付けする前の回路基板の平面構造概略図２である。 本発明の一例示的な実施例においてはんだボールをはんだ付けする前の回路基板の平面構造概略図３である。 本発明の一例示的な実施例における電子デバイスの断面構造概略図である。
以下、例示的な実施例を詳しく説明し、その例示を図面に示す。以下の記載が図面に関わる場合、特に別の説明がない限り、異なる図面における同一符号は、同じ又は類似する要素を示す。以下の例示的な実施例に記載の実施例は、本発明と一致するすべての実施例を代表するものではない。即ち、それらは、特許請求の範囲に記載の本発明のある側面に一致する装置及び方法の例に過ぎない。
関連技術では、例えば携帯電話等の電子デバイスの内部には、通常様々な機能を実現するためのチップが搭載されており、チップ上の電子部品及び制御回路は、パッド及びパッド上にはんだ付けされたはんだボールによりパッケージングされる。しかしながら、関連技術におけるチップ上の隣接するパッドの中心間の距離は、０．８ｍｍ、０．５ｍｍ、０．４ｍｍ、及び０．３５ｍｍを含み、すべて０．３５ｍｍ以上である。
チップ機能が徐々に充実するにつれ、単位サイズあたりのチップパッケージ回路がますます複雑になっており、チップの全体的なサイズが大きくなり、チップ及び電子デバイスの全体的な軽さと薄さに影響を与えている。さらに、チップの内部ウェハパッケージングはバッチで７ｎｍに改善されており、チップと組み立てられる回路基板の内部配線によりｍＳＡＰパッケージングが開かれ、業界チェーン全体でチップとＰＣＢ間のパッドパッケージングプロセスリンクがボトルネックになっている。
図１は、本発明の一例示的な実施例においてはんだボールをはんだ付けした後のチップの部分的な立体構造概略図であり、図２は、本発明の一例示的な実施例においてはんだボールをはんだ付けする前のチップの平面構造概略図１である。図１及び図２に示すように、本発明は、チップ１を提供し、チップ１は、チップ基板１１と、チップ基板１１上に設けられた複数のパッド１２とを含む。複数のパッド１２チップ基板１１上にアレイで設けられ、少なくとも１つのパッド１２は多角形パッドである。
チップ１上のパッド１２は多角形パッドとして設けられ、パッド１２の形状の変化は、隣接するパッド１２間の間隔を短くするのに役立ち、したがって、チップ１のサイズを小さくすることができる。さらに、多角形パッドアレイの直線辺は、パッド１２が応力に抵抗する能力を強化し、パッド１２自体の構造的強度を高める。各パッド上にはんだボール１３がはんだ付けされてもよく、上記の構造配置はまた、パッド１２とはんだボール１３間のはんだ付け強度を高め、試験及び使用中の衝突、落下等によるパッド１２及びはんだボール１３の破壊を防止し、チップ１の軽さと薄さが改善される。
幾つかの実施例では、上記の構造配置によって、隣接するパッド１２の中心間の距離ｄを０．３ｍｍに設定することができる。上記のチップ１上のパッド１２は多角形パッドであり、パッド１２の形状を変化することにより、隣接するパッド１２間の距離ｄが０．３ｍｍに短縮され、したがって、チップ１のサイズが縮小される。ここで、パッド１２が多角形パッドである場合、多角形パッドのエッジは直線辺であり、直線辺は良好な応力緩衝の効果を有する。パッド１２が十分な耐応力強度に達し、隣接するパッド１２間にはんだ繋ぎ等の短絡の問題が発生しないことを保証する条件下で、多角形パッドの面積は円形パッドの面積に比べて減らすことができるが、隣接するパッド１２のエッジ間の距離は変わらず、例えば、隣接するパッド１２のエッジ間の距離は０．１２ｍｍであり、多角形パッドを使用したチップ１の全体的なサイズが縮小される。
なお、上記の複数のパッド１２には、少なくとも１つの多角形パッド及び幾つかの他の形状のパッド構造が含まれてもよい。又は、上記の複数のパッド１２は、すべて多角形パッドである。チップ１上のパッド１２は、チップ１が衝撃等を受けたときの変形によって発生する法線ひずみ力に耐えるため、パッド１２は多角形構造として設計されており、パッド１２が外力に耐える領域は、円弧の頂点から多角形パッドのエッジまで変化し、外力に耐える多角形エッジのはんだの全長が辺の長さに占める割合が３３％から６０％に増加する。グリフィス破壊基準によると、静的条件下で脆性破壊が発生するために必要な条件は、破壊領域により放出されるエネルギーが亀裂面積を形成するために必要なエネルギーに等しいことである。即ち、外部ひずみ力により生成されるエネルギーが亀裂を生成する場合、外部ひずみ力により生成されるエネルギーは、亀裂面積を形成するために必要なエネルギーよりも大きくなければならない。また、形成された亀裂面積を１つの長方形で近似計算すると、亀裂深さが同じである場合、亀裂が長いほど亀裂面積が大きくなり、亀裂が発生する表面の幅が広いほど亀裂長さが短くなり、亀裂深さが同じである場合は、亀裂面積が小さくなることが分かる。即ち、亀裂が発生する可能性のある表面の幅を大きくすると、この表面に作用する応力を効果的に分解することができ、同じ変形力を加えた条件下で、チップ１の外面のはんだ接合部の幅が広いほど、発生する亀裂の深さが浅くなるため、チップ１の外面が広いパッド１２であるほど、チップ１の外側の法線ひずみ力に耐える能力が強くなり、したがって、多角形パッドアレイの直線辺は、パッド１２が応力に抵抗する能力を強化する。
上記の実施例では、多角形パッドは、四角形パッド、五角形パッド、六角形パッド、及び八角形パッドのうちの少なくとも１つを含んでもよい。頂点位置での応力集中による多角形パッドの破壊等の破損を回避するために、上記の多角形パッドの各頂点位置に円弧形又は線形面取りを設けて、面取りを含む多角形パッド構造を形成することができる。幾つかの実施例では、パッド１２の少なくとも一部のアレイ方向はチップ基板のエッジ１１１に平行であり、及び／又は、パッド１２の少なくとも一部のアレイ方向はチップ基板のエッジ１１１と第２の所定の傾斜角をなし、第２の所定の傾斜角は３０°以上且つ６０°以下であってもよい。一実施例では、パッド１２のアレイ方向によって様々な方向の応力に対して良い緩衝効果を形成するために、第２の所定の傾斜角は４５°であってもよい。
幾つかの実施例では、多角形パッドは四角形パッドであってもよく、例えば、図２に示すように、多角形パッドは正方形パッドであり、正方形パッドの辺はチップ基板のエッジ１１１に平行又は垂直であり、正方形パッドのアレイ方向はチップ基板のエッジ１１１に平行である。アレイの正方形パッドは単純な構造を有し、正方形パッドの４つの辺がチップ基板のエッジ１１１に平行又は垂直である場合、チップ１の外側の法線ひずみ力に抵抗する能力が強化される。
別の実施例では、四角形パッドの少なくとも１つの辺はチップ基板のエッジ１１１と第１の所定の傾斜角をなし、第１の所定の傾斜角は３０°以上且つ６０°以下であってもよい。図３に示すように、多角形パッドは正方形パッドであり、正方形パッドの辺は前記チップ基板のエッジ１１１と４５°の傾斜角をなし、正方形パッドのアレイ方向はチップ基板のエッジ１１１と４５°の傾斜角をなす。アレイの正方形パッドは単純な構造を有し、正方形パッドの４つの辺がチップ基板のエッジ１１１と４５°の傾斜角をなす場合、チップ１の外側の法線ひずみ力に耐える力を得るだけでなく、上記の法線ひずみ力と一定の角度をなすひずみ力に耐える力も得ることができ、ひずみ力に抵抗するパッド１２の総合的な能力を改善させる。さらに、正方形パッドのアレイ方向がチップ基板のエッジ１１１と４５°の傾斜角をなす場合、特定のアレイ方向に沿って設けられた各正方形パッドの対応する辺は一直線上にあり、同一直線上にある各辺は均一な応力抵抗方向を形成し、パッド１２が応力に抵抗する能力を高める。
なお、上記の四角形パッドは正方形パッドであってもよく、正方形パッドの辺の長さは０．１８ｍｍであってもよいし、０．１６ｍｍ～０．２ｍｍの間の任意の値であってもよく、本発明はこれに対して限定をしない。隣接するパッド間の構造的干渉や短絡のリスクを回避するために、隣接する正方形パッドの隣接する辺の間の距離を０．１２ｍｍに維持することができる。パッド１２の加工工程では、パッド１２の加工をスチールメッシュ及びＳＭＴ印刷技術で実現する必要があり、既存のプロセススチールメッシュはＦＧとナノコンポジット材料でできており、スチールメッシュの厚さは０．０８ｍｍであり、はんだペースト５＃粉末を印刷に使用してパッド１２を形成する。上記のスチールメッシュ開口部の幅対厚さの比は１．５より大きく、面積比は０．５４より大きくする必要がある。ここで、上記の幅対厚さの比は、スチールメッシュ開口部の最も狭い部分とスチールメッシュの厚さの比であってもよく、スチールメッシュ開口部の最も狭い部分は０．１２ｍｍ以上である。上記の面積比は、スチールメッシュ開口部の側壁面積とスチールメッシュ開口部の底面の比であってもよい。データ検証の結果、上記の方法で加工された辺の長さが０．１８ｍｍの正方形パッドは、はんだが落ちる高さ、はんだが落ちる面積及びはんだが落ちる体積等のはんだが落ちる成形効果の面で生産需要を満たす。
同じチップ１サイズの２つのチップ１パッド１２の面積に応じて、単位面積あたりのはんだボール１３が耐えるチップ１の重量の割合を計算し、例えば、同じサイズの１０ｍｍ×１０ｍｍのチップ１の場合、第１のチップ１上の２つの隣接するパッド１２の中心間の距離は０．３ｍｍであり、０．３ｍｍ Ｐｉｔｃｈで表され、第２のチップ１上の２つの隣接するパッド１２の中心間の距離は０．３５ｍｍであり、０．３５ｍｍ Ｐｉｔｃｈで表される。はんだボール１３の成形に及ぼす熱応力変形の影響は、主に単位面積あたりのはんだボール１３が耐えるチップ１の重量とチップ１自体のパッケージ材料に依存し、下記の表のデータによると、第１のチップ１はんだボール１３が耐える重量は、第２のチップ１はんだボール１３が耐える重量よりも軽い。
Figure 0007174095000001
さらに、正方形パッドの隅のはんだの量が不十分であるため、エレクトロマイグレーションされた銀金属の原子量をサポートできず、はんだ付け後、パッド１２の外側にフラックスの層が巻き付けられ、エレクトロマイグレーションを効果的に回避することができ、さらにエレクトロマイグレーションによって引き起こされる短絡のリスクを回避することができる。ここで、上記のフラックスは、はんだペーストに付属するＦＬＵＳ材料である。
さらに別の実施例では、多角形パッドは第１のパッド１２１及び第２のパッド１２２を含み、第１のパッド１２１の直線辺の数は第２のパッド１２２の直線辺の数よりも多い。チップ基板１１は中心領域１１３及びエッジ領域１１２を含み、第１のパッド１２１はエッジ領域１１２に設けられ、第２のパッド１２２は前記中心領域１１３に設けられる。チップ基板１１の異なる領域の応力に抵抗するために異なるタイプの多角形を使用することは、パッド１２の全体的な強度を改善するのに役立つ。チップ１が衝撃を受けると、チップ基板１１のエッジ領域１１２の応力はチップ基板のエッジ１１１から来るので、チップ基板のエッジ１１１からの応力は、チップ基板１１の中心領域１１３に作用する応力よりも複雑であり、したがって、第１のパッド１２１の直線辺の数が第２のパッド１２２の直線辺の数よりも多いと、エッジ領域１１２における応力に抵抗する効果を強化するのに役立つ。
上記の実施例では、エッジ領域１１２はチップ基板のエッジ１１１に隣接して設けられてもよく、エッジ領域１１２は中心領域１１３を取り囲んでもよい。
第１のパッド１２１は五角形パッドであってもよく、第２のパッド１２２は四角形パッドであってもよく、五角形パッドは、チップ基板のエッジ１１１に隣接して平行する少なくとも１つの第１の辺１２１１を含み、四角形パッドは、チップ基板のエッジ１１１と第３の所定の傾斜角をなす少なくとも１つの第２の辺１２２１を含み、第３の所定の傾斜角は３０°以上且つ６０°以下であってもよい。一実施例では、四角形パッドの設定角度によって、中心領域１１３に位置するパッド１２の応力緩衝効果を改善するために、第３の所定の傾斜角は４５°であってもよい。
例えば、図４に示すように、五角形パッドの第１の辺１２１１は、第１の辺１２１１に隣接するチップ基板のエッジ１１１に平行であり、五角形パッドの第３の辺１２１２及び第５の辺１２１３はこのチップ基板のエッジ１１１に垂直であり、五角形パッドの第７の辺１２１４及び第９の辺１２１５はこのチップ基板のエッジ１１１と４５°の傾斜角をなす。四角形パッドは正方形パッドであり、五角形パッドの各辺及び正方形パッドの各辺によって、チップ基板１１の中心領域１１３及びエッジ領域１１２に作用する応力に抵抗するために、正方形パッドのすべての辺は、このチップ基板のエッジ１１１と４５°の傾斜角をなす。
例えば、図４に示すように、第１のパッド１２１のアレイ方向は、チップ基板１１のエッジ領域１１２に分散されるように、チップ基板のエッジ１１１に平行であってもよい。第２のパッド１２２のアレイ方向は、チップ基板１１の中心領域１１３に分散されるように、チップ基板のエッジ１１１と第４の所定の傾斜角をなす。第４の所定の傾斜角は３０°以上且つ６０°以下であってもよい。幾つかの実施例では、第２のパッド１２２のアレイ方向によって様々な方向の応力に対して良い緩衝効果を形成するために、上記の第４の所定の傾斜角は４５°であってもよい。又は、上記の第１のパッド１２１及び第２のパッド１２２はまた、他の方向に沿って対応する位置に配列されてもよく、本発明はこれに対して限定をしない。第１のパッド１２１は、１列、２列又はそれ以上の列のアレイ効果を形成するために、チップ基板１１を１回り、２回り又はそれ以上取り囲んでもよい。
なお、上記の四角形パッドは正方形パッドであってもよいし、菱形パッド又は他の四角形パッドであってもよく、本発明はこれに対して限定をしない。さらに、はんだボール１３に同じ量のはんだ付けが実施されることを保証し、第１のパッド１２１及び／又は第２のパッド１２２の構造、形状の改善によって引き起こされるはんだ付けプロセスへの干渉と影響を回避するために、第１のパッド１２１と第２のパッド１２２の面積は同じであってもよい。又は、他の実施例では、第１のパッドは、三角形パッド、四角形パッド、六角形パッド等の他の多角形パッドのうちの１つ又は複数であってもよく、第２のパッドは、三角形パッド、五角形パッド、六角形パッド等の他の多角形パッドのうちの１つ又は複数であってもよく、本発明はこれに対して限定をしない。
本発明は、回路基板をさらに提供し、図５及び図６に示すように、回路基板２は、ＰＣＢ基板２１と、ＰＣＢ基板２１上に設けられた複数のパッド２２とを含む。複数のパッド２２アレイはＰＣＢ基板２１上に設けられ、パッド２２は多角形パッドである。
回路基板２上のパッド２２は多角形パッドとして設けられ、パッド２２の形状の変化は、隣接するパッド２２間の間隔を短くするのに役立ち、したがって、回路基板２のサイズを小さくすることができる。さらに、多角形パッドアレイの直線辺は、パッド２２が応力に抵抗する能力を強化し、パッド２２自体の構造的強度を高める。各パッド上にはんだボール２３がはんだ付けされてもよく、上記の構造配置はまた、パッド２２とはんだボール２３間のはんだ付け強度を高め、試験及び使用中の衝突、落下等によるパッド２２及びはんだボール２３の破壊を防止し、回路基板２の軽さと薄さが改善される。
幾つかの実施例では、上記の構造配置によって、隣接するパッド２２の中心間の距離ｄを０．３ｍｍに設定することができる。上記の回路基板２上のパッド２２は多角形パッドであり、パッド２２の形状を変化することにより、隣接するパッド２２間の距離ｄが０．３ｍｍに短縮され、したがって、回路基板２のサイズが縮小される。ここで、パッド２２が多角形パッドである場合、多角形パッドのエッジは直線辺であり、直線辺は良好な応力緩衝の効果を有する。パッド２２が十分な耐応力強度に達し、隣接するパッド２２間にはんだ繋ぎ等の短絡の問題が発生しないことを保証する条件下で、多角形パッドの面積は円形パッドの面積に比べて減らすことができるが、隣接するパッド２２のエッジ間の距離は変わらず、例えば、隣接するパッド２２のエッジ間の距離は０．１２ｍｍであり、多角形パッドを使用した回路基板２の全体的なサイズが縮小される。
なお、上記の複数のパッド２２には、少なくとも１つの多角形パッド及び幾つかの他の形状のパッド構造が含まれてもよい。又は、上記の複数のパッド２２は、すべて多角形パッドである。回路基板２上のパッド２２は、回路基板２が衝撃等を受けたときの変形によって発生する法線ひずみ力に耐えるため、パッド２２は多角形構造として設計されており、パッド２２が外力に耐える領域は、円弧の頂点から多角形パッドのエッジまで変化し、外力に耐える多角形エッジのはんだの全長が辺の長さに占める割合が３３％から６０％に増加する。グリフィス破壊基準によると、静的条件下で脆性破壊が発生するために必要な条件は、破壊領域により放出されるエネルギーが亀裂面積を形成するために必要なエネルギーに等しいことである。即ち、外部ひずみ力により生成されるエネルギーが亀裂を生成する場合、外部ひずみ力により生成されるエネルギーは、亀裂面積を形成するために必要なエネルギーよりも大きくなければならない。また、形成された亀裂面積を１つの長方形で近似計算すると、亀裂深さが同じである場合、亀裂が長いほど亀裂面積が大きくなり、亀裂が発生する表面の幅が広いほど亀裂長さが短くなり、亀裂深さが同じである場合は、亀裂面積が小さくなることが分かる。即ち、亀裂が発生する可能性のある表面の幅を大きくすると、この表面に作用する応力を効果的に分解することができ、同じ変形力を加えた条件下で、回路基板２の外面のはんだ接合部の幅が広いほど、発生する亀裂の深さが浅くなるため、回路基板２の外面が広いパッド２２であるほど、回路基板２の外側の法線ひずみ力に耐える能力が強くなり、したがって、多角形パッドアレイの直線辺は、パッド２２が応力に抵抗する能力を強化する。
上記の実施例では、多角形パッドは、四角形パッド、五角形パッド、六角形パッド、及び八角形パッドのうちの少なくとも１つを含んでもよい。幾つかの実施例では、パッド２２の少なくとも一部のアレイ方向はＰＣＢ基板のエッジ２１１に平行であり、及び／又は、パッド２２の少なくとも一部のアレイ方向はＰＣＢ基板のエッジ２１１と第６の所定の傾斜角をなし、第６の所定の傾斜角は３０°以上且つ６０°以下であってもよい。一実施例では、パッド２２のアレイ方向によって様々な方向の応力に対して良い緩衝効果を形成するために、第６の所定の傾斜角は４５°であってもよい。
幾つかの実施例では、多角形パッドは四角形パッドであってもよく、例えば、図６に示すように、多角形パッドは正方形パッドであり、正方形パッドの辺はＰＣＢ基板のエッジ２１１に平行又は垂直であり、正方形パッドのアレイ方向はＰＣＢ基板のエッジ２１１に平行である。アレイの正方形パッドは単純な構造を有し、正方形パッドの４つの辺がＰＣＢ基板のエッジ２１１に平行又は垂直である場合、回路基板２の外側の法線ひずみ力に抵抗する能力が強化される。
別の実施例では、四角形パッドの少なくとも１つの辺はＰＣＢ基板のエッジ２１１と第５の所定の傾斜角をなし、第５の所定の傾斜角は３０°以上且つ６０°以下であってもよい。図７に示すように、多角形パッドは正方形パッドであり、正方形パッドの辺は前記ＰＣＢ基板のエッジ２１１と４５°の傾斜角をなし、正方形パッドのアレイ方向はＰＣＢ基板のエッジ２１１と４５°の傾斜角をなす。アレイの正方形パッドは単純な構造を有し、正方形パッドの４つの辺がＰＣＢ基板のエッジ２１１と４５°の傾斜角をなす場合、回路基板２の外側の法線ひずみ力に耐える力を得るだけでなく、上記の法線ひずみ力と一定の角度をなすひずみ力に耐える力も得ることができ、ひずみ力に抵抗するパッド２２の総合的な能力を改善させる。さらに、正方形パッドのアレイ方向がＰＣＢ基板のエッジ２１１と４５°の傾斜角をなす場合、特定のアレイ方向に沿って設けられた各正方形パッドの対応する辺は一直線上にあり、同一直線上にある各辺は均一な応力抵抗方向を形成し、応力に抵抗するパッド２２の能力を高める。
なお、上記の四角形パッドは正方形パッドであってもよく、チップ１上の正方形パッドの辺の長さが０．１８ｍｍである場合、上記の回路基板２上の正方形パッドの辺の長さは０．２ｍｍであってもよく、隣接するパッド間の構造的干渉や短絡のリスクを回避するために、回路基板２上の隣接する正方形パッドの隣接する辺の間の距離を０．１２ｍｍに維持することができる。はんだ付けプロセスの実現を容易にするために、チップ１上の正方形パッドの辺の長さが０．１６ｍｍ～０．２ｍｍの範囲内で変化する場合、回路基板２上の正方形パッドのサイズを０．１６ｍｍ～０．２２ｍｍの範囲内で対応調整することができ、回路基板２上のパッドのサイズは、チップ１上のパッドのサイズと同じか、それよりわずかに大きくすることができる。パッド２２の加工工程では、パッド２２の加工をスチールメッシュ及びＳＭＴ印刷技術で実現する必要があり、既存のプロセススチールメッシュはＦＧとナノコンポジット材料でできており、スチールメッシュの厚さは０．０８ｍｍであり、はんだペースト５＃粉末を印刷に使用してパッド２２を形成する。上記のスチールメッシュ開口部の幅対厚さの比は１．５より大きく、面積比は０．５４より大きくする必要がある。ここで、上記の幅対厚さの比は、スチールメッシュ開口部の最も狭い部分とスチールメッシュの厚さの比であってもよく、スチールメッシュ開口部の最も狭い部分は０．１２ｍｍ以上である。上記の面積比は、スチールメッシュ開口部の側壁面積とスチールメッシュ開口部の底面の比であってもよい。データ検証の結果、上記の方法で加工された辺の長さが０．２ｍｍの正方形パッドは、はんだが落ちる高さ、はんだが落ちる面積及びはんだが落ちる体積等のはんだが落ちる成形効果の面で生産需要を満たす。
さらに、正方形パッドの隅のはんだの量が不十分であるため、エレクトロマイグレーションされた銀金属の原子量をサポートできず、はんだ付け後、パッド２２の外側にフラックスの層が巻き付けられ、エレクトロマイグレーションを効果的に回避することができ、さらにエレクトロマイグレーションによって引き起こされる短絡のリスクを回避することができる。ここで、上記のフラックスは、はんだペーストに付属するＦＬＵＳ材料である。
チップが回路基板２にはんだ付けされていない場合、チップ上の正方形パッドのサイズは０．１８ｍｍ×０．１８ｍｍ、対角公差は±７％であってもく、チップ正方形パッド上の単一パッド２２はんだボール２３の直径は０．２１５ｍｍ（±５％）、単一パッド２２はんだボール２３の高さは０．１５ｍｍ（±５％）、単一パッド２２はんだボール２３の体積は０．００４１ｍｍ３（±１０％）である。チップが回路基板２にはんだ付けされた後、チップ上の正方形パッドのサイズは０．１８ｍｍ×０．１８ｍｍ、対角公差は±７％であってもよく、真ん中の最も広い領域のはんだボール２３の直径は０．２２５ｍｍ（±１０％）、回路基板２パッド２２のサイズは０．２０ｍｍ×０．２０ｍｍ（±１０％）、回路基板２パッド２２の銅舗装サイズは０．２６ｍｍ×０．２６ｍｍ（±５％）、はんだボール２３の高さは０．１４ｍｍ（＋１０％、－１５％）、はんだボール２３の体積は０．００５２ｍｍ３（±１０％）である。
さらに別の実施例では、多角形パッドは第３のパッド２２１及び第４のパッド２２２を含み、第３のパッド２２１の直線辺の数は第４のパッド２２２の直線辺の数よりも多い。ＰＣＢ基板２１は中心領域２１３及びエッジ領域２１２を含み、第３のパッド２２１はエッジ領域２１２に設けられ、第４のパッド２２２は前記中心領域２１３に設けられる。ＰＣＢ基板２１の異なる領域の応力に抵抗するために異なるタイプの多角形を使用することは、パッド２２の全体的な強度を改善するのに役立つ。回路基板２が衝撃を受けると、ＰＣＢ基板２１のエッジ領域２１２の応力はＰＣＢ基板のエッジ２１１から来るので、ＰＣＢ基板のエッジ２１１からの応力は、ＰＣＢ基板２１の中心領域２１３に作用する応力よりも複雑であり、したがって、第３のパッド２２１の直線辺の数が第４のパッド２２２の直線辺の数よりも多いと、エッジ領域２１２における応力に抵抗する効果を強化するのに役立つ。
上記の実施例では、エッジ領域２１２はＰＣＢ基板のエッジ２１１に隣接して設けられてもよく、エッジ領域２１２は中心領域２１３を取り囲んでもよい。
第３のパッド２２１は五角形パッドであってもよく、第４のパッド２２２は四角形パッドであってもよく、五角形パッドは、ＰＣＢ基板のエッジ２１１に隣接して平行する少なくとも１つの第１の辺２２１１を含み、四角形パッドは、ＰＣＢ基板のエッジ２１１と第７の所定の傾斜角をなす少なくとも１つの第２の辺２２２１を含み、第７の所定の傾斜角は３０°以上且つ６０°以下であってもよい。一実施例では、四角形パッドの設定角度によって、中心領域２１３に位置するパッド２２の応力緩衝効果を改善するために、第７の所定の傾斜角は４５°であってもよい。
例えば、図８に示すように、五角形パッドの第１の辺２２１１は、第１の辺２２１１に隣接するＰＣＢ基板のエッジ２１１に平行であり、五角形パッドの第３の辺２２１２及び第５の辺２２１３はこのＰＣＢ基板のエッジ２１１に垂直であり、五角形パッドの第７の辺２２１４及び第９の辺２２１５はこのＰＣＢ基板のエッジ２１１と４５°の傾斜角をなす。四角形パッドは正方形パッドであり、五角形パッドの各辺及び正方形パッドの各辺によって、ＰＣＢ基板２１の中心領域２１３及びエッジ領域２１２に作用する応力に抵抗するために、正方形パッドのすべての辺は、このＰＣＢ基板のエッジ２１１と４５°の傾斜角をなす。
例えば、図８に示すように、第３のパッド２２１のアレイ方向は、ＰＣＢ基板２１のエッジ領域２１２に分散されるように、ＰＣＢ基板のエッジ２１１に平行であってもよい。第４のパッド２２２のアレイ方向は、ＰＣＢ基板２１の中心領域２１３に分散されるように、ＰＣＢ基板のエッジ２１１と第８の所定の傾斜角をなす。第８の所定の傾斜角は３０°以上且つ６０°以下であってもよい。幾つかの実施例では、第４のパッド２２２のアレイ方向によって様々な方向の応力に対して良い緩衝効果を形成するために、上記の第８の所定の傾斜角は４５°であってもよい。又は、上記の第３のパッド２２１及び第４のパッド２２２はまた、他の方向に沿って対応する位置に配列されてもよく、本発明はこれに対して限定をしない。第３のパッド２２１は、１列、２列又はそれ以上の列のアレイ効果を形成するために、ＰＣＢ基板２１を１周、２周又はそれ以上取り囲んでもよい。
なお、上記の四角形パッドは正方形パッドであってもよいし、菱形パッド又は他の四角形パッドであってもよく、本発明はこれに対して限定をしない。さらに、はんだボール２３に同じ量のはんだ付けが実施されることを保証し、第３のパッド２２１及び／又は第４のパッド２２２の構造、形状の改善によって引き起こされるはんだ付けプロセスへの干渉と影響を回避するために、第３のパッド２２１と第４のパッド２２２の面積は同じであってもよい。又は、他の実施例では、第３のパッドは、三角形パッド、四角形パッド、六角形パッド等の他の多角形パッドのうちの１つ又は複数であってもよく、第４のパッドは、三角形パッド、五角形パッド、六角形パッド等の他の多角形パッドのうちの１つ又は複数であってもよく、本発明はこれに対して限定をしない。
本発明は、電子デバイスをさらに提供し、図９に示すように、電子デバイス３は上記のチップ１及び上記の回路基板２を含む。チップ１の多角形パッドは、はんだボールはんだ付けによって、回路基板２の多角形パッドとの１対１の対応する導電性接続を実現することができる。チップ１の多角形パッドに第１のパッド１２１及び第２のパッド１２２が含まれ、回路基板２の多角形パッドに第３のパッド２２１及び第４のパッド２２２が含まれる場合、チップの第１のパッド１２１及び回路基板２の第３のパッド２２１は、はんだボールはんだ付けによって導電性接続を実現することができ、チップ１の第２のパッド１２２及び回路基板２の第４のパッド２２２は、はんだボールはんだ付けによって導電性接続を実現することができる。
本発明によれば、チップ１又は回路基板２上のパッドは多角形パッドとして設けられ、パッドの形状を変化することにより、隣接するパッド間の距離ｄが０．３ｍｍに短縮され、したがって、チップ１及び回路基板２のサイズが縮小される。さらに、多角形パッドアレイの直線辺は、パッド２２が応力に抵抗する能力を強化し、パッド自体の構造的強度、及びパッドとはんだボール間のはんだ付け強度を高め、試験及び使用中の衝突、落下等によるパッド及びはんだボールの破壊を防止し、構造の信頼性を向上させ、ディスペンスによってチップ１と回路基板２を固定するコストを削減し、チップ１、回路基板２及び電子デバイス３の全体的なコストも削減し、チップ１、回路基板２及び電子デバイス３の軽さと薄さが改善される。
なお、上記の電子デバイス３は、携帯電話、タブレットＰＣ、車載端末又は医療端末等であってもよく、本発明はこれに対して限定をしない。
当業者は、明細書に対する理解、及び明細書に記載された技術案に対する実施を介して、本発明の他の実施形態を容易に取得することができる。本発明は、本発明に対する任意の変形、用途、又は適応的な変化を含み、このような変形、用途、又は適応的な変化は、本発明の一般的な原理に従い、本発明では開示していない本技術分野の公知知識、又は通常の技術手段を含む。明細書及び実施例は、単に例示的なものであって、本発明の本当の範囲と主旨は、以下の特許請求の範囲によって示される。
本発明は、上記で記述され、図面で図示した特定の構成に限定されず、その範囲を離脱しない状況で、様々な修正及び変更を実施してもよい。本発明の範囲は、添付される特許請求の範囲のみにより限定される。

Claims (29)

  1. チップ基板と、前記チップ基板上に設けられた複数のパッドとを含み、
    複数の前記パッドは前記チップ基板上にアレイで設けられ、少なくとも１つの前記パッドは多角形パッドであり、
    前記多角形パッドは第１のパッド及び第２のパッドを含み、前記第１のパッドの直線辺の数は前記第２のパッドの直線辺の数よりも多く、
    前記チップ基板は中心領域及びエッジ領域を含み、前記第１のパッドは前記エッジ領域
    に設けられ、前記第２のパッドは前記中心領域に設けられる
    ことを特徴とするチップ。
  2. 前記多角形パッドは、四角形パッド、五角形パッド、六角形パッド、及び八角形パッドのうちの少なくとも１つを含む
    ことを特徴とする請求項１に記載のチップ。
  3. 前記多角形パッドは四角形パッドであり、
    前記四角形パッドの少なくとも１つの辺は前記チップ基板のエッジに平行又は垂直であり、及び／又は、前記四角形パッドの少なくとも１つの辺は前記チップ基板のエッジと第１の所定の傾斜角をなし、前記第１の所定の傾斜角は３０°以上且つ６０°以下である
    ことを特徴とする請求項２に記載のチップ。
  4. 前記第１の所定の傾斜角は４５°である
    ことを特徴とする請求項３に記載のチップ。
  5. 前記四角形パッドは正方形パッドであり、前記正方形パッドの辺の長さは０．１８ｍｍである
    ことを特徴とする請求項３に記載のチップ。
  6. 少なくとも一部のパッドのアレイ方向は前記チップ基板のエッジに平行であり、
    及び／又は、少なくとも一部の前記パッドのアレイ方向は前記チップ基板のエッジと第２の所定の傾斜角をなし、前記第２の所定の傾斜角は３０°以上且つ６０°以下である
    ことを特徴とする請求項１に記載のチップ。
  7. 前記第２の所定の傾斜角は４５°である
    ことを特徴とする請求項６に記載のチップ。
  8. 前記エッジ領域は前記チップ基板のエッジに隣接して設けられ、前記エッジ領域は前記中心領域を取り囲む
    ことを特徴とする請求項１に記載のチップ。
  9. 前記第１のパッドは五角形パッドであり、前記第２のパッドは四角形パッドであり、前記五角形パッドは、前記チップ基板のエッジに隣接して平行する少なくとも１つの第１の辺を含み、前記四角形パッドは、前記チップ基板のエッジと第３の所定の傾斜角をなす少なくとも１つの第２の辺を含み、前記第３の所定の傾斜角は３０°以上且つ６０°以下である
    ことを特徴とする請求項１に記載のチップ。
  10. 前記第３の所定の傾斜角は４５°である
    ことを特徴とする請求項９に記載のチップ。
  11. 前記第１のパッドのアレイ方向は前記チップ基板のエッジに平行であり、前記第２のパッドのアレイ方向は前記チップ基板のエッジと第４の所定の傾斜角をなし、前記第４の所定の傾斜角は３０°以上且つ６０°以下である
    ことを特徴とする請求項１に記載のチップ。
  12. 前記第４の所定の傾斜角は４５°である
    ことを特徴とする請求項１１に記載のチップ。
  13. 前記第１のパッドと前記第２のパッドの面積は同じである
    ことを特徴とする請求項１に記載のチップ。
  14. 隣接する前記パッドの中心間の距離は０．３ｍｍである
    ことを特徴とする請求項１に記載のチップ。
  15. ＰＣＢ基板と、前記ＰＣＢ基板上に設けられた複数のパッドとを含み、
    複数の前記パッドは前記ＰＣＢ基板上にアレイで設けられ、少なくとも１つの前記パッドは多角形パッドであり、
    前記多角形パッドは第１のパッド及び第２のパッドを含み、前記第１のパッドの直線辺の数は前記第２のパッドの直線辺の数よりも多く、
    前記チップ基板は中心領域及びエッジ領域を含み、前記第１のパッドは前記エッジ領域
    に設けられ、前記第２のパッドは前記中心領域に設けられる
    ことを特徴とする回路基板。
  16. 前記多角形パッドは、四角形パッド、五角形パッド、六角形パッド、及び八角形パッドのうちの少なくとも１つを含む
    ことを特徴とする請求項１５に記載の回路基板。
  17. 前記多角形パッドは四角形パッドであり、
    前記四角形パッドの少なくとも１つの辺は前記ＰＣＢ基板のエッジに平行又は垂直であり、及び／又は、前記四角形パッドの少なくとも１つの辺は前記ＰＣＢ基板のエッジと第５の所定の傾斜角をなし、前記第５の所定の傾斜角は３０°以上且つ６０°以下である
    ことを特徴とする請求項１６に記載の回路基板。
  18. 前記第５の所定の傾斜角は４５°である
    ことを特徴とする請求項１７に記載の回路基板。
  19. 前記四角形パッドは正方形パッドであり、前記正方形パッドの辺の長さは０．２ｍｍである
    ことを特徴とする請求項１７に記載の回路基板。
  20. パッドの少なくとも一部のアレイ方向は、前記ＰＣＢ基板のエッジに平行であり、
    及び／又は、前記パッドの少なくとも一部のアレイ方向は前記ＰＣＢ基板のエッジと第６の所定の傾斜角をなし、前記第６の所定の傾斜角は３０°以上且つ６０°以下である
    ことを特徴とする請求項１５に記載の回路基板。
  21. 前記第６の所定の傾斜角は４５°である
    ことを特徴とする請求項２０に記載の回路基板。
  22. 前記エッジ領域は前記ＰＣＢ基板のエッジに隣接して設けられ、前記エッジ領域は前記中心領域を取り囲む
    ことを特徴とする請求項１５に記載の回路基板。
  23. 前記第３のパッドは五角形パッドであり、前記第４のパッドは四角形パッドであり、前記五角形パッドは、前記ＰＣＢ基板のエッジに隣接して平行する少なくとも１つの第１の辺を含み、前記四角形パッドは、前記ＰＣＢ基板のエッジと第７の所定の傾斜角をなす少なくとも１つの第２の辺を含み、前記第７の所定の傾斜角は３０°以上且つ６０°以下である
    ことを特徴とする請求項１５に記載の回路基板。
  24. 前記第７の所定の傾斜角は４５°である
    ことを特徴とする請求項２３に記載の回路基板。
  25. 前記第３のパッドのアレイ方向は前記ＰＣＢ基板のエッジに平行であり、前記第４のパッドのアレイ方向は前記ＰＣＢ基板のエッジと第８の所定の傾斜角をなし、前記第８の所定の傾斜角は３０°以上且つ６０°以下である
    ことを特徴とする請求項１５に記載の回路基板。
  26. 前記第８の所定の傾斜角は４５°である
    ことを特徴とする請求項２５に記載の回路基板。
  27. 前記第３のパッドと前記第４のパッドの面積は同じである
    ことを特徴とする請求項１５に記載の回路基板。
  28. 隣接する前記パッドの中心間の距離は０．３ｍｍである
    ことを特徴とする請求項１５に記載の回路基板。
  29. 請求項１～１４のいずれか１項に記載のチップと、
    請求項１５～２８のいずれか１項に記載の回路基板と、を含む
    ことを特徴とする電子デバイス。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114889316B (zh) * 2022-06-17 2023-04-14 珠海格力电器股份有限公司 一种钢网开孔结构、金属化半孔模块钢网装置和印刷设备

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000269271A (ja) 1999-03-16 2000-09-29 Toshiba Corp 半導体回路装置およびその製造方法
JP2001127202A (ja) 1999-11-01 2001-05-11 Nec Corp Ｂｇａ型半導体装置
US20010001508A1 (en) 1998-12-09 2001-05-24 Garrity John Joseph Enhanced pad design for substrate
US6429390B1 (en) 2001-03-12 2002-08-06 International Business Machines Corporation Structure and method for forming the same of a printed wiring board having built-in inspection aids
US20030054589A1 (en) 2001-09-17 2003-03-20 Sony Corporation Method of improving mount assembly in a multilayer PCB's
JP2006210851A (ja) 2005-01-31 2006-08-10 Toshiba Corp 回路基板

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05166810A (ja) * 1991-12-11 1993-07-02 Mitsubishi Electric Corp 半導体装置
JPH10335796A (ja) * 1997-05-29 1998-12-18 Canon Inc 回路基板と電子回路装置、及びその製造方法、及びその接合部の検査方法
JP5043563B2 (ja) * 2007-08-29 2012-10-10 新光電気工業株式会社 配線基板及びその製造方法
JP5340047B2 (ja) * 2009-06-12 2013-11-13 パナソニック株式会社 半導体集積回路装置
WO2012107978A1 (ja) * 2011-02-09 2012-08-16 パナソニック株式会社 半導体装置
KR102354030B1 (ko) * 2015-10-23 2022-01-20 동우 화인켐 주식회사 전극 접속 패드 및 이를 포함하는 전자 소자
US10818624B2 (en) * 2017-10-24 2020-10-27 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method for manufacturing the same
KR102523281B1 (ko) * 2018-03-09 2023-04-18 삼성전자주식회사 3차원 이미지 센서
CN111863759A (zh) * 2020-03-26 2020-10-30 北京小米移动软件有限公司 芯片、电路板、电路板组件及电子设备

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010001508A1 (en) 1998-12-09 2001-05-24 Garrity John Joseph Enhanced pad design for substrate
JP2000269271A (ja) 1999-03-16 2000-09-29 Toshiba Corp 半導体回路装置およびその製造方法
JP2001127202A (ja) 1999-11-01 2001-05-11 Nec Corp Ｂｇａ型半導体装置
US6429390B1 (en) 2001-03-12 2002-08-06 International Business Machines Corporation Structure and method for forming the same of a printed wiring board having built-in inspection aids
US20030054589A1 (en) 2001-09-17 2003-03-20 Sony Corporation Method of improving mount assembly in a multilayer PCB's
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