WO2012107978A1 - 半導体装置 - Google Patents

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WO2012107978A1
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pad
barrier metal
semiconductor device
power supply
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横山　賢司
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パナソニック株式会社
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
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    • H01L23/3192—Multilayer coating
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    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Definitions

  • the present invention relates to a semiconductor device in which a semiconductor chip is mounted on a circuit board by flip chip mounting.
  • a flip chip mounting As a mounting method for mounting a semiconductor chip on a circuit board (for example, an interposer substrate), there is a flip chip mounting.
  • flip chip mounting bumps are formed on a pad of a semiconductor chip via a barrier metal, and the semiconductor chip is flipped (turned over) so that the land of the interposer substrate and the pad of the semiconductor chip are formed by the bump. This is an electrical connection method.
  • an object of the present invention is to prevent the barrier metal from being broken by EM.
  • a first semiconductor device is a semiconductor device in which a semiconductor chip is mounted on a circuit board, and the semiconductor chip is formed on the semiconductor substrate and the semiconductor substrate.
  • a via for electrically connecting the first pad and the second pad is provided, and the diameter of the via is made smaller than the opening diameter of the opening of the protective film, Align the center of the via with the center of the barrier metal.
  • a boundary portion where the barrier metal and the bump formed on the barrier metal are bonded, a boundary portion where the barrier metal and the second pad formed under the barrier metal are bonded, and Generation of EM on the second pad can be prevented.
  • the diameter of the via is Wa
  • the opening diameter of the opening of the protective film is Wb
  • the height of the barrier metal is Ha
  • the height of the protective film is Hb
  • the semiconductor chip further includes a third pad formed on the interlayer insulating film, and the second pad and the third pad are latticed on the interlayer insulating film. It is preferable that they are arranged in a shape.
  • the second pad is preferably a power supply terminal.
  • the central area of the semiconductor chip is a power supply terminal arrangement area in which the power supply terminals are arranged.
  • the power supply terminal arrangement area includes a first pad, a via, a second pad, and It is preferable that the pad structure having the barrier metal is arranged in a lattice pattern.
  • the central area of the semiconductor chip is a power supply terminal arrangement area in which the power supply terminals are arranged.
  • the outermost peripheral portion of the power supply terminal arrangement area has a first pad, a via, Preferably, a pad structure having two pads and a barrier metal is arranged.
  • the central area of the semiconductor chip is a power supply terminal arrangement area in which the power supply terminals are arranged, and the corners of the power supply terminal arrangement area have first pads, vias, second It is preferable that a pad structure having a pad and a barrier metal is disposed.
  • the current value of the second pad is preferably equal to or greater than an average current value obtained by averaging the current value of the second pad and the current value of the third pad.
  • bumps are formed on the barrier metal.
  • a second semiconductor device is a semiconductor device in which a semiconductor chip is mounted on a circuit board, and the semiconductor chip is formed on the semiconductor substrate and the semiconductor substrate.
  • a formed wiring, a first pad formed on the wiring through a first interlayer insulating film, and a first pad formed on the first interlayer insulating film and connecting the wiring and the first pad A second pad formed on the first pad via a second interlayer insulating film, a second pad formed on the second interlayer insulating film, and the first pad and the second pad A second via to be connected, a protective film formed on the second pad and having an opening exposing the central portion of the second pad, and a portion exposed from the opening of the protective film in the second pad And a barrier film formed on a portion of the protective film located around the opening.
  • the diameter of the first via is smaller than the opening diameter of the opening of the protective film, the center of the first via is characterized in that is consistent with the center of the barrier metal.
  • the second via that electrically connects the first pad and the second pad, and the first that electrically connects the wiring and the first pad.
  • a via is provided, the diameter of the first via is made smaller than the opening diameter of the opening of the protective film, and the center of the first via matches the center of the barrier metal.
  • a boundary portion where the barrier metal and the bump formed on the barrier metal are bonded, a boundary portion where the barrier metal and the second pad formed under the barrier metal are bonded, and Generation of EM on the second pad can be prevented.
  • the diameter of the first via is Wa
  • the opening diameter of the opening of the protective film is Wb
  • the height of the barrier metal is Ha
  • the height of the protective film is Hb.
  • Wa ⁇ Wb ⁇ (Ha + Hb) ⁇ 2 is preferably satisfied.
  • the diameter of the second via is larger than the opening diameter of the opening of the protective film, and the center of the second via coincides with the center of the barrier metal. preferable.
  • the semiconductor chip further includes a third pad formed on the second interlayer insulating film, and the second pad and the third pad are the second interlayer. It is preferable that they are arranged in a lattice pattern on the insulating film.
  • the second pad is preferably a power supply terminal.
  • the central area of the semiconductor chip is a power supply terminal arrangement area in which the power supply terminals are arranged.
  • the power supply terminal arrangement area includes a wiring, a first via, a first pad,
  • the pad structure including the second via, the second pad, and the barrier metal is preferably arranged in a lattice pattern.
  • the central area of the semiconductor chip is a power supply terminal arrangement area in which the power supply terminals are arranged, and the outermost peripheral portion of the power supply terminal arrangement area has wiring, a first via, It is preferable that a pad structure having one pad, a second via, a second pad, and a barrier metal is arranged.
  • the central area of the semiconductor chip is a power supply terminal arrangement area in which the power supply terminals are arranged, and a corner of the power supply terminal arrangement area has a wiring, a first via, It is preferable that a pad structure having a pad, a second via, a second pad, and a barrier metal is disposed.
  • the current value of the second pad is preferably equal to or greater than an average current value obtained by averaging the current value of the second pad and the current value of the third pad.
  • bumps are formed on the barrier metal.
  • the semiconductor device according to the present invention can prevent the barrier metal from being broken by EM.
  • FIG. 1 is a cross-sectional view showing a configuration of a semiconductor device according to the first embodiment of the present invention.
  • FIG. 2 is a plan view showing the configuration of the semiconductor chip in the semiconductor device according to the first embodiment of the present invention.
  • 3 is a cross-sectional view showing the configuration of the vicinity of the upper layer pad, and is a cross-sectional view taken along the line III-III shown in FIG. 4 is a cross-sectional view showing the configuration of the vicinity of the pad, and is a cross-sectional view taken along the line IV-IV shown in FIG.
  • FIG. 5 is a plan view showing a configuration of a semiconductor chip in a semiconductor device according to Modification 1 of the first embodiment of the present invention.
  • FIG. 1 is a cross-sectional view showing a configuration of a semiconductor device according to the first embodiment of the present invention.
  • FIG. 2 is a plan view showing the configuration of the semiconductor chip in the semiconductor device according to the first embodiment of the present invention.
  • 3 is a cross-sectional
  • FIG. 6 is a plan view showing a configuration of a semiconductor chip in a semiconductor device according to Modification 2 of the first embodiment of the present invention.
  • FIG. 7 is a plan view showing a configuration of a semiconductor chip in a semiconductor device according to the second embodiment of the present invention.
  • 8 is a cross-sectional view showing the configuration of the vicinity of the upper layer pad, and is a cross-sectional view taken along the line VIII-VIII shown in FIG. 9 is a cross-sectional view showing the configuration of the vicinity of the pad, and is a cross-sectional view taken along the line IX-IX shown in FIG.
  • FIG. 10 is a plan view showing a configuration of a semiconductor chip in a semiconductor device according to Modification 1 of the second embodiment of the present invention.
  • FIG. 11 is a plan view showing a configuration of a semiconductor chip in a semiconductor device according to Modification 2 of the second embodiment of the present invention.
  • FIG. 1 is a cross-sectional view showing a configuration of a semiconductor device according to the first embodiment of the present invention.
  • FIG. 2 is a plan view showing the configuration of the semiconductor chip in the semiconductor device according to the first embodiment of the present invention.
  • a semiconductor chip 11 is mounted on an interposer substrate 10.
  • the barrier metal 23 and the barrier metal 24 are arranged in a lattice pattern on the semiconductor chip 11.
  • the barrier metal 23 is formed on the central portion of the upper layer pad (see FIG. 3:17) and on the portion of the protective film 20 located around the opening (see FIG. 3:21). Is formed.
  • the barrier metal 24 is formed on the center portion of the pad (see FIG. 4:18) and the portion located around the opening (see FIG. 4:22) in the protective film 20.
  • Is formed. 2 indicates the inner side surface S23 of the barrier metal 23 as shown in FIG. 3 described later.
  • ⁇ in 24 shown in FIG. 2 indicates an inner surface S24 of the barrier metal 24 as shown in FIG.
  • barrier metals 23 are arranged in a lattice pattern in the central region of the semiconductor chip 11.
  • the central region of the semiconductor chip 11 is a power supply terminal arrangement region R in which power supply terminals are arranged.
  • An upper layer pad (see FIG. 3:17) formed under the barrier metal 23 is a power supply terminal.
  • the planar shape of the barrier metal 23 and the barrier metal 24 is, for example, an octagonal shape.
  • the planar shape of the inner side surface of the barrier metal 23 (see FIG. 3: S23) and the inner side surface of the barrier metal 24 (see FIG. 4: S24) is, for example, a circular shape. Therefore, the planar shapes of the opening (see FIG. 3:21) and the opening (see FIG. 4:22) are circular.
  • Lands are arranged in a lattice pattern on the surface of the interposer substrate 10. As shown in FIG. 1, bumps 25 are provided between the barrier metal 23 and the land and between the barrier metal 24 and the land. The upper layer pad and the land are electrically connected by the bump 25 provided between the barrier metal 23 and the land. The pads and the lands are electrically connected by bumps 25 provided between the barrier metal 24 and the lands. An underfill resin 26 is filled between the interposer substrate 10 and the semiconductor chip 11.
  • FIG. 3 is an enlarged cross-sectional view showing the configuration of the vicinity of the upper layer pad, and is a cross-sectional view taken along the line III-III shown in FIG. 4 is an enlarged cross-sectional view showing the configuration of the vicinity of the pad, and is a cross-sectional view taken along line IV-IV shown in FIG.
  • an interlayer insulating film 14 and an interlayer insulating film 15 are sequentially formed on the semiconductor substrate 12.
  • a lower layer pad 13 is formed on the semiconductor substrate 12.
  • the lower layer pad 13 is formed on the interlayer insulating film 14.
  • An upper layer pad 17 is formed on the lower layer pad 13 via an interlayer insulating film 15.
  • a via 16 is formed in the interlayer insulating film 15, and the lower layer pad 13 and the upper layer pad 17 are electrically connected by the via 16.
  • a pad 18 is formed on the interlayer insulating film 15.
  • an opening that exposes the central portion of the upper layer pad 17 and a central portion of the pad 18 are provided on the interlayer insulating film 15, the peripheral portion of the upper layer pad 17, and the peripheral portion of the pad 18.
  • a protective film 19 having an exposed opening is formed.
  • the protective film 19 is, for example, a nitride film.
  • a protective film 20 having an opening 21 that exposes the central portion of the upper layer pad 17 and an opening 22 that exposes the central portion of the pad 18 is formed.
  • the protective film 20 is made of resin, for example.
  • the barrier metal 23 is formed on the portion exposed from the opening 21 of the protective film 20 in the upper layer pad 17 (that is, the central portion of the upper layer pad 17) and on the portion located around the opening 21 in the protective film 20.
  • the barrier metal 23 is formed on the portion located around the opening 21 in the protective film 20.
  • Bumps 25 are formed on the barrier metal 23.
  • a barrier metal 24 is formed on the part exposed from the opening 22 of the protective film 20 in the pad 18 (that is, the central part of the pad 18) and on the part located around the opening 22 in the protective film 20, A barrier metal 24 is formed. Bumps 25 are formed on the barrier metal 24.
  • the semiconductor chip 11 includes a semiconductor substrate 12, interlayer insulating films 14 and 15, a lower layer pad 13, a via 16, an upper layer pad 17, and a pad 18. And protective films 19 and 20, barrier metals 23 and 24, and bumps 25.
  • a pad structure (see FIG. 3) including a barrier metal 23 is arranged in a lattice pattern in the central region of the semiconductor chip 11 (ie, the power supply terminal arrangement region R).
  • the pad structure including the barrier metal 23 includes a lower layer pad 13, a via 16, and an upper layer pad 17 in addition to the barrier metal 23.
  • a pad structure including the barrier metal 24 is arranged in the peripheral region of the semiconductor chip 11.
  • the pad structure including the barrier metal 24 includes a pad 18 in addition to the barrier metal 24 as shown in FIG.
  • the opening diameter W21 of the opening 21 of the protective film 20 is smaller than the diameter W23 of the barrier metal 23 (W21 ⁇ W23).
  • the diameter W16 of the via 16 is smaller than the opening diameter W21 of the opening 21 of the protective film 20 (W16 ⁇ W21).
  • the center of the via 16 coincides with the center of the barrier metal 23 and the center of the opening 21 of the protective film 20.
  • the height H23 of the barrier metal 23 refers to the height from the lower surface to the upper surface of the peripheral edge of the barrier metal 23 as shown in FIG.
  • the peripheral portion of the barrier metal 23 refers to a portion formed on the protective film 20 in the barrier metal 23.
  • the “height H20 of the protective film 20” refers to the height from the lower surface to the upper surface of the portion exposed from the opening 21 in the protective film 20, as shown in FIG.
  • the via 16 that electrically connects the lower layer pad 13 and the upper layer pad 17 is provided, and the diameter W16 of the via 16 is made smaller than the opening diameter W21 of the opening 21 of the protective film 20. Is aligned with the center of the barrier metal 23. Thereby, since the distance from the side surface of the via 16 to the peripheral edge portion of the barrier metal 23 can be increased, the concentration of current on the barrier metal 23 can be mitigated. For this reason, it can prevent that EM generate
  • the lower layer is provided under the barrier metal 23 (that is, the barrier metal formed on the power supply terminal (upper layer pad 17) having a large amount of current) that is predicted to be likely to generate EM.
  • a via 16 that electrically connects the pad 13 and the upper layer pad 17 is provided, and the diameter W 16 of the via 16 is made smaller than the opening diameter W 21 of the opening 21 of the protective film 20. Thereby, it is possible to prevent EM from being generated in the barrier metal 23.
  • the upper layer pad 17 is, for example, a power supply terminal (power supply pad) has been described as a specific example.
  • the present invention is not limited to this, and the upper layer pad has a current amount.
  • an analog pad or a clock signal pad may be used.
  • Wa ⁇ Wb ⁇ (Ha + Hb) ⁇ 2 may be satisfied. That is, it is preferable that Wa ⁇ Wb ⁇ (Ha + Hb) ⁇ 2 holds. Thereby, it is possible to avoid the concentration of current in the via 16.
  • Wa ⁇ Wb ⁇ (Ha + Hb) ⁇ 2 is not necessarily satisfied.
  • FIG. 5 is a plan view showing a configuration of a semiconductor chip in a semiconductor device according to Modification 1 of the first embodiment of the present invention.
  • the same components as those in the first embodiment are denoted by the same reference numerals as those in the first embodiment. Therefore, in this modification, the description similar to that of the first embodiment is omitted as appropriate.
  • the pad structure (see FIG. 3) including the barrier metal 23 is arranged in a grid pattern in the power terminal arrangement region R (that is, the central region of the semiconductor chip 11). Yes.
  • the pad structure including the barrier metal 23 is arranged in the outermost peripheral portion Ra of the power terminal arrangement region (that is, the central region of the semiconductor chip 11A).
  • FIG. 6 is a plan view showing a configuration of a semiconductor chip in a semiconductor device according to Modification 2 of the first embodiment of the present invention.
  • the same components as those in the first embodiment are denoted by the same reference numerals as those in the first embodiment. Therefore, in this modification, the description similar to that of the first embodiment is omitted as appropriate.
  • the pad structure (see FIG. 3) including the barrier metal 23 is arranged in a grid pattern in the power terminal arrangement region R (that is, the central region of the semiconductor chip 11). Yes.
  • the pad structure including the barrier metal 23 is arranged at the corner Rb of the power terminal arrangement region (that is, the central region of the semiconductor chip 11B).
  • the pad structure including the barrier metal 23 and the upper layer pad formed under the barrier metal 23 is used as a specific portion of the semiconductor chip (first embodiment: semiconductor The central region of the chip 11, Modification Example 1 of the first embodiment: the outermost peripheral portion of the central region of the semiconductor chip 11 ⁇ / b> A, Modification Example 2 of the first embodiment: the corner of the central region of the semiconductor chip 11 ⁇ / b> B).
  • first embodiment semiconductor The central region of the chip 11, Modification Example 1 of the first embodiment: the outermost peripheral portion of the central region of the semiconductor chip 11 ⁇ / b> A, Modification Example 2 of the first embodiment: the corner of the central region of the semiconductor chip 11 ⁇ / b> B).
  • first embodiment semiconductor The central region of the chip 11, Modification Example 1 of the first embodiment: the outermost peripheral portion of the central region of the semiconductor chip 11 ⁇ / b> A, Modification Example 2 of the first embodiment: the corner of the central region of the semiconductor chip 11 ⁇ / b> B).
  • FIG. 7 is a plan view showing a configuration of a semiconductor chip in a semiconductor device according to the second embodiment of the present invention.
  • FIG. 8 is an enlarged cross-sectional view showing the configuration of the vicinity of the upper layer pad, and is a cross-sectional view taken along line VIII-VIII shown in FIG. 9 is an enlarged cross-sectional view showing the configuration of the vicinity of the pad, and is a cross-sectional view taken along the line IX-IX shown in FIG.
  • constituent elements similar to those in the first embodiment are denoted by the same reference numerals as in the first embodiment. Therefore, in this embodiment, the same description as that of the first embodiment is omitted as appropriate.
  • barrier metals 23 are arranged in a lattice pattern in the central region of the semiconductor chip 31.
  • a central region of the semiconductor chip 31 is a power supply terminal arrangement region RX.
  • the upper layer pad (see FIG. 8: 17) formed under the barrier metal 23 is a power supply terminal.
  • an interlayer insulating film 33, an interlayer insulating film 34, an interlayer insulating film 14, and an interlayer insulating film 15 are sequentially formed on the semiconductor substrate 12.
  • wirings 32 are formed on the semiconductor substrate 12.
  • the wiring 32 is formed in the interlayer insulating film 33.
  • a lower layer pad 13 ⁇ / b> X is formed on the wiring 32 via an interlayer insulating film 34.
  • the lower layer pad 13 ⁇ / b> X is formed on the interlayer insulating film 14.
  • a via 35 is formed in the interlayer insulating film 34, and the wiring 32 and the lower layer pad 13 ⁇ / b> X are electrically connected by the via 35.
  • An upper layer pad 17 is formed on the lower layer pad 13X via an interlayer insulating film 15.
  • a via 16X is formed in the interlayer insulating film 15, and the lower layer pad 13X and the upper layer pad 17 are electrically connected by the via 16X.
  • a pad 18 is formed on the interlayer insulating film 15.
  • the semiconductor chip 31 includes the semiconductor substrate 12, the interlayer insulating films 33, 34, 14, and 15, the wiring 32, the via 35, the lower layer pad 13X, and the via 16X. And upper layer pads 17, pads 18, protective films 19 and 20, barrier metals 23 and 24, and bumps 25.
  • a pad structure (see FIG. 8) including the barrier metal 23 is arranged in a lattice pattern in the central region of the semiconductor chip 31 (that is, the power supply terminal arrangement region RX).
  • the pad structure including the barrier metal 23 includes a wiring 32, a via 35, a lower layer pad 13 ⁇ / b> X, a via 16 ⁇ / b> X, and an upper layer pad 17 in addition to the barrier metal 23.
  • a pad structure (see FIG. 9) including the barrier metal 24 is arranged in the peripheral region of the semiconductor chip 31.
  • the pad structure including the barrier metal 24 includes a pad 18 in addition to the barrier metal 24 as shown in FIG.
  • the opening diameter W21 of the opening 21 of the protective film 20 is smaller than the diameter W23 of the barrier metal 23 (W21 ⁇ W23).
  • the diameter W16X of the via 16X is larger than the opening diameter W21 of the opening 21 of the protective film 20 (W16X> W21).
  • the diameter W35 of the via 35 is smaller than the opening diameter W21 of the opening 21 of the protective film 20 (W35 ⁇ W21).
  • the center of the via 16 ⁇ / b> X and the center of the via 35 coincide with the center of the barrier metal 23 and the center of the opening 21 of the protective film 20.
  • the via 16X that electrically connects the lower layer pad 13X and the upper layer pad 17 and the via 35 that electrically connects the wiring 32 and the lower layer pad 13X are provided, and the diameter W35 of the via 35 is protected.
  • the center of the via 35 is made to coincide with the center of the barrier metal 23 by making it smaller than the opening diameter W 21 of the opening 21 of the film 20.
  • the via 16X that electrically connects the lower layer pad 13X and the upper layer pad 17 and the wiring 32 and the lower layer pad 13X under the barrier metal 23 that is predicted to be likely to generate EM. are provided, and the diameter W35 of the via 35 is made smaller than the opening diameter W21 of the opening 21 of the protective film 20. Thereby, it is possible to prevent EM from being generated in the barrier metal 23.
  • the upper layer pad 17 is, for example, a power supply terminal (power supply pad) has been described as a specific example.
  • the present invention is not limited to this, and the upper layer pad has a current amount.
  • an analog pad or a clock signal pad may be used.
  • Wax ⁇ Wb ⁇ (Ha + Hb) ⁇ 2 may be satisfied. That is, it is preferable that Wax ⁇ Wb ⁇ (Ha + Hb) ⁇ 2 is satisfied.
  • Wax ⁇ Wb ⁇ (Ha + Hb) ⁇ 2 is satisfied.
  • Wax ⁇ Wb ⁇ (Ha + Hb) ⁇ 2 it is possible to avoid current concentration in the via 35.
  • FIG. 10 is a plan view showing a configuration of a semiconductor chip in a semiconductor device according to Modification 1 of the second embodiment of the present invention.
  • the same reference numerals as those of the second embodiment are given to the same components as those of the second embodiment. Therefore, in this modification, the description similar to that of the second embodiment is omitted as appropriate.
  • pad structures (see FIG. 8) including the barrier metal 23 are arranged in a grid pattern in the power supply terminal arrangement region RX (that is, the central region of the semiconductor chip 31). Yes.
  • a pad structure including the barrier metal 23 is arranged in the outermost peripheral portion RXa of the power supply terminal arrangement region (that is, the central region of the semiconductor chip 31A).
  • FIG. 11 is a plan view showing a configuration of a semiconductor chip in a semiconductor device according to Modification 2 of the second embodiment of the present invention.
  • the same reference numerals as those of the second embodiment are given to the same components as those of the second embodiment. Therefore, in this modification, the description similar to that of the second embodiment is omitted as appropriate.
  • pad structures (see FIG. 8) including the barrier metal 23 are arranged in a grid pattern in the power supply terminal arrangement region RX (that is, the central region of the semiconductor chip 31). Yes.
  • a pad structure including the barrier metal 23 is arranged at the corner RXb of the power terminal arrangement region (that is, the central region of the semiconductor chip 31B).
  • the pad structure including the barrier metal 23 and the upper layer pad formed under the barrier metal 23 is used as a specific part of the semiconductor chip (second embodiment: semiconductor In the central region of the chip 31, Modification Example 1 of the second embodiment: the outermost peripheral portion of the central region of the semiconductor chip 31 ⁇ / b> A, Modification Example 2 of the second embodiment: the corner of the central region of the semiconductor chip 31 ⁇ / b> B).
  • second embodiment semiconductor In the central region of the chip 31
  • Modification Example 1 of the second embodiment the outermost peripheral portion of the central region of the semiconductor chip 31 ⁇ / b> A
  • Modification Example 2 of the second embodiment the corner of the central region of the semiconductor chip 31 ⁇ / b> B.
  • a terminal having a current value equal to or higher than the average current value of all terminals is defined as an upper layer pad, and a terminal having a current value smaller than the average current value of all terminals is defined as a pad.
  • the pad structure including the barrier metal formed thereon may be randomly arranged on the semiconductor chip.
  • the interposer substrate 10 is used as a circuit substrate on which the semiconductor chips 11, 11A, 11B, 31, 31A, and 31B are mounted.
  • the present invention is not limited to this.
  • a resin substrate, a silicon substrate, a flexible substrate, or the like may be used.
  • first and second embodiments and the modifications 1 and 2 described above is merely an example of the present invention, and the present invention is not limited to these.
  • the present invention can be variously modified or changed without departing from the gist of the present invention, and the modified examples and the modified examples are also included in the scope of the present invention.
  • the present invention may be implemented by appropriately combining the first and second embodiments and the modifications 1 and 2 without departing from the spirit of the present invention.
  • the present invention can prevent the barrier metal from being broken by EM, and the bump formed on the pad via the barrier metal electrically connects the pad of the semiconductor chip and the land of the circuit board. It is useful for the manufactured semiconductor device.

Landscapes

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Abstract

　半導体装置は、回路基板の上に半導体チップが実装された半導体装置である。半導体チップは、半導体基板１２と、半導体基板１２の上に形成された第１のパッド１３と、第１のパッド１３の上に層間絶縁膜１５を介して形成された第２のパッド１７と、層間絶縁膜１５に形成され、第１のパッド１３と第２のパッド１７とを接続するビア１６と、第２のパッド１７の上に形成され、第２のパッド１７の中央部を露出する開口部２１を有する保護膜２０と、第２のパッド１７における保護膜２０の開口部２１から露出する部分、及び保護膜２０における開口部２１の周囲に位置する部分の上に形成されたバリアメタル２３とを備えている。ビア１６の径Ｗ16は、保護膜２０の開口部２１の開口径Ｗ21よりも小さい。ビア１６の中心は、バリアメタル２３の中心と合致している。

Description

半導体装置
　本発明は、フリップチップ実装により回路基板の上に半導体チップが実装された半導体装置に関する。
　回路基板（例えばインターポーザ基板）の上に半導体チップを実装する実装方法として、フリップチップ実装がある。フリップチップ実装とは、半導体チップのパッドの上に、バリアメタルを介して、バンプを形成し、半導体チップをフリップする（裏返す）ことで、バンプにより、インターポーザ基板のランドと半導体チップのパッドとを電気的に接続する実装方法である。
特開２００７－１３０６３号公報 特開２００７－２０８０７７号公報
　しかしながら、フリップチップ実装によりインターポーザ基板の上に半導体チップが実装された半導体装置の場合、以下に示す問題がある。
　近年、半導体装置の動作速度の高速化に伴い、１つのパッド当たりに流れる電流量が増大している。バリアメタルに電流が集中することにより、バリアメタルにエレクトロマイグレーション（Electromigration，以下、「ＥＭ」と称す）が発生し、バリアメタルにボイドが発生してバリアメタルが破断するという問題がある。
　なお、バンプ又はバリアメタルにＥＭが発生することを防止する技術として、次の技術が提案されている（例えば特許文献１，２参照）。特許文献１に記載の技術では、パッドと配線層とを電気的に接続する複数の柱状の導電体を設ける。これにより、バンプの接合部における電流集中を防止して、バンプ又はバリアメタルにおけるＥＭ発生の防止を試みる。しかしながら、特許文献１に記載の技術では、ＥＭにより、複数の導電体のうち端に配置された導電体が破断する虞がある。この場合、複数の導電体のうち破断せずに残る導電体（言い換えれば、複数の導電体のうち中央に配置された導電体）に電流が集中する。これにより、バリアメタルにＥＭが発生するため、バリアメタルが破断する。
　前記に鑑み、本発明の目的は、ＥＭにより、バリアメタルが破断することを防止することである。
　前記の目的を達成するために、本発明に係る第１の半導体装置は、回路基板の上に半導体チップが実装された半導体装置であって、半導体チップは、半導体基板と、半導体基板の上に形成された第１のパッドと、第１のパッドの上に層間絶縁膜を介して形成された第２のパッドと、層間絶縁膜に形成され、第１のパッドと第２のパッドとを接続するビアと、第２のパッドの上に形成され、第２のパッドの中央部を露出する開口部を有する保護膜と、第２のパッドにおける保護膜の開口部から露出する部分、及び保護膜における開口部の周囲に位置する部分の上に形成されたバリアメタルとを備え、ビアの径は、保護膜の開口部の開口径よりも小さく、ビアの中心は、バリアメタルの中心と合致していることを特徴とする。
　本発明に係る第１の半導体装置によると、第１のパッドと第２のパッドとを電気的に接続するビアを設け、ビアの径を、保護膜の開口部の開口径よりも小さくし、ビアの中心を、バリアメタルの中心と合致させる。これにより、ビアの側面からバリアメタルの周縁部までの距離を大きくすることができるため、バリアメタルに電流が集中することを緩和することができる。このため、バリアメタルにＥＭが発生することを防止し、バリアメタルにボイドが発生してバリアメタルが破断することを防止することができる。
　さらに、バリアメタルの他に、バリアメタルとバリアメタルの上に形成されたバンプとが接合する境界部分、バリアメタルとバリアメタルの下に形成された第２のパッドとが接合する境界部分、及び第２のパッドにＥＭが発生することを防止することができる。
　本発明に係る第１の半導体装置において、ビアの径をＷａとし、保護膜の開口部の開口径をＷｂとし、バリアメタルの高さをＨａとし、保護膜の高さをＨｂとしたとき、Ｗａ≦Ｗｂ－（Ｈａ＋Ｈｂ）×２が成立していることが好ましい。
　本発明に係る第１の半導体装置において、半導体チップは、層間絶縁膜の上に形成された第３のパッドをさらに備え、第２のパッド及び第３のパッドは、層間絶縁膜の上に格子状に配列されていることが好ましい。
　本発明に係る第１の半導体装置において、第２のパッドは、電源端子であることが好ましい。
　本発明に係る第１の半導体装置において、半導体チップの中央領域は、電源端子が配置される電源端子配置領域であり、電源端子配置領域には、第１のパッド、ビア、第２のパッド及びバリアメタルを有するパッド構造が格子状に配列されていることが好ましい。
　本発明に係る第１の半導体装置において、半導体チップの中央領域は、電源端子が配置される電源端子配置領域であり、電源端子配置領域の最外周部には、第１のパッド、ビア、第２のパッド及びバリアメタルを有するパッド構造が配列されていることが好ましい。
　本発明に係る第１の半導体装置において、半導体チップの中央領域は、電源端子が配置される電源端子配置領域であり、電源端子配置領域の角部には、第１のパッド、ビア、第２のパッド及びバリアメタルを有するパッド構造が配置されていることが好ましい。
　本発明に係る第１の半導体装置において、第２のパッドの電流値は、第２のパッドの電流値及び第３のパッドの電流値を平均した平均電流値以上であることが好ましい。
　本発明に係る第１の半導体装置において、バリアメタルの上にはバンプが形成されていることが好ましい。
　前記の目的を達成するために、本発明に係る第２の半導体装置は、回路基板の上に半導体チップが実装された半導体装置であって、半導体チップは、半導体基板と、半導体基板の上に形成された配線と、配線の上に第１の層間絶縁膜を介して形成された第１のパッドと、第１の層間絶縁膜に形成され、配線と第１のパッドとを接続する第１のビアと、第１のパッドの上に第２の層間絶縁膜を介して形成された第２のパッドと、第２の層間絶縁膜に形成され、第１のパッドと第２のパッドとを接続する第２のビアと、第２のパッドの上に形成され、第２のパッドの中央部を露出する開口部を有する保護膜と、第２のパッドにおける保護膜の開口部から露出する部分、及び保護膜における開口部の周囲に位置する部分の上に形成されたバリアメタルとを備え、第１のビアの径は、保護膜の開口部の開口径よりも小さく、第１のビアの中心は、バリアメタルの中心と合致していることを特徴とする。
　本発明に係る第２の半導体装置によると、第１のパッドと第２のパッドとを電気的に接続する第２のビア、及び配線と第１のパッドとを電気的に接続する第１のビアを設け、第１のビアの径を、保護膜の開口部の開口径よりも小さくし、第１のビアの中心を、バリアメタルの中心と合致させる。これにより、第１のビアの側面からバリアメタルの周縁部までの距離を大きくすることができるため、バリアメタルに電流が集中することを緩和することができる。このため、バリアメタルにＥＭが発生することを防止し、バリアメタルにボイドが発生してバリアメタルが破断することを防止することができる。
　さらに、バリアメタルの他に、バリアメタルとバリアメタルの上に形成されたバンプとが接合する境界部分、バリアメタルとバリアメタルの下に形成された第２のパッドとが接合する境界部分、及び第２のパッドにＥＭが発生することを防止することができる。
　本発明に係る第２の半導体装置において、第１のビアの径をＷａとし、保護膜の開口部の開口径をＷｂとし、バリアメタルの高さをＨａとし、保護膜の高さをＨｂとしたとき、Ｗａ≦Ｗｂ－（Ｈａ＋Ｈｂ）×２が成立していることが好ましい。
　本発明に係る第２の半導体装置において、第２のビアの径は、保護膜の開口部の開口径よりも大きく、第２のビアの中心は、バリアメタルの中心と合致していることが好ましい。
　本発明に係る第２の半導体装置において、半導体チップは、第２の層間絶縁膜の上に形成された第３のパッドをさらに備え、第２のパッド及び第３のパッドは、第２の層間絶縁膜の上に格子状に配列されていることが好ましい。
　本発明に係る第２の半導体装置において、第２のパッドは、電源端子であることが好ましい。
　本発明に係る第２の半導体装置において、半導体チップの中央領域は、電源端子が配置される電源端子配置領域であり、電源端子配置領域には、配線、第１のビア、第１のパッド、第２のビア、第２のパッド及びバリアメタルを有するパッド構造が格子状に配列されていることが好ましい。
　本発明に係る第２の半導体装置において、半導体チップの中央領域は、電源端子が配置される電源端子配置領域であり、電源端子配置領域の最外周部には、配線、第１のビア、第１のパッド、第２のビア、第２のパッド及びバリアメタルを有するパッド構造が配列されていることが好ましい。
　本発明に係る第２の半導体装置において、半導体チップの中央領域は、電源端子が配置される電源端子配置領域であり、電源端子配置領域の角部には、配線、第１のビア、第１のパッド、第２のビア、第２のパッド及びバリアメタルを有するパッド構造が配置されていることが好ましい。
　本発明に係る第２の半導体装置において、第２のパッドの電流値は、第２のパッドの電流値及び第３のパッドの電流値を平均した平均電流値以上であることが好ましい。
　本発明に係る第２の半導体装置において、バリアメタルの上にはバンプが形成されていることが好ましい。
　本発明に係る半導体装置によると、ＥＭにより、バリアメタルが破断することを防止することができる。
図１は、本発明の第１の実施形態に係る半導体装置の構成を示す断面図である。 図２は、本発明の第１の実施形態に係る半導体装置における半導体チップの構成を示す平面図である。 図３は、上層パッドの近傍部分の構成を示す断面図であり、図２に示すIII-III線における断面図である。 図４は、パッドの近傍部分の構成を示す断面図であり、図２に示すIV-IV線における断面図である。 図５は、本発明の第１の実施形態の変形例１に係る半導体装置における半導体チップの構成を示す平面図である。 図６は、本発明の第１の実施形態の変形例２に係る半導体装置における半導体チップの構成を示す平面図である。 図７は、本発明の第２の実施形態に係る半導体装置における半導体チップの構成を示す平面図である。 図８は、上層パッドの近傍部分の構成を示す断面図であり、図７に示すVIII-VIII線における断面図である。 図９は、パッドの近傍部分の構成を示す断面図であり、図７に示すIX-IX線における断面図である。 図１０は、本発明の第２の実施形態の変形例１に係る半導体装置における半導体チップの構成を示す平面図である。 図１１は、本発明の第２の実施形態の変形例２に係る半導体装置における半導体チップの構成を示す平面図である。
　以下に、本発明の各実施形態について図面を参照しながら説明する。
　（第１の実施形態）
　以下に、本発明の第１の実施形態に係る半導体装置について、図１及び図２を参照しながら説明する。図１は、本発明の第１の実施形態に係る半導体装置の構成を示す断面図である。図２は、本発明の第１の実施形態に係る半導体装置における半導体チップの構成を示す平面図である。
　図１に示すように、インターポーザ基板１０の上に、半導体チップ１１が実装されている。
　図２に示すように、半導体チップ１１には、バリアメタル２３及びバリアメタル２４が格子状に配列されている。バリアメタル２３は、後述の図３に示すように、上層パッド（図３：１７参照）の中央部、及び保護膜２０における開口部（図３：２１参照）の周囲に位置する部分の上に形成されている。一方、バリアメタル２４は、後述の図４に示すように、パッド（図４：１８参照）の中央部、及び保護膜２０における開口部（図４：２２参照）の周囲に位置する部分の上に形成されている。なお、図２に示す２３中の○は、後述の図３示すように、バリアメタル２３の内側面Ｓ23を示す。一方、図２に示す２４中の○は、後述の図４示すように、バリアメタル２４の内側面Ｓ24を示す。
　図２に示すように、半導体チップ１１の中央領域には、バリアメタル２３が格子状に配列されている。半導体チップ１１の中央領域は、電源端子が配置される電源端子配置領域Ｒである。バリアメタル２３の下に形成された上層パッド（図３：１７参照）は、電源端子である。
　図２に示すように、バリアメタル２３及びバリアメタル２４の平面形状は、例えば八角形状である。バリアメタル２３の内側面（図３：Ｓ23参照）及びバリアメタル２４の内側面（図４：Ｓ24参照）の平面形状は、例えば円形状である。よって、開口部（図３：２１参照）及び開口部（図４：２２参照）の平面形状は、円形状である。
　インターポーザ基板１０の表面には、ランド（図示省略）が格子状に配列されている。図１に示すように、バリアメタル２３とランドとの間及びバリアメタル２４とランドとの間には、バンプ２５が設けられている。バリアメタル２３とランドとの間に設けられたバンプ２５により、上層パッドとランドとが電気的に接続されている。バリアメタル２４とランドとの間に設けられたバンプ２５により、パッドとランドとが電気的に接続されている。インターポーザ基板１０と半導体チップ１１との間には、アンダーフィル樹脂２６が充填されている。
　以下に、上層パッドの近傍部分及びパッドの近傍部分の構成について、図３及び図４を参照しながら説明する。図３は、上層パッドの近傍部分の構成を示す拡大断面図であり、図２に示すIII-III線における断面図である。図４は、パッドの近傍部分の構成を示す拡大断面図であり、図２に示すIV-IV線における断面図である。
　図３及び図４に示すように、半導体基板１２の上には、層間絶縁膜１４及び層間絶縁膜１５が順次形成されている。
　図３に示すように、半導体基板１２の上には、下層パッド１３が形成されている。下層パッド１３は、層間絶縁膜１４に形成されている。下層パッド１３の上には、層間絶縁膜１５を介して、上層パッド１７が形成されている。層間絶縁膜１５には、ビア１６が形成され、ビア１６により、下層パッド１３と上層パッド１７とが電気的に接続されている。
　一方、図４に示すように、層間絶縁膜１５の上には、パッド１８が形成されている。
　図３及び図４に示すように、層間絶縁膜１５、上層パッド１７の周縁部及びパッド１８の周縁部の上には、上層パッド１７の中央部を露出する開口部及びパッド１８の中央部を露出する開口部を有する保護膜１９が形成されている。保護膜１９は、例えば窒化膜である。保護膜１９の上には、上層パッド１７の中央部を露出する開口部２１及びパッド１８の中央部を露出する開口部２２を有する保護膜２０が形成されている。保護膜２０は、例えば樹脂からなる。
　図３に示すように、上層パッド１７における保護膜２０の開口部２１から露出する部分（即ち、上層パッド１７の中央部）、及び保護膜２０における開口部２１の周囲に位置する部分の上には、バリアメタル２３が形成されている。バリアメタル２３の上には、バンプ２５が形成されている。
　図４に示すように、パッド１８における保護膜２０の開口部２２から露出する部分（即ち、パッド１８の中央部）、及び保護膜２０における開口部２２の周囲に位置する部分の上には、バリアメタル２４が形成されている。バリアメタル２４の上には、バンプ２５が形成されている。
　図１、図２、図３及び図４から判るように、半導体チップ１１は、半導体基板１２と、層間絶縁膜１４，１５と、下層パッド１３と、ビア１６と、上層パッド１７と、パッド１８と、保護膜１９，２０と、バリアメタル２３，２４と、バンプ２５とを有している。
　図２に示すように、半導体チップ１１の中央領域（即ち、電源端子配置領域Ｒ）には、バリアメタル２３を含むパッド構造（図３参照）が格子状に配列されている。バリアメタル２３を含むパッド構造は、図３に示すように、バリアメタル２３の他に、下層パッド１３、ビア１６及び上層パッド１７を有している。
　一方、半導体チップ１１の周縁領域には、バリアメタル２４を含むパッド構造（図４参照）が配列されている。バリアメタル２４を含むパッド構造は、図４に示すように、バリアメタル２４の他に、パッド１８を有している。
　図３に示すように、保護膜２０の開口部２１の開口径Ｗ21は、バリアメタル２３の径Ｗ23よりも小さい（Ｗ21＜Ｗ23）。ビア１６の径Ｗ16は、保護膜２０の開口部２１の開口径Ｗ21よりも小さい（Ｗ16＜Ｗ21）。ビア１６の中心は、バリアメタル２３の中心及び保護膜２０の開口部２１の中心と合致している。
　ビア１６の径Ｗ16をＷａとし、保護膜２０の開口部２１の開口径Ｗ21をＷｂとし、バリアメタル２３の高さＨ23をＨａとし、保護膜２０の高さＨ20をＨｂとしたとき、
　Ｗａ＝Ｗｂ－（Ｈａ＋Ｈｂ）×２
が成立している。
　「バリアメタル２３の高さＨ23」とは、図３に示すように、バリアメタル２３の周縁部の下面から上面までの高さをいう。バリアメタル２３の周縁部とは、バリアメタル２３における保護膜２０の上に形成された部分をいう。「保護膜２０の高さＨ20」とは、図３に示すように、保護膜２０における開口部２１から露出する部分の下面から上面までの高さをいう。
　本実施形態によると、下層パッド１３と上層パッド１７とを電気的に接続するビア１６を設け、ビア１６の径Ｗ16を、保護膜２０の開口部２１の開口径Ｗ21よりも小さくし、ビア１６の中心を、バリアメタル２３の中心と合致させる。これにより、ビア１６の側面からバリアメタル２３の周縁部までの距離を大きくすることができるため、バリアメタル２３に電流が集中することを緩和することができる。このため、バリアメタル２３にＥＭが発生することを防止し、バリアメタル２３にボイドが発生してバリアメタル２３が破断することを防止することができる。
　このように、本実施形態では、ＥＭが発生し易いと予め予想されるバリアメタル２３（即ち、電流量の多い電源端子（上層パッド１７）の上に形成されるバリアメタル）の下に、下層パッド１３と上層パッド１７とを電気的に接続するビア１６を設け、ビア１６の径Ｗ16を、保護膜２０の開口部２１の開口径Ｗ21よりも小さくする。これにより、バリアメタル２３にＥＭが発生することを防止することができる。
　さらに、バリアメタル２３の他に、バリアメタル２３とバリアメタル２３の上に形成されたバンプ２５とが接合する境界部分、バリアメタル２３とバリアメタル２３の下に形成された上層パッド１７とが接合する境界部分、及び上層パッド１７にＥＭが発生することを防止することができる。
　なお、本実施形態では、上層パッド１７が、例えば電源端子（電源パッド）である場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、上層パッドは、電流量の多い端子であることが好ましく、例えばアナログパッド又はクロック信号パッド等であってもよい。
　なお、本実施形態では、Ｗａ＝Ｗｂ－（Ｈａ＋Ｈｂ）×２が成立している場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えばＷａ＜Ｗｂ－（Ｈａ＋Ｈｂ）×２が成立していてもよい。即ち、Ｗａ≦Ｗｂ－（Ｈａ＋Ｈｂ）×２が成立していることが好ましい。これにより、ビア１６に電流が集中することを回避することができる。但し、必ずしもＷａ≦Ｗｂ－（Ｈａ＋Ｈｂ）×２が成立している必要はない。
　＜第１の実施形態の変形例１＞
　以下に、本発明の第１の実施形態の変形例１に係る半導体装置について、図５を参照しながら説明する。図５は、本発明の第１の実施形態の変形例１に係る半導体装置における半導体チップの構成を示す平面図である。本変形例では、第１の実施形態と同様の構成要素には、第１の実施形態と同様の符号を付す。従って、本変形例では、第１の実施形態と同様の説明を適宜省略する。
　本変形例と第１の実施形態との相違点は、以下に示す点である。
　第１の実施形態では、図２に示すように、電源端子配置領域Ｒ（即ち、半導体チップ１１の中央領域）に、バリアメタル２３を含むパッド構造（図３参照）が格子状に配列されている。
　これに対し、本変形例では、図５に示すように、電源端子配置領域（即ち、半導体チップ１１Ａの中央領域）の最外周部Ｒａに、バリアメタル２３を含むパッド構造が配列されている。
　なお、本変形例では、電源端子配置領域の最外周部Ｒａに、１列のパッド構造を配列する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えば電源端子配置領域の外周部に、２列以上のパッド構造を配列してもよい。
　＜第１の実施形態の変形例２＞
　以下に、本発明の第１の実施形態の変形例２に係る半導体装置について、図６を参照しながら説明する。図６は、本発明の第１の実施形態の変形例２に係る半導体装置における半導体チップの構成を示す平面図である。本変形例では、第１の実施形態と同様の構成要素には、第１の実施形態と同様の符号を付す。従って、本変形例では、第１の実施形態と同様の説明を適宜省略する。
　本変形例と第１の実施形態との相違点は、以下に示す点である。
　第１の実施形態では、図２に示すように、電源端子配置領域Ｒ（即ち、半導体チップ１１の中央領域）に、バリアメタル２３を含むパッド構造（図３参照）が格子状に配列されている。
　これに対し、本変形例では、図６に示すように、電源端子配置領域（即ち、半導体チップ１１Ｂの中央領域）の角部Ｒｂに、バリアメタル２３を含むパッド構造が配置されている。
　なお、第１の実施形態及びその変形例１，２では、バリアメタル２３及びバリアメタル２３の下に形成された上層パッドを含むパッド構造を、半導体チップの特定部（第１の実施形態：半導体チップ１１の中央領域，第１の実施形態の変形例１：半導体チップ１１Ａの中央領域の最外周部，第１の実施形態の変形例２：半導体チップ１１Ｂの中央領域の角部）に配置する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、全端子のうち、全端子の平均電流値以上の電流値を持つ端子を、上層パッドとし、全端子の平均電流値よりも小さい電流値を持つ端子を、パッドとし、上層パッド及び上層パッドの上に形成されたバリアメタルを含むパッド構造を、半導体チップに無秩序に配置してもよい。「全端子の平均電流値」とは、上層パッドの電流値及びパッドの電流値を平均した電流値である。
　（第２の実施形態）
　以下に、本発明の第２の実施形態に係る半導体装置について、図７、図８及び図９を参照しながら説明する。図７は、本発明の第２の実施形態に係る半導体装置における半導体チップの構成を示す平面図である。図８は、上層パッドの近傍部分の構成を示す拡大断面図であり、図７に示すVIII-VIII線における断面図である。図９は、パッドの近傍部分の構成を示す拡大断面図であり、図７に示すIX-IX線における断面図である。本実施形態では、第１の実施形態と同様の構成要素には、第１の実施形態と同様の符号を付す。従って、本実施形態では、第１の実施形態と同様の説明を適宜省略する。
　図７に示すように、半導体チップ３１の中央領域には、バリアメタル２３が格子状に配列されている。半導体チップ３１の中央領域は、電源端子配置領域ＲＸである。バリアメタル２３の下に形成された上層パッド（図８：１７参照）は、電源端子である。
　図８及び図９に示すように、半導体基板１２の上には、層間絶縁膜３３、層間絶縁膜３４、層間絶縁膜１４及び層間絶縁膜１５が順次形成されている。
　図８に示すように、半導体基板１２の上には、配線３２が形成されている。配線３２は、層間絶縁膜３３に形成されている。配線３２の上には、層間絶縁膜３４を介して、下層パッド１３Ｘが形成されている。下層パッド１３Ｘは、層間絶縁膜１４に形成されている。層間絶縁膜３４には、ビア３５が形成され、ビア３５により、配線３２と下層パッド１３Ｘとが電気的に接続されている。下層パッド１３Ｘの上には、層間絶縁膜１５を介して、上層パッド１７が形成されている。層間絶縁膜１５には、ビア１６Ｘが形成され、ビア１６Ｘにより、下層パッド１３Ｘと上層パッド１７とが電気的に接続されている。
　一方、図９に示すように、層間絶縁膜１５の上には、パッド１８が形成されている。
　図７、図８及び図９から判るように、半導体チップ３１は、半導体基板１２と、層間絶縁膜３３，３４，１４，１５と、配線３２と、ビア３５と、下層パッド１３Ｘと、ビア１６Ｘと、上層パッド１７と、パッド１８と、保護膜１９，２０と、バリアメタル２３，２４と、バンプ２５とを有している。
　図７に示すように、半導体チップ３１の中央領域（即ち、電源端子配置領域ＲＸ）には、バリアメタル２３を含むパッド構造（図８参照）が格子状に配列されている。バリアメタル２３を含むパッド構造は、図８に示すように、バリアメタル２３の他に、配線３２、ビア３５、下層パッド１３Ｘ、ビア１６Ｘ及び上層パッド１７を有している。
　一方、半導体チップ３１の周縁領域には、バリアメタル２４を含むパッド構造（図９参照）が配列されている。バリアメタル２４を含むパッド構造は、図９に示すように、バリアメタル２４の他に、パッド１８を有している。
　図８に示すように、保護膜２０の開口部２１の開口径Ｗ21は、バリアメタル２３の径Ｗ23よりも小さい（Ｗ21＜Ｗ23）。ビア１６Ｘの径Ｗ16Xは、保護膜２０の開口部２１の開口径Ｗ21よりも大きい（Ｗ16X＞Ｗ21）。ビア３５の径Ｗ35は、保護膜２０の開口部２１の開口径Ｗ21よりも小さい（Ｗ35＜Ｗ21）。ビア１６Ｘの中心及びビア３５の中心は、バリアメタル２３の中心及び保護膜２０の開口部２１の中心と合致している。
　ビア３５の径Ｗ35をＷａｘとし、保護膜２０の開口部２１の開口径Ｗ21をＷｂとし、バリアメタル２３の高さＨ23をＨａとし、保護膜２０の高さＨ20をＨｂとしたとき、
　Ｗａｘ＝Ｗｂ－（Ｈａ＋Ｈｂ）×２
が成立している。
　本実施形態によると、下層パッド１３Ｘと上層パッド１７とを電気的に接続するビア１６Ｘ、及び配線３２と下層パッド１３Ｘとを電気的に接続するビア３５を設け、ビア３５の径Ｗ35を、保護膜２０の開口部２１の開口径Ｗ21よりも小さくし、ビア３５の中心を、バリアメタル２３の中心と合致させる。これにより、ビア３５の側面からバリアメタル２３の周縁部までの距離を大きくすることができるため、バリアメタル２３に電流が集中することを緩和することができる。このため、バリアメタル２３にＥＭが発生することを防止し、バリアメタル２３にボイドが発生してバリアメタル２３が破断することを防止することができる。
　このように、本実施形態では、ＥＭが発生し易いと予め予想されるバリアメタル２３の下に、下層パッド１３Ｘと上層パッド１７とを電気的に接続するビア１６Ｘ、及び配線３２と下層パッド１３Ｘとを電気的に接続するビア３５を設け、ビア３５の径Ｗ35を、保護膜２０の開口部２１の開口径Ｗ21よりも小さくする。これにより、バリアメタル２３にＥＭが発生することを防止することができる。
　さらに、バリアメタル２３の他に、バリアメタル２３とバリアメタル２３の上に形成されたバンプ２５とが接合する境界部分、バリアメタル２３とバリアメタル２３の下に形成された上層パッド１７とが接合する境界部分、及び上層パッド１７にＥＭが発生することを防止することができる。
　なお、本実施形態では、上層パッド１７が、例えば電源端子（電源パッド）である場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、上層パッドは、電流量の多い端子であることが好ましく、例えばアナログパッド又はクロック信号パッド等であってもよい。
　なお、本実施形態では、Ｗａｘ＝Ｗｂ－（Ｈａ＋Ｈｂ）×２が成立している場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えばＷａｘ＜Ｗｂ－（Ｈａ＋Ｈｂ）×２が成立していてもよい。即ち、Ｗａｘ≦Ｗｂ－（Ｈａ＋Ｈｂ）×２が成立していることが好ましい。これにより、ビア３５に電流が集中することを回避することができる。但し、必ずしもＷａｘ≦Ｗｂ－（Ｈａ＋Ｈｂ）×２が成立している必要はない。
　＜第２の実施形態の変形例１＞
　以下に、本発明の第２の実施形態の変形例１に係る半導体装置について、図１０を参照しながら説明する。図１０は、本発明の第２の実施形態の変形例１に係る半導体装置における半導体チップの構成を示す平面図である。本変形例では、第２の実施形態と同様の構成要素には、第２の実施形態と同様の符号を付す。従って、本変形例では、第２の実施形態と同様の説明を適宜省略する。
　本変形例と第２の実施形態との相違点は、以下に示す点である。
　第２の実施形態では、図７に示すように、電源端子配置領域ＲＸ（即ち、半導体チップ３１の中央領域）に、バリアメタル２３を含むパッド構造（図８参照）が格子状に配列されている。
　これに対し、本変形例では、図１０に示すように、電源端子配置領域（即ち、半導体チップ３１Ａの中央領域）の最外周部ＲＸａに、バリアメタル２３を含むパッド構造が配列されている。
　なお、本変形例では、電源端子配置領域の最外周部ＲＸａに、１列のパッド構造を配列する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えば電源端子配置領域の外周部に、２列以上のパッド構造を配列してもよい。
　＜第２の実施形態の変形例２＞
　以下に、本発明の第２の実施形態の変形例２に係る半導体装置について、図１１を参照しながら説明する。図１１は、本発明の第２の実施形態の変形例２に係る半導体装置における半導体チップの構成を示す平面図である。本変形例では、第２の実施形態と同様の構成要素には、第２の実施形態と同様の符号を付す。従って、本変形例では、第２の実施形態と同様の説明を適宜省略する。
　本変形例と第２の実施形態との相違点は、以下に示す点である。
　第２の実施形態では、図７に示すように、電源端子配置領域ＲＸ（即ち、半導体チップ３１の中央領域）に、バリアメタル２３を含むパッド構造（図８参照）が格子状に配列されている。
　これに対し、本変形例では、図１１に示すように、電源端子配置領域（即ち、半導体チップ３１Ｂの中央領域）の角部ＲＸｂに、バリアメタル２３を含むパッド構造が配置されている。
　なお、第２の実施形態及びその変形例１，２では、バリアメタル２３及びバリアメタル２３の下に形成された上層パッドを含むパッド構造を、半導体チップの特定部（第２の実施形態：半導体チップ３１の中央領域，第２の実施形態の変形例１：半導体チップ３１Ａの中央領域の最外周部，第２の実施形態の変形例２：半導体チップ３１Ｂの中央領域の角部）に配置する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、全端子のうち、全端子の平均電流値以上の電流値を持つ端子を、上層パッドとし、全端子の平均電流値よりも小さい電流値を持つ端子を、パッドとし、上層パッド及び上層パッドの上に形成されたバリアメタルを含むパッド構造を、半導体チップに無秩序に配置してもよい。
　なお、第１，第２の実施形態及びその変形例１，２では、半導体チップ１１，１１Ａ，１１Ｂ，３１，３１Ａ，３１Ｂが実装される回路基板として、インターポーザ基板１０を用いた場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。インターポーザ基板１０の代わりに、例えば、樹脂基板、シリコン基板又はフレキシブル基板等を用いてもよい。
　なお、以上に説明した第１，第２の実施形態及びその変形例１，２の各々は、本発明の一例に過ぎず、本発明は、これらに限定されるものではない。本発明は、本発明の主旨を逸脱しない範囲内で、種々の変形又は変更が可能であり、該変形例及び該変更例も、本発明の範囲内に含まれる。本発明の主旨を逸脱しない範囲内で、第１，第２の実施形態及びその変形例１，２の各々を適宜組み合わせて、本発明を実施してもよい。
　本発明は、ＥＭにより、バリアメタルが破断することを防止することができ、パッドの上にバリアメタルを介して形成されたバンプにより、半導体チップのパッドと回路基板のランドとが電気的に接続された半導体装置に有用である。
１０　　インターポーザ基板
１１，１１Ａ，１１Ｂ，３１，３１Ａ，３１Ｂ　　半導体チップ
１２　　半導体基板
１３，１３Ｘ　　下層パッド（第１のパッド）
１４　　層間絶縁膜
１５　　層間絶縁膜
１６　　ビア
１６Ｘ　　ビア（第２のビア）
１７　　上層パッド（第２のパッド）
１８　　パッド（第３のパッド）
１９　　保護膜
２０　　保護膜
２１　　開口部
２２　　開口部
２３　　バリアメタル
２４　　バリアメタル
２５　　バンプ
２６　　アンダーフィル樹脂
３２　　配線
３３　　層間絶縁膜
３４　　層間絶縁膜
３５　　ビア（第１のビア）
Ｓ23，Ｓ24　　バリアメタルの内側面
Ｒ，ＲＸ　　電源端子配置領域
Ｒａ，ＲＸａ　　最外周部
Ｒｂ，ＲＸｂ　　角部
Ｗ16，Ｗ16X，Ｗ35　　ビアの径
Ｗ21　　開口部の開口径
Ｗ23　　バリアメタルの径
Ｈ20　　保護膜の高さ
Ｈ23　　バリアメタルの高さ

Claims (19)

  1. 　回路基板の上に半導体チップが実装された半導体装置であって、
    　前記半導体チップは、
    　　半導体基板と、
    　　前記半導体基板の上に形成された第１のパッドと、
    　　前記第１のパッドの上に層間絶縁膜を介して形成された第２のパッドと、
    　　前記層間絶縁膜に形成され、前記第１のパッドと前記第２のパッドとを接続するビアと、
    　　前記第２のパッドの上に形成され、前記第２のパッドの中央部を露出する開口部を有する保護膜と、
    　　前記第２のパッドにおける前記保護膜の前記開口部から露出する部分、及び前記保護膜における前記開口部の周囲に位置する部分の上に形成されたバリアメタルとを備え、
    　前記ビアの径は、前記保護膜の前記開口部の開口径よりも小さく、
    　前記ビアの中心は、前記バリアメタルの中心と合致していることを特徴とする半導体装置。
  2. 　前記ビアの径をＷａとし、前記保護膜の前記開口部の開口径をＷｂとし、前記バリアメタルの高さをＨａとし、前記保護膜の高さをＨｂとしたとき、
    　Ｗａ≦Ｗｂ－（Ｈａ＋Ｈｂ）×２
    が成立していることを特徴とする請求項１に記載の半導体装置。
  3. 　前記半導体チップは、前記層間絶縁膜の上に形成された第３のパッドをさらに備え、
    　前記第２のパッド及び前記第３のパッドは、前記層間絶縁膜の上に格子状に配列されていることを特徴とする請求項１又は２に記載の半導体装置。
  4. 　前記第２のパッドは、電源端子であることを特徴とする請求項１～３のうちいずれか１項に記載の半導体装置。
  5. 　前記半導体チップの中央領域は、電源端子が配置される電源端子配置領域であり、
    　前記電源端子配置領域には、前記第１のパッド、前記ビア、前記第２のパッド及び前記バリアメタルを有するパッド構造が格子状に配列されていることを特徴とする請求項４に記載の半導体装置。
  6. 　前記半導体チップの中央領域は、電源端子が配置される電源端子配置領域であり、
    　前記電源端子配置領域の最外周部には、前記第１のパッド、前記ビア、前記第２のパッド及び前記バリアメタルを有するパッド構造が配列されていることを特徴とする請求項４に記載の半導体装置。
  7. 　前記半導体チップの中央領域は、電源端子が配置される電源端子配置領域であり、
    　前記電源端子配置領域の角部には、前記第１のパッド、前記ビア、前記第２のパッド及び前記バリアメタルを有するパッド構造が配置されていることを特徴とする請求項４に記載の半導体装置。
  8. 　前記第２のパッドの電流値は、前記第２のパッドの電流値及び前記第３のパッドの電流値を平均した平均電流値以上であることを特徴とする請求項３に記載の半導体装置。
  9. 　前記バリアメタルの上にはバンプが形成されていることを特徴とする請求項１～８のうちいずれか１項に記載の半導体装置。
  10. 　回路基板の上に半導体チップが実装された半導体装置であって、
    　前記半導体チップは、
    　　半導体基板と、
    　　前記半導体基板の上に形成された配線と、
    　　前記配線の上に第１の層間絶縁膜を介して形成された第１のパッドと、
    　　前記第１の層間絶縁膜に形成され、前記配線と前記第１のパッドとを接続する第１のビアと、
    　　前記第１のパッドの上に第２の層間絶縁膜を介して形成された第２のパッドと、
    　　前記第２の層間絶縁膜に形成され、前記第１のパッドと前記第２のパッドとを接続する第２のビアと、
    　　前記第２のパッドの上に形成され、前記第２のパッドの中央部を露出する開口部を有する保護膜と、
    　　前記第２のパッドにおける前記保護膜の前記開口部から露出する部分、及び前記保護膜における前記開口部の周囲に位置する部分の上に形成されたバリアメタルとを備え、
    　前記第１のビアの径は、前記保護膜の前記開口部の開口径よりも小さく、
    　前記第１のビアの中心は、前記バリアメタルの中心と合致していることを特徴とする半導体装置。
  11. 　前記第１のビアの径をＷａとし、前記保護膜の前記開口部の開口径をＷｂとし、前記バリアメタルの高さをＨａとし、前記保護膜の高さをＨｂとしたとき、
    　Ｗａ≦Ｗｂ－（Ｈａ＋Ｈｂ）×２
    が成立していることを特徴とする請求項１０に記載の半導体装置。
  12. 　前記第２のビアの径は、前記保護膜の前記開口部の開口径よりも大きく、
    　前記第２のビアの中心は、前記バリアメタルの中心と合致していることを特徴とする請求項１０又は１１に記載の半導体装置。
  13. 　前記半導体チップは、前記第２の層間絶縁膜の上に形成された第３のパッドをさらに備え、
    　前記第２のパッド及び前記第３のパッドは、前記第２の層間絶縁膜の上に格子状に配列されていることを特徴とする請求項１０～１２のうちいずれか１項に記載の半導体装置。
  14. 　前記第２のパッドは、電源端子であることを特徴とする請求項１０～１３のうちいずれか１項に記載の半導体装置。
  15. 　前記半導体チップの中央領域は、電源端子が配置される電源端子配置領域であり、
    　前記電源端子配置領域には、前記配線、前記第１のビア、前記第１のパッド、前記第２のビア、前記第２のパッド及び前記バリアメタルを有するパッド構造が格子状に配列されていることを特徴とする請求項１４に記載の半導体装置。
  16. 　前記半導体チップの中央領域は、電源端子が配置される電源端子配置領域であり、
    　前記電源端子配置領域の最外周部には、前記配線、前記第１のビア、前記第１のパッド、前記第２のビア、前記第２のパッド及び前記バリアメタルを有するパッド構造が配列されていることを特徴とする請求項１４に記載の半導体装置。
  17. 　前記半導体チップの中央領域は、電源端子が配置される電源端子配置領域であり、
    　前記電源端子配置領域の角部には、前記配線、前記第１のビア、前記第１のパッド、前記第２のビア、前記第２のパッド及び前記バリアメタルを有するパッド構造が配置されていることを特徴とする請求項１４に記載の半導体装置。
  18. 　前記第２のパッドの電流値は、前記第２のパッドの電流値及び前記第３のパッドの電流値を平均した平均電流値以上であることを特徴とする請求項１３に記載の半導体装置。
  19. 　前記バリアメタルの上にはバンプが形成されていることを特徴とする請求項１０～１８のうちいずれか１項に記載の半導体装置。
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