JP7199435B2 - 発光チップ - Google Patents

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Description

本発明の例示的な実施形態は、一般的に、発光チップ（ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｃｈｉｐ）およびこれを含む発光セルユニットに関し、特に、マイクロ発光ダイオードを含むマイクロ発光チップおよびこれを含む発光セルユニットに関する。
無機光源としての発光ダイオードは、ディスプレイ装置、車両ランプおよび一般照明のような多様な分野で広く用いられる。発光ダイオードはより長寿命、低い電力消費、より迅速な応答速度によって既存の光源を急速に代替している。
例えば、ディスプレイ装置は、一般的に、青色、緑色および赤色の混合されたカラーを用いて多様なカラーを実現する。ディスプレイ装置のそれぞれのピクセルは、青色、緑色および赤色サブピクセルを含み、特定のピクセルのカラーは、これらサブピクセルのカラーにより決定され、イメージはピクセルの組み合わせによって実現される。
発光ダイオードは、主に、ディスプレイ装置におけるバックライトソースとしても用いられている。しかし、最近、使用中の発光ダイオードから直接イメージを実現できる次世代ディスプレイとしてマイクロＬＥＤディスプレイが開発された。
マイクロＬＥＤディスプレイにおいて、マイクロＬＥＤは、２次元平面上に配列されるか、またはそれぞれのピクセルに対応するように垂直に積層される。マイクロＬＥＤは、一般的に、当技術分野で公知のように、表面積で約１０，０００μｍ2以下のフォームファクタ（ｆｏｒｍ ｆａｃｔｏｒ）を有する。
マイクロＬＥＤの小型フォームファクタのため、マイクロＬＥＤは取り扱いにくいため、特に、数百万個または数千万個のマイクロＬＥＤを搬送してディスプレイパネルに実装する必要があるとき、ディスプレイパネル上にマイクロＬＥＤを実装することは容易でない。また、マイクロＬＥＤは、外部衝撃によって損傷することがあり、そのため、搬送されている間にマイクロＬＥＤで欠陥が生じることがある。
さらに、ディスプレイにおいてサブピクセルが２次元平面に配列されるため、青色、緑色および赤色カラーのための典型的なサブピクセルを含む１つのピクセルによって比較的大きな面積が占有される。このように、限られた面積内にサブピクセルを配列することは各サブピクセルの面積を減少させる必要があり、これは発光面積（ｌｕｍｉｎｏｕｓ ａｒｅａ）の減少をもたらしてサブピクセルの明るさを低下させることがある。
本背景技術の欄に開示された前記情報は単に本発明の概念の背景を理解するためのものであり、そのため、従来技術を構成しない情報を含むことができる。
本発明の原理および一部の例示的な実施形態により構成された発光チップおよびこれを含む発光セルユニットは、外部衝撃から発光チップまたはマイクロ発光ダイオードを保護することができる。
本発明の原理および一部の例示的な実施形態により構成された、例えば、マイクロＬＥＤを含む発光ダイオードおよび発光ダイオードを用いるディスプレイは、それぞれのサブピクセルがピクセル面積を増加させることなく発光面積の増加を達成するディスプレイのための発光ダイオードを提供する。
本発明の原理および一部の例示的な実施形態により構成された、例えば、マイクロＬＥＤを含む発光ダイオードおよび発光ダイオードを用いるディスプレイは、ディスプレイのための発光ダイオードを追加的に提供し、これは、複数のピクセルの同時製造を可能にすることで、ディスプレイパネル上にマイクロＬＥＤのようなＬＥＤを個別的に実装する必要性を省くようにする。
本発明の原理および一部の例示的な実施形態により構成された、例えば、マイクロＬＥＤを含む発光ダイオードおよび発光ダイオードを用いるディスプレイは、垂直に積層されたサブユニット構造を提供し、サブユニット構造において、最も長い波長の光を放射するサブユニットは、それらの間にカラーフィルタを用いることなく他のサブユニットの上端または中間に配置できる。
本発明の原理および一部の例示的な実施形態により構成された発光ダイオードおよびこれを用いるディスプレイは、独立して駆動可能なサブピクセルを有する。
例示的な実施例による発光チップは、互いに垂直に積層された第１発光サブユニット、第２発光サブユニット、および第３発光サブユニットを含む発光構造体と、発光構造体の少なくとも一部を覆う第１パッシベーション層と、を含み、第１パッシベーション層は、第１、第２および第３サブユニットからの光が発光チップから放射されることを許容するように発光構造体を露出させる底部表面を有する。
第１パッシベーション層は、重合体材料を含むことができる。
第１パッシベーション層は、ポリイミドおよびＥＭＣ（エポキシモールディングコンパウンド）のうちの少なくとも１つを含むことができる。
第１発光サブユニットは、第１透明電極および第１メサ構造（ｍｅｓａ ｓｔｒｕｃｔｕｒｅ）を含むことができ、第１メサ構造は、互いに垂直に積層された第１ｎ型半導体層、第１活性層、および第１ｐ型半導体層を有し、第２発光サブユニットは、第２透明電極および第２メサ構造を含むことができ、第２メサ構造は、互いに垂直に積層された第２ｐ型半導体層、第２活性層、および第２ｎ型半導体層を有し、第３発光サブユニットは、第３透明電極および第３メサ構造を含むことができ、第３メサ構造は、互いに垂直に積層された第３ｐ型半導体層、第３活性層、および第３ｎ型半導体層を有する。
発光チップは、第１ｎ型半導体層と電気的に結合された第１薄膜導電パターンと、第２ｎ型半導体層と電気的に結合された第２薄膜導電パターンと、第３ｎ型半導体層と電気的に結合された第３薄膜導電パターンと、第１、第２および第３ｐ型半導体層と電気的に結合された第４薄膜導電パターンとをさらに含んでもよい。
発光チップは、第１ｐ型半導体層と電気的に結合された第１薄膜導電パターンと、第２ｐ型半導体層と電気的に結合された第２薄膜導電パターンと、第３ｐ型半導体層と電気的に結合された第３薄膜導電パターンと、第１、第２および第３ｎ型半導体層と電気的に結合された第４薄膜導電パターンとをさらに含んでもよい。
第３ｎ型半導体層は、第３透明電極より小さい面積を有し、第３透明電極の一部を露出させてもよく、第３透明電極は、第２ｎ型半導体層より小さい面積を有し、第２ｎ型半導体層の一部を露出させてもよく、第２ｎ型半導体層は、第２透明電極より小さい面積を有し、第２透明電極の一部を露出させてもよいし、第２透明電極は、第１透明電極より小さい面積を有し、第１透明電極の一部を露出させてもよく、第１透明電極は、第１ｎ型半導体層より小さい面積を有し、第１ｎ型半導体層の一部を露出させてもよい。
第３ｎ型半導体層によって露出した第３透明電極は、第３ｎ型半導体層によって覆われた第３透明電極より薄く、第２ｎ型半導体層によって露出した第２透明電極は、第２ｎ型半導体層によって覆われた第２透明電極より薄く、第２透明電極によって露出した第１透明電極は、第２透明電極によって覆われた第１透明電極より薄くてもよい。
発光チップは、第１透明電極によって露出した第１ｎ型半導体層の一部の上に配置され、第１ｎ型半導体層と電気的に結合された第１導電パターンと、第２透明電極によって露出した第１透明電極の一部および第２ｎ型半導体層によって露出した第２透明電極の一部の上に配置され、第１および第２透明電極と電気的に結合された第２導電パターンと、第３透明電極によって露出した第２ｎ型半導体層の一部の上に配置され、第２ｎ型半導体層と電気的に結合された第３導電パターンと、第３ｎ型半導体層によって露出した第３透明電極の一部上に配置され、第３透明電極と電気的に結合された第４導電パターンと、第３ｎ型半導体層上に配置され、第３ｎ型半導体層と電気的に結合された第５導電パターンとをさらに含んでもよい。
発光チップは、第１導電パターンと電気的に結合された第１薄膜導電パターンと、第２および第４導電パターンと電気的に結合された第２薄膜導電パターンと、第３導電パターンと電気的に結合された第３薄膜導電パターンと、第５導電パターンと電気的に結合された第４薄膜導電パターンとをさらに含んでもよい。
発光構造体は、上端表面から減少する幅を有してもよいし、第１ｎ型半導体層は、第１メサ構造の側壁から延びた第１ｎ型拡張半導体層を含むことができ、第１、第２、第３および第４薄膜導電パターンのそれぞれは、第３発光サブユニットの上端表面から第１ｎ型拡張半導体層に延び、第１ｎ型拡張半導体層を覆い、コネクタ部分を含むことができる。
発光チップは、第１パッシベーション層を貫通し、第１ｎ型拡張半導体層上に配置された第１薄膜導電パターンのコネクタ部分と電気的に結合される第１ビアコンタクト（ｖｉａ ｃｏｎｔａｃｔ）と、第１パッシベーション層を貫通し、第１ｎ型拡張半導体層上に配置された第２薄膜導電パターンのコネクタ部分と電気的に結合された第２ビアコンタクトと、第１パッシベーション層を貫通し、第１ｎ型拡張半導体層上に配置された第３薄膜導電パターンのコネクタ部分と電気的に結合された第３ビアコンタクトと、第１パッシベーション層を貫通し、第１ｎ型拡張半導体層上に配置された第４薄膜導電パターンと電気的に結合された第４ビアコンタクトとをさらに含んでもよい。
第１、第２、第３および第４ビアコンタクトのそれぞれは、第１、第２および第３活性層の少なくとも一部と重なっていてもよい。
第１ビアコンタクトは、第１導電パターンの少なくとも一部と重なっていてもよい。
発光チップは、第１パッシベーション層上に配置された第２パッシベーション層をさらに含み、第１、第２、第３および第４ビアコンタクトとそれぞれ電気的に導通するように構成された第５、第６、第７および第８ビアコンタクトを含むことができる。
発光チップは、第１パッシベーション層上に配置された貫通シリコンビア（ｔｈｒｏｕｇｈ－ｓｉｌｉｃｏｎ ｖｉａ、ＴＳＶ）基板をさらに含んでもよいし、ＴＳＶ基板は、第１、第２、第３および第４ビアコンタクトにそれぞれ対応するパターンを含む。
発光構造体は、少なくとも１つのメサ構造を有してもよいし、発光構造体は、階段状構造を有する少なくとも１つの側壁を有してもよい。
発光構造体は、傾斜側壁を有してもよい。
発光チップは、第１および第２発光サブユニットの間に配置された第１カラーフィルタおよび第１ボンディング部分と、第２および第３発光サブユニットの間に配置された第２カラーフィルタおよび第２ボンディング部分とをさらに含んでもよい。
発光構造体は、約１０，０００μｍ2未満の表面積を有するマイクロ発光ダイオードを含むことができる。
第１パッシベーション層の底部表面と第１発光サブユニットの表面は、実質的に同一平面に配置される。
第１発光サブユニットは、赤色、緑色または青色光のうちの１つを放射するように構成され、第２発光サブユニットは、第１発光サブユニットから赤色、緑色または青色光のうちの他の１つを放射するように構成され、第１発光サブユニット上に積層され、第３発光サブユニットは、第１および第２発光サブユニットから赤色、緑色または青色光のうちの他の１つを放射するように構成され、第２発光サブユニット上に積層される。
第１および第２発光サブユニットの間および第２および第３発光サブユニットの間にはカラーフィルタが配置されなくてもよい。
例示的な実施例による発光セルユニットは、複数の発光チップを含み、それぞれの発光チップは、互いに垂直に積層された第１発光サブユニット、第２発光サブユニットおよび第３発光サブユニットを含む発光構造体と、発光チップの少なくとも一部を覆う第１パッシベーション層と、第１パッシベーション層上に配置され、第１、第２および第３発光サブユニットのうちの少なくとも１つに電気的に連結されたパッドとを含み、第１パッシベーション層は、発光チップのうちの少なくとも１つを露出させる底部表面を有し、隣接する発光チップのパッド間の距離は、隣接する発光チップ間の距離より小さい。
第１、第２および第３発光サブユニットのそれぞれは、ｐ型半導体層およびｎ型半導体層を含むことができ、それぞれの発光チップは、第１パッシベーション層を通過し、第１、第２および第３発光サブユニットのｐ型半導体層と電気的に結合された第１ビアコンタクトと、第１パッシベーション層を通過し、第１発光サブユニットのｎ型半導体層と電気的に結合された第２ビアコンタクトと、第１パッシベーション層を通過し、第２発光サブユニットのｎ型半導体層と電気的に結合された第３ビアコンタクトと、第１パッシベーション層を通過し、第３発光サブユニットのｎ型半導体層と電気的に結合された第４ビアコンタクトとをさらに含んでもよいし、隣接する発光チップのパッド間の距離は、隣接する発光チップの第１ビアコンタクト間の距離より小さくてもよい。
発光セルユニットは、第１パッシベーション層とパッドとの間に配置された第２パッシベーション層をさらに含んでもよく、第１、第２、第３および第４ビアコンタクトにそれぞれ対応する第５、第６、第７および第８ビアコンタクトを含む。
発光セルユニットは、第１パッシベーション層とパッドとの間に配置されたＴＳＶ基板をさらに含んでもよいし、ＴＳＶ基板は、第１、第２、第３および第４ビアコンタクトにそれぞれ対応する導電パターンを含む。
発光チップのうちの少なくとも１つは、約１０，０００μｍ2未満の表面積を有するマイクロ発光ダイオードを含むことができる。
例示的な実施例による発光チップは、第１発光サブユニットと、第１発光サブユニット上に配置された第２発光サブユニットと、第２発光サブユニット上に配置された第３発光サブユニットとを含み、第１、第２および第３発光サブユニットのそれぞれは、互いに垂直に積層されたｐ型半導体層およびｎ型半導体層を含み、第１、第２および第３発光サブユニットのうちの１つは、第１、第２および第３発光サブユニットの残りの積層順序と異なるｐ型およびｎ型半導体層の積層順序を有する。
発光チップは、約１０，０００μｍ2未満の表面積を有するマイクロＬＥＤチップを含むことができる。
第１発光サブユニットは、発光サブユニットのうち最も長い波長の光を放射するように構成され、第３発光サブユニットは、第２および第３発光サブユニットによって覆われてもよい。
第１発光サブユニットは、他の発光サブユニットのうちの少なくとも１つより短い波長の光を放射するように構成され、第１および第２発光サブユニットの間または第２および第３発光サブユニットの間にはカラーフィルタが配置されなくてもよい。
発光チップは、発光チップの側部表面の一部を覆う導電パターンをさらに含んでもよいし、隣接したｐ型半導体層は、導電パターンと接触する。
発光チップは、導電パターンに連結される導電性延長部をさらに含んでもよいし、導電性延長部は、第１、第２および第３発光サブユニットと重ならない平坦表面を有する。
第１、第２および第３発光サブユニットのｐ型半導体層は、互いに電気的に連結され、第１、第２および第３発光サブユニットのｎ型半導体層は、互いに絶縁可能であり、それぞれの発光サブユニットから放射された光は、個別的に制御可能である。
前述した一般的な説明および以下の詳細な説明はすべて例示的かつ説明的であり、請求の範囲に記載の本発明に関するさらなる説明を提供するように意図されたものと理解されなければならない。
本発明の原理および一部の例示的な実施形態により構成された発光チップおよびこれを含む発光セルユニットは、外部衝撃から発光チップまたはマイクロ発光ダイオードを保護することができる。
本発明の原理および一部の例示的な実施形態により構成された、例えば、マイクロＬＥＤを含む発光ダイオードおよび発光ダイオードを用いるディスプレイは、それぞれのサブピクセルがピクセル面積を増加させることなくピクセル面積の増加を達成するディスプレイのための発光ダイオードを提供する。
本発明の原理および一部の例示的な実施形態により構成された、例えば、マイクロＬＥＤを含む発光ダイオードおよび発光ダイオードを用いるディスプレイは、ディスプレイのための発光ダイオードを追加的に提供し、これは、複数のピクセルの同時製造を可能にすることで、ディスプレイパネル上にマイクロＬＥＤのようなＬＥＤを個別的に実装する必要性を省くようにする。
本発明の原理および一部の例示的な実施形態により構成された、例えば、マイクロＬＥＤを含む発光ダイオードおよび発光ダイオードを用いるディスプレイは、垂直に積層されたサブユニット構造を提供し、最も長い波長光を放射するサブユニットは、その間にカラーフィルタを用いることなく他のサブユニットの上端または中間に配置できる。
本発明の原理および一部の例示的な実施形態により構成された発光ダイオードおよびこれを用いるディスプレイは、独立して駆動可能なサブピクセルを有する。
本発明の概念の付加的な特徴は以下の説明で提示され、部分的にかかる説明から明らかになるか、または本発明の概念を実施することにより学習されるであろう。
本発明のさらなる理解を提供するために含まれて本明細書に組み込まれ、本明細書の一部を構成する添付図面は、本発明の例示的な実施例を示し、以下の詳細な説明とともに本発明の概念を説明する役割をする。
例示的な実施例による発光チップの平面図である。 図１Ａの線Ａ－Ａ’に沿った断面図である。 図１Ａの線Ｂ－Ｂ’に沿った断面図である。 例示的な実施例による図１Ｂの発光チップの部分Ｃの断面図である。 例示的な実施例による図１Ｂの発光チップの部分Ｃの断面図である。 例示的な実施例による図１Ｂの発光チップの部分Ｄの断面図である。 例示的な実施例による発光チップの平面図である。 図３Ａの線Ａ－Ａ’に沿った断面図である。 図３Ａの線Ｂ－Ｂ’に沿った断面図である。 例示的な実施例による発光チップの平面図である。 図４Ａの線Ａ－Ａ’に沿った断面図である。 図４Ａの線Ｂ－Ｂ’に沿った断面図である。 例示的な実施例による発光チップの平面図である。 図５Ａの線Ａ－Ａ’に沿った断面図である。 図５Ａの線Ｂ－Ｂ’に沿った断面図である。 例示的な実施例による発光チップの平面図である。 図６Ａの線Ａ－Ａ’に沿った断面図である。 図６Ａの線Ｂ－Ｂ’に沿った断面図である。 例示的な実施例による発光チップの平面図である。 図７Ａの線Ａ－Ａ’に沿った断面図である。 図７Ａの線Ｂ－Ｂ’に沿った断面図である。 例示的な実施例による発光チップの平面図である。 図８Ａの線Ａ－Ａ’に沿った断面図である。 図８Ａの線Ｂ－Ｂ’に沿った断面図である。 例示的な実施例による発光チップの平面図である。 図９Ａの線Ａ－Ａ’に沿った断面図である。 図９Ａの線Ｂ－Ｂ’に沿った断面図である。 例示的な実施例による発光チップの平面図である。 図１０Ａの線Ａ－Ａ’に沿った断面図である。 図１０Ａの線Ｂ－Ｂ’に沿った断面図である。 例示的な実施例による発光チップの平面図である。 図１１Ａの線Ａ－Ａ’に沿った断面図である。 図１１Ａの線Ｂ－Ｂ’に沿った断面図である。 例示的な実施例による発光チップの平面図である。 図１２Ａの線Ａ－Ａ’に沿った断面図である。 図１２Ａの線Ｂ－Ｂ’に沿った断面図である。 例示的な実施例による発光チップの平面図である。 図１３Ａの線Ａ－Ａ’に沿った断面図である。 図１３Ａの線Ｂ－Ｂ’に沿った断面図である。 例示的な実施例による発光チップの平面図である。 図１４Ａの線Ａ－Ａ’に沿った断面図である。 図１４Ａの線Ｂ－Ｂ’に沿った断面図である。 例示的な実施例による発光チップの平面図である。 図１５Ａの線Ａ－Ａ’に沿った断面図である。 図１５Ａの線Ｂ－Ｂ’に沿った断面図である。 例示的な実施例による発光チップの平面図である。 図１６Ａの線Ａ－Ａ’に沿った断面図である。 図１６Ａの線Ｂ－Ｂ’に沿った断面図である。 例示的な実施例による発光チップの平面図である。 図１７Ａの線Ａ－Ａ’に沿った断面図である。 図１７Ａの線Ｂ－Ｂ’に沿った断面図である。 例示的な実施例による発光セルユニットの平面図である。 図１８Ａの線Ｄ－Ｄ’に沿った断面図である。 例示的な実施例によるディスプレイのための発光ダイオードスタックの概略断面図である。 例示的な実施例によるディスプレイのための発光ダイオードスタックを製造する方法を例示する概略断面図である。 例示的な実施例によるディスプレイのための発光ダイオードスタックを製造する方法を例示する概略断面図である。 例示的な実施例によるディスプレイのための発光ダイオードスタックを製造する方法を例示する概略断面図である。 例示的な実施例によるディスプレイのための発光ダイオードスタックを製造する方法を例示する概略断面図である。 例示的な実施例によるディスプレイのための発光ダイオードスタックを製造する方法を例示する概略断面図である。 例示的な実施例によるディスプレイ装置の概略回路図である。 例示的な実施例によるディスプレイ装置の概略平面図である。 図２２のディスプレイ装置の１つのピクセルの拡大平面図である。 図２３の線Ａ－Ａに沿った概略断面図である。 図２３の線Ｂ－Ｂに沿った概略断面図である。 例示的な実施例によるディスプレイ装置を製造する方法を示す概略平面図である。 例示的な実施例によるディスプレイ装置を製造する方法を示す概略平面図である。 例示的な実施例によるディスプレイ装置を製造する方法を示す概略平面図である。 例示的な実施例によるディスプレイ装置を製造する方法を示す概略平面図である。 例示的な実施例によるディスプレイ装置を製造する方法を示す概略平面図である。 例示的な実施例によるディスプレイ装置を製造する方法を示す概略平面図である。 例示的な実施例によるディスプレイ装置を製造する方法を示す概略平面図である。 例示的な実施例によるディスプレイ装置を製造する方法を示す概略平面図である。 例示的な実施例によるディスプレイ装置を製造する方法を示す概略平面図である。 例示的な実施例によるディスプレイ装置を製造する方法を示す概略平面図である。 例示的な実施例によるディスプレイ装置を製造する方法を示す概略平面図である。 他の例示的な実施例によるディスプレイ装置の概略回路図である。 他の例示的な実施例によるディスプレイ装置の概略平面図である。 例示的な実施例によるディスプレイのための発光ダイオードスタックの概略断面図である。 例示的な実施例によるディスプレイのための発光ダイオードスタックを製造する方法を示す概略断面図である。 例示的な実施例によるディスプレイのための発光ダイオードスタックを製造する方法を示す概略断面図である。 例示的な実施例によるディスプレイのための発光ダイオードスタックを製造する方法を示す概略断面図である。 例示的な実施例によるディスプレイのための発光ダイオードスタックを製造する方法を示す概略断面図である。 例示的な実施例によるディスプレイのための発光ダイオードスタックを製造する方法を示す概略断面図である。 例示的な実施例によるディスプレイ装置の概略平面図である。 例示的な実施例によるディスプレイ装置の概略回路図である。 図３２のディスプレイ装置の１つのピクセルの拡大平面図である。 図３３の線Ａ－Ａに沿った概略断面図である。 図３３の線Ｂ－Ｂに沿った概略断面図である。 例示的な実施例によるディスプレイ装置を製造する方法を示す概略断面図である。 例示的な実施例によるディスプレイ装置を製造する方法を示す概略断面図である。 例示的な実施例によるディスプレイ装置を製造する方法を示す概略断面図である。 例示的な実施例によるディスプレイ装置を製造する方法を示す概略断面図である。 例示的な実施例によるディスプレイ装置を製造する方法を示す概略断面図である。 例示的な実施例によるディスプレイ装置を製造する方法を示す概略断面図である。 例示的な実施例によるディスプレイ装置を製造する方法を示す概略断面図である。 例示的な実施例によるディスプレイ装置を製造する方法を示す概略断面図である。 例示的な実施例によるディスプレイ装置を製造する方法を示す概略断面図である。 例示的な実施例によるディスプレイ装置を製造する方法を示す概略断面図である。 例示的な実施例によるディスプレイ装置を製造する方法を示す概略断面図である。 他の例示的な実施例によるディスプレイ装置の概略回路図である。 他の例示的な実施例によるピクセルの概略平面図である。 本発明の例示的な実施例によるディスプレイ装置の概略平面図である。 例示的な実施例によるディスプレイのための発光ダイオードピクセルの概略断面図である。 例示的な実施例によるディスプレイ装置の概略回路図である。 例示的な実施例によるディスプレイ装置の１つのピクセルの平面図および底面図である。 例示的な実施例によるディスプレイ装置の１つのピクセルの平面図および底面図である。 図４２Ａの線Ａ－Ａに沿った概略断面図である。 図４２Ａの線Ｂ－Ｂに沿った概略断面図である。 図４２Ａの線Ｃ－Ｃに沿った概略断面図である。 図４２Ａの線Ｄ－Ｄに沿った概略断面図である。 例示的な実施例によるディスプレイ装置を製造する方法を示す概略平面図および断面図である。 例示的な実施例によるディスプレイ装置を製造する方法を示す概略平面図および断面図である。 例示的な実施例によるディスプレイ装置を製造する方法を示す概略平面図および断面図である。 例示的な実施例によるディスプレイ装置を製造する方法を示す概略平面図および断面図である。 例示的な実施例によるディスプレイ装置を製造する方法を示す概略平面図および断面図である。 例示的な実施例によるディスプレイ装置を製造する方法を示す概略平面図および断面図である。 例示的な実施例によるディスプレイ装置を製造する方法を示す概略平面図および断面図である。 例示的な実施例によるディスプレイ装置を製造する方法を示す概略平面図および断面図である。 例示的な実施例によるディスプレイ装置を製造する方法を示す概略平面図および断面図である。 例示的な実施例によるディスプレイ装置を製造する方法を示す概略平面図および断面図である。 例示的な実施例によるディスプレイ装置を製造する方法を示す概略平面図および断面図である。 例示的な実施例によるディスプレイ装置を製造する方法を示す概略平面図および断面図である。 例示的な実施例によるディスプレイ装置を製造する方法を示す概略平面図および断面図である。 例示的な実施例によるディスプレイ装置を製造する方法を示す概略平面図および断面図である。 例示的な実施例によるディスプレイ装置を製造する方法を示す概略平面図および断面図である。 例示的な実施例によるディスプレイ装置を製造する方法を示す概略平面図および断面図である。 他の例示的な実施例によるディスプレイのための発光ダイオードピクセルの概略断面図である。 例示的な実施例によるディスプレイ装置の１つのピクセルの拡大平面図である。 図５３の線Ｇ－Ｇに沿った断面図である。 図５３の線Ｈ－Ｈに沿った断面図である。
以下の説明において、説明の目的のために、本発明の多様な例示的な実施例または実施形態の完全な理解を提供するために数多くの特定の細部事項が説明される。本明細書に使われる「実施例」および「実施形態」は、本明細書に開示された本発明の概念の１つ以上を利用するデバイスまたは方法の非制限的な例を示す相互入替可能な単語である。しかし、多様な例示的な実施例がこれら特定の細部事項を利用しなかったり、１つ以上の等価物（ｅｑｕｉｖａｌｅｎｔ ａｒｒａｎｇｅｍｅｎｔ）を用いて実施したりできることが明確に分かる。他の例において、公知の構造およびデバイスは、多様な例示的な実施例を不必要にあいまいにすることを避けるために、ブロック図の形態で示される。また、多様な例示的な実施例が互いに異なるが、排他的である必要はない。例えば、例示的な実施例の特定の形状、構成および特徴は、本発明の概念を逸脱しない限度内で他の例示的な実施例で使用または実現可能である。
別途に明示されない限り、図示の例示的な実施例は、本発明の概念が実際に実現可能ないくつかの方式の変化する細部事項の例示的な特徴を提供するものと理解されなければならない。そのため、別途に明示されない限り、多様な実施例の特徴部、構成要素、モジュール、層、膜、パネル、領域および／または態様など（以下、個別的または集合的に「要素」と称される）は、本発明の概念を逸脱しない限度内で異なって組み合わされ、分離され、相互に入替えられ、および／または再配列される。
添付した図面における断面ハッチングおよび／または陰影の使用は、一般的に隣接する要素間の境界を明確化するために提供される。このように、断面ハッチングまたは陰影の存在だけでなく不在も、明示されない限り、要素の特定の材料、材料特性、寸法、比率、例示された要素間の共通性および／または任意の他の特徴、属性、特性などに対する何らかの選好度または要求度を意味しない。また、添付した図面において、要素の大きさおよび相対的な大きさは、明確性および／または説明的な目的のために誇張されることがある。例示的な実施例が異なって実現可能な場合、特定の工程順序は説明された順序と異なって行われてもよい。例えば、２つの連続して説明された工程は、実質的に同時に行われるか、または説明された順序と反対の順序で行われてもよい。さらに、同一の参照符号は、同一の要素を表す。
層のような要素が他の要素または層「上にあるか」、「それに接続される」か、「それに結合される」ものと言及された場合、前記要素は、直接的に他の要素または層上にあるか、それに接続されるか、それに結合されてもよく、または介在要素または層が存在してもよい。しかし、要素または層が他の要素または層「上に直接あるか」、「それに直接接続されるか」または「それに直接結合される」ものと言及された場合、介在要素または層が存在しない。このために、「接続された」という用語は、介在要素がある状態で、または、ない状態で、物理的な、電気的なおよび／または流体的な接続を指し示すことができる。また、Ｄ１軸、Ｄ２軸およびＤ３軸は、ｘ、ｙおよびｚ軸のような直交座標系の３つの軸に限定されず、より広い意味で解釈できる。例えば、Ｄ１軸、Ｄ２軸およびＤ３軸は、互いに直角であってもよく、または互いに直角でない互いに異なる方向を示すことができる。本開示の目的のために、「Ｘ、ＹおよびＺのうちの１つ以上」および「Ｘ、ＹおよびＺからなるグループより選択された１つ以上」は、Ｘのみ、Ｙのみ、Ｚのみまたは、例えば、ＸＹＺ、ＸＹＹ、ＹＺおよびＺＺのような、Ｘ、ＹおよびＺのうちの２つ以上の任意の組み合わせとして解釈できる。本明細書に使われる用語「および／または」は、関連するリストされた物品のうちの１つ以上の任意およびすべての組み合わせを含む。
本明細書では、たとえば、用語「第１」、「第２」などが多様な形態の要素を説明するために使われるが、これらの要素がこれらの用語によって限定されてはならない。これらの用語は、１つの要素を他の１つの要素と区別するために使われる。そのため、以下に述べる第１要素は、本開示の教示を逸脱しない限度内で第２要素と名付けられてもよい。
「下に」、「の下に」、「真下に」、「下部の」、「上に」、「上部の」、「上方に」、「より高い」（例えば、「側壁」におけるように）「側部」などのような空間的に相対的な用語は、説明的な目的のために、そして、それによって、図面に示されるような１つの要素と他の要素との関係を説明するために、本明細書で使われる。空間的に相対的な用語は、図面に示された方位に付加して、使用、作動および／または製造中の装置の互いに異なる方位を含むように意図される。例えば、図面における装置をひっくり返すと、他の要素または特徴部「の下に」または「下に」として説明された要素は、他の要素または特徴部の「上に」配向されるであろう。そのため、「の下に」という例示的な用語は、上および下の方位をすべて含むことができる。また、装置は異なった方向を向いてもよく（例えば、９０゜回転するか他の方位を向いてもよく）、このように、本明細書で使われる空間的に相対的な用語は適応的に解釈できる。
本明細書で使われる専門用語は、特定の実施例を説明するためのものであり、限定的ではない。本明細書で使われる単数形態は、文脈上明らかに異なって指示しない限り、複数の形態をさらに含む。また、本明細書で使われる「備える」、「備えている」、「含む」および／または「含んでいる」という用語は、言及された特徴、整数、段階、作動、要素、構成要素および／またはそのグループの存在を明示するが、１つ以上の他の特徴、整数、段階、作動、要素、構成要素および／またはそのグループの存在または付加を排除しない。さらに、本明細書で使われる用語「実質的に」、「約」およびその他の類似する用語は、程度を示す用語ではない近似度を示す用語として使われ、このように、当技術分野における通常の知識を有する者によって認識可能な、測定された、計算された、そして／または提供された値の固有の偏差を説明するために使われる。
多様な例示的な実施例は、理想化された例示的な実施例および／または中間構造体の概略例示図である断面および／または分解例示図を参照して以下に説明される。このように、例えば、製造手法および／または許容誤差の結果として例示図の形状からの変形が予想できる。そのため、本明細書に開示された例示的な実施例は、必ずしも特定の図示の領域の形状に限定されると解釈されてはならず、例えば、製造に起因して発生する形状における偏差を含むと解釈されなければならない。この方式により、図面に示された領域は本質的に概略的であってもよく、これら領域の形状はデバイスの領域の実形状を反映しなくてもよいし、このように、必ずしも限定的な意味を有するものとは意図されない。
別途に定義されない限り、本明細書で使われる（技術的または科学的な用語を含む）すべての用語は、本開示の属する技術分野における通常の知識を有する者によって通常理解されるのと同じ意味を有する。通常使われる辞書で定義されたような用語は、関連技術の脈絡でそれらの意味と一致する意味を有すると解釈されなければならず、本明細書で明示的に定義されない限り、理想的または過度に形式的な観点で解釈されてはならない。
以下、発光チップおよびこれを含む発光セルユニットは、多様な例示的な実施例を通じて添付した図面を参照して以下に記述される。本明細書で使用されているように、例示的な実施例による発光ダイオードチップまたは発光ダイオードは、当技術分野で公知のように、約１０，０００μｍ2未満の表面積を有するマイクロＬＥＤを含むことができる。他の例示的な実施例において、マイクロＬＥＤは、特定の応用により、約４，０００μｍ2未満、または約２，５００μｍ2未満の表面積を有することができる。
図１Ａは、例示的な実施例による発光チップの平面図である。図１Ｂは、図１Ａの線Ａ－Ａ’に沿った断面図であり、図１Ｃは、図１Ａの線Ｂ－Ｂ’に沿った断面図である。図２Ａおよび図２Ｂは、例示的な実施例による図１Ｂの発光チップの部分Ｃの断面図であり、図２Ｃは、例示的な実施例による図１Ｂの発光チップの部分Ｄの断面図である。
図１Ａ～図１Ｃを参照すれば、発光チップは、互いに垂直に積層された第１発光部ＬＥ１、第２発光部ＬＥ２および第３発光部ＬＥ３を含む発光構造体と、発光構造体の上端表面および側部表面を覆う第１パッシベーション層ＰＶＴ１とを含むことができる。
発光構造体の底部表面は、発光表面であってもよい。発光表面は、第１発光部ＬＥ１の底部表面であってもよい。例示的な実施例によれば、第１パッシベーション層ＰＶＴ１の底部表面は、第１発光部ＬＥ１の底部表面と同一平面上にあってもよい。このように、発光表面と第１パッシベーション層ＰＶＴ１の底部表面は、互いに同一平面上にあってもよい。第１パッシベーション層ＰＶＴ１は、発光構造体の上端表面より高いレベルに位置した上端表面を有してもよい。第１パッシベーション層ＰＶＴ１は、発光構造体の側部表面を覆うように配置される。このように、底部表面（例えば、発光表面）を除いた発光構造体の上端表面および側部表面は、第１パッシベーション層ＰＶＴ１によって実質的にまたは完全に保護できる。そのため、発光構造体が外部衝撃によって破損または損傷することを抑制することが可能であり、これは後により詳細に説明する。
例示的な実施例によれば、発光構造体の発光表面が第１発光部ＬＥ１の底部表面である場合、第１発光部ＬＥ１の波長は、最も短く、第２発光部ＬＥ２の波長は、第１発光部ＬＥ１の波長より長く第３発光部ＬＥ３の波長より短くてよいし、第３発光部ＬＥ３の波長は、最も長くてよい。例えば、第１発光部ＬＥ１は、青色光を放射し、第２発光部ＬＥ２は、緑色光を放射し、第３発光部ＬＥ３は、赤色光を放射することができる。また、例示的な実施例によれば、第１発光部ＬＥ１は、第２発光部ＬＥ２より広い面積を有してもよく、第２発光部ＬＥ２は、第３発光部ＬＥ３より広い面積を有してもよい。発光部ＬＥ１、ＬＥ２、ＬＥ３がマイクロＬＥＤとして実現される場合、かかるものは、カラーフィルタが用いられなくても、作動に悪影響を及ぼすことなく、異なるカラーの順に積層される。例えば、マイクロＬＥＤの小型フォームファクタによって、カラーフィルタが用いられなくても、青色光を放射する発光部は、隣接したスタックの底部に配列される必要がない。
発光構造体は、メサ構造として実現できる。例示的な実施例によれば、発光構造体は、複数の階段状側壁を有してもよい。図１Ｂを参照すれば、例えば、それぞれの階段状側壁は、傾斜側部表面を有してもよいが、本発明の概念はこれに限定されない。例えば、それぞれの階段状側壁は、図２Ａに示すように、略垂直な側部表面を有するか、または発光チップは、図２Ｂに示すように、略垂直な側壁を有してもよい。
発光構造体は、第１発光部ＬＥ１と第２発光部ＬＥ２との間に第１カラーフィルタ１１２および第１ボンディング部分１１４を追加的に含んでもよい。例えば、第１カラーフィルタ１１２、第１ボンディング部分１１４、および第２発光部ＬＥ２は、第１発光部ＬＥ１上に順次に積層される。他の例として、第１ボンディング部分１１４、第１カラーフィルタ１１２、および第２発光部ＬＥ２は、第１発光部ＬＥ１上に順次に積層されてもよい。
発光構造体は、第２発光部ＬＥ２と第３発光部ＬＥ３との間に第２カラーフィルタ１３２および第２ボンディング部分１３４を追加的に含んでもよい。例えば、第２カラーフィルタ１３２、第２ボンディング部分１３４、および第３発光部ＬＥ３は、第２発光部ＬＥ２上に順次に積層される。他の例として、第２ボンディング部分１３４、第２カラーフィルタ１３２、および第３発光部ＬＥ３は、第２発光部ＬＥ２上に順次に積層されてもよい。
第１発光部ＬＥ１は、第１ｎ型半導体層１０２、第１活性層１０４、および第１ｐ型半導体層１０６を含む第１メサ構造ＭＳ１と、第１透明電極１０８とを含むことができる。例示的な実施例によれば、第１ｎ型半導体層１０２は、第１メサ構造ＭＳ１の側壁から延びる第１ｎ型拡張半導体層１０２Ｅを含むことができる。第１ｎ型拡張半導体層１０２Ｅは、第１メサ構造ＭＳ１にある第１ｎ型半導体層１０２より薄くてよい。第１ｎ型拡張半導体層１０２Ｅは、平面図で実質的に四角形の形状を有してもよい。
第１透明電極１０８は、第１メサ構造ＭＳ１上に配置される。第１透明電極１０８は、平面図で１つの角が切断された実質的に四角形の形状を有してもよい。例えば、第１透明電極１０８で切断された１つの角は、第１領域ＡＲ１に位置したものであってもよい。第１透明電極１０８の角切断部分は、図１Ａに示すように、平面図で内側に湾曲した略Ｖ状の側壁を有してもよい。第１透明電極１０８の下に配置された第１メサ構造ＭＳ１は、平面図で第１透明電極１０８と実質的に同一の構造を有してもよい。このように、第１メサ構造ＭＳ１は、もう１つの角が切断された実質的に四角形の構造を有してもよい。第１メサ構造ＭＳ１の角切断部分は、図１Ａに示すように、平面図で内側に湾曲した略Ｖ状の側壁を有してもよい。
例示的な実施例によれば、第１メサ構造ＭＳ１および第１透明電極１０８のそれぞれは、傾斜側壁を有してもよく、第１メサ構造ＭＳ１の側壁および第１透明電極１０８の側壁は、同一平面に配置される。この場合に、第１メサ構造ＭＳ１の第１ｎ型半導体層１０２は、第１活性層１０４より広い面積を有してもよく、第１活性層１０４は、第１ｐ型半導体層１０６より広い面積を有してもよく、第１ｐ型半導体層１０６は、第１透明電極１０８より広い面積を有してもよい。図２Ａに示す例示的な実施例によれば、第１メサ構造ＭＳ１および第１透明電極１０８のそれぞれは、略垂直な側壁を有してもよく、第１メサ構造ＭＳ１の側壁および第１透明電極１０８の側壁は、同一平面上に配置される。この場合に、第１メサ構造ＭＳ１と第１透明電極１０８は、実質的に同一の面積を有してもよい。
例示的な実施例によれば、発光チップは、第１領域ＡＲ１で第１透明電極１０８および第１メサ構造ＭＳ１の切断された角部分によって露出した第１導電パターン１５０を追加的に含んでもよい。第１導電パターン１５０は、第１ｎ型拡張半導体層１０２Ｅと電気的に結合され、第１ｎ型拡張半導体層１０２Ｅ上に配置される。上から見たとき、第１導電パターン１５０は、第１透明電極１０８の切断された角に対応する形状を有してもよい。図１Ａに示すように、第１導電パターン１５０は、第１透明電極１０８の中心に向かって凸状に湾曲した略Ｖ状の側壁を含むことができる。
第１カラーフィルタ１１２、第１ボンディング部分１１４、および第２透明電極１２２は、第１透明電極１０８上に順次に積層される。第１カラーフィルタ１１２は、第２発光部ＬＥ２および第３発光部ＬＥ３から発生した光を選択的に通過させることができ、第１発光部ＬＥ１から発生した光を反射させて第２発光部ＬＥ２または第３発光部ＬＥ３に光が入射するのを防止することができる。例えば、第１カラーフィルタ１１２は、分布ブラッグ反射器（ｄｉｓｔｒｉｂｕｔｅｄ Ｂｒａｇｇ ｒｅｆｌｅｃｔｏｒ、ＤＢＲ）を含むことができる。第１ボンディング部分１１４は、第１透明電極１０８と第２透明電極１２２とをボンディングすることができ、第１発光部ＬＥ１と第２発光部ＬＥ２とを固定式で接着できる。例えば、第１ボンディング部分１１４は、光学透明接着剤（ＯＣＡ）および光学透明樹脂（ＯＣＲ）のうちの１つを含むことができる。第１カラーフィルタ１１２および第１ボンディング部分１１４は、優れた光透過率を有する材料を含むことができる。
第１カラーフィルタ１１２、第１ボンディング部分１１４、および第２透明電極１２２は、第１透明電極１０８上に配置され、第１透明電極１０８より小さい面積を有してもよい。上から見たとき、第２透明電極１２２は、第１透明電極１０８の内部に配置され、第２透明電極１２２の側壁は、第１透明電極１０８の側壁内部に配置される。このように、第１透明電極１０８の周辺部分は、第２透明電極１２２によって露出する。例示によれば、第２透明電極１２２によって露出した第１透明電極１０８の周辺部分は、第２透明電極１２２と重なる部分より薄い厚さを有してもよい。
例示的な実施例によれば、上から見たとき、第２透明電極１２２は、２つの角が切断された四角形に形成される。例えば、第２透明電極１２２は、第１領域ＡＲ１にある第１角と、第１領域ＡＲ１に隣接した第２領域ＡＲ２にある第２角とが切断された実質的に四角形の形状を有してもよい。第２透明電極１２２において、第１角切断部分は、第２透明電極１２２の中心に向かって内側に凹状に湾曲することにより略Ｖ状の第１側壁を有してもよい。第２角切断部分は、湾曲しない第２側壁を有してもよい。
第１カラーフィルタ１１２および第１ボンディング部分１１４は、第２透明電極１２２と実質的に同一の構造を有してもよい。例示的な実施例によれば、第２透明電極１２２、第１ボンディング部分１１４、および第１カラーフィルタ１１２のそれぞれは、傾斜側壁を有してもよく、第２透明電極１２２の側壁、第１ボンディング部分１１４の側壁、および第１カラーフィルタ１１２の側壁は、同一平面上に配置される。この場合に、第１カラーフィルタ１１２は、第１ボンディング部分１１４より広い面積を有してもよく、第１ボンディング部分１１４は、第２透明電極１２２より広い面積を有してもよい。図２Ａに示す他の例示的な実施例によれば、第２透明電極１２２、第１ボンディング部分１１４、および第１カラーフィルタ１１２のそれぞれは、略垂直な側壁を有してもよいし、第２透明電極１２２の側壁、第１ボンディング部分１１４の側壁、および第１カラーフィルタ１１２の側壁は、同一平面上に配置されてもよい。この場合に、第１カラーフィルタ１１２、第１ボンディング部分１１４、および第２透明電極１２２は、実質的に同一の面積を有してもよい。
第２メサ構造ＭＳ２は、第２透明電極１２２上に配置される。第２メサ構造ＭＳ２は、互いに垂直に積層された第２ｐ型半導体層１２４、第２活性層１２６、および第２ｎ型半導体層１２８を含むことができる。第２メサ構造ＭＳ２は、第２透明電極１２２より小さい面積を有してもよい。上から見たとき、第２メサ構造ＭＳ２は、第２透明電極１２２の内部に配置される。例えば、第２メサ構造ＭＳ２の側壁は、第２透明電極１２２の側壁内部に配置される。そのため、第２透明電極１２２の周辺部分は、第２メサ構造ＭＳ２によって露出してもよい。例示的な実施例によれば、第２メサ構造ＭＳ２によって露出した第２透明電極１２２の周辺部分は、第２メサ構造ＭＳ２と重なる部分より薄い厚さを有してもよい。
例示的な実施例によれば、第２メサ構造ＭＳ２は、傾斜側壁を有してもよい。この場合に、第２ｐ型半導体層１２４は、第２活性層１２６より広い面積を有してもよく、第２活性層１２６は、第２ｎ型半導体層１２８より広い面積を有してもよい。図２Ａに示す他の例示的な実施例によれば、第２メサ構造ＭＳ２は、略垂直な側壁を有してもよい。この場合に、第２ｐ型半導体層１２４、第２活性層１２６、および第２ｎ型半導体層１２８は、実質的に同一の面積を有してもよい。
例示的な実施例によれば、第２メサ構造ＭＳ２は、２つの角が切断された実質的に四角形の形状を有してもよい。例えば、第２メサ構造ＭＳ２は、実質的に四角形の構造を有してもよいし、ここで、第１領域ＡＲ１に配置された第１角と、第２領域ＡＲ２に配置された第２角とが切断される。第２メサ構造ＭＳ２において、第１角切断部分は、第２透明電極１２２の第１角切断部分に対応する構造を有してもよい。例えば、上から見たとき、第２メサ構造ＭＳ２において、第１角切断部分は、第２メサ構造ＭＳ２の中心に向かって内側に凹状に湾曲した略Ｖ状の第１側壁を有してもよい。第２メサ構造ＭＳ２において、第２角切断部分は、湾曲しない第２側壁を有してもよい。
第２領域ＡＲ２において、第２透明電極１２２の上端表面は、第２メサ構造ＭＳ２の第２側壁によって露出してもよい。また、第１透明電極１０８の周辺部分の上端表面は、第２透明電極１２２によって露出してもよい。発光チップは、第１透明電極１０８および第２透明電極１２２と電気的に接触する第２導電パターン１５２を追加的に含んでもよい。上から見たとき、第２導電パターン１５２は、実質的に三角形の形状を有してもよい。第２導電パターン１５２の一方の表面は、第２透明電極１２２上に配置され、第２メサ構造ＭＳ２の第２側壁に対応する構造を有してもよいし、例えば、湾曲しない平面表面を含むことができる。一方の表面の反対側の第２導電パターン１５２の他方の表面は、第１透明電極１０８上に配置され、第１透明電極１０８の外部側壁に対応する構造を有してもよいし、例えば、垂直に湾曲した表面を含むことができる。
第２ボンディング部分１３４、第２カラーフィルタ１３２、および第３透明電極１４２は、第２メサ構造ＭＳ２上に配置される。第２ボンディング部分１３４は、第２メサ構造ＭＳ２と第３透明電極１４２とをボンディングすることができ、第２発光部ＬＥ２と第３発光部ＬＥ３とを固定式で接着できる。例えば、第２ボンディング部分１３４は、第１ボンディング部分１１４と実質的に同一の材料、例えば、ＯＣＡとＯＣＲのうちの１つを含むことができる。第２カラーフィルタ１３２は、第３発光部ＬＥ３から発生した光を選択的に通過させることができ、第２発光部ＬＥ２および第１発光部ＬＥ１から発生した光を反射させて第３発光部ＬＥ３に光が入射するのを防止することができる。例えば、第２カラーフィルタ１３２は、厚さまたは成分比という面から、第１カラーフィルタ１１２と異なるＤＢＲを含むことができる。一方、第２カラーフィルタ１３２および第２ボンディング部分１３４は、優れた光透過率を有する材料を含むことができる。
第２ボンディング部分１３４、第２カラーフィルタ１３２、および第３透明電極１４２のそれぞれは、第２メサ構造ＭＳ２上に配置され、第２メサ構造ＭＳ２より小さい面積を有してもよい。例示的な実施例によれば、第２カラーフィルタ１３２、第２ボンディング部分１３４、および第３透明電極１４２のそれぞれは、傾斜側壁を有してもよい。第２カラーフィルタ１３２の側壁、第２ボンディング部分１３４の側壁、および第３透明電極１４２の側壁は、互いに同一平面上にあってもよい。この場合に、第２カラーフィルタ１３２は、第２ボンディング部分１３４より広い面積を有してもよく、第２ボンディング部分１３４は、第３透明電極１４２より広い面積を有してもよい。図２Ａに示す他の例示的な実施例によれば、第２カラーフィルタ１３２、第２ボンディング部分１３４、および第３透明電極１４２のそれぞれは、略垂直な側壁を有してもよいし、第２カラーフィルタ１３２の側壁、第２ボンディング部分１３４の側壁、および第３透明電極１４２の側壁は、同一平面上に配置されてもよい。この場合に、第２カラーフィルタ１３２、第２ボンディング部分１３４、および第３透明電極１４２は、実質的に同一の面積を有してもよい。
上から見たとき、第３透明電極１４２は、第２メサ構造ＭＳ２の内部に配置される。例えば、第３透明電極１４２の側壁は、第２メサ構造ＭＳ２の側壁内部に配置される。そのため、第２メサ構造ＭＳ２の周辺部分は、第３透明電極１４２によって露出してもよい。例示的な実施例によれば、第３透明電極１４２によって露出した第２メサ構造ＭＳ２の第２ｎ型半導体層１２８の周辺部分は、第３透明電極１４２と重なる第２ｎ型半導体層１２８の部分より薄い厚さを有してもよい。
例示的な実施例によれば、第３透明電極１４２は、３つの角が切断された実質的に四角形の形状を有してもよい。例えば、第３透明電極１４２において、第１領域ＡＲ１に配置された第１角が切断され、第２領域ＡＲ２に配置された第２角が切断され、第３領域ＡＲ３に配置された第３角が切断されてもよい。第３透明電極１４２において、第１角切断部分は、第２メサ構造ＭＳ２の第１角切断部分に対応する構造を有してもよい。例えば、上から見たとき、第３透明電極１４２において、第１角切断部分は、第３透明電極１４２の中心に向かって内側に凹状に湾曲した略Ｖ状の第１側壁を有してもよい。第３透明電極１４２において、第２角切断部分は、第２メサ構造ＭＳ２の第２角切断部分に対応する構造を有してもよい。例えば、上から見たとき、第３透明電極１４２において、第２角切断部分は、湾曲しない第２側壁を有してもよい。第３透明電極１４２において、第３角切断部分は、第３透明電極１４２の中心に向かって内側に凹状に湾曲した略Ｖ状の第３側壁を有してもよい。第３角切断部分によって、第２メサ構造ＭＳ２の第２ｎ型半導体層１２８の一部は露出してもよい。
例示的な実施例によれば、第３領域ＡＲ３において、第２メサ構造ＭＳ２の第２ｎ型半導体層１２８は、第３透明電極１４２の第３角切断部分によって露出してもよい。発光チップは、第３透明電極１４２によって露出した第２ｎ型半導体層１２８と電気的に結合された第４導電パターン１５６を追加的に含んでもよい。上から見たとき、第４導電パターン１５６は、実質的に三角形の形状を有してもよい。例示的な実施例によれば、第４導電パターン１５６は、第３透明電極１４２の第３側壁に対応する構造の一方の表面を有してもよい。例えば、第４導電パターン１５６の一方の表面は、第３透明電極１４２の中心に向かって内側に湾曲した略Ｖ状を有してもよい。第４導電パターン１５６は、一方の表面の反対側の他方の表面を有してもよく、第２メサ構造ＭＳ２の外部側壁に対応して垂直に湾曲する。
第３メサ構造ＭＳ３は、第３透明電極１４２上に配置される。第３メサ構造ＭＳ３は、順次に積層された第３ｐ型半導体層１４４、第３活性層１４６、および第３ｎ型半導体層１４８を含むことができる。第３メサ構造ＭＳ３は、第３透明電極１４２より小さい面積を有してもよい。例示的な実施例によれば、第３メサ構造ＭＳ３は、傾斜側壁を有してもよい。この場合に、第３ｐ型半導体層１４４は、第３活性層１４６より広い面積を有してもよく、第３活性層１４６は、第３ｎ型半導体層１４８より広い面積を有してもよい。図２Ａに示す他の例示的な実施例によれば、第３メサ構造ＭＳ３は、略垂直な側壁を有してもよい。この場合に、第３ｐ型半導体層１４４、第３活性層１４６、および第３ｎ型半導体層１４８は、実質的に同一の面積を有してもよい。
上から見たとき、第３メサ構造ＭＳ３は、第３透明電極１４２の内部に配置される。例えば、第３メサ構造ＭＳ３の側壁は、第３透明電極１４２の側壁内部に配置される。そのため、第３透明電極１４２の周辺部分は、第３メサ構造ＭＳ３によって露出してもよい。例示的な実施例によれば、第３メサ構造ＭＳ３によって露出した第３透明電極１４２の周辺部分は、第３メサ構造ＭＳ３と重なる部分より薄い厚さを有してもよい。
例示的な実施例によれば、第３メサ構造ＭＳ３は、３つの角が切断された実質的に四角形の形状を有してもよい。例えば、第３メサ構造ＭＳ３は、第１領域ＡＲ１に配置された第１角が切断され、第２領域ＡＲ２に配置された第２角が切断され、第３領域ＡＲ３に配置された第３角が切断された実質的に四角形の構造を有してもよい。第３メサ構造ＭＳ３において、第１角切断部分は、第３透明電極１４２の第１角切断部分に対応する構造を有してもよい。例えば、上から見たとき、第３メサ構造ＭＳ３において、第１角切断部分は、第３メサ構造ＭＳ３の中心に向かって内側に凹状に湾曲した略Ｖ状の第１側壁を有してもよい。上から見たとき、第３メサ構造ＭＳ３において、第２角切断部分は、第３メサ構造ＭＳ３の中心に向かって内側に凹状に湾曲した略Ｖ状の第２側壁を有してもよい。上から見たとき、第３メサ構造ＭＳ３において、第３角切断部分は、第３メサ構造ＭＳ３の中心に向かって内側に凹状に湾曲した略Ｖ状の第３側壁を有してもよい。
例示的な実施例によれば、第２領域ＡＲ２において、第３透明電極１４２は、第３メサ構造ＭＳ３の第２側壁によって露出してもよい。発光チップは、第３透明電極１４２と電気的に結合され、第３メサ構造ＭＳ３の第２側壁によって露出した第３透明電極１４２上に配置される第３導電パターン１５４を追加的に含んでもよい。例示的な実施例によれば、上から見たとき、第３導電パターン１５４は、第３メサ構造ＭＳ３の第２側壁によって露出した第３透明電極１４２の形状に対応する形状を有してもよい。例えば、上から見たとき、第３導電パターン１５４は、第３透明電極１４２の第２側壁に対応するように湾曲しない一方の表面を有してもよい。また、第３導電パターン１５４は、一方の表面の反対側の他方の表面を有してもよく、第３メサ構造ＭＳ３の第２側壁に対応するように第３メサ構造ＭＳ３の中心に向かって内側に突出する略Ｖ状の構造を有する。
例示的な実施例によれば、発光チップは、第３メサ構造ＭＳ３の第３ｎ型半導体層１４８と電気的に結合された第５導電パターン１５８を追加的に含んでもよい。第５導電パターン１５８は、第１領域ＡＲ１の反対側の第４領域ＡＲ４に位置する第３ｎ型半導体層１４８の角に配置される。第５導電パターン１５８は、上から見たとき、実質的に四角形の形状を有してもよいが、これに限定されない。
発光チップは、発光構造体の上端表面および側部表面に沿って実質的にコンフォーマルに（ｃｏｎｆｏｒｍａｌｌｙ）配置された絶縁層ＩＳＬを追加的に含んでもよい。例示的な実施例によれば、絶縁層ＩＳＬは、発光構造体の第３発光部ＬＥ３の上端表面から第１ｎ型拡張半導体層１０２Ｅの上端に延びる構造を有してもよい。上から見たとき、絶縁層ＩＳＬは、第１ｎ型拡張半導体層１０２Ｅと同一の実質的に四角形の構造を有してもよい。
絶縁層ＩＳＬは、第１領域ＡＲ１において第１ｎ型拡張半導体層１０２Ｅの一部を露出させる第１開口ＯＰ１（図１３Ａ～図１３Ｃ参照）、第２領域ＡＲ２において第１透明電極１０８の一部および第２透明電極１２２の一部を露出させる第２開口ＯＰ２（図１３Ａ～図１３Ｃ参照）、第２領域ＡＲ２において第３透明電極１４２の一部を露出させる第３開口ＯＰ３（図１３Ａ～図１３Ｃ参照）、第３領域ＡＲ３において第２ｎ型半導体層１２８の一部を露出させる第４開口ＯＰ４（図１３Ａ～図１３Ｃ参照）、および第４領域ＡＲ４において第３ｎ型半導体層１４８の一部を露出させる第５開口ＯＰ５（図１３Ａ～図１３Ｃ参照）を含むことができる。
例示的な実施例によれば、第１導電パターン１５０、第２導電パターン１５２、第３導電パターン１５４、第４導電パターン１５６、および第５導電パターン１５８は、第１開口ＯＰ１、第２開口ＯＰ２、第３開口ＯＰ３、第４開口ＯＰ４および第５開口ＯＰ５にそれぞれ配置される。そのため、第１導電パターン１５０は、第１領域ＡＲ１において第１ｎ型拡張半導体層１０２Ｅと電気的に結合される。第２導電パターン１５２は、第２領域ＡＲ２において第１透明電極１０８および第２透明電極１２２と電気的に結合される。第３導電パターン１５４は、第２領域ＡＲ２において第３透明電極１４２と電気的に結合される。第４導電パターン１５６は、第３領域ＡＲ３において第２ｎ型半導体層１２８と電気的に結合される。第５導電パターン１５８は、第４領域ＡＲ４において第３ｎ型半導体層１４８と電気的に結合される。
第１導電パターン１５０は、第１領域ＡＲ１において、第１ｎ型半導体層１０２の中心に向かって内側に凸状に湾曲するＶ状の一方の表面を有してもよく、一方の表面から外方に向かって垂直に湾曲した他方の表面を有してもよい。
第２導電パターン１５２は、第２領域ＡＲ２において、第２透明電極１２２上に配置され、湾曲しない一方の表面を有してもよく、一方の表面の反対側で第１透明電極１０８に配置され、垂直に湾曲した他方の表面を有してもよい。特に、第１透明電極１０８との接触面積を増加させるために、第２導電パターン１５２の他方の表面は、第１透明電極１０８の角に隣接して配置される。例えば、第２導電パターン１５２の他方の表面は、第２領域ＡＲ２において第１透明電極１０８の角の少なくとも一部を覆い、第１透明電極１０８の角と平行で第２透明電極１２２の第２側壁から延びる表面と平行な構造を有してもよい。
第３導電パターン１５４は、第２領域ＡＲ２において第３ｎ型半導体層１４８の側壁および第３透明電極１４２の側壁によって限られた空間に対応する構造を有してもよい。例えば、第３ｎ型半導体層１４８の側壁に対応する第３導電パターン１５４の一方の表面は、第３ｎ型半導体層１４８の中心に向かって内側に凸状のＶ状を有してもよい。一方の表面の反対側にある第３導電パターン１５４の他方の表面は、第３透明電極１４２の側壁に対応することができ、例えば、湾曲しない。
第４導電パターン１５６は、第３領域ＡＲ３において第３透明電極１４２の側壁および第２ｎ型半導体層１２８の側壁によって限られた空間に対応する構造を有してもよい。例えば、第４導電パターン１５６は、第３透明電極１４２の側壁に対応し、例えば、第３透明電極１４２の中心に向かって内側に凸状のＶ状を有する一方の表面を有してもよい。一方の表面の反対側にある第４導電パターン１５６の他方の表面は、第２ｎ型半導体層１２８の側壁に対応し、例えば、垂直に湾曲する。
第５導電パターン１５８は、第４領域ＡＲ４で形成され、上から見たとき、実質的に四角形の構造を有してもよい。
発光チップは、第１ｎ型半導体層１０２と電気的に結合された第１薄膜導電パターン１６０と、第２ｎ型半導体層１２８と電気的に結合された第２薄膜導電パターン１６２と、第３ｎ型半導体層１４８と電気的に結合された第３薄膜導電パターン１６４と、第１透明電極１０８、第２透明電極１２２、および第３透明電極１４２を互いに電気的に結合する第４薄膜導電パターン１６６とをさらに含んでもよい。
発光チップの第１薄膜導電パターン１６０は、第１導電パターン１５０と電気的に結合されたことにより第１ｎ型半導体層１０２と電気的に結合され、第２薄膜導電パターン１６２は、第４導電パターン１５６と電気的に結合されたことにより第２ｎ型半導体層１２８と電気的に結合され、第３薄膜導電パターン１６４は、第５導電パターン１５８と電気的に結合されたことにより第３ｎ型半導体層１４８と電気的に結合され、第４薄膜導電パターン１６６は、第２導電パターン１５２および第３導電パターン１５４と電気的に結合されたことにより第１透明電極１０８、第２透明電極１２２、および第３透明電極１４２と電気的に結合される。
第１薄膜導電パターン１６０は、第１領域ＡＲ１に配置され、上から見たとき、実質的に四角形の形状を有してもよい。第１薄膜導電パターン１６０は、第３発光部ＬＥ３の第３ｎ型半導体層１４８の上端の少なくとも一部を覆うように配置され、発光構造体の上端表面および側部表面に沿って連続的に延びることができ、第１ｎ型拡張半導体層１０２Ｅを覆う。絶縁層ＩＳＬは、第１薄膜導電パターン１６０と発光構造体とを互いに絶縁させるようにその間に配置され、第１薄膜導電パターン１６０は、第１開口ＯＰ１を介して第１導電パターン１５０と電気的に接続可能である。
第２薄膜導電パターン１６２は、第３領域ＡＲ３に配置され、上から見たとき、実質的に四角形の形状を有してもよい。第２薄膜導電パターン１６２は、第３発光部ＬＥ３の第３ｎ型半導体層１４８の上端の少なくとも一部を覆うように配置され、発光構造体の上端表面および側部表面に沿って連続的に延び、第１ｎ型拡張半導体層１０２Ｅを覆うことができる。絶縁層ＩＳＬは、第２薄膜導電パターン１６２と発光構造体とを互いに絶縁させるようにその間に配置され、第２薄膜導電パターン１６２は、第４開口ＯＰ４を介して第４導電パターン１５６と電気的に接続可能である。
第３薄膜導電パターン１６４は、第４領域ＡＲ４に配置され、上から見たとき、実質的に四角形の形状を有してもよい。第３薄膜導電パターン１６４は、第３発光部ＬＥ３の第３ｎ型半導体層１４８の上端の少なくとも一部を覆うように配置され、発光構造体の上端表面および側部表面に沿って連続的に延び、第１ｎ型拡張半導体層１０２Ｅを覆うことができる。絶縁層ＩＳＬは、第３薄膜導電パターン１６４と発光構造体とを互いに絶縁させるようにその間に配置され、第３薄膜導電パターン１６４は、第５開口ＯＰ５を介して第５導電パターン１５８と電気的に接続可能である。
第４薄膜導電パターン１６６は、第２領域ＡＲ２に配置され、上から見たとき、実質的に四角形の構造を有してもよい。第４薄膜導電パターン１６６は、第３発光部ＬＥ３の第３ｎ型半導体層１４８の上端の少なくとも一部を覆うように配置され、発光構造体の上端表面および側部表面に沿って連続的に延び、第１ｎ型拡張半導体層１０２Ｅを覆うことができる。絶縁層ＩＳＬは、第４薄膜導電パターン１６６と発光構造体とを互いに絶縁させるようにその間に配置され、第４薄膜導電パターン１６６は、第２開口ＯＰ２および第３開口ＯＰ３を介して第２導電パターン１５２および第３導電パターン１５４と電気的に接続可能である。
例示的な実施例によれば、第１薄膜導電パターン１６０、第２薄膜導電パターン１６２、第３薄膜導電パターン１６４、および第４薄膜導電パターン１６６のそれぞれは、発光構造体の上端から第１ｎ型拡張半導体層１０２Ｅに延びることができる。したがって、第１ｎ型拡張半導体層１０２Ｅ上に配置された第１～第４薄膜導電パターン１６０、１６２、１６４および１６６は、実質的に平坦な部分を有することができる。
第１パッシベーション層ＰＶＴ１は、発光構造体、絶縁層ＩＳＬ、第１～第５導電パターン１５０、１５２、１５４、１５６および１５８、および第１～第４薄膜導電パターン１６０、１６２、１６４および１６６を実質的にまたは完全に覆うことができる。例示的な実施例によれば、第１パッシベーション層ＰＶＴ１は、重合体材料、例えば、ポリイミドまたはエポキシモールディングコンパウンド（ＥＭＣ）を含むことができる。
上から見たとき、第１パッシベーション層ＰＶＴ１は、実質的に四角形の構造を有してもよいし、第１パッシベーション層ＰＶＴ１の四角形は、第１ｎ型半導体層１０２の四角形より大きくてもよい。この場合に、第１ｎ型拡張半導体層１０２Ｅの外部側壁は、第１パッシベーション層ＰＶＴ１の外部側壁より発光チップの中心により近接することができる。
例示的な実施例によれば、第１パッシベーション層ＰＶＴ１は、発光構造体上に配置されたそれぞれの第１～第４薄膜導電パターン１６０、１６２、１６４、１６６の上端表面より高いレベルに位置した上端表面を有してもよい。第１パッシベーション層ＰＶＴ１の底部表面は、発光構造体の底部表面と同一平面上にあってもよい。
この方式により、第１パッシベーション層ＰＶＴ１は、第１～第４薄膜導電パターン１６０、１６２、１６４、１６６を含む発光構造体を実質的にまたは完全に覆うことで、これによって、発光チップの移動または作動中に発光チップの周辺部分が破損したりまたは損傷するのを防止することが可能である。また、発光チップの周辺部分が破損または損傷しても、発光構造体が第１パッシベーション層ＰＶＴ１によって保護されるため、発光構造体に対する損傷が防止できる。さらに、第１パッシベーション層ＰＶＴ１が発光構造体の側部表面を取り囲むことにより、発光構造体から発生した光は側部表面によって反射し、そのため、光損失の量が減少し、光効率を増加させることができる。
第１パッシベーション層ＰＶＴ１は、第１ビアホール、第２ビアホール、第３ビアホール、および第４ビアホールを有することができる。第１ビアホールは、第１薄膜導電パターン１６０の少なくとも一部を露出させてもよい。例えば、第１ビアホールは、平坦で第１ｎ型拡張半導体層１０２Ｅ上に配置された第１薄膜導電パターン１６０の一部を露出させてもよい。第２ビアホールは、第２薄膜導電パターン１６２の少なくとも一部を露出させてもよい。例えば、第２ビアホールは、平坦で第１ｎ型拡張半導体層１０２Ｅ上に配置された第２薄膜導電パターン１６２の一部を露出させてもよい。第３ビアホールは、第３薄膜導電パターン１６４の少なくとも一部を露出させてもよい。例えば、第３ビアホールは、平坦で第１ｎ型拡張半導体層１０２Ｅ上に配置された第３薄膜導電パターン１６４の一部を露出させてもよい。第４ビアホールは、第４薄膜導電パターン１６６の少なくとも一部を露出させてもよい。例えば、第４ビアホールは、平坦で第１ｎ型拡張半導体層１０２Ｅ上に配置された第４薄膜導電パターン１６６の一部を露出させてもよい。
発光チップは、第１ビアホールを満たし、第１薄膜導電パターン１６０と電気的に接続する第１ビアコンタクト１７０と、第２ビアホールを満たし、第２薄膜導電パターン１６２と電気的に接続する第２ビアコンタクト１７２と、第３ビアホールを満たし、第３薄膜導電パターン１６４と電気的に接続する第３ビアコンタクト１７４と、第４ビアホールを満たし、第４薄膜導電パターン１６６と電気的に接続する第４ビアコンタクト１７６とを追加的に含んでもよい。第１ｎ型拡張半導体層１０２Ｅの平坦部分（例えば、コネクタ）上にそれぞれ配置される第１薄膜導電パターン１６０、第２薄膜導電パターン１６２、第３薄膜導電パターン１６４、および第４薄膜導電パターン１６６を第１ビアホール、第２ビアホール、第３ビアホール、および第４ビアホールがそれぞれ露出させるため、第１ビアホール、第２ビアホール、第３ビアホール、および第４ビアホールをそれぞれ満たす第１ビアコンタクト１７０、第２ビアコンタクト１７２、第３ビアコンタクト１７４、および第４ビアコンタクト１７６は、実質的に平坦表面上に形成される。
例示的な実施例によれば、第１～第４ビアコンタクト１７０、１７２、１７４および１７６は、第１～第４ビアホールをそれぞれ満たす部分と、第１パッシベーション層ＰＶＴ１から上方に突出する部分とを含むことができる。例えば、第１ビアコンタクト１７０は、第１ビアホールを満たす部分と、第１パッシベーション層ＰＶＴ１から上方に突出する部分とを含むことができる。第１パッシベーション層ＰＶＴ１から上方に突出する部分は、第１ビアホールを満たす部分より広い面積を有してもよい。他の例示的な実施例によれば、第１～第４ビアコンタクト１７０、１７２、１７４および１７６のそれぞれの上端表面は、第１パッシベーション層ＰＶＴ１の上端表面と実質的に同一平面上にあってもよい。
例示的な実施例によれば、第１～第４ビアコンタクト１７０、１７２、１７４および１７６のそれぞれから第１パッシベーション層ＰＶＴ１の側壁までの分離距離ＳＤは、発光チップが実装されるデバイスによって異なってもよい。例えば、第１ビアコンタクト１７０から第１パッシベーション層ＰＶＴ１の側壁までの分離距離ＳＤは、最も広い幅を有する第１ビアコンタクト１７０の側壁から第１パッシベーション層ＰＶＴ１の側壁までの距離を指し示すことができる。一方、一般的に、発光チップが実装されるデバイス（例えば、ディスプレイ装置）において、発光チップが配置される標準化された配列および分離距離が設定される。このように、第１～第４ビアコンタクト１７０、１７２、１７４および１７６のそれぞれから第１パッシベーション層ＰＶＴ１までの分離距離ＳＤは、標準化された距離によって予め設定可能である。例えば、第１ビアコンタクト１７０から第１パッシベーション層ＰＶＴ１までの分離距離ＳＤは、発光チップが実装されるデバイスにおいて２つの隣接する発光チップ間の分離距離の約半分であり得る。
図２Ｃを参照すれば、第１～第４ビアコンタクト１７０、１７２、１７４および１７６のそれぞれは、第１～第３活性層１０４、１２６および１４６のうちの少なくとも１つと重なっていてもよい。例えば、第１ビアコンタクト１７０は、第１パッシベーション層ＰＶＴ１から上方に突出する部分によって第１～第３活性層１０４、１２６および１４６のうちの少なくとも１つと重なっていてもよい。特に、第１ビアコンタクト１７０は、第１導電パターン１５０の一部と重なっていてもよい。
図１Ａ～図１Ｃおよび図２Ａ～図２Ｃを参照して上述した例示的な実施例によれば、第１～第３薄膜導電パターン１６０、１６２および１６４は、それぞれ第１～第３ｎ型半導体層１０２、１２８および１４８と電気的に結合されたものとして説明され、第４薄膜導電パターン１６６は、第１～第３透明電極１０８、１２２および１４２を互いに結合する共通電極であると説明される。しかし、本発明の概念はこれに限定されず、第１～第３薄膜導電パターン１６０、１６２および１６４は、それぞれ第１～第３透明電極１０８、１２２および１４２と電気的に結合されてもよいし、第４薄膜導電パターン１６６は、第１～第３ｎ型半導体層１０２、１２８および１４８を互いに結合する共通電極であってもよい。
図３Ａ、図４Ａ、および図５Ａは、例示的な実施例による発光チップの平面図であり、図３Ｂ、図４Ｂおよび図５Ｂは、図３Ａ、図４Ａ、および図５Ａの線Ａ－Ａ’に沿った断面図であり、図３Ｃ、図４Ｃおよび図５Ｃは、それぞれ図３Ａ、図４Ａ、および図５Ａの線Ｂ－Ｂ’に沿った断面図である。
図３Ａ～図５Ｃを参照すれば、それぞれの発光チップは、発光構造体ＬＥ１、１１２、１１４、ＬＥ２、１３２、１３４およびＬＥ３、絶縁層ＩＳＬ、第１～第５導電パターン１５０、１５２、１５４、１５６および１５８、第１～第４薄膜導電パターン１６０、１６２、１６４および１６６、第１パッシベーション層ＰＶＴ１、および第１～第４ビアコンタクト１７０、１７２、１７４および１７６を含むことができる。例示的な実施例による発光構造体ＬＥ１、１１２、１１４、ＬＥ２、１３２、１３４およびＬＥ３、絶縁層ＩＳＬ、第１～第５導電パターン１５０、１５２、１５４、１５６および１５８、第１～第４薄膜導電パターン１６０、１６２、１６４および１６６、第１パッシベーション層ＰＶＴ１、および第１～第４ビアコンタクト１７０、１７２、１７４および１７６は、図１Ａ～図２Ｂを参照して上述した発光構造体ＬＥ１、１１２、１１４、ＬＥ２、１３２、１３４およびＬＥ３、絶縁層ＩＳＬ、第１～第５導電パターン１５０、１５２、１５４、１５６および１５８、第１～第４薄膜導電パターン１６０、１６２、１６４および１６６、第１パッシベーション層ＰＶＴ１、および第１～第４ビアコンタクト１７０、１７２、１７４および１７６と実質的に同一であるので、その詳細な説明は重複を避けるために省略される。
図３Ａ、図３Ｂ、および図３Ｃを参照すれば、例示的な実施例による発光チップは、発光構造体ＬＥ１、１１２、１１４、ＬＥ２、１３２、１３４およびＬＥ３の底部表面に配置された基板１００を追加的に含んでもよい。基板１００は、その上に第１発光部ＬＥ１のＩＩＩ族元素の窒化物半導体層を成長させることができ、サファイア（Ａｌ2Ｏ3）、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）、アルミニウム窒化ガリウム（ＡｌＧａＮ）、窒化アルミニウム（ＡｌＮ）、酸化ガリウム（Ｇａ2Ｏ3）、またはシリコン基板であってもよい。
基板１００は、第１ｎ型拡張半導体層１０２Ｅを含む第１ｎ型半導体層１０２の底部表面および第１パッシベーション層ＰＶＴ１の底部表面と接触可能である。発光構造体の上端表面および側部表面は、第１パッシベーション層ＰＶＴ１によって保護されてもよく、発光構造体の底部表面は、基板１００によって保護されてもよい。
発光構造体、絶縁層ＩＳＬ、第１～第５導電パターン１５０、１５２、１５４、１５６および１５８、第１～第４薄膜導電パターン１６０、１６２、１６４および１６６、第１パッシベーション層ＰＶＴ１、および第１～第４ビアコンタクト１７０、１７２、１７４および１７６を含む発光チップの厚さは、非常に薄く、発光チップが反る現象が起こることがある。例示的な実施例によれば、発光構造体の底部表面上に基板１００を配置することにより、発光チップの反り現象（ｗａｒｐａｇｅ ｐｈｅｎｏｍｅｎｏｎ）が防止できる。
図４Ａ、図４Ｂおよび図４Ｃを参照すれば、例示的な実施例による発光チップは、第１パッシベーション層ＰＶＴ１上に配置された第２パッシベーション層ＰＶＴ２、および第５～第８ビアコンタクト１８０、１８２、１８４および１８６を追加的に含んでもよい。第２パッシベーション層ＰＶＴ２は、第１パッシベーション層ＰＶＴ１と実質的に同一の材料、例えば、ポリイミドまたはＥＭＣを含むことができる。第２パッシベーション層ＰＶＴ２は、第１ビアコンタクト１７０の上端を露出させる第５ビアホールと、第２ビアコンタクト１７２の上端を露出させる第６ビアホールと、第３ビアコンタクト１７４の上端を露出させる第７ビアホールと、第４ビアコンタクト１７６の上端を露出させる第８ビアホールとを有することができる。
例示的な実施例によれば、第５～第８ビアコンタクト１８０、１８２、１８４および１８６は、第５～第８ビアホールを満たす部分と、第２パッシベーション層ＰＶＴ２から上方に突出する部分とを含むことができる。例えば、第５ビアコンタクト１８０は、第５ビアホールを満たす部分と、第２パッシベーション層ＰＶＴ２から上方に突出する部分とを含むことができる。第２パッシベーション層ＰＶＴ２から上方に突出する部分は、第５ビアホールを満たす部分より広い面積を有してもよい。他の例示的な実施例によれば、第５～第８ビアコンタクト１８０、１８２、１８４および１８６のそれぞれの上端表面は、第２パッシベーション層ＰＶＴ２の上端表面と実質的に同一平面上にあってもよい。
例示的な実施例による発光チップが積層された複数のパッシベーション層ＰＶＴ１およびＰＶＴ２を含むため、発光チップに対する反り現象が防止できる。
図５Ａ、図５Ｂおよび図５Ｃを参照すれば、例示的な実施例による発光チップは、第１パッシベーション層ＰＶＴ１上に配置された貫通シリコンビア（ＴＳＶ）基板ＴＳＶを追加的に含んでもよい。
一般的に、導電パターンの複数の層がＴＳＶ基板ＴＳＶに形成される。第１～第４ビアコンタクト１７０、１７２、１７４および１７６と電気的に結合された導電パターンがＴＳＶ基板ＴＳＶの一方の表面上に配置され、図４Ｂを参照して説明された第５～第８ビアコンタクト１８０、１８２、１８４および１８６のそれぞれの位置に対応する導電パターン１９０、１９２、１９４および１９６がＴＳＶ基板ＴＳＶの他方の表面上に配置される。ＴＳＶ基板ＴＳＶを用いることにより、発光チップの反り現象が防止できる。
以下、例示的な実施例による発光チップの製造方法について説明する。
図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、図１３Ａ、図１４Ａ、図１５Ａ、図１６Ａおよび図１７Ａは、例示的な実施例による発光チップを製造するための方法を説明するための平面図である。図６Ｂ、図７Ｂ、図８Ｂ、図９Ｂ、図１０Ｂ、図１１Ｂ、図１２Ｂ、図１３Ｂ、図１４Ｂ、図１５Ｂ、図１６Ｂおよび図１７Ｂは、図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、図１３Ａ、図１４Ａ、図１５Ａ、図１６Ａおよび図１７Ａの線Ａ－Ａ’に沿った断面図であり、図６Ｃ、図７Ｃ、図８Ｃ、図９Ｃ、図１０Ｃ、図１１Ｃ、図１２Ｃ、図１３Ｃ、図１４Ｃ、図１５Ｃ、図１６Ｃ、および図１７Ｃは、図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、図１３Ａ、図１４Ａ、図１５Ａ、図１６Ａおよび図１７Ａの線Ｂ－Ｂ’に沿った断面図である。
図６Ａおよび図６Ｂを参照すれば、予備－第１発光部、予備－第１（ｐｒｅ－ｆｉｒｓｔ）カラーフィルタ１１２Ｐ、予備－第１ボンディング部分１１４Ｐ、予備－第２発光部、予備－第２カラーフィルタ１３２Ｐ、予備－第２ボンディング部分１３４Ｐ、および予備－第３発光部は、第１基板１００上に順次に積層される。
第１基板１００は、サファイア（Ａｌ2Ｏ3）、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）、アルミニウム窒化ガリウム（ＡｌＧａＮ）、窒化アルミニウム（ＡｌＮ）、酸化ガリウム（Ｇａ2Ｏ3）、またはシリコン基板であってもよい。予備－第１ｎ型半導体層１０２Ｐ、予備－第１活性層１０４Ｐ、および予備－第１ｐ型半導体層１０６Ｐは、金属有機化学気相蒸着（ｍｅｔａｌ ｏｒｇａｎｉｃ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ、ＭＯＣＶＤ）または分子ビームエピタキシ（ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ、ＭＢＥ）のような工程により第１基板１００上に順次に成長できる。予備－第１透明電極１０８Ｐは、化学気相蒸着法を利用して予備－第１ｐ型半導体層１０６Ｐ上に形成される。例えば、予備－第１透明電極１０８Ｐは、ＩＴＯ（インジウムスズ酸化物）、ＩＺＯ（インジウム亜鉛酸化物）、ＩＺＴＯ（インジウム亜鉛スズ酸化物）およびＺｎＯのうちの少なくとも１つを含むことができる。この方式により、予備－第１ｎ型半導体層１０２Ｐ、予備－第１活性層１０４Ｐ、予備－第１ｐ型半導体層１０６Ｐ、および予備－第１透明電極１０８Ｐを含む予備－第１発光部が形成される。例えば、予備－第１発光部が青色光を放射する場合、第１基板１００は、サファイアを含み、予備－第１透明電極１０８Ｐは、ＺｎＯを含むことができる。
予備－第２ｎ型半導体層１２８Ｐ、予備－第２活性層１２６Ｐ、および予備－第２ｐ型半導体層１２４Ｐは、ＭＯＣＶＤまたはＭＢＥのような工程により第２基板上に順次に成長できる。予備－第２透明電極１２２Ｐは、化学気相蒸着法により予備－第２ｐ型半導体層１２４Ｐ上に形成される。例えば、予備－第２透明電極１２２Ｐは、ＩＴＯ、ＩＺＯ、ＩＺＴＯおよびＺｎＯのうちの少なくとも１つを含むことができる。この方式により、予備－第２ｎ型半導体層１２８Ｐ、予備－第２活性層１２６Ｐ、予備－第２ｐ型半導体層１２４Ｐ、および予備－第２透明電極１２２Ｐを含む予備－第２発光部が形成される。例えば、予備－第２発光部が緑色光を放射する場合、第２基板は、サファイアおよびＧａＮのうちの１つを含むことができ、予備－第２透明電極１２２Ｐは、ＺｎＯを含むことができる。
予備－第３ｎ型半導体層１４８Ｐ、予備－第３活性層１４６Ｐおよび予備－第３ｐ型半導体層１４４Ｐは、ＭＯＣＶＤまたはＭＢＥのような工程により第３基板上に順次に成長できる。予備－第３透明電極１４２Ｐは、化学気相蒸着法により予備－第３ｐ型半導体層１４４Ｐ上に形成される。例えば、予備－第３透明電極１４２Ｐは、ＩＴＯ、ＩＺＯ、ＩＺＴＯ、およびＺｎＯのうちの少なくとも１つを含むことができる。この方式により、予備－第３ｎ型半導体層１４８Ｐ、予備－第３活性層１４６Ｐ、予備－第３ｐ型半導体層１４４Ｐ、および予備－第３透明電極１４２Ｐを含む予備－第３発光部が形成される。例えば、第３発光部が赤色光を放射する場合、第３基板は、ＧａＡｓＮを含むことができ、予備－第３透明電極１４２Ｐは、ＩＴＯを含むことができる。
例示的な実施例によれば、予備－第１カラーフィルタ１１２Ｐは、化学気相蒸着法を利用して予備－第１透明電極１０８Ｐ上に形成される。予備－第１カラーフィルタ１１２Ｐは、異なる屈折率を有する２つの透明材料、例えば、ＴｉＯ2およびＳｉＯ2を交互に形成することにより形成されるＤＢＲを含むことができる。他の例示的な実施例によれば、予備－第１カラーフィルタ１１２Ｐは、代替的に、予備－第２透明電極１２２Ｐ上に形成されてもよい。
第１基板１００上の予備－第１発光部と第２基板上の予備－第２発光部は、予備－第１カラーフィルタ１１２Ｐと予備－第２透明電極１２２Ｐとの間の予備－第１ボンディング部分１１４Ｐと互いに対面するように、第１基板１００上に予備－第１カラーフィルタ１１２Ｐを、第２基板上に予備－第２透明電極１２２Ｐを配置することにより互いにボンディングされてもよい。その後、第２基板は、レーザリフトオフ工程（ｌａｓｅｒ ｌｉｆｔ－ｏｆｆ ｐｒｏｃｅｓｓ）などにより除去可能である。このように、予備－第１発光部および予備－第２発光部が第１基板１００上に配置される。
例示的な実施例によれば、予備－第２カラーフィルタ１３２Ｐは、化学気相蒸着法を利用して第２基板から除去された予備－第２ｎ型半導体層１２８Ｐ上に形成される。予備－第２カラーフィルタ１３２Ｐは、異なる屈折率を有する２つの透明材料、例えば、ＴｉＯ2およびＳｉＯ2を交互に形成することにより形成されたＤＢＲを含むことができる。この場合に、予備－第２カラーフィルタ１３２Ｐにおいて、透過され反射する光の類型は、予備－第１カラーフィルタ１１２Ｐの厚さおよび成分比と異なるように予備－第２カラーフィルタ１３２Ｐの厚さと成分比を変更することにより決定可能である。他の例示的な実施例によれば、予備－第２カラーフィルタ１３２Ｐは、化学気相蒸着法を利用して予備－第３透明電極１４２Ｐ上に形成されてもよい。
第１基板１００上の予備－第１発光部および予備－第２発光部と第３基板上の予備－第３発光部は、予備－第２カラーフィルタ１３２Ｐと予備－第３透明電極１４２Ｐとの間の予備－第２ボンディング部分１３４Ｐと互いに対面するように、第３基板上に予備－第２カラーフィルタ１３２Ｐと予備－第３透明電極１４２Ｐを配置することにより互いにボンディングされてもよい。その後、第３基板は、レーザリフトオフ工程などにより除去可能である。
図７Ａ～図７Ｃを参照すれば、第３ｎ型半導体層１４８、第３活性層１４６、および第３ｐ型半導体層１４４は、予備－第３発光部上に第１マスクパターンＭＫ１を形成し、エッチングマスクとして第１マスクパターンＭＫ１を用いて予備－第３ｎ型半導体層１４８Ｐ、予備－第３活性層１４６Ｐ、および予備－第３ｐ型半導体層１４４Ｐをエッチングすることにより形成できる。
第１マスクパターンＭＫ１は、上から見たとき、実質的に四角形の構造を有してもよい。特に、第１マスクパターンＭＫ１は、第１領域ＡＲ１と、第１領域ＡＲ１に隣接した第２領域ＡＲ２と、第２領域ＡＲ２の反対側の第３領域ＡＲ３に位置する切断された角とを有することができる。図７Ａに示すように、第１マスクパターンＭＫ１は、第１領域ＡＲ１に配置され、予備－第３発光部の中心に向かって内側に凹状にへこんだ実質的にＶ状を有する第１側壁ＳＷ１と、第２領域ＡＲ２に配置され、予備－第３発光部の中心に向かって内側に凹状にへこんだ実質的にＶ状を有する第２側壁ＳＷ２と、第３領域ＡＲ３に配置され、予備－第３発光部の中心に向かって内側に凹状にへこんだ実質的にＶ状を有する第３側壁ＳＷ３とを有することができる。
例示的な実施例によれば、第２領域ＡＲ２で切断された角部分は、第１領域ＡＲ１または第３領域ＡＲ３で切断された角部分より大きい面積を有してもよい。第２領域ＡＲ２において、角部分で除去された部分は、第１ｐ型半導体層１０６、第２ｐ型半導体層１２４、および第３ｐ型半導体層１４４を電気的に結合する第２導電パターン１５２および第３導電パターン１５４（図１４Ａ、図１４Ｂ、および図１４Ｃ参照）が形成可能な位置であってもよい。第１領域ＡＲ１において、角で除去された部分は、第１ｎ型半導体層１０２と電気的に結合された第１導電パターン１５０（図１４Ａ、図１４Ｂ、および図１４Ｃ参照）が形成可能な位置であってもよい。第３領域ＡＲ３において、角で除去された部分は、第２ｎ型半導体層１２８と電気的に結合された第４導電パターン１５６（図１４Ａ、図１４Ｂ、および図１４Ｃ参照）が形成可能な位置であってもよい。
例示的な実施例によれば、エッチング工程の後に、第３ｎ型半導体層１４８、第３活性層１４６、および第３ｐ型半導体層１４４は、それぞれ傾斜側壁を有してもよいし、エッチングされた第３ｎ型半導体層１４８の側壁、エッチングされた第３活性層１４６の側壁、およびエッチングされた第３ｐ型半導体層１４４の側壁は、実質的に同一平面に形成される。他の例示的な実施例によれば、第３ｎ型半導体層１４８、第３活性層１４６、および第３ｐ型半導体層１４４は、それぞれ略垂直な側壁を有してもよいし、エッチングされた第３ｎ型半導体層１４８の側壁、エッチングされた第３活性層１４６の側壁、およびエッチングされた第３ｐ型半導体層１４４の側壁は、実質的に同一平面に形成されてもよい。
例示的な実施例によれば、予備－第３透明電極１４２Ｐは、エッチング停止層として機能することができる。特に、エッチング工程は、予備－第３透明電極１４２Ｐが露出するまで行われる。しかし、本発明の概念はこれに限定されず、第３ｎ型半導体層１４８、第３活性層１４６、および第３ｐ型半導体層１４４によって露出した予備－第３透明電極１４２Ｐの上端表面の一部は、選択的にエッチングされてもよい。
エッチング工程により、予備－第３透明電極１４２Ｐの周辺部分が露出してもよい。また、予備－第３透明電極１４２Ｐにおいて、第１領域ＡＲ１、第２領域ＡＲ２、および第３領域ＡＲ３に位置した第１マスクパターンＭＫ１の角切断部分に対応する部分が露出してもよい。
例示的な実施例によれば、第３ｎ型半導体層１４８、第３活性層１４６、および第３ｐ型半導体層１４４は、順次に完成する第３発光部ＬＥ３が発光ダイオードとして機能できるように少なくとも予め定められた大きさを有することができる。
エッチング工程を行った後、第１マスクパターンＭＫ１は除去可能である。
図８Ａ～図８Ｃを参照すれば、第３ｎ型半導体層１４８、第３活性層１４６、および第３ｐ型半導体層１４４を覆う第２マスクパターンＭＫ２が予備－第３透明電極１４２Ｐ上に形成される。予備－第３透明電極１４２Ｐ、予備－第２ボンディング部分１３４Ｐ、および予備－第２カラーフィルタ１３２Ｐは、エッチングマスクとして第２マスクパターンＭＫ２を用いてエッチングできる。エッチング工程により、第３ｎ型半導体層１４８、第３活性層１４６、第３ｐ型半導体層１４４、および第３透明電極１４２を含む第３発光部ＬＥ３が形成され、第２ボンディング部分１３４と第２カラーフィルタ１３２が形成される。
第２マスクパターンＭＫ２は、上から見たとき、実質的に四角形の構造を有してもよい。第２マスクパターンＭＫ２は、第１領域ＡＲ１、第２領域ＡＲ２、および第３領域ＡＲ３に位置する切断された角を有してもよい。図８Ａに示すように、第２マスクパターンＭＫ２は、第１マスクパターンＭＫ１の第１側壁ＳＷ１に対応して第１領域ＡＲ１に配置され、例えば、第３透明電極１４２の中心に向かって内側に凹状にへこんだ実質的にＶ状を有する第１側壁ＳＷ１と、第２領域ＡＲ２に配置され、湾曲しない平面表面を有する第２側壁ＳＷ２と、第１マスクパターンＭＫ１の第３側壁ＳＷ３に対応して第３領域ＡＲ３に配置され、例えば、第３透明電極１４２の中心に向かって内側に凹状にへこんだ実質的にＶ状を有する第３側壁ＳＷ３とを有することができる。
この方式により、第２領域ＡＲ２での空間が、第３ｎ型半導体層１４８、第３活性層１４６、および第３ｐ型半導体層１４４のうちの少なくとも１つの側壁と第２マスクパターンＭＫ２の側壁との間で確保できる。エッチングマスクとして第２マスクパターンＭＫ２を用いたエッチング工程の後に、予備－第２透明電極１２２Ｐの上端表面の一部が第２領域ＡＲ２で確保された空間に露出してもよいし、露出した予備－第２透明電極１２２Ｐは、後続の工程で第３導電パターン１５４（図１４Ａ、図１４Ｂ、および図１４Ｃ参照）が形成可能な空間として提供できる。
例示的な実施例によれば、第３透明電極１４２、第２ボンディング部分１３４、および第２カラーフィルタ１３２は、傾斜側壁を有してもよく、第３透明電極１４２の側壁、第２ボンディング部分１３４の側壁、および第２カラーフィルタ１３２の側壁は、実質的に同一平面に形成される。他の例示的な実施例によれば、第３透明電極１４２、第２ボンディング部分１３４、および第２カラーフィルタ１３２は、略垂直な側壁を有してもよい。この場合に、第３透明電極１４２の側壁、第２ボンディング部分１３４の側壁、および第２カラーフィルタ１３２の側壁は、実質的に同一平面に形成されてもよい。
エッチング工程において、エッチングガス注入時間のようなプロセスレシピ（ｐｒｏｃｅｓｓｉｎｇ ｒｅｃｉｐｅ）は、予備－第２ｎ型半導体層１２８Ｐが露出する時点でエッチング工程が中断されるように調節可能である。例示によれば、予備－第２ｎ型半導体層１２８Ｐの上端の一部がエッチングできる。この場合に、第３発光部ＬＥ３によって露出した予備－第２ｎ型半導体層１２８Ｐの一部は、第３発光部ＬＥ３の内部に配置された予備－第２ｎ型半導体層１２８Ｐより薄くてもよい。
予備－第２ｎ型半導体層１２８Ｐの周辺部分は、第２マスクパターンＭＫ２によって露出してもよい。また、予備－第２ｎ型半導体層１２８Ｐにおいて、第１領域ＡＲ１、第２領域ＡＲ２、および第３領域ＡＲ３に位置した第２マスクパターンＭＫ２の角除去部分に対応する部分が露出してもよい。
エッチング工程の後に、第２マスクパターンＭＫ２が除去可能である。
図９Ａ～図９Ｃを参照すれば、第３発光部ＬＥ３、第２ボンディング部分１３４、および第２カラーフィルタ１３２を覆う第３マスクパターンＭＫ３は、予備－第２ｎ型半導体層１２８Ｐ上に形成される。予備－第２ｎ型半導体層１２８Ｐ、予備－第２活性層１２６Ｐ、および予備－第２ｐ型半導体層１２４Ｐは、エッチングマスクとして第３マスクパターンＭＫ３を用いてエッチングできる。エッチング工程により、第２ｎ型半導体層１２８、第２活性層１２６、および第２ｐ型半導体層１２４が形成される。
第３マスクパターンＭＫ３は、上から見たとき、実質的に四角形の構造を有してもよい。第３マスクパターンＭＫ３は、第１領域ＡＲ１および第２領域ＡＲ２に位置する切断された角を有してもよい。図９Ａに示すように、第３マスクパターンＭＫ３は、第２マスクパターンＭＫ２の第１側壁ＳＷ１に対応して第１領域ＡＲ１に配置され、例えば、第２ｎ型半導体層１２８の中心に向かって内側に凹状にへこんだ実質的にＶ状を有する第１側壁ＳＷ１と、第２マスクパターンＭＫ２の第２側壁ＳＷ２に対応して第２領域ＡＲ２に配置され、例えば、湾曲しない平面表面を有する第２側壁ＳＷ２とを有することができる。
例示的な実施例によれば、第３領域ＡＲ３での空間が、第３透明電極１４２、第２ボンディング部分１３４、および第２カラーフィルタ１３２のうちの少なくとも１つの側壁と第３マスクパターンＭＫ３の側壁との間で確保できる。エッチングマスクとして第３マスクパターンＭＫ３を用いてエッチングした後に、第２ｎ型半導体層１２８の上端表面の一部が第３領域ＡＲ３で確保された空間によって露出してもよいし、露出した第２ｎ型半導体層１２８は、後続の工程で第４導電パターン１５６（図１４Ａ、図１４Ｂ、および図１４Ｃ参照）が形成される空間として提供できる。
例示的な実施例によれば、第２ｎ型半導体層１２８、第２活性層１２６、および第２ｐ型半導体層１２４は、それぞれ傾斜側壁を有してもよいし、第２ｎ型半導体層１２８の側壁、第２活性層１２６の側壁、および第２ｐ型半導体層１２４の側壁は、実質的に同一平面に形成される。他の例示的な実施例によれば、第２ｎ型半導体層１２８、第２活性層１２６、および第２ｐ型半導体層１２４は、それぞれ略垂直な側壁を有してもよい。この場合に、第２ｎ型半導体層１２８の側壁、第２活性層１２６の側壁、および第２ｐ型半導体層１２４の側壁は、実質的に同一平面に形成されてもよい。
例示的な実施例によれば、予備－第２透明電極１２２Ｐは、エッチング停止層として機能することができる。特に、エッチング工程は、予備－第２透明電極１２２Ｐが露出するまで行われる。しかし、本発明はこれに限定されず、第２ｎ型半導体層１２８、第２活性層１２６、および第２ｐ型半導体層１２４によって露出した予備－第２透明電極１２２Ｐの上端表面の一部は、選択的にエッチングされてもよい。この場合に、第２ｎ型半導体層１２８、第２活性層１２６、および第２ｐ型半導体層１２４によって露出した予備－第２透明電極１２２Ｐは、第２ｎ型半導体層１２８、第２活性層１２６、および第２ｐ型半導体層１２４の内部に配置された予備－第２透明電極１２２Ｐより薄くてもよい。
エッチング工程により、予備－第２透明電極１２２Ｐの周辺部分は露出してもよい。また、予備－第２透明電極１２２Ｐにおいて、第１領域ＡＲ１および第２領域ＡＲ２に位置した第３マスクパターンＭＫ３の角除去部分に対応する部分が露出してもよい。
エッチング工程を行った後、第３マスクパターンＭＫ３は除去可能である。
図１０Ａ～図１０Ｃを参照すれば、第３発光部ＬＥ３、第２ボンディング部分１３４、第２カラーフィルタ１３２、第２ｎ型半導体層１２８、第２活性層１２６、および第２ｐ型半導体層１２４を覆う第４マスクパターンＭＫ４は、予備－第２透明電極１２２Ｐ上に形成される。予備－第２透明電極１２２Ｐは、エッチングマスクとして第４マスクパターンＭＫ４を用いてエッチングできる。エッチング工程により、第２ｎ型半導体層１２８、第２活性層１２６、第２ｐ型半導体層１２４、および第２透明電極１２２を含む第２発光部ＬＥ２、第１ボンディング部分１１４、および第１カラーフィルタ１１２が形成される。
第４マスクパターンＭＫ４は、上から見たとき、実質的に四角形の構造を有してもよい。第４マスクパターンＭＫ４は、第１領域ＡＲ１および第２領域ＡＲ２に位置する切断された角を有してもよい。図１０Ａに示すように、第４マスクパターンＭＫ４は、第３マスクパターンＭＫ３の第１側壁ＳＷ１に対応して第１領域ＡＲ１に配置され、例えば、第２透明電極１２２の中心に向かって内側に凹状にへこんだ実質的にＶ状を有する第１側壁ＳＷ１と、第３マスクパターンＭＫ３の第２側壁ＳＷ２に対応して第２領域ＡＲ２に配置され、例えば、湾曲しない平面表面を有する第２側壁ＳＷ２とを有することができる。この場合に、第２領域ＡＲ２での空間が、第２透明電極１２２、第１ボンディング部分１１４、および第１カラーフィルタ１１２のうちの少なくとも１つの側壁と第４マスクパターンＭＫ４の側壁との間で確保できる。エッチングマスクとして第４マスクパターンＭＫ４を用いてエッチングした後に、予備－第１透明電極１０８Ｐの上端表面の一部が第２領域ＡＲ２で確保された空間によって露出してもよく、露出した予備－第１透明電極１０８Ｐは、後続の工程で第２導電パターン１５２（図１４Ａ、図１４Ｂ、および図１４Ｃ参照）が形成される空間として提供できる。
例示的な実施例によれば、第２透明電極１２２、第１ボンディング部分１１４、および第１カラーフィルタ１１２は、傾斜側壁を有してもよく、第２透明電極１２２の側壁、第１ボンディング部分１１４の側壁、および第１カラーフィルタ１１２の側壁は、実質的に同一平面に形成される。他の例示的な実施例によれば、第２透明電極１２２、第１ボンディング部分１１４、および第１カラーフィルタ１１２は、略垂直な側壁を有してもよい。この場合に、第２透明電極１２２の側壁、第１ボンディング部分１１４の側壁、および第１カラーフィルタ１１２の側壁は、実質的に同一平面に形成される。
例示的な実施例によれば、予備－第１透明電極１０８Ｐは、エッチング停止層として機能することができる。特に、エッチング工程は、予備－第１透明電極１０８Ｐが露出するまで行われる。しかし、本発明の概念はこれに限定されず、第２透明電極１２２、第１ボンディング部分１１４、および第１カラーフィルタ１１２によって露出した予備－第１透明電極１０８Ｐの上端表面の一部が選択的にエッチングされてもよい。この場合に、第２透明電極１２２、第１ボンディング部分１１４、および第１カラーフィルタ１１２によって露出した予備－第１透明電極１０８Ｐは、第１カラーフィルタ１１２の内部に配置された予備－第１透明電極１０８Ｐより薄くてもよい。
予備－第１透明電極１０８Ｐの周辺部分は、第４マスクパターンＭＫ４によって露出してもよい。また、予備－第１透明電極１０８Ｐにおいて、第１領域ＡＲ１および第２領域ＡＲ２に位置した第４マスクパターンＭＫ４の角除去部分に対応する部分が露出してもよい。
エッチング工程の後に、第４マスクパターンＭＫ４が除去可能である。
図１１Ａ～図１１Ｃを参照すれば、第３発光部ＬＥ３、第２ボンディング部分１３４、第２カラーフィルタ１３２、第２発光部ＬＥ２、第１ボンディング部分１１４、および第１カラーフィルタ１１２を覆う第５マスクパターンＭＫ５が予備－第１透明電極１０８Ｐ上に形成される。予備－第１透明電極１０８Ｐ、予備－第１ｐ型半導体層１０６Ｐ、および予備－第１活性層１０４Ｐは、エッチングマスクとして第１マスクパターンＭＫ５を用いてエッチングできる。エッチング工程により、第１透明電極１０８、第１ｐ型半導体層１０６、および第１活性層１０４が形成される。
第５マスクパターンＭＫ５は、上から見たとき、実質的に四角形の構造を有してもよい。第５マスクパターンＭＫ５は、第１領域ＡＲ１に位置する切断された角を有してもよい。図１１Ａに示すように、第５マスクパターンＭＫ５は、第４マスクパターンＭＫ４の第１側壁ＳＷ１に対応して第１領域ＡＲ１に位置し、例えば、第１透明電極１０８の中心に向かって内側に凹状にへこんだ実質的にＶ状を有する側壁ＳＷ１を有することができる。第４マスクパターンＭＫ４において、第２領域ＡＲ２に位置した角が除去されないため、第１透明電極１０８、第１ｐ型半導体層１０６、および第１活性層１０４のうちの少なくとも１つの側壁と第５マスクパターンＭＫ５の側壁との間に空間が確保できる。エッチングマスクとして第５マスクパターンＭＫ５を用いてエッチングした後に、第１透明電極１０８の上端表面の一部が第２領域ＡＲ２で確保された空間によって露出してもよく、露出した第１透明電極１０８は、後続の工程で第２導電パターン１５２（図１４Ａ、図１４Ｂ、および図１４Ｃ参照）が形成される空間として提供できる。
例示的な実施例によれば、第１透明電極１０８、第１ｐ型半導体層１０６、および第１活性層１０４は、それぞれ傾斜側壁を有してもよいし、第１透明電極１０８の側壁、第１ｐ型半導体層１０６の側壁、および第１活性層１０４の側壁は、実質的に同一平面に形成される。他の例示的な実施例によれば、第１透明電極１０８、第１ｐ型半導体層１０６、および第１活性層１０４は、略垂直な側壁を有してもよい。この場合に、第１透明電極１０８の側壁、第１ｐ型半導体層１０６の側壁、および第１活性層１０４の側壁は、実質的に同一平面に形成されてもよい。
エッチング工程において、エッチングガス注入時間のようなプロセスレシピは、予備－第１ｎ型半導体層１０２Ｐが露出する時点でエッチング工程が中断されるように調節可能である。例示的な実施例によれば、予備－第１ｎ型半導体層１０２Ｐの上端の一部がエッチングできる。この場合に、第１透明電極１０８によって露出した予備－第１ｎ型半導体層１０２Ｐは、第１透明電極１０８の内部に配置された予備－第１ｎ型半導体層１０２Ｐより薄くてもよい。
エッチング工程の後に、第５マスクパターンＭＫ５が除去可能である。
図１２Ａ～図１２Ｃを参照すれば、垂直に積層された予備－第１ｎ型半導体層１０２Ｐ、第１活性層１０４、第１ｐ型半導体層１０６、第１カラーフィルタ１１２、第１ボンディング部分１１４、第２発光部ＬＥ２、第２ボンディング部分１３４、第２カラーフィルタ１３２、および第３発光部ＬＥ３を含むメサ構造上に絶縁層ＩＳＬがコンフォーマルに形成される。絶縁層ＩＳＬは、酸化物、例えば、シリコン酸化物を含むことができる。
メサ構造が図１２Ｂおよび図１２Ｃに示すように階段状側壁を有することにより、絶縁層ＩＳＬは、一定の厚さにメサ構造上にコンフォーマルに蒸着される。例示的な実施例によれば、メサ構造が階段状側壁を有する間に傾斜を有するため、絶縁層ＩＳＬは、メサ構造の上端または底部でまたはメサ構造の間でも一定の厚さにコンフォーマルに蒸着される。
図１３Ａ～図１３Ｃを参照すれば、絶縁層ＩＳＬをパターニングすることにより、第１開口ＯＰ１、第２開口ＯＰ２、第３開口ＯＰ３、第４開口ＯＰ４、および第５開口ＯＰ５が形成される。
第１開口ＯＰ１は、第１領域ＡＲ１において予備－第１ｎ型半導体層１０２Ｐの一部を露出させてもよい。第２開口ＯＰ２は、第２領域ＡＲ２において第１透明電極１０８の上端表面の一部と第２透明電極１２２の上端表面の一部を露出させてもよい。第３開口ＯＰ３は、第２領域ＡＲ２において第３透明電極１４２の上端表面の一部を露出させてもよい。第４開口ＯＰ４は、第３領域ＡＲ３において第２ｎ型半導体層１２８の上端表面の一部を露出させてもよい。第５開口ＯＰ５は、第４領域ＡＲ４において第３ｎ型半導体層１４８の上端表面の一部を露出させてもよい。
例示的な実施例によれば、第１～第５開口ＯＰ１、ＯＰ２、ＯＰ３、ＯＰ４およびＯＰ５を形成する間、第１基板１００の周辺部分を露出させるように予備－第１ｎ型半導体層１０２Ｐをエッチングすることにより、第１ｎ型拡張半導体層１０２Ｅを含む第１ｎ型半導体層１０２が形成される。第１ｎ型拡張半導体層１０２Ｅは、上から見たとき、実質的に四角形の構造を有してもよく、第１ｎ型拡張半導体層１０２Ｅの外部側壁と絶縁層ＩＳＬの外部側壁は、実質的に同一平面に形成される。
絶縁層ＩＳＬをパターニングすることにより、第１ｎ型半導体層１０２、第１活性層１０４、第１ｐ型半導体層１０６、および第１透明電極１０８を含む第１発光部ＬＥ１が第１基板１００上に形成される。また、第１発光部ＬＥ１、第１カラーフィルタ１１２、第１ボンディング部分１１４、第２発光部ＬＥ２、第２ボンディング部分１３４、第２カラーフィルタ１３２、および第３発光部ＬＥ３を含む発光構造体が完成する。
図１４Ａ～図１４Ｃを参照すれば、第１開口ＯＰ１、第２開口ＯＰ２、第３開口ＯＰ３、第４開口ＯＰ４、および第５開口ＯＰ５をそれぞれ満たす第１導電パターン１５０、第２導電パターン１５２、第３導電パターン１５４、第４導電パターン１５６、および第５導電パターン１５８がそれぞれ形成される。
特に、第１導電層が絶縁層ＩＳＬ上にコンフォーマルに形成される。図１４Ｂおよび図１４Ｃに示すように、絶縁層ＩＳＬが形成されたメサ構造が階段状側壁を有することにより、第１導電層は、絶縁層ＩＳＬが形成されたメサ構造上に一定の厚さにコンフォーマルに蒸着される。例示的な実施例によれば、メサ構造が階段状側壁を有する間に傾斜を有するため、第１導電層は、メサ構造の上端または底部でまたはメサ構造の間でも一定の厚さにコンフォーマルに蒸着される。
第１導電層は、Ｎｉ、Ａｇ、Ａｕ、Ｐｔ、Ｔｉ、Ａｌ、およびＣｒのうちの少なくとも１つを含むことができる。第１導電層をパターニングすることにより、第１開口ＯＰ１を満たす第１導電パターン１５０、第２開口ＯＰ２を満たす第２導電パターン１５２、第３開口ＯＰ３を満たす第３導電パターン１５４、第４開口ＯＰ４を満たす第４導電パターン１５６、および第５開口ＯＰ５を満たす第５導電パターン１５８がそれぞれ形成される。例示的な実施例によれば、第１～第５導電パターン１５０、１５２、１５４、１５６および１５８のそれぞれの上端表面は、絶縁層ＩＳＬの上端表面より高いレベルに位置してもよい。他の例示的な実施例によれば、第１～第５導電パターン１５０、１５２、１５４、１５６および１５８のそれぞれの上端表面は、絶縁層ＩＳＬの上端表面と同一平面上にあってもよい。
図１５Ａ～図１５Ｃを参照すれば、第１領域ＡＲ１において第１導電パターン１５０と電気的に結合された第１薄膜導電パターン１６０、第３領域ＡＲ３において第４導電パターン１５６と電気的に結合された第２薄膜導電パターン１６２、第４領域ＡＲ４において第５導電パターン１５８と電気的に結合された第３薄膜導電パターン１６４、および第２領域ＡＲ２において第２導電パターン１５２および第３導電パターン１５４と電気的に結合された第４薄膜導電パターン１６６が形成される。
第２導電層は、第１～第５導電パターン１５０、１５２、１５４、１５６および１５８が形成された絶縁層ＩＳＬ上にコンフォーマルに形成される。図１５Ｂおよび図１５Ｃに示すように、第１～第５導電パターン１５０、１５２、１５４、１５６および１５８の形成された絶縁層ＩＳＬが形成されたメサ構造が階段状側壁を有することにより、第２導電層は、一定の厚さにメサ構造上にコンフォーマルに蒸着される。例示的な実施例によれば、メサ構造が階段状側壁を有する間に傾斜を有するため、第２導電層は、メサ構造の上端または底部でまたはメサ構造の間でも一定の厚さにコンフォーマルに蒸着される。第２導電層は、Ｎｉ、Ａｇ、Ａｕ、Ｐｔ、Ｔｉ、ＡｌおよびＣｒのうちの少なくとも１つを含むことができる。第２導電層が第１導電層と実質的に同一の材料を含む時、第１～第５導電パターン１５０、１５２、１５４、１５６および１５８と第２導電層との間の境界を識別しにくいことがある。
第２導電層をパターニングすることにより、第１導電パターン１５０と電気的に結合された第１薄膜導電パターン１６０、第４導電パターン１５６と電気的に結合された第２薄膜導電パターン１６２、第５導電パターン１５８と電気的に結合された第３薄膜導電パターン１６４、および第２および第３導電パターン１５２および１５４と電気的に結合された第４薄膜導電パターン１６６がそれぞれ形成される。
例示的な実施例によれば、第１～第４薄膜導電パターン１６０、１６２、１６４および１６６のそれぞれは、上から見たとき、実質的に四角形の構造を有してもよい。第１～第４薄膜導電パターン１６０、１６２、１６４および１６６のそれぞれは、第３発光部ＬＥ３の第３ｎ型半導体層１４８の上端から第１ｎ型拡張半導体層１０２Ｅに延びた構造を有してもよい。第１～第４薄膜導電パターン１６０、１６２、１６４および１６６のそれぞれの一部は、凹凸部分なく実質的に平坦な第１ｎ型拡張半導体層１０２Ｅ上に配置される。
第１～第５導電パターン１５０、１５２、１５４、１５６および１５８が形成された後に、第１～第４薄膜導電パターン１６０、１６２、１６４、１６６が形成されると説明されたが、本発明の概念はこれに限定されない。例えば、第１～第５開口ＯＰ１、ＯＰ２、ＯＰ３、ＯＰ４およびＯＰ５が形成された絶縁層ＩＳＬ上に第２導電層をコンフォーマルに形成した後に、第２導電層をパターニングすることにより、第１～第５開口ＯＰ１、ＯＰ２、ＯＰ３、ＯＰ４およびＯＰ５をそれぞれ満たす第１～第５導電パターン１５０、１５２、１５４、１５６および１５８、および第１～第５導電パターン１５０、１５２、１５４、１５６および１５８とそれぞれ電気的に結合された第１～第４薄膜導電パターン１６０、１６２、１６４および１６６が併せて形成される。
図１６Ａ～図１６Ｃを参照すれば、発光構造体を実質的にまたは完全に覆うことが可能な第１パッシベーション層ＰＶＴ１が第１基板１００上に形成される。第１パッシベーション層ＰＶＴ１は、重合体材料、例えば、ポリイミドまたはＥＭＣを含むことができる。例示的な実施例によれば、第１パッシベーション層ＰＶＴ１の上端表面は、第１～第４薄膜導電パターン１６０、１６２、１６４、１６６のそれぞれの上端表面より高いレベルに位置してもよい。また、第１パッシベーション層ＰＶＴ１は、第１基板１００の側壁と同一平面上にある側壁を有してもよい。このように、第１基板１００、発光構造体、絶縁層ＩＳＬ、および第１～第４薄膜導電パターン１６０、１６２、１６４および１６６は、第１パッシベーション層ＰＶＴ１の内部に位置してもよい。
その後、第１パッシベーション層ＰＶＴ１をエッチングすることにより、第１～第４薄膜導電パターン１６０、１６２、１６４および１６６をそれぞれ露出させる第１ビアホール、第２ビアホール、第３ビアホール、および第４ビアホールが形成される。第１ビアホールは、第１ｎ型拡張半導体層１０２Ｅを覆う第１薄膜導電パターン１６０の上端表面の少なくとも一部を露出させてもよい。第２ビアホールは、第１ｎ型拡張半導体層１０２Ｅを覆う第２薄膜導電パターン１６２の上端表面の少なくとも一部を露出させてもよい。第３ビアホールは、第１ｎ型拡張半導体層１０２Ｅを覆う第３薄膜導電パターン１６４の上端表面の少なくとも一部を露出させてもよい。第４ビアホールは、第１ｎ型拡張半導体層１０２Ｅを覆う第４薄膜導電パターン１６６の上端表面の少なくとも一部を露出させてもよい。この方式により、第１～第４ビアホールが凹凸部分のない実質的に平坦な部分に形成されるため、処理の信頼性が向上する。
例示的な実施例によれば、第１～第４ビアホールのそれぞれは、上端から底部に次第に狭くなる幅を有してもよいし、傾斜側壁を有してもよい。
その後、第１～第４ビアホールをそれぞれ満たす第１ビアコンタクト１７０、第２ビアコンタクト１７２、第３ビアコンタクト１７４、および第４ビアコンタクト１７６が形成される。
第１ビアコンタクト１７０は、第１領域ＡＲ１に位置し、第１薄膜導電パターン１６０を介して第１導電パターン１５０と電気的に結合され、第１ｎ型半導体層１０２に負の電圧を印加および／または導電することができる。第２ビアコンタクト１７２は、第３領域ＡＲ３に位置し、第２薄膜導電パターン１６２を介して第４導電パターン１５６と電気的に結合され、第２ｎ型半導体層１２８に負の電圧を印加および／または導電することができる。第３ビアコンタクト１７４は、第４領域ＡＲ４に位置し、第３薄膜導電パターン１６４を介して第５導電パターン１５８と電気的に結合され、第３ｎ型半導体層１４８に負の電圧を印加および／または導電することができる。第４ビアコンタクト１７６は、第２領域ＡＲ２に位置し、第４薄膜導電パターン１６６を介して第２および第３導電パターン１５２および１５４と電気的に結合され、正の電圧を第１～第３ｐ型半導体層１０６、１２４および１４４に印加および／または導電することができる。
前述のように、第１～第４ビアホールのそれぞれが底部に向かって次第に狭くなる幅を有することにより、第１～第４ビアコンタクト１７０、１７２、１７４および１７６のそれぞれは、底部に向かって次第に狭くなる幅を有してもよいし、傾斜側壁を有してもよい。
例示的な実施例によれば、第１～第４ビアコンタクト１７０、１７２、１７４および１７６のそれぞれは、第１パッシベーション層ＰＶＴ１の上端表面より高い上端表面を有してもよい。例えば、第１ビアコンタクト１７０は、第１ビアホールを満たす部分と、第１パッシベーション層ＰＶＴ１から上方に突出する部分とを含むことができる。第１パッシベーション層ＰＶＴ１から上方に突出する部分は、図１６Ｂに示すように、第１ビアホールの上端の幅より広い幅を有してもよい。他の例示的な実施例によれば、第１～第４ビアコンタクト１７０、１７２、１７４および１７６のそれぞれは、第１パッシベーション層ＰＶ１の上端表面と実質的に同一の高さである（または同一レベルに配置された）上端表面を有してもよい。
第１～第４ビアコンタクト１７０、１７２、１７４および１７６のそれぞれから第１パッシベーション層ＰＶＴ１の側壁までの距離は、発光チップが実装されたデバイスの形態によって異なってもよい。
この方式により、図３Ａ～図３Ｃに示す発光チップが完成する。
その後、第１基板１００が除去可能である。第１基板１００は、レーザリフトオフ工程などにより除去可能である。第１基板１００が除去されると、第１ｎ型半導体層１０２の底部表面、第１ｎ型拡張半導体層１０２Ｅの底部表面、および第１パッシベーション層ＰＶＴ１の底部表面が露出してもよい。この方式により、図１Ａ～図１Ｃに示す発光チップが完成する。
図１７Ａ～図１７Ｃに示す他の例示的な実施例によれば、第１基板１００を除去する前に、第１～第４ビアコンタクト１７０、１７２、１７４および１７６の上端表面をそれぞれ露出させる第５～第８ビアホールを含む第２パッシベーション層ＰＶＴ２が第１パッシベーション層ＰＶＴ１上に形成される。第２パッシベーション層ＰＶＴ２は、第１パッシベーション層ＰＶＴ１と実質的に同一の材料、例えば、ポリイミドまたはＥＭＣを含むことができる。その後、第５～第８ビアホールを導電性材料で満たすことにより、第１～第４ビアコンタクト１７０、１７２、１７４および１７６とそれぞれ電気的に結合された第５～第８ビアコンタクト１８０、１８２、１８４および１８６が形成される。例示的な実施例によれば、第５～第８ビアコンタクト１８０、１８２、１８４および１８６のそれぞれは、第２パッシベーション層ＰＶ２の上端表面より高い上端表面を有してもよい。例えば、第５ビアコンタクト１８０は、第５ビアホールを満たす部分と、第２パッシベーション層ＰＶＴ２から上方に突出する部分とを含むことができる。第２パッシベーション層ＰＶＴ２から上方に突出する部分は、第５ビアホールの上端の幅より広い幅を有してもよい。他の例示的な実施例によれば、第５～第８ビアコンタクト１８０、１８２、１８４および１８６のそれぞれは、第２パッシベーション層ＰＶＴ２の上端表面と実質的に同一の高さである上端表面を有してもよい。第５～第８ビアコンタクト１８０、１８２、１８４、１８６のそれぞれの位置は、発光チップが実装されたデバイスの標準分離距離によって異なってもよい。その後、第１基板１００が除去可能である。このことにより、図４Ａ～図４Ｃに示す発光チップが完成する。
代替的に、他の例示的な実施例によれば、第１基板１００を除去する前に、ＴＳＶ基板が第１パッシベーション層ＰＶＴ１上にボンディングされてもよい。一般的に、導電パターンの複数の層がＴＳＶ基板で形成される。第１～第４ビアコンタクト１７０、１７２、１７４および１７６と電気的に結合された導電パターンがＴＳＶ基板の一方の表面に形成され、第５～第８ビアコンタクト１８０、１８２、１８４および１８６のそれぞれの位置に対応する導電パターン１９０、１９２、１９４および１９６がＴＳＶ基板の他方の表面上に配置される。この方式により、図５Ａ～図５Ｃに示す発光チップが完成する。
以下、前述した発光チップを含む発光セルユニットについて説明する。
図１８Ａは、例示的な実施例による発光セルユニットの平面図であり、図１８Ｂは、発光セルユニットを示す図１８Ａの線Ｄ－Ｄ’に沿った断面図である。
図１８Ａおよび図１８Ｂを参照すれば、発光セルユニットは、複数の発光チップＬＥＤＣを含むことができる。発光セルユニットは、上から見たとき、実質的に四角形の構造を有してもよい。発光セルユニットにある複数の発光チップＬＥＤＣは、発光セルユニットの四角形構造のそれぞれの角に配置される。例示的な実施例による発光セルユニットにある発光チップＬＥＤＣのそれぞれは、図１Ａ～図１Ｃの発光チップを含むと説明されるので、発光チップの構造および特性に関する詳細な説明は重複を避けるために省略される。発光セルユニットにある発光チップＬＥＤＣは、パッシベーション層ＰＶＴ１および／またはＰＶＴ２によって互いに分離され絶縁される。
例示的な実施例によれば、発光セルユニットは、発光チップが一度に実装可能なユニットであってもよい。例えば、発光セルユニットに４つの発光チップＬＥＤＣが配置される場合、４つの発光チップＬＥＤＣは、単一の実装工程により目標デバイスに一度に実装できる。図１８Ａは、発光セルユニットが４つの発光チップＬＥＤＣを含むことを示すが、本発明の概念は特定の数の発光チップに限定されない。このように、１つの発光セルユニットが目標デバイスに実装されることにより、発光セルユニットにある複数の発光チップＬＥＤＣは１度に実装できる。この方式により、実装工程が単純化可能であり、製造時間および費用を減少させることができる。
一般的に、単一のチップは目標デバイスに個別的に実装され、１つの単一のチップは標準化された大きさを有し、隣接する単一チップ間の標準化された距離は予め設定される。このように、発光セルユニットにあるそれぞれの発光チップＬＥＤＣは、目標デバイスのために標準化された大きさを有し、隣接した発光チップＬＥＤＣは、標準化された距離に応じて発光セルユニットで予め定められた距離ＳＤで配置される。
例示的な実施例によれば、発光チップＬＥＤＣ間の分離距離ＳＤが目標デバイスの標準化された距離より短いとき、バンプＢＰが第２パッシベーション層ＰＶ２上に追加的に配置されて、バンプＢＰ間の分離距離ＳＤは、目標デバイスの標準化された距離と実質的に同一であってもよい。
例示的な実施例による発光チップおよびこれを含む発光セルユニットにおいて、マイクロ発光チップの側壁および上端表面がパッシベーション層によって保護されるため、マイクロ発光チップが搬送中または外部衝撃によって破損または損傷するのを防止することが可能である。また、パッシベーション層がポリイミドおよびエポキシモールディングコンパウンド（ＥＭＣ）のような重合体材料を含むため、発光チップから放射された光が光効率を向上させるように反射することにより、損失光の量が減少する。
例示的な実施例によれば、発光ダイオードスタックは、第１～第３ＬＥＤスタックを積み上げて積層する構造を有する。この方式により、発光ダイオードスタックは、ピクセル面積を増加させることなくそれぞれのサブピクセルの発光面積を増加させることができる。また、第１ＬＥＤスタックから発生した光は、第２ＬＥＤスタックおよび第３ＬＥＤスタックを介して外部に放射され、第２ＬＥＤスタックから発生した光は、第３ＬＥＤスタックを介して外部に放射され、これによって、発光効率を向上させる。
例えば、第１、第２および第３ＬＥＤスタックは、言及された順に次第に減少する波長を有する光を放射するように順次に配置される。例えば、第１、第２および第３ＬＥＤスタックは、それぞれ赤色光、緑色光および青色光を放射することができる。第１、第２および第３ＬＥＤスタックが明示された順に次第に減少する波長を有する光を放射するため、ＬＥＤスタック間の光の干渉を防止することが可能である。
図１９は、例示的な実施例によるディスプレイのための発光ダイオードスタック１０００の概略断面図である。
図１９を参照すれば、発光ダイオードスタック１０００は、支持基板１５１０、第１ＬＥＤスタック１２３０、第２ＬＥＤスタック１３３０、第３ＬＥＤスタック１４３０、反射電極１２５０、オーミック電極（ｏｈｍｉｃ ｅｌｅｃｔｒｏｄｅ）１２９０、第２－ｐ透明電極１３５０、第３－ｐ透明電極１４５０、絶縁層１２７０、第１カラーフィルタ１３７０、第２カラーフィルタ１４７０、第１ボンディング層１５３０、第２ボンディング層１５５０、および第３ボンディング層１５７０を含む。また、第１ＬＥＤスタック１２３０は、オーミック接触のためのオーミック接触部分１２３０ａを含むことができる。本明細書に開示された例示的な実施例のために使用されているように、発光ダイオードスタックは、マイクロＬＥＤ（またはマイクロＬＥＤスタック）を指し示すことができる。
支持基板１５１０は、半導体スタック１２３０、１３３０および１４３０を支持する。支持基板１５１０は、その表面またはその内部に回路を含むことができるが、本発明の概念はこれに限定されない。支持基板１５１０は、例えば、Ｓｉ基板またはＧｅ基板を含むことができる。
第１ＬＥＤスタック１２３０、第２ＬＥＤスタック１３３０、および第３ＬＥＤスタック１４３０のそれぞれは、ｎ型半導体層、ｐ型半導体層、およびその間に介在した活性層を含む。活性層は、多重量子井戸構造（ｍｕｌｔｉ－ｑｕａｎｔｕｍ ｗｅｌｌ ｓｔｒｕｃｔｕｒｅ）を有することができる。
例えば、第１ＬＥＤスタック１２３０は、赤色光を放射するように構成された無機発光ダイオードであってもよく、第２ＬＥＤスタック１３３０は、緑色光を放射するように構成された無機発光ダイオードであってもよいし、第３ＬＥＤスタック１４３０は、青色光を放射するように構成された無機発光ダイオードであってもよい。第１ＬＥＤスタック１２３０は、ＧａＩｎＰ系井戸層（ＧａＩｎＰ－ｂａｓｅｄ ｗｅｌｌ ｌａｙｅｒ）を含むことができ、第２ＬＥＤスタック１３３０および第３ＬＥＤスタック１４３０のそれぞれは、ＧａＩｎＮ系井戸層（ＧａＩｎＮ－ｂａｓｅｄ ｗｅｌｌ ｌａｙｅｒ）を含むことができる。
また、第１～第３ＬＥＤスタック１２３０、１３３０および１４３０のそれぞれの両面は、それぞれｎ型半導体層およびｐ型半導体層である。図示の例示的な実施例において、第１～第３ＬＥＤスタック１２３０、１３３０および１４３０のそれぞれは、ｎ型上部表面およびｐ型下部表面を有する。第３ＬＥＤスタック１４３０がｎ型上部表面を有するため、粗面化表面（ｒｏｕｇｈｅｎｅｄ ｓｕｒｆａｃｅ）が化学的エッチングにより第３ＬＥＤスタック１４３０の上部表面上に形成される。しかし、本発明の概念はこれに限定されず、それぞれのＬＥＤスタックの上部および下部表面の半導体タイプが代替的に配列されてもよい。
第１ＬＥＤスタック１２３０は、支持基板１５１０近傍に配置され、第２ＬＥＤスタック１３３０は、第１ＬＥＤスタック１２３０上に配置され、第３ＬＥＤスタック１４３０は、第２ＬＥＤスタック１３３０上に配置される。第１ＬＥＤスタック１２３０が第２および第３ＬＥＤスタック１３３０および１４３０よりも長い波長を有する光を放射するため、第１ＬＥＤスタック１２３０から発生した光は、第２および第３ＬＥＤスタック１３３０および１４３０を介して外部に放射される。また、第２ＬＥＤスタック１３３０が第３ＬＥＤスタック１４３０より長い波長を有する光を放射するため、第２ＬＥＤスタック１３３０から発生した光は、第３ＬＥＤスタック１４３０を介して外部に放射される。
反射電極１２５０は、第１ＬＥＤスタック１２３０のｐ型半導体層とのオーミック接触を形成し、第１ＬＥＤスタック１２３０から発生した光を反射させる。例えば、反射電極１２５０は、オーミック接触層１２５０ａおよび反射層１２５０ｂを含むことができる。
オーミック接触層１２５０ａは、第１ＬＥＤスタック１２３０のｐ型半導体層と部分的に接触する。オーミック接触層１２５０ａによる光の吸収を防止するために、オーミック接触層１２５０ａがｐ型半導体層を接触する領域は、ｐ型半導体層の全面積の５０％を超えることはできない。反射層１２５０ｂは、オーミック接触層１２５０ａおよび絶縁層１２７０を覆う。図１９に示すように、反射層１２５０ｂは、実質的に全体オーミック接触層１２５０ａを覆うことができるが、これに限定されない。代替的に、反射層１２５０ｂは、オーミック接触層１２５０ａの一部を覆うことができる。
反射層１２５０ｂが絶縁層１２７０を覆うため、全方向反射器（ｏｍｎｉｄｉｒｅｃｔｉｏｎａｌ ｒｅｆｌｅｃｔｏｒ）は、比較的高い屈折率を有する第１ＬＥＤスタック１２３０と、比較的低い屈折率を有する絶縁層１２７０および反射層１２５０ｂの積層構造によって形成される。反射層１２５０ｂは、第１ＬＥＤスタック１２３０の面積の５０％以上または第１ＬＥＤスタック１２３０の大部分を覆い、これによって、発光効率を向上させることができる。
オーミック接触層１２５０ａおよび反射層１２５０ｂは、Ａｕを含み得る金属層であってもよい。反射層１２５０ｂは、第１ＬＥＤスタック１２３０から発生した光、例えば、赤色光に対して比較的高い反射率を有する金属で形成される。他方、反射層１２５０ｂは、第２および第３ＬＥＤスタック１３３０および１４３０から発生して支持基板１５１０に向かって進行する光の干渉を減少させるように、第２ＬＥＤスタック１３３０および第３ＬＥＤスタック１４３０から発生した光、例えば、緑色光または青色光に対して比較的低い反射率を有する金属で形成されてもよい。
絶縁層１２７０は、支持基板１５１０と第１ＬＥＤスタック１２３０との間に介在し、第１ＬＥＤスタック１２３０を露出させる開口を有する。オーミック接触層１２５０ａは、絶縁層１２７０の開口で第１ＬＥＤスタック１２３０に接続される。
オーミック電極１２９０は、第１ＬＥＤスタック１２３０の上部表面に配置される。オーミック電極１２９０のオーミック接触抵抗を減少させるために、オーミック接触部分１２３０ａは、第１ＬＥＤスタック１２３０の上部表面から突出してもよい。オーミック電極１２９０は、オーミック接触部分１２３０ａ上に配置される。
第２－ｐ透明電極１３５０は、第２ＬＥＤスタック１３３０のｐ型半導体層とのオーミック接触を形成する。第２－ｐ透明電極１３５０は、赤色光および緑色光に対して透過性である金属層または導電性酸化物層で構成される。
また、第３－ｐ透明電極１４５０は、第３ＬＥＤスタック１４３０のｐ型半導体層とのオーミック接触を形成する。第３－ｐ透明電極１４５０は、赤色光、緑色光および青色光に対して透過性である金属層または導電性酸化物層を含むことができる。
反射電極１２５０、第２－ｐ透明電極１３５０、および第３－ｐ透明電極１４５０は、対応するＬＥＤスタックのｐ型半導体層とのオーミック接触による電流拡散を助けることができる。
第１カラーフィルタ１３７０は、第１ＬＥＤスタック１２３０と第２ＬＥＤスタック１３３０との間に介在してもよい。第２カラーフィルタ１４７０は、第２ＬＥＤスタック１３３０と第３ＬＥＤスタック１４３０との間に介在してもよい。第１カラーフィルタ１３７０は、第１ＬＥＤスタック１２３０から発生した光を透過させるが、第２ＬＥＤスタック１３３０から発生した光は反射させる。第２カラーフィルタ１４７０は、第１および第２ＬＥＤスタック１２３０および１３３０から発生した光を透過させるが、第３ＬＥＤスタック１４３０から発生した光は反射させる。このように、第１ＬＥＤスタック１２３０から発生した光は、第２ＬＥＤスタック１３３０および第３ＬＥＤスタック１４３０を介して外部に放射され、第２ＬＥＤスタック１３３０から発生した光は、第３ＬＥＤスタック１４３０を介して外部に放射される。また、第２ＬＥＤスタック１３３０から発生した光は、第１ＬＥＤスタック１２３０に流入することが防止可能であり、第３ＬＥＤスタック１４３０から発生した光が第２ＬＥＤスタック１３３０に流入することが防止され、これによって、光損失を防止することができる。
一部の例示的な実施例において、第１カラーフィルタ１３７０は、第３ＬＥＤスタック１４３０から発生した光を反射させることができる。
第１および第２カラーフィルタ１３７０および１４７０は、例えば、低周波帯域で、すなわち長波長帯域で光を透過させる低周波通過フィルタ、予め定められた波長帯域での光を透過させる帯域通過フィルタ、および予め定められた波長帯域での光が通過するのを防止する帯域阻止フィルタであってもよい。特に、第１および第２カラーフィルタ１３７０および１４７０のそれぞれは、分布ブラッグ反射器（ＤＢＲ）を含むことができる。分布ブラッグ反射器は、異なる屈折率を有する絶縁層、例えば、ＴｉＯ2およびＳｉＯ2を積み上げて交互に積層することにより形成できる。また、分布ブラッグ反射器の阻止帯域は、ＴｉＯ2およびＳｉＯ2層の厚さを調節することにより制御可能である。低周波通過フィルタおよび帯域通過フィルタはさらに、異なる屈折率を有する絶縁層を積み上げて交互に積層することにより形成できる。
第１ボンディング層１５３０は、第１ＬＥＤスタック１２３０を支持基板１５１０に結合する。図１９に示すように、反射電極１２５０は、第１ボンディング層１５３０に隣接していてもよい。第１ボンディング層１５３０は、光透過性または不透過性層であってもよい。
第２ボンディング層１５５０は、第２ＬＥＤスタック１３３０を第１ＬＥＤスタック１２３０に結合する。図１９に示すように、第２ボンディング層１５５０は、第１ＬＥＤスタック１２３０および第１カラーフィルタ１３７０に隣接していてもよい。オーミック電極１２９０は、第２ボンディング層１５５０で覆われる。第２ボンディング層１５５０は、第１ＬＥＤスタック１２３０から発生した光を透過させる。第２ボンディング層１５５０は、例えば、光透過性スピンオンガラス（ｌｉｇｈｔ ｔｒａｎｓｍｉｓｓｉｖｅ ｓｐｉｎ－ｏｎ－ｇｌａｓｓ）で形成される。
第３ボンディング層１５７０は、第３ＬＥＤスタック１４３０を第２ＬＥＤスタック１３３０に結合する。図１９に示すように、第３ボンディング層１５７０は、第２ＬＥＤスタック１３３０および第２カラーフィルタ１４７０に隣接していてもよい。しかし、本発明の概念はこれに限定されない。例えば、透過性導電層が第２ＬＥＤスタック１３３０上に配置される。第３ボンディング層１５７０は、第１ＬＥＤスタック１２３０および第２ＬＥＤスタック１３３０から発生した光を透過させる。第３ボンディング層１５７０は、例えば、光透過性スピンオンガラスで形成される。
図２０Ａ、図２０Ｂ、図２０Ｃ、図２０Ｄ、および図２０Ｅは、例示的な実施例によるディスプレイのための発光ダイオードスタックを製造する方法を示す概略断面図である。
図２０Ａを参照すれば、第１ＬＥＤスタック１２３０は、第１基板１２１０上に成長する。第１基板１２１０は、例えば、ＧａＡｓ基板であってもよい。第１ＬＥＤスタック１２３０は、ＡｌＧａＩｎＰ系半導体層で形成され、ｎ型半導体層、活性層、およびｐ型半導体層を含む。
絶縁層１２７０は、第１ＬＥＤスタック１２３０上に形成され、開口を形成するようにパターニングされる。例えば、ＳｉＯ2層が第１ＬＥＤスタック１２３０上に形成され、フォトレジストがＳｉＯ2層上に蒸着され、フォトレジストパターンを形成するようにフォトリソグラフィーおよび現像が続く。その後、ＳｉＯ2層がエッチングマスクとして用いられたフォトレジストパターンを介してパターニングされ、これによって、絶縁層１２７０を形成する。
その後、オーミック接触層１２５０ａが絶縁層１２７０の開口で形成される。オーミック接触層１２５０ａは、リフトオフ工程などにより形成される。オーミック接触層１２５０ａが形成された後に、反射層１２５０ｂがオーミック接触層１２５０ａおよび絶縁層１２７０を覆うように形成される。反射層１２５０ｂは、リフトオフ工程などにより形成される。反射層１２５０ｂは、図２０Ａに示すように、オーミック接触層１２５０ａの一部またはその全体を覆うことができる。オーミック接触層１２５０ａおよび反射層１２５０ｂは、反射電極１２５０を形成する。
反射電極１２５０は、第１ＬＥＤスタック１２３０のｐ型半導体層とのオーミック接触を形成するので、以下、第１－ｐ反射電極１２５０と称される。
図２０Ｂを参照すれば、第２ＬＥＤスタック１３３０が第２基板１３１０上に成長し、第２－ｐ透明電極１３５０および第１カラーフィルタ１３７０が第２ＬＥＤスタック１３３０上に形成される。第２ＬＥＤスタック１３３０は、ＧａＮ系半導体層で形成され、ＧａＩｎＮ井戸層を含む。第２基板１３１０は、ＧａＮ系半導体層がその上に成長できる基板であり、第１基板１２１０とは異なる。第２ＬＥＤスタック１３３０のためのＧａＩｎＮの組成比は、第２ＬＥＤスタック１３３０が緑色光を放射するように決定できる。第２－ｐ透明電極１３５０は、第２ＬＥＤスタック１３３０のｐ型半導体層とのオーミック接触を形成する。
図２０Ｃを参照すれば、第３ＬＥＤスタック１４３０が第３基板１４１０上に成長し、第３－ｐ透明電極１４５０および第２カラーフィルタ１４７０が第３ＬＥＤスタック１４３０上に形成される。第３ＬＥＤスタック１４３０は、ＧａＮ系半導体層で形成され、ＧａＩｎＮ井戸層を含む。第３基板１４１０は、ＧａＮ系半導体層がその上に成長できる基板であり、第１基板１２１０とは異なる。第３ＬＥＤスタック１４３０のためのＧａＩｎＮの組成比は、第３ＬＥＤスタック１４３０が青色光を放射するように決定できる。第３－ｐ透明電極１４５０は、第３ＬＥＤスタック１４３０のｐ型半導体層とのオーミック接触を形成する。
第１カラーフィルタ１３７０および第２カラーフィルタ１４７０は、図１９を参照して説明したものと実質的に同一であり、重複を避けるために繰り返しの説明は省略される。
このように、第１ＬＥＤスタック１２３０、第２ＬＥＤスタック１３３０、および第３ＬＥＤスタック１４３０は、異なる基板上に成長可能であり、その形成順序は特定の順序に限定されない。
図２０Ｄを参照すれば、第１ＬＥＤスタック１２３０は、第１ボンディング層１５３０を介して支持基板１５１０に結合される。第１ボンディング層１５３０は、支持基板１５１０上に予め形成され、反射電極１２５０は、支持基板１５１０に向かうように第１ボンディング層１５３０にボンディングされてもよい。第１基板１２１０は、化学的エッチングなどにより第１ＬＥＤスタック１２３０から除去される。したがって、第１ＬＥＤスタック１２３０のｎ型半導体層の上部表面が露出する。
その後、オーミック電極１２９０が第１ＬＥＤスタック１２３０の露出した領域に形成される。オーミック電極１２９０のオーミック接触抵抗を減少させるために、オーミック電極１２９０を熱処理することができる。オーミック電極１２９０は、それぞれのピクセル領域に対応するようにそれぞれのピクセル領域に形成される。
図２０Ｅを参照すれば、第２ＬＥＤスタック１３３０は、オーミック電極１２９０が形成される第１ＬＥＤスタック１２３０に第２ボンディング層１５５０を介して結合される。第１カラーフィルタ１３７０は、第１ＬＥＤスタック１２３０に向かうように第２ボンディング層１５５０にボンディングされる。第２ボンディング層１５５０が第１ＬＥＤスタック１２３０上に予め形成されて、第１カラーフィルタ１３７０は、第２ボンディング層１５５０に向かいこれにボンディングされてもよい。第２基板１３１０は、レーザリフトオフまたは化学的リフトオフ工程により第２ＬＥＤスタック１３３０から分離できる。
その後、図１９および図２０Ｃを参照すれば、第３ＬＥＤスタック１４３０は、第３ボンディング層１５７０を介して第２ＬＥＤスタック１３３０に結合される。第２カラーフィルタ１４７０は、第２ＬＥＤスタック１３３０に向かうように第３ボンディング層１５７０にボンディングされる。第３ボンディング層１５７０が予め第２ＬＥＤスタック１３３０上に配置可能で、第２カラーフィルタ１４７０は、第３ボンディング層１５７０に向かいこれにボンディングされてもよい。第３基板１４１０は、レーザリフトオフまたは化学的リフトオフ工程により第３ＬＥＤスタック１４３０から分離できる。このように、ディスプレイのための発光ダイオードスタックは、図１９に示すように形成され、外部に露出する第３ＬＥＤスタック１４３０のｎ型半導体層を有する。
例示的な実施例によるディスプレイ装置は、支持基板１５１０上の第１～第３ＬＥＤスタック１２３０、１３３０および１４３０のスタックをピクセル単位でパターニングし、次いで、相互接続により第１～第３ＬＥＤスタックを互いに接続することにより提供できる。以下、例示的な実施例によるディスプレイ装置について説明する。
図２１は、例示的な実施例によるディスプレイ装置の概略回路図であり、図２２は、例示的な実施例によるディスプレイ装置の概略平面図である。
図２１および図２２を参照すれば、例示的な実施例によるディスプレイ装置は、パッシブマトリクス方式（ｐａｓｓｉｖｅ ｍａｔｒｉｘ ｍａｎｎｅｒ）で動作できる。
例えば、図１９のディスプレイのための発光ダイオードスタックが垂直に積層された第１～第３ＬＥＤスタック１２３０、１３３０および１４３０を含むため、１つのピクセルは、３つの発光ダイオードＲ、ＧおよびＢを含むことができる。第１発光ダイオードＲは、第１ＬＥＤスタック１２３０に対応することができ、第２発光ダイオードＧは、第２ＬＥＤスタック１３３０に対応することができ、第３発光ダイオードＢは、第３ＬＥＤスタック１４３０に対応することができる。
図２１および図２２で、１つのピクセルは、第１～第３発光ダイオードＲ、ＧおよびＢを含み、そのそれぞれは、サブピクセルに対応する。第１～第３発光ダイオードＲ、ＧおよびＢのアノードは、共通ライン、例えば、データラインに接続され、そのカソードは、他のライン、例えば、スキャンラインに接続される。より具体的には、第１ピクセルにおいて、第１～第３発光ダイオードＲ、ＧおよびＢのアノードは、共通にデータラインＶｄａｔａ１に接続され、そのカソードは、スキャンラインＶｓｃａｎ１－１、Ｖｓｃａｎ１－２およびＶｓｃａｎ１－３にそれぞれ接続される。このように、それぞれのピクセルにおける発光ダイオードＲ、ＧおよびＢは、独立して駆動可能である。
また、それぞれの発光ダイオードＲ、ＧおよびＢは、パルス幅変調によって、または電流の大きさを変更することにより駆動され、これによって、それぞれのサブピクセルの明るさを制御することができる。
図２２を参照すれば、複数のピクセルは、図１９を参照して説明された発光ダイオードスタック１０００をパターニングすることにより形成され、それぞれのピクセルは、反射電極１２５０および接続線１７１０、１７３０および１７５０に接続される。図２１に示すように、反射電極１２５０は、データラインＶｄａｔａとして使用可能であり、接続線１７１０、１７３０および１７５０は、スキャンラインとして形成される。
ピクセルは、それぞれのピクセルの発光ダイオードＲ、ＧおよびＢのアノードが反射電極１２５０に共通に接続され、そのカソードが互いに分離された接続線１７１０、１７３０および１７５０に接続されるマトリクス状に配列される。ここで、接続線１７１０、１７３０、１７５０は、スキャンラインＶｓｃａｎとして使用できる。
図２３は、図２２のディスプレイ装置の１つのピクセルの拡大平面図であり、図２４は、図２３の線Ａ－Ａに沿った概略断面図であり、図２５は、図２３の線Ｂ－Ｂに沿った概略断面図である。
図２２、図２３、図２４および図２５を参照すれば、それぞれのピクセルにおいて、反射電極１２５０の一部、第１ＬＥＤスタック１２３０の上部表面に形成されたオーミック電極１２９０、第２－ｐ透明電極１３５０の一部、第２ＬＥＤスタック１３３０の上部表面の一部、第３－ｐ透明電極１４５０の一部、および第３ＬＥＤスタック１４３０の上部表面は外部に露出する。
第３ＬＥＤスタック１４３０は、その上部表面上の粗面化表面１４３０ａを有することができる。粗面化表面１４３０ａは、図２４に示すように、第３ＬＥＤスタック１４３０の上部表面の全体上に形成されるか、またはその一部領域に形成される。
下部絶縁層１６１０は、それぞれのピクセルの側部表面を覆うことができる。下部絶縁層１６１０は、ＳｉＯ2のような光透過性材料で形成される。この場合に、下部絶縁層１６１０は、第３ＬＥＤスタック１４３０の全体上部表面を覆うことができる。代替的に、下部絶縁層１６１０は、第１～第３ＬＥＤスタック１２３０、１３３０および１４３０の側部表面に向かって進行する光を反射させる分布ブラッグ反射器を含むことができる。この場合に、下部絶縁層１６１０は、第３ＬＥＤスタック１４３０の上部表面を部分的に露出させる。
下部絶縁層１６１０は、第３ＬＥＤスタック１４３０の上部表面を露出させる開口１６１０ａと、第２ＬＥＤスタック１３３０の上部表面を露出させる開口１６１０ｂと、第１ＬＥＤスタック１２３０のオーミック電極１２９０を露出させる開口１６１０ｃ（図２６Ｈ参照）と、第３－ｐ透明電極１４５０を露出させる開口１６１０ｄと、第２－ｐ透明電極１３５０を露出させる開口１６１０ｅと、第１－ｐ反射電極１２５０を露出させる開口１６１０ｆとを含むことができる。
接続線１７１０および１７５０は、支持基板１５１０上で第１～第３ＬＥＤスタック１２３０、１３３０および１４３０近傍に形成され、第１－ｐ反射電極１２５０から絶縁されるように下部絶縁層１６１０上に配置される。接続部分７７ａは、第３－ｐ透明電極１４５０を反射電極１２５０に接続し、接続部分７７ｂは、第２－ｐ透明電極１３５０を反射電極１２５０に接続して、第１ＬＥＤスタック１２３０、第２ＬＥＤスタック１３３０、および第３ＬＥＤスタック１４３０のアノードは、反射電極１２５０に共通に接続される。
接続部分１７１０ａは、第３ＬＥＤスタック１４３０の上部表面を接続線１７１０に接続し、接続部分１７５０ａは、第１ＬＥＤスタック１２３０のオーミック電極１２９０を接続線１７５０に接続する。
上部絶縁層１８１０は、第３ＬＥＤスタック１４３０の上部表面を覆うように接続線１７１０、１７３０および下部絶縁層１６１０上に配置される。上部絶縁層１８１０は、第２ＬＥＤスタック１３３０の上部表面を部分的に露出させる開口１８１０ａを有することができる。
接続線１７３０は、上部絶縁層１８１０上に配置され、接続部分１７３０ａは、第２ＬＥＤスタック１３３０の上部表面を接続線１７３０に接続することができる。接続部分１７３０ａは、接続線１７５０の上部部分を通過することができ、上部絶縁層１８１０によって接続線１７５０から絶縁される。
図示の例示的な実施例によるそれぞれのピクセルの電極がデータラインおよびスキャンラインに接続されると説明されたが、多様な実現が可能である。また、接続線１７１０および１７５０が下部絶縁層１６１０に形成され、接続線１７３０が上部絶縁層１８１０に形成されると説明されたが、本発明の概念はこれに限定されない。例えば、それぞれの接続線１７１０、１７３０および１７５０は、下部絶縁層１６１０上に形成され、接続線１７３０を露出させる開口を有し得る上部絶縁層１８１０で覆われる。この構造において、接続部分１７３０ａは、第２ＬＥＤスタック１３３０の上部表面を上部絶縁層１８１０の開口を介して接続線１７３０に接続することができる。
代替的に、接続線１７１０、１７３０および１７５０は、支持基板１５１０の内部に形成され、下部絶縁層１６１０上の接続部分１７１０ａ、１７３０ａおよび１７５０ａは、オーミック電極１２９０、第２ＬＥＤスタック１３３０の上部表面、および第３ＬＥＤスタック１４３０の上部表面を接続線１７１０、１７３０および１７５０に接続することができる。
図２６Ａ～図２６Ｋは、例示的な実施例による図２３のピクセルを含むディスプレイ装置を製造する方法を示す概略平面図である。
まず、図１９に示す発光ダイオードスタック１０００が用意される。
その後、図２６Ａを参照すれば、粗面化表面１４３０ａが第３ＬＥＤスタック１４３０の上部表面に形成される。粗面化表面１４３０ａは、それぞれのピクセル領域に対応するように第３ＬＥＤスタック１４３０の上部表面上に形成される。粗面化表面１４３０ａは、化学的エッチング、例えば、光増強化学的エッチング（ｐｈｏｔｏ－ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｅｔｃｈｉｎｇ、ＰＥＣ）などにより形成可能である。
粗面化表面１４３０ａは、後続の工程でエッチングされる第３ＬＥＤスタック１４３０の領域を考慮してそれぞれのピクセル領域で部分的に形成されてもよいが、これに限定されない。代替的に、粗面化表面１４３０ａは、第３ＬＥＤスタック１４３０の全体上部表面上に形成されてもよい。
図２６Ｂを参照すれば、それぞれのピクセルにおいて第３ＬＥＤスタック１４３０の周辺領域は、第３－ｐ透明電極１４５０を露出させるようにエッチングによって除去される。図２６Ｂに示すように、第３ＬＥＤスタック１４３０は、長方形状または正方形状を有するように保持できる。第３ＬＥＤスタック１４３０は、その周縁に沿って複数の陥没部を有することができる。
図２６Ｃを参照すれば、第２ＬＥＤスタック１３３０の上部表面は、第３ＬＥＤスタック１４３０の１つの陥没部以外の領域に露出した第３－ｐ透明電極１４５０を除去することにより露出する。したがって、第２ＬＥＤスタック１３３０の上部表面は、第３ＬＥＤスタック１４３０の周囲に、そして第３－ｐ透明電極１４５０が部分的に残っている陥没部を排除した他の陥没部に露出する。
図２６Ｄを参照すれば、第２－ｐ透明電極１３５０は、第３ＬＥＤスタック１４３０の他の陥没部以外の領域に露出した第２ＬＥＤスタック１３３０を除去することにより露出する。
図２６Ｅを参照すれば、オーミック電極１２９０は、第３ＬＥＤスタック１４３０の他の陥没部以外の領域に露出した第２－ｐ透明電極１３５０を除去することにより、第１ＬＥＤスタック１２３０の上部表面とともに露出する。この場合に、オーミック電極１２９０は、１つの陥没部に露出してもよい。したがって、第１ＬＥＤスタック１２３０の上部表面は、第３ＬＥＤスタック１４３０の周囲に露出し、オーミック電極１２９０の上部表面は、第３ＬＥＤスタック１４３０に形成された陥没部のうちの少なくとも１つに露出する。
図２６Ｆを参照すれば、反射電極１２５０は、１つの陥没部に露出したオーミック電極１２９０以外の第１ＬＥＤスタック１２３０の露出した部分を除去することにより露出する。反射電極１２５０は、第３ＬＥＤスタック１４３０の周囲に露出する。
図２６Ｇを参照すれば、線形接続線は、反射電極１２５０をパターニングすることにより形成される。ここで、支持基板１５１０が露出してもよい。反射電極１２５０は、マトリクスに配列されたピクセルのうちの１行（ｒｏｗ）に配列されたピクセルを互いに接続することができる（図２２参照）。
図２６Ｈを参照すれば、下部絶縁層１６１０（図２４および図２５参照）は、ピクセルを覆うように形成される。下部絶縁層１６１０は、反射電極１２５０および第１～第３ＬＥＤスタック１２３０、１３３０および１４３０の側部表面を覆う。また、下部絶縁層１６１０は、第３ＬＥＤスタック１４３０の上部表面を少なくとも部分的に覆うことができる。下部絶縁層１６１０がＳｉＯ2層のような透過性層であれば、下部絶縁層１６１０は、第３ＬＥＤスタック１４３０の全体上部表面を覆うことができる。代替的に、下部絶縁層１６１０が分布ブラッグ反射器を含む場合、下部絶縁層１６１０は、光が外部に放射できるように第３ＬＥＤスタック１４３０の上部表面を少なくとも部分的に露出させてもよい。
下部絶縁層１６１０は、第３ＬＥＤスタック１４３０を露出させる開口１６１０ａと、第２ＬＥＤスタック１３３０を露出させる開口１６１０ｂと、オーミック電極１２９０を露出させる開口１６１０ｃと、第３－ｐ透明電極１４５０を露出させる開口１６１０ｄと、第２－ｐ透明電極１３５０を露出させる開口１６１０ｅと、反射電極１２５０を露出させる開口１６１０ｆとを含むことができる。１つ以上の開口１６１０ｆは、反射電極１２５０を露出させるように形成できる。
図２６Ｉを参照すれば、接続線１７１０および１７５０および接続部分１７１０ａ、１７５０ａ、１７７０ａ、１７７０ｂが形成される。これらは、リフトオフ工程などにより形成できる。接続線１７１０および１７５０は、下部絶縁層１６１０によって反射電極１２５０から絶縁される。接続部分１７１０ａは、第３ＬＥＤスタック１４３０を接続線１７１０に電気的に接続し、接続部分１７５０ａは、オーミック電極１２９０を接続線１７５０に接続して、第１ＬＥＤスタック１２３０は、接続線１７５０に電気的に接続される。接続部分１７７０ａは、第３－ｐ透明電極１４５０を第１－ｐ反射電極１２５０に電気的に接続し、接続部分１７７０ｂは、第２－ｐ透明電極１３５０を第１－ｐ反射電極１２５０に電気的に接続する。
図２６Ｊを参照すれば、上部絶縁層１８１０（図２４および図２５参照）は、接続線１７１０および１７５０および接続部分１７１０ａ、１７５０ａ、１７７０ａ、１７７０ｂを覆う。上部絶縁層１８１０はさらに、第３ＬＥＤスタック１４３０の全体上部表面を覆うことができる。上部絶縁層１８１０は、第２ＬＥＤスタック１３３０の上部表面を露出させる開口１８１０ａを有する。上部絶縁層１８１０は、例えば、シリコン酸化物またはシリコン窒化物で形成され、分布ブラッグ反射器を含むことができる。上部絶縁層１８１０が分布ブラッグ反射器を含む場合、上部絶縁層１８１０が第３ＬＥＤスタック１４３０の上部表面の少なくとも一部を露出させることが可能で、光は外部に放射できる。
図２６Ｋを参照すれば、接続線１７３０および接続部分１７３０ａが形成される。接続線１７５０および接続部分１７５０ａは、リフトオフ工程などにより形成できる。接続線１７３０は、上部絶縁層１８１０上に配置され、反射電極１２５０および接続線１７１０および１７５０から絶縁される。接続部分１７３０ａは、第２ＬＥＤスタック１３３０を接続線１７３０に電気的に接続する。また、接続部分１７３０ａは、接続線１７５０の上部部分を通過することができ、上部絶縁層１８１０によって接続線１７５０から絶縁される。
このように、図４０に示すようなピクセル領域が形成される。加えて、図２２に示すように、複数のピクセルが支持基板１５１０上に形成され、パッシブマトリクス方式で動作するように反射電極１２５０と接続線１７１０、１７３０および１７５０によって互いに接続される。
上記でディスプレイ装置がパッシブマトリクス方式で動作するように構成されると説明されたが、本発明の概念はこれに限定されない。より具体的には、一部の例示的な実施例によるディスプレイ装置は、図１９に示す発光ダイオードスタックを用いてパッシブマトリクス方式で動作するように多様な方式で製造できる。
例えば、接続線１７３０が上部絶縁層１８１０上に形成されるものとして示されているが、接続線１７３０は、下部絶縁層１６１０上で接続線１７１０および１７５０と併せて形成され、接続部分１７３０ａは、第２ＬＥＤスタック１３３０を接続線１７３０に接続するように上部絶縁層１８１０上に形成されてもよい。代替的に、接続線１７１０、１７３０、１７５０は、支持基板１５１０の内部に配置されてもよい。
図２７は、他の例示的な実施例によるディスプレイ装置の概略回路図である。例示的な実施例によるディスプレイ装置は、アクティブマトリクス方式で駆動できる。
図２７を参照すれば、例示的な実施例による駆動回路は、少なくとも２つのトランジスタＴｒ１、Ｔｒ２およびキャパシタを含む。電源が選択ラインＶｒｏｗ１～Ｖｒｏｗ３に接続され、電圧がデータラインＶｄａｔａ１～Ｖｄａｔａ３に印加されるとき、電圧は、対応する発光ダイオードに印加される。また、対応するキャパシタは、Ｖｄａｔａ１～Ｖｄａｔａ３の値に応じて充電される。トランジスタＴｒ２のターンオン状態がキャパシタの充電された電圧によって保持できるため、キャパシタの電圧は、Ｖｒｏｗ１に供給された電力が遮断される時にも保持されて発光ダイオードＬＥＤ１～ＬＥＤ３に印加される。加えて、発光ダイオードＬＥＤ１～ＬＥＤ３で流れる電流は、Ｖｄａｔａ１～Ｖｄａｔａ３の値に応じて異なってもよい。電流は、光が持続的に放射されるようにＶｄｄを介して持続的に供給できる。
トランジスタＴｒ１、Ｔｒ２およびキャパシタは、支持基板１５１０の内部に形成される。例えば、シリコン基板上に形成された薄膜トランジスタは、アクティブマトリクス駆動のために使用できる。
発光ダイオードＬＥＤ１～ＬＥＤ３は、１つのピクセルで積層された第１～第３ＬＥＤスタック１２３０、１３３０および１４３０にそれぞれ対応することができる。第１～第３ＬＥＤスタックのアノードは、トランジスタＴｒ２に接続され、そのカソードは、接地に接続される。
図４４では例示的な実施例によるアクティブマトリクス駆動のための回路を示したが、他の類型の回路が使用されてもよい。また、発光ダイオードＬＥＤ１～ＬＥＤ３のアノードが異なるトランジスタＴｒ２に接続されると説明され、そのカソードが接地に接続されると説明されたが、本発明の概念はこれに限定されず、発光ダイオードのアノードは、電流供給源Ｖｄｄに接続され、そのカソードは、異なるトランジスタに接続されてもよい。
図２８は、他の例示的な実施例によるディスプレイ装置のピクセルの概略平面図である。本明細書で記述されたピクセルは、支持基板１５１１上に配列された複数のピクセルの１つであってもよい。
図２８を参照すれば、例示的な実施例によるピクセルは、支持基板１５１１がトランジスタおよびキャパシタを含む薄膜トランジスタパネルであり、反射電極が第１ＬＥＤスタックの下部領域に配置されたことを除けば、図２２～図２５を参照して説明したピクセルと実質的に類似している。
第３ＬＥＤスタックのカソードは、接続部分１７１１ａを介して支持基板１５１１に接続される。例えば、図２７に示すように、第３ＬＥＤスタックのカソードは、支持基板１５１１に対する電気接続により接地に接続される。第２ＬＥＤスタックおよび第１ＬＥＤスタックのカソードは、接続部分１７３１ａおよび１７５１ａを経由した支持基板１５１１に対する電気接続により接地にさらに接続されてもよい。
反射電極は、支持基板１５１１の内部のトランジスタＴｒ２（図２７参照）に接続される。第３－ｐ透明電極および第２－ｐ透明電極がさらに接続部分１７１１ｂおよび１７３１ｂを介して支持基板１５１１の内部のトランジスタＴｒ２（図２７参照）に接続される。
この方式により、第１～第３ＬＥＤスタックは互いに接続され、これによって、図２７に示すように、アクティブマトリクス駆動のための回路を構成する。
図２８では例示的な実施例によるアクティブマトリクス駆動のためのピクセルの電気的接続を示したが、本発明の概念はこれに限定されず、ディスプレイ装置のための回路は、多様な方式でアクティブマトリクス駆動のための多様な回路に変形可能である。
また、図１９の反射電極１２５０、第２－ｐ透明電極１３５０、および第３－ｐ透明電極１４５０が第１ＬＥＤスタック１２３０、第２ＬＥＤスタック１３３０、および第３ＬＥＤスタック１４３０のそれぞれの対応するｐ型半導体層とのオーミック接触を形成し、オーミック電極１２９０が第１ＬＥＤスタック１２３０のｎ型半導体層とのオーミック接触を形成するが、第２ＬＥＤスタック１３３０および第３ＬＥＤスタック１４３０のそれぞれのｎ型半導体層には別個のオーミック接触層が提供されない。ピクセルが２００μｍ以下の小さいサイズを有する場合、ｎ型半導体層で別途のオーミック接触層の形成なくても電流拡散における困難が少ない。しかし、一部の実施例によれば、電流拡散を確保するために、それぞれのＬＥＤスタックのｎ型半導体層上に透明電極層が配置される。
また、第１～第３ＬＥＤスタック１２３０、１３３０および１４３０がボンディング層１５３０、１５５０および１５７０を介して互いに結合されたが、本発明の概念はこれに限定されず、第１～第３ＬＥＤスタック１２３０、１３３０および１４３０は、多様な順序で、そして多様な構造を用いて互いに結合されてもよい。
例示的な実施例によれば、ディスプレイのための発光ダイオードスタック１０００を用いてウエハレベルで複数のピクセルを形成することが可能なため、発光ダイオードの個別的な実装を不要にしてもよい。加えて、例示的な実施例による発光ダイオードスタックは、第１～第３ＬＥＤスタック１２３０、１３３０および１４３０が垂直方向に積層され、限られたピクセル面積においてサブピクセルのための面積を確保する構造を有する。また、例示的な実施例による発光ダイオードスタックは、第１ＬＥＤスタック１２３０、第２ＬＥＤスタック１３３０および第３ＬＥＤスタック１４３０から発生した光が外部に放射されることを可能にし、これによって、光損失を減少させる。
図２９は、例示的な実施例によるディスプレイのための発光ダイオードスタック２０００の概略断面図である。
例示的な実施例によるディスプレイのための発光ダイオードスタックは、第１ＬＥＤスタックと、第１ＬＥＤスタック上に配置された第２ＬＥＤスタックと、第２ＬＥＤスタック上に配置された第３ＬＥＤスタックとを含み、ここで、第１ＬＥＤスタックから発生した光は、第２ＬＥＤスタックおよび第３ＬＥＤスタックを介して外部に放射され、第２ＬＥＤスタックから発生した光は、第３ＬＥＤスタックを介して外部に放射される。
第１～第３ＬＥＤスタックが積み上げられて積層される方式により、発光ダイオードスタックは、ピクセル面積を増加させることなく、それぞれのサブピクセルの発光面積を増加させることができる。より具体的には、第１ＬＥＤスタックから発生した光は、第２ＬＥＤスタックおよび第３ＬＥＤスタックを介して外部に放射され、第２ＬＥＤスタックから発生した光は、第３ＬＥＤスタックを介して外部に放射され、これによって、発光効率を向上させることができる。
第１ＬＥＤスタックから発生した光は、第２ＬＥＤスタックから発生した光より長い波長を有することができ、第２ＬＥＤスタックから発生した光は、第３ＬＥＤスタックから発生した光より長い波長を有することができる。したがって、第１ＬＥＤスタックから発生した光は、第２ＬＥＤスタックおよび第３ＬＥＤスタックを介して外部に放射され、第２ＬＥＤスタックから発生した光は、第３ＬＥＤスタックを介して外部に放射される。例えば、第１、第２および第３ＬＥＤスタックは、それぞれ赤色光、緑色光、および青色光を放射することができる。しかし、本発明の概念は、異なるカラーの光を放射するＬＥＤスタックの積層順序に限定されない。例えば、第１、第２および第３ＬＥＤスタックがマイクロＬＥＤを用いる場合、第１ＬＥＤスタックは、赤色、緑色または青色光のうちの任意の１つを放射することができ、第２および第３ＬＥＤスタックは、マイクロＬＥＤの小型フォームファクタによって、ＬＥＤスタック間の動作に悪影響を及ぼしたり、その間のカラーフィルタを要求することなく、それぞれ赤色、緑色および青色光のうちの残りの光を放射したりすることができる。
第２ＬＥＤスタックから発生した光の一部は、第１ＬＥＤスタックで光を発生させるために第１ＬＥＤスタックに入ることができ、第３ＬＥＤスタックから発生した光の一部は、第２ＬＥＤスタックで光を発生させるために第２ＬＥＤスタックに入ることができる。
一部の例示的な実施例において、第２ＬＥＤスタックから発生して外部に放射される光の強度は、第２ＬＥＤスタックから発生した光によって誘発された第１ＬＥＤスタックから発生した光の強度の約１０倍以上であってもよいし、第３ＬＥＤスタックから発生して外部に放射される光の強度は、第３ＬＥＤスタックから発生した光によって誘発された第２ＬＥＤスタックから発生した光の強度の約１０倍以上であってもよい。
一般的に、第２ＬＥＤスタックから発生した光によって第１ＬＥＤスタックから光が発生するため、カラーフィルタが第２ＬＥＤスタックと第１ＬＥＤスタックとの間に介在してもよい。また、第３ＬＥＤスタックから発生した光によって第２ＬＥＤスタックから光が発生するため、カラーフィルタがさらに、第３ＬＥＤスタックと第２ＬＥＤスタックとの間に介在してもよい。
しかし、カラーフィルタが光の干渉を防止できるとはいえ、カラーフィルタを形成することは製造の複雑性を増加させるはずである。例示的な実施例によるディスプレイ装置は、ＬＥＤスタックの間にカラーフィルタを配列せず、その間で２次光の発生を抑制することができる。
一部の例示的な実施例において、ＬＥＤスタック間の光の干渉は、それぞれのＬＥＤスタックのバンドギャップを制御することにより減少可能であり、これは以下により詳細に説明する。
図２９を参照すれば、発光ダイオードスタック２０００は、支持基板２５１０、第１ＬＥＤスタック２２３０、第２ＬＥＤスタック２３３０、第３ＬＥＤスタック２４３０、反射電極２２５０、オーミック電極２２９０、第２－ｐ透明電極２３５０、第３－ｐ透明電極２４５０、絶縁層２２７０、第１ボンディング層２５３０、第２ボンディング層２５５０、および第３ボンディング層２５７０を含む。また、第１ＬＥＤスタック２２３０は、オーミック接触のためのオーミック接触部分２２３０ａを含むことができる。
支持基板２５１０は、半導体スタック２２３０、２３３０および２４３０を支持する。支持基板２５１０は、その表面またはその内部に回路を含むことができるが、本発明の概念はこれに限定されない。支持基板２５１０は、例えば、Ｓｉ基板、Ｇｅ基板、サファイア基板、パターニングされたサファイア基板、ガラス基板、またはパターニングされたガラス基板を含むことができる。
第１ＬＥＤスタック２２３０、第２ＬＥＤスタック２３３０、および第３ＬＥＤスタック２４３０のそれぞれは、ｎ型半導体層、ｐ型半導体層、およびその間に介在した活性層を含む。活性層は、多重量子井戸構造を有してもよい。
第１ＬＥＤスタック２２３０から発生した光Ｌ１は、第２ＬＥＤスタック２３３０から発生した光Ｌ２より長い波長を有し、第２ＬＥＤスタック２３３０から発生した光Ｌ２は、第３ＬＥＤスタック２４３０から発生した光Ｌ３よりも長い波長を有する。
第１ＬＥＤスタック２２３０は、赤色光を放射するように構成された無機発光ダイオードであってもよく、第２ＬＥＤスタック２３３０は、緑色光を放射するように構成された無機発光ダイオードであってもよいし、第３ＬＥＤスタック２４３０は、青色光を放射するように構成された無機発光ダイオードであってもよい。第１ＬＥＤスタック２２３０は、ＧａＩｎＰ系井戸層を含むことができ、第２ＬＥＤスタック２３３０および第３ＬＥＤスタック２４３０のそれぞれは、ＧａＩｎＮ系井戸層を含むことができる。
図２９の発光ダイオードスタック２０００では３つのＬＥＤスタック２２３０、２３３０および２４３０を含むものとして示されたが、本発明の概念は積み上げられて積層された特定の数のＬＥＤスタックに限定されない。例えば、黄色光を放射するためのＬＥＤスタックが第１ＬＥＤスタック２２３０と第２ＬＥＤスタック２３３０との間に追加されてもよい。
第１～第３ＬＥＤスタック２２３０、２３３０および２４３０のそれぞれの両面は、それぞれｎ型半導体層およびｐ型半導体層である。図２９で、第１～第３ＬＥＤスタック２２３０、２３３０および２４３０のそれぞれは、ｎ型上部表面およびｐ型下部表面を有すると記述される。第３ＬＥＤスタック２４３０がｎ型上部表面を有するため、粗面化表面が化学的エッチングなどにより第３ＬＥＤスタック２４３０の上部表面に形成される。しかし、本発明の概念はこれに限定されず、それぞれのＬＥＤスタックの上部および下部表面の半導体タイプは、代替的に形成されてもよい。
第１ＬＥＤスタック２２３０は、支持基板２５１０近傍に配置され、第２ＬＥＤスタック２３３０は、第１ＬＥＤスタック２２３０上に配置され、第３ＬＥＤスタック２４３０は、第２ＬＥＤスタック上に配置される。第１ＬＥＤスタック２２３０が第２および第３ＬＥＤスタック２３３０および２４３０よりも長い波長を有する光を放射するため、第１ＬＥＤスタック２２３０から発生した光Ｌ１は、第１および第３ＬＥＤスタック２３３０および２４３０を介して外部に放射される。また、第２ＬＥＤスタック２３３０が第３ＬＥＤスタック２４３０より長い波長を有する光を放射するため、第２ＬＥＤスタック２３３０から発生した光Ｌ２は、第３ＬＥＤスタック２４３０を介して外部に放射される。第３ＬＥＤスタック２４３０から発生した光Ｌ３は、第３ＬＥＤスタック２４３０から直接外部に放射される。
例示的な実施例において、第１ＬＥＤスタック２２３０のｎ型半導体層は、第１ＬＥＤスタック２２３０の活性層のバンドギャップより広く、第２ＬＥＤスタック２３３０の活性層のバンドギャップより狭いバンドギャップを有することができる。したがって、第２ＬＥＤスタック２３３０から発生した光の一部は、第１ＬＥＤスタック２２３０の活性層に到達する前に、第１ＬＥＤスタック２２３０のｎ型半導体層によって吸収できる。このように、第１ＬＥＤスタック２２３０の活性層で発生した光の強度は、第２ＬＥＤスタック２３３０から発生した光によって減少できる。
また、第２ＬＥＤスタック２３３０のｎ型半導体層は、第１ＬＥＤスタック２２３０および第２ＬＥＤスタック２３３０のそれぞれの活性層のバンドギャップより広く、第３ＬＥＤスタック２４３０の活性層のバンドギャップより狭いバンドギャップを有する。したがって、第３ＬＥＤスタック２４３０から発生した光の一部は、第２ＬＥＤスタック２３３０の活性層に到達する前に、第２ＬＥＤスタック２３３０のｎ型半導体層によって吸収できる。このように、第２ＬＥＤスタック２３３０または第１ＬＥＤスタック２２３０で発生した光の強度は、第３ＬＥＤスタック２４３０から発生した光によって減少できる。
第３ＬＥＤスタック２４３０のｐ型半導体層およびｎ型半導体層は、第１ＬＥＤスタック２２３０および第２ＬＥＤスタック２３３０の活性層より広いバンドギャップを有し、これによって、第１および第２ＬＥＤスタック２２３０および２３３０から発生した光は、これらを介して透過する。
例示的な実施例によれば、第１および第２ＬＥＤスタック２２３０および２３３０のｎ型半導体層またはｐ型半導体層のバンドギャップを調節することにより、ＬＥＤスタック２２３０、２３３０および２４３０間の光の干渉を減少させることが可能であり、これはカラーフィルタのような他の構成要素に対する必要性を省くことができる。例えば、第２ＬＥＤスタック２３３０から発生して外部に放射される光の強度は、第２ＬＥＤスタック２３３０から発生した光によって誘発された第１ＬＥＤスタック２２３０から発生した光の強度の約１０倍以上であってもよい。同じく、第３ＬＥＤスタック２４３０から発生して外部に放射される光の強度は、第３ＬＥＤスタック２４３０から発生した光によって誘発された第２ＬＥＤスタック２３３０から発生した光の強度の約１０倍以上であってもよい。この場合に、第３ＬＥＤスタック２４３０から発生して外部に放射される光の強度は、第３ＬＥＤスタック２４３０から発生した光によって誘発された第１ＬＥＤスタック２２３０から発生した光の強度の約１０倍以上であってもよい。したがって、光の干渉によって誘発された色不純（ｃｏｌｏｒ ｃｏｎｔａｍｉｎａｔｉｏｎ）のないディスプレイ装置を実現することが可能である。
反射電極２２５０は、第１ＬＥＤスタック２２３０のｐ型半導体層とのオーミック接触を形成し、第１ＬＥＤスタック２２３０から発生した光を反射させる。例えば、反射電極２２５０は、オーミック接触層２２５０ａおよび反射層２２５０ｂを含むことができる。
オーミック接触層２２５０ａは、第１ＬＥＤスタック２２３０のｐ型半導体層と部分的に接触する。オーミック接触層２２５０ａによる光吸収を防止するために、オーミック接触層２２５０ａがｐ型半導体層と接触する領域は、ｐ型半導体層の全面積の５０％を超えることはできない。反射層２２５０ｂは、オーミック接触層２２５０ａおよび絶縁層２２７０を覆う。図示のように、反射層２２５０ｂは、実質的にオーミック接触層２２５０ａの全体を覆うことができるが、これに限定されない。代替的に、反射層２２５０ｂは、オーミック接触層２２５０ａの一部を覆うことができる。
反射層２２５０ｂが絶縁層２２７０を覆うため、全方向反射器は、比較的高い屈折率を有する第１ＬＥＤスタック２２３０と、比較的低い屈折率を有する絶縁層２２７０および反射層２２５０ｂの積層構造によって形成される。反射層２２５０ｂは、第１ＬＥＤスタック２２３０の面積の５０％以上または第１ＬＥＤスタック２２３０の大部分を覆うことができ、これによって、発光効率を向上させることができる。
オーミック接触層２２５０ａおよび反射層２２５０ｂは、Ａｕを含み得る金属層であってもよい。反射層２２５０ｂは、第１ＬＥＤスタック２２３０から発生した光、例えば、赤色光に対して比較的高い反射率を有する金属で形成される。他方、反射層２２５０ｂは、第２および第３ＬＥＤスタック２３３０および２４３０から発生して支持基板２５１０に向かって進行していた光の干渉を減少させるように、第２ＬＥＤスタック２３３０および第３ＬＥＤスタック２４３０から発生した光、例えば、緑色光または青色光に対して比較的低い反射率を有する金属で形成される。
絶縁層２２７０は、支持基板２５１０と第１ＬＥＤスタック２２３０との間に介在し、第１ＬＥＤスタック２２３０を露出させる開口を有する。オーミック接触層２２５０ａは、絶縁層２２７０の開口で第１ＬＥＤスタック２２３０に接続される。
オーミック電極２２９０は、第１ＬＥＤスタック２２３０の上部表面上に配置される。オーミック電極２２９０のオーミック接触抵抗を減少させるために、オーミック接触部分２２３０ａは、第１ＬＥＤスタック２２３０の上部表面から突出してもよい。オーミック電極２２９０は、オーミック接触部分２２３０ａ上に配置される。
第２－ｐ透明電極２３５０は、第２ＬＥＤスタック２３３０のｐ型半導体層とのオーミック接触を形成する。第２－ｐ透明電極２３５０は、赤色光および緑色光に透過性である金属層または導電性酸化物層を含むことができる。
第３－ｐ透明電極２４５０は、第３ＬＥＤスタック２４３０のｐ型半導体層とのオーミック接触を形成する。第３－ｐ透明電極２４５０は、赤色光、緑色光、および青色光に透過性である金属層または導電性酸化物層を含むことができる。
反射電極２２５０、第２－ｐ透明電極２３５０、および第３－ｐ透明電極２４５０は、対応するＬＥＤスタックのｐ型半導体層とのオーミック接触による電流拡散を助けることができる。
第１ボンディング層２５３０は、第１ＬＥＤスタック２２３０を支持基板２５１０に結合する。反射電極２２５０は、第１ボンディング層２５３０に隣接していてもよい。第１ボンディング層２５３０は、光透過性または不透過性層であってもよい。
第２ボンディング層２５５０は、第２ＬＥＤスタック２３３０を第１ＬＥＤスタック２２３０に結合する。図示のように、第２ボンディング層２５５０は、第１ＬＥＤスタック２２３０および第２－ｐ透明電極２３５０に隣接していてもよい。オーミック電極２２９０は、第２ボンディング層２５５０で覆われる。第２ボンディング層２５５０は、第１ＬＥＤスタック２２３０から発生した光を透過させる。第２ボンディング層２５５０は、光透過性ボンディング材料、例えば、光透過性有機ボンディング剤、または光透過性スピンオンガラスで形成される。光透過性有機ボンディング剤の例は、ＳＵ８、ポリ（メチルメタクリレート）（ＰＭＭＡ）、ポリイミド、パリレン（Ｐａｒｙｌｅｎｅ）、ベンゾシクロブテン（ＢＣＢ）などを含むことができる。また、第２ＬＥＤスタック２３３０は、プラズマボンディングなどにより第１ＬＥＤスタック２２３０にボンディングされてもよい。
第３ボンディング層２５７０は、第３ＬＥＤスタック２４３０を第２ＬＥＤスタック２３３０に結合する。図示のように、第３ボンディング層２５７０は、第２ＬＥＤスタック２３３０および第３－ｐ透明電極２４５０に隣接していてもよい。しかし、本発明の概念はこれに限定されない。例えば、透過性導電層が第２ＬＥＤスタック２３３０上に配置されてもよい。第３ボンディング層２５７０は、第１ＬＥＤスタック２２３０および第２ＬＥＤスタック２３３０から発生した光を透過させ、例えば、光透過性スピンオンガラスで形成されてもよい。
第２ボンディング層２５５０および第３ボンディング層２５７０のそれぞれは、第３ＬＥＤスタック２４３０から発生した光と第２ＬＥＤスタック２３３０から発生した光を透過させることができる。
図３０Ａ～図３０Ｅは、例示的な実施例によるディスプレイのための発光ダイオードスタックを製造する方法を示す概略断面図である。
図３０Ａを参照すれば、第１ＬＥＤスタック２２３０は、第１基板２２１０上に成長する。第１基板２２１０は、例えば、ＧａＡｓ基板であってもよい。第１ＬＥＤスタック２２３０は、ＡｌＧａＩｎＰ系半導体層で形成され、ｎ型半導体層、活性層、およびｐ型半導体層を含む。一部の例示的な実施例において、ｎ型半導体層は、第２ＬＥＤスタック２３３０から発生した光を吸収可能なエネルギーバンドギャップを有することができ、ｐ型半導体層は、第２ＬＥＤスタック２３３０から発生した光を吸収可能なエネルギーバンドギャップを有することができる。
絶縁層２２７０は、第１ＬＥＤスタック２２３０上に形成され、その中に開口を形成するようにパターニングされる。例えば、ＳｉＯ2層が第１ＬＥＤスタック２２３０上に形成され、フォトレジストがＳｉＯ2層上に蒸着され、フォトレジストパターンを形成するようにフォトリソグラフィーおよび現像が続く。その後、ＳｉＯ2層がエッチングマスクとして用いられたフォトレジストパターンを介してパターニングされ、これによって、開口を有する絶縁層２２７０を形成する。
その後、オーミック接触層２２５０ａが絶縁層２２７０の開口で形成される。オーミック接触層２２５０ａは、リフトオフ工程などにより形成できる。オーミック接触層２２５０ａが形成された後に、反射層２２５０ｂは、オーミック接触層２２５０ａおよび絶縁層２２７０を覆うように形成される。反射層２２５０ｂは、リフトオフ工程などにより形成できる。反射層２２５０ｂは、オーミック接触層２２５０ａの一部または全体を覆うことができる。オーミック接触層２２５０ａおよび反射層２２５０ｂは、反射電極２２５０を形成する。
反射電極２２５０は、第１ＬＥＤスタック２２３０のｐ型半導体層とのオーミック接触を形成するので、以下、第１－ｐ反射電極２２５０と称される。
図３０Ｂを参照すれば、第２ＬＥＤスタック２３３０は、第２基板２３１０上に成長し、第２－ｐ透明電極２３５０は、第２ＬＥＤスタック２３３０上に形成される。第２ＬＥＤスタック２３３０は、ＧａＮ系半導体層で形成され、ＧａＩｎＮ井戸層を含むことができる。第２基板２３１０は、ＧａＮ系半導体層がその上に成長できる基板であり、第１基板２２１０とは異なる。第２ＬＥＤスタック２３３０のためのＧａＩｎＮの組成比は、第２ＬＥＤスタック２３３０が緑色光を放射するように決定できる。第２－ｐ透明電極２３５０は、第２ＬＥＤスタック２３３０のｐ型半導体層とのオーミック接触を形成する。第２ＬＥＤスタック２３３０は、ｎ型半導体層、活性層、およびｐ型半導体層を含むことができる。一部の例示的な実施例において、第２ＬＥＤスタック２３３０のｎ型半導体層は、第３ＬＥＤスタック２４３０から発生した光を吸収可能なエネルギーバンドギャップを有することができ、第２ＬＥＤスタック２３３０のｐ型半導体層は、第３ＬＥＤスタック２４３０から発生した光を吸収可能なエネルギーバンドギャップを有することができる。
図３０Ｃを参照すれば、第３ＬＥＤスタック２４３０は、第３基板２４１０上に成長し、第３－ｐ透明電極２４５０は、第３ＬＥＤスタック２４３０上に形成される。第３ＬＥＤスタック２４３０は、ＧａＮ系半導体層で形成され、ＧａＩｎＮ井戸層を含むことができる。第３基板２４１０は、ＧａＮ系半導体層がその上に成長できる基板であり、第１基板２２１０とは異なる。第３ＬＥＤスタック２４３０のためのＧａＩｎＮの組成比は、第３ＬＥＤスタック２４３０が青色光を放射するように決定できる。第３－ｐ透明電極２４５０は、第３ＬＥＤスタック２４３０のｐ型半導体層とのオーミック接触を形成する。
このように、第１ＬＥＤスタック２２３０、第２ＬＥＤスタック２３３０、および第３ＬＥＤスタック２４３０は、異なる基板で成長し、そのため、その形成順序は特定の順序に限定されない。
図３０Ｄを参照すれば、第１ＬＥＤスタック２２３０は、第１ボンディング層２５３０を介して支持基板２５１０に結合される。第１ボンディング層２５３０は、支持基板２５１０上で予め形成可能であり、反射電極２２５０は、支持基板２５１０に向かうように第１ボンディング層２５３０にボンディングされてもよい。第１基板２２１０は、化学的エッチングなどにより第１ＬＥＤスタック２２３０から除去される。したがって、第１ＬＥＤスタック２２３０のｎ型半導体層の上部表面が露出する。
その後、オーミック電極２２９０が第１ＬＥＤスタック２２３０の露出した領域で形成される。オーミック電極２２９０のオーミック接触抵抗を減少させるために、オーミック電極２２９０は熱処理することができる。オーミック電極２２９０は、ピクセル領域に対応するようにそれぞれのピクセル領域で形成できる。
図３０Ｅを参照すれば、第２ＬＥＤスタック２３３０は、オーミック電極２２９０が形成された第１ＬＥＤスタック２２３０に第２ボンディング層２５５０を介して結合される。第２－ｐ透明電極２３５０は、第１ＬＥＤスタック２２３０に向かうように第２ボンディング層２５５０にボンディングされる。第２ボンディング層２５５０は、第２－ｐ透明電極２３５０が第２ボンディング層２５５０に向かいこれにボンディングされるように第１ＬＥＤスタック２２３０上に予め形成できる。第２基板２３１０は、レーザリフトオフまたは化学的リフトオフ工程により第２ＬＥＤスタック２３３０から分離できる。
その後、図２９および図３０Ｃを参照すれば、第３ＬＥＤスタック２４３０は、第３ボンディング層２５７０を介して第２ＬＥＤスタック２３３０に結合される。第３－ｐ透明電極２４５０は、第２ＬＥＤスタック２３３０に向かうように第３ボンディング層２５７０にボンディングされる。第３ボンディング層２５７０は、第３－ｐ透明電極２４５０が第３ボンディング層２５７０に向かいこれにボンディングされるように第２ＬＥＤスタック２３３０上に予め形成できる。第３基板２４１０は、レーザリフトオフまたは化学的リフトオフ工程により第３ＬＥＤスタック２４３０から分離できる。このように、外部に露出した第３ＬＥＤスタック２４３０のｎ型半導体層を有する、図２９に示すようなディスプレイのための発光ダイオードスタックが形成できる。
ディスプレイ装置は、支持基板２５１０上に配置された第１～第３ＬＥＤスタック２２３０、２３３０および２４３０のスタックをピクセル単位でパターニングした後に、接続線を介して第１～第３ＬＥＤスタック２２３０、２３３０および２４３０を互いに接続することにより形成できる。しかし、本発明の概念はこれに限定されない。例えば、ディスプレイ装置は、第１～第３ＬＥＤスタック２２３０、２３３０および２４３０のスタックを個別ユニットに分割し、第１～第３ＬＥＤスタック２２３０、２３３０および２４３０をプリント回路基板のような他の支持基板に伝達することにより製造できる。
図３１は、例示的な実施例によるディスプレイ装置の概略回路図である。図３２は、例示的な実施例によるディスプレイ装置の概略平面図である。
図３１および図３２を参照すれば、例示的な実施例によるディスプレイ装置は、パッシブマトリクス方式で駆動できる。
図２９に示すディスプレイのための発光ダイオードスタックは、互いに垂直に積層された第１～第３ＬＥＤスタック２２３０、２３３０および２４３０を含む構造を有する。１つのピクセルが３つの発光ダイオードＲ、ＧおよびＢを含むため、第１発光ダイオードＲは、第１ＬＥＤスタック２２３０に対応することができ、第２発光ダイオードＧは、第２ＬＥＤスタック２３３０に対応することができ、第３発光ダイオードＢは、第３ＬＥＤスタック２４３０に対応することができる。
図３１および図３２を参照すれば、１つのピクセルは、第１～第３発光ダイオードＲ、ＧおよびＢを含み、そのそれぞれは、サブピクセルに対応することができる。第１～第３発光ダイオードＲ、ＧおよびＢのアノードは、共通ライン、例えば、データラインに接続され、そのカソードは、他のライン、例えば、スキャンラインに接続される。例えば、第１ピクセルにおいて、第１～第３発光ダイオードＲ、ＧおよびＢのアノードは、共通にデータラインＶｄａｔａ１に接続され、そのカソードは、スキャンラインＶｓｃａｎ１－１、Ｖｓｃａｎ１－２およびＶｓｃａｎ１－３にそれぞれ接続される。このように、それぞれのピクセルにおける発光ダイオードＲ、ＧおよびＢは、独立して駆動可能である。
また、それぞれの発光ダイオードＲ、ＧおよびＢは、それぞれのサブピクセルの明るさを制御するように、パルス幅変調によって、または電流の大きさを変更することにより駆動できる。
図３２を参照すれば、複数のピクセルは、図２９のスタックをパターニングすることにより形成され、それぞれのピクセルは、反射電極２２５０および接続線２７１０、２７３０および２７５０に接続される。図３１に示すように、反射電極２２５０は、データラインＶｄａｔａとして使用可能であり、接続線２７１０、２７３０および２７５０は、スキャンラインとして形成できる。
ピクセルは、それぞれのピクセルの発光ダイオードＲ、ＧおよびＢのアノードが反射電極２２５０に共通に接続され、そのカソードが互いに分離された接続線２７１０、２７３０および２７５０に接続されるマトリクス状に配列される。ここで、接続線２７１０、２７３０および２７５０は、スキャンラインＶｓｃａｎとして使用できる。
図３３は、図３２のディスプレイ装置の１つのピクセルの拡大平面図であり、図３４は、図３３の線Ａ－Ａに沿った概略断面図であり、図３５は、図３３の線Ｂ－Ｂに沿った概略断面図である。
図３２、図３３、図３４および図３５を参照すれば、それぞれのピクセルにおいて、反射電極２２５０の一部、第１ＬＥＤスタック２２３０の上部表面上に形成されたオーミック電極２２９０、第２－ｐ透明電極２３５０の一部、第２ＬＥＤスタック２３３０の上部表面の一部、第３－ｐ透明電極２４５０の一部、および第３ＬＥＤスタック２４３０の上部表面は外部に露出する。
第３ＬＥＤスタック２４３０は、その上部表面上に粗面化表面２４３０ａを有することができる。粗面化表面２４３０ａは、第３ＬＥＤスタック２４３０の上部表面上の全体に形成されるか、またはその一部領域で形成されてもよい。
下部絶縁層２６１０は、それぞれのピクセルの側部表面を覆うことができる。下部絶縁層２６１０は、ＳｉＯ2のような光透過性材料で形成される。この場合に、下部絶縁層２６１０は、第３ＬＥＤスタック２４３０の実質的に上部表面の全体を覆うことができる。代替的に、下部絶縁層２６１０は、第１～第３ＬＥＤスタック２２３０、２３３０および２４３０の側部表面に向かって進行する光を反射させる分布ブラッグ反射器を含むことができる。この場合に、下部絶縁層２６１０は、第３ＬＥＤスタック２４３０の上部表面を部分的に露出させてもよい。さらに代替的に、下部絶縁層２６１０は、光を吸収する黒色系絶縁層（ｂｌａｃｋ－ｂａｓｅｄ ｉｎｓｕｌａｔｉｏｎ ｌａｙｅｒ）であってもよい。また、第１～第３ＬＥＤスタック２２３０、２３３０および２４３０の側部表面を介して放射される光を反射させるために、電気的にフローティングの金属反射層が下部絶縁層２６１０上に追加的に形成されてもよい。
下部絶縁層２６１０は、第３ＬＥＤスタック２４３０の上部表面を露出させる開口２６１０ａと、第２ＬＥＤスタック２３３０の上部表面を露出させる開口２６１０ｂと、第１ＬＥＤスタック２２３０のオーミック電極２２９０を露出させる開口２６１０ｃ（図３６Ｈ参照）と、第３－ｐ透明電極２４５０を露出させる開口２６１０ｄと、第２－ｐ透明電極２３５０を露出させる開口２６１０ｅと、第１－ｐ反射電極２２５０を露出させる開口２６１０ｆとを含むことができる。
接続線２７１０および２７５０は、支持基板２５１０上で第１～第３ＬＥＤスタック２２３０、２３３０および２４３０近傍に形成され、第１－ｐ反射電極２２５０から絶縁されるように下部絶縁層２６１０上に配置される。接続部分２７７０ａは、第３－ｐ透明電極２４５０を反射電極２２５０に接続し、接続部分２７７０ｂは、第２－ｐ透明電極２３５０を反射電極２２５０に接続して、第１ＬＥＤスタック２２３０、第２ＬＥＤスタック２３３０、および第３ＬＥＤスタック２４３０のアノードは、反射電極２２５０に共通に接続される。
接続部分２７１０ａは、第３ＬＥＤスタック２４３０の上部表面を接続線２７１０に接続し、接続部分２７５０ａは、第１ＬＥＤスタック２２３０のオーミック電極２２９０を接続線２７５０に接続する。
上部絶縁層２８１０は、第３ＬＥＤスタック２４３０の上部表面を覆うように接続線２７１０および２７３０および下部絶縁層２６１０上に配置される。上部絶縁層２８１０は、第２ＬＥＤスタック２３３０の上部表面を部分的に露出させる開口２８１０ａを有することができる。
接続線２７３０は、上部絶縁層２８１０上に配置され、接続部分２７３０ａは、第２ＬＥＤスタック２３３０の上部表面を接続線２７３０に接続することができる。接続部分２７３０ａは、接続線２７５０の上部部分を通過することができ、上部絶縁層２８１０によって接続線２７５０から絶縁される。
それぞれのピクセルの電極がデータラインおよびスキャンラインに接続されると説明されたが、本発明の概念はこれに限定されない。また、接続線２７１０および２７５０が下部絶縁層２６１０上に形成されると説明され、接続線２７３０が上部絶縁層２８１０上に形成されると記述されたが、本発明の概念はこれに限定されない。例えば、すべての接続線２７１０、２７３０および２７５０は、下部絶縁層２６１０上に形成され、接続線２７３０を露出させる開口を有し得る上部絶縁層２８１０によって覆われてもよい。この方式により、接続部分２７３０ａは、上部絶縁層２８１０の開口を介して第２ＬＥＤスタック２３３０の上部表面を接続線２７３０に接続することができる。
代替的に、接続線２７１０、２７３０および２７５０は、支持基板２５１０の内部に形成され、下部絶縁層２６１０上の接続部分２７１０ａ、２７３０ａおよび２７５０ａは、オーミック電極２２９０、第１ＬＥＤスタック２２３０の上部表面、および第３ＬＥＤスタック２４３０の上部表面を接続線２７１０、２７３０および２７５０に接続することができる。
例示的な実施例によれば、第１ＬＥＤスタック２２３０から発生した光Ｌ１は、第２および第３ＬＥＤスタック２３３０および２４３０を介して外部に放射され、第２ＬＥＤスタック２３３０から発生した光Ｌ２は、第３ＬＥＤスタック２４３０を介して外部に放射される。また、第３ＬＥＤスタック２４３０から発生した光Ｌ３の一部は、第２ＬＥＤスタック２３３０に入ることができ、第２ＬＥＤスタック２３３０から発生した光Ｌ２の一部は、第１ＬＥＤスタック２２３０に入ることができる。さらに、光Ｌ３によって第２ＬＥＤスタック２３３０から２次光が発生することができ、光Ｌ２によって第１ＬＥＤスタック２２３０から２次光が発生することができる。しかし、このような２次光は、低い強度を有する。
図３６Ａ～図３６Ｋは、例示的な実施例によるディスプレイ装置を製造する方法を概略的に示す平面図である。以下の説明は、図３３のピクセルを形成する方法を参照して与えられる。
まず、図２９に示す発光ダイオードスタック２０００が用意される。
図３６Ａを参照すれば、粗面化表面２４３０ａが第３ＬＥＤスタック２４３０の上部表面上に形成される。粗面化表面２４３０ａは、それぞれのピクセル領域に対応するように第３ＬＥＤスタック２４３０の上部表面上に形成される。粗面化表面２４３０ａは、化学的エッチング、例えば、光増強化学的エッチング（ＰＥＣ）などにより形成できる。
粗面化表面２４３０ａは、後続の工程でエッチングされる第３ＬＥＤスタック２４３０の領域を考慮してそれぞれのピクセル領域で部分的に形成されてもよいが、これに限定されない。代替的に、粗面化表面２４３０ａは、第３ＬＥＤスタック２４３０の上部表面上の全体に形成されてもよい。
図３６Ｂを参照すれば、それぞれのピクセルにおいて第３ＬＥＤスタック２４３０の周辺領域は、第３－ｐ透明電極２４５０を露出させるためにエッチングによって除去される。図示のように、露出した第３ＬＥＤスタック２４３０は、長方形状または正方形状を有するように残っていてもよい。第３ＬＥＤスタック２４３０は、その周縁に沿って形成された複数の陥没部を有することができる。
図３６Ｃを参照すれば、第２ＬＥＤスタック２３３０の上部表面は、１つの陥没部以外の領域に露出した第３－ｐ透明電極２４５０を除去することにより露出する。したがって、第２ＬＥＤスタック２３３０の上部表面は、第３ＬＥＤスタック２４３０の周囲に、そして第３－ｐ透明電極２４５０が部分的に残っている陥没部以外の他の陥没部に露出する。
図３６Ｄを参照すれば、第２－ｐ透明電極２３５０は、１つの陥没部以外の領域に露出した第２ＬＥＤスタック２３３０を除去することにより露出する。
図３６Ｅを参照すれば、オーミック電極２２９０は、１つの陥没部以外の領域に露出した第２－ｐ透明電極２３５０を除去することにより、第１ＬＥＤスタック２２３０の上部表面とともに露出する。ここで、オーミック電極２２９０は、１つの陥没部に露出してもよい。したがって、第１ＬＥＤスタック２２３０の上部表面は、第３ＬＥＤスタック２４３０の周囲に露出し、オーミック電極２２９０の上部表面は、第３ＬＥＤスタック２４３０で形成された陥没部のうちの少なくとも１つに露出する。
図３６Ｆを参照すれば、反射電極２２５０は、１つの陥没部以外の領域で第１ＬＥＤスタック２２３０の露出した部分を除去することにより露出する。このように、反射電極２２５０は、第３ＬＥＤスタック２４３０の周囲に露出する。
図３６Ｇを参照すれば、線形接続線は、反射電極２２５０をパターニングすることにより形成される。ここで、支持基板２５１０が露出してもよい。反射電極２２５０は、マトリクスに配列されたピクセルのうちの１行に配列されたピクセルを互いに接続することができる（図３２参照）。
図３６Ｈを参照すれば、下部絶縁層２６１０（図３４および図３５参照）がピクセルを覆うように形成される。下部絶縁層２６１０は、反射電極２２５０、および第１～第３ＬＥＤスタック２２３０、２３３０および２４３０の側部表面を覆う。また、下部絶縁層２６１０は、第３ＬＥＤスタック２４３０の上部表面を部分的に覆うことができる。下部絶縁層２６１０がＳｉＯ2層のような透過性層であれば、下部絶縁層２６１０は、第３ＬＥＤスタック２４３０の実質的に上部表面の全体を覆うことができる。代替的に、下部絶縁層２６１０は、分布ブラッグ反射器を含むことができる。この場合に、下部絶縁層２６１０は、光が外部に放射されることを可能にするように、第３ＬＥＤスタック２４３０の上部表面を部分的に露出させてもよい。
下部絶縁層２６１０は、第３ＬＥＤスタック２４３０を露出させる開口２６１０ａと、第２ＬＥＤスタック２３３０を露出させる開口２６１０ｂと、オーミック電極２２９０を露出させる開口２６１０ｃと、第３－ｐ透明電極２４５０を露出させる開口２６１０ｄと、第２－ｐ透明電極２３５０を露出させる開口２６１０ｅと、反射電極２２５０を露出させる開口２６１０ｆとを含むことができる。反射電極２２５０を露出させる開口２６１０ｆは、単数または複数形成される。
図３６Ｉを参照すれば、接続線２７１０および２７５０および接続部分２７１０ａ、２７５０ａ、２７７０ａおよび２７７０ｂがリフトオフ工程などにより形成される。接続線２７１０および２７５０は、下部絶縁層２６１０によって反射電極２２５０から絶縁される。接続部分２７１０ａが第３ＬＥＤスタック２４３０を接続線２７１０に電気的に接続し、接続部分２７５０ａがオーミック電極２２９０を接続線２７５０に接続して、第１ＬＥＤスタック２２３０は、接続線２７５０に電気的に接続される。接続部分２７７０ａは、第３－ｐ透明電極２４５０を第１－ｐ反射電極２２５０に電気的に接続し、接続部分２７７０ｂは、第２－ｐ透明電極２３５０を第１－ｐ反射電極２２５０に接続する。
図３６Ｊを参照すれば、上部絶縁層２８１０（図３４および図３５参照）は、接続線２７１０および２７５０および接続部分２７１０ａ、２７５０ａ、２７７０ａおよび２７７０ｂを覆う。上部絶縁層２８１０はさらに、第３ＬＥＤスタック２４３０の実質的に上部表面の全体を覆うことができる。上部絶縁層２８１０は、第２ＬＥＤスタック２３３０の上部表面を露出させる開口２８１０ａを有する。上部絶縁層２８１０は、例えば、シリコン酸化物またはシリコン窒化物であってもよいし、分布ブラッグ反射器を含むことができる。上部絶縁層２８１０が分布ブラッグ反射器を含む場合、上部絶縁層２８１０は、光が外部に放射されることを可能にするように、第３ＬＥＤスタック２４３０の上部表面の少なくとも一部を露出させてもよい。
図３６Ｋを参照すれば、接続線２７３０および接続部分２７３０ａが形成される。接続線２７５０および接続部分２７５０ａは、リフトオフ工程などにより形成される。接続線２７３０は、上部絶縁層２８１０上に配置され、反射電極２２５０および接続線２７１０および２７５０から絶縁される。接続部分２７３０ａは、第２ＬＥＤスタック２３３０を接続線２７３０に電気的に接続する。接続部分２７３０ａは、接続線２７５０の上部部分を通過することができ、上部絶縁層２８１０によって接続線２７５０から絶縁される。
このように、図３３に示すピクセル領域が形成される。また、図３２に示すように、複数のピクセルが支持基板２５１０上に形成され、パッシブマトリクス方式で動作するように、反射電極２２５０と接続線２７１０、２７３０および２７５０によって互いに接続される。
上記の説明ではパッシブマトリクス方式で動作できるディスプレイ装置を製造する方法を説明したが、本発明の概念はこれに限定されない。より具体的には、例示的な実施例によるディスプレイ装置は、図２９に示す発光ダイオードスタックを用いてパッシブマトリクス方式で動作するように多様な方式で製造できる。
例えば、接続線２７３０が上部絶縁層２８１０上に形成されると説明されたが、接続線２７３０は、下部絶縁層２６１０上で接続線２７１０および２７５０と併せて形成され、接続部分２７３０ａは、第２ＬＥＤスタック２３３０を接続線２７３０に接続するように上部絶縁層２８１０上に形成される。代替的に、接続線２７１０、２７３０および２７５０は、支持基板２５１０の内部に配置されてもよい。
図３７は、他の例示的な実施例によるディスプレイ装置の概略回路図である。図３７の回路図は、アクティブマトリクス方式で駆動されるディスプレイ装置に関する。
図３７を参照すれば、例示的な実施例による駆動回路は、少なくとも２つのトランジスタＴｒ１、Ｔｒ２およびキャパシタを含む。電源が選択ラインＶｒｏｗ１～Ｖｒｏｗ３に接続され、電圧がデータラインＶｄａｔａ１～Ｖｄａｔａ３に印加されるとき、電圧は、対応する発光ダイオードに印加される。また、対応するキャパシタは、Ｖｄａｔａ１～Ｖｄａｔａ３の値に応じて充電される。トランジスタＴｒ２のオン状態がキャパシタの充電された電圧によって保持できるため、キャパシタの電圧は、Ｖｒｏｗ１に供給される電力が遮断されても保持されて発光ダイオードＬＥＤ１～ＬＥＤ３に印加される。また、発光ダイオードＬＥＤ１～ＬＥＤ３で流れる電流は、Ｖｄａｔａ１～Ｖｄａｔａ３の値によって変更可能である。電流は、Ｖｄｄを介して持続的に供給され、そのため、光が持続的に放射される。
トランジスタＴｒ１、Ｔｒ２およびキャパシタは、支持基板２５１０の内部に形成される。例えば、シリコン基板上に形成された薄膜トランジスタは、アクティブマトリクス駆動のために使用できる。
ここで、発光ダイオードＬＥＤ１～ＬＥＤ３は、１つのピクセルで積層された第１～第３ＬＥＤスタック２２３０、２３３０および２４３０にそれぞれ対応することができる。第１～第３ＬＥＤスタック２２３０、２３３０および２４３０のアノードは、トランジスタＴｒ２に接続され、そのカソードは、接地に接続される。
図３７では例示的な実施例によるアクティブマトリクス駆動回路を示したが、他の類型の回路が多様に使用可能である。加えて、発光ダイオードＬＥＤ１～ＬＥＤ３のアノードは、異なるトランジスタＴｒ２に接続されると説明され、そのカソードが接地に接続されると記述されたものの、発光ダイオードのアノードは、一部の例示的な実施例において、電流供給源Ｖｄｄに接続され、そのカソードは、異なるトランジスタに接続されてもよい。
図３８は、他の例示的な実施例によるディスプレイ装置の概略平面図である。以下の説明は、支持基板２５１１上に配列された複数のピクセルのうちの１つのピクセルを参照して与えられる。
図３８を参照すれば、例示的な実施例によるピクセルは、支持基板２５１１がトランジスタおよびキャパシタを含む薄膜トランジスタパネルであり、反射電極２２５０が第１ＬＥＤスタック２２３０の下部領域に配置されることを除けば、図３２～図３５を参照して説明されたピクセルと実質的に類似している。
第３ＬＥＤスタック２４３０のカソードは、接続部分２７１１ａを介して支持基板２５１１に接続される。例えば、図３７に示すように、第３ＬＥＤスタック２４３０のカソードは、支持基板２５１１に対する電気接続により接地に接続される。第２ＬＥＤスタック２３３０および第１ＬＥＤスタック２２３０のカソードはさらに、接続部分２７３１ａおよび２７５１ａを経由して支持基板２５１１に対する電気接続により接地に接続される。
反射電極は、支持基板２５１１の内部のトランジスタＴｒ２（図３７参照）に接続される。第３－ｐ透明電極および第２－ｐ透明電極はさらに、接続部分２７１１ｂおよび２７３１ｂを介して支持基板２５１１の内部のトランジスタＴｒ２（図３７参照）に接続される。
この方式により、第１～第３ＬＥＤスタックは互いに接続され、これによって、図３７に示すように、アクティブマトリクス駆動のための回路を形成する。
図３８では例示的な実施例によるアクティブマトリクス駆動のための電気接続を有するピクセルを示したが、本発明の概念はこれに限定されず、ディスプレイ装置のための回路は、多様な方式でアクティブマトリクス駆動のための多様な回路に変形可能である。
また、図２９の反射電極２２５０、第２－ｐ透明電極２３５０、および第３－ｐ透明電極２４５０は、第１ＬＥＤスタック２２３０、第２ＬＥＤスタック２３３０、および第３ＬＥＤスタック２４３０のそれぞれのｐ型半導体層とのオーミック接触を形成すると記述され、オーミック電極２２９０は、第１ＬＥＤスタック２２３０のｎ型半導体層とのオーミック接触を形成すると記述され、第２ＬＥＤスタック２３３０および第３ＬＥＤスタック２４３０のそれぞれのｎ型半導体層には別途のオーミック接触層が提供されない。ピクセルが２００μｍ以下の小さいサイズを有する場合、ｎ型半導体層で別途のオーミック接触層を形成しなくても電流拡散における困難が少なくても、透明電極層は、一部の実施例により、電流拡散を確保するために、ＬＥＤスタックのそれぞれのｎ型半導体層上に配置される。
また、図２９は、ボンディング層を介して第１～第３ＬＥＤスタック２２３０、２３３０および２４３０を互いに結合することを示すが、本発明の概念はこれに限定されず、第１～第３ＬＥＤスタック２２３０、２３３０および２４３０は、多様な順序で多様な構造を用いて互いに結合されてもよい。
例示的な実施例によれば、ディスプレイのための発光ダイオードスタック２０００を用いてウエハレベルで複数のピクセルを形成することが可能なため、発光ダイオードの個別実装の必要性が省かれる。また、例示的な実施例による発光ダイオードスタックは、第１～第３ＬＥＤスタック２２３０、２３３０および２４３０が垂直方向に積層された構造を有し、そのため、サブピクセルのための面積が限られたピクセル面積で確保できる。さらに、例示的な実施例による発光ダイオードスタックは、第１ＬＥＤスタック２２３０、第２ＬＥＤスタック２３３０、および第３ＬＥＤスタック２４３０から発生した光がこれを介して外部に放射されることを可能にし、これによって、光損失を減少させることができる。
図３９は、例示的な実施例によるディスプレイ装置の概略平面図であり、図４０は、例示的な実施例によるディスプレイのための発光ダイオードピクセルの概略断面図である。
図３９および図４０を参照すれば、ディスプレイ装置は、回路基板３５１０および複数のピクセル３０００を含む。それぞれのピクセル３０００は、基板３２１０と、基板３２１０上に配置された第１～第３サブピクセルＲ、ＧおよびＢとを含む。
回路基板３５１０は、パッシブ回路またはアクティブ回路を含むことができる。パッシブ回路は、例えば、データラインおよびスキャンラインを含むことができる。アクティブ回路は、例えば、トランジスタおよびキャパシタを含むことができる。回路基板３５１０は、その表面またはその内部に回路を有することができる。回路基板３５１０は、例えば、ガラス基板、サファイア基板、Ｓｉ基板、またはＧｅ基板を含むことができる。
基板３２１０は、第１～第３サブピクセルＲ、ＧおよびＢを支持する。基板３２１０は、複数のピクセル３０００上で連続的であり、サブピクセルＲ、ＧおよびＢを回路基板３５１０に電気的に接続する。例えば、基板３２１０は、ＧａＡｓ基板であってもよい。
第１サブピクセルＲは、第１ＬＥＤスタック３２３０を含み、第２サブピクセルＧは、第２ＬＥＤスタック３３３０を含み、第３サブピクセルＢは、第３ＬＥＤスタック３４３０を含む。第１サブピクセルＲは、第１ＬＥＤスタック３２３０が光を放射することを許容するように構成され、第２サブピクセルＧは、第２ＬＥＤスタック３３３０が光を放射することを許容するように構成され、第３サブピクセルＢは、第３ＬＥＤスタック３４３０が光を放射することを許容するように構成される。第１～第３ＬＥＤスタック３２３０、３３３０および３４３０は、独立して駆動可能である。
第１ＬＥＤスタック３２３０、第２ＬＥＤスタック３３３０、および第３ＬＥＤスタック３４３０は、垂直方向に互いに重なるように積層される。ここで、図示のように、第２ＬＥＤスタック３３３０は、第１ＬＥＤスタック３２３０の一部に配置される。例えば、第２ＬＥＤスタック３３３０は、第１ＬＥＤスタック３２３０上で一方の側部に向かって配置される。第３ＬＥＤスタック３４３０は、第２ＬＥＤスタック３３３０の一部に配置される。例えば、第３ＬＥＤスタック３４３０は、第２ＬＥＤスタック３３３０上で一方の側部に向かって配置される。第３ＬＥＤスタック３４３０が右側に向かって配置されたものとして示したが、本発明の概念はこれに限定されない。代替的に、第３ＬＥＤスタック３４３０は、第２ＬＥＤスタック３３３０の左側に向かって配置されてもよい。
第１ＬＥＤスタック３２３０から発生した光Ｒは、第２ＬＥＤスタック３３３０で覆われない領域を介して放射され、第２ＬＥＤスタック３３３０から発生した光Ｇは、ＬＥＤスタック３４３０で覆われない領域を介して放射される。より具体的には、第１ＬＥＤスタック３２３０から発生した光は、第２ＬＥＤスタック３３３０および第３ＬＥＤスタック３４３０を通過せずに外部に放射され、第２ＬＥＤスタック３３３０から発生した光は、第３ＬＥＤスタック３４３０を通過せずに外部に放射される。
光Ｒが放射されるように通過する第１ＬＥＤスタック３２３０の領域、光Ｇが放射されるように通過する第２ＬＥＤスタック３３３０の領域、および第３ＬＥＤスタック３３４０の領域は、互いに異なる面積を有してもよく、それぞれのＬＥＤスタック３２３０、３３３０および３４３０から放射された光の強度は、その面積を調節することにより調節可能である。
しかし、本発明の概念はこれに限定されない。代替的に、第１ＬＥＤスタック３２３０から発生した光は、第２ＬＥＤスタック３３３０を通過した後に、または第２ＬＥＤスタック３３３０および第３ＬＥＤスタック３４３０を通過した後に外部に放射され、第２ＬＥＤスタック３３３０から発生した光は、第３ＬＥＤスタック３４３０を通過した後に外部に放射される。
第１ＬＥＤスタック３２３０、第２ＬＥＤスタック３３３０、および第３ＬＥＤスタック３４３０のそれぞれは、第１導電型（例えば、ｎ型）半導体層、第２導電型（例えば、ｐ型）半導体層、およびその間に介在した活性層を含むことができる。活性層は、多重量子井戸構造を有してもよい。第１～第３ＬＥＤスタック３２３０、３３３０および３４３０は、互いに異なる波長の光を放射するために互いに異なる活性層を含むことができる。例えば、第１ＬＥＤスタック３２３０は、赤色光を放射するように構成された無機発光ダイオードであってもよく、第２ＬＥＤスタック３３３０は、緑色光を放射するように構成された無機発光ダイオードであってもよいし、第３ＬＥＤスタック３４３０は、青色光を放射するように構成された無機発光ダイオードであってもよい。このために、第１ＬＥＤスタック３２３０は、ＡｌＧａＩｎＰ系井戸層を含むことができ、第２ＬＥＤスタック３３３０は、ＡｌＧａＩｎＰまたはＡｌＧａＩｎＮ系井戸層を含むことができ、第３ＬＥＤスタック３４３０は、ＡｌＧａＩｎＮ系井戸層を含むことができる。しかし、本発明の概念はこれに限定されない。第１ＬＥＤスタック３２３０、第２ＬＥＤスタック３３３０、および第３ＬＥＤスタック３４３０から発生した光の波長は変更可能である。例えば、第１ＬＥＤスタック３２３０、第２ＬＥＤスタック３３３０、および第３ＬＥＤスタック３４３０は、それぞれ緑色光、赤色光および青色光を放射するか、または緑色光、青色光、および赤色光をそれぞれ放射することができる。
また、分布ブラッグ反射器は、基板３２１０による吸収により第１ＬＥＤスタック３２３０から発生した光の損失を防止するように、基板３２１０と第１ＬＥＤスタック３２３０の間に介在してもよい。例えば、ＡｌＡｓおよびＡｌＧａＡｓ半導体層を積み上げて交互に積層することにより形成された分布ブラッグ反射器が基板と第１ＬＥＤスタックとの間に介在してもよい。
図４１は、例示的な実施例によるディスプレイ装置の概略回路図である。
図４１を参照すれば、例示的な実施例によるディスプレイ装置は、アクティブマトリクス方式で駆動できる。このように、回路基板は、アクティブ回路を含むことができる。
例えば、駆動回路は、少なくとも２つのトランジスタＴｒ１、Ｔｒ２およびキャパシタを含むことができる。電源が選択ラインＶｒｏｗ１～Ｖｒｏｗ３に接続され、電圧がデータラインＶｄａｔａ１～Ｖｄａｔａ３に印加されるとき、電圧は、対応する発光ダイオードに印加される。加えて、対応するキャパシタは、Ｖｄａｔａ１～Ｖｄａｔａ３の値に応じて充電される。トランジスタＴｒ２のターンオン状態がキャパシタの充電された電圧によって保持できるため、キャパシタの電圧は、Ｖｒｏｗ１に供給される電力が遮断される時にも保持されて発光ダイオードＬＥＤ１～ＬＥＤ３に印加される。また、発光ダイオードＬＥＤ１～ＬＥＤ３で流れる電流は、Ｖｄａｔａ１～Ｖｄａｔａ３の値によって変更可能である。電流は、Ｖｄｄを介して持続的に供給され、そのため、光が持続的に放射される。
トランジスタＴｒ１、Ｔｒ２およびキャパシタは、支持基板３５１０の内部に形成される。ここで、発光ダイオードＬＥＤ１～ＬＥＤ３は、１つのピクセルに積層された第１～第３ＬＥＤスタック３２３０、３３３０および３４３０にそれぞれ対応することができる。第１～第３ＬＥＤスタック３２３０、３３３０および３４３０のアノードは、トランジスタＴｒ２に接続され、そのカソードは、接地に接続される。第１～第３ＬＥＤスタック３２３０、３３３０および３４３０のカソードは、例えば、接地に共通に接続される。
図４１では例示的な実施例によるアクティブマトリクス駆動のための回路を示したが、他の類型の回路がさらに使用されてもよい。また、発光ダイオードＬＥＤ１～ＬＥＤ３のアノードが異なるトランジスタＴｒ２に接続されると説明され、そのカソードが接地に接続されると記述されているものの、一部の例示的な実施例において、発光ダイオードのアノードは、共通に電流供給源Ｖｄｄに接続され、そのカソードは、異なるトランジスタに接続されてもよい。
アクティブマトリクス駆動のためのアクティブ回路が上述されたが、本発明の概念はこれに限定されず、例示的な実施例によるピクセルは、パッシブマトリクス方式で駆動できる。このように、回路基板３５１０は、その上に配列されたデータラインおよびスキャンラインを含むことができ、サブピクセルのそれぞれは、データラインおよびスキャンラインに接続される。例示的な実施例において、第１～第３ＬＥＤスタック３２３０、３３３０および３４３０のアノードは、互いに異なるデータラインに接続され、そのカソードは、スキャンラインに共通に接続される。他の例示的な実施例において、第１～第３ＬＥＤスタック３２３０、３３３０および３４３０のアノードは、互いに異なるスキャンラインに接続され、そのカソードは、共通にデータラインに接続される。
また、ＬＥＤスタック３２３０、３３３０および３４３０のそれぞれは、パルス幅変調によって、または電流の大きさを変更することにより駆動可能であり、これによって、それぞれのサブピクセルの明るさを制御することができる。また、明るさは、第１～第３ＬＥＤスタック３２３０、３３３０および３４３０の面積と、光Ｒ、Ｇ、Ｂが放射されるように通過するＬＥＤスタック３２３０、３３３０および３４３０の領域の面積を調節することにより調節可能である。例えば、低い可視性を有する光を放射するＬＥＤスタック、例えば、第１ＬＥＤスタック３２３０は、第２ＬＥＤスタック３３３０または第３ＬＥＤスタック３４３０より広い面積を有し、そのため、同一の電流密度下でより高い強度を有する光を放射することができる。また、第２ＬＥＤスタック３３３０の面積が第３ＬＥＤスタック３４３０の面積より大きいため、第２ＬＥＤスタック３３３０は、第３ＬＥＤスタック３４３０より同一の電流密度下でより高い強度を有する光を放射することができる。この方式により、光出力は、第１ＬＥＤスタック３２３０、第２ＬＥＤスタック３３３０および第３ＬＥＤスタック３４３０の面積を調節することにより、第１～第３ＬＥＤスタック３２３０、３３３０および３４３０から放射された光の可視性に基づいて調節可能である。
図４２Ａおよび図４２Ｂは、例示的な実施例によるディスプレイ装置の１つのピクセルの平面図および底面図であり、図４３Ａ、図４３Ｂ、図４３Ｃ、および図４３Ｄは、それぞれ図４２Ａの線Ａ－Ａ、Ｂ－Ｂ、Ｃ－Ｃ、およびＤ－Ｄに沿った概略断面図である。
ディスプレイ装置において、ピクセルは、回路基板３５１０上に配列され（図３９参照）、それぞれのピクセルは、基板３２１０およびサブピクセルＲ、ＧおよびＢを含む。基板３２１０は、複数のピクセル上で連続的であり得る。以下、例示的な実施例によるピクセルの構成について説明する。
図４２Ａ、図４２Ｂ、図４３Ａ、図４３Ｂ、図４３Ｃ、および図４３Ｄを参照すれば、ピクセルは、基板３２１０、分布ブラッグ反射器３２２０、絶縁層３２５０、貫通ビアホール３２７０ａ、３２７０ｂおよび３２７０ｃ、第１ＬＥＤスタック３２３０、第２ＬＥＤスタック３３３０、第３ＬＥＤスタック３４３０、第１－１オーミック電極３２９０ａ、第１－２オーミック電極３２９０ｂ、第２－１オーミック電極３３９０、第２－２オーミック電極３３５０、第３－１オーミック電極３４９０、第３－２オーミック電極３４５０、第１ボンディング層３５３０、第２ボンディング層３５５０、上部絶縁層３６１０、コネクタ３７１０、３７２０、３７３０、下部絶縁層３７５０、および電極パッド３７７０ａ、３７７０ｂ、３７７０ｃ、３７７０ｄを含む。
サブピクセルＲ、ＧおよびＢのそれぞれは、ＬＥＤスタック３２３０、３３３０および３４３０およびオーミック電極を含む。また、第１～第３サブピクセルＲ、Ｇ、Ｂのアノードは、電極パッド３７７０ａ、３７７０ｂおよび３７７０ｃにそれぞれ電気的に接続され、そのカソードは、電極パッド３７７０ｄに電気的に接続され、これによって、第１～第３サブピクセルＲ、Ｇ、Ｂが独立して駆動されることを可能にする。
基板３２１０は、ＬＥＤスタック３２３０、３３３０および３４３０を支持する。基板３２１０は、ＡｌＧａＩｎＰ系半導体層がその上に成長できる成長基板（ｇｒｏｗｔｈ ｓｕｂｓｔｒａｔｅ）、例えば、ＧａＡｓ基板であってもよい。特に、基板３２１０は、ｎ型導電性を示す半導体基板であってもよい。
第１ＬＥＤスタック３２３０は、第１導電型半導体層３２３０ａおよび第２導電型半導体層３２３０ｂを含み、第２ＬＥＤスタック３３３０は、第１導電型半導体層３３３０ａおよび第２導電型半導体層３３３０ｂを含み、第３ＬＥＤスタック３４３０は、第１導電型半導体層３４３０ａおよび第２導電型半導体層３４３０ｂを含む。活性層は、第１導電型半導体層３２３０ａ、３３３０ａまたは３４３０ａと第２導電型半導体層３２３０ｂ、３３３０ｂまたは３４３０ｂとの間に介在してもよい。
例示的な実施例によれば、第１導電型半導体層３２３０ａ、３３３０ａおよび３４３０ａのそれぞれは、ｎ型半導体層であってもよく、第２導電型半導体層３２３０ｂ、３３３０ｂおよび３４３０ｂのそれぞれは、ｐ型半導体層であってもよい。粗面化表面は、表面テクスチャリング（ｓｕｒｆａｃｅ ｔｅｘｔｕｒｉｎｇ）によって第１導電型半導体層３２３０ａ、３３３０ａおよび３４３０ａのそれぞれの上部表面上に形成される。しかし、本発明の概念はこれに限定されず、第１および第２導電性タイプは、その逆に変更可能である。
第１ＬＥＤスタック３２３０は、支持基板３５１０近傍に配置され、第２ＬＥＤスタック３３３０は、第１ＬＥＤスタック３２３０上に配置され、第３ＬＥＤスタック３４３０は、第２ＬＥＤスタック３３３０上に配置される。第２ＬＥＤスタック３３３０が第１ＬＥＤスタック３２３０上の一部領域に配置されて、第１ＬＥＤスタック３２３０は、第２ＬＥＤスタック３３３０と部分的に重なる。第３ＬＥＤスタック３４３０が第２ＬＥＤスタック３３３０上の一部領域に配置されて、第２ＬＥＤスタック３３３０は、第３ＬＥＤスタック３４３０と部分的に重なる。したがって、第１ＬＥＤスタック３２３０から発生した光は、第２および第３ＬＥＤスタック３３３０および３４３０を通過せずに外部に放射される。また、第２ＬＥＤスタック３３３０から発生した光は、第３ＬＥＤスタック３４３０を通過せずに外部に放射される。
第１ＬＥＤスタック３２３０、第２ＬＥＤスタック３３３０、および第３ＬＥＤスタック３４３０の材料は、図４０を参照して説明されたものと実質的に同一であるので、その詳細な説明は重複を避けるために省略される。
分布ブラッグ反射器３２２０は、基板３２１０と第１ＬＥＤスタック３２３０との間に介在する。分布ブラッグ反射器３２２０は、基板３２１０上に成長した半導体層を含むことができる。例えば、分布ブラッグ反射器３２２０は、ＡｌＡｓ層およびＡｌＧａＡｓ層を交互に積層することにより形成できる。分布ブラッグ反射器３２２０は、基板３２１０を第１ＬＥＤスタック３２３０の第１導電型半導体層３２３０ａに電気的に接続する半導体層を含むことができる。
貫通ビアホール３２７０ａ、３２７０ｂおよび３２７０ｃは、基板３２１０を介して形成される。貫通ビアホール３２７０ａ、３２７０ｂおよび３２７０ｃは、第１ＬＥＤスタック３２３０を通過するように形成できる。貫通ビアホール３２７０ａ、３２７０ｂおよび３２７０ｃは、導電性ペーストまたはメッキによって形成される。
絶縁層３２５０は、第１ＬＥＤスタック３２３０と基板３２１０との間の短絡（ｓｈｏｒｔ ｃｉｒｃｕｉｔ）を防止するように、基板３２１０および第１ＬＥＤスタック３２３０を介して形成された貫通孔の内壁と貫通ビアホール３２７０ａ、３２７０ｂおよび３２７０ｃとの間に配置される。
第１－１オーミック電極３３９０ａは、第１ＬＥＤスタック３２３０の第１導電型半導体層３２３０ａとのオーミック接触を形成する。第１－１オーミック電極３２９０ａは、例えば、Ａｕ－ＴｅまたはＡｕ－Ｇｅ合金で形成される。
第１－１オーミック電極３２９０ａを形成するために、第２導電型半導体層３２３０ｂおよび活性層は、第１導電型半導体層３２３０ａを露出させるように部分的に除去可能である。第１－１オーミック電極３２９０ａは、第２ＬＥＤスタック３３３０が配置された領域から離隔して配置される。また、第１－１オーミック電極３２９０は、パッド領域および延長部を含むことができ、コネクタ３７１０は、図４２Ａに示すように、第１－１オーミック電極３２９０のパッド領域に接続される。
第１－２オーミック電極３２９０ｂは、第１ＬＥＤスタック３２３０の第２導電型半導体層３２３０ｂとのオーミック接触を形成する。図４２Ａに示すように、第１－２オーミック電極３２９０ｂは、電流拡散を助けるために第１－１オーミック電極３２９０ａを部分的に取り囲むように形成される。第１－２オーミック電極３２９０ｂは、延長部を含まなくてもよい。第１－２オーミック電極３２９０ｂは、例えば、Ａｕ－ＺｎまたはＡｕ－Ｂｅ合金で形成される。また、第１－２オーミック電極３２９０ｂは、単一層または多重層を有してもよい。
第１－２オーミック電極３２９０ｂは、貫通ビアホール３２７０ａが第２導電型半導体層３２３０ｂに電気的に接続可能となるように、貫通ビアホール３２７０ａに接続される。
第２－１オーミック電極３３９０は、第２ＬＥＤスタック３３３０の第１導電型半導体層３３３０ａとのオーミック接触を形成する。第２－１オーミック電極３３９０はさらに、パッド領域および延長部を含むことができる。図４２Ａに示すように、コネクタ３７１０は、第２－１オーミック電極３３９０を第１－１オーミック電極３２９０ａに電気的に接続することができる。第２－１オーミック電極３３９０は、第３ＬＥＤスタック３４３０が配置された領域から離隔して配置される。
第２－２オーミック電極３３５０は、第２ＬＥＤスタック３３３０の第２導電型半導体層３３３０ｂとのオーミック接触を形成する。第２－２オーミック電極３３５０は、反射層３３５０ａおよびバリア層３３５０ｂを含むことができる。反射層３３５０ａは、第２ＬＥＤスタック３３３０の発光効率を向上させるように、第２ＬＥＤスタック３３３０から発生した光を反射させる。バリア層３３５０ｂは、反射層３３５０ａを提供する接続パッドとして作用することができ、コネクタ３７２０に接続される。第２－２オーミック電極３３５０は、このような例示的な実施例で金属層を含むものとして説明されたが、本発明の概念はこれに限定されない。例えば、第２－２オーミック電極３３５０は、導電性酸化物半導体層のような透過性の導電性酸化物で形成されてもよい。
第３－１オーミック電極３４９０は、第３ＬＥＤスタック３４３０の第１導電型半導体層３４３０ａとのオーミック接触を形成する。第３－１オーミック電極３４９０は、パッド領域および延長部を含むことができ、コネクタ３７１０は、図４２Ａに示すように、第３－１オーミック電極３４９０を第１－１オーミック電極３２９０ａに接続する。
第３－２オーミック電極３４５０は、第３ＬＥＤスタック３４３０の第２導電型半導体層３４３０ｂとのオーミック接触を形成することができる。第３－２オーミック電極３４５０は、反射層３４５０ａおよびバリア層３４５０ｂを含むことができる。反射層３４５０ａは、第３ＬＥＤスタック３４３０の発光効率を向上させるように、第３ＬＥＤスタック３４３０から発生した光を反射させる。バリア層３４５０ｂは、反射層３４５０ａを提供する接続パッドとして作用することができ、コネクタ３７３０に接続される。第３－２オーミック電極３４５０は、このような例示的な実施例で金属層を含むものとして説明されたが、本発明の概念はこれに限定されない。代替的に、第３－２オーミック電極３４５０は、導電性酸化物半導体層のような透過性の導電性酸化物で形成されてもよい。
第１－２オーミック電極３２９０ｂ、第２－２オーミック電極３３５０、および第３－２オーミック電極３４５０は、電流拡散を助けるように対応するＬＥＤスタックのｐ型半導体層とのオーミック接触を形成することができ、第１－１オーミック電極３２９０ａ、第２－１オーミック電極３３９０、および第３－１オーミック電極３４９０は、電流拡散を助けるために対応するＬＥＤスタックのｎ型半導体層とのオーミック接触を形成することができる。
第１ボンディング層３５３０は、第２ＬＥＤスタック３３３０を第１ＬＥＤスタック３２３０に結合する。図示のように、第２－２オーミック電極３３５０は、第１ボンディング層３５３０に隣接していてもよい。第１ボンディング層３５３０は、光透過性層または不透過性層であってもよい。第１ボンディング層３５３０は、有機材料または無機材料で形成される。有機材料の例は、ＳＵ８、ポリ（メチルメタクリレート）（ＰＭＭＡ）、ポリイミド、パリレン、ベンゾシクロブテン（ＢＣＢ）などを含むことができ、無機材料の例は、Ａｌ2Ｏ3、ＳｉＯ2、ＳｉＮｘなどを含むことができる。有機材料層は、高真空下でボンディングされてもよく、無機材料層は、例えば、化学的機械的研磨により第１ボンディング層の表面を平坦化した後にプラズマ処理により表面エネルギーを調整した後、高真空下でボンディングされてもよい。第１ボンディング層３５３０は、スピンオンガラスで形成されるか、またはＡｕＳｎなどで形成された金属ボンディング層であってもよい。金属ボンディング層のために、絶縁層が、第１ＬＥＤスタック３２３０と金属ボンディング層との間で電気絶縁を確保するために第１ＬＥＤスタック３２３０上に配置されてもよい。また、反射層が、第１ＬＥＤスタック３２３０から発生した光が第２ＬＥＤスタック３３３０に入るのを防止するように、第１ボンディング層３５３０と第１ＬＥＤスタック３２３０との間に追加的に配置されてもよい。
第２ボンディング層３５５０は、第２ＬＥＤスタック３３３０を第３ＬＥＤスタック３４３０に結合する。第２ボンディング層３５５０は、第２ＬＥＤスタック３３３０を第３－２オーミック電極３４５０にボンディングするように、第２ＬＥＤスタック３３３０と第３－２オーミック電極３４５０との間に介在してもよい。第２ボンディング層３５５０は、第１ボンディング層３５３０と実質的に同一のボンディング材料で形成される。また、絶縁層および／または反射層は、第２ＬＥＤスタック３３３０と第２ボンディング層３５５０との間に追加的に配置されてもよい。
第１ボンディング層３５３０および第２ボンディング層３５５０が光透過性材料で形成され、第２－２オーミック電極３３５０および第３－２オーミック電極３４５０が透過性酸化物材料で形成される場合、第１ＬＥＤスタック３２３０から発生した光の一部は、第１ボンディング層３５３０および第２－２オーミック電極３３５０を通過した後に、第２ＬＥＤスタック３３３０を介して放射され、第２ボンディング層３５５０および第３－２オーミック電極３４５０を通過した後に、第３ＬＥＤスタック３４３０を介してさらに放射されてもよい。また、第２ＬＥＤスタック３３３０から発生した光の一部は、第２ボンディング層３５５０および第３－２オーミック電極３４５０を通過した後に、第３ＬＥＤスタック３４３０を介して放射されてもよい。
この場合に、第１ＬＥＤスタック３２３０から発生した光は、第２ＬＥＤスタック３３３０を通過する間、第２ＬＥＤスタック３３３０に吸収されることが防止されなければならない。このように、第１ＬＥＤスタック３２３０から発生した光は、第２ＬＥＤスタック３３３０より小さいバンドギャップを有することができ、そのため、第２ＬＥＤスタック３３３０から発生した光より長い波長を有することができる。
また、第２ＬＥＤスタック３３３０から発生した光が第３ＬＥＤスタック３４３０を通過する間、第３ＬＥＤスタック３４３０によって吸収されるのを防止するために、第２ＬＥＤスタック３３３０から発生した光は、第３ＬＥＤスタック３４３０から発生した光より長い波長を有することができる。
第１ボンディング層３５３０と第２ボンディング層３５５０が不透過性材料で形成される場合、反射層は、第１ＬＥＤスタック３２３０から発生して第１ボンディング層３５３０に入る光および第２ＬＥＤスタック３３３０から発生して第２ボンディング層３５５０に入る光を反射させるように、第１ＬＥＤスタック３２３０と第１ボンディング層３５３０との間および第２ＬＥＤスタック３３３０と第２ボンディング層３５５０との間にそれぞれ介在する。反射した光は、第１ＬＥＤスタック３２３０および第２ＬＥＤスタック３３３０を介して放射される。
上部絶縁層３６１０は、第１～第３ＬＥＤスタック３２３０、３３３０および３４３０を覆うことができる。特に、上部絶縁層３６１０は、第２ＬＥＤスタック３３３０および第３ＬＥＤスタック３４３０の側部表面を覆うことができ、また、第１ＬＥＤスタック３２３０の側部表面を覆うことができる。
上部絶縁層３６１０は、第１～第３貫通ビアホール３２７０ａ、３２７０ｂおよび３２７０ｃを露出させる開口と、第２ＬＥＤスタック３３３０の第１導電型半導体層３３３０ａ、第３ＬＥＤスタック３４３０の第１導電型半導体層３４３０ａ、第２－２オーミック電極３３５０、および第３－２オーミック電極３４５０を露出させる開口とを有する。
上部絶縁層３６１０は、シリコン酸化物またはシリコン窒化物などのような絶縁物質から構成されてもよいが、これに限定されない。
コネクタ３７１０は、第１－１オーミック電極３３９０ａ、第２－１オーミック電極３３９０、および第３－１オーミック電極３４９０を互いに電気的に接続する。コネクタ３７１０は、上部絶縁層３６１０上に形成され、第３ＬＥＤスタック３４３０の第２導電型半導体層３４３０ｂ、第２ＬＥＤスタック３３３０の第２導電型半導体層３３３０ｂ、および第１ＬＥＤスタック３２３０の第２導電型半導体層３２３０ｂから絶縁される。
コネクタ３７１０は、第２－１オーミック電極３３９０および第３－１オーミック電極３４９０と実質的に同一の材料で形成され、そのため、第２－１オーミック電極３３９０および第３－１オーミック電極３３９０と併せて形成される。代替的に、コネクタ３７１０は、第２－１オーミック電極３３９０または第３－１オーミック電極３４９０と異なる導電性材料で形成され、そのため、第２－１オーミック電極３３９０および／または第３－１オーミック電極３４９０と異なる工程で別個に形成される。
コネクタ３７２０は、第２－１オーミック電極３３５０、例えば、バリア層３３５０ｂを第２貫通ビアホール３２７０ｂに電気的に接続することができる。コネクタ３７３０は、第３－１オーミック電極、例えば、バリア層３４５０ｂを第３貫通ビアホール３２７０ｃに電気的に接続する。コネクタ３７２０は、上部絶縁層３６１０によって第１ＬＥＤスタック３２３０から電気的に絶縁される。コネクタ３７３０は、上部絶縁層３６１０によって第２ＬＥＤスタック３３３０および第１ＬＥＤスタック３２３０から電気的に絶縁される。
コネクタ３７２０、３７３０は、同一の工程により併せて形成される。コネクタ３７２０、３７３０はさらに、コネクタ３７１０と併せて形成される。また、コネクタ３７２０、３７３０は、第２－１オーミック電極３３９０および第３－１オーミック電極３４９０と実質的に同一の材料で形成され、併せて形成されてもよい。代替的に、コネクタ３７２０、３７３０は、第２－１オーミック電極３３９０または第３－１オーミック電極３４９０と異なる導電性材料で形成され、そのため、第２－１オーミック電極３３９０および／または第３－１オーミック電極３４９０と異なる工程により別個に形成される。
下部絶縁層３７５０は、基板３２１０の底部表面を覆う。下部絶縁層３７５０は、基板３２１０の下部側で第１～第３貫通ビアホール３２７０ａ、３２７０ｂおよび３２７０ｃを露出させる開口を含むことができ、また、基板３２１０の下部表面を露出させる開口を含むことができる。
電極パッド３７７０ａ、３７７０ｂ、３７７０ｃおよび３７７０ｄは、基板３２１０の下部表面上に配置される。電極パッド３７７０ａ、３７７０ｂおよび３７７０ｃは、絶縁層３７５０の開口を介して貫通ビアホール３２７０ａ、３２７０ｂおよび３２７０ｃに接続され、電極パッド３７７０ｄは基板３２１０に接続される。
電極パッド３７７０ａ、３７７０ｂおよび３７７０ｃは、それぞれのピクセルの第１～第３ＬＥＤスタック３２３０、３３３０および３４３０に電気的に接続されるようにそれぞれのピクセルにそれぞれ提供される。電極パッド３７７０ｄはさらにそれぞれのピクセルに提供できるが、基板３２１０は、複数のピクセル上で連続的に配置されることができ、それぞれのピクセルに電極パッド３７７０ｄを提供する必要性を省くことができる。
電極パッド３７７０ａ、３７７０ｂ、３７７０ｃ、３７７０ｄは、回路基板３５１０にボンディングされ、これによって、ディスプレイ装置を提供する。
次に、例示的な実施例によるディスプレイ装置を製造する方法について説明する。
図４４Ａ～図５１Ｂは、例示的な実施例によるディスプレイ装置を製造する方法を例示する概略平面図および断面図である。それぞれの断面図は、対応するそれぞれの平面図に示された線に沿って切り取られたものである。
図４４Ａおよび図４４Ｂを参照すれば、第１ＬＥＤスタック３２３０は、基板３２１０上に成長される。基板３２１０は、例えば、ＧａＡｓ基板であってもよい。第１ＬＥＤスタック３２３０は、ＡｌＧａＩｎＰ系半導体層で形成され、第１導電型半導体層３２３０ａ、活性層、および第２導電型半導体層３２３０ｂを含む。分布ブラッグ反射器３２２０は、第１ＬＥＤスタック３２３０の成長前に形成される。分布ブラッグ反射器３２２０は、例えば、ＡｌＡｓ／ＡｌＧａＡｓ層を繰り返し積層することにより形成されたスタック構造を有することができる。
その後、グルーブがフォトリソグラフィーおよびエッチングにより第１ＬＥＤスタック３２３０および基板３２１０上に形成される。グルーブは、図４４Ｂに示すように、基板３２１０を貫通するように形成されるか、または基板３２１０で予め定められた深さまで形成される。
その後、絶縁層３２５０がグルーブの側壁を覆うように形成され、貫通ビアホール３２７０ａ、３２７０ｂおよび３２７０ｃがグルーブを満たすように形成される。貫通ビアホール３２７０ａ、３２７０ｂおよび３２７０ｃは、例えば、グルーブの側壁を覆う絶縁層を形成し、メッキによりグルーブを導電性材料層または導電性ペーストで満たし、化学機械的研磨により第１ＬＥＤスタック３２３０の上部表面から絶縁および導電性材料層を除去することにより形成できる。
図４５Ａおよび図４５Ｂを参照すれば、第２ＬＥＤスタック３３３０および第２－２オーミック電極３３５０は、第１ボンディング層３５３０を介して第１ＬＥＤスタック３２３０に結合される。
第２ＬＥＤスタック３３３０は、第２基板上に成長し、第２－２オーミック電極３３５０は、第２ＬＥＤスタック３３３０上に形成される。第２ＬＥＤスタック３３３０は、ＡｌＧａＩｎＰ系またはＡｌＧａＩｎＮ系半導体層で形成され、第１導電型半導体層３３３０ａ、活性層、および第２導電型半導体層３３３０ｂを含むことができる。第２基板は、ＡｌＧａＩｎＰ系半導体層がその上に成長できる基板、例えば、ＧａＡｓ基板、またはＡｌＧａＩｎＮ系半導体層がその上に成長できる基板、例えば、サファイア基板であってもよい。第２ＬＥＤスタック３３３０のためのＡｌ、ＧａおよびＩｎの組成比は、第２ＬＥＤスタック３３３０が緑色光を放射するように決定できる。第２－２オーミック電極３３５０は、第２導電型半導体層３３３０ｂ、例えば、ｐ型半導体層とのオーミック接触を形成する。第２－２オーミック電極３３５０は、第２ＬＥＤスタック３３３０から発生した光を反射させる反射層３３５０ａと、バリア層３３５０ｂとを含むことができる。
第２－２オーミック電極３３５０は、第１ＬＥＤスタック３２３０に向かうように配置され、第１ボンディング層３５３０によって第１ＬＥＤスタック３２３０に結合される。その後、第２基板は、化学的エッチングまたはレーザリフトオフにより第１導電型半導体層３３３０ａを露出させるように第２ＬＥＤスタック３３３０から除去される。粗面化表面は、表面テクスチャリングによって露出した第１導電型半導体層３３３０ａ上に形成される。
例示的な実施例によれば、絶縁層および反射層が、第１ボンディング層３５３０の形成前に、第１ＬＥＤスタック３２３０上に追加的に形成されてもよい。
図４６Ａおよび図４６Ｂを参照すれば、第３ＬＥＤスタック３４３０および第３－２オーミック電極３４５０は、第２ボンディング層３５５０を介して第２ＬＥＤスタック３３３０に結合される。
第３ＬＥＤスタック３４３０は、第３基板上に成長し、第３－２オーミック電極３４５０は、第３ＬＥＤスタック３４３０上に形成される。第３ＬＥＤスタック３４３０は、ＡｌＧａＩｎＮ系半導体層で形成され、第１導電型半導体層３４３０ａ、活性層、および第２導電型半導体層３４３０ｂを含むことができる。第３基板は、ＧａＮ系半導体層がその上に成長できる基板であり、第１基板３２１０とは異なる。第３ＬＥＤスタック３４３０のためのＡｌＧａＩｎＮの組成比は、第３ＬＥＤスタック３４３０が青色光を放射するように決定できる。第３－２オーミック電極３４５０は、第２導電型半導体層３４３０ｂ、例えば、ｐ型半導体層とのオーミック接触を形成する。第３－２オーミック電極３４５０は、第３ＬＥＤスタック３４３０から発生した光を反射させる反射層３４５０ａと、バリア層３４５０ｂとを含むことができる。
第３－２オーミック電極３４５０は、第２ＬＥＤスタック３３３０に向かうように配置され、第２ボンディング層３５５０によって第２ＬＥＤスタック３３３０に結合される。その後、第３基板は、化学エッチングまたはレーザリフトオフにより第１導電型半導体層３４３０ａを露出させるように第３ＬＥＤスタック３４３０から除去される。粗面化表面は、表面テクスチャリングによって露出した第１導電型半導体層３４３０ａ上に形成される。
例示的な実施例によれば、絶縁層および反射層が、第２ボンディング層３５５０の形成前に、第２ＬＥＤスタック３３３０上に追加的に形成されてもよい。
図４７Ａおよび図４７Ｂを参照すれば、それぞれのピクセル領域において、第３ＬＥＤスタック３４３０は、第３サブピクセルＢ以外の第３ＬＥＤスタック３４３０を除去するようにパターニングされる。第３サブピクセルＢの領域において、湾入部（ｉｎｄｅｎｔａｔｉｏｎ）を介してバリア層３４５０ｂを露出させるように第３ＬＥＤスタック３４３０上に湾入部が形成される。
その後、第３サブピクセルＢ以外の領域において、第３－２オーミック電極３４５０および第２ボンディング層３５５０は、第２ＬＥＤスタック３３３０を露出させるように除去される。このように、第３－２オーミック電極３４５０は、第３サブピクセルＢの領域近傍に制限的に配置される。
それぞれのピクセル面積において、第２ＬＥＤスタック３３３０は、第２サブピクセルＧ以外の領域で第２ＬＥＤスタック３３３０を除去するようにパターニングされる。第２サブピクセルＧの領域において、第２ＬＥＤスタック３３３０は、第３ＬＥＤスタック３４３０と部分的に重なる。
第２ＬＥＤスタック３３３０をパターニングすることにより、第２－２オーミック電極３３５０は露出する。第２ＬＥＤスタック３３３０は、湾入部を含むことができ、第２－２オーミック電極３３５０、例えば、バリア層３３５０ｂは、湾入部を介して露出してもよい。
その後、第２－２オーミック電極３３５０および第１ボンディング層３５３０は、第１ＬＥＤスタック３２３０を露出させるように除去される。このように、第２－２オーミック電極３３５０は、第２サブピクセルＧの領域近傍に配置される。他方、第１～第３貫通ビアホール３２７０ａ、３２７０ｂおよび３２７０ｃはさらに、第１ＬＥＤスタック３２３０と併せて露出する。
それぞれのピクセル領域において、第１導電型半導体層３２３０ａは、第１ＬＥＤスタック３２３０の第２導電型半導体層３２３０ｂをパターニングすることにより露出する。図４７Ａに示すように、第１導電型半導体層３２３０ａは、細長形状に露出してもよいが、これに限定されない。
また、ピクセル領域は、第１ＬＥＤスタック３２３０をパターニングすることにより互いに分割される。このように、第１サブピクセルＲの領域が形成される。ここで、分布ブラッグ反射器３２２０がさらに分割されてもよい。代替的に、分布ブラッグ反射器３２２０は、分割されずに複数のピクセル上に連続的に配置される。なお、第１導電型半導体層３２３０ａはさらに、複数のピクセル上で連続的に配置されてもよい。
図４８Ａおよび図４８Ｂを参照すれば、第１－１オーミック電極３２９０ａおよび第２－２オーミック電極３２９０ｂが第１ＬＥＤスタック３２３０上に形成される。第１－１オーミック電極３２９０ａは、例えば、露出した第１導電型半導体層３２３０ａ上でＡｕ－ＴｅまたはＡｕ－Ｇｅ合金で形成される。第１－２オーミック電極３２９０ｂは、例えば、第２導電型半導体層３２３０ｂ上でＡｕ－ＢｅまたはＡｕ－Ｚｎ合金で形成される。第１－２オーミック電極３２９０ｂは、第１－１オーミック電極３２９０ａの前に形成されるか、またはその逆に形成される。第１－２オーミック電極３２９０ｂは、第１貫通ビアホール３２７０ａに接続される。他方、第１－１オーミック電極３２９０ａは、パッド領域と、パッド領域から第１貫通ビアホール３２７０ａに向かって延びることが可能な延長部とを含むことができる。
電流拡散のために、第１－２オーミック電極３２９０ｂは、第１－１オーミック電極３２９０ａを少なくとも部分的に取り囲むように配置される。第１－１オーミック電極３２９０ａおよび第１－２オーミック電極３２９０ｂのそれぞれが図４８Ａで細長形状を有するものとして示されたが、本発明の概念はこれに限定されない。代替的に、第１－１オーミック電極３２９０ａおよび第２－２オーミック電極３２９０ｂのそれぞれは、例えば、円形状を有してもよい。
図４９Ａおよび図４９Ｂを参照すれば、上部絶縁層３６１０は、第１～第３ＬＥＤスタック３２３０、３３３０および３４３０を覆うように形成される。上部絶縁層３６１０は、第１－１オーミック電極３３９０ａおよび第１－２オーミック電極３２９０ｂを覆うことができる。上部絶縁層３６１０は、第１～第３ＬＥＤスタック３２３０、３３３０および３４３０の側部表面および分布ブラッグ反射器３２２０の側部表面をさらに覆ってもよい。
上部絶縁層３６１０は、第２ＬＥＤスタック３３３０および第３ＬＥＤスタック３４３０の第１－１オーミック電極３２９０ａを露出させる開口３６１０ａと、バリア層３３５０ｂ、３４５０ｂを露出させる開口３６１０ｂ、３６１０ｃと、第２および第３貫通ビアホール３２７０ｂ、３２７０ｃを露出させる開口３６１０ｄ、３６１０ｅと、第１導電型半導体層３３３０ａ、３４３０ａを露出させる開口３６１０ｆ、３６１０ｇとを有することができる。
図５０Ａおよび図５０Ｂを参照すれば、第２－１オーミック電極３３９０、第３－１オーミック電極３４９０、およびコネクタ３７１０、３７２０、３７３０が形成される。第２－１オーミック電極３３９０は、第１導電型半導体層３３３０ａとのオーミック接触を形成するように開口３６１０ｆで形成され、第３－１オーミック電極３４９０は、第１導電型半導体層３４３０ａとのオーミック接触を形成するように開口３６１０ｇで形成される。
コネクタ３７１０は、第２－１オーミック電極３３９０および第３－１オーミック電極３４９０を第１－１オーミック電極３２９０ａに電気的に接続する。コネクタ３７１０は、例えば、開口３６１０ａに露出した第１－１オーミック電極３２９０ａに接続される。コネクタ３７１０は、第２導電型半導体層３２３０ｂ、３３３０ｂおよび３４３０ｂから絶縁されるように上部絶縁層３６１０上に形成される。
コネクタ３７２０は、第２－２オーミック電極３３５０を第２貫通ビアホール３２７０ｃに電気的に接続し、コネクタ３７３０は、第３－２オーミック電極３４５０を第３貫通ビアホール３２７０ｃに電気的に接続する。コネクタ３７２０、３７３０は、第１～第３ＬＥＤスタック３２３０、３３３０および３４３０に対する短絡を防止するために上部絶縁層３６１０上に配置される。
第２－１オーミック電極３３９０、第３－１オーミック電極３４９０、およびコネクタ３７１０、３７２０、３７３０は、同一の工程により実質的に同一の材料で形成される。しかし、本発明の概念はこれに限定されない。代替的に、第２－１オーミック電極３３９０、第３－１オーミック電極３４９０、およびコネクタ３７１０、３７２０、３７３０は、異なる工程により異なる材料で形成されてもよい。
その後、図５１Ａおよび図５１Ｂを参照すれば、下部絶縁層３７５０は、基板３２１０の下部表面上に形成される。下部絶縁層３７５０は、第１～第３貫通ビアホール３２７０ａ、３２７０ｂおよび３２７０ｃを露出させる開口を有し、また、基板３２１０の下部表面を露出させる開口を有することができる。
電極パッド３７７０ａ、３７７０ｂ、３７７０ｃ、３７７０ｄは、下部絶縁層３７５０上に形成される。電極パッド３７７０ａ、３７７０ｂおよび３７７０ｃは、第１～第３貫通ビアホール３２７０ａ、３２７０ｂおよび３２７０ｃにそれぞれ接続され、電極パッド３７７０ｄは、基板３２１０に接続される。
したがって、電極パッド３７７０ａは、第１貫通ビアホール３２７０ａを介して第１ＬＥＤスタック３２３０の第２導電型半導体層３２３０ｂに電気的に接続され、電極パッド３７７０ｂは、第２貫通ビアホール３２７０ｂを介して第２ＬＥＤスタック３３３０の第２導電型半導体層３３３０ｂに電気的に接続され、電極パッド３７７０ｃは、第３貫通ビアホール３２７０ｃを介して第３ＬＥＤスタック３４３０の第２導電型半導体層３４３０ｂに電気的に接続される。第１～第３ＬＥＤスタック３２３０、３３３０および３４３０の第１導電型半導体層３２３０ａ、３３３０ａおよび３４３０ａは、共通に電極パッド３７７０ｄに電気的に接続される。
この方式により、例示的な実施例によるディスプレイ装置は、基板３２１０の電極パッド３７７０ａ、３７７０ｂ、３７７０ｃ、３７７０ｄを図３９に示す回路基板３５１０にボンディングすることにより形成できる。上述のように、回路基板３５１０は、アクティブ回路またはパッシブ回路を含むことができ、これによって、ディスプレイ装置は、アクティブマトリクス方式またはパッシブマトリクス方式で駆動できる。
図５２は、他の例示的な実施例によるディスプレイのための発光ダイオードピクセルの断面図である。
図５２を参照すれば、例示的な実施例によるディスプレイ装置の発光ダイオードピクセル３００１は、第２ＬＥＤスタック３３３０が第１ＬＥＤスタック３２３０の大部分を覆い、第３ＬＥＤスタック３４３０が第２ＬＥＤスタック３３３０の大部分を覆うことを除けば、図４０のディスプレイ装置の発光ダイオードピクセル３０００と概ね類似している。この方式により、第１サブピクセルＲから発生した光は、第２ＬＥＤスタック３３３０および第３ＬＥＤスタック３４３０を実質的に通過した後に外部に放射され、第２ＬＥＤスタック３３３０から発生した光は、第３ＬＥＤスタック３４３０を実質的に通過した後に外部に放射される。
第１ＬＥＤスタック３２３０は、第２ＬＥＤスタック３３３０および第３ＬＥＤスタック３４３０よりも長い波長を有する光を放射するように、第２ＬＥＤスタック３３３０および第３ＬＥＤスタック３４３０より狭いバンドギャップを有する活性層を含むことができ、第２ＬＥＤスタック３３３０は、第３ＬＥＤスタック３４３０より長い波長を有する光を放射するように、第３ＬＥＤスタック３４３０より狭いバンドギャップを有する活性層を含むことができる。
図５３は、例示的な実施例によるディスプレイ装置の１つのピクセルの拡大平面図であり、図５４Ａおよび図５４Ｂは、それぞれ図５３の線Ｇ－ＧおよびＨ－Ｈに沿った断面図である。
図５３、図５４Ａ、および図５４Ｂを参照すれば、例示的な実施例によるピクセルは、第２ＬＥＤスタック３３３０が第１ＬＥＤスタック３２３０の大部分を覆い、第３ＬＥＤスタック３４３０が第２ＬＥＤスタック３３３０の大部分を覆うことを除けば、図４２、図４３Ａ、図４３Ｂおよび図４３Ｃのピクセルと概ね類似している。第１～第３貫通ビアホール３２７０ａ、３２７０ｂ、３２７０ｃは、第２ＬＥＤスタック３３３０および第３ＬＥＤスタック３４３０の外部に配置される。
また、第１－１オーミック電極３２９０ａの一部と第２－１オーミック電極３３９０の一部は、第３ＬＥＤスタック３４３０の下に配置される。このように、第１－１オーミック電極３２９０ａは、第２ＬＥＤスタック３３３０が第１ＬＥＤスタック３２３０に結合される前に形成され、第２－１オーミック電極３３９０はさらに、第３ＬＥＤスタック３４３０が第２ＬＥＤスタック３３３０に結合される前に形成されてもよい。
また、第１ＬＥＤスタック３２３０から発生した光は、第２ＬＥＤスタック３３３０および第３ＬＥＤスタック３４３０を実質的に通過した後に外部に放射され、第２ＬＥＤスタック３３３０から発生した光は、第３ＬＥＤスタック３４３０を実質的に通過した後に外部に放射される。したがって、第１ボンディング層３５３０および第２ボンディング層３５５０は、光透過性材料で形成され、第２－２オーミック電極３３５０および第３－２オーミック電極３４５０は、透過性導電層で構成される。
他方、図示のように、第３－２オーミック電極３４５０を露出させるために湾入部が第３ＬＥＤスタック３４３０上に形成され、第２－２オーミック電極３３５０を露出させるように、湾入部が第３ＬＥＤスタック３４３０および第２ＬＥＤスタック３３３０上で連続的に形成される。第２－２オーミック電極３３５０および第３－２オーミック電極３４５０は、コネクタ３７２０、３７３０を介して第２貫通ビアホール３２７０ｂおよび第３貫通ビアホール３２７０ｃにそれぞれ電気的に接続される。
また、第２ＬＥＤスタック３３３０の第１導電型半導体層３３３０ａ上に形成された第２－１オーミック電極３３９０を露出させるように、湾入部が第３ＬＥＤスタック３４３０上に形成され、第１ＬＥＤスタック３２３０の第１導電型半導体層３２３０ａ上に形成された第１－１オーミック電極３２９０ａを露出させるように、湾入部が第３ＬＥＤスタック３４３０および第２ＬＥＤスタック３３３０上に連続的に形成される。コネクタ３７１０は、第１－１オーミック電極３２９０ａおよび第２－１オーミック電極３３９０を第３－１オーミック電極３４９０に接続することができる。第３－１オーミック電極３４９０は、コネクタ３７１０と併せて形成され、第１－１オーミック電極３２９０ａおよび第２－１オーミック電極３３９０のパッド領域に接続される。
第１－１オーミック電極３２９０ａおよび第２－１オーミック電極３３９０は、第３ＬＥＤスタック３４３０の下に部分的に配置されるが、本発明の概念はこれに限定されない。例えば、第３ＬＥＤスタック３４３０の下に配置された第１－１オーミック電極３２９０ａおよび第２－１オーミック電極３３９０の部分は省略可能である。また、第２－１オーミック電極３３９０は省略可能であり、コネクタ３７１０は、第１導電型半導体層３３３０ａとのオーミック接触を形成することができる。
例示的な実施例によれば、複数のピクセルがウエハボンディングによりウエハレベルで形成され、そのため、発光ダイオードを個別的に実装する工程が省かれるか、または大きく減少できる。
また、貫通ビアホール３２７０ａ、３２７０ｂおよび３２７０ｃが基板３２１０で形成され、電流経路として用いられるため、基板３２１０を除去する必要がない。したがって、第１ＬＥＤスタック３２３０の成長のために用いられる成長基板は、第１ＬＥＤスタック３２３０から除去されずに基板３２１０として使用できる。
特定の例示的な実施例および実施形態が本明細書で説明されたが、他の実施例および変形例もかかる説明から明らかになろう。したがって、本発明の概念はこのような実施例に限定されず、当技術分野における通常の知識を有する者にとって自明なように、添付した請求の範囲より広い範囲および多様な自明な変形例と等価物に限定される。

Claims (21)

  1. 発光チップであって、
    互いに垂直に積層された第１発光サブユニット、第２発光サブユニット、および第３発光サブユニットを含む発光構造体と、
    前記発光構造体の少なくとも一部を覆う第１パッシベーション層と、を含み、
    前記発光構造体は、底部から第１発光サブユニット、第２発光サブユニット、第３発光サブユニットの順に積層された構造を有し、
    前記第１パッシベーション層は、前記第１、第２および第３サブユニットからの光が前記発光チップから放射されることを許容するように前記発光構造体を露出させる底部表面を有し、
    前記第１発光サブユニットは、第１透明電極および第１メサ構造を含み、前記第１メサ構造は、互いに垂直に積層された第１ｎ型半導体層、第１活性層、および第１ｐ型半導体層を有し、
    前記第２発光サブユニットは、第２透明電極および第２メサ構造を含み、前記第２メサ構造は、互いに垂直に積層された第２ｐ型半導体層、第２活性層、および第２ｎ型半導体層を有し、
    前記第３発光サブユニットは、第３透明電極および第３メサ構造を含み、前記第３メサ構造は、互いに垂直に積層された第３ｐ型半導体層、第３活性層、および第３ｎ型半導体層を有し、
    前記第３ｎ型半導体層は、前記第３透明電極より小さい面積を有し、前記第３透明電極の一部を露出させ、
    前記第３透明電極は、前記第２ｎ型半導体層より小さい面積を有し、前記第２ｎ型半導体層の一部を露出させ、
    前記第２ｎ型半導体層は、前記第２透明電極より小さい面積を有し、前記第２透明電極の一部を露出させ、
    前記第２透明電極は、前記第１透明電極より小さい面積を有し、前記第１透明電極の一部を露出させ、
    前記第１透明電極は、前記第１ｎ型半導体層より小さい面積を有し、前記第１ｎ型半導体層の一部を露出させる、発光チップ。
  2. 前記第１パッシベーション層は、重合体材料を含む、請求項１に記載の発光チップ。
  3. 前記第１パッシベーション層は、ポリイミドおよびエポキシモールディングコンパウンド（ＥＭＣ）のうちの少なくとも１つを含む、請求項２に記載の発光チップ。
  4. 前記第１ｎ型半導体層と電気的に接続された第１薄膜導電パターンと、
    前記第２ｎ型半導体層と電気的に接続された第２薄膜導電パターンと、
    前記第３ｎ型半導体層と電気的に接続された第３薄膜導電パターンと、
    前記第１、第２および第３ｐ型半導体層と電気的に接続された第４薄膜導電パターンとをさらに含む、請求項１に記載の発光チップ。
  5. 前記第１ｐ型半導体層と電気的に接続された第１薄膜導電パターンと、
    前記第２ｐ型半導体層と電気的に接続された第２薄膜導電パターンと、
    前記第３ｐ型半導体層と電気的に接続された第３薄膜導電パターンと、
    前記第１、第２および第３ｎ型半導体層と電気的に接続された第４薄膜導電パターンとをさらに含む、請求項１に記載の発光チップ。
  6. 前記第３透明電極のうち、前記第３ｎ型半導体層と重畳しない部分は、前記第３ｎ型半導体層と重畳する部分より薄く、
    前記第２透明電極のうち、前記第２ｎ型半導体層と重畳しない部分は、前記第２ｎ型半導体層と重畳する部分より薄く、
    前記第１透明電極のうち、前記第２透明電極と重畳しない部分は、前記第２透明電極と重畳する部分より薄い、請求項１に記載の発光チップ。
  7. 前記第１透明電極と重畳しない前記第１ｎ型半導体層の一部の上に配置され、前記第１ｎ型半導体層と電気的に接続される第１導電パターンと、
    前記第２透明電極と重畳しない前記第１透明電極の一部および前記第２ｎ型半導体層と重畳しない前記第２透明電極の一部の上に配置され、前記第１および第２透明電極と電気的に接続された第２導電パターンと、
    前記第３透明電極と重畳しない前記第２ｎ型半導体層の一部の上に配置され、前記第２ｎ型半導体層と電気的に接続された第３導電パターンと、
    前記第３ｎ型半導体層と重畳しない前記第３透明電極の一部の上に配置され、前記第３透明電極と電気的に接続された第４導電パターンと、
    前記第３ｎ型半導体層上に配置され、前記第３ｎ型半導体層と電気的に接続された第５導電パターンとをさらに含む、請求項１に記載の発光チップ。
  8. 前記第１導電パターンと電気的に接続された第１薄膜導電パターンと、
    前記第２および第４導電パターンと電気的に接続された第２薄膜導電パターンと、
    前記第３導電パターンと電気的に接続された第３薄膜導電パターンと、
    前記第５導電パターンと電気的に接続された第４薄膜導電パターンとをさらに含む、請求項７に記載の発光チップ。
  9. 前記発光構造体は、上端表面から減少する幅を有し、
    前記第１ｎ型半導体層は、前記第１メサ構造の側壁から延びた第１ｎ型拡張半導体層を含み、
    前記第１、第２、第３および第４薄膜導電パターンのそれぞれは、前記第３発光サブユニットの上端表面から前記第１ｎ型拡張半導体層に延び、前記第１ｎ型拡張半導体層を覆い、コネクタ部分を含む、請求項８に記載の発光チップ。
  10. 前記第１パッシベーション層を貫通し、前記第１ｎ型拡張半導体層上に配置された前記第１薄膜導電パターンのコネクタ部分と電気的に接続される第１ビアコンタクトと、
    前記第１パッシベーション層を貫通し、前記第１ｎ型拡張半導体層上に配置された前記第２薄膜導電パターンのコネクタ部分と電気的に接続された第２ビアコンタクトと、
    前記第１パッシベーション層を貫通し、前記第１ｎ型拡張半導体層上に配置された前記第３薄膜導電パターンのコネクタ部分と電気的に接続された第３ビアコンタクトと、
    前記第１パッシベーション層を貫通し、前記第１ｎ型拡張半導体層上に配置された前記第４薄膜導電パターンと電気的に接続された第４ビアコンタクトとをさらに含む、請求項９に記載の発光チップ。
  11. 前記第１、第２、第３および第４ビアコンタクトのそれぞれは、前記第１、第２および第３活性層の少なくとも一部と重なる、請求項１０に記載の発光チップ。
  12. 前記第１ビアコンタクトは、前記第１導電パターンの少なくとも一部と重なる、請求項１０に記載の発光チップ。
  13. 前記第１パッシベーション層上に配置された第２パッシベーション層をさらに含み、前記第１、第２、第３および第４ビアコンタクトとそれぞれ電気的に導通するように構成された第５、第６、第７および第８ビアコンタクトを含む、請求項１０に記載の発光チップ。
  14. 前記第１パッシベーション層上に配置された貫通シリコンビア（ＴＳＶ）基板をさらに含み、前記ＴＳＶ基板は、前記第１、第２、第３および第４ビアコンタクトにそれぞれ対応するパターンを含む、請求項１０に記載の発光チップ。
  15. 前記発光構造体は、少なくとも１つのメサ構造を有し、
    前記発光構造体は、階段状構造を有する少なくとも１つの側壁を有する、請求項１に記載の発光チップ。
  16. 前記発光構造体は、傾斜側壁を有する、請求項１５に記載の発光チップ。
  17. 前記第１および第２発光サブユニットの間に配置された第１カラーフィルタおよび第１ボンディング部分と、
    前記第２および第３発光サブユニットの間に配置された第２カラーフィルタおよび第２ボンディング部分と、をさらに含む、請求項１に記載の発光チップ。
  18. 前記発光構造体は、約１０，０００μｍ2未満の表面積を有するマイクロ発光ダイオードを含む、請求項１に記載の発光チップ。
  19. 前記第１パッシベーション層の底部表面と前記第１発光サブユニットの表面は、実質的に同一平面に配置される、請求項１に記載の発光チップ。
  20. 前記第１発光サブユニットは、赤色、緑色または青色光のうちの１つを放射するように構成され、
    前記第２発光サブユニットは、赤色、緑色または青色光のうちの前記第１発光サブユニットとは異なる他の１つを放射するように構成され、前記第１発光サブユニット上に積層され、
    前記第３発光サブユニットは、赤色、緑色または青色光のうちの前記第１及び第２発光サブユニットとは異なる他の１つを放射するように構成され、前記第２発光サブユニット上に積層される、請求項１に記載の発光チップ。
  21. 前記第１および第２発光サブユニットの間および第２および第３発光サブユニットの間にはカラーフィルタが配置されない、請求項２０に記載の発光チップ。
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