KR20220018374A - 발광 소자 및 웨이퍼 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 발광 소자는, 제1 n형 반도체층, 상기 제1 n형 반도체층 상에 배치된 제1 발광층, 제1 발광층 상에 배치된 제1 p형 반도체층, 제1 p형 반도체층 상에 배치된 제2 p형 반도체층, 제1 p형 반도체층과 제2 p형 반도체층 사이에 배치된 본딩층, 제2 p형 반도체층 상에 배치된 제2 발광층, 제2 발광층 상에 배치된 제2 n형 반도체층, 제2 p형 반도체층 상에 배치된 p형 전극, 제1 n형 반도체층 상에 배치된 제1 n형 전극, 및 제2 n형 반도체층 상에 배치된 제2 n형 전극을 포함한다. 따라서, 하나의 발광 소자는 서로 다른 색상의 광을 발광하는 제1 발광층 및 제2 발광층을 포함하여 한 가지 이상의 색상의 광을 발광할 수 있다.

Description

발광 소자 및 웨이퍼{LIGHT EMITTING ELEMENT AND WAFER}
본 발명은 발광 소자 및 웨이퍼에 관한 것으로, 보다 상세하게는 하나의 기판 상에 적색 광, 녹색 광 및 청색 광을 발광하는 발광 소자가 함께 형성된 웨이퍼에 관한 것이다.
컴퓨터의 모니터나 TV, 핸드폰 등에 사용되는 표시 장치에는 스스로 광을 발광하는 유기 발광 표시 장치(Organic Light Emitting Display; OLED) 등과 별도의 광원을 필요로 하는 액정 표시 장치(Liquid Crystal Display; LCD)등이 있다.
표시 장치는 컴퓨터의 모니터 및 TV 뿐만 아니라 개인 휴대 기기까지 그 적용 범위가 다양해지고 있으며, 넓은 표시 면적을 가지면서도 감소된 부피 및 무게를 갖는 표시 장치에 대한 연구가 진행되고 있다.
또한, 최근에는, LED를 포함하는 표시 장치가 차세대 표시 장치로 주목받고 있다. LED는 유기 물질이 아닌 무기 물질로 이루어지므로, 신뢰성이 우수하여 액정 표시 장치나 유기 발광 표시 장치에 비해 수명이 길다. 또한, LED는 점등 속도가 빠를 뿐만 아니라, 발광 효율이 뛰어나고, 내충격성이 강해 안정성이 뛰어나며, 고휘도의 영상을 표시할 수 있다.
본 발명이 해결하고자 하는 과제는, 하나 이상의 색상의 광을 발광할 수 있는 발광 소자 및 웨이퍼를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 적색 광, 녹색 광 및 청색 광을 발광하는 발광 소자를 함께 형성한 발광 소자 및 웨이퍼를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 웨이퍼에 적색 광, 녹색 광 및 청색 광을 발광하는 발광 소자를 형성하여 복수의 발광 소자의 전사 공정을 간소화한 발광 소자 및 웨이퍼를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 서로 다른 색상의 광을 발광하는 발광층을 적층하여 하나의 발광 소자가 차지하는 면적을 감소시킨 발광 소자 및 웨이퍼를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 발광 소자는, 제1 n형 반도체층, 상기 제1 n형 반도체층 상에 배치된 제1 발광층, 제1 발광층 상에 배치된 제1 p형 반도체층, 제1 p형 반도체층 상에 배치된 제2 p형 반도체층, 제1 p형 반도체층과 제2 p형 반도체층 사이에 배치된 본딩층, 제2 p형 반도체층 상에 배치된 제2 발광층, 제2 발광층 상에 배치된 제2 n형 반도체층, 제2 p형 반도체층 상에 배치된 p형 전극, 제1 n형 반도체층 상에 배치된 제1 n형 전극, 및 제2 n형 반도체층 상에 배치된 제2 n형 전극을 포함한다. 따라서, 하나의 발광 소자는 서로 다른 색상의 광을 발광하는 제1 발광층 및 제2 발광층을 포함하여 한 가지 이상의 색상의 광을 발광할 수 있다.
본 발명의 일 실시예에 따른 웨이퍼는, 기판, 및 기판 상에 배치된 복수의 발광 소자를 포함하고, 복수의 발광 소자 각각은, 기판 상에 배치된 제1 n형 반도체층, 제1 n형 반도체층 상에 배치된 제1 발광층, 제1 발광층 상에 배치된 p형 반도체층, p형 반도체층 상에 배치된 제2 발광층, 제2 발광층 상에 배치된 제2 n형 반도체층, p형 반도체층 상에 배치된 p형 전극, 제1 n형 반도체층 상에 배치된 제1 n형 전극, 및 제2 n형 반도체층 상에 배치된 제2 n형 전극을 포함한다. 따라서, 서로 다른 색상의 광을 발광하는 제1 발광층 및 제2 발광층이 상하로 배치되어, 기판 상에서 하나의 발광 소자가 차지하는 면적을 줄일 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은 하나의 발광 소자에서 적색 광 및 녹색 광을 함께 발광하거나, 적색 광 및 청색 광을 함께 발광할 수 있다.
본 발명은 하나의 웨이퍼에 적색 광, 녹색 광 및 청색 광을 발광하는 발광 소자를 함께 형성하여, 전사 공정을 간소화할 수 있고, 비용을 절감할 수 있다.
본 발명은 서로 다른 색상의 광을 발광하는 발광층을 수직하게 적층하여 하나의 발광 소자가 차지하는 면적을 줄일 수 있고, 공간 활용이 용이할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 웨이퍼의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 웨이퍼의 확대 평면도이다.
도 3a는 본 발명의 일 실시예에 따른 복수의 발광 소자의 평면도이다.
도 3b는 도 3a의 IIIb-IIIb'에 따른 단면도이다.
도 3c는 도 3a의 IIIc-IIIc'에 따른 단면도이다.
도 3d는 도 3a의 IIId-IIId'에 따른 단면도이다.
도 4a 내지 도 4g는 본 발명의 일 실시예에 따른 웨이퍼의 제조 방법을 설명하기 위한 공정도들이다.
도 5는 본 발명의 다른 실시예에 따른 웨이퍼의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형상으로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 면적, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 발명 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 면적 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 면적 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 도면을 참조하여 본 발명에 대해 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 웨이퍼의 평면도이다. 도 2는 본 발명의 일 실시예에 따른 웨이퍼의 확대 평면도이다. 도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 웨이퍼(100)는 기판(110) 및 복수의 발광 소자(LED)를 포함한다.
기판(110)은 웨이퍼(100)에 포함된 다양한 구성요소를 지지하기 위한 구성이다. 기판(110)은 복수의 발광 소자(LED)가 성장되는 기판(110)으로, 기판(110)은 복수의 발광 소자(LED)를 구성하는 물질에 따라 다양한 물질로 이루어질 수 있다. 예를 들어, 기판(110)은 사파이어(Sapphire), 질화 갈륨(GaN), 실리콘(Si), 실리콘 카바이드(SiC) 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
도 1을 참조하면, 기판(110)은 액티브 영역(AA) 및 외곽 영역(IA)을 포함한다. 액티브 영역(AA)은 복수의 발광 소자(LED)가 형성되는 영역이고, 액티브 영역(AA)을 둘러싸는 외곽 영역(IA)은 얼라인 키 등이 배치되는 영역이다.
기판(110)의 엣지 중 일부분에 플랫 존(FA)이 배치된다. 플랫 존(FA)은 원 형상으로 이루어진 기판(110)의 엣지 중 직선으로 이루어진 부분이다. 플랫 존(FA)은 웨이퍼(100)의 구조를 구별하기 위한 것으로, 플랫 존(FA)을 이용해 웨이퍼(100)의 수직, 수평을 판단할 수 있고, 플랫 존(FA)을 웨이퍼(100) 가공 시 기준선으로 사용할 수 있다.
도 2를 참조하면, 액티브 영역(AA)에 복수의 발광 소자(LED)가 배치된다. 복수의 발광 소자(LED)는 전압이 인가될 시, 빛을 발광하는 반도체 소자이다. 발광 소자(LED)는 적색 광, 녹색 광, 청색 광 등을 발광할 수 있고, 이들의 조합으로 백색을 포함하는 다양한 색상의 광을 구현할 수 있다.
복수의 발광 소자(LED)는 기판(110) 상에 복수의 발광 소자(LED)를 구성하는 질화 갈륨(GaN) 등의 물질을 형성하여 결정층을 성장시키고, 결정층을 개별 칩으로 절단하고 전극을 형성하여 복수의 발광 소자(LED)를 형성할 수 있다. 복수의 발광 소자(LED)의 형성 과정에 대한 구체적인 설명은 도 4a 내지 도 4g를 참조하여 후술하기로 한다.
복수의 발광 소자(LED)는 제1 발광 소자(LED1) 및 제2 발광 소자(LED2)를 포함한다. 제1 발광 소자(LED1)는 적색 광 및 녹색 광을 발광하는 발광 소자이고, 제2 발광 소자(LED2)는 적색 광 및 청색 광을 발광하는 발광 소자이다.
기판(110) 상에서 제1 발광 소자(LED1)와 제2 발광 소자(LED2)는 표시 장치에 전사될 위치에 대응하여 일정 간격으로 배치될 수 있다. 구체적으로, 제1 발광 소자(LED1) 및 제2 발광 소자(LED2)로부터 발광된 적색 광, 녹색 광 및 청색 광의 조합으로 다양한 색상의 광을 표시할 수 있으므로, 적색 광 및 녹색 광을 발광하는 제1 발광 소자(LED1) 및 적색 광 및 청색 광을 발광하는 제2 발광 소자(LED2)는 표시 장치에서 서로 이웃하게 배치되어 하나의 픽셀을 이룰 수 있다. 이에, 기판(11) 상에서 하나의 픽셀의 위치에 대응하여 제1 발광 소자(LED1)와 제2 발광 소자(LED2)를 서로 이웃하게 형성하는 경우, 제1 발광 소자(LED1)와 제2 발광 소자(LED2) 각각을 개별적으로 전사하지 않고 한번에 전사할 수 있어 전사 공정을 간소화할 수 있다. 그러므로, 제1 발광 소자(LED1)와 제2 발광 소자(LED2)는 동일한 행 또는 동일한 열에서 서로 이웃하게 배치될 수 있고, 서로 이웃한 하나의 제1 발광 소자(LED1)와 제2 발광 소자(LED2)는 하나의 픽셀에 대응될 수 있다. 예를 들어, 복수의 제1 발광 소자(LED1)는 복수의 행 중 홀수 행에 배치되고, 복수의 제2 발광 소자(LED2)는 복수의 행 중 짝수 행에 배치될 수 있으며, 제1 발광 소자(LED1)와 제2 발광 소자(LED2)는 열 방향에서 교대로 배치될 수 있다. 다만, 복수의 발광 소자(LED)는 표시 장치의 복수의 픽셀의 배치에 따라 다양한 형태로 배치될 수 있으며, 도면에 도시된 바에 제한되지 않는다.
이하에서는 도 3a 내지 도 3d를 참조하여 복수의 발광 소자(LED)에 대해 구체적으로 설명하기로 한다.
도 3a는 본 발명의 일 실시예에 따른 복수의 발광 소자의 평면도이다. 도 3b는 도 3a의 IIIb-IIIb'에 따른 단면도이다. 도 3c는 도 3a의 IIIc-IIIc'에 따른 단면도이다. 도 3d는 도 3a의 IIId-IIId'에 따른 단면도이다.
도 3a, 도 3b 및 도 3d를 함께 참조하면, 복수의 발광 소자(LED) 중 제1 발광 소자(LED1)는 제1 n형 반도체층(N1), 제1 녹색 발광층(GE), 제1 p형 반도체층(P1), 본딩층(BD), 제2 p형 반도체층(P2), 제2 발광층(RE), 제2 n형 반도체층(N2), 제1 n형 전극(NE1), 제2 n형 전극(NE2) 및 p형 전극(PE)을 포함한다.
기판(110) 상에 제1 n형 반도체층(N1)이 배치되고, 제1 n형 반도체층(N1) 상에 제1 p형 반도체층(P1)이 배치된다. 제1 n형 반도체층(N1) 및 제1 p형 반도체층(P1)은 특정 물질에 n형 및 p형의 불순물을 도핑하여 형성된 층일 수 있다. 제1 n형 반도체층(N1)은 질화 갈륨(GaN) 등과 같은 물질에 n형의 불순물이 도핑된 층일 수 있고, 제1 p형 반도체층(P1)은 질화 갈륨(GaN) 등과 같은 물질에 p형의 불순물이 도핑된 층일 수 있다. 예를 들어, n형의 불순물은 실리콘(Si), 게르마늄(Ge), 주석(Sn) 등일 수 있고, p형의 불순물은 마그네슘(Mg), 아연(Zn), 베릴륨(Be) 등일 수 있으나, 이에 제한되는 것은 아니다.
제1 n형 반도체층(N1)과 제1 p형 반도체층(P1) 사이에 제1 녹색 발광층(GE)이 배치된다. 제1 녹색 발광층(GE)은 제1 n형 반도체층(N1) 및 제1 p형 반도체층(P1)으로부터 정공 및 전자를 공급받아 빛을 발광할 수 있다. 예를 들어, 제1 녹색 발광층(GE)은 제1 n형 반도체층(N1) 및 제1 p형 반도체층(P1)으로부터 공급된 정공 및 전자에 의해 녹색 광을 발광할 수 있다. 제1 녹색 발광층(GE)은 단층 또는 다중 양자 우물(Multi-Quantum Well, MQW) 구조로 이루어질 수 있고, 예를 들어, 인듐 갈륨 질화물(InGaN) 또는 질화갈륨(GaN) 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
제1 p형 반도체층(P1) 상에 제2 p형 반도체층(P2)이 배치되고, 제2 p형 반도체층(P2) 상에 제2 n형 반도체층(N2)이 배치된다. 제2 n형 반도체층(N2) 및 제2 p형 반도체층(P2)은 특정 물질에 n형 및 p형의 불순물을 도핑하여 형성된 층일 수 있다. 제2 n형 반도체층(N2)은 알루미늄 인듐 인화물(AlInP), 갈륨 비소(GaAs) 등과 같은 물질에 n형의 불순물이 도핑된 층일 수 있고, 제2 p형 반도체층(P2)은 인화갈륨(GaP) 등과 같은 물질에 p형의 불순물이 도핑된 층일 수 있다. 예를 들어, n형의 불순물은 실리콘(Si), 게르마늄(Ge), 주석(Sn) 등일 수 있고, p형의 불순물은 마그네슘(Mg), 아연(Zn), 베릴륨(Be) 등일 수 있으나, 이에 제한되는 것은 아니다.
제2 p형 반도체층(P2)과 제2 n형 반도체층(N2) 사이에 제2 발광층(RE)이 배치된다. 제2 발광층(RE)은 제2 n형 반도체층(N2) 및 제2 p형 반도체층(P2)으로부터 정공 및 전자를 공급받아 빛을 발광할 수 있다. 예를 들어, 제2 발광층(RE)은 제2 n형 반도체층(N2) 및 제2 p형 반도체층(P2)으로부터 공급된 정공 및 전자에 의해 적색 광을 발광할 수 있다. 제2 발광층(RE)은 단층 또는 다중 양자 우물(Multi-Quantum Well, MQW) 구조로 이루어질 수 있고, 예를 들어, 알루미늄 갈륨 인듐 인화물(AlGaInP) 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
제1 n형 반도체층(N1)의 일부분은 제1 녹색 발광층(GE), 제1 p형 반도체층(P1), 제2 p형 반도체층(P2), 제2 발광층(RE) 및 제2 n형 반도체층(N2) 외측으로 돌출된다. 제1 녹색 발광층(GE), 제1 p형 반도체층(P1), 제2 p형 반도체층(P2), 제2 발광층(RE) 및 제2 n형 반도체층(N2)은 제1 n형 반도체층(N1)의 상면을 노출시키도록 제1 n형 반도체층(N1)보다 작은 크기를 가질 수 있다. 제1 n형 반도체층(N1)은 제1 n형 전극(NE1)과 전기적으로 연결되기 위해, 제1 녹색 발광층(GE), 제1 p형 반도체층(P1), 제2 p형 반도체층(P2), 제2 발광층(RE) 및 제2 n형 반도체층(N2)으로부터 일부분이 노출될 수 있다. 이 경우, 제1 녹색 발광층(GE) 전체, 제1 p형 반도체층(P1) 전체, 제2 p형 반도체층(P2) 전체, 제2 발광층(RE) 전체 및 제2 n형 반도체층(N2) 전체는 제1 n형 반도체층(N1) 일부분에 중첩할 수 있다.
제2 p형 반도체층(P2)의 일부분은 제2 발광층(RE) 및 제2 n형 반도체층(N2) 외측으로 돌출된다. 제2 발광층(RE) 및 제2 n형 반도체층(N2)은 제2 p형 반도체층(P2)의 상면을 노출시키도록 제2 p형 반도체층(P2)보다 작은 크기를 가질 수 있다. 제2 p형 반도체층(P2)은 p형 전극(PE)과 전기적으로 연결되기 위해, 제2 발광층(RE) 및 제2 n형 반도체층(N2)으로부터 일부분이 노출될 수 있다. 그리고 제2 발광층(RE) 전체 및 제2 n형 반도체층(N2) 전체는 제2 p형 반도체층(P2) 일부분, 제1 p형 반도체층(P1) 일부분, 제1 녹색 발광층(GE) 일부분 및 제1 n형 반도체층(N1) 일부분에 중첩할 수 있다.
제1 p형 반도체층(P1)과 제2 p형 반도체층(P2) 사이에 본딩층(BD)이 배치된다. 본딩층(BD)은 제1 p형 반도체층(P1)과 제2 p형 반도체층(P2)을 본딩시키기 위한 부재로, 투명한 물질로 이루어질 수 있다. 본딩층(BD)은 투과율이 높은 도전성 물질로 이루어질 수 있으며, 예를 들어, 도전 입자가 포함된 ACF(Anisotropic Conductive Film), 또는 메탈 메쉬 등으로 이루어질 수 있다. 따라서, 제1 녹색 발광층(GE)으로부터 발광된 광은 투과율이 높은 본딩층(BD)을 통과하여 제2 n형 반도체층(N2) 상부로 방출될 수 있다.
제1 n형 반도체층(N1) 상에 제1 n형 전극(NE1)이 배치되고, 제2 n형 반도체층(N2) 상에 제2 n형 전극(NE2)이 배치된다. 제1 n형 전극(NE1)은 제1 녹색 발광층(GE)으로부터 노출된 제1 n형 반도체층(N1) 상면에 접하여 제1 n형 반도체층(N1)에 전기적으로 연결되고, 제2 n형 전극(NE2)은 제2 n형 반도체층(N2) 상면에 접하여 제2 n형 반도체층(N2)에 전기적으로 연결될 수 있다.
제2 p형 반도체층(P2) 상에 p형 전극(PE)이 배치된다. p형 전극(PE)은 제2 발광층(RE)으로부터 노출된 제2 p형 반도체층(P2)에 접하여 제2 p형 반도체층(P2)에 전기적으로 연결될 수 있다. 그리고 p형 전극(PE)은 제1 p형 반도체층(P1)과도 전기적으로 연결될 수 있다.
이때, 본딩층(BD)은 도전성 물질로 이루어질 수 있다. 본딩층(BD)이 도전성 물질로 이루어진 경우, 제2 p형 반도체층(P2)에 접하는 p형 전극(PE)은 본딩층(BD)을 통해 제1 p형 반도체층(P1)에도 전기적으로 연결될 수 있다. 예를 들어, 본딩층(BD)이 투과율이 높은 도전성 물질로 이루어진 경우, 제2 p형 반도체층(P2) 및 제1 p형 반도체층(P1)은 본딩층(BD)을 통해 전기적으로 연결될 수 있고, 제2 p형 반도체층(P2)에 접하는 p형 전극(PE) 또한 제1 p형 반도체층(P1)에 전기적으로 연결될 수 있다. 따라서, p형 전극(PE)은 제2 p형 반도체층(P2) 상면에 접하여 제1 p형 반도체층(P1) 및 제2 p형 반도체층(P2) 둘 다에 전기적으로 연결될 수 있다.
한편, 제1 n형 전극(NE1)의 두께는 제2 n형 전극(NE2)의 두께 및 p형 전극(PE)의 두께보다 두꺼울 수 있다. 기판(110)에 가장 인접한 제1 n형 반도체층(N1) 상면에 제1 n형 전극(NE1)이 배치되고, 제1 n형 반도체층(N1) 상에 배치된 제2 p형 반도체층(P2)의 상면에 p형 전극(PE)이 배치된다. 그리고 가장 최상측에 배치된 제2 n형 반도체층(N2) 상면에 제2 n형 전극(NE2)이 배치된다. 그러므로, 제1 n형 전극(NE1)은 제2 n형 전극(NE2) 및 p형 전극(PE)보다 기판(110)에 인접하게 배치될 수 있고, 제1 n형 전극(NE1)과 제2 n형 전극(NE2) 및 p형 전극(PE) 사이에 단차가 발생한다. 만약, 제1 n형 전극(NE1)과 제2 n형 전극(NE2) 및 p형 전극(PE) 사이에 단차가 발생한 경우, 복수의 발광 소자(LED)를 전사하는 과정에서 복수의 발광 소자(LED)의 틀어짐 등이 발생할 수 있다. 이에, 제1 n형 전극(NE1)을 제2 n형 전극(NE2) 및 p형 전극(PE)보다 두껍게 형성하여 제1 n형 전극(NE1), 제2 n형 전극(NE2) 및 p형 전극(PE) 사이의 단차를 최소화할 수 있다.
이 경우, 제1 녹색 발광층(GE) 및 제2 발광층(RE)에 중첩하는 제2 n형 전극(NE2) 및 p형 전극(PE)은 투명한 도전성 물질, 예를 들어, 주석 산화물(Tin Oxide; TO), 인듐 주석 산화물(Indium Tin Oxide; ITO), 인듐 아연 산화물(Indium Zinc Oxide; IZO), 인듐 주석 아연 산화물(Indium Zinc Tin Oxide; ITZO) 등으로 이루어질 수 있다. 그리고 제1 n형 전극(NE1)은 불투명한 도전성 물질로 형성되더라도 제1 녹색 발광층(GE) 및 제2 발광층(RE)에 중첩하지 않으므로, 제1 녹색 발광층(GE) 및 제2 발광층(RE)에서 발광된 광의 진행을 방해하지 않을 수 있다. 따라서, 제1 n형 전극(NE1)은 두꺼운 두께로 형성이 가능한 불투명한 도전성 물질, 예를 들어, 금(Au)과 같은 물질로 이루어질 수 있다.
한편, 제1 녹색 발광층(GE) 및 제2 발광층(RE)은 독립적으로 발광할 수 있다. 예를 들어, 제1 n형 전극(NE1), 제2 n형 전극(NE2) 및 p형 전극(PE) 중 제1 n형 전극(NE1) 및 p형 전극(PE)에만 전압을 인가하는 경우, 제1 n형 전극(NE1)과 전기적으로 연결된 제1 n형 반도체층(N1) 및 p형 전극(PE)과 전기적으로 연결된 제1 p형 반도체층(P1)을 통해 제1 녹색 발광층(GE)이 발광할 수 있고, 제2 발광층(RE)은 제2 n형 전극(NE2)에 전압이 인가되지 않으므로 발광하지 않는다. 예를 들어, 제1 n형 전극(NE1), 제2 n형 전극(NE2) 및 p형 전극(PE) 중 제2 n형 전극(NE2) 및 p형 전극(PE)에만 전압을 인가하는 경우, 제2 n형 전극(NE2)과 전기적으로 연결된 제2 n형 반도체층(N2) 및 p형 전극(PE)과 전기적으로 연결된 제2 p형 반도체층(P2)을 통해 제2 발광층(RE)이 발광할 수 있고, 제1 녹색 발광층(GE)은 제1 n형 전극(NE1)에 전압이 인가되지 않으므로 발광하지 않는다. 예를 들어, 제1 n형 전극(NE1), 제2 n형 전극(NE2) 및 p형 전극(PE) 모두에 전압을 인가하는 경우, 제1 녹색 발광층(GE) 및 제2 발광층(RE)이 동시에 발광할 수 있다. 따라서, p형 전극(PE)에 전압을 인가한 상태에서 제1 n형 전극(NE1)과 제2 n형 전극(NE2)에 선택적으로 전압을 인가하여 제1 녹색 발광층(GE)과 제2 발광층(RE)의 발광을 독립적으로 제어할 수 있다.
다음으로, 제1 발광 소자(LED1)를 둘러싸는 절연층(IL)이 배치된다. 절연층(IL)은 제1 n형 반도체층(N1), 제1 p형 반도체층(P1), 제2 p형 반도체층(P2) 및 제2 n형 반도체층(N2) 각각의 전기적인 쇼트를 방지하기 위해, 제1 발광 소자(LED1)의 일부분을 둘러싸도록 배치될 수 있다. 구체적으로, 절연층(IL)은 제1 n형 반도체층(N1)의 측면 전체와 상면 일부분, 제1 녹색 발광층(GE)의 측면 전체, 제1 p형 반도체층(P1)의 측면 전체, 본딩층(BD)의 측면 전체, 제2 p형 반도체층(P2)의 측면 전체 및 상면 일부분, 제2 발광층(RE)의 측면 전체, 제2 n형 반도체층(N2)의 측면 전체 및 상면 일부분을 덮을 수 있다.
도 3a, 도 3c 및 도 3d를 함께 참조하면, 복수의 발광 소자(LED) 중 제2 발광 소자(LED2)는 제1 n형 반도체층(N1), 제1 청색 발광층(BE), 제1 p형 반도체층(P1), 본딩층(BD), 제2 p형 반도체층(P2), 제2 발광층(RE), 제2 n형 반도체층(N2), 제1 n형 전극(NE1), 제2 n형 전극(NE2) 및 p형 전극(PE)을 포함한다. 제2 발광 소자(LED2)는 제1 발광 소자(LED1)와 비교하여 제1 녹색 발광층(GE) 대신 제1 청색 발광층(BE)을 포함하는 점을 제외하면 나머지 구성은 실질적으로 동일하다.
제1 n형 반도체층(N1)과 제1 p형 반도체층(P1) 사이에 제1 청색 발광층(BE)이 배치된다. 제1 청색 발광층(BE)은 제1 n형 반도체층(N1) 및 제1 p형 반도체층(P1)으로부터 정공 및 전자를 공급받아 빛을 발광할 수 있다. 예를 들어, 제1 청색 발광층(BE)은 제1 n형 반도체층(N1) 및 제1 p형 반도체층(P1)으로부터 공급된 정공 및 전자에 의해 청색 광을 발광할 수 있다. 제1 청색 발광층(BE)은 단층 또는 다중 양자 우물(Multi-Quantum Well, MQW) 구조로 이루어질 수 있고, 예를 들어, 인듐 갈륨 질화물(InGaN) 또는 질화갈륨(GaN) 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
이하에서는 도 4a 내지 도 4g를 참조하여, 본 발명의 일 실시예에 따른 웨이퍼(100)의 제조 방법을 설명하기로 한다.
도 4a 내지 도 4g는 본 발명의 일 실시예에 따른 웨이퍼의 제조 방법을 설명하기 위한 공정도들이다. 구체적으로, 도 4a 내지 도 4g는 기판(110) 상의 복수의 발광 소자(LED)의 형성 과정을 설명하기 위한 개략적인 단면도들이다.
도 4a를 참조하면, 기판(110) 상에 제1 에피층(EP1)을 형성한다. 제1 에피층(EP1)은 복수의 발광 소자(LED)를 형성하기 위한 것으로, 제1 n형 반도체층(N1), 제1 녹색 발광층(GE) 및 제1 p형 반도체층(P1) 각각을 이루는 물질 또는 제1 n형 반도체층(N1), 제1 청색 발광층(BE) 및 제1 p형 반도체층(P1) 각각을 이루는 물질이 순차적으로 적층된 구조일 수 있다. 이하에서는 설명의 편의를 위해 제1 에피층(EP1)이 제1 청색 발광층(BE)을 이루는 물질을 포함하는 것으로 가정하여 설명하기로 하나, 제1 에피층(EP1)은 제1 녹색 발광층(GE)을 이루는 물질을 포함할 수 있으며, 이에 제한되지 않는다.
먼저, 기판(110) 상에 반도체 결정을 성장시켜 제1 n형 반도체 물질층(NL1)을 형성할 수 있다. 이어서, 제1 n형 반도체 물질층(NL1) 상에 반도체 결정을 성장시켜 제1 청색 발광 물질층(BEL) 및 제1 p형 반도체 물질층(PL1)을 형성할 수 있다. 이 경우, 제1 청색 발광 물질층(BEL)은 제1 n형 반도체 물질층(NL1)의 결정성을 이어받아 성장될 수 있고, 제1 청색 발광 물질층(BEL) 상에 성장된 제1 p형 반도체 물질층(PL1)은 제1 청색 발광 물질층(BEL)의 결정성을 이어받아 성장될 수 있다. 따라서, 기판(110) 상에 제1 n형 반도체 물질층(NL1), 제1 청색 발광 물질층(BEL) 및 제1 p형 반도체 물질층(PL1)을 순차적으로 성장하여 제1 에피층(EP1)을 형성할 수 있다.
이때, 제1 에피층(EP1)은 유기 금속 화학 증착법 (Metal Organic Chemical Vapor Depositon, MOCVD) 또는 스퍼터링 등의 방식으로 기판(110) 상에 성장될 수 있으나, 제1 에피층(EP1)의 성장 방식은 이에 제한되지 않는다.
이어서, 도 4b를 참조하면, 복수의 발광 소자(LED) 중 제1 발광 소자(LED1)가 형성될 영역에 중첩하는 제1 p형 반도체 물질층(PL1) 및 제1 청색 발광 물질층(BEL)을 제거한다. 따라서, 제1 발광 소자(LED1)가 형성될 영역에 중첩하는 기판(110)의 일부 영역 상에 제1 n형 반도체 물질층(NL1)만이 배치되고, 제2 발광 소자(LED2)가 형성될 영역에 중첩하는 기판(110)의 다른 일부 영역 상에 제1 n형 반도체 물질층(NL1), 제1 청색 발광 물질층(BEL) 및 제1 p형 반도체 물질층(PL1)이 배치될 수 있다.
이어서, 도 4c를 참조하면, 기판(110) 상에 제2 에피층(EP2)을 형성한다. 제2 에피층(EP2)은 제1 녹색 발광층(GE) 및 제1 p형 반도체층(P1) 각각을 이루는 물질이 순차적으로 적층된 구조일 수 있다.
먼저, 기판(110) 상에 반도체 결정을 성장시켜 제1 녹색 발광 물질층(GEL)을 형성할 수 있다. 이어서, 제1 녹색 발광 물질층(GEL) 상에 반도체 결정을 성장시켜 제1 p형 반도체 물질층(PL1')을 형성할 수 있다.
한편, 제2 에피층(EP2)은 기판(110) 전면에 형성될 수도 있다. 제1 녹색 발광 물질층(GEL) 및 제1 p형 반도체 물질층(PL1')은 기판(110) 전면에 형성되어 제1 에피층(EP1)의 제1 p형 반도체 물질층(PL1)과 제1 n형 반도체 물질층(NL1)을 덮도록 형성될 수도 있다. 이 경우, 제1 에피층(EP1)의 제1 p형 반도체 물질층(PL1) 상에 형성된 제2 에피층(EP2)의 일부분은 후술하게 될 제3 에피층(EP3)의 본딩 공정을 위해 제거될 수 있다. 제3 에피층(EP3)을 본딩하기 위해, 제1 에피층(EP1)의 제1 p형 반도체 물질층(PL1)과 제2 에피층(EP2)의 제1 p형 반도체 물질층(PL1')이 평평한 상면을 가져야 하므로, 제1 에피층(EP1)의 제1 p형 반도체 물질층(PL1) 상에 형성된 제2 에피층(EP2) 일부분을 제거할 수 있다. 따라서, 제2 에피층(EP2) 중 제1 에피층(EP1)의 제1 n형 반도체 물질층(NL1) 상에 형성된 제1 녹색 발광 물질층(GEL) 및 제1 p형 반도체 물질층(PL1')만이 기판(110) 상에 남을 수 있다.
또한, 제2 에피층(EP2)은 제1 청색 발광 물질층(BEL)으로부터 노출된 제1 n형 반도체 물질층(NL1) 상에만 형성될 수도 있다. 제2 에피층(EP2)의 제1 녹색 발광 물질층(GEL) 및 제1 p형 반도체 물질층(PL1')은 제1 에피층(EP1)의 제1 n형 반도체 물질층(NL1)만을 덮도록 형성될 수 있다. 예를 들어, 제1 에피층(EP1)의 제1 p형 반도체 물질층(PL1) 상에 제2 에피층(EP2)이 성장하지 못하도록 제1 에피층(EP1)의 제1 p형 반도체 물질층(PL1)을 덮는 별도의 절연막을 형성한 후, 제1 n형 반도체 물질층(NL1) 상에만 제2 에피층(EP2)을 성장시킬 수 있다. 그리고 제2 에피층(EP2)을 제1 에피층(EP1)의 제1 n형 반도체 물질층(NL1) 상에만 성장시킨 경우, 제1 에피층(EP1)의 제1 p형 반도체층(P1)을 덮는 제2 에피층(EP2) 일부를 제거하는 공정을 생략할 수 있다. 다만, 제2 에피층(EP2)의 성장 영역은 설계에 따라 다양하게 달라질 수 있으며, 이에 제한되는 것은 아니다.
따라서, 기판(110) 상에 제1 에피층(EP1)을 성장시켜 제2 발광 소자(LED2)의 제1 n형 반도체층(N1), 제1 청색 발광층(BE), 제1 p형 반도체층(P1), 제1 발광 소자(LED1)의 제1 n형 반도체층(N1) 각각을 이루는 물질을 형성할 수 있고, 기판(110) 상에 제2 에피층(EP2)을 성장시켜, 제1 발광 소자(LED1)의 제1 녹색 발광층(GE) 및 제1 p형 반도체층(P1) 각각을 이루는 물질을 형성할 수 있다.
이어서, 도 4d를 참조하면, 제1 에피층(EP1) 및 제2 에피층(EP2) 상에 제3 에피층(EP3)을 본딩한다. 제1 에피층(EP1) 및 제2 에피층(EP2)과 제3 에피층(EP3) 사이에 본딩층(BD)을 형성한 후, 제3 에피층(EP3)을 제1 에피층(EP1) 및 제2 에피층(EP2)에 본딩할 수 있다.
먼저, 임시 기판(ST) 상에 제3 에피층(EP3)을 형성할 수 있다. 제3 에피층(EP3)은 복수의 발광 소자(LED)를 형성하기 위한 것으로, 제2 n형 반도체층(N2), 제2 발광층(RE) 및 제2 p형 반도체층(P2) 각각을 이루는 물질이 순차적으로 적층된 구조일 수 있다.
임시 기판(ST) 상에 반도체 결정을 성장시켜 제2 n형 반도체 물질층(NL2)을 형성할 수 있다. 이어서, 제2 n형 반도체 물질층(NL2) 상에 반도체 결정을 성장시켜 제2 발광 물질층(REL) 및 제2 p형 반도체 물질층(PL2)을 형성할 수 있다. 따라서, 임시 기판(ST) 상에 제2 n형 반도체 물질층(NL2), 제2 발광 물질층(REL) 및 제2 p형 반도체 물질층(PL2)을 순차적으로 성장하여 제3 에피층(EP3)을 형성할 수 있다.
이때, 제3 에피층(EP3)의 성장 효율로 인해 제1 에피층(EP1) 및 제2 에피층(EP2)이 성장된 기판(110)과 다른 임시 기판(ST)에서 제3 에피층(EP3)을 형성할 수 있다. 구체적으로, 각각이 서로 다른 색상의 광을 발광하는 발광 물질층을 포함하는 제1 에피층(EP1), 제2 에피층(EP2) 및 제3 에피층(EP3)은 기판(110)의 종류에 따라 성장 효율이 달라질 수 있다. 예를 들어, 기판(110)이 질화 갈륨 기판 또는 사파이어 기판인 경우, 기판(110) 상에 제1 청색 발광 물질층(BEL) 및 제1 녹색 발광 물질층(GEL)을 포함하는 제1 에피층(EP1) 및 제2 에피층(EP2)은 용이하게 성장시킬 수 있으나, 적색의 광을 발광하는 제2 발광 물질층(REL)을 포함하는 제3 에피층(EP3)은 성장 효율이 낮아 성장시키기 어려울 수 있다. 예를 들어, 기판(110)이 갈륨 비소 기판 또는 갈륨 인 기판인 경우, 기판(110) 상에 적색 광을 발광하는 제2 발광 물질층(REL)을 포함하는 제3 에피층(EP3)을 효율적으로 성장시킬 수 있다. 따라서, 제1 에피층(EP1)과 제2 에피층(EP2)은 하나의 기판(110) 상에 성장시킬 수 있고, 제3 에피층(EP3)은 제1 에피층(EP1) 및 제2 에피층(EP2)이 성장된 기판(110)이 아닌 다른 임시 기판(ST)에 성장시킬 수 있다.
다음으로, 제3 에피층(EP3) 상부 또는 제1 에피층(EP1) 및 제2 에피층(EP2) 상부에 본딩층(BD)을 형성할 수 있다. 예를 들어, 제3 에피층(EP3)의 제2 p형 반도체 물질층(PL2) 상에 본딩층(BD)을 형성하거나, 제1 에피층(EP1) 및 제2 에피층(EP2)의 제1 p형 반도체 물질층(PL1, PL1') 상에 본딩층(BD)을 형성할 수도 있다.
이어서, 제3 에피층(EP3)과 제1 에피층(EP1) 및 제2 에피층(EP2)이 마주하도록 임시 기판(ST)을 위치시킨 후, 제3 에피층(EP3)과 제1 에피층(EP1) 및 제2 에피층(EP2)을 본딩할 수 있다. 제3 에피층(EP3)의 제2 p형 반도체 물질층(PL2)과 제1 에피층(EP1)의 제1 p형 반도체 물질층(PL1) 및 제2 에피층(EP2)의 제1 p형 반도체 물질층(PL1')이 본딩층(BD)을 사이에 두고 서로 마주하도록 임시 기판(ST) 및 기판(110)을 위치시킨 후, 기판(110)과 임시 기판(ST)을 합착시켜 제1 에피층(EP1) 및 제2 에피층(EP2)과 제3 에피층(EP3)을 본딩할 수 있다.
도 4e를 참조하면, 제1 에피층(EP1) 및 제2 에피층(EP2)과 제3 에피층(EP3)의 본딩을 완료한 후, 임시 기판(ST)을 제거한다. 제3 에피층(EP3)으로부터 임시 기판(ST)을 박리할 수 있다. 예를 들어, 임시 기판(ST)은 레이저 리프트 오프(Laser Lift Off, LLO) 기술을 통해 제3 에피층(EP3)으로부터 박리될 수 있다.
레이저 리프트 오프 기술의 경우, 레이저를 임시 기판(ST)에 조사하면 제2 n형 반도체 물질층(NL2)과 임시 기판(ST)의 계면에서 레이저 흡수가 일어나 제2 n형 반도체 물질층(NL2)과 임시 기판(ST)이 분리될 수 있다. 다만, 임시 기판(ST)은 레이저 리프트 오프 방식 외에 다른 방식으로 분리될 수도 있고, 이에 제한되지 않는다.
다음으로, 도 4f를 참조하면, 제1 에피층(EP1), 제2 에피층(EP2) 및 제3 에피층(EP3)의 일부분을 식각한다. 제1 에피층(EP1), 제2 에피층(EP2) 및 제3 에피층(EP3)을 식각하여 제1 발광 소자(LED1)의 제1 n형 반도체층(N1), 제1 녹색 발광층(GE), 제1 p형 반도체층(P1), 본딩층(BD), 제2 p형 반도체층(P2), 제2 발광층(RE) 및 제2 n형 반도체층(N2)을 형성할 수 있다. 제1 에피층(EP1), 제2 에피층(EP2) 및 제3 에피층(EP3)을 식각하여 제2 발광 소자(LED2)의 제1 n형 반도체층(N1), 제1 청색 발광층(BE), 제1 p형 반도체층(P1), 본딩층(BD), 제2 p형 반도체층(P2), 제2 발광층(RE) 및 제2 n형 반도체층(N2)을 형성할 수 있다.
먼저, 제3 에피층(EP3)의 제2 n형 반도체 물질층(NL2) 및 제2 발광 물질층(REL)을 식각하여 제1 발광 소자(LED1) 및 제2 발광 소자(LED2) 각각의 제2 n형 반도체층(N2) 및 제2 발광층(RE)을 형성할 수 있다.
이어서, 제2 n형 반도체층(N2) 및 제2 발광층(RE)으로부터 노출된 제2 p형 반도체 물질층(PL2), 본딩층(BD), 제1 p형 반도체 물질층(PL1'), 제1 녹색 발광 물질층(GEL)을 식각하여 제1 발광 소자(LED1)의 제2 p형 반도체층(P2), 본딩층(BD), 제1 p형 반도체층(P1), 제1 녹색 발광층(GE)을 형성할 수 있다. 그리고 제2 n형 반도체층(N2) 및 제2 발광층(RE)으로부터 노출된 제2 p형 반도체 물질층(PL2), 본딩층(BD), 제1 p형 반도체 물질층(PL1), 제1 청색 발광 물질층(BEL)을 동일한 폭으로 식각하여 제2 발광 소자(LED2)의 제2 p형 반도체층(P2), 본딩층(BD), 제1 p형 반도체층(P1), 제1 청색 발광층(BE)을 형성할 수 있다.
다음으로, 제1 녹색 발광층(GE) 및 제1 청색 발광층(BE)으로부터 노출된 제1 n형 반도체 물질층(NL1)을 식각하여 제1 발광 소자(LED1) 및 제2 발광 소자(LED2) 각각의 제1 n형 반도체층(N1)을 형성할 수 있다.
따라서, 제1 에피층(EP1), 제2 에피층(EP2) 및 제3 에피층(EP3)의 일부분을 식각하여 제1 발광 소자(LED1)의 제1 n형 반도체층(N1), 제1 녹색 발광층(GE), 제1 p형 반도체층(P1), 본딩층(BD), 제2 p형 반도체층(P2), 제2 발광층(RE) 및 제2 n형 반도체층(N2)을 형성할 수 있고, 제2 발광 소자(LED2)의 제1 n형 반도체층(N1), 제1 청색 발광층(BE), 제1 p형 반도체층(P1), 본딩층(BD), 제2 p형 반도체층(P2), 제2 발광층(RE) 및 제2 n형 반도체층(N2)을 형성할 수 있다.
마지막으로, 도 4g를 참조하면, 복수의 발광 소자(LED)의 제1 n형 전극(NE1), 제2 n형 전극(NE2) 및 p형 전극(PE)과 절연층(IL)을 형성한다.
제1 발광 소자(LED1)의 제1 n형 반도체층(N1) 상에 제1 n형 전극(NE1)을 형성하고, 제2 n형 반도체층(N2) 상에 제2 n형 전극(NE2)을 형성하며, 제2 p형 반도체층(P2) 상에 p형 전극(PE)을 형성할 수 있다. 이때, 제1 녹색 발광층(GE) 및 제2 발광층(RE)에 비중첩하고, 제1 n형 전극(NE1), 제2 n형 전극(NE2) 및 p형 전극(PE) 중 기판(110)에 가장 인접하게 배치된 제1 n형 전극(NE1)의 경우, 단차를 저감하기 위해 두꺼운 두께로 형성이 가능한 도전성 물질, 예를 들어 금과 같은 불투명한 물질로 형성될 수 있고, 제1 녹색 발광층(GE) 및 제2 발광층(RE)에 중첩하는 제2 n형 전극(NE2) 및 p형 전극(PE)은 제1 녹색 발광층(GE) 및 제2 발광층(RE)으로부터 발광된 광을 투과시키기 위해 투명한 물질, 예를 들어, 인듐 주석 산화물 등으로 이루어질 수 있다. 이에, 제1 n형 전극(NE1)은 제2 n형 전극(NE2) 및 p형 전극(PE)과 서로 다른 물질로 이루어지고, 두께가 상이하므로, 제1 n형 전극(NE1)을 형성하는 공정과 제2 n형 전극(NE2) 및 p형 전극(PE)을 형성하는 공정은 별도로 수행될 수 있다. 이때, 제1 n형 전극(NE1)을 형성하는 공정 및 제2 n형 전극(NE2) 및 p형 전극(PE)을 형성하는 공정의 순서는 설계에 따라 달라질 수 있다.
제1 발광 소자(LED1)와 마찬가지로 제2 발광 소자(LED2)의 제1 n형 반도체층(N1) 상에 제1 n형 전극(NE1)을 형성하고, 제2 n형 반도체층(N2) 상에 제2 n형 전극(NE2)을 형성하며, 제2 p형 반도체층(P2) 상에 p형 전극(PE)을 형성할 수 있다. 이때, 제1 청색 발광층(BE) 및 제2 발광층(RE)에 비중첩하고, 제1 n형 전극(NE1), 제2 n형 전극(NE2) 및 p형 전극(PE) 중 기판(110)에 가장 인접하게 배치된 제1 n형 전극(NE1)의 경우, 금과 같은 불투명한 물질로 이루어지며 상대적으로 두꺼운 두께로 형성될 수 있다. 그리고 제1 청색 발광층(BE) 및 제2 발광층(RE)에 중첩하는 제2 n형 전극(NE2) 및 p형 전극(PE)은 제1 청색 발광층(BE) 및 제2 발광층(RE)으로부터 발광된 광을 투과시키기 위해 인듐 주석 산화물과 같은 투명한 물질 등으로 이루어질 수 있다.
그리고 제1 발광 소자(LED1)의 제1 n형 전극(NE1) 및 제2 발광 소자(LED2)의 제1 n형 전극(NE1)은 동일한 물질 및 동일 공정으로 형성될 수 있고, 제1 발광 소자(LED1)의 제2 n형 전극(NE2) 및 p형 전극(PE)과 제2 발광 소자(LED2)의 제2 n형 전극(NE2) 및 p형 전극(PE)은 동일한 물질 및 동일 공정으로 형성될 수 있다.
이어서, 제1 발광 소자(LED1) 및 제2 발광 소자(LED2)를 둘러싸는 절연층(IL)을 형성한다. 절연층(IL)은 제1 발광 소자(LED1) 및 제2 발광 소자(LED2)의 제1 n형 전극(NE1), 제2 n형 전극(NE2) 및 p형 전극(PE)의 일부분을 제외하고, 제1 발광 소자(LED1) 및 제2 발광 소자(LED2)의 나머지 부분을 덮을 수 있다.
한편, 절연층(IL)은 제1 발광 소자(LED1) 및 제2 발광 소자(LED2)의 제1 n형 전극(NE1), 제2 n형 전극(NE2) 및 p형 전극(PE)을 형성하기 전에 형성되거나, 제1 발광 소자(LED1) 및 제2 발광 소자(LED2)의 제1 n형 전극(NE1), 제2 n형 전극(NE2) 및 p형 전극(PE)을 형성한 후 형성될 수도 있다. 예를 들어, 제1 n형 반도체층(N1), 제1 녹색 발광층(GE) 및 제1 청색 발광층(BE), 제1 p형 반도체층(P1), 본딩층(BD), 제2 p형 반도체층(P2), 제2 발광층(RE) 및 제2 n형 반도체층(N2)을 덮는 절연층(IL)을 형성한 후, 제1 n형 반도체층(N1), 제2 n형 반도체층(N2) 및 제2 p형 반도체층(P2)의 상면 일부분을 노출시키는 컨택홀을 형성할 수 있다. 그리고 절연층(IL)에 형성된 컨택홀을 채우도록 제1 n형 전극(NE1), 제2 n형 전극(NE2) 및 p형 전극(PE)을 형성하여 제1 발광 소자(LED1) 및 제2 발광 소자(LED2)가 형성된 웨이퍼(100)의 형성을 완료할 수 있다. 예를 들어, 제1 n형 전극(NE1), 제2 n형 전극(NE2) 및 p형 전극(PE)을 모두 형성한 상태에서, 기판(110) 전면에 절연층(IL)을 형성하고, 제1 n형 전극(NE1), 제2 n형 전극(NE2) 및 p형 전극(PE)을 절연층(IL)으로부터 노출시키는 컨택홀을 형성하여 제1 발광 소자(LED1) 및 제2 발광 소자(LED2)가 형성된 웨이퍼(100)의 형성을 완료할 수 있다. 다만, 절연층(IL)의 형성 순서는 설계에 따라 달라질 수 있으며, 이에 제한되지 않는다.
본 발명의 일 실시예에 따른 웨이퍼(100)에서는 하나의 기판(110) 상에 적색 광, 녹색 광 및 청색 광을 발광하는 복수의 발광 소자(LED)를 함께 형성하여 전사 공정을 간소화할 수 있다. 하나의 기판(110) 상에 녹색 광을 발광하는 제1 녹색 발광층(GE) 및 적색 광을 발광하는 제2 발광층(RE)을 포함하는 제1 발광 소자(LED1)와 청색 광을 발광하는 제1 청색 발광층(BE) 및 적색 광을 발광하는 제2 발광층(RE)을 포함하는 제2 발광 소자(LED2)를 함께 형성할 수 있다. 구체적으로, 하나의 기판(110) 상에 성장이 용이한 제1 녹색 발광층(GE) 및 제1 청색 발광층(BE)을 포함하는 제1 에피층(EP1) 및 제2 에피층(EP2)을 성장시키고, 임시 기판(ST)에서 성장된 제2 발광층(RE)을 포함하는 제3 에피층(EP3)을 임시 기판(ST) 상에 성장시킨다. 그리고 제1 에피층(EP1) 및 제2 에피층(EP2)과 제3 에피층(EP3) 사이에 본딩층(BD)을 형성하여 제1 에피층(EP1) 및 제2 에피층(EP2) 상에 제3 에피층(EP3)을 본딩할 수 있다. 그리고 제1 에피층(EP1), 제2 에피층(EP2) 및 제3 에피층(EP3)을 복수 개로 패터닝하고, 전극을 형성하여 복수의 발광 소자(LED)를 형성할 수 있다. 이에, 본 발명의 일 실시예에 따른 웨이퍼(100)에서는 하나의 기판(110) 상에 적색 발광층, 녹색 발광층 및 청색 발광층을 포함하는 발광 소자(LED)를 형성할 수 있다. 예를 들어, 적색 발광층을 포함하는 발광 소자, 녹색 발광층을 포함하는 발광 소자 및 청색 발광층을 포함하는 발광 소자 각각을 서로 다른 기판에 형성한 후, 백플레인으로 전사하는 경우, 전사 공정 횟수가 증가할 수 있고, 복수의 발광 소자 각각의 정렬 오차가 발생할 수 있다. 반면, 본 발명의 일 실시예에 따른 웨이퍼(100)는 하나의 기판(110) 상에 적색 발광층, 녹색 발광층 및 청색 발광층을 포함하는 복수의 발광 소자(LED)를 형성하여 백플레인으로 한번에 전사할 수 있으므로, 적색 발광층, 녹색 발광층 및 청색 발광층 간의 정렬 오차를 최소화할 수 있고, 전사 공정을 간소화 및 비용을 절감할 수 있다.
본 발명의 일 실시예에 따른 웨이퍼(100)에서는 제1 발광 소자(LED1)가 수직으로 적층된 제1 녹색 발광층(GE) 및 제2 발광층(RE)을 포함하고, 제2 발광 소자(LED2)가 수직으로 적층된 제1 청색 발광층(BE) 및 제2 발광층(RE)을 포함하여, 복수의 발광 소자(LED) 각각이 차지하는 면적을 줄일 수 있다. 구체적으로, 적색 발광층인 제2 발광층(RE)이 제1 녹색 발광층(GE) 및 제1 청색 발광층(BE)과 동일 면에 배치되지 않고, 제1 녹색 발광층(GE) 및 제1 청색 발광층(BE) 상에 배치되므로, 기판(110)에서 제2 발광층(RE)이 차지하는 면적을 간소화할 수 있다. 만약, 제2 발광층(RE)이 제1 녹색 발광층(GE) 및 제1 청색 발광층(BE)과 동일 면 상에 배치되는 경우, 기판(110) 상에서 제2 발광층(RE)이 배치될 공간을 확보해야 하므로, 하나의 기판(110) 상에 형성될 수 있는 발광 소자(LED)의 개수가 제한될 수 있다. 반면, 본 발명의 일 실시예에 따른 웨이퍼(100)에서는 제1 녹색 발광층(GE) 및 제1 청색 발광층(BE)과 제2 발광층(RE)을 수직 방향으로 적층하여 제2 발광층(RE)이 차지하는 면적을 절감할 수 있고, 하나의 기판(110) 상에 형성될 수 있는 발광 소자(LED)의 개수를 늘릴 수 있다. 따라서, 본 발명의 일 실시예에 따른 웨이퍼(100)에서는 서로 다른 색상의 광을 발광하는 발광층을 적층하여 하나의 발광 소자(LED)가 차지하는 면적을 줄일 수 있고, 공간 활용이 용이할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 웨이퍼의 단면도이다. 도 5의 웨이퍼(500)는 도 1 내지 도 3d의 웨이퍼(100)와 비교하여, 본딩층(BD') 및 p형 전극(PE')이 상이할 뿐, 다른 구성은 실질적으로 동일하므로 중복 설명은 생략한다.
도 5를 참조하면, 제1 발광 소자(LED1) 및 제2 발광 소자(LED2) 각각의 본딩층(BD')은 투과율이 높은 비도전성 물질로 이루어질 수 있다. 본딩층(BD')은 예를 들어, BCB(Benzocyclobutene)와 같은 수지 등으로 이루어져 제1 p형 반도체층(P1)과 제2 p형 반도체층(P2)을 본딩시킬 수 있다.
한편, 본딩층(BD')이 비도전성 물질로 이루어진 경우, p형 전극(PE')은 제2 p형 반도체층(P2) 및 본딩층(BD')을 관통하여 제1 p형 반도체층(P1)에 전기적으로 연결될 수 있다. 구체적으로 본딩층(BD')이 비도전성 물질로 이루어진 경우, 본딩층(BD')을 사이에 두고 배치된 제2 p형 반도체층(P2) 및 제1 p형 반도체층(P1)은 전기적으로 절연될 수 있다. 이에, 제2 p형 반도체층(P2) 상면에 배치된 p형 전극(PE')을 제1 p형 반도체층(P1)과 전기적으로 연결하기 위해, 제2 p형 반도체층(P2) 및 본딩층(BD')에 제1 p형 반도체층(P1)을 노출시키는 컨택홀을 형성할 수 있고, p형 전극(PE')은 컨택홀을 통해 제1 p형 반도체층(P1)에 전기적으로 연결될 수 있다.
본 발명의 다른 실시예에 따른 웨이퍼(500)에서는 본딩층(BD, BD')의 물질에 따라 p형 전극(PE')을 설계할 수 있다. 예를 들어, 도 1 내지 도 3d의 웨이퍼(100)와 같이, 본딩층(BD)이 도전성 물질로 이루어진 경우, p형 전극(PE)은 제2 p형 반도체층(P2) 상면에 접하여 제1 p형 반도체층(P1) 및 제2 p형 반도체층(P2) 둘 다에 전기적으로 연결될 수 있다. 반면, 도 5의 웨이퍼(500)와 같이, 본딩층(BD')이 비도전성 물질로 이루어진 경우, p형 전극(PE')은 일부분이 제2 p형 반도체층(P2) 및 본딩층(BD')을 관통하여 제1 p형 반도체층(P1)에 전기적으로 연결될 수 있다. 따라서, 본딩층(BD, BD')의 물질을 고려하여, p형 전극(PE')과 제1 p형 반도체층(P1) 및 제2 p형 반도체층(P2)의 전기적 연결 방식을 다양하게 설계할 수 있다.
본 발명의 다양한 실시예들에 따른 발광 소자 및 웨이퍼는 다음과 같이 설명될 수 있다.
본 발명의 일 실시예에 따른 발광 소자는, 제1 n형 반도체층, 상기 제1 n형 반도체층 상에 배치된 제1 발광층, 제1 발광층 상에 배치된 제1 p형 반도체층, 제1 p형 반도체층 상에 배치된 제2 p형 반도체층, 제1 p형 반도체층과 제2 p형 반도체층 사이에 배치된 본딩층, 제2 p형 반도체층 상에 배치된 제2 발광층, 제2 발광층 상에 배치된 제2 n형 반도체층, 제2 p형 반도체층 상에 배치된 p형 전극, 제1 n형 반도체층 상에 배치된 제1 n형 전극, 및 제2 n형 반도체층 상에 배치된 제2 n형 전극을 포함한다.
본 발명의 다른 특징에 따르면, 제1 n형 반도체층 일부분은 제1 발광층, 제1 p형 반도체층, 제2 p형 반도체층, 제2 발광층 및 제2 n형 반도체층 외측으로 돌출되고, 제1 n형 전극은 제1 발광층 및 제2 발광층 외측으로 돌출된 제1 n형 반도체층 일부분 상에 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 제2 p형 반도체층 전체는 제1 발광층에 중첩하고, 제2 p형 반도체층 일부분은 제2 발광층 및 제2 n형 반도체층 외측으로 돌출되고, p형 전극은 제2 발광층 외측으로 돌출된 제2 p형 반도체층 일부분 상에 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 n형 전극의 두께는 제2 n형 전극의 두께보다 두꺼울 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 n형 전극은 불투명한 도전성 물질로 이루어지고, 제2 n형 전극은 투명한 도전성 물질로 이루어질 수 있다.
본 발명의 또 다른 특징에 따르면, 본딩층은 투과율이 높은 도전성 물질로 이루어지고, p형 전극은 제2 p형 반도체층 및 본딩층을 통해 제1 p형 반도체층과 전기적으로 연결될 수 있다.
본 발명의 또 다른 특징에 따르면, 본딩층은 투과율이 높은 비도전성 물질로 이루어지고, p형 전극의 일부분은 제2 p형 반도체층 및 본딩층을 관통하여 제1 p형 반도체층에 접할 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 발광층은 녹색 발광층 또는 청색 발광층 중 하나이고, 제2 발광층은 적색 발광층일 수 있다.
본 발명의 일 실시예에 따른 웨이퍼는, 기판, 및 기판 상에 배치된 복수의 발광 소자를 포함하고, 복수의 발광 소자 각각은, 기판 상에 배치된 제1 n형 반도체층, 제1 n형 반도체층 상에 배치된 제1 발광층, 제1 발광층 상에 배치된 p형 반도체층, p형 반도체층 상에 배치된 제2 발광층, 제2 발광층 상에 배치된 제2 n형 반도체층, p형 반도체층 상에 배치된 p형 전극, 제1 n형 반도체층 상에 배치된 제1 n형 전극, 및 제2 n형 반도체층 상에 배치된 제2 n형 전극을 포함한다.
본 발명의 다른 특징에 따르면, p형 반도체층은, 제1 발광층 상에 배치된 제1 p형 반도체층, 및 제1 p형 반도체층 상에 배치된 제2 p형 반도체층을 포함하고, 복수의 발광 소자 각각은 제1 p형 반도체층과 제2 p형 반도체층 사이에 배치된 본딩층을 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 제2 p형 반도체층 전체, 제1 p형 반도체층 전체 및 제1 발광층 전체는 제1 n형 반도체층에 중첩하고, 제2 n형 반도체층 전체 및 제2 발광층 전체는 제2 p형 반도체층에 중첩할 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 n형 전극은 제1 발광층에 비중첩하는 제1 n형 반도체층 상에 배치되고, p형 전극은 제2 발광층에 비중첩하는 제2 p형 반도체층 상에 배치되며, 평면 상에서 제2 n형 전극은 제1 n형 전극과 p형 전극 사이에 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 n형 전극의 두께는 제2 n형 전극 및 p형 전극의 두께보다 두꺼울 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 n형 전극 및 p형 전극에 전압을 인가하는 경우, 제1 발광층에서 광을 발광하고, 제2 n형 전극 및 p형 전극에 전압을 인가하는 경우, 제2 발광층에서 광을 발광하며, 제1 n형 전극, 제2 n형 전극 및 p형 전극에 전압을 인가하는 경우, 제1 발광층 및 제2 발광층에서 광을 발광할 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 발광 소자는, 제1 발광층 중 녹색 광을 발광하는 제1 녹색 발광층을 포함하는 제1 발광 소자, 및 제1 발광층 중 청색 광을 발광하는 제1 청색 발광층을 포함하는 제2 발광 소자를 포함하고, 제1 발광 소자는 제1 녹색 발광층으로부터 녹색 광과 제2 발광층으로부터 적색 광을 발광하고, 제2 발광 소자는 제1 청색 발광층으로부터 청색 광과 제2 발광층으로부터 적색 광을 발광할 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 발광 소자 및 제2 발광 소자는 동일한 행 또는 동일한 열에서 교대로 배치될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 제한하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 제한되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 제한적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100, 500: 웨이퍼
110: 기판
AA: 액티브 영역
IA: 외곽 영역
FA: 플랫 존
LED: 발광 소자
LED1: 제1 발광 소자
LED2: 제2 발광 소자
N1: 제1 n형 반도체층
GE: 제1 녹색 발광층
BE: 제1 청색 발광층
P1: 제1 p형 반도체층
BD, BD': 본딩층
P2: 제2 p형 반도체층
RE: 제2 발광층
N2: 제2 n형 반도체층
NE1: 제1 n형 전극
NE2: 제2 n형 전극
PE, PE': p형 전극
IL: 절연층
EP1: 제1 에피층
NL1: 제1 n형 반도체 물질층
BEL: 제1 청색 발광 물질층
PL1: 제1 p형 반도체 물질층
EP2: 제2 에피층
GEL: 제1 녹색 발광 물질층
PL1': 제1 p형 반도체 물질층
EP3: 제3 에피층
NL2: 제2 n형 반도체 물질층
REL: 제2 발광 물질층
PL2: 제2 p형 반도체 물질층
ST: 임시 기판

Claims (16)

  1. 제1 n형 반도체층;
    상기 제1 n형 반도체층 상에 배치된 제1 발광층;
    상기 제1 발광층 상에 배치된 제1 p형 반도체층;
    상기 제1 p형 반도체층 상에 배치된 제2 p형 반도체층;
    상기 제1 p형 반도체층과 상기 제2 p형 반도체층 사이에 배치된 본딩층;
    상기 제2 p형 반도체층 상에 배치된 제2 발광층;
    상기 제2 발광층 상에 배치된 제2 n형 반도체층;
    상기 제2 p형 반도체층 상에 배치된 p형 전극;
    상기 제1 n형 반도체층 상에 배치된 제1 n형 전극; 및
    상기 제2 n형 반도체층 상에 배치된 제2 n형 전극을 포함하는, 발광 소자.
  2. 제1항에 있어서,
    상기 제1 n형 반도체층 일부분은 상기 제1 발광층, 상기 제1 p형 반도체층, 상기 제2 p형 반도체층, 상기 제2 발광층 및 상기 제2 n형 반도체층 외측으로 돌출되고,
    상기 제1 n형 전극은 상기 제1 발광층 및 상기 제2 발광층 외측으로 돌출된 상기 제1 n형 반도체층 일부분 상에 배치되는, 발광 소자.
  3. 제2항에 있어서,
    상기 제2 p형 반도체층 전체는 상기 제1 발광층에 중첩하고,
    상기 제2 p형 반도체층 일부분은 상기 제2 발광층 및 상기 제2 n형 반도체층 외측으로 돌출되고,
    상기 p형 전극은 상기 제2 발광층 외측으로 돌출된 상기 제2 p형 반도체층 일부분 상에 배치되는, 발광 소자.
  4. 제1항에 있어서,
    상기 제1 n형 전극의 두께는 상기 제2 n형 전극의 두께보다 두꺼운, 발광 소자.
  5. 제4항에 있어서,
    상기 제1 n형 전극은 불투명한 도전성 물질로 이루어지고,
    상기 제2 n형 전극은 투명한 도전성 물질로 이루어진, 발광 소자.
  6. 제1항에 있어서,
    상기 본딩층은 투과율이 높은 도전성 물질로 이루어지고,
    상기 p형 전극은 상기 제2 p형 반도체층 및 상기 본딩층을 통해 상기 제1 p형 반도체층과 전기적으로 연결되는, 발광 소자.
  7. 제1항에 있어서,
    상기 본딩층은 투과율이 높은 비도전성 물질로 이루어지고,
    상기 p형 전극의 일부분은 상기 제2 p형 반도체층 및 상기 본딩층을 관통하여 상기 제1 p형 반도체층에 접하는, 발광 소자.
  8. 제1항에 있어서,
    상기 제1 발광층은 녹색 발광층 또는 청색 발광층 중 하나이고,
    상기 제2 발광층은 적색 발광층인, 발광 소자.
  9. 기판; 및
    상기 기판 상에 배치된 복수의 발광 소자를 포함하고,
    상기 복수의 발광 소자 각각은,
    상기 기판 상에 배치된 제1 n형 반도체층;
    상기 제1 n형 반도체층 상에 배치된 제1 발광층;
    상기 제1 발광층 상에 배치된 p형 반도체층;
    상기 p형 반도체층 상에 배치된 제2 발광층;
    상기 제2 발광층 상에 배치된 제2 n형 반도체층;
    상기 p형 반도체층 상에 배치된 p형 전극;
    상기 제1 n형 반도체층 상에 배치된 제1 n형 전극; 및
    상기 제2 n형 반도체층 상에 배치된 제2 n형 전극을 포함하는, 웨이퍼.
  10. 제9항에 있어서,
    상기 p형 반도체층은,
    상기 제1 발광층 상에 배치된 제1 p형 반도체층; 및
    상기 제1 p형 반도체층 상에 배치된 제2 p형 반도체층을 포함하고,
    상기 복수의 발광 소자 각각은 상기 제1 p형 반도체층과 상기 제2 p형 반도체층 사이에 배치된 본딩층을 더 포함하는, 웨이퍼.
  11. 제10항에 있어서,
    상기 제2 p형 반도체층 전체, 상기 제1 p형 반도체층 전체 및 상기 제1 발광층 전체는 상기 제1 n형 반도체층에 중첩하고,
    상기 제2 n형 반도체층 전체 및 상기 제2 발광층 전체는 상기 제2 p형 반도체층에 중첩하는, 웨이퍼.
  12. 제11항에 있어서,
    상기 제1 n형 전극은 상기 제1 발광층에 비중첩하는 상기 제1 n형 반도체층 상에 배치되고,
    상기 p형 전극은 상기 제2 발광층에 비중첩하는 상기 제2 p형 반도체층 상에 배치되며,
    평면 상에서 상기 제2 n형 전극은 상기 제1 n형 전극과 상기 p형 전극 사이에 배치되는, 웨이퍼.
  13. 제12항에 있어서,
    상기 제1 n형 전극의 두께는 상기 제2 n형 전극 및 상기 p형 전극의 두께보다 두꺼운, 웨이퍼.
  14. 제9항에 있어서,
    상기 제1 n형 전극 및 상기 p형 전극에 전압을 인가하는 경우, 상기 제1 발광층에서 광을 발광하고,
    상기 제2 n형 전극 및 상기 p형 전극에 전압을 인가하는 경우, 상기 제2 발광층에서 광을 발광하며,
    상기 제1 n형 전극, 상기 제2 n형 전극 및 상기 p형 전극에 전압을 인가하는 경우, 상기 제1 발광층 및 상기 제2 발광층에서 광을 발광하는, 웨이퍼.
  15. 제9항에 있어서,
    상기 복수의 발광 소자는,
    상기 제1 발광층 중 녹색 광을 발광하는 제1 녹색 발광층을 포함하는 제1 발광 소자; 및
    상기 제1 발광층 중 청색 광을 발광하는 제1 청색 발광층을 포함하는 제2 발광 소자를 포함하고,
    상기 제1 발광 소자는 상기 제1 녹색 발광층으로부터 녹색 광과 상기 제2 발광층으로부터 적색 광을 발광하고,
    상기 제2 발광 소자는 상기 제1 청색 발광층으로부터 청색 광과 상기 제2 발광층으로부터 적색 광을 발광하는, 웨이퍼.
  16. 제15항에 있어서,
    상기 제1 발광 소자 및 상기 제2 발광 소자는 동일한 행 또는 동일한 열에서 교대로 배치되는, 웨이퍼.
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