KR102239627B1 - 발광 소자 패키지 - Google Patents

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Abstract

실시 예의 발광 소자는 기판과, 기판 아래에 배치되며, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물과, 제2 도전형 반도체층을 노출시키면서 발광 구조물의 하부 가장 자리에 배치된 제1 절연층과, 제1 절연층에 의해 노출된 제2 도전형 반도체층 아래에 배치된 제1 투광 전극층과, 제1 절연층과 제1 투광 전극층 아래에 배치된 제2 투광 전극층 및 제2 투광 전극층 아래에 배치된 반사층을 포함한다.

Description

발광 소자 패키지{Light emitting device package}
실시 예는 발광 소자 패키지에 관한 것이다.
발광 다이오드(LED:Light Emitting Diode)는 화합물 반도체의 특성을 이용하여 전기를 적외선 또는 빛으로 변환시켜서 신호를 주고 받거나, 광원으로 사용되는 반도체 소자의 일종이다.
Ⅲ-Ⅴ족 질화물 반도체(group Ⅲ-Ⅴ nitride semiconductor)는 물리적 및 화학적 특성으로 인해 발광 다이오드(LED) 또는 레이저 다이오드(LD:Laser Diode) 등 발광소자의 핵심 소재로 각광을 받고 있다.
이러한 발광 다이오드는 백열등과 형광등 등의 기존 조명기구에 사용되는 수은(Hg)과 같은 환경 유해물질이 포함되어 있지 않아 우수한 친환경성을 가지며, 긴 수명과 저전력 소비특성 등과 같은 장점이 있기 때문에 기존의 광원들을 대체하고 있다.
플립칩 본딩 구조를 갖는 기존의 발광 소자 패키지의 경우, 활성층에서 방출된 광을 반사시키기 위해 p-GaN층 하부에 배치되는 반사층의 폭이 넓지 않아 광 출력 효율이 크게 개선되지 않는다.
실시 예는 개선된 광속을 갖는 발광 소자 패키지를 제공한다.
일 실시 예에 의한 발광 소자는, 기판; 상기 기판 아래에 배치되며, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물; 상기 제2 도전형 반도체층을 노출시키면서 상기 발광 구조물의 하부 가장 자리에 배치된 제1 절연층; 상기 제1 절연층에 의해 노출된 상기 제2 도전형 반도체층 아래에 배치된 제1 투광 전극층; 상기 제1 절연층과 상기 제1 투광 전극층 아래에 배치된 제2 투광 전극층; 및 상기 제2 투광 전극층 아래에 배치된 반사층을 포함할 수 있다.
예를 들어, 상기 반사층은 상기 제2 투광 전극층에 의해 상기 제1 절연층과 이격되어 배치될 수 있다.
예를 들어, 상기 제2 투광 전극층은 상기 발광 구조물과 대향하는 제1 면; 및 상기 제1 면의 반대측의 제2 면을 포함하고, 상기 반사층 전체는 상기 제2 면의 아래에 배치될 수 있다.
예를 들어, 상기 제1 절연층과, 상기 제2 투광 전극층과, 상기 반사층의 적어도 일부는 상기 발광 구조물의 두께 방향으로 서로 중첩될 수 있다. 상기 발광 구조물의 상기 하부 가장 자리에 배치된 상기 제1 절연층의 폭은 10 ㎛ 내지 40 ㎛일 수 있다. 상기 제1 절연층과, 상기 제2 투광 전극층과, 상기 반사층이 상기 두께 방향으로 중첩된 폭은 5 ㎛일 수 있다.
예를 들어, 상기 제1 및 제2 투광 전극층 각각의 두께는 수 ㎚ 내지 수십 ㎚일 수 있다. 상기 제2 투광 전극층은 상기 제1 투광 전극층과 상기 제1 절연층의 경계를 덮도록 배치될 수 있다. 상기 발광 구조물의 두께 방향과 수직한 제1 방향으로, 상기 반사층의 제1 폭은 상기 제2 투광 전극층의 제2 폭 이하일 수 있다. 상기 제1 절연층은 SiO2를 포함하고, 상기 반사층은 은(Ag)을 포함할 수 있다.
예를 들어, 상기 발광 소자는 상기 제2 도전형 반도체층과 상기 활성층을 관통하여 상기 제1 도전형 반도체층을 노출하는 관통홀에서 상기 노출된 제1 도전형 반도체층 아래에 배치된 제1 전극을 더 포함할 수 있다. 상기 제1 절연층은 상기 발광 구조물의 상기 하부 가장 자리로부터 상기 관통홀에서 노출된 상기 발광 구조물의 측부까지 연장되어 배치될 수 있다.
예를 들어, 상기 제1 및 제2 투광 전극층은 서로 동일한 재질을 가질 수도 있고, 서로 다른 재질을 가질 수도 있다.
다른 실시 예에 의한 발광 소자 패키지는 상기 발광 소자; 상기 제1 도전형 반도체층과 연결되는 제1 본딩 패드; 상기 제1 본딩 패드와 이격되며, 상기 제2 도전형 반도체층과 연결되는 제2 본딩 패드; 및 상기 제1 본딩 패드와 상기 제2 투광 전극층 사이 및 상기 제1 본딩 패드와 상기 반사층 사이에 배치된 제2 절연층을 포함할 수 있다.
예를 들어, 상기 발광 소자 패키지는 상기 제1 및 제2 본딩 패드와 전기적으로 각각 연결된 제1 및 제2 리드 프레임; 및 상기 발광 소자를 감싸며 배치된 몰딩 부재를 더 포함할 수 있다.
또 다른 실시 예에 의한 발광 소자는, 기판; 상기 기판 아래에 배치되며, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물; 상기 제2 도전형 반도체층을 노출시키면서 상기 발광 구조물의 아래에 배치된 제1 절연층; 상기 노출된 제2 도전형 반도체층 아래에 상기 발광 구조물의 두께 방향으로 중첩되어 배치된 복수 개의 투광 전극층; 및 상기 복수 개의 투광 전극층 중 적어도 하나에 의해 상기 제1 절연층과 이격되어 상기 복수 개의 투광 전극층 아래에 배치된 반사층을 포함할 수 있다.
실시 예에 따른 발광 소자 및 발광 소자 패키지는 발광 구조물 아래에 배치되는 반사층 및 제1 절연층이 서로 이격되어 배치되므로 박리될 염려가 없고, 마스크 패턴의 개수를 줄임으로써 공정 시간을 단축시키고 제조 원가를 절감시킬 수 있도록 하고, 전술한 반사층의 폭을 증가시켜 개선된 광속을 가지며, 제2 도전형 캐리어의 스프레딩이 원할해져 낮은 순방향 동작 전압을 갖는다.
도 1은 일 실시 예에 의한 발광 소자의 평면도를 나타낸다.
도 2는 일 실시 예에 의한 발광 소자 패키지의 단면도를 나타낸다.
도 3은 도 2에 도시된 'A' 부분을 확대 도시한 단면도를 나타낸다.
도 4a 내지 도 4h는 도 2에 도시된 발광 소자 패키지의 제조 방법을 설명하기 위한 실시 예에 의한 공정 단면도를 나타낸다.
도 5a 내지 도 5g는 도 2에 도시된 발광 소자 패키지의 제조 방법을 설명하기 위한 실시 예에 의한 공정 평면도를 나타낸다.
도 6a 내지 도 6g는 도 4c 내지 도 4e에 도시된 제1 절연층과 제2 전극의 제조 방법의 일 실시 예를 설명하기 위한 공정 단면도를 나타낸다.
도 7은 제1 비교 례에 의한 발광 소자의 국부적인 단면도를 나타낸다.
도 8은 제2 비교 례에 의한 발광 소자의 국부적인 단면도를 나타낸다.
도 9는 제3 비교 례에 의한 발광 소자의 국부적인 단면도를 나타낸다.
이하, 본 발명을 구체적으로 설명하기 위해 실시 예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다. 그러나, 본 발명에 따른 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시 예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시 예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.
본 발명에 따른 실시 예의 설명에 있어서, 각 element의 " 상(위)" 또는 "하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 “상(위)" 또는 "하(아래)(on or under)”로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
또한, 이하에서 이용되는 "제1" 및 "제2," "상/상부/위" 및 "하/하부/아래" 등과 같은 관계적 용어들은, 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 1은 일 실시 예에 의한 발광 소자(100)의 평면도를 나타내고, 도 2는 일 실시 예에 의한 발광 소자 패키지(200)의 단면도를 나타내고, 도 3은 도 2에 도시된 'A' 부분을 확대 도시한 단면도를 나타낸다.
도 2에 도시된 발광 소자 패키지(200)에 포함된 발광 소자(100)는 도 1에 도시된 발광 소자(100)를 I-I'선을 따라 절취한 단면도에 해당한다. 또한, 설명의 편의상 도 1에 도시된 제2 절연층(134) 및 제2 본딩 패드(164)는 도 3에서 생략되었다.
도 1 및 도 2를 참조하면, 실시 예에 의한 발광 소자(100)는 기판(110), 발광 구조물(120), 제1 절연층(132), 제1 전극(150) 및 제2 전극(140)을 포함할 수 있다.
기판(110) 아래에 발광 구조물(120)이 배치된다. 기판(110)은 도전형 물질 또는 비도전형 물질을 포함할 수 있다. 예를 들어, 기판(110)은 사파이어(Al203), GaN, SiC, ZnO, GaP, InP, Ga203, GaAs 및 Si 중 적어도 하나를 포함할 수 있다. 또한, 활성층(124)에서 방출된 광이 발광 소자(100)로부터 탈출함을 도울 수 있도록 예를 들어, 기판(110)은 패턴(112)을 갖는 PSS(Patterned Sapphire Substrate)일 수 있으나, 실시 예는 이에 국한되지 않는다.
기판(110)과 발광 구조물(120) 간의 열 팽창 계수의 차이 및 격자 부정합을 개선하기 위해, 이들(110, 120) 사이에 버퍼층(또는, 전이층)(미도시)이 배치될 수 있다. 버퍼층은 예를 들어 Al, In, N 및 Ga로 구성되는 군으로부터 선택되는 적어도 하나의 물질을 포함할 수 있으나, 이에 국한되지 않는다. 또한, 버퍼층은 단층 또는 다층 구조를 가질 수도 있다.
발광 구조물(120)은 기판(110) 아래에 순차적으로 배치된 제1 도전형 반도체층(122), 활성층(124) 및 제2 도전형 반도체층(126)을 포함할 수 있다.
제1 도전형 반도체층(122)은 제1 도전형 도펀트가 도핑된 Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체로 구현될 수 있다. 제1 도전형 반도체층(122)이 n형 반도체층인 경우, 제1 도전형 도펀트는 n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다.
예를 들어, 제1 도전형 반도체층(122)은 AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제1 도전형 반도체층(122)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상을 포함할 수 있다.
활성층(124)은 제1 도전형 반도체층(122)과 제2 도전형 반도체층(126) 사이에 배치되며, 제1 도전형 반도체층(122)을 통해서 주입되는 전자(또는, 정공)와 제2 도전형 반도체층(126)을 통해서 주입되는 정공(또는, 전자)이 서로 만나서, 활성층(124)을 이루는 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 빛을 방출하는 층이다. 활성층(124)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다.
활성층(124)의 우물층/장벽층은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 우물층은 장벽층의 밴드갭 에너지보다 낮은 밴드갭 에너지를 갖는 물질로 형성될 수 있다.
활성층(124)의 위 또는/및 아래에는 도전형 클래드층(미도시)이 형성될 수 있다. 도전형 클래드층은 활성층(124)의 장벽층의 밴드갭 에너지보다 더 높은 밴드갭 에너지를 갖는 반도체로 형성될 수 있다. 예를 들어, 도전형 클래드층은 GaN, AlGaN, InAlGaN 또는 초격자 구조 등을 포함할 수 있다. 또한, 도전형 클래드층은 n형 또는 p형으로 도핑될 수 있다.
제2 도전형 반도체층(126)은 활성층(124) 아래에 배치되며, 반도체 화합물로 형성될 수 있다. Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체로 구현될 수 있다. 예컨대, 제2 도전형 반도체층(126)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제2 도전형 반도체층(126)에는 제2 도전형 도펀트가 도핑될 수 있다. 제2 도전형 반도체층(126)이 p형 반도체층인 경우, 제2 도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
제1 도전형 반도체층(122)은 n형 반도체층으로, 제2 도전형 반도체층(126)은 p형 반도체층으로 구현할 수 있다. 또는, 제1 도전형 반도체층(122)은 p형 반도체층으로, 제2 도전형 반도체층(126)은 n형 반도체층으로 구현할 수도 있다.
발광 구조물(120)은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다.
도 2에 도시된 발광 소자 패키지(200)는 플립 칩 본딩 구조이기 때문에, 활성층(124)에서 방출된 광은 기판(110) 및 제1 도전형 반도체층(122)을 통해 출사된다. 이를 위해, 기판(110) 및 제1 도전형 반도체층(122)은 투광성을 갖는 물질로 이루어지고, 제2 도전형 반도체층(126)과 제2 전극(140)은 투광성이나 비투광성을 갖는 물질로 이루어질 수 있다.
제1 전극(150)은 제2 도전형 반도체층(126)과 활성층(124)을 관통하여 제1 도전형 반도체층(122)을 노출하는 관통홀(TH)에서, 노출된 제1 도전형 반도체층(122) 아래에 배치되어, 제1 도전형 반도체층(122)과 전기적으로 연결될 수 있다. 여기서, 관통홀(TH)에 대해서는 도 4b에서 보다 상세히 살펴본다. 이해를 돕기 위해, 도 1에서 제1 본딩 패드(162)에 의해 덮여진 제1 전극(150)은 점선으로 도시하였고, 제2 본딩 패드(164)에 의해 덮여진 제1 전극(150) 및 제2 전극(140)은 점선으로 도시하였다.
제1 전극(150)은 오믹 접촉하는 물질을 포함하여 오믹 역할을 수행하여 별도의 오믹층(미도시)이 배치될 필요가 없을 수도 있고, 별도의 오믹층이 제1 전극(150)과 제1 도전형 반도체층(122) 사이에 배치될 수도 있다.
또한, 제1 전극(150)은 활성층(124)에서 방출된 광을 흡수하지 않고 반사시키거나 투과시킬 수 있고, 제1 도전형 반도체층(122)에 양질로 성장될 수 있는 어느 물질로 형성될 수 있다. 예를 들어, 제1 전극(150)은 금속으로 형성될 수 있으며, Ag, Ni, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Cr 및 이들의 선택적인 조합으로 이루어질 수 있다. 예를 들어, 제1 전극(150)은 Cr/Ni/Au일 수 있으나, 실시 예는 이에 국한되지 않는다.
제1 절연층(132)은 제2 도전형 반도체층(126)의 아래를 노출시키면서 발광 구조물(120)의 내측벽, 외측벽 및 하부 가장 자리(120-1)에 배치될 수 있다. 즉, 제1 절연층(132)은 발광 구조물(120)의 하부 가장 자리(120-1)로부터 관통홀(TH)에서 노출된 발광 구조물(120)의 내측벽(또는, 측부)까지 연장되어 배치될 수 있다. 또한, 제1 절연층(132)은 도 4b에 도시된 외측벽에서 제2 도전형 반도체층(126)의 측부와, 활성층(124)의 측부와, 제1 도전형 반도체층(122)의 측부에 배치될 수 있다. 여기서, 외측벽은 도 4b에서 'SP'로 표기된 부분이다.
제1 절연층(132)은 일종의 전류 차단층(CBL:Current Blocking Layer)의 역할을 수행할 수 있다. 또한, 도 4c 내지 도 4f에서 후술되는 바와 같이, 제1 절연층(132)은 발광 구조물(120)을 보호하는 역할을 수행할 수 있다.
제1 절연층(132)은 SiO2, TiO2, ZrO2, Si3N4, Al2O3, 또는 MgF2 중 적어도 하나를 포함할 수 있다.
제2 전극(140)은 발광 구조물(120)의 아래에 배치되어, 제2 도전형 반도체층(126)과 전기적으로 연결될 수 있다. 제2 전극(140)은 복수 개의 투광 전극층 및 반사층(146)을 포함할 수 있다.
복수 개의 투광 전극층은 노출된 제2 도전형 반도체층(126) 아래에 발광 구조물(120)의 두께 방향(예를 들어, x축 방향)으로 중첩되어 배치될 수 있다. 예를 들어, 복수 개의 투광 전극층은 제1 및 제2 투광 전극층(142, 144)을 포함할 수 있으나, 실시 예는 이에 국한되지 않는다. 즉, 복수 개의 투광 전극층은 2개보다 더 많을 수도 있다.
제1 투광 전극층(142)은 제1 절연층(132)에 의해 노출된 제2 도전형 반도체층(126) 아래에 배치되며, 오믹층의 역할을 수행할 수 있다. 제1 투광 전극층(142)의 제1 두께(T1)는 제1 절연층(132)의 제2 두께(T2) 이하일 수 있으나, 실시 예는 이에 국한되지 않는다. 예를 들어, 제2 두께(T2)는 수백 ㎚이고 제1 두께(T1)는 수 ㎚일 수 있으나, 실시 예는 이에 국한되지 않는다.
또한, 제2 투광 전극층(144)은 제1 절연층(132)의 아래 및 제1 투광 전극층(142) 아래에 각각 배치될 수 있다. 제2 투광 전극층(144)은 제1 면(144-1) 및 제2 면(144-2)을 포함할 수 있다. 제1 면(144-1)은 발광 구조물(120)과 대향하는 면으로서, 단차진 단면 형상을 가질 수 있다. 즉, 제1 면(144-1)의 일부는 제1 투광 전극층(142)과 접하고, 제1 면(144-1)의 타부는 제1 절연층(132)과 접할 수 있으나, 실시 예는 이에 국한되지 않는다.
제2 면(144-2)은 제1 면(144-1)의 반대측의 면으로서, 단차진 단면 형상을 가질 수 있다. 또한, 반사층(146) 전체는 제2 면(144-2)의 아래에 배치될 수 있다.
제1 및 제2 투광 전극층(142, 144)은 서로 동일하거나 서로 다른 재질을 포함할 수 있으나, 실시 예는 이에 국한되지 않는다.
제1 및 제2 투광 전극층(142, 144) 각각은 투명 전도성 산화막(TCO:Tranparent Conductive Oxide)일 수도 있다. 예를 들어, 제1 및 제2 투광 전극층(142, 144) 각각은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함할 수 있으며, 이러한 재료로 한정하지는 않는다.
반사층(146)은 복수 개의 투광 전극층 아래에 배치될 수 있다. 예를 들어, 도 2 및 도 3를 참조하면 반사층(146)은 제2 투광 전극층(144) 아래에 배치될 수 있다.
또한, 반사층(146)은 복수 개의 투광 전극층 중 적어도 하나에 의해 제1 절연층(132)과 이격되어 배치될 수 있다. 예를 들어, 도 2 및 도 3을 참조하면, 반사층(146)은 제2 투광 전극층(144)에 의해 제1 절연층(132)과 이격되어 배치될 수 있다. 이와 같이, 제2 투광 전극층(144)은 제1 절연층(132)을 반사층(146)으로부터 이격시키는 역할을 수행할 수 있다. 따라서, 제2 투광 전극층(144)의 제3 두께(T3)는 제1 절연층(132)과 반사층(146)을 이격시키기 충분하면 되므로 두꺼울 필요는 없다.
반사층(146)은 알루미늄(Al), 금(Au), 은(Ag), 니켈(Ni), 백금(Pt), 로듐(Rh), 티타늄(Ti), 크롬(Cr) 혹은 Al이나 Ag이나 Pt나 Rh를 포함하는 합금을 포함하는 금속층으로 이루어질 수 있다. 예를 들어, 반사층(146)은 Ag/Ni/Ti일 수 있으나, 실시 예는 이에 국한되지 않는다.
또한, 제2 투광 전극층(144)은 제1 투광 전극층(142)과 제1 절연층(132)의 경계(B)를 덮도록 배치될 수 있다. 또한, 발광 구조물(120)의 두께 방향(예를 들어, x축 방향)과 수직한 제1 방향으로, 반사층(146)의 제1 폭(W1)은 제2 투광 전극층(146)의 제2 폭(W2) 이하일 수 있다. 따라서, 제2 폭(W2)으로부터 제1 폭(W1)을 감산한 폭의 차값(ΔW1+ΔW2)은 '0' 이상 일 수 있다.
이와 같이, 제2 투광 전극층(144)의 제1 면(144-1)이 경계(B)를 덮도록 배치되고, 제2 폭(W2)이 넓을 경우, 반사층(146)의 제1 폭(W1)이 보다 넓어짐으로써 광의 반사량을 증가시킬 수 있다.
만일, 제1 절연층(132)이 SiO2를 포함하고, 반사층(146)이 은(Ag)을 포함할 경우, 제1 절연층(132)이 반사층(146)과 이격되어 배치되지 않고 접하여 배치될 경우, 이들(132, 146)은 서로 박리될 수 있다. 그러나, 실시 예에 의한 발광 소자(100)의 경우, 제2 투광 전극층(144)이 제1 절연층(132)과 반사층(146) 사이에 배치되어, 이들(132, 146)을 서로 이격시키므로 이러한 박리 염려가 해소될 수 있다.
또한, 제1 절연층(132)의 적어도 일부와, 제2 투광 전극층(144)의 적어도 일부와, 반사층(146)의 적어도 일부는 발광 구조물(120)의 두께 방향(예를 들어, x축 방향)으로 제3 폭(W31, W32)만큼 중첩되도록 배치될 수 있다. 발광 구조물(120)의 하부 가장 자리(120-1)에 배치된 제1 절연층(132)의 제4 폭(W4)이 넓을수록 제3 폭(W31)은 넓어질 수 있다. 만일, 제4 폭(W4)이 10 ㎛보다 작을 경우 공정 마진을 고려할 때 제1 절연층(132)을 제조하기 어려울 수 있다. 또한, 제4 폭(W4)이 40 ㎛보다 클 경우 발광 소자(100)의 순방향 동작 전압이 증가하고 광 출력이 저하될 수도 있다. 따라서, 일 실시 예에 의하면, 제4 폭(W4)은 10 ㎛ 내지 40 ㎛ 예를 들어 10 ㎛일 수 있으나, 실시 예는 이에 국한되지 않는다. 이 경우, 제3 폭(W31)은 5 ㎛일 수 있으나, 실시 예는 이에 국한되지 않는다.
한편, 도 2에 도시된 발광 소자 패키지(200)는 발광 소자(100), 제2 절연층(134), 제1 및 제2 본딩 패드(162, 164), 제1 및 제2 솔더부(172, 174), 제1 및 제2 리드 프레임(182, 184), 절연부(186), 패키지 몸체(188) 및 몰딩 부재(190)를 포함할 수 있다.
제1 본딩 패드(162)는 제2 도전형 반도체층(126)과 활성층(124)을 관통하여 제1 도전형 반도체층(122)을 노출시키는 관통홀(TH)에 매립되어, 제1 도전형 반도체층(122)과 전기적으로 연결될 수 있다. 제2 본딩 패드(164)는 제2 전극(140)을 통해 제2 도전형 반도체층(126)과 전기적으로 연결될 수 있다.
제2 본딩 패드(164)와 제1 본딩 패드(162)는 발광 구조물(120)의 두께 방향과 직교하는 방향으로 서로 이격되어 배치될 수 있다. 도 2의 경우 제2 본딩 패드(164)는 2개로 분리된 것으로 도시되어 있지만, 도 1을 참조하면, 제2 본딩 패드(164)는 하나의 몸체인 것을 알 수 있다.
제1 및 제2 본딩 패드(162, 164) 각각은 전기적 전도성을 갖는 금속 물질을 포함할 수 있으며, 제1 및 제2 전극(150, 140) 각각의 물질과 동일하거나 다른 물질을 포함할 수 있다. 제1 및 제2 본딩 패드(162, 164) 각각은 Ti, Ni, Au 또는 Sn 중 적어도 하나를 포함할 수 있으나, 실시 예는 이에 국한되지 않는다. 예를 들어, 제1 및 제2 본딩 패드(162, 164) 각각은 Ti/Ni/Au/Sn/Au일 수 있다.
제2 절연층(134)은 제1 본딩 패드(162)와 제2 전극(140) 사이에 배치되어 이들(140, 162)을 서로 전기적으로 분리하는 역할을 수행할 수 있다. 즉, 제2 절연층(134)은 제1 본딩 패드(162)와 제2 투광 전극층(144)의 사이에도 배치되고 제1 본딩 패드(162)와 반사층(146) 사이에도 배치될 수 있다.
또한, 제2 절연층(134)은 제2 본딩 패드(164)와 제1 전극(150) 사이에 배치되어 이들(150, 164)을 서로 전기적으로 분리하는 역할을 수행할 수 있다.
제2 절연층(134)은 SiO2, TiO2, ZrO2, Si3N4, Al2O3, 또는 MgF2 중 적어도 하나를 포함할 수 있다. 제2 절연층(134)과 제1 절연층(132)은 서로 동일한 재질을 갖거나 서로 다른 재질을 가질 수 있다.
제1 솔더부(172)는 제1 본딩 패드(162)와 제1 리드 프레임(182) 사이에 배치되어, 이들(162, 182)을 전기적으로 연결하는 역할을 한다. 제2 솔더부(174)는 제2 본딩 패드(164)와 제2 리드 프레임(184) 사이에 배치되어, 이들(164, 184)을 전기적으로 연결하는 역할을 한다.
제1 및 제2 솔더부(172, 174) 각각은 솔더 페이스트(solder paste) 또는 솔더 볼(solder ball)일 수 있으나, 실시 예는 이에 국한되지 않는다.
전술한 제1 솔더부(172)는 제1 본딩 패드(162)를 통해 제1 도전형 반도체층(122)을 제1 리드 프레임(182)에 전기적으로 연결시키고, 제2 솔더부(174)는 제2 본딩 패드(164)를 통해 제2 도전형 반도체층(126)을 제2 리드 프레임(184)에 전기적으로 연결시켜, 와이어의 필요성을 없앨 수 있다. 그러나, 다른 실시 예에 의하면, 와이어를 이용하여 제1 및 제2 도전형 반도체층(122, 126)을 제1 및 제2 리드 프레임(182, 184)에 각각 연결시킬 수도 있다.
또한, 제1 솔더부(172) 및 제2 솔더부(174)는 생략될 수도 있다. 이 경우, 제1 본딩 패드(162)가 제1 솔더부(172)의 역할을 수행하고, 제2 본딩 패드(164)가 제2 솔더부(174)의 역할을 수행할 수 있다. 즉, 제1 솔더부(172)와 제2 솔더부(174)가 생략될 경우, 제1 본딩 패드(162)는 제1 리드 프레임(182)과 직접 연결되고, 제2 본딩 패드(164)는 제2 리드 프레임(184)과 직접 연결될 수 있다.
제1 리드 프레임(182)은 제1 솔더부(172)를 통해 제1 본딩 패드(162)와 전기적으로 연결되고, 제2 리드 프레임(184)은 제2 솔더부(174)를 통해 제2 본딩 패드(164)와 전기적으로 연결될 수 있다. 제1 및 제2 리드 프레임(182, 184)은 절연부(186)에 의해 서로 전기적으로 이격될 수 있다. 제1 및 제2 리드 프레임(182, 184) 각각은 도전형 물질 예를 들면 금속으로 이루어질 수 있으며, 실시 예는 제1 및 제2 리드 프레임(182, 184) 각각의 물질의 종류에 국한되지 않는다.
절연부(186)는 제1 및 제2 리드 프레임(182, 184) 사이에 배치되어, 제1 및 제2 리드 프레임(182, 184)을 전기적으로 절연시킨다. 이를 위해, 절연부(186)는 SiO2, TiO2, ZrO2, Si3N4, Al2O3, 또는 MgF2 중 적어도 하나를 포함할 수 있지만, 실시 예는 이에 국한되지 않는다.
또한, 패키지 몸체(188)는 제1 및 제2 리드 프레임(182, 184)과 함께 캐비티(C)를 형성할 수 있으나, 실시 예는 이에 국한되지 않는다. 다른 실시 예에 의하면, 패키지 몸체(188)만으로 캐비티(C)를 형성할 수도 있다. 또는, 상부면이 평평한 패키지 몸체(188) 위에 격벽(barrier wall)(미도시)이 배치되고, 격벽과 패키지 몸체(188)의 상부면에 의해 캐비티가 정의될 수도 있다.
캐비티(C) 내에 도 2에 도시된 바와 같이 발광 소자(100)가 배치될 수 있다.
패키지 몸체(188)는 실리콘, 합성수지, 또는 금속을 포함하여 형성될 수 있다. 만일, 패키지 몸체(188)가 도전형 물질 예를 들면 금속 물질로 이루어질 경우, 제1 및 제2 리드 프레임(182, 184)은 패키지 몸체(188)의 일부일 수도 있다. 이 경우에도, 제1 및 제2 리드 프레임(182, 184)을 형성하는 패키지 몸체(188)는 절연부(186)에 의해 서로 전기적으로 분리될 수 있다.
또한, 몰딩 부재(190)는 캐비티(C) 내에 배치된 발광 소자(100)를 포위하여 보호하도록 배치될 수 있다. 몰딩 부재(190)는 예를 들어 실리콘(Si)으로 구현될 수 있으며, 형광체를 포함하므로 발광 소자(100)에서 방출된 광의 파장을 변화시킬 수 있다. 형광체로는 발광 소자(100)에서 발생된 빛을 백색광으로 변환시킬 수 있는 YAG계, TAG계, Silicate계, Sulfide계 또는 Nitride계 중 어느 하나의 파장변환수단인 형광물질이 포함될 수 있으나, 실시 예는 형광체의 종류에 국한되지 않는다.
YAG 및 TAG계 형광물질에는 (Y, Tb, Lu, Sc, La, Gd, Sm)3(Al, Ga, In, Si, Fe)5(O, S)12:Ce 중에서 선택하여 사용가능하며, Silicate계 형광물질에는 (Sr, Ba, Ca, Mg)2SiO4: (Eu, F, Cl) 중에서 선택 사용 가능하다.
또한, Sulfide계 형광물질에는 (Ca,Sr)S:Eu, (Sr,Ca,Ba)(Al,Ga)2S4:Eu 중에서 선택하여 사용가능하며, Nitride계 형광체는 (Sr, Ca, Si, Al, O)N:Eu (예, CaAlSiN4:Eu β-SiAlON:Eu) 또는 Ca-α SiAlON:Eu계인 (Cax,My)(Si,Al)12(O,N)16, 여기서 M 은 Eu, Tb, Yb 또는 Er 중 적어도 하나의 물질이며 0.05<(x+y)<0.3, 0.02<x<0.27 and 0.03<y<0.3, 형광체 성분 중에서 선택하여 사용 할 수 있다.
적색 형광체로는, N(예,CaAlSiN3:Eu)을 포함하는 질화물(Nitride)계 형광체를 사용할 수 있다. 이러한 질화물계 적색 형광체는 황화물(Sulfide)계 형광체보다 열, 수분 등의 외부 환경에 대한 신뢰성이 우수할 뿐만 아니라 변색 위험이 작다.
이하, 도 2에 도시된 발광 소자 패키지(200)의 제조 방법을 첨부된 도면을 참조하여 다음과 같이 살펴본다. 그러나, 도 2에 도시된 발광 소자 패키지(200)는 다른 제조 방법에 의해서도 제조될 수 있음은 물론이다.
도 4a 내지 도 4h는 도 2에 도시된 발광 소자 패키지(200)의 제조 방법을 설명하기 위한 실시 예에 의한 공정 단면도를 나타낸다.
도 5a 내지 도 5g는 도 2에 도시된 발광 소자 패키지(200)의 제조 방법을 설명하기 위한 실시 예에 의한 공정 평면도를 나타낸다. 이해를 돕기 위해, 각 도면에서 상부의 층에 의해 가려진 하부 층을 점선으로 표기한다.
도 4a를 참조하면, 기판(110) 위에 발광 구조물(120)을 형성한다. 기판(110)은 도전형 물질 또는 비도전형 물질을 포함할 수 있다. 예를 들어, 기판(110)은 사파이어(Al203), GaN, SiC, ZnO, GaP, InP, Ga203, GaAs 및 Si 중 적어도 하나를 포함할 수 있다.
기판(110) 위에 제1 도전형 반도체층(122), 활성층(124) 및 제2 도전형 반도체층(126)을 순차적으로 적층하여 발광 구조물(120)을 형성할 수 있다.
제1 도전형 반도체층(122)은 제1 도전형 도펀트가 도핑된 Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체를 이용하여 형성될 수 있다. 제1 도전형 반도체층(122)이 n형 반도체층인 경우, 제1 도전형 도펀트는 n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다.
예를 들어, 제1 도전형 반도체층(122)은 AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 이용하여 형성될 수 있다. 제1 도전형 반도체층(122)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상을 이용하여 형성될 수 있다.
활성층(124)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다.
활성층(124)의 우물층/장벽층은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 우물층은 장벽층의 밴드갭 에너지보다 낮은 밴드갭 에너지를 갖는 물질로 형성될 수 있다.
활성층(124)의 위 또는/및 아래에는 도전형 클래드층(미도시)이 형성될 수 있다. 도전형 클래드층은 활성층(124)의 장벽층의 밴드갭 에너지보다 더 높은 밴드갭 에너지를 갖는 반도체로 형성될 수 있다. 예를 들어, 도전형 클래드층은 GaN, AlGaN, InAlGaN 또는 초격자 구조 등을 포함할 수 있다. 또한, 도전형 클래드층은 n형 또는 p형으로 도핑될 수 있다.
제2 도전형 반도체층(126)은 반도체 화합물로 형성될 수 있으며, Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체를 이용하여 형성될 수 있다. 예컨대, 제2 도전형 반도체층(126)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제2 도전형 반도체층(126)에는 제2 도전형 도펀트가 도핑될 수 있다. 제2 도전형 반도체층(126)이 p형 반도체층인 경우, 제2 도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
이후, 도 4b 및 도 5a를 참조하면, 발광 구조물(120)에서 제2 도전형 반도체층(126)과 활성층(124) 및 제1 도전형 반도체층(122)의 일부를 메사 식각(Mesa etching)하여 제1 도전형 반도체층(122)을 노출시키는 관통홀(TH)을 형성할 수 있다. 관통홀(TH)이 형성됨에 따라 발광 구조물(120)의 제2 도전형 반도체층(126) 및 활성층(124)의 측부가 관통홀(TH)에서 노출될 수 있다.
이후, 도 4c 및 도 5b를 참조하면, 관통홀(TH)에서 노출된 제2 도전형 반도체층(126)과 활성층(124)의 측부 및 발광 구조물(120)의 외측벽(SP)에 제1 절연층(132)을 형성한다. 제1 절연층(132)을 형성하는 이유는 도 4d 내지 도 4f에 도시된 후속하는 공정을 수행할 때, 발광 구조물(120) 특히 활성층(124)을 보호하기 위함이다. 예를 들어, 반사층(146)이 은(Ag)으로 이루어질 경우, 은의 마이그레이션(migration)이나 이물질(또는, 불순물)로부터 발광 구조물(120)이 제1 절연층(132)에 의해 보호될 수 있다.
이후, 도 4c 및 도 5c를 참조하면, 제1 절연층(132)에 의해 노출된 제2 도전형 반도체층(126) 위에 제1 투광 전극층(142)을 형성할 수 있다.
이후, 도 4d 및 도 5d를 참조하면, 발광 구조물(120) 위에 배치된 제1 절연층(132)의 일부와 제1 투광 전극층(142)의 상부에 제2 투광 전극층(144)을 형성할 수 있다. 이때, 제1 절연층(132)과 제1 투광 전극층(142)의 경계를 덮으면서 제2 투광 전극층(144)을 최대한 넓게 형성할 수 있다. 이는, 제2 투광 전극층(144) 위에 배치될 반사층(146)을 제1 절연층(132)과 이격시키면서 최대한 넓게 배치하여 반사층(146)의 반사 영역의 크기를 최대화시키기 위함이다.
전술한 바와 같이, 제1 투광 전극층(142)은 제1 절연층(132)보다 얇은 두께를 가지므로, 제1 투광 전극층(142)과 제1 절연층(132) 위에 배치되는 제2 투광 전극층(144)은 단차를 가질 수 있다.
이후, 도 4e 및 도 5e를 참조하면, 제2 투광 전극층(144) 위에 반사층(146)을 형성할 수 있다. 이때, 제2 투광 전극층(144)이 단차를 갖기 때문에, 제2 투광 전극층(144) 위에 배치된 반사층(146)도 단차를 가질 수 있으나, 실시 예는 이에 국한되지 않는다.
결국, 전술한 바와 같이 제1 투광 전극층(142)과 제2 투광 전극층(144)과 반사층(146)을 포함하는 제2 전극(140)이 형성될 수 있다.
이하, 도 4c 내지 도 4e에 도시된 제1 절연층(132) 및 제2 전극(140)을 제조하는 방법의 세부적인 일 실시 예를 첨부된 도 6a 내지 도 6g를 참조하여 설명하지만, 실시 예는 이에 국한되지 않는다. 즉, 제1 절연층(132) 및 제2 전극(140)은 도 6a 내지 도 6g에 도시된 방법 이외의 방법에 의해서도 제조될 수 있음은 물론이다.
도 6a 내지 도 6g는 도 4c 내지 도 4e에 도시된 제1 절연층(132)과 제2 전극(140)의 제조 방법의 일 실시 예를 설명하기 위한 공정 단면도를 나타낸다.
도 4b에 도시된 바와 같이 관통홀(TH)을 형성한 이후, 도 6a를 참조하면, 제2 도전형 반도체층(126) 위에 제1 절연층(132)을 형성하기 위한 절연 물질(132A)을 증착한다. 여기서, 절연 물질(132A)은 SiO2, TiO2, ZrO2, Si3N4, Al2O3, 또는 MgF2 중 적어도 하나를 포함할 수 있으나, 실시 예는 이에 국한되지 않는다.
이후, 절연 물질(132A)에서 제1 투광 전극층(142)이 배치될 제1 투광 전극 영역(132-1)을 노출시키면서 절연 물질(132A) 위에 제1 마스크 패턴(M1)을 형성한다. 여기서, 제1 마스크 패턴(M1)은 포토 레지스트 마스크일 수 있다.
이후, 도 6b를 참조하면, 제1 마스크 패턴(M1)을 식각 마스크로 이용하여 절연 물질(132A)을 식각하여 제1 투광 전극 영역(132-1)의 제2 도전형 반도체층(126)을 노출시키는 제1 절연층(132)을 형성한다. 이때, 도 4b에 도시된 바와 같이, 발광 구조물(120)의 외측벽(SP) 및 관통홀(TH)에서 노출된 제2 도전형 반도체층(126)의 측부와 활성층(124)의 측부에 제1 절연층(132)이 동시에 형성될 수 있다.
이후, 도 6c를 참조하면, 제1 투광 전극층(142) 형성용 제1 전극 물질(142A)을 제1 마스크 패턴(M1)의 상부 및 제1 투광 전극 영역(132-1)에서 노출된 제2 도전형 반도체층(126) 위에 증착한다.
이후, 도 6d를 참조하면, 제1 마스크 패턴(M1) 위에 증착된 제1 전극 물질(142A)과 제1 마스크 패턴(M1)을 동시에 리프트 오프(lift off)하여 제거함으로써 제1 투광 전극 영역(132-1)에 제1 투광 전극층(142)을 형성한다. 이후, 제1 투광 전극층(142)을 열 처리함으로써, 제2 도전형 반도체층(126)과 제1 투광 전극층(142)이 오믹 접촉할 수 있다.
이후, 도 6e를 참조하면, 제2 투광 전극층(144)이 형성될 제2 투광 전극 영역(132-2)을 노출시키는 제2 마스크 패턴(M2)을 제1 절연층(132)의 상부에 형성한다. 여기서, 제2 마스크 패턴(M2)은 포토 레지스트(PR) 마스크일 수 있다.
이후, 도 6f를 참조하면, 제2 투광 전극 영역(132-2)의 제1 투광 전극층(142)과 제1 절연층(132)의 상부 및 제2 마스크 패턴(M2) 위에, 제2 투광 전극층(144)을 형성하기 위한 제2 전극 물질(144A)과 반사층(146)을 형성하기 위한 반사 물질(146A)을 순차적으로 증착하여 형성한다.
제1 및 제2 전극 물질(142A, 144A) 각각은 투명 전도성 산화막(TCO:Tranparent Conductive Oxide)일 수도 있다. 예를 들어, 제1 및 제2 전극 물질(142A, 144A) 각각은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함할 수 있으며, 이러한 재료로 한정하지는 않는다.
반사 물질(146A)은 알루미늄(Al), 금(Au), 은(Ag), 니켈(Ni), 백금(Pt), 로듐(Rh), 티타늄(Ti), 크롬(Cr) 혹은 Al이나 Ag이나 Pt나 Rh를 포함하는 합금을 포함하는 금속을 포함할 수 있다.
이후, 도 6f를 계속해서 참조하면, 제2 마스크 패턴(M2)의 상부에 배치된 제2 전극 물질(144A) 및 반사 물질(146A)과 제2 마스크 패턴(M2)을 동시에 리프트 오프하여 제거함으로써, 도 6g에 도시된 바와 같이 제2 투광 전극층(144)과 반사층(146)을 형성한다. 이와 같이 리프트 오프 방식으로, 제2 투광 전극층(144)과 반사층(146)을 형성할 경우, 도시된 바와 같이, 반사층(146)의 제1 폭(W1)과 제2 투광 전극층(144)의 제2 폭(W2)은 동일할 수 있다. 또한, 제2 투광 전극층(144) 위에 반사층(146)이 형성되므로, 반사층(146)은 제1 절연층(132)으로부터 이격되어 배치될 수 있다.
일반적으로, 제2 도전형 반도체층(126)과 제1 투광 전극층(142)이 오믹 접촉할 수 있도록, 제1 투광 전측층(142)을 약 600 ℃ 이상의 고온에서 열 처리한다. 이때, 반사 물질(146A)로서 은(Ag)을 사용할 경우 고온에서 은(Ag)이 응집(agglomation)할 수 있다. 왜냐하면 은(Ag)은 400 ℃ 이상의 고온에서 응집하기 때문이다. 그러므로, 제1 투광 전극층(142)의 제조 공정과 반사부(146)의 제조 공정을 서로 분리하기 위해 별도의 마스크 패턴이 사용된다.
그러나, 실시 예에 의하면 제1 절연층(132)을 형성한 후, 제1 마스크 패턴(M1)을 제거하지 않고 하나의 마스크 패턴(M1)을 이용하여 제1 투광 전극층(142)을 형성할 수 있다. 또한, 반사부(146)를 형성하기 위한 별도의 마스크 패턴을 요구하지 않고 제2 마스크 패턴(M2)을 이용하여 제2 투광 전극층(144)과 반사층(146)을 동시에 형성할 수 있다. 따라서, 실시 예에 의한 발광 소자 패키지의 제조 방법에 의할 경우, 마스크 패턴의 개수를 절감할 수 있고 공정 시간이 단축될 수 있다.
한편, 도 4e에 도시된 바와 같이 제2 전극(140)을 형성한 이후, 도 4f 및 도 5f를 참조하면, 관통홀(TH)에서 노출된 제1 도전형 반도체층(122) 위에 제1 전극(150)을 형성한다. 여기서 제1 전극(150)은 금속으로 형성될 수 있으며, Ag, Ni, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Cr 및 이들의 선택적인 조합에 의해 형성될 수도 있다.
이후, 도 4g 및 도 5g를 참조하면, 제2 절연층(134)을 형성한다. 제2 절연층(134)은 발광 구조물(120)의 외측부(SP)에 도포된 제1 절연층(132)의 측부와 상부에 형성될 수 있다. 또한, 제2 절연층(134)은 제2 투광 전도층(144)과 반사층(146) 각각의 측부와 상부를 감싸도록 형성된다. 이때, 제2 본딩 패드(164)와 전기적으로 연결될 부분을 노출하면서, 제2 절연층(134)은 반사층(146) 위에 형성될 수 있다.
또한, 제2 절연층(134)은 관통홀(TH)에 매립된 제1 전극(150)의 상부를 노출시키면서 제1 전극(150)의 측부를 감싸면서 관통홀(TH)에 매립될 수 있다.
이때, 제1 절연층(132)을 형성하는 절연 물질(132A) 또는 제2 절연층(134) 각각은 SiO2, TiO2, ZrO2, Si3N4, Al2O3, 또는 MgF2 중 적어도 하나를 포함할 수 있다. 제1 절연층(132)과 제2 절연층(134)은 서로 동일한 재질 또는 서로 다른 재질을 갖도록 형성될 수 있다.
이후, 도 4h를 참조하면, 제2 절연층(134)에 의해 덮이지 않고 노출된 제1 전극(150)의 위에 제1 본딩 패드(162)를 형성하고, 제2 절연층(134)에 의해 덮이지 않고 노출된 반사층(146) 위에 제2 본딩 패드(164)를 형성한다.
제1 및 제2 본딩 패드(162, 164) 각각은 전기적 전도성을 갖는 금속 물질을 이용하여 형성될 수 있다. 예를 들어, 제1 및 제2 본딩 패드(162, 164) 각각은 Ti, Ni, Au 또는 Sn 중 적어도 하나를 이용하여 형성될 수 있다.
이하, 도 3에 도시된 실시 예에 의한 발광 소자(100)를 첨부된 도면을 참조하여 다음과 같이 비교 설명한다.
도 7은 제1 비교 례에 의한 발광 소자의 국부적인 단면도를 나타낸다.
도 7에 도시된 제1 비교 례에 의한 발광 소자는 발광 구조물(120), 제1 절연층(132) 및 제2 전극(310A)을 포함한다. 여기서, 발광 구조물(120) 및 제1 절연층(132)은 도 3에 도시된 발광 구조물(120) 및 제1 절연층(132)과 각각 동일하므로 동일한 참조부호를 사용하였으며 중복되는 설명을 생략한다. 즉, 제2 전극(310A)의 단면 형상이 다름을 제외하면, 도 7에 도시된 제1 비교 례에 의한 발광 소자는 도 3에 도시된 실시 예에 의한 발광 소자와 동일하다.
도 7에 도시된 제2 전극(310A)은 제1 투광 전극층(312A)과 반사층(314A)을 포함한다. 제1 투광 전극층(312A) 및 반사층(314A)은 도 3에 도시된 제1 투광 전극층(142) 및 반사층(146)과 각각 동일한 역할을 수행한다.
도 7에 도시된 제1 투광 전극층(312A)은 제1 절연층(132)에 의해 노출된 제2 도전형 반도체층(126)로부터 제1 절연층(132)의 하부까지 연장되어 배치될 수 있다. 그리고, 반사층(314A)은 제5 폭(W5)을 가질 수 있다. 이와 같이, 발광 구조물(120)의 두께 방향으로 제1 투광 전극층(312A)과 반사층(314A)이 서로 중첩하더라도, 반사층(314A)이 제1 절연층(312A)와 중첩하지 않을 경우, 반사층(314A)의 제5 폭(W5)이 크지 않아 반사층(314A)의 광 반사 역할이 미약해질 수 있다.
반면에, 도 3에 도시된 발광 소자의 경우 제1 절연층(132)과, 제1 투광 전극층(142)과, 반사층(146)은 발광 구조물(120)의 두께 방향으로 중첩하여 배치된다. 따라서, 반사층(146)의 제1 폭(W1)이 도 7에 도시된 제1 비교 례에 의한 반사층(314A)의 제5 폭(W5)보다 증가할 수 있다. 이렇게 실시 예에 의한 발광 소자의 경우, 반사층(146)의 제1 폭(W1)이 제1 비교 례보다 크므로, 반사층(146)의 광 반사 역할이 제1 비교 례보다 상대적으로 증가함으로써 광속이 증가할 수 있다.
도 8은 제2 비교 례에 의한 발광 소자의 국부적인 단면도를 나타낸다.
도 8에 도시된 제2 비교 례에 의한 발광 소자는 발광 구조물(120), 제1 절연층(132) 및 제2 전극(310B)을 포함한다. 여기서, 발광 구조물(120) 및 제1 절연층(132)은 도 3에 도시된 발광 구조물(120) 및 제1 절연층(132)과 각각 동일하므로 동일한 참조부호를 사용하였으며 중복되는 설명을 생략한다. 즉, 제2 전극(310B)의 단면 형상이 다름을 제외하면, 도 8에 도시된 제2 비교 례에 의한 발광 소자는 도 3에 도시된 실시 예에 의한 발광 소자와 동일하다.
도 8에 도시된 제2 전극(310B)은 제1 투광 전극층(312B)과 반사층(314B)을 포함한다. 제1 투광 전극층(312B) 및 반사층(314B)은 도 3에 도시된 제1 투광 전극층(142) 및 반사층(146)과 각각 동일한 역할을 수행한다.
도 9는 제3 비교 례에 의한 발광 소자의 국부적인 단면도를 나타낸다.
도 9에 도시된 제3 비교 례에 의한 발광 소자는 발광 구조물(120), 제1 절연층(132) 및 제2 전극(310C)을 포함한다. 여기서, 발광 구조물(120) 및 제1 절연층(132)은 도 3에 도시된 발광 구조물(120) 및 제1 절연층(132)과 각각 동일하므로 동일한 참조부호를 사용하였으며 중복되는 설명을 생략한다. 즉, 제2 전극(310C)의 단면 형상이 다름을 제외하면, 도 9에 도시된 제3 비교 례에 의한 발광 소자는 도 3에 도시된 실시 예에 의한 발광 소자와 동일하다.
도 9에 도시된 제2 전극(310C)은 제1 투광 전극층(312C)과 반사층(314C)을 포함한다. 제1 투광 전극층(312C) 및 반사층(314C)은 도 3에 도시된 제1 투광 전극층(142) 및 반사층(146)과 각각 동일한 역할을 수행한다.
도 7에 도시된 제1 비교 례에 의한 발광 소자의 단점 즉, 반사층(314A)의 제5 폭(W5)이 작음을 해소하기 위해, 도 8 및 도 9에 도시된 제2 및 제3 비교 례에 의한 반사층(314B, 314C)은 제1 투광 전극층(312B, 312C)의 제6 및 제9 폭(W6, W9)보다 각각 큰 제7 및 제10 폭(W7, W10)을 갖는다. 이 경우, 반사층(314B, 314C)의 제7 및 제10 폭(W7, W10)이 도 7에 도시된 제5 폭(W5)보다 증가하였으므로 광속의 향상을 기대할 수 있다. 그러나, 도 8 및 도 9에 도시된 제2 및 제3 비교 례에 의한 발광 소자의 경우 반사층(314B, 314C)이 제1 절연층(132)과 제8 및 제11 폭(W8, W11)만큼 직접 접하게 된다. 만일, 반사층(314B, 314C)이 은으로 구현되고 제1 절연층(132)이 SiO2로 구현될 경우, 반사층(314B, 314C)과 제1 절연층(132)이 직접 접하므로 서로 박리될 수 있다.
반면에, 도 3에 도시된 실시 예에 의한 발광 소자의 경우, 반사층(146)과 제1 절연층(132)이 직접 접하지 않고 이격되어 배치된다. 이를 위해, 실시 예에 의 한 발광 소자의 경우, 제1 투광 전극층(142)과 반사층(146)의 사이에 제2 투광 전극층(144)을 배치하는 한편, 제2 투광 전극층(144)의 제2 폭(W2) 이하인 제1 폭(W1)을 갖는 반사층(146)을 제2 투광 전극층(144)의 하부에 배치한다. 따라서, 반사층(146)과 제1 절연층(132)이 이격됨으로써, 전술한 제2 및 제3 비교 례에서와 같이 제1 절연층(132)과 반사층(146)이 서로 박리할 수 있는 염려가 해소될 수 있다. 또한, 반사층(146)과 제1 투광 전극층(142) 사이에 제2 투광 전극층(144)이 배치됨으로 인해, 다음 수학식 1과 같이 표현되는 량 만큼 반사층(146)의 폭이 증대될 수 있다.
Figure 112020022403412-pat00030
여기서, ΔW1과 ΔW2의 합은 전술한 바와 같이 제2 폭(W1)으로부터 제1 폭(W1)을 감산한 차값을 나타내고, W31 및 W32는 전술한 제3 폭을 나타낸다.
결국, 실시 예에 의한 발광 소자의 경우, 반사층(146)의 폭이 증가됨으로 인해, 반사층(146)에서 보다 많은 광이 반사되어, 광속이 개선될 수 있다.
예를 들어, 제2 투광 전극층(144)을 포함하지 않은 도 7에 도시된 제1 비교 례에 의한 발광 소자의 경우 반사부(314A)의 면적은 730,557 ㎛2 일 수 있는 반면 제2 투광 전극층(144)을 포함하는 도 3에 도시된 발광 소자의 경우 반사부(146)의 면적은 771,839 ㎛2로서 제1 비교 례 대비 약 5.6% 상승할 수 있다.
또한, 제1 투광 전극층(142)의 제1 두께(T1)와 제2 투광 전극층(144)의 제3 두께(T3)의 합이 클 경우 제2 도전형 캐리어의 스프레딩이 원할해져 순방향 동작 전압(Vf)이 낮추어질 수 있다. 그러나, 제1 두께(T1)와 제3 두께(T3)의 합이 너무 클 경우 광속이 저하될 있다. 이를 고려할 때, 제1 및 제3 두께(T1, T3) 각각은 수 ㎚ 내지 수십 ㎚ 예를 들어, 3 ㎚ 내지 10 ㎚일 수 있으나, 실시 예는 이에 국한되지 않는다.
실시 예에 따른 발광 소자 패키지는 복수 개가 기판 상에 어레이될 수 있고, 발광 소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 백라이트 유닛으로 기능할 수 있다.
또한, 실시 예에 따른 발광 소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 장치로 구현될 수 있다.
여기서, 표시 장치는 바텀 커버와, 바텀 커버 상에 배치되는 반사판과, 광을 방출하는 발광 모듈과, 반사판의 전방에 배치되며 발광 모듈에서 발산되는 빛을 전방으로 안내하는 도광판과, 도광판의 전방에 배치되는 프리즘 시트들을 포함하는 광학 시트와, 광학 시트 전방에 배치되는 디스플레이 패널과, 디스플레이 패널과 연결되고 디스플레이 패널에 화상 신호를 공급하는 화상 신호 출력 회로와, 디스플레이 패널의 전방에 배치되는 컬러 필터를 포함할 수 있다. 여기서 바텀 커버, 반사판, 발광 모듈, 도광판, 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다.
또한, 조명 장치는 기판과 실시 예에 따른 발광 소자 패키지를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열체, 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 예를 들어, 조명 장치는, 램프, 해드 램프, 또는 가로등을 포함할 수 있다.
해드 램프는 기판 상에 배치되는 발광 소자 패키지들을 포함하는 발광 모듈, 발광 모듈로부터 조사되는 빛을 일정 방향, 예컨대, 전방으로 반사시키는 리플렉터(reflector), 리플렉터에 의하여 반사되는 빛을 전방으로 굴절시키는 렌즈, 및 리플렉터에 의하여 반사되어 렌즈로 향하는 빛의 일부분을 차단 또는 반사하여 설계자가 원하는 배광 패턴을 이루도록 하는 쉐이드(shade)를 포함할 수 있다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 발광 소자 110: 기판
120: 발광 소자 패키지 122: 제1 도전형 반도체층
124: 활성층 126: 제2 도전형 반도체층
132: 제1 절연층 134: 제2 절연층
140, 310A, 310B, 310C: 제2 전극
142, 312A, 312B, 312C: 제1 투광 전극층 144: 제2 투광 전극층
146, 314A, 314B, 314C: 반사층 150: 제1 전극
162: 제1 본딩 패드 164: 제2 본딩 패드
172: 제1 솔더부 174: 제2 솔더부
182: 제1 리드 프레임 184: 제2 리드 프레임
186: 절연부 188: 패키지 몸체
190: 몰딩 부재 200: 발광 소자 패키지

Claims (21)

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  12. 삭제
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  14. 삭제
  15. 기판; 상기 기판 아래에 배치되며, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물; 상기 제2 도전형 반도체층을 노출시키면서 상기 발광 구조물의 하부 가장 자리에 배치된 제1 절연층; 상기 제1 절연층에 의해 노출된 상기 제2 도전형 반도체층 아래에 배치된 제1 투광 전극층; 상기 제1 절연층과 상기 제1 투광 전극층 아래에 배치된 제2 투광 전극층; 및 상기 제2 투광 전극층 아래에 배치된 반사층을 포함하는 발광 소자;
    상기 제1 도전형 반도체층과 연결되는 제1 본딩 패드;
    상기 제1 본딩 패드와 이격되며, 상기 제2 도전형 반도체층과 연결되는 제2 본딩 패드; 및
    상기 제1 본딩 패드와 상기 제2 투광 전극층 사이 및 상기 제1 본딩 패드와 상기 반사층 사이에 배치된 제2 절연층을 포함하고,
    상기 제1 절연층과, 상기 제2 투광 전극층과, 상기 반사층의 적어도 일부는 상기 발광 구조물의 두께 방향으로 서로 중첩되고,
    상기 발광 구조물의 상기 하부 가장 자리에 배치된 상기 제1 절연층의 폭은 10 ㎛ 내지 40 ㎛이고,
    상기 제1 절연층과, 상기 제2 투광 전극층과, 상기 반사층이 상기 두께 방향으로 중첩된 폭은 5 ㎛이고,
    상기 제1 및 제2 투광 전극층 각각의 두께는 수 ㎚ 내지 수십 ㎚인 발광 소자 패키지.
  16. 삭제
  17. 삭제
  18. 제15 항에 있어서, 상기 반사층은 상기 제2 투광 전극층에 의해 상기 제1 절연층과 이격되어 배치된 발광 소자 패키지.
  19. 제15 항에 있어서, 상기 제2 투광 전극층은
    상기 발광 구조물과 대향하는 제1 면; 및
    상기 제1 면의 반대측의 제2 면을 포함하고,
    상기 반사층 전체는 상기 제2 면의 아래에 배치된 발광 소자 패키지.
  20. 제15 항에 있어서, 상기 발광 구조물의 두께 방향과 수직한 제1 방향으로, 상기 반사층의 제1 폭은 상기 제2 투광 전극층의 제2 폭 이하인 발광 소자 패키지.
  21. 제15 항에 있어서, 상기 제2 도전형 반도체층과 상기 활성층을 관통하여 상기 제1 도전형 반도체층을 노출하는 관통홀에서 상기 노출된 제1 도전형 반도체층 아래에 배치된 제1 전극을 더 포함하고,
    상기 제1 절연층은 상기 발광 구조물의 상기 하부 가장 자리로부터 상기 관통홀에서 노출된 상기 발광 구조물의 측부까지 연장되어 배치된 발광 소자 패키지.
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