JP6878660B2 - 表示装置 - Google Patents

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Description

本発明の一態様は、酸化物半導体膜を有する半導体装置及び該半導体装置を有する表示
装置に関する。または、本発明の一態様は、酸化物半導体膜を有する半導体装置の作製方
法に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明
の一態様の技術分野は、物、方法、または、製造方法に関する。または、本発明は、プロ
セス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に
関する。特に、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装
置、それらの駆動方法、またはそれらの製造方法に関する。
なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる
装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶
装置は、半導体装置の一態様である。撮像装置、表示装置、液晶表示装置、発光装置、電
気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は、
半導体装置を有している場合がある。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ（電界効果トラ
ンジスタ（ＦＥＴ）、または薄膜トランジスタ（ＴＦＴ）ともいう）を構成する技術が注
目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような
電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコ
ンを代表とする半導体材料が広く知られているが、その他の材料として酸化物半導体が注
目されている。
例えば、チャネル領域を形成する酸化物半導体膜の下地絶縁膜に、加熱により酸素を放
出する絶縁膜を用い、該酸化物半導体膜の酸素欠損を低減する半導体装置が開示されてい
る（例えば、特許文献１）。
特開２０１２−９８３６号公報
酸化物半導体膜をチャネル領域に用いてトランジスタを作製する場合、酸化物半導体膜
中に形成される酸素欠損は、トランジスタ特性に影響を与えるため問題となる。例えば、
酸化物半導体膜中に酸素欠損が形成されると、該酸素欠損に水素が結合し、キャリア供給
源となる。酸化物半導体膜中にキャリア供給源が生成されると、酸化物半導体膜を有する
トランジスタの電気特性の変動、代表的にはしきい値電圧のシフトが生じる。また、トラ
ンジスタごとに電気特性がばらつくという問題がある。したがって、酸化物半導体膜のチ
ャネル領域においては、酸素欠損が少ないほど好ましい。
上記問題に鑑み、本発明の一態様は、酸化物半導体膜を有するトランジスタにおいて、
電気特性の変動を抑制すると共に、信頼性を向上させることを課題の１つとする。または
、本発明の一態様は、消費電力が低減された半導体装置を提供することを課題の１つとす
る。または、本発明の一態様は、新規な半導体装置を提供することを課題の１つとする。
または、本発明の一態様は、新規な表示装置を提供することを課題の１つとする。
なお、上記の課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、必ずしも、これらの課題の全てを解決する必要はない。上記以外の課題は、明細
書等の記載から自ずと明らかになるものであり、明細書等の記載から上記以外の課題を抽
出することが可能である。
本発明の一態様は、トランジスタを有する半導体装置であって、トランジスタは、第１
のゲート電極と、第１のゲート電極上の第１の絶縁膜と、第１の絶縁膜上の第１の酸化物
半導体膜と、第１の酸化物半導体膜に電気的に接続されるソース電極と、第１の酸化物半
導体膜に電気的に接続されるドレイン電極と、第１の酸化物半導体膜上の第２の絶縁膜と
、第２の絶縁膜上の第２のゲート電極として機能する第２の酸化物半導体膜と、第２の酸
化物半導体膜上の第３の絶縁膜と、を有し、第２の絶縁膜は、過剰酸素領域を有し、過剰
酸素領域が濃度勾配を有する半導体装置である。
上記態様において、過剰酸素領域は、第２の絶縁膜の表面に向かい酸素濃度が高くなる
領域を有すると好ましい。
また、上記態様において、第３の絶縁膜は、窒素または水素のいずれか一方または双方
を有すると好ましい。
また、上記態様において、第１の酸化物半導体膜は、Ｉｎと、Ｍ（ＭはＡｌ、Ｇａ、Ｙ
、またはＳｎ）と、Ｚｎと、を有すると好ましい。また、上記態様において、第２の酸化
物半導体膜は、Ｉｎと、Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、を有すると好ましい
。また、上記態様において、第１の酸化物半導体膜は、多層構造を有すると好ましい。ま
た、上記態様において、第１の酸化物半導体膜は、結晶部を有し、結晶部は、ｃ軸配向性
を有すると好ましい。
また、上記態様において、第１のゲート電極と、第２のゲート電極と、は電気的に接続
される、と好ましい。
また、本発明の他の一態様は、上記各態様にいずれか一つに記載の半導体装置と、表示
素子と、を有する表示装置である。また、本発明の他の一態様は、該表示装置とタッチセ
ンサとを有する表示モジュールである。また、本発明の他の一態様は、上記各態様にいず
れか一つに記載の半導体装置、上記表示装置、または上記表示モジュールと、操作キーま
たはバッテリとを有する電子機器である。
本発明の一態様により、酸化物半導体膜を有するトランジスタにおいて、電気特性の変
動を抑制すると共に、信頼性を向上させることができる。または、本発明の一態様により
、消費電力が低減された半導体装置を提供することができる。または、本発明の一態様に
より、新規な半導体装置を提供することができる、または、本発明の一態様により、新規
な表示装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の
一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の効果を抽出することが可能である。
ＳＩＭＳの測定結果を説明する図。 ＳＩＭＳの測定結果を説明する図。 ＳＩＭＳの測定結果を説明する図。 ＳＩＭＳの測定用試料を説明する断面図。 半導体装置を説明する上面図、及び断面図。 ＴＤＳ分析結果を説明する図。 シート抵抗の測定試料を説明する上面図、及び断面図。 シート抵抗の測定結果を説明する図。 半導体装置の一態様を示す上面図及び断面図。 半導体装置の一態様を示す上面図及び断面図。 半導体装置の一態様を示す上面図及び断面図。 半導体装置の一態様を示す断面図。 バンド構造を説明する図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の作製工程の一例を示す断面図。 酸化物半導体膜中に移動する酸素を表すモデル図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の作製工程、及び半導体装置の一例を示す断面図。 ＣＡＡＣ−ＯＳの断面におけるＣｓ補正高分解能ＴＥＭ像、およびＣＡＡＣ−ＯＳの断面模式図。 ＣＡＡＣ−ＯＳの平面におけるＣｓ補正高分解能ＴＥＭ像。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図。 ＣＡＡＣ−ＯＳの電子回折パターンを示す図。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 ＣＡＡＣ−ＯＳの成膜方法を説明する図。 ＩｎＭＺｎＯ４の結晶を説明する図。 ＣＡＡＣ−ＯＳの成膜方法を説明する図。 粒子がペレットに付着する位置を説明する図。 粒子がペレットに付着する位置を説明する図。 表示装置の一形態を示す上面図及び画素の一形態を示す回路図。 画素の一形態を示す上面図。 画素の一形態を示す断面図。 画素の一形態を示す断面図。 画素の一形態を示す上面図。 画素の一形態を示す断面図。 画素の一形態を示す断面図。 画素の一形態を示す上面図。 画素の一形態を示す断面図。 画素の一形態を示す断面図。 画素の一形態を示す上面図。 画素の一形態を示す断面図。 画素の一形態を示す断面図。 画素の一形態を示す断面図。 画素の一形態を示す上面図。 画素の一形態を示す断面図。 画素の一形態を示す上面図。 画素の一形態を示す断面図。 画素の一形態を示す回路図。 表示装置を説明するブロック図及び回路図。 抵抗素子の回路構成、並びに抵抗素子の上面及び断面を説明する図。 センサ回路部を説明する回路図及び断面模式図。 表示装置を説明する上面図及び断面図。 タッチパネルの一例を示す斜視図。 表示装置の外周部、及び端子部の一例を説明する断面模式図。 表示装置の端子部の一例を説明する断面模式図。 表示装置の一例を示す断面図。 タッチセンサの一例を示す断面図。 タッチパネルの一例を示す断面図。 タッチセンサのブロック図及びタイミングチャート図。 タッチセンサの回路図。 横電界モードの液晶素子を用いる表示装置の製造工程を説明する図。 本発明の一態様に係る、表示装置の表示を説明するための図。 本発明の一態様に係る、表示装置の表示を説明するための図。 実施の形態に係る、表示装置への表示方法の例を説明する図。 実施の形態に係る、表示装置への表示方法の例を説明する図。 表示モジュールを説明する図。 電子機器を説明する図。 表示装置の斜視図。 成膜装置の構成を説明する図。 トランジスタのＩｄ−Ｖｇ特性を説明する図。 トランジスタのＩｄ−Ｖｇ特性を説明する図。 トランジスタのＩｄ−Ｖｇ特性を説明する図。 トランジスタのＩｄ−Ｖｇ特性を説明する図。 トランジスタのＧＢＴ試験結果を説明する図。
以下、本発明の実施の態様について図面を用いて詳細に説明する。但し、本発明は以下
の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細
を様々に変更し得ることが可能である。従って、本発明は以下に示す実施の形態の記載内
容に限定して解釈されるものではない。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、
実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、
必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
また、本明細書等において、第１、第２等として付される序数詞は便宜上用いるもので
あり、工程順又は積層順を示すものではない。そのため、例えば、「第１の」を「第２の
」又は「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載
されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場
合がある。
また、本明細書において、「上に」「下に」などの配置を示す語句は、構成同士の位置
関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係
は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した
語句に限定されず、状況に応じて適切に言い換えることができる。
また、本明細書等において、図面を用いて発明の構成を説明するにあたり、同じものを
指す符号は異なる図面間でも共通して用いる。
また、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる
装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶
装置は、半導体装置の一態様である。撮像装置、表示装置、液晶表示装置、発光装置、電
気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は、
半導体装置を有する場合がある。
また、本明細書等において、「半導体」と表記した場合であっても、例えば、導電性が
十分に低い場合は、「絶縁体」としての特性を有する場合がある。また、「半導体」と「
絶縁体」とは境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書
等に記載の「半導体」は、「絶縁体」に言い換えることが可能な場合がある。同様に、本
明細書等に記載の「絶縁体」は、「半導体」に言い換えることが可能な場合がある。また
は、本明細書等に記載の「絶縁体」を「半絶縁体」に言い換えることが可能な場合がある
。
また、本明細書等において、「半導体」と表記した場合であっても、例えば、導電性が
十分に高い場合は、「導電体」としての特性を有する場合がある。また、「半導体」と「
導電体」とは境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書
等に記載の「半導体」は、「導電体」に言い換えることが可能な場合がある。同様に、本
明細書等に記載の「導電体」は、「半導体」に言い換えることが可能な場合がある。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含
む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイ
ン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間
にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すこ
とができるものである。なお、本明細書等において、チャネル領域とは、電流が主として
流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路
動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明
細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとす
る。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトラ
ンジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重
なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース
電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つ
のトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、
一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明
細書等では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大
値、最小値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中
で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される
領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つの
トランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、
一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明
細書等では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大
値、最小値または平均値とする。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するも
の」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するも
の」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない
。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジス
タなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有
する素子などが含まれる。
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位
）との電位差のことを示す場合が多い。そのため、電圧を電位と言い換えることが可能で
ある。
なお、本明細書等において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸
素の含有量が多い膜を指し、好ましくは酸素が５５原子％以上６５原子％以下、窒素が１
原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原
子％以上１０原子％以下の範囲で含まれるものをいう。窒化酸化シリコン膜とは、その組
成として、酸素よりも窒素の含有量が多い膜を指し、好ましくは窒素が５５原子％以上６
５原子％以下、酸素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子
％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれるものをいう。
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ
替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変
更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」
という用語に変更することが可能な場合がある。
また、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度
で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また
、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態を
いう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されてい
る状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」
とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置及び半導体装置の作製方法について、
図１乃至図１９を参照して説明する。
＜１−１．半導体装置の構成例１＞
図５（Ａ）は、本発明の一態様の半導体装置であるトランジスタ１００の上面図であり
、図５（Ｂ）は、図５（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当
し、図５（Ｃ）は、図５（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相
当する。なお、図５（Ａ）において、煩雑になることを避けるため、トランジスタ１００
の構成要素の一部（ゲート絶縁膜として機能する絶縁膜等）を省略して図示している。ま
た、一点鎖線Ｘ１−Ｘ２方向をチャネル長方向、一点鎖線Ｙ１−Ｙ２方向をチャネル幅方
向と呼称する場合がある。なお、トランジスタの上面図においては、以降の図面において
も図５（Ａ）と同様に、構成要素の一部を省略して図示する場合がある。
トランジスタ１００は、基板１０２上の第１のゲート電極として機能する導電膜１０４
と、基板１０２及び導電膜１０４上の絶縁膜１０６と、絶縁膜１０６上の絶縁膜１０７と
、絶縁膜１０７上の酸化物半導体膜１０８と、酸化物半導体膜１０８に電気的に接続され
るソース電極として機能する導電膜１１２ａと、酸化物半導体膜１０８に電気的に接続さ
れるドレイン電極として機能する導電膜１１２ｂと、酸化物半導体膜１０８、導電膜１１
２ａ、及び１１２ｂ上の絶縁膜１１４、１１６と、絶縁膜１１６上に設けられ、且つ導電
膜１１２ｂと電気的に接続される酸化物半導体膜１２０ａと、絶縁膜１１６上の酸化物半
導体膜１２０ｂと、絶縁膜１１６及び酸化物半導体膜１２０ａ、１２０ｂ上の絶縁膜１１
８と、を有する。
また、トランジスタ１００において、絶縁膜１０６、１０７は、トランジスタ１００の
第１のゲート絶縁膜としての機能を有し、絶縁膜１１４、１１６は、トランジスタ１００
の第２のゲート絶縁膜としての機能を有し、絶縁膜１１８は、トランジスタ１００の保護
絶縁膜としての機能を有する。なお、本明細書等において、絶縁膜１０６、１０７を第１
の絶縁膜と、絶縁膜１１４、１１６を第２の絶縁膜と、絶縁膜１１８を第３の絶縁膜と、
それぞれ呼称する場合がある。また、トランジスタ１００において、酸化物半導体膜１２
０ａは、表示装置に用いる画素電極としての機能を有し、酸化物半導体膜１２０ｂは、ト
ランジスタ１００の第２のゲート電極としての機能を有する。
また、酸化物半導体膜１０８は、第１のゲート電極として機能する導電膜１０４側の酸
化物半導体膜１０８ｂと、酸化物半導体膜１０８ｂ上の酸化物半導体膜１０８ｃと、を有
する。また、酸化物半導体膜１０８ｂ、及び酸化物半導体膜１０８ｃのいずれか一方また
は双方は、Ｉｎと、Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を有する。
例えば、酸化物半導体膜１０８ｂとしては、Ｉｎの原子数比がＭの原子数比より多い材
料を用いると好ましい。また、酸化物半導体膜１０８ｃとしては、酸化物半導体膜１０８
ｂよりもＩｎの原子数比が少ない材料を用いると好ましい。
酸化物半導体膜１０８ｂが、Ｉｎの原子数比がＭの原子数比より多い材料を用いること
で、トランジスタ１００の電界効果移動度（単に移動度、またはμＦＥという場合がある
）を高くすることができる。具体的には、トランジスタ１００の電界効果移動度が１０ｃ
ｍ２／Ｖｓを超える、さらに好ましくはトランジスタ１００の電界効果移動度が３０ｃｍ
２／Ｖｓを超えることが可能となる。
例えば、上記の電界効果移動度が高いトランジスタを、ゲート信号を生成するゲートド
ライバに用いることで、額縁幅の狭い（狭額縁ともいう）半導体装置または表示装置を提
供することができる。また、上記の電界効果移動度が高いトランジスタを、表示装置が有
する信号線に信号を供給するソースドライバ（とくに、ソースドライバが有するシフトレ
ジスタの出力端子に接続されるデマルチプレクサ）に用いることで、表示装置に接続され
る配線数が少ない表示装置を提供することができる。
一方で、酸化物半導体膜１０８ｂが、Ｉｎの原子数比がＭの原子数比より多い材料を用
いる場合、光照射時にトランジスタ１００の電気特性が変動しやすくなる。しかしながら
、本発明の一態様の半導体装置においては、酸化物半導体膜１０８ｂ上に酸化物半導体膜
１０８ｃが形成されている。すなわち、酸化物半導体膜１０８は、多層構造である。また
、酸化物半導体膜１０８ｃは、酸化物半導体膜１０８ｂよりもＩｎの原子数比が少ない材
料で形成されるため、酸化物半導体膜１０８ｂよりもＥｇを大きくすることができる。し
たがって、酸化物半導体膜１０８ｂと、酸化物半導体膜１０８ｃとの積層構造である酸化
物半導体膜１０８は、光負バイアスストレス試験による耐性を高めることが可能となる。
また、酸化物半導体膜１０８中、特に酸化物半導体膜１０８ｂのチャネル領域に混入す
る水素または水分などの不純物は、トランジスタ特性に影響を与えるため問題となる。し
たがって、酸化物半導体膜１０８ｂ中のチャネル領域においては、水素または水分などの
不純物が少ないほど好ましい。また、酸化物半導体膜１０８ｂ中のチャネル領域に形成さ
れる酸素欠損は、トランジスタ特性に影響を与えるため問題となる。例えば、酸化物半導
体膜１０８ｂのチャネル領域中に酸素欠損が形成されると、該酸素欠損に水素が結合し、
キャリア供給源となる。酸化物半導体膜１０８ｂのチャネル領域中にキャリア供給源が生
成されると、酸化物半導体膜１０８ｂを有するトランジスタ１００の電気特性の変動、代
表的にはしきい値電圧のシフトが生じる。したがって、酸化物半導体膜１０８ｂのチャネ
ル領域においては、酸素欠損が少ないほど好ましい。
そこで、本発明の一態様においては、酸化物半導体膜１０８に接する絶縁膜、具体的に
は、酸化物半導体膜１０８の下方に形成される絶縁膜１０７、及び酸化物半導体膜１０８
の上方に形成される絶縁膜１１４、１１６が過剰酸素を含有する構成である。絶縁膜１０
７、及び絶縁膜１１４、１１６から酸化物半導体膜１０８へ酸素または過剰酸素を移動さ
せることで、酸化物半導体膜中の酸素欠損を低減することが可能となる。よって、トラン
ジスタ１００の電気特性、特に光照射におけるトランジスタ１００の変動を抑制すること
が可能となる。
また、本発明の一態様においては、絶縁膜１０７、及び絶縁膜１１４、１１６に過剰酸
素を含有させるために、作製工程の増加がない、または作製工程の増加が極めて少ない作
製方法を用いる。よって、トランジスタ１００の歩留まりを高くすることが可能である。
具体的には、酸化物半導体膜１０８ｂを形成する工程において、スパッタリング法を用
い、酸素ガスを含む雰囲気にて酸化物半導体膜１０８ｂを形成することで、酸化物半導体
膜１０８ｂの被形成面となる、絶縁膜１０７に酸素または過剰酸素を添加する。
また、酸化物半導体膜１２０ａ、１２０ｂを形成する工程において、スパッタリング法
を用い、酸素ガスを含む雰囲気にて酸化物半導体膜１２０ａ、１２０ｂを形成することで
、酸化物半導体膜１２０ａ、１２０ｂの被形成面となる、絶縁膜１１６に酸素または過剰
酸素を添加する。なお、絶縁膜１１６に酸素または過剰酸素を添加する際に、絶縁膜１１
６の下方に位置する絶縁膜１１４、及び酸化物半導体膜１０８にも酸素または過剰酸素が
添加される場合がある。
＜１−２．絶縁膜中に添加される酸素＞
ここで、絶縁膜中に添加される酸素について、以下の試料Ａ１乃至Ａ３を作製し評価を
行った。図１乃至図４を用いて、絶縁膜中に添加される酸素について説明する。
［試料Ａ１乃至Ａ３の構造］
まず、試料Ａ１乃至Ａ３の構造について説明する。図４（Ａ）は試料Ａ１の構造を説明
する断面模式図であり、図４（Ｂ）は試料Ａ２の構造を説明する断面模式図であり、図４
（Ｃ）は試料Ａ３の構造を説明する断面模式図である。
図４（Ａ）に示す試料Ａ１は、基板１０２と、基板１０２上の酸化物半導体膜１０８と
、酸化物半導体膜１０８上の絶縁膜１１４、１１６と、を有する。また、図４（Ｂ）に示
す試料Ａ２は、基板１０２と、基板１０２上の酸化物半導体膜１０８と、酸化物半導体膜
１０８上の絶縁膜１１４、１１６と、絶縁膜１１６上の酸化物半導体膜１２０ｂと、を有
する。また、図４（Ｃ）に示す試料Ａ３は、基板１０２と、基板１０２上の酸化物半導体
膜１０８と、酸化物半導体膜１０８上の絶縁膜１１４、１１６と、絶縁膜１１６上の酸化
物半導体膜１２０ｂと、酸化物半導体膜１２０ｂ上の絶縁膜１１８と、を有する。
なお、図４（Ａ）（Ｂ）（Ｃ）に示す断面模式図において、図５（Ａ）（Ｂ）（Ｃ）に
示すトランジスタ１００が有する各構成要素と同様な機能を有する構成については、同じ
符号及び同じハッチングを付している。
［試料Ａ１の作製方法］
次に、試料Ａ１の作製方法について説明する。まず、基板１０２上に酸化物半導体膜１
０８を形成した。酸化物半導体膜１０８としては、スパッタリング装置を用い、スパッタ
リング装置のチャンバー内に流量１００ｓｃｃｍのアルゴンガスと、流量１００ｓｃｃｍ
の酸素ガスとを導入し、スパッタリング装置チャンバー内に配置されたＩｎ：Ｇａ：Ｚｎ
＝１：１：１．２［原子％］の金属酸化物スパッタリングターゲットに、２．５ｋＷ電力
を供給して形成した。なお、上記金属酸化物スパッタリングターゲットに印加する電源と
してはＡＣ電源を用いた。また、酸化物半導体膜１０８の膜厚を３５ｎｍとした。
次に、酸化物半導体膜１０８上に絶縁膜１１４、１１６を形成した。絶縁膜１１４とし
ては、厚さ５０ｎｍの酸化窒化シリコン膜を、ＰＥＣＶＤ装置を用いて形成した。また、
絶縁膜１１６としては、厚さ４００ｎｍの酸化窒化シリコン膜を、ＰＥＣＶＤ装置を用い
て形成した。なお、絶縁膜１１４及び絶縁膜１１６としては、ＰＥＣＶＤ装置により真空
中で連続して形成した。
絶縁膜１１４の成膜条件としては、基板温度を２２０℃とし、流量５０ｓｃｃｍのシラ
ンガスと、流量２０００ｓｃｃｍの一酸化二窒素ガスをチャンバー内に導入し、圧力を２
０Ｐａとし、ＰＥＣＶＤ装置内に設置された平行平板の電極間に１００ＷのＲＦ電力を供
給して成膜した。また、絶縁膜１１６の成膜条件としては、基板温度を２２０℃とし、流
量１６０ｓｃｃｍのシランガスと、流量４０００ｓｃｃｍの一酸化二窒素ガスをチャンバ
ー内に導入し、圧力を２００Ｐａとし、ＰＥＣＶＤ装置内に設置された平行平板の電極間
に１５００ＷのＲＦ電力を供給して成膜した。
次に、熱処理を行った。該熱処理としては、窒素ガス雰囲気下で３５０℃１時間とした
。
以上の工程で試料Ａ１を作製した。
［試料Ａ２の作製方法］
試料Ａ２としては、基板１０２上に酸化物半導体膜１０８、絶縁膜１１４、１１６を形
成し、その後熱処理を行った。なお、熱処理までは、試料Ａ１と同様の作製方法である。
次に、絶縁膜１１６上に酸化物半導体膜１２０ｂを形成した。酸化物半導体膜１２０ｂ
としては、厚さ１００ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜（以下、ＩＧＺＯ膜とする。）を
、基板温度を１７０℃とし、流量２００ｓｃｃｍの酸素ガス（１８Ｏ）をチャンバー内に
導入し、圧力を０．６Ｐａとし、多結晶の金属酸化物スパッタリングターゲット（Ｉｎ：
Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）に２５００ＷのＡＣ電力を投入して成膜した
。
以上の工程で試料Ａ２を作製した。
［試料Ａ３の作製方法］
試料Ａ３としては、基板１０２上に酸化物半導体膜１０８、絶縁膜１１４、１１６を形
成し、その後熱処理を行い、絶縁膜１１６上に酸化物半導体膜１２０ｂを形成した。なお
、酸化物半導体膜１２０ｂまでは、試料Ａ２と同様の作製方法である。
次に、酸化物半導体膜１２０ｂ上に絶縁膜１１８を形成した。絶縁膜１１８としては、
厚さ１００ｎｍの窒化シリコン膜を、ＰＥＣＶＤ装置を用いて形成した。絶縁膜１１８の
成膜条件としては、基板温度を３５０℃とし、流量５０ｓｃｃｍのシランガスと、流量５
０００ｓｃｃｍの窒素ガスと、流量１００ｓｃｃｍのアンモニアガスと、をチャンバー内
に導入し、圧力を１００Ｐａとし、ＰＥＣＶＤ装置内に設置された平行平板の電極間に２
７．１２ＭＨｚの高周波電源を用いて１０００Ｗの高周波電力を供給して成膜した。
以上の工程で試料Ａ３を作製した。
＜１−３．二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ
Ｓｐｅｃｔｒｏｍｅｔｒｙ）による絶縁膜中の酸素濃度について＞
次に、上記作製した試料Ａ１乃至Ａ３のＳＩＭＳ分析を行った。なお、ＳＩＭＳ分析の
分析対象の元素としては、１８Ｏとした。また、ＳＩＭＳ分析としては、酸化シリコン膜
（ＳｉＯ２）を基準とした定量を行った。
図１に、ＳＩＭＳ分析結果を示す。また、図１において、縦軸は１８Ｏ濃度を、横軸は
深さを、それぞれ示す。また、横軸において、酸化物半導体膜１２０ｂの表面近傍を１０
０ｎｍとした。なお、図１において、実線は試料Ａ１の測定結果であり、細い破線は試料
Ａ２の測定結果であり、太い破線は試料Ａ３の測定結果である。また、絶縁膜１１４、１
１６（酸化シリコン膜）中の１８Ｏの濃度は、酸化シリコン膜に含まれる１８Ｏの天然存
在比（０．２％）から得られた濃度である。また、ＳＩＭＳ分析としては、基板１０２側
から分析する手法、いわゆるＳＳＤＰ−ＳＩＭＳ法（Ｓｕｂｓｔｒａｔｅ Ｓｉｄｅ Ｄ
ｅｐｔｈ Ｐｒｏｆｉｌｅ Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍ
ｅｔｒｙ）とした。
図１に示すように、酸化物半導体膜１２０ｂを形成した試料Ａ２、Ａ３は、絶縁膜１１
４、１１６において、１８Ｏが濃度勾配を有する。より具体的には、当該濃度勾配は、絶
縁膜１１６の表面に向かい酸素濃度が高くなる領域を有する。別言すると、酸化物半導体
膜１２０ｂ側から、酸素濃度のプロファイルを見る場合、絶縁膜１１６の表面近傍で酸素
濃度が高くなる領域を有し、絶縁膜１１４側に向かうにつれ、酸素濃度が低くなる領域を
有し、酸化物半導体膜１０８の近傍において、酸素濃度が高くなる領域を有する。すなわ
ち、酸素の濃度勾配がＵ Ｓｈａｐｅとなっているとも言える。
酸素の濃度勾配を上述の構成とすることで、酸化物半導体膜１０８中に好適に酸素を添
加することができる。また、過剰酸素により酸化物半導体膜１０８中の酸素欠損が補填さ
れ、信頼性の高い半導体装置を実現することができる。
＜１−４．ＳＩＭＳによる絶縁膜、及び酸化物半導体膜中の水素濃度について＞
次に、上記作製した試料Ａ２が有する、絶縁膜１１４、１１６と、酸化物半導体膜１０
８、１２０ｂとの膜中の水素濃度について、ＳＩＭＳ分析を行った。なお、ＳＩＭＳ分析
の分析対象の元素としては、Ｈとした。また、ＳＩＭＳ分析しては、ＩＧＺＯ膜を基準と
した定量と、酸化シリコン膜（ＳｉＯ２）を基準とした定量とを行った。
図２（Ａ）（Ｂ）、及び図３（Ａ）（Ｂ）に、ＳＩＭＳ分析結果を示す。なお、図２（
Ａ）（Ｂ）は試料Ａ２のＳＩＭＳ分析結果であり、図３（Ａ）（Ｂ）は、試料Ａ３のＳＩ
ＭＳ分析結果である。また、図２（Ａ）及び図３（Ａ）はＩＧＺＯ膜を基準とした定量結
果であり、図２（Ｂ）及び図３（Ｂ）は、酸化シリコン膜（ＳｉＯ２）を基準とした定量
結果である。
また、図２（Ａ）（Ｂ）、及び図３（Ａ）（Ｂ）において、縦軸はＨ濃度を、横軸は深
さを、それぞれ示す。また、図２（Ａ）（Ｂ）の横軸において、酸化物半導体膜１２０ｂ
の表面近傍を０ｎｍとした。また、図３（Ａ）（Ｂ）の横軸において、絶縁膜１１８の表
面近傍を０ｎｍとした。また、ＳＩＭＳ分析としては、基板１０２側から分析する手法（
ＳＳＤＰ−ＳＩＭＳ法）とした。
図２（Ａ）（Ｂ）、及び図３（Ａ）（Ｂ）に示す結果より、絶縁膜１１４、１１６中の
水素濃度は、試料Ａ２及び試料Ａ３で大きな違いが確認されない。すなわち、絶縁膜１１
８中に含まれる水素は、絶縁膜１１４、１１６中には、入り込まないことが示唆される。
一方で、酸化物半導体膜１２０ｂ中の水素濃度は、試料Ａ２よりも試料Ａ３の方が高い。
これは、絶縁膜１１８を形成することで、絶縁膜１１８中に含まれる水素が、酸化物半導
体膜１２０ｂ中に入り込んだと示唆される。
このように、酸化物半導体膜１２０ｂ中に絶縁膜１１８から水素を添加することが確認
できる。よって、酸化物半導体膜１２０ｂ中のキャリア濃度を高めることができ、酸化物
半導体膜１２０ｂを、酸化物導電膜として用いることができる。
＜１−５．昇温脱離ガス分光法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐ
ｅｃｔｒｏｓｃｏｐｙ）における、絶縁膜からの酸素の放出量について＞
次に、過剰酸素を有する絶縁膜からの酸素の放出量について評価を行った。具体的には
、絶縁膜からの酸素の放出量を測定するために、以下に示す試料Ｂ１乃至Ｂ６を作製し、
ＴＤＳにおける、酸素の放出量について評価を行った。
［試料Ｂ１乃至Ｂ６の構造］
まず、試料Ｂ１乃至Ｂ６について、説明を行う。なお、試料Ｂ１乃至Ｂ６は、形成条件
を変えることで、絶縁膜中に添加される酸素量を確認するための試料である。
試料Ｂ１乃至Ｂ６としては、ガラス基板上に厚さ４００ｎｍの酸化窒化シリコン膜を、
ＰＥＣＶＤ装置を用いて形成し、その後熱処理を行った。酸化窒化シリコン膜の形成条件
としては、基板温度を３５０℃とし、流量１６０ｓｃｃｍのシランガスと、流量４０００
ｓｃｃｍの一酸化二窒素ガスと、をチャンバーに導入し、圧力を２００Ｐａとし、ＰＥＣ
ＶＤ装置内に設置された平行平板の電極間に１５００ＷのＲＦ電力を供給して形成した。
熱処理の条件としては、ＲＴＡ装置を用い、窒素雰囲気下で６５０℃ ６ｍｉｎの処理を
行った。該熱処理によって、成膜時に酸化窒化シリコン膜中に含まれる酸素が脱離する。
熱処理後、酸化窒化シリコン膜上に厚さ５０ｎｍの酸化物半導体膜を、スパッタリング装
置を用いて形成した。その後、酸化物半導体膜を除去し、酸化窒化シリコン膜の表面を露
出させた。なお、試料Ｂ１乃至Ｂ６では、酸化物半導体膜の形成条件が異なる。
［試料Ｂ１の形成条件］
試料Ｂ１の酸化物半導体膜の形成条件としては、基板温度を１７０℃とし、流量１８０
ｓｃｃｍのアルゴンガスと、流量２０ｓｃｃｍの酸素ガスとをチャンバー内に導入、すな
わち酸素ガスを１０％の雰囲気とし、圧力を０．６Ｐａとし、スパッタリング装置内に設
置されたターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）に２５００Ｗの
ＡＣ電力を供給して形成した。
［試料Ｂ２の形成条件］
試料Ｂ２の酸化物半導体膜の形成条件としては、基板温度を１７０℃とし、流量１００
ｓｃｃｍのアルゴンガスと、流量１００ｓｃｃｍの酸素ガスをチャンバー内に導入、すな
わち酸素ガスを５０％の雰囲気とし、圧力を０．６Ｐａとし、スパッタリング装置内に設
置されたターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）に２５００Ｗの
ＡＣ電力を供給して形成した。
［試料Ｂ３の形成条件］
試料Ｂ３の酸化物半導体膜の形成条件としては、基板温度を１７０℃とし、流量２００
ｓｃｃｍの酸素ガスをチャンバー内に導入、すなわち酸素ガスを１００％の雰囲気とし、
圧力を０．６Ｐａとし、スパッタリング装置内に設置されたターゲット（Ｉｎ：Ｇａ：Ｚ
ｎ＝４：２：４．１［原子数比］）に２５００ＷのＡＣ電力を供給して形成した。
［試料Ｂ４の形成条件］
試料Ｂ４の酸化物半導体膜の形成条件としては、基板温度を室温とし、流量５０ｓｃｃ
ｍのアルゴンガスと、流量３ｓｃｃｍの酸素ガスとをチャンバー内に導入、すなわち酸素
ガスを６％の雰囲気とし、圧力を０．４Ｐａとし、スパッタリング装置内に設置されたタ
ーゲット（Ｉｎ２Ｏ３：ＳｎＯ２：ＳｉＯ２＝８５：１０：５［重量比］）に１０００Ｗ
のＤＣ電力を供給して形成した。
［試料Ｂ５の形成条件］
試料Ｂ５の酸化物半導体膜の形成条件としては、基板温度を室温とし、流量２５ｓｃｃ
ｍのアルゴンガスと、流量２５ｓｃｃｍの酸素ガスとをチャンバー内に導入、すなわち酸
素ガスを５０％の雰囲気とし、圧力を０．４Ｐａとし、スパッタリング装置内に設置され
たターゲット（Ｉｎ２Ｏ３：ＳｎＯ２：ＳｉＯ２＝８５：１０：５［重量比］）に１００
０ＷのＤＣ電力を供給して形成した。
［試料Ｂ６の形成条件］
試料Ｂ６の酸化物半導体膜の形成条件としては、基板温度を室温とし、流量５０ｓｃｃ
ｍの酸素ガスをチャンバー内に導入、すなわち酸素ガスを１００％の雰囲気とし、圧力を
０．４Ｐａとし、スパッタリング装置内に設置されたターゲット（Ｉｎ２Ｏ３：ＳｎＯ２
：ＳｉＯ２＝８５：１０：５［重量比］）に１０００ＷのＤＣ電力を供給して形成した。
次に、上記作製した試料Ｂ１乃至試料Ｂ６の酸化窒化シリコン膜から放出される、質量
電荷比（Ｍ／ｚ）が３２、すなわち、酸素（Ｏ２）に相当するガスの放出量の測定を行っ
た。なお、ガスの放出量の測定には、ＴＤＳ装置を用いた。また、ＴＤＳ装置においては
、膜の表面温度が５０℃から６００℃の範囲での酸素に相当するガスの放出量を測定した
。
試料Ｂ１乃至試料Ｂ６のＴＤＳ測定結果を図６に示す。図６において、縦軸がＭ／ｚ＝
３２の放出量を、横軸が試料名を、それぞれ示す。
図６に示す結果より、試料Ｂ１はＭ／ｚ＝３２の放出量が１．１９×１０１４［個／ｃ
ｍ３］であった。また、試料Ｂ２はＭ／ｚ＝３２の放出量が５．０２×１０１４［個／ｃ
ｍ３］であった。また、試料Ｂ３はＭ／ｚ＝３２の放出量が１．１４×１０１５［個／ｃ
ｍ３］であった。また、試料Ｂ４はＭ／ｚ＝３２の放出量が４．０９×１０１３［個／ｃ
ｍ３］であった。また、試料Ｂ５はＭ／ｚ＝３２の放出量が３．１１×１０１４［個／ｃ
ｍ３］であった。また、試料Ｂ６はＭ／ｚ＝３２の放出量が８．４０×１０１４［個／ｃ
ｍ３］であった。
このように、酸化物半導体膜の被形成面の絶縁膜（ここでは酸化窒化シリコン膜）に、
スパッタリング法を用いて、酸素雰囲気下で酸化物半導体膜を形成することで、絶縁膜中
に酸素を添加できることが示唆された。特に、酸化物半導体膜の形成条件として、酸素ガ
ス流量を多くすることで、絶縁膜中に多くの酸素を添加することができる。
＜１−６．酸化物導電体＞
次に、酸化物導電体について説明する。図５に示すトランジスタ１００の酸化物半導体
膜１２０ａ、１２０ｂを形成する工程において、酸化物半導体膜１２０ａ、１２０ｂは、
絶縁膜１１４、１１６中に過剰酸素を供給する機能、または絶縁膜１１４、１１６から酸
素の放出を抑制する保護膜としての機能を有する。
また、酸化物半導体膜１２０ａ、１２０ｂは、絶縁膜１１８を形成する工程の前におい
ては、半導体としての機能を有し、絶縁膜１１８を形成する工程の後においては、酸化物
半導体膜１２０ａ、１２０ｂは、導電体としての機能を有する。
酸化物半導体膜１２０ａ、１２０ｂを導電体として機能させるためには、酸化物半導体
膜１２０ａ、１２０ｂに酸素欠損を形成し、該酸素欠損に絶縁膜１１８から水素を添加す
ると、伝導帯近傍にドナー準位が形成される。この結果、酸化物半導体膜１２０ａ、１２
０ｂは、導電性が高くなり導電体化する。導電体化された酸化物半導体膜１２０ａ、１２
０ｂを、それぞれ酸化物導電体ということができる。よって、酸化物半導体膜１２０ａ、
１２０ｂを、酸化物導電体（ＯＣ：Ｏｘｉｄｅ Ｃｏｎｄｕｃｔｏｒ）と呼称してもよい
。一般に、酸化物半導体は、エネルギーギャップが大きいため、可視光に対して透光性を
有する。一方、酸化物導電体は、伝導帯近傍にドナー準位を有する酸化物半導体である。
したがって、酸化物導電体は、ドナー準位による吸収の影響は小さく、可視光に対して酸
化物半導体と同程度の透光性を有する。
ここで、酸化物導電体で形成される膜（以下、酸化物導電体膜という。）における、シ
ート抵抗について、図７及び図８を用いて説明する。
［試料Ｃ１乃至Ｃ８の構造］
ここでは、酸化導電体膜を有する試料Ｃ１乃至Ｃ８を作製した。まず、試料Ｃ１乃至Ｃ
８の構造について、図７（Ａ）（Ｂ）（Ｃ）を用いて説明する。なお、図７（Ａ）は試料
Ｃ１乃至Ｃ８の上面図であり、図７（Ｂ）（Ｃ）は図７（Ａ）に示す一点鎖線Ｚ１乃至Ｚ
２の切断面に相当する断面模式図である。
試料Ｃ１及び試料Ｃ２は、基板３０２と、基板３０２上の導電膜３１２ａ、３１２ｂと
、基板３０２及び導電膜３１２ａ、３１２ｂ上の絶縁膜３１４、３１６と、絶縁膜３１６
上の酸化物半導体膜３２０と、を有する。なお、絶縁膜３１４、３１６には、導電膜３１
２ａに達する開口部３５２ａ、３５２ｂ、３５２ｃ、３５２ｄが設けられる。
試料Ｃ３乃至Ｃ８は、基板３０２と、基板３０２上の導電膜３１２ａ、３１２ｂと、基
板３０２及び導電膜３１２ａ、３１２ｂ上の絶縁膜３１４、３１６と、絶縁膜３１６上の
酸化物半導体膜３２０と、酸化物半導体膜３２０上の絶縁膜３１８と、を有する。なお、
絶縁膜３１４、３１６には、導電膜３１２ａに達する開口部３５２ａ、３５２ｂ、３５２
ｃ、３５２ｄが設けられる。また、絶縁膜３１８には、導電膜３１２ａに達する開口部３
５４ａ、３５４ｂが設けられる。
このように、試料Ｃ１及び試料Ｃ２は、試料Ｃ３乃至試料Ｃ８に対し、絶縁膜３１８が
設けられていない構造である。
なお、試料Ｃ１乃至試料Ｃ８において、酸化物半導体膜３２０は、開口部３５２ａ、３
５２ｃを介して導電膜３１２ａ、３１２ｂと電気的に接続される。導電膜３１２ａは、シ
ート抵抗を測定するための測定パッドとしての機能を有する。
また、酸化物半導体膜３２０の長さＬを１０ｃｍとし、酸化物半導体膜３２０の幅Ｗを
１０μｍとした。
なお、図７（Ａ）（Ｂ）（Ｃ）に示す基板３０２、導電膜３１２ａ、３１２ｂ、絶縁膜
３１４、絶縁膜３１６、絶縁膜３１８、及び酸化物半導体膜３２０は、それぞれ図５に示
す、基板１０２、導電膜１１２ａ、１１２ｂ、絶縁膜１１４、絶縁膜１１６、絶縁膜１１
８、及び酸化物半導体膜１２０ａに相当する。
［試料Ｃ１の作製方法］
まず、試料Ｃ１の作製方法について、説明する。基板３０２上に導電膜を形成し、当該
導電膜を加工することで、導電膜３１２ａ、３１２ｂを形成した。基板３０２としては、
ガラス基板を用いた。また、導電膜３１２ａ、３１２ｂとしては、厚さ５０ｎｍのタング
ステン膜と、厚さ４００ｎｍのアルミニウム膜と、厚さ１００ｎｍのチタン膜とを、スパ
ッタリング装置を用いて真空中で連続して形成した。
次に、基板３０２及び導電膜３１２ａ、３１２ｂ上に絶縁膜３１４、３１６を形成した
。絶縁膜３１４としては、厚さ５０ｎｍの酸化窒化シリコン膜を、ＰＥＣＶＤ装置を用い
て形成した。また、絶縁膜３１６としては、厚さ４００ｎｍの酸化窒化シリコン膜を、Ｐ
ＥＣＶＤ装置を用いて形成した。なお、絶縁膜３１４及び絶縁膜３１６としては、ＰＥＣ
ＶＤ装置により真空中で連続して形成した。
絶縁膜３１４の成膜条件としては、基板温度を２２０℃とし、流量５０ｓｃｃｍのシラ
ンガスと、流量２０００ｓｃｃｍの一酸化二窒素ガスをチャンバー内に導入し、圧力を２
０Ｐａとし、ＰＥＣＶＤ装置内に設置された平行平板の電極間に１００ＷのＲＦ電力を供
給して成膜した。また、絶縁膜３１６の成膜条件としては、基板温度を２２０℃とし、流
量１６０ｓｃｃｍのシランガスと、流量４０００ｓｃｃｍの一酸化二窒素ガスをチャンバ
ー内に導入し、圧力を２００Ｐａとし、ＰＥＣＶＤ装置内に設置された平行平板の電極間
に１５００ＷのＲＦ電力を供給して成膜した。
次に、第１の熱処理を行った。該第１の熱処理としては、窒素ガス雰囲気下で３５０℃
１時間とした。
次に、導電膜３１２ａに達する開口部３５２ａ、３５２ｂ、及び導電膜３１２ｂに達す
る開口部３５２ｃ、３５２ｄを形成した。開口部３５２ａ、３５２ｂ、３５２ｃ、３５２
ｄとしては、ドライエッチング装置を用いて形成した。
次に、開口部３５２ａ、３５２ｂ、３５２ｃ、３５２ｄを覆うように、絶縁膜３１６上
に酸化物半導体膜を成膜し、当該酸化物半導体膜を加工することで、酸化物半導体膜３２
０を形成した。酸化物半導体膜３２０としては、厚さ１００ｎｍの酸化シリコンを添加し
たインジウム錫酸化物膜（Ｉｎ−Ｓｎ−Ｓｉ酸化物：以下ＩＴＳＯとする）を、基板温度
を室温とし、流量７２ｓｃｃｍのアルゴンガスと、流量５ｓｃｃｍの酸素ガスとをチャン
バー内に導入、すなわち酸素ガスを６．５％の雰囲気とし、圧力を０．４Ｐａとし、スパ
ッタリング装置内に設置されたターゲット（Ｉｎ２Ｏ３：ＳｎＯ２：ＳｉＯ２＝８５：１
０：５［重量比］）に１０００ＷのＤＣ電力を供給して形成した。
次に、第２の熱処理を行った。該第２の熱処理としては、窒素ガス雰囲気下で２５０℃
１時間とした。以上の工程で試料Ｃ１を作製した。
［試料Ｃ２の作製方法］
試料Ｃ２としては、先に示す試料Ｃ１と酸化物半導体膜３２０の形成条件のみ異なり、
それ以外の作製方法については試料Ｃ１と同様とした。
試料Ｃ２の酸化物半導体膜３２０としては、厚さ１００ｎｍのＩＴＳＯ膜を、基板温度
を室温とし、流量５０ｓｃｃｍの酸素ガスをチャンバー内に導入、すなわち酸素ガスを１
００％の雰囲気とし、圧力を０．４Ｐａとし、スパッタリング装置内に設置されたターゲ
ット（Ｉｎ２Ｏ３：ＳｎＯ２：ＳｉＯ２＝８５：１０：５［重量比］）に１０００ＷのＤ
Ｃ電力を供給して形成した。
［試料Ｃ３の作製方法］
次に、試料Ｃ３の作製方法について、説明する。酸化物半導体膜３２０を形成する工程
まで試料Ｃ２と同様の材料、及び同様の作製方法で形成した。
次に、絶縁膜３１６、及び酸化物半導体膜３２０上に絶縁膜３１８を形成した。絶縁膜
３１８としては、厚さ１００ｎｍの窒化シリコン膜を、ＰＥＣＶＤ装置を用いて形成した
。絶縁膜３１８の成膜条件としては、基板温度を３５０℃とし、流量５０ｓｃｃｍのシラ
ンガスと、流量５０００ｓｃｃｍの窒素ガスと、流量１００ｓｃｃｍのアンモニアガスと
、をチャンバー内に導入し、圧力を１００Ｐａとし、ＰＥＣＶＤ装置内に設置された平行
平板の電極間に２７．１２ＭＨｚの高周波電源を用いて１０００Ｗの高周波電力を供給し
て成膜した。
次に、絶縁膜３１８の所望の領域に開口部３５４ａ、３５４ｂを形成した。開口部３５
４ａ、３５４ｂとしては、ドライエッチング装置を用いて形成した。
［試料Ｃ４乃至試料Ｃ８の作製方法］
試料Ｃ４乃至試料Ｃ８としては、先に示す試料Ｃ３と酸化物半導体膜３２０の形成条件
のみ異なり、それ以外の作製方法については試料Ｃ３と同様とした。
［試料Ｃ４］
試料Ｃ４の酸化物半導体膜３２０としては、厚さ１００ｎｍのＩＧＺＯ膜を、基板温度
を１７０℃とし、流量２００ｓｃｃｍの酸素ガスをチャンバー内に導入し、圧力を０．６
Ｐａとし、多結晶の金属酸化物スパッタリングターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：
１．２［原子数比］）に２５００ＷのＡＣ電力を投入して成膜した。
［試料Ｃ５］
試料Ｃ５の酸化物半導体膜３２０としては、厚さ３５ｎｍのＩＧＺＯ膜を、基板温度を
１７０℃とし、流量２００ｓｃｃｍの酸素ガスをチャンバー内に導入、すなわち酸素ガス
を１００％の雰囲気とし、圧力を０．６Ｐａとし、多結晶の金属酸化物スパッタリングタ
ーゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）に２５００ＷのＡＣ電力を
投入して成膜した。
［試料Ｃ６］
試料Ｃ６の酸化物半導体膜３２０としては、厚さ５０ｎｍのＩＧＺＯ膜を、基板温度を
１７０℃とし、流量２００ｓｃｃｍの酸素ガスをチャンバー内に導入、すなわち酸素ガス
を１００％の雰囲気とし、圧力を０．６Ｐａとし、多結晶の金属酸化物スパッタリングタ
ーゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）に２５００ＷのＡＣ電力を
投入して成膜した。
［試料Ｃ７］
試料Ｃ７の酸化物半導体膜３２０としては、厚さ１００ｎｍのＩＧＺＯ膜を、基板温度
を１７０℃とし、流量２００ｓｃｃｍの酸素ガスをチャンバー内に導入、すなわち酸素ガ
スを１００％の雰囲気とし、圧力を０．６Ｐａとし、多結晶の金属酸化物スパッタリング
ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）に２５００ＷのＡＣ電力
を投入して成膜した。
［試料Ｃ８］
試料Ｃ８の酸化物半導体膜３２０としては、厚さ５０ｎｍの第１のＩＧＺＯ膜を、基板
温度を１７０℃とし、流量３００ｓｃｃｍの酸素ガスをチャンバー内に導入、すなわち酸
素ガスを１００％の雰囲気とし、圧力を０．８Ｐａとし、多結晶の金属酸化物スパッタリ
ングターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：３：６［原子数比］）に２５００ＷのＡＣ電力
を投入して成膜し、続けて厚さ５０ｎｍの第２のＩＧＺＯ膜を、基板温度を１７０℃とし
、流量１８０ｓｃｃｍのアルゴンガスと、流量２０ｓｃｃｍの酸素ガスとをチャンバー内
に導入、すなわち酸素ガスを１０％の雰囲気とし、圧力を０．６Ｐａとし、多結晶の金属
酸化物スパッタリングターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）に
２５００ＷのＡＣ電力を投入して成膜した。
［シート抵抗］
次に上記作製した試料Ｃ１乃至Ｃ８のシート抵抗を測定した。なお、測定方法としては
、図７（Ａ）（Ｂ）（Ｃ）に示す開口部３５２ｂ、３５２ｄから露出した導電膜３１２ａ
、３１２ｂにプローブを接触させ、酸化物半導体膜３２０のシート抵抗を測定した。なお
、導電膜３１２ａ及び導電膜３１２ｂのいずれか一方を接地電位とし、他方に０．０１Ｖ
印加した。
試料Ｃ１乃至Ｃ８のシート抵抗を測定した結果を図８に示す。図８において、縦軸がシ
ート抵抗を、横軸が試料名を、それぞれ示す。
図８に示す結果から、試料Ｃ１、試料Ｃ３、及び試料Ｃ５乃至試料Ｃ８においては、シ
ート抵抗が１．０×１０２Ω／ｃｍ２以上１．０×１０４Ω／ｃｍ２以下であることが分
かる。即ち、試料Ｃ１、試料Ｃ３、及び試料Ｃ５乃至試料Ｃ８に用いた、酸化物半導体膜
３２０は、縮退半導体であり、伝導帯下端とフェルミ準位とが一致または略一致している
と推定される。一方で、試料Ｃ２、及び試料Ｃ４においては、シート抵抗が１．０×１０
４Ω／ｃｍ２を超える値であった。
このように、酸化物半導体膜３２０としては、用いる材料、及び酸化物半導体膜３２０
上に形成される絶縁膜３１８の有無によって、任意に抵抗を制御できることが示唆される
。したがって、酸化物半導体膜３２０としては、電極としての機能のみではなく、抵抗素
子としての機能も有することが確認された。
＜１−７．半導体装置の構成要素＞
以下に、本実施の形態の半導体装置に含まれる構成要素について、詳細に説明する。
［基板］
基板１０２の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度
の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サ
ファイア基板等を、基板１０２として用いてもよい。また、シリコンや炭化シリコンを材
料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体
基板、ＳＯＩ基板等を適用することも可能であり、これらの基板上に半導体素子が設けら
れたものを、基板１０２として用いてもよい。なお、基板１０２として、ガラス基板を用
いる場合、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２０
０ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）、第９世代（２４００ｍｍ×２８０
０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等の大面積基板を用いることで、
大型の表示装置を作製することができる。
また、基板１０２として、可撓性基板を用い、可撓性基板上に直接、トランジスタ１０
０を形成してもよい。または、基板１０２とトランジスタ１００の間に剥離層を設けても
よい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板１０２より
分離し、他の基板に転載するのに用いることができる。その際、トランジスタ１００は耐
熱性の劣る基板や可撓性の基板にも転載できる。
［第１のゲート電極、ソース電極、及びドレイン電極として機能する導電膜］
ゲート電極として機能する導電膜１０４、及びソース電極として機能する導電膜１１２
ａ、及びドレイン電極として機能する導電膜１１２ｂとしては、クロム（Ｃｒ）、銅（Ｃ
ｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、亜鉛（Ｚｎ）、モリブデン（Ｍ
ｏ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、マンガン（Ｍｎ）、ニ
ッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）から選ばれた金属元素、または上述した
金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いてそれぞれ
形成することができる。
また、導電膜１０４、１１２ａ、１１２ｂは、単層構造でも、二層以上の積層構造とし
てもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタ
ン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜
上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上に
タングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積
層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チ
タン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ば
れた一または複数を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
また、導電膜１０４、１１２ａ、１１２ｂには、インジウム錫酸化物、酸化タングステ
ンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタン
を含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物
、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用する
こともできる。
また、導電膜１０４、１１２ａ、１１２ｂには、Ｃｕ−Ｘ合金膜（Ｘは、Ｍｎ、Ｎｉ、
Ｃｒ、Ｆｅ、Ｃｏ、Ｍｏ、Ｔａ、またはＴｉ）を適用してもよい。Ｃｕ−Ｘ合金膜を用い
ることで、ウエットエッチングプロセスで加工できるため、製造コストを抑制することが
可能となる。
［第１のゲート絶縁膜として機能する絶縁膜］
トランジスタ１００のゲート絶縁膜として機能する絶縁膜１０６、１０７としては、プ
ラズマ化学気相堆積（ＰＥＣＶＤ：（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａ
ｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ））法、スパッタリング法等により、酸化シリコ
ン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜
、酸化ハフニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ガリウム膜、酸化
タンタル膜、酸化マグネシウム膜、酸化ランタン膜、酸化セリウム膜および酸化ネオジム
膜を一種以上含む絶縁層を、それぞれ用いることができる。なお、絶縁膜１０６、１０７
の積層構造とせずに、上述の材料から選択された単層の絶縁膜、または３層以上の絶縁膜
を用いてもよい。
また、絶縁膜１０６は、酸素の透過を抑制するブロッキング膜としての機能を有する。
例えば、絶縁膜１０７、１１４、１１６及び／または酸化物半導体膜１０８中に過剰の酸
素を供給する場合において、絶縁膜１０６は酸素の透過を抑制することができる。
なお、トランジスタ１００のチャネル領域として機能する酸化物半導体膜１０８と接す
る絶縁膜１０７は、酸化物絶縁膜であることが好ましく、化学量論的組成よりも過剰に酸
素を含有する領域（酸素過剰領域）を有することがより好ましい。別言すると、絶縁膜１
０７は、酸素を放出することが可能な絶縁膜である。なお、絶縁膜１０７に酸素過剰領域
を設けるには、例えば、酸素雰囲気下にて絶縁膜１０７を形成すればよい。または、成膜
後の絶縁膜１０７に酸素を添加してもよい。成膜後の絶縁膜１０７に酸素を添加する方法
については後述する。
また、絶縁膜１０７として、酸化ハフニウムを用いる場合、以下の効果を奏する。酸化
ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、
酸化シリコンを用いた場合と比べて、絶縁膜１０７の膜厚を大きくできるため、トンネル
電流によるリーク電流を小さくすることができる。すなわち、オフ電流の小さいトランジ
スタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造
を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さい
トランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい
。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態
様は、これらに限定されない。
なお、本実施の形態では、絶縁膜１０６として窒化シリコン膜を形成し、絶縁膜１０７
として酸化シリコン膜を形成する。窒化シリコン膜は、酸化シリコン膜と比較して比誘電
率が高く、酸化シリコン膜と同等の静電容量を得るのに必要な膜厚が大きいため、トラン
ジスタ１５０のゲート絶縁膜として、窒化シリコン膜を含むことで絶縁膜を物理的に厚膜
化することができる。よって、トランジスタ１００の絶縁耐圧の低下を抑制、さらには絶
縁耐圧を向上させて、トランジスタ１００の静電破壊を抑制することができる。
［酸化物半導体膜］
酸化物半導体膜１０８としては、先に示す材料を用いることができる。
酸化物半導体膜１０８ｂがＩｎ−Ｍ−Ｚｎ酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜
するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ＞Ｍを満たす
ことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉ
ｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４
．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：７等が挙げられる。
また、酸化物半導体膜１０８ｃがＩｎ−Ｍ−Ｚｎ酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物
を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≦Ｍを
満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比とし
て、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝
１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６等が挙げられる
。
また、酸化物半導体膜１０８ｂ及び酸化物半導体膜１０８ｃがＩｎ−Ｍ−Ｚｎ酸化物の
場合、スパッタリングターゲットとしては、多結晶のＩｎ−Ｍ−Ｚｎ酸化物を含むターゲ
ットを用いると好ましい。多結晶のＩｎ−Ｍ−Ｚｎ酸化物を含むターゲットを用いること
で、結晶性を有する酸化物半導体膜１０８ｂ及び酸化物半導体膜１０８ｃを形成しやすく
なる。なお、成膜される酸化物半導体膜１０８ｂ及び酸化物半導体膜１０８ｃの原子数比
はそれぞれ、誤差として上記のスパッタリングターゲットに含まれる金属元素の原子数比
のプラスマイナス４０％の変動を含む。例えば、酸化物半導体膜１０８ｂのスパッタリン
グターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を用いる場合、成膜
される酸化物半導体膜１０８ｂの原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる
場合がある。または、酸化物半導体膜１０８ｂのスパッタリングターゲットとして、原子
数比がＩｎ：Ｇａ：Ｚｎ＝５：１：７を用いる場合、成膜される酸化物半導体膜１０８ｂ
の原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝５：１：６近傍となる場合がある。
また、酸化物半導体膜１０８は、エネルギーギャップが２ｅＶ以上、好ましくは２．５
ｅＶ以上、より好ましくは３ｅＶ以上である。このように、エネルギーギャップの広い酸
化物半導体を用いることで、トランジスタ１００のオフ電流を低減することができる。と
くに、酸化物半導体膜１０８ｂには、エネルギーギャップが２ｅＶ以上、好ましくは２ｅ
Ｖ以上３．０ｅＶ以下の酸化物半導体膜を用い、酸化物半導体膜１０８ｃには、エネルギ
ーギャップが２．５ｅＶ以上３．５ｅＶ以下の酸化物半導体膜を用いると、好適である。
また、酸化物半導体膜１０８ｂよりも酸化物半導体膜１０８ｃのエネルギーギャップが大
きい方が好ましい。
また、酸化物半導体膜１０８ｂ、及び酸化物半導体膜１０８ｃの厚さは、それぞれ３ｎ
ｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ
以上５０ｎｍ以下とする。
また、酸化物半導体膜１０８ｃとしては、キャリア密度の低い酸化物半導体膜を用いる
。例えば、酸化物半導体膜１０８ｃは、キャリア密度が１×１０１７個／ｃｍ３以下、好
ましくは１×１０１５個／ｃｍ３以下、さらに好ましくは１×１０１３個／ｃｍ３以下、
より好ましくは１×１０１１個／ｃｍ３以下とする。
なお、これらに限られず、必要とするトランジスタの半導体特性及び電気特性（電界効
果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とす
るトランジスタの半導体特性を得るために、酸化物半導体膜１０８ｂ、及び酸化物半導体
膜１０８ｃのキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間
距離、密度等を適切なものとすることが好ましい。
なお、酸化物半導体膜１０８ｂ、及び酸化物半導体膜１０８ｃとしては、それぞれ不純
物濃度が低く、欠陥準位密度の低い酸化物半導体膜を用いることで、さらに優れた電気特
性を有するトランジスタを作製することができ好ましい。ここでは、不純物濃度が低く、
欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性または実質的に高純度真性と
よぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が
少ないため、キャリア密度を低くすることができる。従って、該酸化物半導体膜にチャネ
ル領域が形成されるトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリ
ーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性で
ある酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合があ
る。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、オフ電流が著
しく小さく、チャネル幅が１×１０６μｍでチャネル長Ｌが１０μｍの素子であっても、
ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、
オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以
下という特性を得ることができる。
したがって、上記高純度真性、または実質的に高純度真性の酸化物半導体膜にチャネル
領域が形成されるトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタ
とすることができる。なお、酸化物半導体膜のトラップ準位に捕獲された電荷は、消失す
るまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、
トラップ準位密度の高い酸化物半導体膜にチャネル領域が形成されるトランジスタは、電
気特性が不安定となる場合がある。不純物としては、水素、窒素、アルカリ金属、または
アルカリ土類金属等がある。
酸化物半導体膜に含まれる水素は、金属原子と結合する酸素と反応して水になると共に
、酸素が脱離した格子（または酸素が脱離した部分）に酸素欠損を形成する。該酸素欠損
に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が
金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って
、水素が含まれている酸化物半導体膜を用いたトランジスタはノーマリーオン特性となり
やすい。このため、酸化物半導体膜１０８は水素ができる限り低減されていることが好ま
しい。具体的には、酸化物半導体膜１０８において、ＳＩＭＳ分析により得られる水素濃
度を、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ
３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ
／ｃｍ３以下、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１
０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下
とする。
また、酸化物半導体膜１０８ｂは、酸化物半導体膜１０８ｃよりも水素濃度が少ない領
域を有すると好ましい。酸化物半導体膜１０８ｂの方が、酸化物半導体膜１０８ｃよりも
水素濃度が少ない領域を有すことにより、信頼性の高い半導体装置とすることができる。
また、酸化物半導体膜１０８ｂにおいて、第１４族元素の一つであるシリコンや炭素が
含まれると、酸化物半導体膜１０８ｂにおいて酸素欠損が増加し、ｎ型化してしまう。こ
のため、酸化物半導体膜１０８ｂにおけるシリコンや炭素の濃度と、酸化物半導体膜１０
８ｂとの界面近傍のシリコンや炭素の濃度（ＳＩＭＳ分析により得られる濃度）を、２×
１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とす
る。
また、酸化物半導体膜１０８ｂにおいて、ＳＩＭＳ分析により得られるアルカリ金属ま
たはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×
１０１６ａｔｏｍｓ／ｃｍ３以下にする。アルカリ金属及びアルカリ土類金属は、酸化物
半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大して
しまうことがある。このため、酸化物半導体膜１０８ｂのアルカリ金属またはアルカリ土
類金属の濃度を低減することが好ましい。
また、酸化物半導体膜１０８ｂに窒素が含まれていると、キャリアである電子が生じ、
キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体膜
を用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体膜に
おいて、窒素はできる限り低減されていることが好ましい、例えば、ＳＩＭＳ分析により
得られる窒素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
また、酸化物半導体膜１０８ｂ、及び酸化物半導体膜１０８ｃは、それぞれ非単結晶構
造でもよい。非単結晶構造は、例えば、後述するＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉ
ｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結
晶構造、微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最
も欠陥準位密度が高く、ＣＡＡＣ−ＯＳは最も欠陥準位密度が低い。
［第２のゲート絶縁膜として機能する絶縁膜］
絶縁膜１１４、１１６は、トランジスタ１００の第２のゲート絶縁膜として機能する。
また、絶縁膜１１４、１１６は、酸化物半導体膜１０８に酸素を供給する機能を有する。
すなわち、絶縁膜１１４、１１６は、酸素を有する。また、絶縁膜１１４は、酸素を透過
することのできる絶縁膜である。なお、絶縁膜１１４は、後に形成する絶縁膜１１６を形
成する際の、酸化物半導体膜１０８へのダメージ緩和膜としても機能する。
絶縁膜１１４としては、厚さが５ｎｍ以上１５０ｎｍ以下、好ましくは５ｎｍ以上５０
ｎｍ以下の酸化シリコン、酸化窒化シリコン等を用いることができる。
また、絶縁膜１１４は、欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定によ
り、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度
が３×１０１７ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。これは、絶縁膜１１４に
含まれる欠陥密度が多いと、該欠陥に酸素が結合してしまい、絶縁膜１１４における酸素
の透過量が減少してしまう。
なお、絶縁膜１１４においては、外部から絶縁膜１１４に入った酸素が全て絶縁膜１１
４の外部に移動せず、絶縁膜１１４にとどまる酸素もある。また、絶縁膜１１４に酸素が
入ると共に、絶縁膜１１４に含まれる酸素が絶縁膜１１４の外部へ移動することで、絶縁
膜１１４において酸素の移動が生じる場合もある。絶縁膜１１４として酸素を透過するこ
とができる酸化物絶縁膜を形成すると、絶縁膜１１４上に設けられる、絶縁膜１１６から
脱離する酸素を、絶縁膜１１４を介して酸化物半導体膜１０８に移動させることができる
。
また、絶縁膜１１４は、窒素酸化物に起因する準位密度が低い酸化物絶縁膜を用いて形
成することができる。なお、当該窒素酸化物に起因する準位密度は、酸化物半導体膜の価
電子帯の上端のエネルギー（Ｅｖ＿ｏｓ）と酸化物半導体膜の伝導帯の下端のエネルギー
（Ｅｃ＿ｏｓ）の間に形成され得る場合がある。上記酸化物絶縁膜として、窒素酸化物の
放出量が少ない酸化窒化シリコン膜、または窒素酸化物の放出量が少ない酸化窒化アルミ
ニウム膜等を用いることができる。
なお、窒素酸化物の放出量の少ない酸化窒化シリコン膜は、昇温脱離ガス分析法におい
て、窒素酸化物の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニア
の放出量が１×１０１８個／ｃｍ３以上５×１０１９個／ｃｍ３以下である。なお、アン
モニアの放出量は、膜の表面温度が５０℃以上６５０℃以下、好ましくは５０℃以上５５
０℃以下の加熱処理による放出量とする。
窒素酸化物（ＮＯｘ、ｘは０より大きく２以下、好ましくは１以上２以下）、代表的に
はＮＯ２またはＮＯは、絶縁膜１１４などに準位を形成する。当該準位は、酸化物半導体
膜１０８のエネルギーギャップ内に位置する。そのため、窒素酸化物が、絶縁膜１１４及
び酸化物半導体膜１０８の界面に拡散すると、当該準位が絶縁膜１１４側において電子を
トラップする場合がある。この結果、トラップされた電子が、絶縁膜１１４及び酸化物半
導体膜１０８界面近傍に留まるため、トランジスタのしきい値電圧をプラス方向にシフト
させてしまう。
また、窒素酸化物は、加熱処理においてアンモニア及び酸素と反応する。絶縁膜１１４
に含まれる窒素酸化物は、加熱処理において、絶縁膜１１６に含まれるアンモニアと反応
するため、絶縁膜１１４に含まれる窒素酸化物が低減される。このため、絶縁膜１１４及
び酸化物半導体膜１０８の界面において、電子がトラップされにくい。
絶縁膜１１４として、上記酸化物絶縁膜を用いることで、トランジスタのしきい値電圧
のシフトを低減することが可能であり、トランジスタの電気特性の変動を低減することが
できる。
なお、トランジスタの作製工程の加熱処理、代表的には３００℃以上３５０℃未満の加
熱処理により、絶縁膜１１４は、１００Ｋ以下のＥＳＲで測定して得られたスペクトルに
おいてｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２
．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下の第３のシグ
ナルが観測される。なお、第１のシグナル及び第２のシグナルのスプリット幅、並びに第
２のシグナル及び第３のシグナルのスプリット幅は、ＸバンドのＥＳＲ測定において約５
ｍＴである。また、ｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．
００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下
である第３のシグナルのスピンの密度の合計が１×１０１８ｓｐｉｎｓ／ｃｍ３未満であ
り、代表的には１×１０１７ｓｐｉｎｓ／ｃｍ３以上１×１０１８ｓｐｉｎｓ／ｃｍ３未
満である。
なお、１００Ｋ以下のＥＳＲスペクトルにおいてｇ値が２．０３７以上２．０３９以下
の第１シグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１
．９６４以上１．９６６以下の第３のシグナルは、窒素酸化物（ＮＯｘ、ｘは０より大き
く２以下、好ましくは１以上２以下）起因のシグナルに相当する。窒素酸化物の代表例と
しては、一酸化窒素、二酸化窒素等がある。即ち、ｇ値が２．０３７以上２．０３９以下
の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が
１．９６４以上１．９６６以下である第３のシグナルのスピンの密度の合計が少ないほど
、酸化物絶縁膜に含まれる窒素酸化物の含有量が少ないといえる。
また、上記酸化物絶縁膜は、ＳＩＭＳで測定される窒素濃度が６×１０２０ａｔｏｍｓ
／ｃｍ３以下である。
基板温度が２２０℃以上３５０℃以下であり、シラン及び一酸化二窒素を用いたＰＥＣ
ＶＤ法を用いて、上記酸化物絶縁膜を形成することで、緻密であり、且つ硬度の高い膜を
形成することができる。
絶縁膜１１６は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を
用いて形成する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、
加熱により酸素の一部が脱離する。化学量論的組成を満たす酸素よりも多くの酸素を含む
酸化物絶縁膜は、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１
９ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である
酸化物絶縁膜である。なお、上記ＴＤＳにおける膜の表面温度としては１００℃以上７０
０℃以下、または１００℃以上５００℃以下の範囲が好ましい。
絶縁膜１１６としては、厚さが３０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上
４００ｎｍ以下の、酸化シリコン、酸化窒化シリコン等を用いることができる。
また、絶縁膜１１６は、欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定によ
り、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度
が１．５×１０１８ｓｐｉｎｓ／ｃｍ３未満、さらには１×１０１８ｓｐｉｎｓ／ｃｍ３
以下であることが好ましい。なお、絶縁膜１１６は、絶縁膜１１４と比較して酸化物半導
体膜１０８から離れているため、絶縁膜１１４より、欠陥密度が多くともよい。
また、絶縁膜１１４、１１６は、同種の材料の絶縁膜を用いることができるため、絶縁
膜１１４と絶縁膜１１６の界面が明確に確認できない場合がある。したがって、本実施の
形態においては、絶縁膜１１４と絶縁膜１１６の界面は、破線で図示している。なお、本
実施の形態においては、絶縁膜１１４と絶縁膜１１６の２層構造について説明したが、こ
れに限定されず、例えば、絶縁膜１１４の単層構造としてもよい。
［画素電極として機能する酸化物半導体膜、及び第２のゲート電極として機能する酸化物
半導体膜］
画素電極として機能する酸化物半導体膜１２０ａ、及び第２のゲート電極として機能す
る酸化物半導体膜１２０ｂとしては、先に記載の酸化物半導体膜１０８と同様の材料、及
び同様の作製方法を用いて形成することができる。
または、画素電極として機能する酸化物半導体膜１２０ａ、及び第２のゲート電極とし
て機能する酸化物半導体膜１２０ｂとしては、先に記載の酸化物半導体膜１０８に含まれ
る金属元素を少なくとも一つ有する。例えば、酸化物半導体膜１２０ａ、１２０ｂとして
は、Ｉｎ酸化物、Ｉｎ−Ｓｎ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｇａ酸化物、Ｚｎ酸化物
、Ａｌ−Ｚｎ酸化物、またはＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。特に、
Ｉｎ−Ｓｎ酸化物、またはＩｎ−Ｇａ−Ｚｎ酸化物を用いると好ましい。
具体的には、酸化物半導体膜１２０ａ、１２０ｂとしては、インジウムガリウム亜鉛酸
化物（ＩＧＺＯ）、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物、インジウム
錫シリコン酸化物（ＩＴＳＯ）などを用いることができる。
すなわち、画素電極として機能する酸化物半導体膜１２０ａ、及び第２のゲート電極と
して機能する酸化物半導体膜１２０ｂは、酸化物半導体膜１０８（酸化物半導体膜１０８
ｂ及び酸化物半導体膜１０８ｃ）に含まれる金属元素を少なくとも一つ有する。例えば、
第２のゲート電極として機能する酸化物半導体膜１２０ｂと、酸化物半導体膜１０８（酸
化物半導体膜１０８ｂ及び酸化物半導体膜１０８ｃ）と、が同一の金属元素を有する構成
とすることで、製造コストを抑制することが可能となる。
例えば、画素電極として機能する酸化物半導体膜１２０ａ、及び第２のゲート電極とし
て機能する酸化物半導体膜１２０ｂとしては、Ｉｎ−Ｍ−Ｚｎ酸化物の場合、Ｉｎ−Ｍ−
Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、
Ｉｎ≧Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原
子数比として、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：
Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：７等が挙げられる。
また、画素電極として機能する酸化物半導体膜１２０ａ、及び第２のゲート電極として
機能する酸化物半導体膜１２０ｂの構造としては、単層構造または２層以上の積層構造と
することができる。なお、酸化物半導体膜１２０ａ、１２０ｂが積層構造の場合において
は、上記のスパッタリングターゲットの組成に限定されない。酸化物半導体膜１２０ａ、
１２０ｂが積層構造の場合については、後述する。
［トランジスタの保護絶縁膜として機能する絶縁膜］
絶縁膜１１８は、トランジスタ１００の保護絶縁膜として機能する。
絶縁膜１１８は、水素及び窒素のいずれか一方または双方を有する。または、絶縁膜１
１８は、窒素及びシリコンを有する。また、絶縁膜１１８は、酸素、水素、水、アルカリ
金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁膜１１８を設けるこ
とで、酸化物半導体膜１０８からの酸素の外部への拡散と、絶縁膜１１４、１１６に含ま
れる酸素の外部への拡散と、外部から酸化物半導体膜１０８への水素、水等の入り込みを
防ぐことができる。
また、絶縁膜１１８は、画素電極として機能する酸化物半導体膜１２０ａ、及び第２の
ゲート電極として機能する酸化物半導体膜１２０ｂに、水素及び窒素のいずれか一方また
は双方を供給する機能を有する。特に絶縁膜１１８としては、水素を含み、当該水素を酸
化物半導体膜１２０ａ、１２０ｂに供給する機能を有すると好ましい。絶縁膜１１８から
酸化物半導体膜１２０ａ、１２０ｂに水素が供給されることで、酸化物半導体膜１２０ａ
、１２０ｂは、導電体としての機能を有する。
絶縁膜１１８としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜
としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム
等がある。
なお、上記記載の、導電膜、絶縁膜、酸化物半導体膜などの様々な膜は、スパッタリン
グ法やＰＥＣＶＤ法により形成することができるが、他の方法、例えば、熱ＣＶＤ（Ｃｈ
ｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成してもよい。熱ＣＶＤ
法の例としてＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏ
ｎ）法を用いても良い。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生
成されることが無いという利点を有する。
熱ＣＶＤ法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧
または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を
行ってもよい。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが
順次チャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。
例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上
の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原
料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第
２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキ
ャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよ
い。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後
、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の層を
成膜し、後から導入される第２の原料ガスと反応して、第２の層が第１の層上に積層され
て薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返
すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順
序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微
細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、上記実施形態の導電膜、絶縁膜、酸化物
半導体膜、金属酸化膜などの様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚｎ
Ｏ膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜
鉛を用いる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ３）３である。また、
トリメチルガリウムの化学式は、Ｇａ（ＣＨ３）３である。また、ジメチル亜鉛の化学式
は、Ｚｎ（ＣＨ３）２である。また、これらの組み合わせに限定されず、トリメチルガリ
ウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジ
メチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒
とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシドや、テトラキスジメチル
アミドハフニウム（ＴＤＭＡＨ）などのハフニウムアミド）を気化させた原料ガスと、酸
化剤としてオゾン（Ｏ３）の２種類のガスを用いる。なお、テトラキスジメチルアミドハ
フニウムの化学式はＨｆ［Ｎ（ＣＨ３）２］４である。また、他の材料液としては、テト
ラキス（エチルメチルアミド）ハフニウムなどがある。
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶
媒とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ）など）を
気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。なお、トリメチル
アルミニウムの化学式はＡｌ（ＣＨ３）３である。また、他の材料液としては、トリス（
ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２
，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサ
クロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ
２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６
ガスとＢ２Ｈ６ガスとを用いて初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２
ガスとを用いてタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを
用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−ＺｎＯ
膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスとを用いてＩｎ−Ｏ層を形成し
、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスとを用いてＧａＯ層を形成し、更にその後Ｚ
ｎ（ＣＨ３）２ガスとＯ３ガスとを用いてＺｎＯ層を形成する。なお、これらの層の順番
はこの例に限らない。また、これらのガスを混ぜてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層
、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ
等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ
３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスに変えて、Ｉｎ（Ｃ２Ｈ５）
３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスに変えて、Ｇａ（Ｃ２Ｈ５）３ガス
を用いても良い。また、Ｚｎ（ＣＨ３）２ガスを用いても良い。
＜１−８．半導体装置の構成例２＞
次に、図５（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１００と異なる構成例について、図
９（Ａ）（Ｂ）（Ｃ）を用いて説明する。
図９（Ａ）は、本発明の一態様の半導体装置であるトランジスタ１５０の上面図であり
、図９（Ｂ）は、図９（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当
し、図９（Ｃ）は、図９（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相
当する。
トランジスタ１５０は、先に示すトランジスタ１００のチャネル幅方向に開口部１５２
ｂ、１５２ｃが設けられている点が異なる。それ以外の構成については、トランジスタ１
００と同様であり、同様の効果を奏する。以下では、トランジスタ１００と異なる構成に
ついて説明する。
図９（Ｃ）に示すように、第２のゲート電極として機能する酸化物半導体膜１２０ｂは
、絶縁膜１０６、１０７、及び絶縁膜１１４、１１６に設けられる開口部１５２ｂ、１５
２ｃにおいて、第１のゲート電極として機能する導電膜１０４に接続される。よって、導
電膜１０４と、酸化物半導体膜１２０ｂとは、同じ電位が与えられる。
なお、本実施の形態においては、開口部１５２ｂ、１５２ｃを設け、導電膜１０４と酸
化物半導体膜１２０ｂとを接続する構成について例示したが、これに限定されない。例え
ば、開口部１５２ｂまたは開口部１５２ｃのいずれか一方の開口部のみを形成し、導電膜
１０４と酸化物半導体膜１２０ｂと、を接続する構成としてもよい。なお、図５に示すト
ランジスタ１００のように、導電膜１０４と酸化物半導体膜１２０ｂとを接続しない構成
の場合、導電膜１０４と、酸化物半導体膜１２０ｂには、それぞれ異なる電位を与えるこ
とができる。
また、図９（Ｂ）に示すように、酸化物半導体膜１０８は、第１のゲート電極として機
能する導電膜１０４と、第２のゲート電極として機能する酸化物半導体膜１２０ｂのそれ
ぞれと対向するように位置し、２つのゲート電極として機能する膜に挟まれている。第２
のゲート電極として機能する酸化物半導体膜１２０ｂのチャネル長方向の長さ及びチャネ
ル幅方向の長さは、酸化物半導体膜１０８のチャネル長方向の長さ及びチャネル幅方向の
長さよりもそれぞれ長く、酸化物半導体膜１０８の全体は、絶縁膜１１４、１１６を介し
て酸化物半導体膜１２０ｂに覆われている。また、第２のゲート電極として機能する酸化
物半導体膜１２０ｂと第１のゲート電極として機能する導電膜１０４とは、絶縁膜１０６
、１０７、及び絶縁膜１１４、１１６に設けられる開口部１５２ｂ、１５２ｃにおいて接
続されるため、酸化物半導体膜１０８のチャネル幅方向の側面は、絶縁膜１１４、１１６
を介して第２のゲート電極として機能する酸化物半導体膜１２０ｂと対向している。
別言すると、トランジスタ１５０のチャネル幅方向において、第１のゲート電極として
機能する導電膜１０４及び第２のゲート電極として機能する酸化物半導体膜１２０ｂは、
第１のゲート絶縁膜として機能する絶縁膜１０６、１０７及び第２のゲート絶縁膜として
機能する絶縁膜１１４、１１６に設けられる開口部において接続すると共に、第１のゲー
ト絶縁膜として機能する絶縁膜１０６、１０７並びに第２のゲート絶縁膜として機能する
絶縁膜１１４、１１６を介して酸化物半導体膜１０８を囲む構成である。
このような構成を有することで、トランジスタ１５０に含まれる酸化物半導体膜１０８
を、第１のゲート電極として機能する導電膜１０４及び第２のゲート電極として機能する
酸化物半導体膜１２０ｂの電界によって電気的に囲むことができる。トランジスタ１５０
のように、第１のゲート電極及び第２のゲート電極の電界によって、チャネル領域が形成
される酸化物半導体膜を、電気的に囲むトランジスタのデバイス構造をＳｕｒｒｏｕｎｄ
ｅｄ ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造と呼ぶことができる。
トランジスタ１５０は、Ｓ−ｃｈａｎｎｅｌ構造を有するため、第１のゲート電極とし
て機能する導電膜１０４によってチャネルを誘起させるための電界を効果的に酸化物半導
体膜１０８に印加することができるため、トランジスタ１５０の電流駆動能力が向上し、
高いオン電流特性を得ることが可能となる。また、オン電流を高くすることが可能である
ため、トランジスタ１５０を微細化することが可能となる。また、トランジスタ１５０は
、第１のゲート電極として機能する導電膜１０４及び第２のゲート電極として機能する酸
化物半導体膜１２０ｂによって囲まれた構造を有するため、トランジスタ１５０の機械的
強度を高めることができる。
＜１−９．半導体装置の構成例３＞
次に、図５（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１００と異なる構成例について、図
１０（Ａ）（Ｂ）（Ｃ）を用いて説明する。
図１０（Ａ）は、本発明の一態様の半導体装置であるトランジスタ１６０の上面図であ
り、図１０（Ｂ）は、図１０（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図
に相当し、図１０（Ｃ）は、図１０（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の
断面図に相当する。
トランジスタ１６０は、先に示すトランジスタ１００と、画素電極として機能する酸化
物半導体膜１２０ａと、第２のゲート電極として機能する酸化物半導体膜１２０ｂとの構
成が異なり、それ以外の構成については、トランジスタ１００と同様であり、同様の効果
を奏する。以下では、トランジスタ１００と異なる構成について説明する。
トランジスタ１６０が有する、画素電極として機能する酸化物半導体膜１２０ａは、酸
化物半導体膜１２０ａ＿１と、酸化物半導体膜１２０ａ＿２との積層構造である。また、
トランジスタ１６０が有する、第２のゲート電極として機能する酸化物半導体膜１２０ｂ
は、酸化物半導体膜１２０ｂ＿１と、酸化物半導体膜１２０ｂ＿２との積層構造である。
酸化物半導体膜１２０ａと、酸化物半導体膜１２０ｂと、を積層構造とすることで、絶
縁膜１１６中に好適に酸素を導入することができる。または、酸化物半導体膜１２０ａと
、酸化物半導体膜１２０ｂと、を積層構造とすることで、絶縁膜１１８中に含まれる水素
が絶縁膜１１６中に入り込むのを抑制することができる。
酸化物半導体膜１２０ａ＿１、及び酸化物半導体膜１２０ｂ＿１を成膜するために用い
るスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≦Ｍを満たすことが好ましい
。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝
１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ
：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６等が挙げられる。
酸化物半導体膜１２０ａ＿２、及び酸化物半導体膜１２０ｂ＿２を成膜するために用い
るスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍを満たすことが好ましい
。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝
１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ
：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：７等
が挙げられる。
また、酸化物半導体膜１２０ａ、１２０ｂを２層の積層構造とする場合、２層目の酸化
物半導体膜を成膜する際の酸素ガスの流量よりも、１層目の酸化物半導体膜を成膜する酸
素ガスの流量を多くすると好ましい。１層目の酸化物半導体膜を成膜する酸素ガスの流量
を多くすることで、絶縁膜１１６中、特に絶縁膜１１６の表面近傍に好適に酸素を添加す
ることができる。また、２層目の酸化物半導体膜を成膜する際の酸素ガスの流量を少なく
することで、酸化物半導体膜の抵抗を低くすることができる。
酸化物半導体膜１２０ａと、酸化物半導体膜１２０ｂと、を上述の構成とすることで、
さらに信頼性の優れた半導体装置を提供することができる。
＜１−１０．半導体装置の構成例４＞
次に、図９（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１５０と異なる構成例について、図
１１（Ａ）（Ｂ）（Ｃ）を用いて説明する。
図１１（Ａ）は、本発明の一態様の半導体装置であるトランジスタ１７０の上面図であ
り、図１１（Ｂ）は、図１１（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図
に相当し、図１１（Ｃ）は、図１１（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の
断面図に相当する。
トランジスタ１７０は、先に示すトランジスタ１５０と、画素電極として機能する酸化
物半導体膜１２０ａと、第２のゲート電極として機能する酸化物半導体膜１２０ｂとの構
成が異なり、それ以外の構成については、トランジスタ１５０と同様であり、同様の効果
を奏する。また、酸化物半導体膜１２０ａ、及び酸化物半導体膜１２０ｂの構成について
は、先に示すトランジスタ１６０と同様とすればよい。
＜１−１１．半導体装置の構成例５＞
次に、図９（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１５０の変形例、及び図１１（Ａ）
（Ｂ）（Ｃ）に示すトランジスタ１７０の変形例について、図１２乃至図１４を用いて説
明する。
図１２（Ａ）（Ｂ）は、図９（Ｂ）（Ｃ）に示すトランジスタ１５０の変形例の断面図
である。また、図１２（Ｃ）（Ｄ）は、図１１（Ｂ）（Ｃ）に示すトランジスタ１７０の
変形例の断面図である。
図１２（Ａ）（Ｂ）に示すトランジスタ１５０Ａは、図９（Ｂ）（Ｃ）に示すトランジ
スタ１５０が有する酸化物半導体膜１０８を３層の積層構造としている。より具体的には
、トランジスタ１５０Ａが有する酸化物半導体膜１０８は、酸化物半導体膜１０８ａと、
酸化物半導体膜１０８ｂと、酸化物半導体膜１０８ｃと、を有する。
図１２（Ｃ）（Ｄ）に示すトランジスタ１７０Ａは、図１１（Ｂ）（Ｃ）に示すトラン
ジスタ１７０が有する酸化物半導体膜１０８を３層の積層構造としている。より具体的に
は、トランジスタ１７０Ａが有する酸化物半導体膜１０８は、酸化物半導体膜１０８ａと
、酸化物半導体膜１０８ｂと、酸化物半導体膜１０８ｃと、を有する。
ここで、酸化物半導体膜１０８ａ、１０８ｂ、１０８ｃに接する絶縁膜のバンド構造、
及び酸化物半導体膜１０８ｂ、１０８ｃに接する絶縁膜のバンド構造について、図１３を
用いて説明する。
図１３（Ａ）は、絶縁膜１０７、酸化物半導体膜１０８ａ、１０８ｂ、１０８ｃ、及び
絶縁膜１１４を有する積層構造の膜厚方向のバンド構造の一例である。また、図１３（Ｂ
）は、絶縁膜１０７、酸化物半導体膜１０８ｂ、１０８ｃ、及び絶縁膜１１４を有する積
層構造の膜厚方向のバンド構造の一例である。なお、バンド構造は、理解を容易にするた
め絶縁膜１０７、酸化物半導体膜１０８ａ、１０８ｂ、１０８ｃ、及び絶縁膜１１４の伝
導帯下端のエネルギー準位（Ｅｃ）を示す。
また、図１３（Ａ）は、絶縁膜１０７、１１４として酸化シリコン膜を用い、酸化物半
導体膜１０８ａとして金属元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１．２の金属酸
化物ターゲットを用いて形成される酸化物半導体膜を用い、酸化物半導体膜１０８ｂとし
て金属元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝４：２：４．１の金属酸化物ターゲットを用
いて形成される酸化物半導体膜を用い、酸化物半導体膜１０８ｃとして金属元素の原子数
比をＩｎ：Ｇａ：Ｚｎ＝１：１：１．２の金属酸化物ターゲットを用いて形成される酸化
物半導体膜を用いる構成のバンド図である。
また、図１３（Ｂ）は、絶縁膜１０７、１１４として酸化シリコン膜を用い、酸化物半
導体膜１０８ｂとして金属元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝４：２：４．１の金属酸
化物ターゲットを用いて形成される酸化物半導体膜を用い、酸化物半導体膜１０８ｃとし
て金属元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１．２の金属酸化物ターゲットを用
いて形成される酸化物半導体膜を用いる構成のバンド図である。
図１３（Ａ）（Ｂ）に示すように、酸化物半導体膜１０８ａ、１０８ｂ、１０８ｃにお
いて、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化ま
たは連続接合するともいうことができる。このようなバンド構造を有するためには、酸化
物半導体膜１０８ａと酸化物半導体膜１０８ｂとの界面、または酸化物半導体膜１０８ｂ
と酸化物半導体膜１０８ｃとの界面において、トラップ中心や再結合中心のような欠陥準
位を形成するような不純物が存在しないとする。
酸化物半導体膜１０８ａ、１０８ｂ、１０８ｃに連続接合を形成するためには、ロード
ロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各膜
を大気に触れさせることなく連続して積層することが必要となる。
図１３（Ａ）（Ｂ）に示す構成とすることで酸化物半導体膜１０８ｂがウェル（井戸）
となり、上記積層構造を用いたトランジスタにおいて、チャネル領域が酸化物半導体膜１
０８ｂに形成されることがわかる。
なお、酸化物半導体膜１０８ｂと、絶縁膜（絶縁膜１０７または絶縁膜１１４）との界
面近傍に形成されうるトラップ準位は、酸化物半導体膜１０８ａ、１０８ｃを設けること
により、酸化物半導体膜１０８ｂより遠くなる。
また、トラップ準位がチャネル領域として機能する酸化物半導体膜１０８ｂの伝導帯下
端のエネルギー準位（Ｅｃ）より真空準位から遠くなることがあり、トラップ準位に電子
が蓄積しやすくなってしまう。トラップ準位に電子が蓄積されることで、マイナスの固定
電荷となり、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。したがって
、トラップ準位が酸化物半導体膜１０８ｂの伝導帯下端のエネルギー準位（Ｅｃ）より真
空準位に近くなるような構成にすると好ましい。このようにすることで、トラップ準位に
電子が蓄積しにくくなり、トランジスタのオン電流を増大させることが可能であると共に
、電界効果移動度を高めることができる。
また、酸化物半導体膜１０８ａ、１０８ｃは、酸化物半導体膜１０８ｂよりも伝導帯下
端のエネルギー準位が真空準位に近く、代表的には、酸化物半導体膜１０８ｂの伝導帯下
端のエネルギー準位と、酸化物半導体膜１０８ａ、１０８ｃの伝導帯下端のエネルギー準
位との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ
以下である。すなわち、酸化物半導体膜１０８ａ、１０８ｃの電子親和力と、酸化物半導
体膜１０８ｂの電子親和力との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２
ｅＶ以下、または１ｅＶ以下である。
このような構成を有することで、酸化物半導体膜１０８ｂが主な電流経路となる。すな
わち、酸化物半導体膜１０８ｂは、チャネル領域としての機能を有し、酸化物半導体膜１
０８ａ、１０８ｃは、酸化物絶縁膜としての機能を有する。また、酸化物半導体膜１０８
ａ、１０８ｃは、チャネル領域が形成される酸化物半導体膜１０８ｂを構成する金属元素
の一種以上から構成される酸化物半導体膜であるため、酸化物半導体膜１０８ａと酸化物
半導体膜１０８ｂとの界面、または酸化物半導体膜１０８ｂと酸化物半導体膜１０８ｃと
の界面において、界面散乱が起こりにくい。従って、該界面においてはキャリアの動きが
阻害されないため、トランジスタの電界効果移動度が高くなる。
また、酸化物半導体膜１０８ａ、１０８ｃは、チャネル領域の一部として機能すること
を防止するため、導電率が十分に低い材料を用いるものとする。そのため、酸化物半導体
膜１０８ａ、１０８ｃを、その物性及び／または機能から、それぞれ酸化物絶縁膜とも呼
べる。または、酸化物半導体膜１０８ａ、１０８ｃには、電子親和力（真空準位と伝導帯
下端のエネルギー準位との差）が酸化物半導体膜１０８ｂよりも小さく、伝導帯下端のエ
ネルギー準位が酸化物半導体膜１０８ｂの伝導帯下端エネルギー準位と差分（バンドオフ
セット）を有する材料を用いるものとする。また、ドレイン電圧の大きさに依存したしき
い値電圧の差が生じることを抑制するためには、酸化物半導体膜１０８ａ、１０８ｃの伝
導帯下端のエネルギー準位が、酸化物半導体膜１０８ｂの伝導帯下端のエネルギー準位よ
りも真空準位に近い材料を用いると好適である。例えば、酸化物半導体膜１０８ｂの伝導
帯下端のエネルギー準位と、酸化物半導体膜１０８ａ、１０８ｃの伝導帯下端のエネルギ
ー準位との差が、０．２ｅＶ以上、好ましくは０．５ｅＶ以上とすることが好ましい。
また、酸化物半導体膜１０８ａ、１０８ｃは、膜中にスピネル型の結晶構造が含まれな
いことが好ましい。酸化物半導体膜１０８ａ、１０８ｃの膜中にスピネル型の結晶構造を
含む場合、該スピネル型の結晶構造と他の領域との界面において、導電膜１１２ａ、１１
２ｂの構成元素が酸化物半導体膜１０８ｂへ拡散してしまう場合がある。なお、酸化物半
導体膜１０８ａ、１０８ｃがＣＡＡＣ−ＯＳである場合、導電膜１１２ａ、１１２ｂの構
成元素、例えば、銅元素のブロッキング性が高くなり好ましい。
酸化物半導体膜１０８ａ、１０８ｃの膜厚は、導電膜１１２ａ、１１２ｂの構成元素が
酸化物半導体膜１０８ｂに拡散することを抑制することのできる膜厚以上であって、絶縁
膜１１４から酸化物半導体膜１０８ｂへの酸素の供給を抑制する膜厚未満とする。例えば
、酸化物半導体膜１０８ａ、１０８ｃの膜厚が１０ｎｍ以上であると、導電膜１１２ａ、
１１２ｂの構成元素が酸化物半導体膜１０８ｂへ拡散するのを抑制することができる。ま
た、酸化物半導体膜１０８ａ、１０８ｃの膜厚を１００ｎｍ以下とすると、絶縁膜１１４
から酸化物半導体膜１０８ｂへ効果的に酸素を供給することができる。
また、本実施の形態においては、酸化物半導体膜１０８ａ、１０８ｃとして、金属元素
の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１．２の金属酸化物ターゲットを用いて形成さ
れる酸化物半導体膜を用いる構成について例示したが、これに限定されない。例えば、酸
化物半導体膜１０８ａ、１０８ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］、
Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比
］、またはＩｎ：Ｇａ：Ｚｎ＝１：３：６［原子数比］の金属酸化物ターゲットを用いて
形成される酸化物半導体膜を用いてもよい。
なお、酸化物半導体膜１０８ａ、１０８ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原
子数比］の金属酸化物ターゲットを用いる場合、酸化物半導体膜１０８ａ、１０８ｃは、
Ｉｎ：Ｇａ：Ｚｎ＝１：β１（０＜β１≦２）：β２（０＜β２≦２）となる場合がある
。また、酸化物半導体膜１０８ａ、１０８ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原
子数比］の金属酸化物ターゲットを用いる場合、酸化物半導体膜１０８ａ、１０８ｃは、
Ｉｎ：Ｇａ：Ｚｎ＝１：β３（１≦β３≦５）：β４（２≦β４≦６）となる場合がある
。また、酸化物半導体膜１０８ａ、１０８ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：６［原
子数比］の金属酸化物ターゲットを用いる場合、酸化物半導体膜１０８ａ、１０８ｃは、
Ｉｎ：Ｇａ：Ｚｎ＝１：β５（１≦β５≦５）：β６（４≦β６≦８）となる場合がある
。
また、トランジスタ１５０が有する酸化物半導体膜１０８ｃと、トランジスタ１５０Ａ
が有する酸化物半導体膜１０８ｃと、は図面において、導電膜１１２ａ、１１２ｂから露
出した領域の酸化物半導体膜が薄くなる、別言すると酸化物半導体膜の一部が凹部を有す
る形状について例示している。ただし、本発明の一態様はこれに限定されず、導電膜１１
２ａ、１１２ｂから露出した領域の酸化物半導体膜が凹部を有さなくてもよい。この場合
の一例を図１４（Ａ）（Ｂ）（Ｃ）（Ｄ）に示す。図１４（Ａ）（Ｂ）（Ｃ）（Ｄ）は、
半導体装置の一例を示す断面図である。なお、図１４（Ａ）（Ｂ）は、先に示すトランジ
スタ１５０の酸化物半導体膜１０８ｃが凹部を有さない構造であり、図１４（Ｃ）（Ｄ）
は、先に示すトランジスタ１５０Ａの酸化物半導体膜１０８ｃが凹部を有さない構造であ
る。
また、本実施の形態に係るトランジスタは、上記の構造のそれぞれを自由に組み合わせ
ることが可能である。
＜１−１２．半導体装置の作製方法＞
次に、本発明の一態様の半導体装置であるトランジスタ１００の作製方法について、図
１５乃至図１８を用いて説明する。
なお、図１５（Ａ）乃至図１５（Ｆ）、図１６（Ａ）乃至図１６（Ｆ）、図１７（Ａ）
乃至図１７（Ｆ）、及び図１８（Ａ）乃至図１８（Ｆ）は、半導体装置の作製方法を説明
する断面図である。また、図１５（Ａ）（Ｃ）（Ｅ）、図１６（Ａ）（Ｃ）（Ｅ）、図１
７（Ａ）（Ｃ）（Ｅ）、及び図１８（Ａ）（Ｃ）（Ｅ）は、チャネル長方向の断面図であ
り、図１５（Ｂ）（Ｄ）（Ｆ）、図１６（Ｂ）（Ｄ）（Ｆ）、図１７（Ｂ）（Ｄ）（Ｆ）
、及び図１８（Ｂ）（Ｄ）（Ｆ）は、チャネル幅方向の断面図である。
まず、基板１０２上に導電膜を形成し、該導電膜をリソグラフィ工程及びエッチング工
程を行い加工して、第１のゲート電極として機能する導電膜１０４を形成する。次に、導
電膜１０４上に第１のゲート絶縁膜として機能する絶縁膜１０６、１０７を形成する（図
１５（Ａ）（Ｂ）参照）。
本実施の形態では、基板１０２としてガラス基板を用い、第１のゲート電極として機能
する導電膜１０４として、厚さ１００ｎｍのタングステン膜をスパッタリング法により形
成する。また、絶縁膜１０６として厚さ４００ｎｍの窒化シリコン膜をＰＥＣＶＤ法によ
り形成し、絶縁膜１０７として厚さ５０ｎｍの酸化窒化シリコン膜をＰＥＣＶＤ法により
形成する。
なお、絶縁膜１０６としては、窒化シリコン膜の積層構造とすることができる。具体的
には、絶縁膜１０６を、第１の窒化シリコン膜と、第２の窒化シリコン膜と、第３の窒化
シリコン膜との３層積層構造とすることができる。該３層積層構造の一例としては、以下
のように形成することができる。
第１の窒化シリコン膜としては、例えば、流量２００ｓｃｃｍのシラン、流量２０００
ｓｃｃｍの窒素、及び流量１００ｓｃｃｍのアンモニアガスを原料ガスとしてＰＥ−ＣＶ
Ｄ装置の反応室に供給し、反応室内の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高
周波電源を用いて２０００Ｗの電力を供給して、厚さが５０ｎｍとなるように形成すれば
よい。
第２の窒化シリコン膜としては、流量２００ｓｃｃｍのシラン、流量２０００ｓｃｃｍ
の窒素、及び流量２０００ｓｃｃｍのアンモニアガスを原料ガスとしてＰＥＣＶＤ装置の
反応室に供給し、反応室内の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高周波電源
を用いて２０００Ｗの電力を供給して、厚さが３００ｎｍとなるように形成すればよい。
第３の窒化シリコン膜としては、流量２００ｓｃｃｍのシラン、及び流量５０００ｓｃ
ｃｍの窒素を原料ガスとしてＰＥＣＶＤ装置の反応室に供給し、反応室内の圧力を１００
Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて２０００Ｗの電力を供給して、厚
さが５０ｎｍとなるように形成すればよい。
なお、上記第１の窒化シリコン膜、第２の窒化シリコン膜、及び第３の窒化シリコン膜
形成時の基板温度は３５０℃以下とすることができる。
絶縁膜１０６を、窒化シリコン膜の３層の積層構造とすることで、例えば、導電膜１０
４に銅（Ｃｕ）を含む導電膜を用いる場合において、以下の効果を奏する。
第１の窒化シリコン膜は、導電膜１０４からの銅（Ｃｕ）元素の拡散を抑制することが
できる。第２の窒化シリコン膜は、水素を放出する機能を有し、ゲート絶縁膜として機能
する絶縁膜の耐圧を向上させることができる。第３の窒化シリコン膜は、第３の窒化シリ
コン膜からの水素放出が少なく、且つ第２の窒化シリコン膜からの放出される水素の拡散
を抑制することができる。
絶縁膜１０７としては、後に形成される酸化物半導体膜１０８（より具体的には、酸化
物半導体膜１０８ｂ）との界面特性を向上させるため、酸素を含む絶縁膜で形成されると
好ましい。
次に、絶縁膜１０７上に酸化物半導体膜１０８ｂ＿０及び酸化物半導体膜１０８ｃ＿０
を形成する（図１５（Ｃ）（Ｄ）（Ｅ）（Ｆ）参照）。
なお、図１５（Ｃ）（Ｄ）は、絶縁膜１０７上に酸化物半導体膜１０８ｂ＿０を形成す
る際の成膜装置内部の断面模式図である。図１５（Ｃ）（Ｄ）では、成膜装置としてスパ
ッタリング装置を用い、当該スパッタリング装置内部に設置されたターゲット１９１と、
ターゲット１９１の下方に形成されたプラズマ１９２とが、模式的に表されている。
まず、酸化物半導体膜１０８ｂ＿０を形成する際に、第１の酸素ガスを含む雰囲気にて
プラズマを放電させる。その際に、酸化物半導体膜１０８ｂ＿０の被形成面となる絶縁膜
１０７中に、酸素が添加される。また、酸化物半導体膜１０８ｂ＿０を形成する際に、第
１の酸素ガスの他に、不活性ガス（例えば、ヘリウムガス、アルゴンガス、キセノンガス
など）を混合させてもよい。
第１の酸素ガスとしては、少なくとも酸化物半導体膜１０８ｂ＿０を形成する際に含ま
れていればよく、酸化物半導体膜１０８ｂ＿０を形成する際の成膜ガス全体に占める第１
の酸素ガスの割合としては、０％を超えて１００％以下、好ましくは１０％以上１００％
以下、さらに好ましくは３０％以上１００％以下である。
なお、図１５（Ｃ）（Ｄ）において、絶縁膜１０７に添加される酸素または過剰酸素を
模式的に破線の矢印で表している。
なお、酸化物半導体膜１０８ｂ＿０と、酸化物半導体膜１０８ｃ＿０の形成時の基板温
度は、同じでも異なっていてもよい。ただし、酸化物半導体膜１０８ｂ＿０と、酸化物半
導体膜１０８ｃ＿０との、基板温度を同じとすることで、製造コストを低減することがで
きるため好適である。
例えば、酸化物半導体膜１０８を成膜する際の基板温度としては、室温以上３４０℃未
満、好ましくは室温以上３００℃以下、より好ましくは１００℃以上２５０℃以下、さら
に好ましくは１００℃以上２００℃以下である。酸化物半導体膜１０８を加熱して成膜す
ることで、酸化物半導体膜１０８の結晶性を高めることができる。一方で、基板１０２と
して、大型のガラス基板（例えば、第６世代乃至第１０世代）を用いる場合、酸化物半導
体膜１０８を成膜する際の基板温度を１５０℃以上３４０℃未満とした場合、基板１０２
が変形する（歪むまたは反る）場合がある。よって、大型のガラス基板を用いる場合にお
いては、酸化物半導体膜１０８の成膜する際の基板温度を１００℃以上１５０℃未満とす
ることで、ガラス基板の変形を抑制することができる。
また、スパッタリングガスの高純度化も必要である。例えば、スパッタリングガスとし
て用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、よ
り好ましくは−１００℃以下、より好ましくは−１２０℃以下にまで高純度化したガスを
用いることで酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる
。
また、スパッタリング法で酸化物半導体膜を成膜する場合、スパッタリング装置におけ
るチャンバーは、酸化物半導体膜にとって不純物となる水等を可能な限り除去すべくクラ
イオポンプのような吸着式の真空排気ポンプを用いて高真空（５×１０−７Ｐａから１×
１０−４Ｐａ程度まで）排気することが好ましい。または、ターボ分子ポンプとコールド
トラップを組み合わせて排気系からチャンバー内に気体、特に炭素または水素を含む気体
が逆流しないようにしておくことが好ましい。
また、酸化物半導体膜１０８ｂ＿０が形成された後、続けて、酸化物半導体膜１０８ｃ
＿０が、酸化物半導体膜１０８ｂ＿０上に形成される。なお、酸化物半導体膜１０８ｃ＿
０の形成時においては、第２の酸素ガスを含む雰囲気にてプラズマを放電させればよい。
なお、酸化物半導体膜１０８ｂ＿０を形成する際の第１の酸素ガスの割合と、酸化物半
導体膜１０８ｃ＿０を形成する際の第２の酸素ガスの割合とは同じでも異なっていてもよ
い。例えば、酸化物半導体膜１０８ｃ＿０を形成する際の成膜ガス全体に占める第２の酸
素ガスの割合としては、０％を超えて１００％以下、好ましくは１０％以上１００％以下
、さらに好ましくは３０％以上１００％以下である。
なお、酸化物半導体膜１０８ｃ＿０を形成する際に、第２の酸素ガスと、アルゴンガス
とを用いる場合、第２の酸素ガスの流量よりもアルゴンガスの流量を多くするのが好まし
い。アルゴンガスの流量を多くすることで、酸化物半導体膜１０８ｃ＿０を緻密な膜とす
ることができる。また、酸化物半導体膜１０８ｃ＿０を緻密な膜とするには、形成時の基
板温度を高くすればよい。酸化物半導体膜１０８ｃ＿０を形成する際の基板温度としては
、代表的には２５０℃以下、好ましくは、１５０℃以上１９０℃以下とすればよい。酸化
物半導体膜１０８ｃ＿０を緻密な膜とした場合、導電膜１１２ａ、１１２ｂに含まれる金
属元素を酸化物半導体膜１０８ｂ＿０側に入り込むのを抑制することができる。
本実施の形態では、Ｉｎ−Ｇａ−Ｚｎ金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：
２：４．１［原子数比］）を用いて、スパッタリング法により酸化物半導体膜１０８ｂ＿
０を形成し、その後真空中で連続して、Ｉｎ−Ｇａ−Ｚｎ金属酸化物ターゲット（Ｉｎ：
Ｇａ：Ｚｎ＝１：１：１．２［原子数比］）を用いて、スパッタリング法により酸化物半
導体膜１０８ｃ＿０を形成する。また、酸化物半導体膜１０８ｂ＿０の形成時の基板温度
を１７０℃とし、酸化物半導体膜１０８ｃ＿０の形成時の基板温度を１７０℃とする。ま
た、酸化物半導体膜１０８ｂ＿０の形成時の成膜ガスとしては、流量６０ｓｃｃｍの酸素
ガスと、流量１４０ｓｃｃｍのアルゴンガスと、を用いる。また、酸化物半導体膜１０８
ｃ＿０の形成時の成膜ガスとしては、流量１００ｓｃｃｍの酸素ガスと、流量１００ｓｃ
ｃｍのアルゴンガスと、を用いる。
次に、酸化物半導体膜１０８ｂ＿０及び酸化物半導体膜１０８ｃ＿０を所望の形状に加
工することで、島状の酸化物半導体膜１０８ｂ及び島状の酸化物半導体膜１０８ｃを形成
する（図１６（Ａ）（Ｂ）参照）。
次に、絶縁膜１０７及び酸化物半導体膜１０８上にソース電極及びドレイン電極となる
、導電膜１１２をスパッタリング法によって形成する（図１６（Ｃ）（Ｄ）参照）。
本実施の形態では、導電膜１１２として、厚さ５０ｎｍのタングステン膜と、厚さ４０
０ｎｍのアルミニウム膜とが順に積層された積層膜をスパッタリング法により成膜する。
なお、本実施の形態においては、導電膜１１２の２層の積層構造としたが、これに限定さ
れない。例えば、導電膜１１２として、厚さ５０ｎｍのタングステン膜と、厚さ４００ｎ
ｍのアルミニウム膜と、厚さ１００ｎｍのチタン膜とが順に積層された３層の積層構造と
してもよい。
次に、導電膜１１２を所望の形状に加工することで、それぞれ互いに分離された導電膜
１１２ａ、１１２ｂを形成する（図１６（Ｅ）（Ｆ）参照）。
なお、本実施の形態においては、ドライエッチング装置を用い、導電膜１１２を加工す
る。ただし、導電膜１１２の加工方法としては、これに限定されず、例えば、ウエットエ
ッチング装置を用いてもよい。なお、ウエットエッチング装置を用いて、導電膜１１２を
加工するよりも、ドライエッチング装置を用いて導電膜１１２を加工した方が、より微細
なパターンを形成することができる。一方で、ドライエッチング装置を用いて、導電膜１
１２を加工するよりも、ウエットエッチング装置を用いて導電膜１１２を加工した方が、
製造コストを低減することができる。
また、導電膜１１２ａ、１１２ｂの形成後に、酸化物半導体膜１０８（より具体的には
酸化物半導体膜１０８ｃ）の表面（バックチャネル側）を洗浄してもよい。当該洗浄方法
としては、例えば、リン酸等の薬液を用いた洗浄が挙げられる。リン酸等の薬液を用いて
洗浄を行うことで、酸化物半導体膜１０８ｃの表面に付着した不純物（例えば、導電膜１
１２ａ、１１２ｂに含まれる元素等）を除去することができる。なお、当該洗浄を必ずし
も行う必要はなく、場合によっては、洗浄を行わなくてもよい。
また、導電膜１１２ａ、１１２ｂを形成する工程、及び上記洗浄工程のいずれか一方ま
たは双方において、酸化物半導体膜１０８の導電膜１１２ａ、１１２ｂから露出した領域
が、薄くなる場合がある。
次に、酸化物半導体膜１０８、及び導電膜１１２ａ、１１２ｂ上に絶縁膜１１４、及び
絶縁膜１１６を形成する（図１７（Ａ）（Ｂ）参照）。
なお、絶縁膜１１４を形成した後、大気に曝すことなく、連続的に絶縁膜１１６を形成
することが好ましい。絶縁膜１１４を形成後、大気開放せず、原料ガスの流量、圧力、高
周波電力及び基板温度の一以上を調整して、絶縁膜１１６を連続的に形成することで、絶
縁膜１１４と絶縁膜１１６との界面において大気成分由来の不純物濃度を低減することが
できるとともに、絶縁膜１１４、１１６に含まれる酸素を酸化物半導体膜１０８に移動さ
せることが可能となり、酸化物半導体膜１０８の酸素欠損量を低減することが可能となる
。
例えば、絶縁膜１１４として、ＰＥＣＶＤ法を用いて、酸化窒化シリコン膜を形成する
ことができる。この場合、原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体
を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラ
ン、トリシラン、フッ化シラン等がある。酸化性気体としては、一酸化二窒素、二酸化窒
素等がある。また、上記の堆積性気体の流量に対して酸化性気体の流量を２０倍より大き
く１００倍未満、好ましくは４０倍以上８０倍以下とし、処理室内の圧力を１００Ｐａ未
満、好ましくは５０Ｐａ以下とするＰＥＣＶＤ法を用いることで、絶縁膜１１４が、窒素
を含み、且つ欠陥量の少ない絶縁膜となる。
本実施の形態においては、絶縁膜１１４として、基板１０２を保持する温度を２２０℃
とし、流量５０ｓｃｃｍのシラン及び流量２０００ｓｃｃｍの一酸化二窒素を原料ガスと
し、処理室内の圧力を２０Ｐａとし、平行平板電極に供給する高周波電力を１３．５６Ｍ
Ｈｚ、１００Ｗ（電力密度としては１．６×１０−２Ｗ／ｃｍ２）とするＰＥＣＶＤ法を
用いて、酸化窒化シリコン膜を形成する。
絶縁膜１１６としては、ＰＥＣＶＤ装置の真空排気された処理室内に載置された基板を
１８０℃以上３５０℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力
を１００Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００Ｐａ以上２００Ｐａ以下とし
、処理室内に設けられる電極に０．１７Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下、さらに好
ましくは０．２５Ｗ／ｃｍ２以上０．３５Ｗ／ｃｍ２以下の高周波電力を供給する条件に
より、酸化シリコン膜または酸化窒化シリコン膜を形成する。
絶縁膜１１６の成膜条件として、上記圧力の反応室において上記パワー密度の高周波電
力を供給することで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し
、原料ガスの酸化が進むため、絶縁膜１１６中における酸素含有量が化学量論的組成より
も多くなる。一方、基板温度が、上記温度で形成された膜では、シリコンと酸素の結合力
が弱いため、後の工程の加熱処理により膜中の酸素の一部が脱離する。この結果、化学量
論的組成を満たす酸素よりも多くの酸素を含み、加熱により酸素の一部が脱離する酸化物
絶縁膜を形成することができる。
なお、絶縁膜１１６の形成工程において、絶縁膜１１４が酸化物半導体膜１０８の保護
膜となる。したがって、酸化物半導体膜１０８へのダメージを低減しつつ、パワー密度の
高い高周波電力を用いて絶縁膜１１６を形成することができる。
なお、絶縁膜１１６の成膜条件において、酸化性気体に対するシリコンを含む堆積性気
体の流量を増加することで、絶縁膜１１６の欠陥量を低減することが可能である。代表的
には、ＥＳＲ測定により、シリコンのダングリングボンドに由来するｇ＝２．００１に現
れる信号のスピン密度が６×１０１７ｓｐｉｎｓ／ｃｍ３未満、好ましくは３×１０１７
ｓｐｉｎｓ／ｃｍ３以下、好ましくは１．５×１０１７ｓｐｉｎｓ／ｃｍ３以下である欠
陥量の少ない酸化物絶縁膜を形成することができる。この結果、トランジスタ１００の信
頼性を高めることができる。
また、絶縁膜１１４、１１６を成膜した後に、加熱処理（以下、第１の加熱処理とする
）を行うと好適である。第１の加熱処理により、絶縁膜１１４、１１６に含まれる窒素酸
化物を低減することができる。または、第１の加熱処理により、絶縁膜１１４、１１６に
含まれる酸素の一部を酸化物半導体膜１０８に移動させ、酸化物半導体膜１０８に含まれ
る酸素欠損量を低減することができる。
第１の加熱処理の温度は、代表的には、４００℃未満、好ましくは３７５℃未満、さら
に好ましくは、１５０℃以上３５０℃以下とする。第１の加熱処理は、窒素、酸素、超乾
燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ
以下の空気）、または希ガス（アルゴン、ヘリウム等）の雰囲気下で行えばよい。なお、
上記窒素、酸素、超乾燥空気、または希ガスに水素、水等が含まれないことが好ましい該
加熱処理には、電気炉、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）等を用い
ることができる。
次に、絶縁膜１１６上にリソグラフィ工程によりマスクを形成し、絶縁膜１１４、１１
６の所望の領域に開口部１５２ａを形成する。なお、開口部１５２ａは、導電膜１１２ｂ
に達するように形成される（図１７（Ｃ）（Ｄ）参照）。
次に、開口部１５２ａを覆うように、絶縁膜１１６上に酸化物半導体膜１２０を形成す
る（図１７（Ｅ）（Ｆ）及び図１８（Ａ）（Ｂ）参照）。
なお、図１７（Ｅ）（Ｆ）は、絶縁膜１１６上に酸化物半導体膜１２０を形成する際の
、成膜装置内部の断面模式図である。図１７（Ｅ）（Ｆ）では、成膜装置としてスパッタ
リング装置を用い、当該スパッタリング装置内部に設置されたターゲット１９３と、ター
ゲット１９３の下方に形成されたプラズマ１９４とが、模式的に表されている。
まず、酸化物半導体膜１２０を形成する際に、第３の酸素ガスを含む雰囲気にてプラズ
マを放電させる。その際に、酸化物半導体膜１２０の被形成面となる絶縁膜１１６中に、
酸素が添加される。また、酸化物半導体膜１２０を形成する際に、第３の酸素ガスの他に
、不活性ガス（例えば、ヘリウムガス、アルゴンガス、キセノンガスなど）を混合させて
もよい。例えば、アルゴンガスと、第３の酸素ガスと、を用い、アルゴンガスの流量より
も第３の酸素ガスの流量を多くするのが好ましい。第３の酸素ガスの流量を多くすること
で、好適に絶縁膜１１６に酸素を添加することができる。一例としては、酸化物半導体膜
１２０の形成条件としては、成膜ガス全体に占める第３の酸素ガスの割合を、５０％以上
１００％以下、好ましくは、８０％以上１００％以下とすればよい。
なお、図１７（Ｅ）（Ｆ）において、絶縁膜１１６に添加される酸素または過剰酸素を
模式的に破線の矢印で表している。
また、酸化物半導体膜１２０を成膜する際の基板温度としては、室温以上３４０℃未満
、好ましくは室温以上３００℃以下、より好ましくは１００℃以上２５０℃以下、さらに
好ましくは１００℃以上２００℃以下である。酸化物半導体膜１２０を加熱して成膜する
ことで、酸化物半導体膜１２０の結晶性を高めることができる。一方で、基板１０２とし
て、大型のガラス基板（例えば、第６世代乃至第１０世代）を用いる場合、酸化物半導体
膜１２０を成膜する際の基板温度を１５０℃以上３４０℃未満とした場合、基板１０２が
変形する（歪むまたは反る）場合がある。よって、大型のガラス基板を用いる場合におい
ては、酸化物半導体膜１２０の成膜する際の基板温度を１００℃以上１５０℃未満とする
ことで、ガラス基板の変形を抑制することができる。
本実施の形態では、Ｉｎ−Ｇａ−Ｚｎ金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：
２：４．１［原子数比］）を用いて、スパッタリング法により酸化物半導体膜１２０を形
成する。また、酸化物半導体膜１２０の形成時の基板温度を１７０℃とする。また、酸化
物半導体膜１２０の形成時の成膜ガスとしては、流量１００ｓｃｃｍの酸素ガスを用いる
。
酸化物半導体膜１２０としては、上記の組成に限定されず、例えば、先に記載の酸化物
半導体膜（例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝１
：３：２［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、Ｉｎ：Ｇａ：Ｚｎ
＝１：３：６［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］、Ｉｎ：Ｇａ：
Ｚｎ＝４：２：３［原子数比］など）を用いてもよい。
酸化物半導体膜１２０を第３の酸素ガスを含む雰囲気にて形成することによって、絶縁
膜１１６の表面近傍に酸素、または過剰酸素を含ませることができる。
次に、酸化物半導体膜１２０を所望の形状に加工することで、島状の酸化物半導体膜１
２０ａ、及び島状の酸化物半導体膜１２０ｂを形成する（図１８（Ｃ）（Ｄ）参照）。
次に、絶縁膜１１６、及び酸化物半導体膜１２０ａ、１２０ｂ上に絶縁膜１１８を形成
する（図１８（Ｅ）（Ｆ）参照）。
絶縁膜１１８は、水素及び窒素のいずれか一方または双方を有する。絶縁膜１１８とし
ては、例えば、窒化シリコン膜を用いると好適である。また、絶縁膜１１８としては、例
えば、スパッタリング法またはＰＥＣＶＤ法を用いて形成することができる。例えば、絶
縁膜１１８をＰＥＣＶＤ法で成膜する場合、基板温度は４００℃未満、好ましくは３７５
℃未満、さらに好ましくは１８０℃以上３５０℃以下である。絶縁膜１１８を成膜する場
合の基板温度を、上述の範囲にすることで、緻密な膜を形成できるため好ましい。また、
絶縁膜１１８を成膜する場合の基板温度を、上述の範囲にすることで、絶縁膜１１４、１
１６中の酸素または過剰酸素を、酸化物半導体膜１０８に移動させることが可能となる。
また、絶縁膜１１８形成後に、先に記載の第１の加熱処理と同等の加熱処理（以下、第
２の加熱処理とする）を行ってもよい。このように、酸化物半導体膜１２０の成膜の際に
、絶縁膜１１６に酸素を添加した後に、４００℃未満、好ましくは３７５℃未満、さらに
好ましくは１８０℃以上３５０℃以下の温度で、加熱処理を行うことで、絶縁膜１１６中
の酸素または過剰酸素を酸化物半導体膜１０８（特に酸化物半導体膜１０８ｂ）中に移動
させ、酸化物半導体膜１０８中の酸素欠損を補填することができる。この結果、酸化物半
導体膜１０８の表面近傍に酸素濃度が多い領域を形成することができる。
ここで、酸化物半導体膜１０８中に移動する酸素について、図１９を用いて説明を行う
。図１９は、絶縁膜１１８成膜時の基板温度（代表的には３７５℃未満）、または絶縁膜
１１８の形成後の第２の加熱処理（代表的には３７５℃未満）によって、酸化物半導体膜
１０８中に移動する酸素を表すモデル図である。なお、図１９中において、酸化物半導体
膜１０８中に示す酸素（酸素ラジカル、酸素原子、または酸素分子）を破線の矢印で表し
ている。
図１９に示す酸化物半導体膜１０８は、酸化物半導体膜１０８に接する膜（ここでは、
絶縁膜１０７、及び絶縁膜１１４）から酸素が移動することで、酸素欠損が補填される。
特に、本発明の一態様の半導体装置において、酸化物半導体膜１０８ｂのスパッタリング
成膜時に、酸素ガスを用い、絶縁膜１０７中に酸素を添加するため、絶縁膜１０７は過剰
酸素領域を有する。また、酸化物半導体膜１２０のスパッタリング成膜時に、酸素ガスを
用い、絶縁膜１１６中に酸素を添加するため、絶縁膜１１６は過剰酸素領域を有する。よ
って、該過剰酸素領域を有する絶縁膜に挟まれた酸化物半導体膜１０８は、酸素欠損が好
適に補填される。
また、絶縁膜１０７の下方には、絶縁膜１０６が設けられており、絶縁膜１１４、１１
６の上方には、絶縁膜１１８が設けられている。絶縁膜１０６、１１８を酸素透過性が低
い材料、例えば、窒化シリコン等により形成することで、絶縁膜１０７、１１４、１１６
中に含まれる酸素を酸化物半導体膜１０８側に閉じ込めることができるため、好適に酸化
物半導体膜１０８中に形成されうる酸素欠損に酸素を移動させることが可能となる。
また、酸化物半導体膜１０８の側端部は、第１のゲート電極として機能する導電膜１０
４と、第２のゲート電極として機能する酸化物半導体膜１２０ｂと、により電気的に覆わ
れている。したがって、酸素欠損が低減された酸化物半導体膜１０８を、さらに上下の電
極によって電気的に覆うことにより、信頼性の高い半導体装置を実現することができる。
また、絶縁膜１１８は、を水素及び窒素のいずれか一方または双方を有する。そのため
、絶縁膜１１８を形成することで、絶縁膜１１８に接する酸化物半導体膜１２０ａ、１２
０ｂは、水素及び窒素のいずれか一方または双方が添加されることで、キャリア密度が高
くなり、酸化物導電膜として機能することができる。
また、絶縁膜１１８としてＰＥＣＶＤ法により窒化シリコン膜を形成する場合、シリコ
ンを含む堆積性気体、窒素、及びアンモニアを原料ガスとして用いることが好ましい。窒
素と比較して少量のアンモニアを用いることで、プラズマ中でアンモニアが解離し、活性
種が発生する。該活性種が、シリコンを含む堆積性気体に含まれるシリコン及び水素の結
合、及び窒素の三重結合を切断する。この結果、シリコン及び窒素の結合が促進され、シ
リコン及び水素の結合が少なく、欠陥が少なく、緻密な窒化シリコン膜を形成することが
できる。一方、窒素に対するアンモニアの量が多いと、シリコンを含む堆積性気体及び窒
素の分解が進まず、シリコン及び水素結合が残存してしまい、欠陥が増大した、且つ粗な
窒化シリコン膜が形成されてしまう。これらのため、原料ガスにおいて、アンモニアに対
する窒素の流量比を５倍以上５０倍以下、１０倍以上５０倍以下とすることが好ましい。
本実施の形態においては、絶縁膜１１８として、ＰＥＣＶＤ装置を用いて、シラン、窒
素、及びアンモニアを原料ガスとして用いて、厚さ５０ｎｍの窒化シリコン膜を形成する
。流量は、シランが５０ｓｃｃｍ、窒素が５０００ｓｃｃｍであり、アンモニアが１００
ｓｃｃｍである。処理室の圧力を１００Ｐａ、基板温度を３５０℃とし、２７．１２ＭＨ
ｚの高周波電源を用いて１０００Ｗの高周波電力を平行平板電極に供給する。ＰＥＣＶＤ
装置は電極面積が６０００ｃｍ２である平行平板型のＰＥＣＶＤ装置であり、供給した電
力を単位面積あたりの電力（電力密度）に換算すると１．７×１０−１Ｗ／ｃｍ２である
。
なお、本実施の形態においては、絶縁膜１１８から酸化物半導体膜１２０ａ、１２０ｂ
中に水素または窒素を添加し、酸化物半導体膜１２０ａ、１２０ｂのキャリア密度を増加
させる方法について例示したが、これに限定されない。例えば、酸化物半導体膜１２０ａ
、１２０ｂに対し、不純物元素の添加処理を行うことで、酸化物半導体膜１２０ａ、１２
０ｂのキャリア密度を増加させてもよい。
上記不純物元素としては、代表的には、水素、ホウ素、炭素、窒素、フッ素、アルミニ
ウム、シリコン、リン、塩素、希ガス元素等がある。希ガス元素の代表例としては、ヘリ
ウム、ネオン、アルゴン、クリプトン及びキセノンがある。不純物元素が酸化物半導体膜
に添加されると、酸化物半導体膜中の金属元素及び酸素の結合が切断され、酸素欠損が形
成される。または、不純物元素が酸化物半導体膜に添加されると、酸化物半導体膜中の金
属元素と結合していた酸素が不純物元素と結合し、金属元素から酸素が脱離され、酸素欠
損が形成される。これらの結果、酸化物半導体膜においてキャリア密度が増加し、導電性
が高くなる。
以上の工程で図５（Ｂ）（Ｃ）に示すトランジスタ１００を作製することができる。
なお、トランジスタ１００は、ボトムゲート構造のトランジスタであるため、例えば、
アモルファスシリコンの製造ラインを転用することで、設備投資がない、あるいは極めて
少ない設備投資で製造することができる。
また、トランジスタ１００の全ての作製工程において、基板温度を４００℃未満、好ま
しくは３７５℃未満、さらに好ましくは１８０℃以上３５０℃以下とすることで、大面積
の基板を用いても基板の変形（歪みまたは反り）を極めて少なくすることができるため好
適である。なお、トランジスタ１００の作製工程において、基板温度が高くなる工程とし
ては、代表的には、絶縁膜１０６、１０７の成膜時の基板温度（４００℃未満、好ましく
は２５０℃以上３５０℃以下）、酸化物半導体膜１０８の成膜時の基板温度（室温以上３
４０℃未満、好ましくは１００℃以上２００℃以下、さらに好ましくは１００℃以上１５
０℃未満）、絶縁膜１１６、１１８の成膜時の基板温度（４００℃未満、好ましくは３７
５℃未満、さらに好ましくは１８０℃以上３５０℃以下）、第１の加熱処理または第２の
加熱処理（４００℃未満、好ましくは３７５℃未満、さらに好ましくは１８０℃以上３５
０℃以下）などが挙げられる。
また、上記の作製方法においては、絶縁膜１１６上に、酸化物半導体膜１２０を形成し
、酸化物半導体膜１２０形成時に、絶縁膜１１６中に酸素を添加する構成について例示し
たが、これに限定されない。
例えば、図２０及び図２１に示す作製方法としてもよい。なお、図２０（Ａ）乃至図２
０（Ｆ）、及び図２１（Ａ）乃至図２１（Ｄ）は、半導体装置の作製方法を説明する断面
図である。また、図２０（Ａ）（Ｃ）（Ｅ）及び図２１（Ａ）（Ｃ）は、チャネル長方向
の断面図であり、図２０（Ｂ）（Ｄ）（Ｆ）及び図２１（Ｂ）（Ｄ）は、チャネル幅方向
の断面図である。
まず、図１６（Ｅ）（Ｆ）までの工程を行い、その後、酸化物半導体膜１０８及び導電
膜１１２ａ、１１２ｂ上に絶縁膜１１４、１１６を形成する（図２０（Ａ）（Ｂ）参照）
。
また、絶縁膜１１４、１１６を成膜した後に、第１の加熱処理を行うと好適である。第
１の加熱処理により、絶縁膜１１４、１１６に含まれる窒素酸化物を低減することができ
る。また、第１の加熱処理により、絶縁膜１１４、１１６に含まれる酸素の一部を酸化物
半導体膜１０８に移動させ、酸化物半導体膜１０８に含まれる酸素欠損量を低減すること
ができる。
次に、絶縁膜１１６上に酸化物半導体膜１２０を形成し、酸化物半導体膜１２０を介し
て、絶縁膜１１６、１１４、または酸化物半導体膜１０８に酸素１４０を添加する（図２
０（Ｃ）（Ｄ）参照）。
なお、図２０（Ｃ）（Ｄ）において、絶縁膜１１４または絶縁膜１１６中に添加される
酸素を模式的に破線の矢印で示している。酸化物半導体膜１２０を介して、絶縁膜１１６
中に酸素１４０を添加することで、絶縁膜１１６の表面近傍に多くの酸素を添加すること
ができる。
また、酸化物半導体膜１２０を介して絶縁膜１１６に酸素１４０を添加する方法として
は、イオンドーピング法、イオン注入法、プラズマ処理法等がある。また、酸素１４０を
添加する装置または添加する条件によっては、絶縁膜１１６の下方に位置する絶縁膜１１
４、または酸化物半導体膜１０８にも酸素１４０を添加できる場合がある。また、酸素１
４０としては、過剰酸素または酸素ラジカル等が挙げられる。また、酸素１４０を添加す
る際に、基板側にバイアスを印加することで効果的に酸素１４０を絶縁膜１１６に添加す
ることができる。上記バイアスとしては、例えば、アッシング装置を用い、当該アッシン
グ装置に印加するバイアスの電力密度を１Ｗ／ｃｍ２以上５Ｗ／ｃｍ２以下とすればよい
。絶縁膜１１６上に酸化物半導体膜１２０を設けて酸素１４０を添加することで、酸化物
半導体膜１２０が絶縁膜１１６から酸素が脱離することを抑制する保護膜として機能する
。このため、絶縁膜１１６により多くの酸素を添加することができる。
また、酸化物半導体膜１２０を介して絶縁膜１１６に酸素１４０を添加した後に、加熱
処理（第２の加熱処理）を行ってもよい。第２の加熱処理としては、先に記載の第１の加
熱処理と同様とすることができる。
次に、酸化物半導体膜１２０を除去し、絶縁膜１１６の表面を露出させた後に、絶縁膜
１１６上に絶縁膜１１８を形成する（図２０（Ｅ）（Ｆ）参照）。
なお、酸化物半導体膜１２０を除去する際に、絶縁膜１１６の一部も除去される場合が
ある。また、酸化物半導体膜１２０の除去方法としては、ドライエッチング法、ウエット
エッチング法、またはドライエッチング法とウエットエッチング法を組み合わせる方法等
が挙げられる。本実施の形態においては、ウエットエッチング法を用いて、酸化物半導体
膜１２０を除去する。酸化物半導体膜１２０の除去方法として、ウエットエッチング法を
用いる方が、製造コストを抑制できるため好適である。
絶縁膜１１８としては、例えば、スパッタリング法またはＰＥＣＶＤ法を用いて形成す
ることができる。例えば、絶縁膜１１８をＰＥＣＶＤ法で成膜する場合、基板温度は４０
０℃未満、好ましくは３７５℃未満、さらに好ましくは１８０℃以上３５０℃以下である
。絶縁膜１１８を成膜する場合の基板温度を、上述の範囲にすることで、緻密な膜を形成
できるため好ましい。また、絶縁膜１１８を成膜する場合の基板温度を、上述の範囲にす
ることで、絶縁膜１１４、１１６中の酸素または過剰酸素を、酸化物半導体膜１０８に移
動させることが可能となる。
また、絶縁膜１１８形成後に、先に記載の第２の加熱処理と同等の加熱処理（第３の加
熱処理）を行ってもよい。酸素１４０を絶縁膜１１６に添加した後に、４００℃未満、好
ましくは３７５℃未満、さらに好ましくは１８０℃以上３５０℃以下の温度で、加熱処理
を行うことで、絶縁膜１１６中の酸素または過剰酸素を酸化物半導体膜１０８（特に酸化
物半導体膜１０８ｂ）中に移動させ、酸化物半導体膜１０８中の酸素欠損を補填すること
ができる。
次に、絶縁膜１１８上にリソグラフィ工程によりマスクを形成し、絶縁膜１１４、１１
６、１１８の所望の領域に開口部１５２ａを形成する。また、絶縁膜１１８上にリソグラ
フィ工程によりマスクを形成し、絶縁膜１０６、１０７、１１４、１１６、１１８の所望
の領域に開口部１５２ｂ、１５２ｃを形成する。なお、開口部１５２ａは、導電膜１１２
ｂに達するように形成される。また、開口部１５２ｂ、１５２ｃは、それぞれ導電膜１０
４に達するように形成される（図２１（Ａ）（Ｂ）参照）。
なお、開口部１５２ａと、開口部１５２ｂ、１５２ｃとを、同じ工程で形成してもよく
、異なる工程で形成してもよい。開口部１５２ａと、開口部１５２ｂ、１５２ｃとを、同
じ工程で形成する場合、例えば、グレートーンマスクまたはハーフトーンマスクを用いて
形成することができる。また、開口部１５２ｂ、１５２ｃを複数回に分けて形成してもよ
い。例えば、最初に絶縁膜１０６、１０７に開口部を形成しておき、その後、当該開口部
上の絶縁膜１１４、１１６、１１８を開口すればよい。
次に、開口部１５２ａ、１５２ｂ、１５２ｃを覆うように絶縁膜１１８上に導電膜を形
成し、当該導電膜を所望の形状に加工することで、酸化物半導体膜１２０ａ、１２０ｂを
形成する（図２１（Ｃ）（Ｄ）参照。）
以上の工程でトランジスタを作製することができる。なお、図２１（Ｃ）（Ｄ）に示す
断面図は、先に示すトランジスタ１５０の変形例である、トランジスタ１５０Ｂの断面図
も兼ねている。
なお、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み
合わせて用いることができる。
（実施の形態２）
本実施の形態においては、酸化物半導体の構造等について、図２２乃至図３１を参照し
て説明する。
＜２−１．酸化物半導体の構造＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けら
れる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ
Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物
半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ ｌ
ｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物
半導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−
ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳなどがある。
非晶質構造の定義としては、一般に、準安定状態で固定化していないこと、等方的であ
って不均質構造を持たないことなどが知られている。また、結合角度が柔軟であり、短距
離秩序性は有するが、長距離秩序性を有さない構造と言い換えることもできる。
逆の見方をすると、本質的に安定な酸化物半導体の場合、完全な非晶質（ｃｏｍｐｌｅ
ｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体と呼ぶことはできない。また、等方的でな
い（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化
物半導体と呼ぶことはできない。ただし、ａ−ｌｉｋｅ ＯＳは、微小な領域において周
期構造を有するものの、鬆（ボイドともいう。）を有し、不安定な構造である。そのため
、物性的には非晶質酸化物半導体に近いといえる。
本発明の一態様の酸化物半導体膜においては、特に上述した酸化物半導体の中でも、Ｃ
ＡＡＣ−ＯＳが好ましい。酸化物半導体膜をＣＡＡＣ−ＯＳとすることで、酸化物半導体
膜の結晶性を高め、酸化物半導体膜中の不純物、酸素欠損、あるいは欠陥準位密度を低減
することができる。
＜２−２．ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物
半導体の一つである。
ＴＥＭによって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能
ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高
分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう
。）を明確に確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因す
る電子移動度の低下が起こりにくいといえる。
以下では、ＴＥＭによって観察したＣＡＡＣ−ＯＳについて説明する。図２２（Ａ）に
、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。
高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏ
ｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を
、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像の取得は、例えば、
日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって行う
ことができる。
図２２（Ａ）の領域（１）を拡大したＣｓ補正高分解能ＴＥＭ像を図２２（Ｂ）に示す
。図２２（Ｂ）より、ペレットにおいて、金属原子が層状に配列していることを確認でき
る。金属原子の各層の配列は、ＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）
または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
図２２（Ｂ）に示すように、ＣＡＡＣ−ＯＳは特徴的な原子配列を有する。図２２（Ｃ
）は、特徴的な原子配列を、補助線で示したものである。図２２（Ｂ）および図２２（Ｃ
）より、ペレット一つの大きさは１ｎｍ以上３ｎｍ以下程度であり、ペレットとペレット
との傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。したがって、
ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、Ｃ
ＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ
）を有する酸化物半導体と呼ぶこともできる。
ここで、Ｃｓ補正高分解能ＴＥＭ像をもとに、基板５１２０上のＣＡＡＣ−ＯＳのペレ
ット５１００の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造
となる（図２２（Ｄ）参照）。図２２（Ｃ）で観察されたペレットとペレットとの間で傾
きが生じている箇所は、図２２（Ｄ）に示す領域５１６１に相当する。
また、図２３（Ａ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣ
ｓ補正高分解能ＴＥＭ像を示す。図２３（Ａ）の領域（１）、領域（２）および領域（３
）を拡大したＣｓ補正高分解能ＴＥＭ像を、それぞれ図２３（Ｂ）、図２３（Ｃ）および
図２３（Ｄ）に示す。図２３（Ｂ）、図２３（Ｃ）および図２３（Ｄ）より、ペレットは
、金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。しか
しながら、異なるペレット間で、金属原子の配列に規則性は見られない。
次に、ＸＲＤによって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺ
ｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解
析を行うと、図２４（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる場
合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから
、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向
を向いていることが確認できる。
なお、ＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１
°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°
近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれること
を示している。より好ましいＣＡＡＣ−ＯＳは、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造
解析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。
一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａ
ｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、Ｉ
ｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳの場合は、２θを５
６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析
（φスキャン）を行っても、図２４（Ｂ）に示すように明瞭なピークは現れない。これに
対し、ＩｎＧａＺｎＯ４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφ
スキャンした場合、図２４（Ｃ）に示すように（１１０）面と等価な結晶面に帰属される
ピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは
、ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａ
ＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、試料面に平行にプローブ径が３００ｎｍ
の電子線を入射させると、図２５（Ａ）に示すような回折パターン（制限視野透過電子回
折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４
の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても
、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に
略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプロー
ブ径が３００ｎｍの電子線を入射させたときの回折パターンを図２５（Ｂ）に示す。図２
５（Ｂ）より、リング状の回折パターンが確認される。したがって、電子回折によっても
、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる
。なお、図２５（Ｂ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面お
よび（１００）面などに起因すると考えられる。また、図２５（Ｂ）における第２リング
は（１１０）面などに起因すると考えられる。
上述したように、ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の
結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、逆の見方をす
るとＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金
属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸
素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列
を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、
二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列
を乱し、結晶性を低下させる要因となる。
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合が
ある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャ
リア発生源となる場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップと
なる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体で
ある。具体的には、キャリア密度を８×１０１１／ｃｍ３未満、好ましくは１×１０１１
／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ
３以上とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純
度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低
い。即ち、安定な特性を有する酸化物半導体であるといえる。
＜２−３．ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
ｎｃ−ＯＳは、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明
確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は
、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の大きさであることが多い。な
お、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸
化物半導体と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界
を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレット
と起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと
呼ぶ場合がある。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペ
レット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。し
たがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導
体と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、ペレットよりも大きい径の
Ｘ線を用いた場合、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークは
検出されない。また、ｎｃ−ＯＳに対し、ペレットよりも大きいプローブ径（例えば５０
ｎｍ以上）の電子線を用いる電子回折を行うと、ハローパターンのような回折パターンが
観測される。一方、ｎｃ−ＯＳに対し、ペレットの大きさと近いかペレットより小さいプ
ローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、
ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高
い領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測され
る場合がある。
このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ
−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有
する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌ
ｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため
、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くな
る。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのた
め、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
＜２−４．ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物
半導体である。
ａ−ｌｉｋｅ ＯＳは、高分解能ＴＥＭ像において鬆が観察される場合がある。また、
高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認
することのできない領域と、を有する。
鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋ
ｅ ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すた
め、電子照射による構造の変化を示す。
電子照射を行う試料として、ａ−ｌｉｋｅ ＯＳ（試料Ａと表記する。）、ｎｃ−ＯＳ
（試料Ｂと表記する。）およびＣＡＡＣ−ＯＳ（試料Ｃと表記する。）を準備する。いず
れの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試
料は、いずれも結晶部を有することがわかる。
なお、どの部分を一つの結晶部と見なすかの判定は、以下のように行えばよい。例えば
、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層
を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。こ
れらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度
であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、格子縞
の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と
見なすことができる。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図２６は、各試料の結晶部（２２箇所から４５箇所）の平均の大きさを調査した例であ
る。ただし、上述した格子縞の長さを結晶部の大きさとしている。図２６より、ａ−ｌｉ
ｋｅ ＯＳは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体
的には、図２６中に（１）で示すように、ＴＥＭによる観察初期においては１．２ｎｍ程
度の大きさだった結晶部（初期核ともいう。）が、累積照射量が４．２×１０８ｅ−／ｎ
ｍ２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−Ｏ
ＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−
／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、
図２６中の（２）および（３）で示すように、電子の累積照射量によらず、ｎｃ−ＯＳお
よびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．４ｎｍ程度および２．１ｎｍ程度
であることがわかる。
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合が
ある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとん
ど見られないことがわかる。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−
ＯＳと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比
べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結
晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡ
Ｃ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結
晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、
菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よ
って、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体におい
て、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。ま
た、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において
、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ
３未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異な
る単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積も
ることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わ
せる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少な
い種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。
なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ
、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
＜２−５．ＣＡＡＣ−ＯＳの成膜方法＞
以下では、ＣＡＡＣ−ＯＳの成膜方法の一例について説明する。
図２７は、成膜室内の模式図である。ＣＡＡＣ−ＯＳは、スパッタリング法により成膜
することができる。
図２７に示すように、基板５２２０とターゲット５２３０とは向かい合うように配置し
ている。基板５２２０とターゲット５２３０との間にはプラズマ５２４０がある。また、
基板５２２０の下部には加熱機構５２６０が設けられている。図示しないが、ターゲット
５２３０は、バッキングプレートに接着されている。バッキングプレートを介してターゲ
ット５２３０と向かい合う位置には、複数のマグネットが配置される。マグネットの磁場
を利用して成膜速度を高めるスパッタリング法は、マグネトロンスパッタリング法と呼ば
れる。
基板５２２０とターゲット５２３０との距離ｄ（ターゲット−基板間距離（Ｔ−Ｓ間距
離）ともいう。）は０．０１ｍ以上１ｍ以下、好ましくは０．０２ｍ以上０．５ｍ以下と
する。成膜室内は、ほとんどが成膜ガス（例えば、酸素、アルゴン、または酸素を５体積
％以上の割合で含む混合ガス）で満たされ、０．０１Ｐａ以上１００Ｐａ以下、好ましく
は０．１Ｐａ以上１０Ｐａ以下に制御される。ここで、ターゲット５２３０に一定以上の
電圧を印加することで、放電が始まり、プラズマ５２４０が確認される。なお、ターゲッ
ト５２３０の近傍には磁場によって、高密度プラズマ領域が形成される。高密度プラズマ
領域では、成膜ガスがイオン化することで、イオン５２０１が生じる。イオン５２０１は
、例えば、酸素の陽イオン（Ｏ＋）やアルゴンの陽イオン（Ａｒ＋）などである。
ターゲット５２３０は、複数の結晶粒を有する多結晶構造を有し、いずれかの結晶粒に
は劈開面が含まれる。一例として、図２８に、ターゲット５２３０に含まれるＩｎＭＺｎ
Ｏ４（元素Ｍは、例えばＡｌ、Ｇａ、ＹまたはＳｎ）の結晶構造を示す。なお、図２８（
Ａ）は、ｂ軸に平行な方向から観察した場合のＩｎＭＺｎＯ４の結晶構造である。ＩｎＭ
ＺｎＯ４の結晶では、酸素原子が負の電荷を有することにより、近接する二つのＭ−Ｚｎ
−Ｏ層の間に斥力が生じている。そのため、ＩｎＭＺｎＯ４の結晶は、近接する二つのＭ
−Ｚｎ−Ｏ層の間に劈開面を有する。
高密度プラズマ領域で生じたイオン５２０１は、電界によってターゲット５２３０側に
加速され、やがてターゲット５２３０と衝突する。このとき、劈開面から平板状またはペ
レット状のスパッタ粒子であるペレット５２００が剥離する（図２７参照）。ペレット５
２００は、図２８（Ａ）に示す二つの劈開面に挟まれた部分である。よって、ペレット５
２００のみ抜き出すと、その断面は図２８（Ｂ）のようになり、上面は図２８（Ｃ）のよ
うになることがわかる。なお、ペレット５２００は、イオン５２０１の衝突の衝撃によっ
て、構造に歪みが生じる場合がある。
ペレット５２００は、三角形、例えば正三角形の平面を有する平板状またはペレット状
のスパッタ粒子である。または、ペレット５２００は、六角形、例えば正六角形の平面を
有する平板状またはペレット状のスパッタ粒子である。ただし、ペレット５２００の形状
は、三角形、六角形に限定されない、例えば、三角形が複数個合わさった形状となる場合
がある。例えば、三角形（例えば、正三角形）が２個合わさった四角形（例えば、ひし形
）となる場合もある。
ペレット５２００は、成膜ガスの種類などに応じて厚さが決定する。例えば、ペレット
５２００は、厚さを０．４ｎｍ以上１ｎｍ以下、好ましくは０．６ｎｍ以上０．８ｎｍ以
下とする。また、例えば、ペレット５２００は、幅を１ｎｍ以上１００ｎｍ以下、好まし
くは２ｎｍ以上５０ｎｍ以下、さらに好ましくは３ｎｍ以上３０ｎｍ以下とする。例えば
、Ｉｎ−Ｍ−Ｚｎ酸化物を有するターゲット５２３０にイオン５２０１を衝突させる。そ
うすると、Ｍ−Ｚｎ−Ｏ層、Ｉｎ−Ｏ層およびＭ−Ｚｎ−Ｏ層の３層を有するペレット５
２００が剥離する。なお、ペレット５２００の剥離に伴い、ターゲット５２３０から粒子
５２０３も弾き出される。粒子５２０３は、原子１個または原子数個の集合体を有する。
そのため、粒子５２０３を原子状粒子（ａｔｏｍｉｃ ｐａｒｔｉｃｌｅｓ）と呼ぶこと
もできる。
ペレット５２００は、プラズマ５２４０を通過する際に、表面が負または正に帯電する
場合がある。例えば、ペレット５２００がプラズマ５２４０中にあるＯ２−から負の電荷
を受け取る場合がある。その結果、ペレット５２００の表面の酸素原子が負に帯電する場
合がある。また、ペレット５２００は、プラズマ５２４０を通過する際に、プラズマ５２
４０中のインジウム、元素Ｍ、亜鉛または酸素などと結合することで成長する場合がある
。
プラズマ５２４０を通過したペレット５２００および粒子５２０３は、基板５２２０の
表面に達する。なお、粒子５２０３の一部は、質量が小さいため真空ポンプなどによって
外部に排出される場合がある。
次に、基板５２２０の表面におけるペレット５２００および粒子５２０３の堆積につい
て図２９を用いて説明する。
まず、一つ目のペレット５２００が基板５２２０に堆積する。ペレット５２００は平板
状であるため、平面側を基板５２２０の表面に向けて堆積する。このとき、ペレット５２
００の基板５２２０側の表面の電荷が、基板５２２０を介して抜ける。
次に、二つ目のペレット５２００が、基板５２２０に達する。このとき、既に堆積して
いるペレット５２００の表面、および二つ目のペレット５２００の表面が電荷を帯びてい
るため、互いに反発し合う力が生じる。その結果、二つ目のペレット５２００は、既に堆
積しているペレット５２００上を避け、基板５２２０の表面の少し離れた場所に平面側を
向けて堆積する。これを繰り返すことで、基板５２２０の表面には、無数のペレット５２
００が一層分の厚みだけ堆積する。また、ペレット５２００間には、ペレット５２００の
堆積していない領域が生じる（図２９（Ａ）参照）。
次に、プラズマからエネルギーを受け取った粒子５２０３が基板５２２０の表面に達す
る。粒子５２０３は、ペレット５２００の表面などの活性な領域には堆積することができ
ない。そのため、粒子５２０３は、ペレット５２００の堆積していない領域へ動き、ペレ
ット５２００の側面に付着する。粒子５２０３は、プラズマから受け取ったエネルギーに
より結合手が活性状態となることで、ペレット５２００と化学的に連結して横成長部５２
０２を形成する（図２９（Ｂ）参照）。
さらに、横成長部５２０２が横方向に成長（ラテラル成長ともいう。）することで、ペ
レット５２００間を連結させる（図２９（Ｃ）参照）。このように、ペレット５２００の
堆積していない領域を埋めるまで横成長部５２０２が形成される。このメカニズムは、原
子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法の堆積メカニ
ズムに類似する。
したがって、ペレット５２００がそれぞれ異なる方向を向けて堆積する場合でも、ペレ
ット５２００間を粒子５２０３がラテラル成長しながら埋めるため、明確な結晶粒界が形
成されることがない。また、ペレット５２００間を、粒子５２０３が滑らかに結びつける
ため、単結晶とも多結晶とも異なる結晶構造が形成される。言い換えると、微小な結晶領
域（ペレット５２００）間に歪みを有する結晶構造が形成される。このように、結晶領域
間を埋める領域は、歪んだ結晶領域であるため、該領域を指して非晶質構造と呼ぶのは適
切ではないと考えられる。
次に、新たなペレット５２００が、平面側を表面に向けて堆積する（図２９（Ｄ）参照
）。そして、粒子５２０３が、ペレット５２００の堆積していない領域を埋めるように堆
積することで横成長部５２０２を形成する（図２９（Ｅ）参照）。こうして、粒子５２０
３がペレット５２００の側面に付着し、横成長部５２０２がラテラル成長することで、二
層目のペレット５２００間を連結させる（図２９（Ｆ）参照）。ｍ層目（ｍは二以上の整
数。）が形成されるまで成膜は続き、積層体を有する薄膜構造となる。
なお、ペレット５２００の堆積の仕方は、基板５２２０の表面温度などによっても変化
する。例えば、基板５２２０の表面温度が高いと、ペレット５２００が基板５２２０の表
面でマイグレーションを起こす。その結果、ペレット５２００間が、粒子５２０３を介さ
ずに連結する割合が増加するため、より配向性の高いＣＡＡＣ−ＯＳとなる。ＣＡＡＣ−
ＯＳを成膜する際の基板５２２０の表面温度は、室温以上３４０℃未満、好ましくは室温
以上３００℃以下、より好ましくは１００℃以上２５０℃以下、さらに好ましくは１００
℃以上２００℃以下である。したがって、基板５２２０として第８世代以上の大面積基板
を用いた場合でも、ＣＡＡＣ−ＯＳの成膜に起因した反りなどはほとんど生じないことが
わかる。
一方、基板５２２０の表面温度が低いと、ペレット５２００が基板５２２０の表面でマ
イグレーションを起こしにくくなる。その結果、ペレット５２００同士が積み重なること
で配向性の低いｎｃ−ＯＳなどとなる。ｎｃ−ＯＳでは、ペレット５２００が負に帯電し
ていることにより、ペレット５２００は一定間隔を空けて堆積する可能性がある。したが
って、配向性は低いものの、僅かに規則性を有することにより、非晶質酸化物半導体と比
べて緻密な構造となる。
また、ＣＡＡＣ−ＯＳにおいて、ペレット同士の隙間が極めて小さくなることで、一つ
の大きなペレットが形成される場合がある。一つの大きなペレットの内部は単結晶構造を
有する。例えば、ペレットの大きさが、上面から見て１０ｎｍ以上２００ｎｍ以下、１５
ｎｍ以上１００ｎｍ以下、または２０ｎｍ以上５０ｎｍ以下となる場合がある。
以上のような成膜モデルにより、ペレットが基板の表面に堆積していくと考えられる。
被形成面が結晶構造を有さない場合においても、ＣＡＡＣ−ＯＳの成膜が可能であること
から、エピタキシャル成長とは異なる成長機構である上述した成膜モデルの妥当性が高い
ことがわかる。また、上述した成膜モデルであるため、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳ
は、大面積のガラス基板などであっても均一な成膜が可能であることがわかる。例えば、
基板の表面（被形成面）の構造が非晶質構造（例えば非晶質酸化シリコン）であっても、
ＣＡＡＣ−ＯＳを成膜することは可能である。
また、被形成面である基板の表面に凹凸がある場合でも、その形状に沿ってペレットが
配列することがわかる。
また、上述した成膜モデルより、結晶性の高いＣＡＡＣ−ＯＳを成膜するためには以下
のようにすればよいことがわかる。まず、平均自由行程を長くするために、より高真空状
態で成膜する。次に、基板近傍における損傷を低減するために、プラズマのエネルギーを
弱くする。次に、被形成面に熱エネルギーを加え、プラズマによる損傷を成膜するたびに
治癒する。
また、上述した成膜モデルは、ターゲットが複数の結晶粒を有するＩｎ−Ｍ−Ｚｎ酸化
物のような複合酸化物の多結晶構造を有し、いずれかの結晶粒には劈開面が含まれる場合
に限定されない。例えば、酸化インジウム、元素Ｍの酸化物および酸化亜鉛を有する混合
物のターゲットを用いた場合にも適用することができる。
混合物のターゲットは劈開面を有さないため、スパッタされるとターゲットからは原子
状粒子が剥離する。成膜時には、ターゲット近傍にプラズマの強電界領域が形成されてい
る。そのため、ターゲットから剥離した原子状粒子は、プラズマの強電界領域の作用で連
結して横成長する。例えば、まず原子状粒子であるインジウムが連結して横成長してＩｎ
−Ｏ層からなるナノ結晶となる。次に、それを補完するように上下にＭ−Ｚｎ−Ｏ層が結
合する。このように、混合物のターゲットを用いた場合でも、ペレットが形成される可能
性がある。そのため、混合物のターゲットを用いた場合でも、上述した成膜モデルを適用
することができる。
ただし、ターゲット近傍にプラズマの強電界領域が形成されていない場合、ターゲット
から剥離した原子状粒子のみが基板表面に堆積することになる。その場合も、基板表面に
おいて原子状粒子が横成長する場合がある。ただし、原子状粒子の向きが一様でないため
、得られる薄膜における結晶の配向性も一様にはならない。即ち、ｎｃ−ＯＳなどとなる
。
＜２−６．ラテラル成長＞
以下では、ペレット５２００の横方向に粒子５２０３が付着（結合または吸着ともいう
。）し、ラテラル成長することを説明する。
図３０（Ａ）（Ｂ）（Ｃ）（Ｄ）（Ｅ）は、ペレット５２００の構造と金属イオンが付
着する位置を示す図である。なお、ペレット５２００としては、ＩｎＭＺｎＯ４の結晶構
造から、化学量論的組成を保持しつつ、８４個の原子を抜き出したクラスタモデルを仮定
している。なお、以下では元素ＭがＧａである場合について説明する。また、図３０（Ｆ
）は、ペレット５２００をｃ軸に平行な方向から見た構造を示す。図３０（Ｇ）は、ペレ
ット５２００をａ軸に平行な方向からみた構造を示す。
金属イオンの付着する位置を、位置Ａ、位置Ｂ、位置ａ、位置ｂおよび位置ｃで示す。
なお、位置Ａは、ペレット５２００上面において、ガリウム１個、亜鉛２個で囲まれた格
子間サイトの上方である。位置Ｂは、ペレット５２００上面おいて、ガリウム２個、亜鉛
１個で囲まれた格子間サイトの上方である。位置ａは、ペレット５２００側面のインジウ
ムサイトである。位置ｂは、ペレット５２００側面において、Ｉｎ−Ｏ層と、Ｇａ−Ｚｎ
−Ｏ層との間の格子間サイトである。位置ｃは、ペレット５２００側面のガリウムサイト
である。
次に、仮定した位置Ａ、位置Ｂ、位置ａ、位置ｂおよび位置ｃに金属イオンを配置した
場合の相対エネルギーを第一原理計算によって評価した。第一原理計算には、ＶＡＳＰ（
Ｖｉｅｎｎａ Ａｂ ｉｎｉｔｉｏ Ｓｉｍｕｌａｔｉｏｎ Ｐａｃｋａｇｅ）を用いた
。また、交換相関ポテンシャルにはＰＢＥ（Ｐｅｒｄｅｗ−Ｂｕｒｋｅ−Ｅｒｎｚｅｒｈ
ｏｆ）型の一般化勾配近似（ＧＧＡ：Ｇｅｎｅｒａｌｌｉｚｅｄ Ｇｒａｄｉｅｎｔ Ａ
ｐｐｒｏｘｉｍａｔｉｏｎ）を用い、イオンのポテンシャルにはＰＡＷ（Ｐｒｏｊｅｃｔ
ｏｒ Ａｕｇｍｅｎｔｅｄ Ｗａｖｅ）法を用いた。また、カットオフエネルギーは４０
０ｅＶとし、ｋ点サンプリングはΓ点のみとした。表１に、位置Ａ、位置Ｂ、位置ａ、位
置ｂおよび位置ｃに、インジウムイオン（Ｉｎ３＋）、ガリウムイオン（Ｇａ３＋）およ
び亜鉛イオン（Ｚｎ２＋）を配置した場合の相対エネルギーを示す。なお、相対エネルギ
ーは、計算したモデルにおいて、最もエネルギーが低いモデルのエネルギーを０ｅＶとし
たときの相対値である。
Figure 0006878660
その結果、金属イオンはいずれもペレット５２００の上面より、側面に付着しやすいこ
とがわかった。特に、位置ａのインジウムサイトにおいては、インジウムイオンだけでな
く、亜鉛イオンも最も付着しやすい結果が得られた。
同様に、ペレット５２００への酸素イオン（Ｏ２−）の付着しやすさを評価した。図３
１（Ａ）（Ｂ）（Ｃ）（Ｄ）（Ｅ）は、ペレット５２００の構造と酸素イオンが付着する
位置を示す図である。また、図３１（Ｆ）は、ペレット５２００をｃ軸に平行な方向から
見た構造を示す。図３１（Ｇ）は、ペレット５２００をｂ軸に平行な方向からみた構造を
示す。
酸素イオンの付着する位置を、位置Ｃ、位置Ｄ、位置ｄ、位置ｅおよび位置ｆで示す。
なお、位置Ｃは、ペレット５２００上面のガリウムと結合する位置である。位置Ｄは、ペ
レット５２００上面の亜鉛と結合する位置である。位置ｄは、ペレット５２００側面のイ
ンジウムと結合する位置である。位置ｅは、ペレット５２００側面のガリウムと結合する
位置である。位置ｆは、ペレット５２００側面の亜鉛と結合する位置である。
次に、仮定した位置Ｃ、位置Ｄ、位置ｄ、位置ｅおよび位置ｆに酸素イオンを配置した
場合の相対エネルギーを第一原理計算によって評価する。表２に、位置Ｃ、位置Ｄ、位置
ｄ、位置ｅおよび位置ｆに、酸素イオン（Ｏ２−）を配置した場合の相対エネルギーを示
す。
Figure 0006878660
その結果、酸素イオンもペレット５２００の上面より、側面に付着しやすいことがわか
った。
したがって、ペレット５２００に近づいた粒子５２０３は、ペレット５２００の側面に
優先的に付着していくことがわかる。即ち、ペレット５２００の側面に付着した粒子５２
０３によって、ペレット５２００のラテラル成長が起こる上述の成膜モデルは妥当性が高
いといえる。
なお、本実施の形態に示す構成は、他の実施の形態または他の実施例に示す構成と適宜
、組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、本発明の一態様の半導体装置を有する表示装置について、図３２乃
至図５０を用いて説明する。なお、本実施の形態においては、表示装置の表示素子として
、液晶素子を有する構成（液晶表示装置）について、具体的に説明する。
＜３−１．液晶表示装置＞
図３２（Ａ）に示す液晶表示装置８８０は、画素部８７１と、ゲートドライバ８７４と
、ソースドライバ８７６と、各々が平行または略平行に配設され、且つゲートドライバ８
７４によって電位が制御されるｍ本の走査線８７７と、各々が平行または略平行に配設さ
れ、且つソースドライバ８７６によって電位が制御されるｎ本の信号線８７９と、を有す
る。さらに、画素部８７１はマトリクス状に配設された複数の画素８７０を有する。また
、信号線８７９に沿って、各々が平行または略平行に配設されたコモン線８７５を有する
。また、ゲートドライバ８７４及びソースドライバ８７６をまとめて駆動回路部という場
合がある。
各々の走査線８７７は、画素部８７１においてｍ行ｎ列に配設された画素８７０のうち
、いずれかの行に配設されたｎ個の画素８７０と電気的に接続される。また、各々の信号
線８７９は、ｍ行ｎ列に配設された画素８７０のうち、いずれかの列に配設されたｍ個の
画素８７０に電気的に接続される。ｍ、ｎは、ともに１以上の整数である。また、各コモ
ン線８７５は、ｍ行ｎ列に配設された画素８７０のうち、いずれかの行に配設されたｍ個
の画素８７０と電気的に接続される。
図３２（Ｂ）は、図３２（Ａ）に示す液晶表示装置８８０の画素８７０に用いることが
できる回路構成の一例を示している。
図３２（Ｂ）に示す画素８７０は、液晶素子８５１と、トランジスタ８５２と、容量素
子８５５と、を有する。
トランジスタ８５２に、先の実施の形態１で説明したトランジスタを適用することがで
きる。
液晶素子８５１の一対の電極の一方は、トランジスタ８５２と接続され、電位は、画素
８７０の仕様に応じて適宜設定される。液晶素子８５１の一対の電極の他方は、コモン線
８７５と接続され、電位は共通の電位（コモン電位）が与えられる。液晶素子８５１が有
する液晶は、トランジスタ８５２に書き込まれるデータにより配向状態が制御される。
なお、液晶素子８５１は、液晶の光学的変調作用によって光の透過または非透過を制御
する素子である。なお、液晶の光学的変調作用は、液晶にかかる電界（横方向の電界、縦
方向の電界又は斜め方向の電界を含む）によって制御される。なお、液晶素子８５１に用
いる液晶としては、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶
、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件に
より、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等
方相等を示す。
また、横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよ
い。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリ
ック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発
現しないため、温度範囲を改善するために数重量％以上のカイラル剤を混合させた液晶組
成物を液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速
度が短く、光学的等方性である。また、ブルー相を示す液晶とカイラル剤とを含む液晶組
成物は、配向処理が不要であり、視野角依存性が小さい。また配向膜を設けなくてもよい
のでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防
止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。
液晶素子８５１を有する液晶表示装置８８０の駆動方法としては、ＴＮ（Ｔｗｉｓｔｅ
ｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード
、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａ
ｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ
（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、Ｆ
ＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ
（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを
用いることができる。
また、液晶表示装置８８０をノーマリーブラック型の液晶表示装置、例えば垂直配向（
ＶＡ）モードを採用した透過型の液晶表示装置としてもよい。垂直配向モードとしては、
ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、
ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶ
モードなどを用いることができる。
＜３−２．横電界モードの液晶表示装置＞
まず、横電界モードの液晶表示装置、代表的にはＦＦＳモード及びＩＰＳモードの液晶
表示装置について説明する。
図３２（Ｂ）に示す画素８７０の構成において、トランジスタ８５２のソース電極及び
ドレイン電極の一方は、信号線８７９に電気的に接続され、他方は液晶素子８５１の一対
の電極の一方に電気的に接続される。また、トランジスタ８５２のゲート電極は、走査線
８７７に電気的に接続される。トランジスタ８５２は、データ信号のデータの書き込みを
制御する機能を有する。
図３２（Ｂ）に示す画素８７０の構成において、容量素子８５５の一対の電極の一方は
、トランジスタ８５２のソース電極及びドレイン電極の他方に接続される。容量素子８５
５の一対の電極の他方は、コモン線８７５に電気的に接続される。コモン線８７５の電位
の値は、画素８７０の仕様に応じて適宜設定される。容量素子８５５は、書き込まれたデ
ータを保持する保持容量としての機能を有する。なお、ＦＦＳモードによって駆動する液
晶表示装置８８０においては、容量素子８５５の一対の電極の一方は、液晶素子８５１の
一対の電極の一方の一部または全部であり、容量素子８５５の一対の電極の他方は、液晶
素子８５１の一対の電極の他方の一部または全部である。
＜３−３．横電界モードの素子基板の構成例１＞
次に、液晶表示装置８８０に含まれる素子基板の具体的な構成について説明する。まず
、ＦＦＳモードによって駆動する液晶表示装置８８０が有する複数の画素８７０ａ、８７
０ｂ、８７０ｃの上面図を図３３に示す。
図３３において、走査線として機能する導電膜８１３は、信号線に略直交する方向（図
中左右方向）に延伸して設けられている。信号線として機能する導電膜８２１ａは、走査
線に略直交する方向（図中上下方向）に延伸して設けられている。なお、走査線として機
能する導電膜８１３は、ゲートドライバ８７４と電気的に接続されており、信号線として
機能する導電膜８２１ａは、ソースドライバ８７６に電気的に接続されている（図３２（
Ａ）参照）。
トランジスタ８５２は、走査線及び信号線の交差部近傍に設けられている。トランジス
タ８５２は、ゲート電極として機能する導電膜８１３、ゲート絶縁膜（図３３に図示せず
）、ゲート絶縁膜上に形成されたチャネル領域が形成される酸化物半導体膜８０８、ソー
ス電極及びドレイン電極として機能する導電膜８２１ａ、８２１ｂにより構成される。な
お、導電膜８１３は、走査線としても機能し、酸化物半導体膜８０８と重畳する領域がト
ランジスタ８５２のゲート電極として機能する。また、導電膜８２１ａは、信号線として
も機能し、酸化物半導体膜８０８と重畳する領域がトランジスタ８５２のソース電極また
はドレイン電極として機能する。また、図３３において、走査線は、上面形状において端
部が酸化物半導体膜８０８の端部より外側に位置する。このため、走査線はバックライト
などの光源からの光を遮る遮光膜として機能する。この結果、トランジスタに含まれる酸
化物半導体膜８０８に光が照射されず、トランジスタの電気特性の変動を抑制することが
できる。
また、導電膜８２１ｂは、画素電極の機能を有する酸化物半導体膜８１９ａと電気的に
接続される。また、酸化物半導体膜８１９ａ上において、絶縁膜（図３３に図示せず）を
介してコモン電極８２９が設けられている。
コモン電極８２９は、信号線と交差する方向に延伸する縞状の領域を有する。また、該
縞状の領域は、信号線と平行または略平行な方向に延伸する領域と接続される。このため
、液晶表示装置８８０が有する複数の画素において、縞状の領域を有するコモン電極８２
９は各領域が同電位である。
容量素子８５５は、酸化物半導体膜８１９ａ、及びコモン電極８２９が重なる領域で形
成される。酸化物半導体膜８１９ａ及びコモン電極８２９は透光性を有する。即ち、容量
素子８５５は透光性を有する。
また、容量素子８５５は透光性を有するため、画素８７０内に容量素子８５５を大きく
（大面積に）形成することができる。従って、開口率を高めつつ、代表的には５０％以上
、好ましくは６０％以上とすることが可能であると共に、電荷量を増大させた表示装置を
得ることができる。例えば、解像度の高い表示装置、例えば液晶表示装置においては、画
素の面積が小さくなり、容量素子の面積も小さくなる。このため、解像度の高い表示装置
において、容量素子に蓄積される電荷量が小さくなる。しかしながら、本実施の形態に示
す容量素子８５５は透光性を有するため、当該容量素子を画素に設けることで、各画素に
おいて十分な電荷量を得つつ、開口率を高めることができる。代表的には、画素密度が２
００ｐｐｉ以上、さらには３００ｐｐｉ以上、更には５００ｐｐｉ以上である高解像度の
表示装置に好適に用いることができる。
また、液晶表示装置において、容量素子の容量値を大きくするほど、電界を加えた状況
において、液晶素子の液晶分子の配向を一定に保つことができる期間を長くすることがで
きる。静止画を表示させる場合、当該期間を長くできるため、画像データを書き換える回
数を低減することが可能であり、消費電力を低減することができる。また、本実施の形態
に示す構造により、高解像度の表示装置においても、開口率を高めることができるため、
バックライトなどの光源の光を効率よく利用することができ、表示装置の消費電力を低減
することができる。
次いで、図３３の一点鎖線Ｑ１−Ｒ１、及び一点鎖線Ｓ１−Ｔ１における断面図を図３
４に示す。図３４に示すトランジスタ８５２は、チャネルエッチ型のトランジスタである
。なお、一点鎖線Ｑ１−Ｒ１は、トランジスタ８５２のチャネル長方向、及び容量素子８
５５の断面図であり、Ｓ１−Ｔ１における断面図は、トランジスタ８５２のチャネル幅方
向の断面図である。なお、図３３において、第２のゲート電極として機能する酸化物半導
体膜８１９ｂは、図面の明瞭化のために省略して図示してある。
図３４に示すトランジスタ８５２は、基板８１１上に設けられる第１のゲート電極とし
て機能する導電膜８１３と、基板８１１及び第１のゲート電極として機能する導電膜８１
３上に形成される絶縁膜８１５と、絶縁膜８１５上に形成される絶縁膜８１７と、絶縁膜
８１５及び絶縁膜８１７を介して、ゲート電極として機能する導電膜８１３と重なる酸化
物半導体膜８０８と、酸化物半導体膜８０８に接する、ソース電極及びドレイン電極とし
て機能する導電膜８２１ａ、８２１ｂと、酸化物半導体膜８０８、ソース電極及びドレイ
ン電極として機能する導電膜８２１ａ、８２１ｂ上に設けられる絶縁膜８２３、８２５と
、絶縁膜８２５上の第２のゲート電極として機能する酸化物半導体膜８１９ｂと、絶縁膜
８２５及び酸化物半導体膜８１９ｂ上の絶縁膜８２７と、を有する。
また、酸化物半導体膜８１９ａが、絶縁膜８２５上に形成される。酸化物半導体膜８１
９ａは、ソース電極及びドレイン電極として機能する導電膜８２１ａ、８２１ｂの一方、
ここでは導電膜８２１ｂと、絶縁膜８２３及び絶縁膜８２５に設けられた開口部を介して
電気的に接続される。絶縁膜８２５及び酸化物半導体膜８１９ａ上には絶縁膜８２７が形
成される。また、コモン電極８２９が、絶縁膜８２７上に形成される。
また、酸化物半導体膜８１９ａと、絶縁膜８２７と、コモン電極８２９とが重なる領域
が容量素子８５５として機能する。
なお、本発明の実施形態の一態様の断面構造は、これに限定されない。例えば、酸化物
半導体膜８１９ａは、スリットを有してもよい。または、酸化物半導体膜８１９ａは櫛歯
形状でもよい。
なお、図３５に示すように、コモン電極８２９が、絶縁膜８２７上に設けられた絶縁膜
８２８上に設けられていてもよい。絶縁膜８２８は平坦化膜としての機能を有する。
＜３−４．横電界モードの素子基板の構成例２＞
次に、液晶表示装置８８０が有する、図３３に示す画素とは異なる構成の複数の画素８
７０ｄ、８７０ｅ、８７０ｆの上面図を図３６に示す。図３６に示す液晶表示装置８８０
は、ＩＰＳモードによって駆動する。
図３６において、走査線として機能する導電膜８１３は、図中左右方向に延伸して設け
られている。信号線として機能する導電膜８２１ａは、一部が屈曲したくの字（Ｖ字）形
状を有するように、走査線に略直交する方向（図中上下方向）に延伸して設けられている
。なお、走査線として機能する導電膜８１３は、ゲートドライバ８７４と電気的に接続さ
れており、信号線として機能する導電膜８２１ａは、ソースドライバ８７６に電気的に接
続されている（図３２（Ａ）参照）。
トランジスタ８５２は、走査線及び信号線の交差部近傍に設けられている。トランジス
タ８５２は、ゲート電極として機能する導電膜８１３、ゲート絶縁膜（図３６に図示せず
）、ゲート絶縁膜上に形成されたチャネル領域が形成される酸化物半導体膜８０８、ソー
ス電極及びドレイン電極として機能する導電膜８２１ａ、８２１ｂにより構成される。な
お、導電膜８１３は、走査線としても機能し、酸化物半導体膜８０８と重畳する領域がト
ランジスタ８５２のゲート電極として機能する。また、導電膜８２１ａは、信号線として
も機能し、酸化物半導体膜８０８と重畳する領域がトランジスタ８５２のソース電極また
はドレイン電極として機能する。また、図３６において、走査線は、上面形状において端
部が酸化物半導体膜８０８の端部より外側に位置する。このため、走査線はバックライト
などの光源からの光を遮る遮光膜として機能する。この結果、トランジスタに含まれる酸
化物半導体膜８０８に光が照射されず、トランジスタの電気特性の変動を抑制することが
できる。
また、導電膜８２１ｂは、画素電極の機能を有する酸化物半導体膜８１９ａと電気的に
接続される。酸化物半導体膜８１９ａは櫛歯状に形成されている。また、酸化物半導体膜
８１９ａ上に絶縁膜（図３６に図示せず）が設けられ、該絶縁膜上にコモン電極８２９が
設けられる。コモン電極８２９は、酸化物半導体膜８１９ａと一部が重畳するように、上
面図において酸化物半導体膜８１９ａとかみ合うように櫛歯状に形成されている。またコ
モン電極８２９は、走査線と平行または略平行な方向に延伸する領域と接続される。この
ため、液晶表示装置８８０が有する複数の画素において、コモン電極８２９は同電位であ
る。なお、酸化物半導体膜８１９ａ及びコモン電極８２９は、信号線（導電膜８２１ａ）
に沿うように屈曲したくの字（Ｖ字）形状を有している。
容量素子８５５は、酸化物半導体膜８１９ａ、及びコモン電極８２９が重なる領域で形
成される。酸化物半導体膜８１９ａ及びコモン電極８２９は透光性を有する。即ち、容量
素子８５５は透光性を有する。
次いで、図３６の一点鎖線Ｑ２−Ｒ２、及び一点鎖線Ｓ２−Ｔ２における断面図を図３
７に示す。図３７に示すトランジスタ８５２は、チャネルエッチ型のトランジスタである
。なお、一点鎖線Ｑ２−Ｒ２は、トランジスタ８５２のチャネル長方向、及び容量素子８
５５の断面図であり、Ｓ２−Ｔ２における断面図は、トランジスタ８５２のチャネル幅方
向の断面図である。なお、図３６において、第２のゲート電極として機能する酸化物半導
体膜８１９ｂは、図面の明瞭化のために省略して図示してある。
図３７に示すトランジスタ８５２は、基板８１１上に設けられるゲート電極として機能
する導電膜８１３と、基板８１１及びゲート電極として機能する導電膜８１３上に形成さ
れる絶縁膜８１５と、絶縁膜８１５上に形成される絶縁膜８１７と、絶縁膜８１５及び絶
縁膜８１７を介して、ゲート電極として機能する導電膜８１３と重なる酸化物半導体膜８
０８と、酸化物半導体膜８０８に接する、ソース電極及びドレイン電極として機能する導
電膜８２１ａ、８２１ｂと、酸化物半導体膜８０８、ソース電極及びドレイン電極として
機能する導電膜８２１ａ、８２１ｂ上に設けられる絶縁膜８２３、８２５と、絶縁膜８２
５上の第２のゲート電極として機能する酸化物半導体膜８１９ｂと、絶縁膜８２５及び酸
化物半導体膜８１９ｂ上の絶縁膜８２７と、を有する。
また、酸化物半導体膜８１９ａが、絶縁膜８２５上に形成される。酸化物半導体膜８１
９ａは、ソース電極及びドレイン電極として機能する導電膜８２１ａ、８２１ｂの一方、
ここでは導電膜８２１ｂと、絶縁膜８２３及び絶縁膜８２５に設けられた開口部を介して
電気的に接続される。絶縁膜８２５及び酸化物半導体膜８１９ａ上には絶縁膜８２７が形
成される。また、コモン電極８２９が、絶縁膜８２７上に形成される。
また、酸化物半導体膜８１９ａと、絶縁膜８２７と、コモン電極８２９とが重なる領域
が容量素子８５５として機能する。
図３６及び図３７に示す液晶表示装置は、酸化物半導体膜８１９ａ及びコモン電極８２
９のそれぞれの端部近傍が重畳する構成によって、画素が有する容量素子を形成する。こ
のような構成によって、大型の液晶表示装置において、容量素子を大きすぎず、適切な大
きさに形成することができる。
なお、図３８に示すように、コモン電極８２９を、絶縁膜８２７上に設けられた絶縁膜
８２８上に設けてもよい。
また、図３９及び図４０に示すように、酸化物半導体膜８１９ａとコモン電極８２９と
が重畳しない構成としてもよい。表示装置の解像度や駆動方法に応じた容量素子の大きさ
によって、酸化物半導体膜８１９ａとコモン電極８２９との位置関係を適宜決定すること
ができる。なお、図４０に示す表示装置が有するコモン電極８２９が、平坦化膜の機能を
有する絶縁膜８２８上に設けられていてもよい（図４１参照）。
また、図３６及び図３７に示す液晶表示装置は、酸化物半導体膜８１９ａの信号線（導
電膜８２１ａ）と平行または略平行な方向に延伸する領域の幅（図３７のｄ１）が、コモ
ン電極８２９の信号線と平行または略平行な方向に延伸する領域の幅（図３７のｄ２）よ
りも小さい構成としているが、これに限定されない。図４２及び図４３に示すように、幅
ｄ１が幅ｄ２より大きくてもよい。また、幅ｄ１と幅ｄ２が等しくてもよい。また、一の
画素（例えば画素８７０ｄ）において、酸化物半導体膜８１９ａおよび／またはコモン電
極８２９の、信号線と平行または略平行な方向に延伸する複数の領域の幅が、各々異なっ
ていてもよい。
また、図４４に示すように、絶縁膜８２７上に設けられた絶縁膜８２８が、絶縁膜８２
８上のコモン電極８２９と重畳する領域のみを残して除去されるような構成としてもよい
。この場合、コモン電極８２９をマスクとして絶縁膜８２８のエッチングを行うことがで
きる。平坦化膜としての機能を有する絶縁膜８２８上のコモン電極８２９の凹凸を抑制で
き、コモン電極８２９の端部から絶縁膜８２７にかけて絶縁膜８２８の側面がなだらかに
形成される。なお、図４５に示すように、絶縁膜８２８の表面のうち基板８１１と平行な
領域の一部がコモン電極８２９に覆われない構成としてもよい。
また、図４６及び図４７に示すように、コモン電極が酸化物半導体膜８１９ａと同一の
膜上、すなわち絶縁膜８２５上に設けられていてもよい。図４６及び図４７に示すコモン
電極８１９ｃは、酸化物半導体膜８１９ａと同一の材料を用い、同じ酸化物半導体膜を加
工することで形成することができる。
＜３−５．垂直配向モードの液晶表示装置＞
次に、垂直配向（ＶＡ：Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モードで動作する液
晶素子を備える画素の構成について、図４８および図４９を参照して説明する。図４８は
液晶表示装置が備える画素の上面図であり、図４９は図４８の切断線Ａ１−Ｂ１における
断面を含む側面図である。また、図５０は、液晶表示装置が備える画素の等価回路図であ
る。
ＶＡ型とは、液晶表示パネルの液晶分子の配列を制御する方式の一種である。ＶＡ型の
液晶表示装置は、電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を
向く方式である。
以下では、特に画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ
別の方向に分子を倒すよう工夫されている。これをマルチドメイン化あるいはマルチドメ
イン設計という。以下の説明では、マルチドメイン設計が考慮された液晶表示装置につい
て説明する。
図４８のＺ１は画素電極６２４が形成された基板６００の上面図であり、Ｚ３はコモン
電極６４０が形成された基板６０１の上面図であり、Ｚ２は画素電極６２４が形成された
基板６００とコモン電極６４０が形成された基板６０１が重ね合わされた状態の上面図で
ある。
基板６００上には、トランジスタ６２８とそれに接続する画素電極６２４、及び容量素
子６３０が形成される。トランジスタ６２８のドレイン電極６１８は、絶縁膜６２３及び
絶縁膜６２５に設けられた開口６３３を介して画素電極６２４と電気的に接続される。画
素電極６２４上には、絶縁膜６２７が設けられる。
トランジスタ６２８に、先の実施の形態１で説明したトランジスタを適用することがで
きる。
容量素子６３０は、第１の容量配線である容量配線６０４上の配線６１３と、絶縁膜６
２３及び絶縁膜６２５と、画素電極６２４で構成される。容量配線６０４は、トランジス
タ６２８のゲート配線６１５と同一の材料で同時に形成することができる。また、配線６
１３は、ドレイン電極６１８および配線６１６と同一の材料で同時に形成することができ
る。
画素電極６２４としては、実施の形態１で説明するシート抵抗の低い酸化物半導体膜を
適用することができる。
画素電極６２４にはスリット６４６を設ける。スリット６４６は液晶の配向を制御する
ためのものである。
トランジスタ６２９とそれに接続する画素電極６２６及び容量素子６３１は、それぞれ
トランジスタ６２８、画素電極６２４及び容量素子６３０と同様に形成することができる
。トランジスタ６２８とトランジスタ６２９は共に配線６１６と接続している。配線６１
６は、トランジスタ６２８及びトランジスタ６２９において、ソース電極としての機能を
有する。本実施の形態で示す液晶表示パネルの画素は、画素電極６２４と画素電極６２６
により構成されている。画素電極６２４と画素電極６２６はサブピクセルである。
基板６０１には、着色膜６３６、コモン電極６４０が形成され、コモン電極６４０上に
構造体６４４が形成されている。また、コモン電極６４０にはスリット６４７が設けられ
ている。画素電極６２４上には配向膜６４８が形成され、同様にコモン電極６４０及び構
造体６４４上には配向膜６４５が形成されている。基板６００と基板６０１の間に液晶層
６５０が形成されている。
コモン電極６４０に形成されるスリット６４７と、構造体６４４とは、液晶の配向を制
御する機能を有する。
スリット６４６を設けた画素電極６２４に電圧を印加すると、スリット６４６の近傍に
は電界の歪み（斜め電界）が発生する。このスリット６４６と、基板６０１側の構造体６
４４及びスリット６４７とを交互に咬み合うように配置することで、斜め電界が効果的に
発生させて液晶の配向を制御することで、液晶が配向する方向を場所によって異ならせて
いる。すなわち、マルチドメイン化して液晶表示パネルの視野角を広げている。なお、基
板６０１側に構造体６４４またはスリット６４７のいずれか一方が設けられる構成であっ
てもよい。
図４９は、基板６００と基板６０１とが重ね合わせられ、液晶が注入された状態を示し
ている。画素電極６２４と液晶層６５０とコモン電極６４０が重なり合うことで、液晶素
子が形成されている。
この画素構造の等価回路を図５０に示す。トランジスタ６２８とトランジスタ６２９は
、共にゲート配線６０２、配線６１６と接続している。この場合、容量配線６０４と容量
配線６０５の電位を異ならせることで、液晶素子６５１と液晶素子６５２の動作を異なら
せることができる。すなわち、容量配線６０４と容量配線６０５の電位を個別に制御する
ことにより液晶の配向を精密に制御して視野角を広げている。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
（実施の形態４）
本実施の形態では、本発明の一態様の半導体装置、及び当該半導体装置を有する表示装
置について、図５１乃至図５４を用いて説明を行う。なお、本実施の形態においては、表
示装置の表示素子として、発光素子（特にエレクトロルミネセンス（ＥＬ）素子）を有す
る構成について、具体的に説明する。
＜４−１．表示装置に関する説明＞
図５１（Ａ）に示す表示装置は、表示素子の画素を有する領域（以下、画素部５０２と
いう）と、画素部５０２の外側に配置され、画素を駆動するための回路を有する回路部（
以下、駆動回路部５０４という）と、トランジスタまたは発光素子の温度を補正するため
の回路部（以下、温度センサ回路部５０８という）と、素子の保護機能を有する回路（以
下、保護回路部５０６という）と、端子部５０７と、を有する。なお、センサ回路部５０
８、及び保護回路部５０６は、設けない構成としてもよい。
駆動回路部５０４の一部、または全部は、画素部５０２と同一基板上に形成されている
ことが望ましい。これにより、部品数や端子数を減らすことが出来る。駆動回路部５０４
の一部、または全部が、画素部５０２と同一基板上に形成されていない場合には、駆動回
路部５０４の一部、または全部は、ＣＯＧやＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂ
ｏｎｄｉｎｇ）によって、実装することができる。
画素部５０２は、Ｘ行（Ｘは２以上の自然数）Ｙ列（Ｙは２以上の自然数）に配置され
た複数の表示素子を駆動するための回路（以下、画素回路５０１という）を有し、駆動回
路部５０４は、画素を選択する信号（走査信号）を出力する回路（以下、ゲートドライバ
５０４ａという）、画素の表示素子を駆動するための信号（データ信号）を供給するため
の回路（以下、ソースドライバ５０４ｂ）などの駆動回路を有する。
ゲートドライバ５０４ａは、シフトレジスタ等を有する。ゲートドライバ５０４ａは、
端子部５０７を介して、シフトレジスタを駆動するための信号が入力され、信号を出力す
る。例えば、ゲートドライバ５０４ａは、スタートパルス信号、クロック信号等が入力さ
れ、パルス信号を出力する。ゲートドライバ５０４ａは、走査信号が与えられる配線（以
下、走査線ＧＬ＿１乃至ＧＬ＿Ｘという）の電位を制御する機能を有する。なお、ゲート
ドライバ５０４ａを複数設け、複数のゲートドライバ５０４ａにより、走査線ＧＬ＿１乃
至ＧＬ＿Ｘを分割して制御してもよい。または、ゲートドライバ５０４ａは、初期化信号
を供給することができる機能を有する。ただし、これに限定されず、ゲートドライバ５０
４ａは、別の信号を供給することも可能である。例えば、図５１（Ａ）に示すように、ゲ
ートドライバ５０４ａは、発光素子の電位を制御する配線（以下、ＡＮＯＤＥ＿１乃至Ａ
ＮＯＤＥ＿Ｘという）と電気的に接続されている。
ソースドライバ５０４ｂは、シフトレジスタ等を有する。ソースドライバ５０４ｂは、
端子部５０７を介して、シフトレジスタを駆動するための信号の他、データ信号の元とな
る信号（画像信号）が入力される。ソースドライバ５０４ｂは、画像信号を元に画素回路
５０１に書き込むデータ信号を生成する機能を有する。また、ソースドライバ５０４ｂは
、スタートパルス、クロック信号等が入力されて得られるパルス信号に従って、データ信
号の出力を制御する機能を有する。また、ソースドライバ５０４ｂは、データ信号が与え
られる配線（以下、データ線ＤＬ＿１乃至ＤＬ＿Ｙという）の電位を制御する機能を有す
る。または、ソースドライバ５０４ｂは、初期化信号を供給することができる機能を有す
る。ただし、これに限定されず、ソースドライバ５０４ｂは、別の信号を供給することも
可能である。
ソースドライバ５０４ｂは、例えば複数のアナログスイッチなどを用いて構成される。
ソースドライバ５０４ｂは、複数のアナログスイッチを順次オン状態にすることにより、
画像信号を時分割した信号をデータ信号として出力できる。また、シフトレジスタなどを
用いてソースドライバ５０４ｂを構成してもよい。
複数の画素回路５０１のそれぞれは、走査信号が与えられる複数の走査線ＧＬの一つを
介してパルス信号が入力され、データ信号が与えられる複数のデータ線ＤＬの一つを介し
てデータ信号が入力される。また。複数の画素回路５０１のそれぞれは、ゲートドライバ
５０４ａによりデータ信号のデータの書き込み及び保持が制御される。例えば、ｍ行ｎ列
目の画素回路５０１は、走査線ＧＬ＿ｍ（ｍはＸ以下の自然数）を介してゲートドライバ
５０４ａからパルス信号が入力され、走査線ＧＬ＿ｍの電位に応じてデータ線ＤＬ＿ｎ（
ｎはＹ以下の自然数）を介してソースドライバ５０４ｂからデータ信号が入力される。
図５１（Ａ）に示す保護回路部５０６は、例えば、ゲートドライバ５０４ａと画素回路
５０１の間の配線である走査線ＧＬに接続される。または、保護回路部５０６は、ソース
ドライバ５０４ｂと画素回路５０１の間の配線であるデータ線ＤＬに接続される。または
、保護回路部５０６は、ゲートドライバ５０４ａと端子部５０７との間の配線に接続する
ことができる。または、保護回路部５０６は、ソースドライバ５０４ｂと端子部５０７と
の間の配線に接続することができる。なお、端子部５０７は、外部の回路から表示装置に
電源及び制御信号、及び画像信号を入力するための端子が設けられた部分をいう。
保護回路部５０６は、自身が接続する配線に一定の範囲外の電位が与えられたときに、
該配線と別の配線とを導通状態にする回路である。
例えば、保護回路部５０６としては、図５２（Ａ）に示す構成とすることができる。
図５２（Ａ）は、保護回路部５０６として用いることができる回路構成の一例である。
保護回路部５０６は、トランジスタ５１０と、抵抗素子５１２と、を有する。トランジス
タ５１０のソース電極及びドレイン電極の一方は、データ線ＤＬと電気的に接続され、ト
ランジスタ５１０のソース電極及びドレイン電極の他方は、抵抗素子５１２の一方の電極
に電気的に接続される。また、トランジスタ５１０のゲート電極は、トランジスタ５１０
のソース電極及びドレイン電極の他方と電気的に接続される。また、抵抗素子５１２の他
方の電極は、走査線ＧＬと電気的に接続される。なお、トランジスタ５１０に第２のゲー
ト電極を設けてもよい。
トランジスタ５１０としては、実施の形態１のトランジスタ１００などを用いることが
できる。抵抗素子５１２としては、例えば、図５２（Ｂ）（Ｃ）に示す構成とすることが
できる。
図５２（Ｂ）は、抵抗素子５１２の上面図の一例であり、図５２（Ｃ）は、図５２（Ｂ
）に示す一点鎖線Ａ３−Ａ４の切断面の断面図に相当する。
抵抗素子５１２は、基板５３２上の電極５４２ａ、５４２ｂと、基板５３２、及び電極
５４２ａ、５４２ｂ上の絶縁膜５４４、５４６と、電極５４２ａ、５４２ｂ、及び絶縁膜
５４６上の酸化物半導体膜５５０と、絶縁膜５４６、及び酸化物半導体膜５５０上の絶縁
膜５４８と、を有する。
基板５３２、絶縁膜５４４、５４６、電極５４２ａ、５４２ｂ、酸化物半導体膜５５０
、及び絶縁膜５４８としては、それぞれ、先に記載の基板１０２、絶縁膜１１４、１１６
、導電膜１１２ａ、１１２ｂ、酸化物半導体膜１２０、及び絶縁膜１１８と同様の材料を
用いることができる。
電極５４２ａと、電極５４２ｂとは、酸化物半導体膜５５０を介して電気的に接続され
ており、酸化物半導体膜５５０は、抵抗としての機能を有する。
酸化物半導体膜５５０は、図５２（Ｂ）（Ｃ）に示すように、形状（具体的には長さ、
または幅）を適宜調整する、または図８に示すように、酸化物半導体膜の材料を変えるこ
とで、任意の抵抗値を得ることができる。
図５１（Ａ）に示すように、画素部５０２と駆動回路部５０４にそれぞれ保護回路部５
０６を設けることにより、ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ
：静電気放電）などにより発生する過電流に対する表示装置の耐性を高めることができる
。ただし、保護回路部５０６の構成はこれに限定されず、例えば、ゲートドライバ５０４
ａに保護回路部５０６を接続した構成、またはソースドライバ５０４ｂに保護回路部５０
６を接続した構成とすることもできる。あるいは、端子部５０７に保護回路部５０６を接
続した構成とすることもできる。
センサ回路部５０８は、トランジスタまたは発光素子の温度を補正する機能を有する。
例えば、センサ回路部５０８は、図５３に示す構成とすることができる。
図５３（Ａ）は、センサ回路部５０８として用いることができる回路構成の一例である
。センサ回路部５０８は、トランジスタ５５６と、抵抗素子５５８と、モニター用の発光
素子５７２ｍと、を有する。トランジスタ５５６のゲート電極は、モニター用のゲート線
ＭＯＮＩ＿Ｇと電気的に接続され、トランジスタ５５６のソース電極及びドレイン電極の
一方は、発光素子５７２ｍの一方の電極に電気的に接続され、トランジスタ５５６のソー
ス電極及びドレイン電極の他方は、モニター用のドレイン線ＭＯＮＩ＿Ｄと電気的に接続
される。また、抵抗素子５５８の一方の電極は、トランジスタ５５６のソース電極及びド
レイン電極の他方と電気的に接続され、抵抗素子５５８の他方の電極は、モニター用のア
ノード線ＭＯＮＩ＿ＡＮＯと電気的に接続される。また、発光素子５７２ｍの一方の電極
は、モニター用のソース線ＭＯＮＩ＿Ｓと電気的に接続され、発光素子５７２ｍの他方の
電極は、カソード線と電気的に接続される。
なお、トランジスタ５５６は、画素部５０２内の駆動トランジスタ、例えばトランジス
タ５５４と同様の機能を有する。例えば、センサ回路部５０８は、発光素子５７２ｍに電
流を流した場合、トランジスタ５５６のゲート電極、ソース電極、及びドレイン電極、並
びにアノード線の電圧、電流を監視する機能を有する。また、図５３（Ａ）に示すように
、モニター用のゲート線ＭＯＮＩ＿Ｇ、モニター用のドレイン線ＭＯＮＩ＿Ｄ、モニター
用のアノード線ＭＯＮＩ＿ＡＮＯ、及びモニター用のソース線ＭＯＮＩ＿Ｓを、それぞれ
独立して設けているため、各信号をそれぞれ測定することが可能である。
例えば、モニター用のソース線の電位を測定することで、モニター用の発光素子５７２
ｍの特性を測定することができる。または、モニター用のゲート線ＭＯＮＩ＿Ｇ、モニタ
ー用のドレイン線ＭＯＮＩ＿Ｄ、及びモニター用のソース線ＭＯＮＩ＿Ｓの電位を測定す
ることで、トランジスタ５５６の特性を測定することができる。または、モニター用のア
ノード線ＭＯＮＩ＿ＡＮＯ、及びモニター用のドレイン線ＭＯＮＩ＿Ｄの電位を測定する
ことで、抵抗素子５５８の特性を測定することができる。
あるいは、モニター用のアノード線ＭＯＮＩ＿ＡＮＯ、及びモニター用のゲート線ＭＯ
ＮＩ＿Ｇに電圧を印加して、モニター用のドレイン線ＭＯＮＩ＿Ｄ及びモニター用のソー
ス線の電位を測定することで、モニター用のドレイン線ＭＯＮＩ＿Ｄの電位から温度を測
定することができる。または、モニター用のアノード線ＭＯＮＩ＿ＡＮＯ、及びモニター
用のゲート線ＭＯＮＩ＿Ｇに電圧を印加して、モニター用のドレイン線ＭＯＮＩ＿Ｄ及び
モニター用のソース線の電位を測定することで、モニター用のソース線ＭＯＮＩ＿Ｓの電
位からトランジスタ５５６のＶｇｓと、発光素子５７２ｍに印加されている電圧と、が測
定することができる。
上述の測定した値を用いて、発光素子５７２ｍの他方の電極に電気的に接続されている
カソード線の電位、またはビデオデータ電位を変えることで、補正を行うことが可能とな
る。また、図５１（Ａ）に示すように、画素部５０２の四隅にセンサ回路部５０８を設け
る構成においては、各画素の位置によって補正の仕方を変えてもよい。
また、センサ回路部５０８としては、例えば、図５３（Ｂ）に示す構成とすることがで
きる。図５３（Ｂ）は、センサ回路部５０８を説明する断面模式図である。
図５３（Ｂ）に示すセンサ回路部５０８は、トランジスタ５５６と、抵抗素子５５８と
、を有する。トランジスタ５５６は、基板１０２上に導電膜１０４と、基板１０２及び導
電膜１０４上の絶縁膜１０６、１０７と、絶縁膜１０７上の酸化物半導体膜１０８と、酸
化物半導体膜１０８と電気的に接続される導電膜１１２ａと、酸化物半導体膜１０８と電
気的に接続される導電膜１１２ｂと、酸化物半導体膜１０８、及び導電膜１１２ａ、１１
２ｂ上の絶縁膜１１４、１１６と、絶縁膜１１６上の酸化物半導体膜１２０ｂと、を有す
る。
また、抵抗素子５５８は、基板１０２上の絶縁膜１０６、１０７と、絶縁膜１０７上の
導電膜１１２ｂ、１１２ｃと、絶縁膜１０７、及び導電膜１１２ｂ、１１２ｃ上の絶縁膜
１１４、１１６と、絶縁膜１１６上の酸化物半導体膜１２０ｃと、酸化物半導体膜１２０
ｃ上の絶縁膜１１８と、を有する。また、酸化物半導体膜１２０ｃは、絶縁膜１１４、１
１６に設けられた開口部１５２ａを介して導電膜１１２ｂと電気的に接続される。また、
酸化物半導体膜１２０ｃは、絶縁膜１１４、１１６に設けられた開口部１５２ｄを介して
導電膜１１２ｃと電気的に接続される。導電膜１１２ｂは、トランジスタ５５６において
は、ソース電極及びドレイン電極の他方として機能し、抵抗素子５５８においては、一対
の電極の一方として機能する。また、導電膜１１２ｃは、抵抗素子５５８の一対の電極の
他方として機能する。また、導電膜１１２ｃは、モニター用のアノード線ＭＯＮＩ＿ＡＮ
Ｏとして機能する。
なお、トランジスタ５５６は、実施の形態１に示すトランジスタ１５０と、同様の機能
を有する。よって、トランジスタ５５６が有する各構成要素においては、トランジスタ１
５０と同様の符号、及びハッチングを付している。よって、トランジスタ５５６の各構成
要素については、実施の形態１に示すトランジスタ１５０に用いることのできる材料等を
参酌すればよい。
また、抵抗素子５５８の一対の電極の他方は、トランジスタ５５６のソース電極及びド
レイン電極として機能する導電膜と、同じ導電膜を加工することで形成される。また、酸
化物半導体膜１２０ｃは、酸化物半導体膜１２０ｂと同じ酸化物半導体膜を加工すること
で形成される。なお、実施の形態１で説明したように、酸化物半導体膜１２０ｂは、酸化
物導電体（ＯＣ）として用いることができるため、酸化物半導体膜１２０ｂと同じ酸化物
半導体膜を加工することで形成された、酸化物半導体膜１２０ｃも酸化物導電体（ＯＣ）
として用いることができる。よって、図５３（Ａ）に示す回路図において、抵抗素子５５
８にＯＣの符号を付記してある。
抵抗素子５５８が有する酸化物半導体膜１２０ｃは、酸化物半導体膜１２０ｂと同様の
材料、及び同様の手法により形成される。例えば、酸化物半導体膜１２０ｃとしては、イ
ンジウムガリウム亜鉛酸化物（ＩＧＺＯ）、インジウム錫酸化物（ＩＴＯ）、インジウム
亜鉛酸化物、インジウム錫シリコン酸化物（ＩＴＳＯ）などを用いることができる。
再び、図５１（Ａ）の説明を行う。図５１（Ａ）においては、ゲートドライバ５０４ａ
とソースドライバ５０４ｂによって駆動回路部５０４を形成している例を示しているが、
この構成に限定されない。例えば、ゲートドライバ５０４ａのみを形成し、別途用意され
たソースドライバ回路が形成された基板（例えば、単結晶半導体膜、多結晶半導体膜で形
成された駆動回路基板）を実装する構成としても良い。
＜４−２．画素回路の構成例＞
また、図５１（Ａ）に示す複数の画素回路５０１は、例えば、図５１（Ｂ）に示す構成
とすることができる。
図５１（Ｂ）に示す画素回路５０１は、トランジスタ５５２、５５４と、容量素子５６
２と、発光素子５７２と、を有する。トランジスタ５５２及びトランジスタ５５４のいず
れか一方または双方に先の実施の形態に示すトランジスタを適用することができる。
トランジスタ５５２のソース電極及びドレイン電極の一方は、データ信号が与えられる
配線（以下、信号線ＤＬ＿ｎという）に電気的に接続される。さらに、トランジスタ５５
２のゲート電極は、ゲート信号が与えられる配線（以下、走査線ＧＬ＿ｍという）に電気
的に接続される。
トランジスタ５５２は、オン状態またはオフ状態になることにより、データ信号のデー
タの書き込みを制御する機能を有する。
容量素子５６２の一対の電極の一方は、トランジスタ５５２のソース電極及びドレイン
電極の他方に電気的に接続される。また、容量素子５６２の一対の電極の他方は、トラン
ジスタ５５４の第２のゲート電極（バックゲート電極ともいう）に電気的に接続される。
容量素子５６２は、書き込まれたデータを保持する保持容量としての機能を有する。
トランジスタ５５４のソース電極及びドレイン電極の一方は、アノード線（ＡＮＯＤＥ
＿ｍ）に電気的に接続される。
発光素子５７２のアノード及びカソードの一方は、トランジスタ５５４のソース電極及
びドレイン電極の他方と電気的に接続され、他方は、カソード線（ＣＡＴＨＯＤＥ）に電
気的に接続される。なお、発光素子５７２のアノード及びカソードの一方には、容量素子
５６２の一対の電極の他方が電気的に接続される。
発光素子５７２としては、例えば有機ＥＬ素子を用いることができる。ただし、発光素
子５７２としては、これに限定されず、無機材料からなる無機ＥＬ素子を用いても良い。
図５１（Ｂ）の画素回路５０１を有する表示装置では、例えば、図５１（Ａ）に示すゲ
ートドライバ５０４ａにより各行の画素回路５０１を順次選択し、トランジスタ５５２を
オン状態にしてデータ信号のデータを書き込む。
データが書き込まれた画素回路５０１は、トランジスタ５５２がオフ状態になることで
保持状態になる。さらに、書き込まれたデータ信号の電位に応じてトランジスタ５５４の
ソース電極とドレイン電極の間に流れる電流量が制御され、発光素子５７２は、流れる電
流量に応じた輝度で発光する。これを行毎に順次行うことにより、画像を表示できる。
また、本実施の形態においては、表示装置の表示素子として、発光素子５７２を有する
構成について例示したが、これに限定されず、表示装置は様々な素子を有していてもよい
。
表示装置は、例えば、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど
）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、電子インク、
電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ
）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子、デジ
タルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、
ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素
子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロウ
ェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素
子などの少なくとも一つを有している。これらの他にも、電気的または磁気的作用により
、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していても良い。電
子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（Ｆ
ＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉ
ｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用
いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液
晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディス
プレイ）などがある。電子インク又は電気泳動素子を用いた表示装置の一例としては、電
子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実
現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するよう
にすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有
するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を
設けることも可能である。これにより、さらに、消費電力を低減することができる。
また、表示装置の表示方式としては、プログレッシブ方式やインターレース方式等を用
いることができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（
Ｒは赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、Ｒの画素とＧの画素と
Ｂの画素とＷ（白）の画素の四画素から構成されてもよい。または、ペンタイル配列のよ
うに、ＲＧＢのうちの２色分で一つの色要素を構成し、色要素よって、異なる２色を選択
して構成してもよい。またはＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加し
てもよい。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただ
し、開示する発明はカラー表示の表示装置に限定されるものではなく、モノクロ表示の表
示装置に適用することもできる。
また、表示装置にバックライト（有機ＥＬ素子、無機ＥＬ素子、ＬＥＤ、蛍光灯など）
に白色光（Ｗ）を設けてもよい。また、表示装置に着色層（カラーフィルタともいう。）
を設けてもよい。着色層としては、例えば、レッド（Ｒ）、グリーン（Ｇ）、ブルー（Ｂ
）、イエロー（Ｙ）などを適宜組み合わせて用いることができる。着色層を用いることで
、着色層を用いない場合と比べて色の再現性を高くすることができる。このとき、着色層
を有する領域と、着色層を有さない領域と、を配置することによって、着色層を有さない
領域における白色光を直接表示に利用しても構わない。一部に着色層を有さない領域を配
置することで、明るい表示の際に、着色層による輝度の低下を少なくでき、消費電力を２
割から３割程度低減できる場合がある。ただし、有機ＥＬ素子や無機ＥＬ素子などの自発
光素子を用いてフルカラー表示する場合、Ｒ、Ｇ、Ｂ、Ｙ、ホワイト（Ｗ）を、それぞれ
の発光色を有する素子から発光させても構わない。自発光素子を用いることで、着色層を
用いた場合よりも、さらに消費電力を低減できる場合がある。
＜４−３．表示装置の画素の構成例＞
ここで、図５１（Ｂ）に示す画素回路を有する表示装置の一例について、図５４（Ａ）
（Ｂ）を用いて説明する。図５４（Ａ）は、表示装置の画素部の上面図であり、図５４（
Ｂ）は図５４（Ａ）に示す一点鎖線Ｘ１−Ｘ２間の断面図である。なお、図５４（Ａ）に
おいて、図面の煩雑さをさけるために、構成要素の一部を省略して図示している。
図５４（Ａ）（Ｂ）に示す表示装置は、基板７０２上の第１のゲート電極として機能す
る導電膜７０４と、導電膜７０４上の絶縁膜７０６、７０７と、絶縁膜７０７上の酸化物
半導体膜７０８と、絶縁膜７０７、及び酸化物半導体膜７０８上のソース電極及びドレイ
ン電極として機能する導電膜７１２ａ、７１２ｂと、絶縁膜７０７上の導電膜７１２ｃと
、酸化物半導体膜７０８、導電膜７１２ａ、７１２ｂ、７１２ｃを覆う絶縁膜７１４、７
１６と、絶縁膜７１６上の第２のゲート電極として機能する酸化物半導体膜７２０と、絶
縁膜７１６及び酸化物半導体膜７２０上の絶縁膜７１８と、絶縁膜７１８上の平坦化絶縁
膜として機能する絶縁膜７２２と、絶縁膜７２２上の画素電極として機能する導電膜７２
４ａ、７２４ｂと、導電膜７２４ａと導電膜７２４ｂとの電気的な接続を抑制する機能を
有する構造体７２６と、導電膜７２４ａ、７２４ｂ及び構造体７２６上のＥＬ層７２８と
、ＥＬ層７２８上の導電膜７３０と、を有する。
また、導電膜７１２ｃは、絶縁膜７０６、７０７に設けられた開口部７５２ｃを介して
導電膜７０４と電気的に接続される。また、第２のゲート電極として機能する酸化物半導
体膜７２０は、絶縁膜７１４、７１６に設けられる開口部７５２ａを介して導電膜７１２
ｂと電気的に接続される。また、導電膜７２４ａは、絶縁膜７１４、７１６、７１８、７
２２に設けられた開口部７５２ｂを介して導電膜７１２ｂと電気的に接続される。
また、画素電極として機能する導電膜７２４ａと、ＥＬ層７２８と、導電膜７３０と、
により発光素子５７２が形成される。なお、ＥＬ層７２８としては、スパッタリング法、
蒸着法（真空蒸着法を含む）、印刷法（例えば、凸版印刷法、凹版印刷法、グラビア印刷
法、平版印刷法、孔版印刷法等）、インクジェット法、塗布法等の方法で形成することが
できる。
図５４（Ｂ）、及び図５４（Ａ）（Ｂ）に示すように、表示装置の画素の構成としては
、２つのトランジスタと、１つの容量素子とを有する構成とすることで、配線数を少なく
することができる。例えば、図５４（Ｂ）及び図５４（Ａ）に示すように、画素にはゲー
ト線、データ線、及びアノード線の３つとすることができる。このような構成とすること
で、表示装置の画素の開口率を高くすることが可能となる。また、配線数を少なくするこ
とで、隣接する配線間での短絡などが発生しづらいため、歩留まりの高い表示装置を提供
することが可能となる。
なお、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用い
ることができる。
（実施の形態５）
本実施の形態においては、本発明の一態様の半導体装置を有する表示装置、及び該表示
装置に入力装置を取り付けた電子機器について、図５５乃至図６２を用いて説明を行う。
＜５−１．タッチパネルに関する説明＞
なお、本実施の形態において、電子機器の一例として、表示装置と、入力装置とを合わ
せたタッチパネル２０００について説明する。また、入力装置の一例として、タッチセン
サを用いる場合について説明する。
図５５（Ａ）（Ｂ）は、タッチパネル２０００の斜視図である。なお、図５５（Ａ）（
Ｂ）において、明瞭化のため、タッチパネル２０００の代表的な構成要素を示す。
タッチパネル２０００は、表示装置２５０１とタッチセンサ２５９５とを有する（図５
５（Ｂ）参照）。また、タッチパネル２０００は、基板２５１０、基板２５７０、及び基
板２５９０を有する。なお、基板２５１０、基板２５７０、及び基板２５９０はいずれも
可撓性を有する。ただし、基板２５１０、基板２５７０、及び基板２５９０のいずれか一
つまたは全てが可撓性を有さない構成としてもよい。
表示装置２５０１は、基板２５１０上に複数の画素及び該画素に信号を供給することが
できる複数の配線２５１１を有する。複数の配線２５１１は、基板２５１０の外周部にま
で引き回され、その一部が端子２５１９を構成している。端子２５１９はＦＰＣ２５０９
（１）と電気的に接続する。
ここで、表示装置２５０１の基板２５１０の基板外周部、及び端子部の構成の一例につ
いて、図５６及び図５７を用いて説明する。図５６（Ａ）は、基板外周部の一例を説明す
る断面図であり、図５６（Ｂ）は、端子部の一例を説明する断面図である。また、図５７
（Ａ）（Ｂ）（Ｃ）は、端子部の一例を説明する断面図である。
図５６（Ａ）に示す構成は、基板２５１０上の絶縁膜９０６と、絶縁膜９０６上の絶縁
膜９０７と、絶縁膜９０７上の絶縁膜９１４、９１６と、絶縁膜９０６及び絶縁膜９１６
上の絶縁膜９１８と、絶縁膜９１８上の絶縁膜９４０と、絶縁膜９１８及び絶縁膜９４０
上のシール材９４２と、を有する。
絶縁膜９０６、９０７、９１４、９１６、９１８は、それぞれ、実施の形態１に示す絶
縁膜１０６、１０７、１１４、１１６、１１８と同様の材料及び手法により形成すること
ができる。
また、絶縁膜９４０としては、例えば、アクリル系樹脂等の有機絶縁材料を用いること
ができる。絶縁膜９４０を形成することによって、トランジスタ等に起因する凹凸等を平
坦化することができる。また、シール材９４２としては、例えば、エポキシ系樹脂やガラ
スフリットを用いるのが好ましい。また、シール材に用いる材料としては、水分や酸素を
透過しない材料を用いると好適である。
図５６（Ａ）に示す基板外周部の構造とすることで、絶縁膜９０６と、絶縁膜９１８と
が、接して設けられているため、外部からの水分等の不純物の入り込みを抑制することが
できる。
図５６（Ｂ）に示す構成は、基板２５１０上の導電膜９０４と、基板２５１０及び導電
膜９０４上の絶縁膜９０６と、絶縁膜９０６上の絶縁膜９０７と、絶縁膜９０７上の導電
膜９１２と、導電膜９１２上の絶縁膜９１４、９１６と、絶縁膜９１６及び導電膜９１２
上の酸化物半導体膜９２０と、絶縁膜９０６、９１６及び酸化物半導体膜９２０上の絶縁
膜９１８と、を有する。また、絶縁膜９１４、９１６には、酸化物半導体膜９２０に達す
る開口部９３０ａが設けられる。また、絶縁膜９１８には、酸化物半導体膜９２０に達す
る開口部９３０ｂが設けられる。また、酸化物半導体膜９２０は、異方性導電膜９４４を
介して、ＦＰＣ２５０９（１）と電気的に接続されている。
導電膜９０４、９１２、及び酸化物半導体膜９２０は、それぞれ実施の形態１に示す導
電膜１０４、導電膜１１２、及び酸化物半導体膜１２０と同様の材料及び手法により形成
することができる。
なお、図５６（Ｂ）においては、基板２５１０上に導電膜９０４を設ける構成について
例示したが、これに限定されず、例えば、図５７（Ａ）に示すように、基板２５１０上に
導電膜９０４を設けない構成としてもよい。また、図５６（Ｂ）においては、導電膜９１
２上に酸化物半導体膜９２０を設ける構成について例示したが、これに限定されず、例え
ば、図５７（Ｂ）に示すように、酸化物半導体膜９２０を設けない構成としてもよい。ま
たは、図５７（Ｃ）に示すように、導電膜９０４、及び酸化物半導体膜９２０を設けない
構成としてもよい。
ただし、図５６（Ｂ）、及び図５７（Ａ）に示すように、異方性導電膜９４４と接続す
る領域には、酸化物半導体膜９２０を設ける構成が好ましい。酸化物半導体膜９２０を設
ける構成とすることで、異方性導電膜９４４との密着性を向上させることができる。
再び、図５５（Ｂ）の説明を行う。基板２５９０は、タッチセンサ２５９５と、タッチ
センサ２５９５と電気的に接続する複数の配線２５９８とを有する。複数の配線２５９８
は、基板２５９０の外周部に引き回され、その一部は端子を構成する。そして、該端子は
ＦＰＣ２５０９（２）と電気的に接続される。なお、図５５（Ｂ）では明瞭化のため、基
板２５９０の裏面側（基板２５１０と対向する面側）に設けられるタッチセンサ２５９５
の電極や配線等を実線で示している。
タッチセンサ２５９５として、例えば静電容量方式のタッチセンサを適用できる。静電
容量方式としては、表面型静電容量方式、投影型静電容量方式等がある。
投影型静電容量方式としては、主に駆動方式の違いから自己容量方式、相互容量方式な
どがある。相互容量方式を用いると同時多点検出が可能となるため好ましい。
なお、図５５（Ｂ）に示すタッチセンサ２５９５は、投影型静電容量方式のタッチセン
サを適用した構成である。
なお、タッチセンサ２５９５には、指等の検知対象の近接または接触を検知することが
できる、様々なセンサを適用することができる。
投影型静電容量方式のタッチセンサ２５９５は、電極２５９１と電極２５９２とを有す
る。電極２５９１は、複数の配線２５９８のいずれかと電気的に接続し、電極２５９２は
複数の配線２５９８の他のいずれかと電気的に接続する。
電極２５９２は、図５５（Ｂ）に示すように、一方向に繰り返し配置された複数の四辺
形が角部で接続される形状を有する。
電極２５９１は四辺形であり、電極２５９２が延在する方向と交差する方向に繰り返し
配置されている。
配線２５９４は、電極２５９２を挟む二つの電極２５９１と電気的に接続する。このと
き、電極２５９２と配線２５９４の交差部の面積ができるだけ小さくなる形状が好ましい
。これにより、電極が設けられていない領域の面積を低減でき、透過率のバラツキを低減
できる。その結果、タッチセンサ２５９５を透過する光の輝度のバラツキを低減すること
ができる。
なお、電極２５９１及び電極２５９２の形状はこれに限定されず、様々な形状を取りう
る。例えば、複数の電極２５９１をできるだけ隙間が生じないように配置し、絶縁層を介
して電極２５９２を、電極２５９１と重ならない領域ができるように離間して複数設ける
構成としてもよい。このとき、隣接する２つの電極２５９２の間に、これらとは電気的に
絶縁されたダミー電極を設けると、透過率の異なる領域の面積を低減できるため好ましい
。
なお、電極２５９１、電極２５９２、配線２５９８などの導電膜、つまり、タッチパネ
ルを構成する配線や電極に用いることのできる材料として、酸化インジウム、酸化錫、酸
化亜鉛等を有する透明導電膜（例えば、ＩＴＯなど）が挙げられる。また、タッチパネル
を構成する配線や電極に用いることのできる材料として、例えば、抵抗値が低い方が好ま
しい。一例として、銀、銅、アルミニウム、カーボンナノチューブ、グラフェン、ハロゲ
ン化金属（ハロゲン化銀など）などを用いてもよい。さらに、非常に細くした（例えば、
直径が数ナノメール）複数の導電体を用いて構成されるような金属ナノワイヤを用いても
よい。または、導電体を網目状にした金属メッシュを用いてもよい。一例としては、Ａｇ
ナノワイヤ、Ｃｕナノワイヤ、Ａｌナノワイヤ、Ａｇメッシュ、Ｃｕメッシュ、Ａｌメッ
シュなどを用いてもよい。例えば、タッチパネルを構成する配線や電極にＡｇナノワイヤ
を用いる場合、可視光において透過率を８９％以上、シート抵抗値を４０Ω／□以上１０
０Ω／□以下とすることができる。また、上述したタッチパネルを構成する配線や電極に
用いることのできる材料の一例である、金属ナノワイヤ、金属メッシュ、カーボンナノチ
ューブ、グラフェンなどは、可視光において透過率が高いため、表示素子に用いる電極（
例えば、画素電極または共通電極など）として用いてもよい。
＜５−２．表示装置に関する説明＞
次に、図５８（Ａ）（Ｂ）を用いて、表示装置２５０１の詳細について説明する。図５
８（Ａ）（Ｂ）は、図５５（Ｂ）に示す一点鎖線Ｘ１−Ｘ２間の断面図に相当する。
表示装置２５０１は、マトリクス状に配置された複数の画素を有する。該画素は表示素
子と、該表示素子を駆動する画素回路とを有する。
［表示素子としてＥＬ素子を用いる構成］
まず、表示素子としてＥＬ素子を用いる構成について、図５８（Ａ）を用いて以下説明
を行う。なお、以下の説明においては、白色の光を射出するＥＬ素子を適用する場合につ
いて説明するが、ＥＬ素子はこれに限定されない。例えば、隣接する画素毎に射出する光
の色が異なるように、発光色が異なるＥＬ素子を適用してもよい。
基板２５１０及び基板２５７０としては、例えば、水蒸気の透過率が１０−５ｇ／（ｍ
２・ｄａｙ）以下、好ましくは１０−６ｇ／（ｍ２・ｄａｙ）以下である可撓性を有する
材料を好適に用いることができる。または、基板２５１０の熱膨張率と、基板２５７０の
熱膨張率とが、およそ等しい材料を用いると好適である。例えば、線膨張率が１×１０−
３／Ｋ以下、好ましくは５×１０−５／Ｋ以下、より好ましくは１×１０−５／Ｋ以下で
ある材料を好適に用いることができる。
なお、基板２５１０は、ＥＬ素子への不純物の拡散を防ぐ絶縁層２５１０ａと、可撓性
基板２５１０ｂと、絶縁層２５１０ａ及び可撓性基板２５１０ｂを貼り合わせる接着層２
５１０ｃと、を有する積層体である。また、基板２５７０は、ＥＬ素子への不純物の拡散
を防ぐ絶縁層２５７０ａと、可撓性基板２５７０ｂと、絶縁層２５７０ａ及び可撓性基板
２５７０ｂを貼り合わせる接着層２５７０ｃと、を有する積層体である。
接着層２５１０ｃ及び接着層２５７０ｃとしては、例えば、ポリエステル、ポリオレフ
ィン、ポリアミド（ナイロン、アラミド等）、ポリイミド、ポリカーボネートまたはアク
リル、ポリウレタン、エポキシ樹脂もしくはシロキサン結合を有する樹脂を含む材料を用
いることができる。
また、基板２５１０と基板２５７０との間に封止層２５６０を有する。封止層２５６０
は、空気より大きい屈折率を有すると好ましい。また、図５８（Ａ）に示すように、封止
層２５６０側に光を取り出す場合は、封止層２５６０は光学素子を兼ねることができる。
また、封止層２５６０の外周部にシール材を形成してもよい。当該シール材を用いるこ
とにより、基板２５１０、基板２５７０、封止層２５６０、及びシール材で囲まれた領域
にＥＬ素子２５５０を有する構成とすることができる。なお、封止層２５６０として、不
活性気体（窒素やアルゴン等）を充填してもよい。また、当該不活性気体内に、乾燥材を
設けて、水分等を吸着させる構成としてもよい。
また、図５８（Ａ）に示す表示装置２５０１は、画素２５０５を有する。また、画素２
５０５は、発光モジュール２５８０と、ＥＬ素子２５５０と、ＥＬ素子２５５０に電力を
供給することができるトランジスタ２５０２ｔと、を有する。なお、トランジスタ２５０
２ｔは、画素回路の一部として機能する。
また、発光モジュール２５８０は、ＥＬ素子２５５０と、着色層２５６７とを有する。
また、ＥＬ素子２５５０は、下部電極と、上部電極と、下部電極と上部電極との間にＥＬ
層とを有する。
また、封止層２５６０が光を取り出す側に設けられている場合、封止層２５６０は、Ｅ
Ｌ素子２５５０と着色層２５６７に接する。
着色層２５６７は、ＥＬ素子２５５０と重なる位置にある。これにより、ＥＬ素子２５
５０が発する光の一部は着色層２５６７を透過して、図中に示す矢印の方向の発光モジュ
ール２５８０の外部に射出される。
また、表示装置２５０１には、光を射出する方向に遮光層２５６８が設けられる。遮光
層２５６８は、着色層２５６７を囲むように設けられている。
着色層２５６７としては、特定の波長帯域の光を透過する機能を有していればよく、例
えば、赤色の波長帯域の光を透過するカラーフィルタ、緑色の波長帯域の光を透過するカ
ラーフィルタ、青色の波長帯域の光を透過するカラーフィルタ、黄色の波長帯域の光を透
過するカラーフィルタなどを用いることができる。各カラーフィルタは、様々な材料を用
いて、印刷法、インクジェット法、フォトリソグラフィ技術を用いたエッチング方法など
で形成することができる。
また、表示装置２５０１には、絶縁層２５２１が設けられる。絶縁層２５２１はトラン
ジスタ２５０２ｔ等を覆う。なお、絶縁層２５２１は、画素回路に起因する凹凸を平坦化
するための機能を有する。また、絶縁層２５２１に不純物の拡散を抑制できる機能を付与
してもよい。これにより、不純物の拡散によるトランジスタ２５０２ｔ等の信頼性の低下
を抑制できる。
また、ＥＬ素子２５５０は、絶縁層２５２１の上方に形成される。また、ＥＬ素子２５
５０が有する下部電極には、該下部電極の端部に重なる隔壁２５２８が設けられる。なお
、基板２５１０と、基板２５７０との間隔を制御するスペーサを、隔壁２５２８上に形成
してもよい。
また、走査線駆動回路２５０４は、トランジスタ２５０３ｔと、容量素子２５０３ｃと
を有する。なお、駆動回路を画素回路と同一の工程で同一基板上に形成することができる
。
また、基板２５１０上には、信号を供給することができる配線２５１１が設けられる。
また、配線２５１１上には、端子２５１９が設けられる。また、端子２５１９には、ＦＰ
Ｃ２５０９（１）が電気的に接続される。また、ＦＰＣ２５０９（１）は、ビデオ信号、
クロック信号、スタート信号、リセット信号等を供給する機能を有する。なお、ＦＰＣ２
５０９（１）にはプリント配線基板（ＰＷＢ）が取り付けられていても良い。
なお、トランジスタ２５０２ｔ及びトランジスタ２５０３ｔのいずれか一方または双方
に先の実施の形態に示すトランジスタを適用すればよい。本実施の形態で用いるトランジ
スタは、高純度化し結晶性が高い酸化物半導体膜を有する。該トランジスタは、オフ状態
における電流値（オフ電流値）を低くすることができる。よって、画像信号等の電気信号
の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よ
って、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果
を奏する。なお、リフレッシュ動作の詳細については、後述する。
また、本実施の形態で用いるトランジスタは、比較的高い電界効果移動度が得られるた
め、高速駆動が可能である。例えば、このような高速駆動が可能なトランジスタを表示装
置２５０１に用いることで、画素回路のスイッチングトランジスタと、駆動回路に使用す
るドライバトランジスタを同一基板上に形成することができる。すなわち、別途駆動回路
として、シリコンウェハ等により形成された半導体装置を用いる必要がないため、半導体
装置の部品点数を削減することができる。また、画素回路においても、高速駆動が可能な
トランジスタを用いることで、高画質な画像を提供することができる。
［表示素子として液晶素子を用いる構成］
次に、表示素子として、液晶素子を用いる構成について、図５８（Ｂ）を用いて以下説
明を行う。なお、以下の説明においては、外光を反射して表示する反射型の液晶表示装置
について説明するが、液晶表示装置はこれに限定されない。例えば、光源（バックライト
、サイドライト等）を設けて、透過型の液晶表示装置、または反射型と透過型の両方の機
能を備える液晶表示装置としてもよい。
図５８（Ｂ）に示す表示装置２５０１は、図５８（Ａ）に示す表示装置２５０１と以下
の点が異なる。それ以外の構成については、図５８（Ａ）に示す表示装置２５０１と同様
である。
図５８（Ｂ）に示す表示装置２５０１の画素２５０５は、液晶素子２５５１と、液晶素
子２５５１に電力を供給することができるトランジスタ２５０２ｔと、を有する。
また、液晶素子２５５１は、下部電極（画素電極ともいう）と、上部電極と、下部電極
と上部電極との間に液晶層２５２９と、を有する。液晶素子２５５１は、下部電極と上部
電極との間に印加される電圧によって、液晶層２５２９の配向状態を変えることができる
。また、液晶層２５２９中には、スペーサ２５３０ａと、スペーサ２５３０ｂと、が設け
られる。また、図５８（Ｂ）において図示しないが、上部電極及び下部電極の液晶層２５
２９と接する側に、それぞれ配向膜を設ける構成としてもよい。
液晶層２５２９としては、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分
散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は
、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチッ
ク相、等方相等を示す。また、液晶表示装置として、横電界方式を採用する場合、配向膜
を用いないブルー相を示す液晶を用いてもよい。ブルー相を示す液晶を用いる場合、配向
膜を設けなくてもよいのでラビング処理が不要となる。ラビング処理が不要となることで
、ラビング処理時に引き起こされる静電破壊を防止することができ、作製工程中の液晶表
示装置の不良や破損を軽減することができる。
スペーサ２５３０ａ、２５３０ｂは、絶縁膜を選択的にエッチングすることで得られる
。スペーサ２５３０ａ、２５３０ｂとしては、基板２５１０と基板２５７０との間の距離
（セルギャップ）を制御するために設けられる。なお、スペーサ２５３０ａ、２５３０ｂ
は、それぞれ大きさを異ならせてもよく、柱状または球状で設けると好ましい。また、図
５８（Ｂ）においては、スペーサ２５３０ａ、２５３０ｂを、基板２５７０側に設ける構
成について例示したが、これに限定されず、基板２５１０側に設けてもよい。
また、液晶素子２５５１の上部電極は、基板２５７０側に設けられる。また、該上部電
極と、着色層２５６７及び遮光層２５６８と、の間には絶縁層２５３１が設けられる。絶
縁層２５３１は、着色層２５６７及び遮光層２５６８に起因する凹凸を平坦化する機能を
有する。絶縁層２５３１としては、例えば、有機樹脂膜を用いればよい。また、液晶素子
２５５１の下部電極は、反射電極としての機能を有する。図５８（Ｂ）に示す表示装置２
５０１は、外光を利用して下部電極で光を反射して着色層２５６７を介して表示する、反
射型の液晶表示装置である。なお、透過型の液晶表示装置とする場合、下部電極に透明電
極として機能を付与すればよい。
また、図５８（Ｂ）に示す表示装置２５０１は、絶縁層２５２２を有する。絶縁層２５
２２は、トランジスタ２５０２ｔ等を覆う。なお、絶縁層２５２２は、画素回路に起因す
る凹凸を平坦化するための機能と、液晶素子の下部電極に凹凸を形成する機能と、を有す
る。これにより、下部電極の表面に凹凸を形成することが可能となる。したがって、外光
が下部電極に入射した場合において、下部電極の表面で光を乱反射することが可能となり
、視認性を向上させることができる。なお、透過型の液晶表示装置の場合、上記凹凸を設
けない構成としてもよい。
＜５−３．タッチセンサに関する説明＞
次に、図５９を用いて、タッチセンサ２５９５の詳細について説明する。図５９は、図
５５（Ｂ）に示す一点鎖線Ｘ３−Ｘ４間の断面図に相当する。
タッチセンサ２５９５は、基板２５９０上に千鳥状に配置された電極２５９１及び電極
２５９２と、電極２５９１及び電極２５９２を覆う絶縁層２５９３と、隣り合う電極２５
９１を電気的に接続する配線２５９４とを有する。
電極２５９１及び電極２５９２は、透光性を有する導電材料を用いて形成する。透光性
を有する導電性材料としては、酸化インジウム、インジウム錫酸化物、インジウム亜鉛酸
化物、酸化亜鉛、ガリウムを添加した酸化亜鉛などの導電性酸化物を用いることができる
。なお、グラフェンを含む膜を用いることもできる。グラフェンを含む膜は、例えば膜状
に形成された酸化グラフェンを含む膜を還元して形成することができる。還元する方法と
しては、熱を加える方法等を挙げることができる。
例えば、透光性を有する導電性材料を基板２５９０上にスパッタリング法により成膜し
た後、フォトリソグラフィ法等の様々なパターニング技術により、不要な部分を除去して
、電極２５９１及び電極２５９２を形成することができる。
また、絶縁層２５９３に用いる材料としては、例えば、アクリル、エポキシなどの樹脂
、シロキサン結合を有する樹脂の他、酸化シリコン、酸化窒化シリコン、酸化アルミニウ
ムなどの無機絶縁材料を用いることもできる。
また、電極２５９１に達する開口が絶縁層２５９３に設けられ、配線２５９４が隣接す
る電極２５９１と電気的に接続する。透光性の導電性材料は、タッチパネルの開口率を高
めることができるため、配線２５９４に好適に用いることができる。また、電極２５９１
及び電極２５９２より導電性の高い材料は、電気抵抗を低減できるため配線２５９４に好
適に用いることができる。
電極２５９２は、一方向に延在し、複数の電極２５９２がストライプ状に設けられてい
る。また、配線２５９４は電極２５９２と交差して設けられている。
一対の電極２５９１が１つの電極２５９２を挟んで設けられる。また、配線２５９４は
一対の電極２５９１を電気的に接続している。
なお、複数の電極２５９１は、１つの電極２５９２と必ずしも直交する方向に配置され
る必要はなく、０度を超えて９０度未満の角度をなすように配置されてもよい。
また、配線２５９８は、電極２５９１または電極２５９２と電気的に接続される。また
、配線２５９８の一部は、端子として機能する。配線２５９８としては、例えば、アルミ
ニウム、金、白金、銀、ニッケル、チタン、タングステン、クロム、モリブデン、鉄、コ
バルト、銅、またはパラジウム等の金属材料や、該金属材料を含む合金材料を用いること
ができる。
なお、絶縁層２５９３及び配線２５９４を覆う絶縁層を設けて、タッチセンサ２５９５
を保護してもよい。
また、接続層２５９９は、配線２５９８とＦＰＣ２５０９（２）を電気的に接続させる
。
接続層２５９９としては、異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃ
ｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）や、異方性導電ペースト（ＡＣＰ：Ａｎｉｓｏｔｒｏｐ
ｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ）などを用いることができる。
＜５−４．タッチパネルに関する説明＞
次に、図６０（Ａ）を用いて、タッチパネル２０００の詳細について説明する。図６０
（Ａ）は、図５５（Ａ）に示す一点鎖線Ｘ５−Ｘ６間の断面図に相当する。
図６０（Ａ）に示すタッチパネル２０００は、図５５（Ａ）で説明した表示装置２５０
１と、図５９で説明したタッチセンサ２５９５と、を貼り合わせた構成である。
また、図６０（Ａ）に示すタッチパネル２０００は、図５８（Ａ）で説明した構成の他
、接着層２５９７と、反射防止層２５６９と、を有する。
接着層２５９７は、配線２５９４と接して設けられる。なお、接着層２５９７は、タッ
チセンサ２５９５が表示装置２５０１に重なるように、基板２５９０を基板２５７０に貼
り合わせている。また、接着層２５９７は、透光性を有すると好ましい。また、接着層２
５９７としては、熱硬化性樹脂、または紫外線硬化樹脂を用いることができる。例えば、
アクリル系樹脂、ウレタン系樹脂、エポキシ系樹脂、またはシロキサン系樹脂を用いるこ
とができる。
反射防止層２５６９は、画素に重なる位置に設けられる。反射防止層２５６９として、
例えば円偏光板を用いることができる。
次に、図６０（Ａ）に示す構成と異なる構成のタッチパネルについて、図６０（Ｂ）を
用いて説明する。
図６０（Ｂ）は、タッチパネル２００１の断面図である。図６０（Ｂ）に示すタッチパ
ネル２００１は、図６０（Ａ）に示すタッチパネル２０００と、表示装置２５０１に対す
るタッチセンサ２５９５の位置が異なる。ここでは異なる構成について詳細に説明し、同
様の構成を用いることができる部分は、タッチパネル２０００の説明を援用する。
着色層２５６７は、ＥＬ素子２５５０の下方に位置する。また、図６０（Ｂ）に示すＥ
Ｌ素子２５５０は、トランジスタ２５０２ｔが設けられている側に光を射出する。これに
より、ＥＬ素子２５５０が発する光の一部は、着色層２５６７を透過して、図中に示す矢
印の方向の発光モジュール２５８０の外部に射出される。
また、タッチセンサ２５９５は、表示装置２５０１の基板２５１０側に設けられている
。
接着層２５９７は、基板２５１０と基板２５９０の間にあり、表示装置２５０１とタッ
チセンサ２５９５を貼り合わせる。
図６０（Ａ）（Ｂ）に示すように、発光素子から射出される光は、基板２５１０及び基
板２５７０のいずれか一方または双方を通して射出されればよい。
＜５−５．タッチパネルの駆動方法に関する説明＞
次に、タッチパネルの駆動方法の一例について、図６１を用いて説明を行う。
図６１（Ａ）は、相互容量方式のタッチセンサの構成を示すブロック図である。図６１
（Ａ）では、パルス電圧出力回路２６０１、電流検出回路２６０２を示している。なお、
図６１（Ａ）では、パルス電圧が与えられる電極２６２１をＸ１−Ｘ６として、電流の変
化を検知する電極２６２２をＹ１−Ｙ６として、それぞれ６本の配線で例示している。ま
た、図６１（Ａ）は、電極２６２１と、電極２６２２とが重畳することで形成される容量
２６０３を示している。なお、電極２６２１と電極２６２２とはその機能を互いに置き換
えてもよい。
パルス電圧出力回路２６０１は、Ｘ１−Ｘ６の配線に順にパルスを印加するための回路
である。Ｘ１−Ｘ６の配線にパルス電圧が印加されることで、容量２６０３を形成する電
極２６２１と電極２６２２との間に電界が生じる。この電極間に生じる電界が遮蔽等によ
り容量２６０３の相互容量に変化を生じさせることを利用して、被検知体の近接、または
接触を検出することができる。
電流検出回路２６０２は、容量２６０３での相互容量の変化による、Ｙ１−Ｙ６の配線
での電流の変化を検出するための回路である。Ｙ１−Ｙ６の配線では、被検知体の近接、
または接触がないと検出される電流値に変化はないが、検出する被検知体の近接、または
接触により相互容量が減少する場合には電流値が減少する変化を検出する。なお電流の検
出は、積分回路等を用いて行えばよい。
次に、図６１（Ｂ）には、図６１（Ａ）で示す相互容量方式のタッチセンサにおける入
出力波形のタイミングチャートを示す。図６１（Ｂ）では、１フレーム期間で各行列での
被検知体の検出を行うものとする。また図６１（Ｂ）では、被検知体を検出しない場合（
非タッチ）と被検知体を検出する場合（タッチ）との２つの場合について示している。な
おＹ１−Ｙ６の配線については、検出される電流値に対応する電圧値とした波形を示して
いる。
Ｘ１−Ｘ６の配線には、順にパルス電圧が与えられ、該パルス電圧にしたがってＹ１−
Ｙ６の配線での波形が変化する。被検知体の近接または接触がない場合には、Ｘ１−Ｘ６
の配線の電圧の変化に応じてＹ１−Ｙ６の波形が一様に変化する。一方、被検知体が近接
または接触する箇所では、電流値が減少するため、これに対応する電圧値の波形も変化す
る。
このように、相互容量の変化を検出することにより、被検知体の近接または接触を検知
することができる。
＜５−６．センサ回路に関する説明＞
また、図６１（Ａ）ではタッチセンサとして配線の交差部に容量２６０３のみを設ける
パッシブ型のタッチセンサの構成を示したが、トランジスタと容量とを有するアクティブ
型のタッチセンサとしてもよい。アクティブ型のタッチセンサに含まれるセンサ回路の一
例を図６２に示す。
図６２に示すセンサ回路は、容量２６０３と、トランジスタ２６１１と、トランジスタ
２６１２と、トランジスタ２６１３とを有する。
トランジスタ２６１３はゲートに信号Ｇ２が与えられ、ソースまたはドレインの一方に
電圧ＶＲＥＳが与えられ、他方が容量２６０３の一方の電極およびトランジスタ２６１１
のゲートと電気的に接続する。トランジスタ２６１１は、ソースまたはドレインの一方が
トランジスタ２６１２のソースまたはドレインの一方と電気的に接続し、他方に電圧ＶＳ
Ｓが与えられる。トランジスタ２６１２は、ゲートに信号Ｇ１が与えられ、ソースまたは
ドレインの他方が配線ＭＬと電気的に接続する。容量２６０３の他方の電極には電圧ＶＳ
Ｓが与えられる。
次に、図６０に示すセンサ回路の動作について説明する。まず、信号Ｇ２としてトラン
ジスタ２６１３をオン状態とする電位が与えられることで、トランジスタ２６１１のゲー
トが接続されるノードｎに電圧ＶＲＥＳに対応した電位が与えられる。次に、信号Ｇ２と
してトランジスタ２６１３をオフ状態とする電位が与えられることで、ノードｎの電位が
保持される。
続いて、指等の被検知体の近接または接触により、容量２６０３の相互容量が変化する
ことに伴い、ノードｎの電位がＶＲＥＳから変化する。
読み出し動作は、信号Ｇ１にトランジスタ２６１２をオン状態とする電位を与える。ノ
ードｎの電位に応じてトランジスタ２６１１に流れる電流、すなわち配線ＭＬに流れる電
流が変化する。この電流を検出することにより、被検知体の近接または接触を検出するこ
とができる。
トランジスタ２６１１、トランジスタ２６１２、及びトランジスタ２６１３に先の実施
の形態に示すトランジスタを適用することができる。とくにトランジスタ２６１３に先の
実施の形態に示すトランジスタを適用することにより、ノードｎの電位を長期間に亘って
保持することが可能となり、ノードｎにＶＲＥＳを供給しなおす動作（リフレッシュ動作
）の頻度を減らすことができる。
なお、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用い
ることができる。
（実施の形態６）
本実施の形態においては、表示素子として横電界モード（水平電界モードともいう）の
液晶素子を用いる表示装置について、図６３を用いて説明する。
図６３は、横電界モードの液晶素子を用いる表示装置の製造工程を説明するフロー図で
ある。なお、図６３において、酸化物半導体（特に、ＣＡＡＣ−ＯＳ）、低温ポリシリコ
ン（ＬＴＰＳ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ−Ｓｉｌｉｃｏｎ））、及び
水素化アモルファスシリコン（ａ−Ｓｉ：Ｈ）を、トランジスタの活性層に用いる場合の
製造工程の一例を、それぞれ表している。
＜６−１．ＣＡＡＣ−ＯＳ＞
ＣＡＡＣ−ＯＳをトランジスタに用いる場合について説明する。まず、スパッタリング
装置（ＳＰ）にてゲート電極（ＧＥ：Ｇａｔｅ Ｅｌｅｃｔｒｏｄｅ）を形成する。なお
、ゲート電極を加工する際に、マスクを１枚使用する。
次に、ゲート電極上にＰＥＣＶＤ装置を用いて、ゲート絶縁膜（ＧＩ：Ｇａｔｅ Ｉｎ
ｓｕｌａｔｏｒ）を形成する。その後、ゲート絶縁膜上にスパッタリング装置を用いて、
活性層となる酸化物半導体（ＯＳ）膜を形成する。なお、酸化物半導体膜を島状に加工す
る際に、マスクを１枚使用する。
次に、ゲート絶縁膜の一部を加工し、ゲート電極に達する開口部を形成する。なお、当
該開口部を形成する際に、マスクを１枚使用する。
次に、ゲート絶縁膜、及び酸化物半導体膜上にスパッタリング装置を用いて導電膜を形
成し、当該導電膜を加工することで、ソース電極及びドレイン電極（Ｓ／Ｄ電極）を形成
する。なお、ソース電極及びドレイン電極を形成する際に、マスクを１枚使用する。
次に、酸化物半導体膜、ソース電極及びドレイン電極上に、ＰＥＣＶＤ装置を用いてパ
ッシベーション膜を形成する。
次に、パッシベーション膜の一部を加工し、ソース電極またはドレイン電極に達する開
口部を形成する。なお、当該開口部を形成する際に、マスクを１枚使用する。
次に、パッシベーション膜に形成された開口部を覆うように、パッシベーション膜上に
スパッタリング装置を用いて導電膜を形成し、当該導電膜を加工することでコモン電極を
形成する。なお、コモン電極を形成する際に、マスクを１枚使用する。
次に、パッシベーション膜、及びコモン電極上にＰＥＣＶＤ装置を用いて、絶縁膜を形
成する。その後、該絶縁膜の一部を開口しソース電極またはドレイン電極に達する開口部
を形成する。なお、絶縁膜を形成する際（絶縁膜の一部に開口部を形成する際）に、マス
クを１枚使用する。
次に、絶縁膜上にスパッタリング装置を用いて、導電膜を形成し、当該導電膜を加工す
ることで画素電極を形成する。なお、画素電極を形成する際に、マスクを１枚使用する。
以上の工程で、横電界モードの液晶表示装置を作製することができる。なお、ＣＡＡＣ
−ＯＳを用いる場合、横電界モードの液晶表示装置としては、マスク枚数が８枚となる。
＜６−２．ＬＴＰＳ＞
ＬＴＰＳをトランジスタに用いる場合について説明する。まず、スパッタリング装置を
用いて遮光膜を形成する。なお、遮光膜を加工する際に、マスクを１枚使用する。
次に、遮光膜上にＰＥＣＶＤ装置を用いて、下地絶縁膜を形成する。その後、下地絶縁
膜上にＰＥＣＶＤ装置を用いて、活性層となるＳｉを形成する。その後、当該Ｓｉを結晶
化させるために、エキシマレーザーアニール（ＥＬＡ：Ｅｘｃｉｍｅｒ Ｌａｓｅｒ Ａ
ｎｎｅａｌｉｎｇ）を行う。また、ＥＬＡ工程の後、活性層のＳｉは、結晶化シリコン（
ｐ−Ｓｉ：ｐｏｌｙ−Ｓｉｌｉｃｏｎとなる）となる。なお、ＥＬＡを大面積で行うには
、大型の設備が必要である。また、ＥＬＡ特有の線状のムラ等が発生する場合がある。
次に、ｐ−Ｓｉを加工し島状にする。なお、ｐ−Ｓｉを島状に加工する際に、マスクを
１枚使用する。
次に、ｐ−Ｓｉ上にＰＥＣＶＤ装置を用いて、ゲート絶縁膜（ＧＩ）を形成する。その
後、ゲート絶縁膜上にスパッタリング装置を用いて、ゲート電極（ＧＥ）を形成する。な
お、ゲート電極を形成する際に、マスクを１枚使用する。また、ゲート電極を形成する際
に、ゲート絶縁膜の一部も除去される。
次に、ｐ−Ｓｉ中にｎ＋領域を形成するために、イオンドーピング（ＩＤ：Ｉｏｎ Ｄ
ｏｐｉｎｇ）装置を用いて、不純物注入を行う。なお、ｎ＋領域を形成する際に、マスク
を１枚使用する。次に、ｐ−Ｓｉ中にｎ−領域を形成するために、イオンドーピング装置
を用いて、不純物注入を行う。なお、ｎ−領域を形成する際には、マスクを用いず全面に
ドーピングを行う。次に、ｐ−Ｓｉ中にｐ＋領域を形成するために、イオンドーピング装
置を用いて、不純物注入を行う。なお、ｐ＋領域を形成するために、マスクを１枚使用す
る。
次に、熱活性化を行う。該熱活性化としては、アニール炉、ＲＴＡ装置等を用いればよ
い。
次に、ｐ−Ｓｉ、及びゲート電極上にＰＥＣＶＤ装置を用いて、層間絶縁膜を形成する
。その後、当該層間絶縁膜、及びゲート絶縁膜の一部を加工し、ｎ＋領域及びｐ＋領域に
達する開口部を形成する。なお、当該開口部を形成する際に、マスクを１枚使用する。
次に、開口部が形成された層間絶縁膜上にスパッタリング装置を用いて、導電膜を形成
し、当該導電膜を加工することで、ソース電極及びドレイン電極（Ｓ／Ｄ電極）を形成す
る。なお、ソース電極及びドレイン電極を形成する際に、マスクを１枚使用する。
次に、ソース電極及びドレイン電極上に、コーター装置を用いて平坦化絶縁膜を形成す
る。平坦化絶縁膜としては、例えば有機樹脂膜等を用いればよい。なお、平坦化絶縁膜を
形成する際に、マスクを１枚使用する。
次に、平坦化絶縁膜上にスパッタリング装置を用いて、導電膜を形成し、当該導電膜上
にコモン電極を形成する。なお、コモン電極を形成する際に、マスクを１枚使用する。
次に、コモン電極上にＰＥＣＶＤ装置を用いて、絶縁膜を形成する。その後、該絶縁膜
の一部を開口し、ソース電極またはドレイン電極に達する開口部を形成する。なお、絶縁
膜を形成する際（絶縁膜の一部に開口部を形成する際）に、マスクを１枚使用する。
次に、絶縁膜上にスパッタリング装置を用いて、導電膜を形成し、当該導電膜を加工す
ることで画素電極を形成する。なお、画素電極を形成する際に、マスクを１枚使用する。
以上の工程で、横電界モードの液晶表示装置を作製することができる。なお、ＬＴＰＳ
を用いる場合、横電界モードの液晶表示装置としては、マスク枚数が１１枚となる。
＜６−３．ａ−Ｓｉ：Ｈ＞
ａ−Ｓｉ：Ｈをトランジスタに用いる場合について説明する。まず、スパッタリング装
置を用いて、ゲート電極（ＧＥ）を形成する。なお、ゲート電極を加工する際に、マスク
を１枚使用する。
次に、ゲート電極上にＰＥＣＶＤ装置を用いて、ゲート絶縁膜（ＧＩ）を形成する。そ
の後、ゲート絶縁膜上にＰＥＣＶＤ装置を用いて、活性層となるシリコン膜を形成する。
なお、当該シリコン膜を島状に加工する際に、マスクを１枚使用する。
次に、ゲート絶縁膜の一部を加工し、ゲート電極に達する開口部を形成する。なお、当
該開口部を形成する際に、マスクを１枚使用する。
次に、ゲート絶縁膜上に、スパッタリング装置を用いて、導電膜を形成し、当該導電膜
を加工することで容量用電極を形成する。なお、容量用電極を加工する際に、マスクを１
枚使用する。
次に、ゲート絶縁膜、及びシリコン膜上にスパッタリング装置を用いて導電膜を形成し
、当該導電膜を加工することで、ソース電極及びドレイン電極（Ｓ／Ｄ電極）を形成する
。なお、ソース電極及びドレイン電極を形成する際に、マスクを１枚使用する。
次に、ソース電極及びドレイン電極上にスパッタリング装置を用いて、導電膜を形成し
、当該導電膜を加工することでコモン電極を形成する。なお、コモン電極を形成する際に
、マスクを１枚使用する。
次に、コモン電極上にＰＥＣＶＤ装置を用いて、絶縁膜を形成する。その後、該絶縁膜
の一部を開口しソース電極またはドレイン電極に達する開口部を形成する。なお、絶縁膜
を形成する際（絶縁膜の一部に開口部を形成する際）に、マスクを１枚使用する。
次に、絶縁膜上にスパッタリング装置を用いて、導電膜を形成し、当該導電膜を加工す
ることで画素電極を形成する。なお、画素電極を形成する際に、マスクを１枚使用する。
以上の工程で、横電界モードの液晶表示装置を作製することができる。なお、ａ−Ｓｉ
：Ｈを用いる場合、横電界モードの液晶表示装置としては、マスク枚数が８枚となる。
なお、ＣＡＡＣ−ＯＳ、ＬＴＰＳ、及びａ−Ｓｉ：Ｈに示す各フローにおいて、コモン
電極形成、コモン電極上の絶縁膜形成、及び画素電極形成としては、横電界モードの液晶
表示装置に起因する工程のため、液晶素子として垂直電界モード（例えばＶＡモードなど
）の液晶表示装置とする場合、または表示素子として有機ＥＬ素子を用いる場合において
は、異なる工程とすればよい。
図６３に示すように、横電界モードの液晶素子に用いるトランジスタとして、ＣＡＡＣ
−ＯＳを用いることで、ＬＴＰＳよりも製造プロセスを簡略化することができる。また、
ＣＡＡＣ−ＯＳを用いたトランジスタは、ａ−Ｓｉ：Ｈを用いたトランジスタと、同等の
マスク枚数で移動度が高い。したがって、ＣＡＡＣ−ＯＳを用いたトランジスタは、表示
装置に駆動回路（ゲートドライバ、またはソースドライバ）の一部あるいは全部を実装す
ることが可能となる。
ここで、各プロセスの特性のまとめを表３に示す。
Figure 0006878660
表３に示すように、ＣＡＡＣ−ＯＳを用いることで、ａ−Ｓｉ：Ｈと同等のマスク数で
作製でき、且つａ−Ｓｉ：Ｈに比べ電気特性（電界効果移動度（単に移動度ともいう）、
またはｏｎ／ｏｆｆ比など）の性能が高い。よって、ＣＡＡＣ−ＯＳを用いることで、表
示品位の高い表示装置にすることが可能となる。また、表３に示すように、ＣＡＡＣ−Ｏ
Ｓは、ＬＴＰＳと比較し、プロセス最高温度が低く、且つ、デバイスコスト、及びプラン
トコストが低い。したがって、製造コストが抑制された表示装置を実現することが可能と
なる。
なお、ＣＡＡＣ−ＯＳに代表される酸化物半導体を用いたトランジスタは、シリコンを
用いたトランジスタと比較し、１．オフ電流が低い、２．ショートチャネル効果が無いま
たは極めて少ない、３．耐圧が高い、あるいは４．温度特性の変化が少ない、といった優
れた効果を奏する。また、酸化物半導体を用いたトランジスタは、シリコンを用いたトラ
ンジスタと同等のスイッチング速度、または同等の周波数特性（ｆ特ともいう）を有する
ため、高速動作をさせることが可能である。したがって、酸化物半導体を用いたトランジ
スタを有する表示装置は、表示品位が高く、信頼性の高い表示装置を実現することができ
る。
なお、本実施の形態に示す構成は、他の実施の形態と適宜組み合わせて用いることがで
きる。
（実施の形態７）
本実施の形態においては、本発明の一態様の半導体装置を有する表示装置、及び当該表
示装置の駆動方法について、図６４乃至図６７を用いて説明を行う。
なお、本発明の一態様の表示装置は、情報処理部、演算部、記憶部、表示部、及び入力
部等を有していてもよい。
また、本発明の一態様の表示装置において、同一画像（静止画像）を連続して表示する
場合、同一画像の信号を書き込む回数（リフレッシュするともいう）を低減することで、
消費電力の低減を図ることができる。なお、リフレッシュを行う頻度をリフレッシュレー
ト（走査周波数、垂直同期周波数ともいう）という。以下では、リフレッシュレートを低
減し、目の疲労が少ない表示装置について説明する。
目の疲労には、神経系の疲労と、筋肉系の疲労の２種類がある。神経系の疲労は、表示
装置の発光、点滅画面を、長時間見続けることで、その明るさが眼の網膜や神経、脳を刺
激して疲れさせるものである。筋肉系の疲労は、ピント調節のときに使用する毛様体の筋
肉を酷使することにより疲れさせるものである。
図６４（Ａ）に、従来の表示装置の表示を表す模式図を示す。図６４（Ａ）に示すよう
に、従来の表示装置では、１秒間に６０回の画像の書き換えが行われている。このような
画面を長時間見続けることにより、使用者の眼の網膜や神経、脳を刺激して眼の疲労が引
き起こされるおそれがあった。
本発明の一態様の表示装置においては、表示装置の画素部に、酸化物半導体を用いたト
ランジスタ、例えば、ＣＡＡＣ−ＯＳを用いたトランジスタを適用する。当該トランジス
タのオフ電流は、極めて小さい。従って、表示装置のリフレッシュレートを下げても、表
示装置の輝度の維持が可能となる。
つまり、図６４（Ｂ）に示すように、例えば、５秒間に１回の画像の書き換えが可能と
なるため、極力長い時間同じ映像を見ることが可能となり、使用者に視認される画面のち
らつきが低減される。これにより、使用者の眼の網膜や神経、脳の刺激が低減され、神経
系の疲労が軽減される。
また、図６５（Ａ）に示すように、１画素のサイズが大きい場合（例えば精細度が１５
０ｐｐｉ未満の場合）、表示装置に表示された文字はぼやけてしまう。表示装置に表示さ
れたぼやけた文字を長時間見続けると、毛様体の筋肉が、絶えずピントを合わせようと動
いているにもかかわらず、ピントが合わせづらい状態が続くことになり、目に負担をかけ
てしまうおそれがある。
これに対し、図６５（Ｂ）に示すように、本発明の一態様に係る表示装置では、１画素
のサイズが小さく高精細な表示が可能となるため、緻密で滑らかな表示とすることができ
る。これにより、毛様体の筋肉が、ピントを合わせやすくなるため、使用者の筋肉系の疲
労が軽減される。表示装置の解像度を１５０ｐｐｉ以上、好ましくは２００ｐｐｉ以上、
さらに好ましくは３００ｐｐｉ以上とすることにより、使用者の筋肉系の疲労を効果的に
低減することができる。
なお、目の疲労を定量的に測定する方法が検討されている。例えば、神経系の疲労の評
価指標としては、臨界融合周波数（ＣＦＦ：Ｃｒｉｔｉｃａｌ Ｆｌｉｃｋｅｒ（Ｆｕｓ
ｉｏｎ） Ｆｒｅｑｕｅｎｃｙ）などが知られている。また、筋肉系の疲労の評価指標と
しては、調節時間や調節近点距離などが知られている。
そのほか、目の疲労を評価する方法として、脳波測定、サーモグラフィ法、瞬きの回数
の測定、涙液量の評価、瞳孔の収縮反応速度の評価や、自覚症状を調査するためのアンケ
ート等がある。
例えば、上記の様々な方法により、本発明の一態様の表示装置の駆動方法を評価するこ
とができる。
＜７．表示装置の駆動方法＞
ここで、本発明の一態様の表示装置の駆動方法について、図６６を用いて説明する。
［イメージ情報の表示例］
以下では、２つの異なるイメージ情報を含む画像を移動させて表示する例について示す
。
図６６（Ａ）には、表示部４５０にウィンドウ４５１と、ウィンドウ４５１に表示され
た静止画像である第１の画像４５２ａが表示されている例を示している。
このとき、第１のリフレッシュレートで表示を行っていることが好ましい。なお、第１
のリフレッシュレートとしては、１．１６×１０−５Ｈｚ（１日に約１回の頻度）以上１
Ｈｚ以下、または２．７８×１０−４Ｈｚ（１時間に約１回の頻度）以上０．５Ｈｚ以下
、または１．６７×１０−２Ｈｚ（１分間に約１回の頻度）以上０．１Ｈｚ以下とするこ
とができる。
このように、第１のリフレッシュレートを極めて小さい値に設定し、画面の書き換えの
頻度を低減することで、実質的にちらつきを生じない表示を実現でき、より効果的に使用
者の目の疲労を低減することができる。
なお、ウィンドウ４５１は、例えば画像表示アプリケーションソフトを実行することに
より表示され、画像を表示する表示領域を含む。
また、ウィンドウ４５１の下部には、異なるイメージ情報に表示を切り替えるためのボ
タン４５３を有する。使用者がボタン４５３を選択する操作を行うことにより、画像を移
動させる命令を表示装置の情報処理部に与えることができる。
なお、使用者の操作方法は入力手段に応じて設定すればよい。例えば入力手段として表
示部４５０に重ねて設けられたタッチパネルを用いる場合には、指やスタイラス等により
ボタン４５３をタッチする操作や、画像をスライドさせるようなジェスチャ入力を行うこ
とにより操作することができる。ジェスチャ入力や音声入力を用いる場合には、必ずしも
ボタン４５３を表示しなくてもよい。
画像を移動させる命令を表示装置の情報処理部が受け取ると、ウィンドウ４５１内に表
示された画像の移動が開始される（図６６（Ｂ））。
なお、図６６（Ａ）の時点で第１のリフレッシュレートで表示を行っていた場合には、
画像の移動の前に、リフレッシュレートを第２のリフレッシュレートに変更すると好まし
い。第２のリフレッシュレートは、動画像の表示を行うために必要な値である。例えば、
第２のリフレッシュレートは、３０Ｈｚ以上９６０Ｈｚ以下、好ましくは６０Ｈｚ以上９
６０Ｈｚ以下、より好ましくは７５Ｈｚ以上９６０Ｈｚ以下、より好ましくは１２０Ｈｚ
以上９６０Ｈｚ以下、より好ましくは２４０Ｈｚ以上９６０Ｈｚ以下とすることができる
。
第２のリフレッシュレートを、第１のリフレッシュレートよりも高い値に設定すること
により、動画像をより滑らかに自然に表示することができる。また書き換えに伴うちらつ
き（フリッカともいう）が使用者に視認されることが抑制されるため、使用者の目の疲労
を低減できる。
このとき、ウィンドウ４５１内に表示される画像は、第１の画像４５２ａと、次に表示
すべき第２の画像４５２ｂとが結合された画像である。ウィンドウ４５１内には、この結
合された画像が一方向（ここでは左方向）に移動するように、一部の領域が表示される。
また、結合された画像の移動と共に、ウィンドウ４５１内に表示された画像の輝度が初
期（図６６（Ａ）の時点）の輝度に比べて段階的に低下する。
図６６（Ｃ）は、ウィンドウ４５１内に表示された画像が、所定座標に到達した時点を
示している。したがって、この時点でウィンドウ４５１内に表示された画像の輝度が最も
低い。
なお、図６６（Ｃ）では、所定座標として、第１の画像４５２ａと第２の画像４５２ｂ
のそれぞれが、半分ずつ表示されている座標としたが、これに限られず、使用者が自由に
設定可能とすることが好ましい。
例えば、画像の初期座標から最終座標までの距離に対する、初期座標からの距離の比が
０より大きく、１未満である座標を所定座標に設定すればよい。
また、画像が所定座標に達した時の輝度についても、使用者が自由に設定可能とするこ
とが好ましい。例えば、画像が所定座標に達した時の輝度の、初期の輝度に対する比が０
以上１未満、好ましくは０以上０．８以下、より好ましくは０以上０．５以下などに設定
すればよい。
続いて、ウィンドウ４５１内には、結合された画像が移動しながら輝度が段階的に上昇
するように表示される（図６６（Ｄ））。
図６６（Ｅ）は、結合された画像の座標が最終座標に達した時点を示している。ウィン
ドウ４５１内には、第２の画像４５２ｂのみが、初期の輝度と等しい輝度で表示されてい
る。
なお、画像の移動が完了した後に、リフレッシュレートを第２のリフレッシュレートか
ら、第１のリフレッシュレートに変更することが好ましい。
このような表示を行うことにより、画像の移動を使用者が目で追ったとしても、該画像
の輝度が低減されているため、使用者の目の疲労を低減することができる。したがって、
このような駆動方法を用いることにより、目にやさしい表示を実現できる。
［文書情報の表示例］
次に、表示ウィンドウの大きさよりも大きな文書情報をスクロールさせて表示する例に
ついて説明する。
図６７（Ａ）には、表示部４５０にウィンドウ４５５と、ウィンドウ４５５に表示され
た静止画像である文書情報４５６の一部が表示されている例を示している。
このとき、上記の第１のリフレッシュレートで表示を行っていることが好ましい。
ウィンドウ４５５は、例えば文書表示アプリケーションソフト、文書作成アプリケーシ
ョンソフトなどを実行することにより表示され、文書情報を表示する表示領域を含む。
文書情報４５６は、その画像の大きさがウィンドウ４５５の表示領域よりも縦方向に大
きい。したがってウィンドウ４５５には、その一部の領域のみが表示されている。また、
図６７（Ａ）に示すように、ウィンドウ４５５は、文書情報４５６のどの領域が表示され
ているかを示すスクロールバー４５７を備えていてもよい。
入力部により画像を移動させる命令（ここでは、スクロール命令ともいう）が表示装置
に与えられると、文書情報４５６の移動が開始される（図６７（Ｂ））。また、表示され
る画像の輝度が段階的に低下する。
なお、図６７（Ａ）の時点で第１のリフレッシュレートで表示を行っていた場合には、
文書情報４５６の移動の前に、リフレッシュレートを第２のリフレッシュレートに変更す
ると好ましい。
ここでは、ウィンドウ４５５内に表示される画像の輝度だけでなく、表示部４５０に表
示される画像全体の輝度が低下する様子を示している。
図６７（Ｃ）は、文書情報４５６の座標が所定座標に達した時点を示している。このと
き、表示部４５０に表示される画像全体の輝度は最も低くなる。
続いて、ウィンドウ４５５内には、文書情報４５６が移動しながら表示される（図６７
（Ｄ））。このとき、表示部４５０に表示される画像全体の輝度は段階的に上昇する。
図６７（Ｅ）は、文書情報４５６の座標が最終座標に達した時点を示している。ウィン
ドウ４５５内には、文書情報４５６の初期に表示された領域とは異なる領域が、初期の輝
度と等しい輝度で表示される。
なお、文書情報４５６の移動が完了した後に、リフレッシュレートを第１のリフレッシ
ュレートに変更することが好ましい。
このような表示を行うことにより、画像の移動を使用者が目で追ったとしても、該画像
の輝度が低減されているため、使用者の目の疲労を低減することができる。したがって、
このような駆動方法を用いることにより、目にやさしい表示を実現できる。
特に、文書情報などのコントラストの高い表示は、使用者の目の疲労がより顕著になる
ため、文書情報の表示にこのような駆動方法を適用することはより好ましい。
なお、本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施
することができる。
（実施の形態８）
本実施の形態では、本発明の一態様の半導体装置を有する表示モジュール、電子機器、
及び表示装置について、図６８乃至図７０を用いて説明を行う。
＜８−１．表示モジュールに関する説明＞
図６８に示す表示モジュール８０００は、上部カバー８００１と下部カバー８００２と
の間に、ＦＰＣ８００３に接続されたタッチパネル８００４、ＦＰＣ８００５に接続され
た表示パネル８００６、バックライト８００７、フレーム８００９、プリント基板８０１
０、バッテリ８０１１を有する。
本発明の一態様の酸化物半導体膜または半導体装置は、例えば、表示パネル８００６に
用いることができる。
上部カバー８００１及び下部カバー８００２は、タッチパネル８００４及び表示パネル
８００６のサイズに合わせて、形状や寸法を適宜変更することができる。
タッチパネル８００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル
８００６に重畳して用いることができる。また、表示パネル８００６の対向基板（封止基
板）に、タッチパネル機能を持たせるようにすることも可能である。また、表示パネル８
００６の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。
バックライト８００７は、光源８００８を有する。なお、図６８において、バックライ
ト８００７上に光源８００８を配置する構成について例示したが、これに限定さない。例
えば、バックライト８００７の端部に光源８００８を配置し、さらに光拡散板を用いる構
成としてもよい。なお、有機ＥＬ素子等の自発光型の発光素子を用いる場合、または反射
型の表示装置の場合においては、バックライト８００７を設けない構成としてもよい。
フレーム８００９は、表示パネル８００６の保護機能の他、プリント基板８０１０の動
作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレ
ーム８００９は、放熱板としての機能を有していてもよい。
プリント基板８０１０は、電源回路、ビデオ信号及びクロック信号を出力するための信
号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であって
も良いし、別途設けたバッテリ８０１１による電源であってもよい。バッテリ８０１１は
、商用電源を用いる場合には、省略可能である。
また、表示モジュール８０００は、偏光板、位相差板、プリズムシートなどの部材を追
加して設けてもよい。
＜８−２．電子機器に関する説明＞
図６９（Ａ）乃至図６９（Ｇ）は、電子機器を示す図である。これらの電子機器は、筐
体９０００、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ、又
は操作スイッチを含む）、接続端子９００６、センサ９００７（力、変位、位置、速度、
加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電
場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する
機能を含むもの）、マイクロフォン９００８、等を有することができる。
図６９（Ａ）乃至図６９（Ｇ）に示す電子機器は、様々な機能を有することができる。
例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッ
チパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（
プログラム）によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々な
コンピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信ま
たは受信を行う機能、記録媒体に記録されているプログラムまたはデータを読み出して表
示部に表示する機能、等を有することができる。なお、図６９（Ａ）乃至図６９（Ｇ）に
示す電子機器が有することのできる機能はこれらに限定されず、様々な機能を有すること
ができる。また、図６９（Ａ）乃至図６９（Ｇ）には図示していないが、電子機器には、
複数の表示部を有する構成としてもよい。また、該電子機器にカメラ等を設け、静止画を
撮影する機能、動画を撮影する機能、撮影した画像を記録媒体（外部またはカメラに内蔵
）に保存する機能、撮影した画像を表示部に表示する機能、等を有していてもよい。
図６９（Ａ）乃至図６９（Ｇ）に示す電子機器の詳細について、以下説明を行う。
図６９（Ａ）は、携帯情報端末９１００を示す斜視図である。携帯情報端末９１００が
有する表示部９００１は、可撓性を有する。そのため、湾曲した筐体９０００の湾曲面に
沿って表示部９００１を組み込むことが可能である。また、表示部９００１はタッチセン
サを備え、指やスタイラスなどで画面に触れることで操作することができる。例えば、表
示部９００１に表示されたアイコンに触れることで、アプリケーションを起動することが
できる。
図６９（Ｂ）は、携帯情報端末９１０１を示す斜視図である。携帯情報端末９１０１は
、例えば電話機、手帳又は情報閲覧装置等から選ばれた一つ又は複数の機能を有する。具
体的には、スマートフォンとして用いることができる。なお、携帯情報端末９１０１は、
スピーカ９００３、接続端子９００６、センサ９００７等を省略して図示しているが、図
６９（Ａ）に示す携帯情報端末９１００と同様の位置に設けることができる。また、携帯
情報端末９１０１は、文字や画像情報をその複数の面に表示することができる。例えば、
３つの操作ボタン９０５０（操作アイコンまたは単にアイコンともいう）を表示部９００
１の一の面に表示することができる。また、破線の矩形で示す情報９０５１を表示部９０
０１の他の面に表示することができる。なお、情報９０５１の一例としては、電子メール
やＳＮＳ（ソーシャル・ネットワーキング・サービス）や電話などの着信を知らせる表示
、電子メールやＳＮＳなどの題名、電子メールやＳＮＳなどの送信者名、日時、時刻、バ
ッテリの残量、アンテナ受信の強度などがある。または、情報９０５１が表示されている
位置に、情報９０５１の代わりに、操作ボタン９０５０などを表示してもよい。
図６９（Ｃ）は、携帯情報端末９１０２を示す斜視図である。携帯情報端末９１０２は
、表示部９００１の３面以上に情報を表示する機能を有する。ここでは、情報９０５２、
情報９０５３、情報９０５４がそれぞれ異なる面に表示されている例を示す。例えば、携
帯情報端末９１０２の使用者は、洋服の胸ポケットに携帯情報端末９１０２を収納した状
態で、その表示（ここでは情報９０５３）を確認することができる。具体的には、着信し
た電話の発信者の電話番号又は氏名等を、携帯情報端末９１０２の上方から観察できる位
置に表示する。使用者は、携帯情報端末９１０２をポケットから取り出すことなく、表示
を確認し、電話を受けるか否かを判断できる。
図６９（Ｄ）は、腕時計型の携帯情報端末９２００を示す斜視図である。携帯情報端末
９２００は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信
、コンピュータゲームなどの種々のアプリケーションを実行することができる。また、表
示部９００１はその表示面が湾曲して設けられ、湾曲した表示面に沿って表示を行うこと
ができる。また、携帯情報端末９２００は、通信規格された近距離無線通信を実行するこ
とが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハン
ズフリーで通話することもできる。また、携帯情報端末９２００は、接続端子９００６を
有し、他の情報端末とコネクターを介して直接データのやりとりを行うことができる。ま
た接続端子９００６を介して充電を行うこともできる。なお、充電動作は接続端子９００
６を介さずに無線給電により行ってもよい。
図６９（Ｅ）（Ｆ）（Ｇ）は、折り畳み可能な携帯情報端末９２０１を示す斜視図であ
る。また、図６７（Ｅ）が携帯情報端末９２０１を展開した状態の斜視図であり、図６９
（Ｆ）が携帯情報端末９２０１を展開した状態または折り畳んだ状態の一方から他方に変
化する途中の状態の斜視図であり、図６９（Ｇ）が携帯情報端末９２０１を折り畳んだ状
態の斜視図である。携帯情報端末９２０１は、折り畳んだ状態では可搬性に優れ、展開し
た状態では、継ぎ目のない広い表示領域により表示の一覧性に優れる。携帯情報端末９２
０１が有する表示部９００１は、ヒンジ９０５５によって連結された３つの筐体９０００
に支持されている。ヒンジ９０５５を介して２つの筐体９０００間を屈曲させることによ
り、携帯情報端末９２０１を展開した状態から折りたたんだ状態に可逆的に変形させるこ
とができる。例えば、携帯情報端末９２０１は、曲率半径１ｍｍ以上１５０ｍｍ以下で曲
げることができる。
また、図７０（Ａ）（Ｂ）は、複数の表示パネルを有する表示装置の斜視図である。な
お、図７０（Ａ）は、複数の表示パネルが巻き取られた形態の斜視図であり、図７０（Ｂ
）は、複数の表示パネルが展開された状態の斜視図である。
図７０（Ａ）（Ｂ）に示す表示装置９５００は、複数の表示パネル９５０１と、軸部９
５１１と、軸受部９５１２と、を有する。また、複数の表示パネル９５０１は、表示領域
９５０２と、透光性を有する領域９５０３と、を有する。
また、複数の表示パネル９５０１は、可撓性を有する。また、隣接する２つの表示パネ
ル９５０１は、それらの一部が互いに重なるように設けられる。例えば、隣接する２つの
表示パネル９５０１の透光性を有する領域９５０３を重ね合わせることができる。複数の
表示パネル９５０１を用いることで、大画面の表示装置とすることができる。また、使用
状況に応じて、表示パネル９５０１を巻き取ることが可能であるため、汎用性に優れた表
示装置とすることができる。
また、図７０（Ａ）（Ｂ）においては、表示領域９５０２が隣接する表示パネル９５０
１で離間する状態を図示しているが、これに限定されず、例えば、隣接する表示パネル９
５０１の表示領域９５０２を隙間なく重ねあわせることで、連続した表示領域９５０２と
してもよい。
本実施の形態において述べた電子機器は、何らかの情報を表示するための表示部を有す
る。ただし、本発明の一態様の半導体装置は、表示部を有さない電子機器にも適用するこ
とができる。また、本実施の形態において述べた電子機器の表示部においては、可撓性を
有し、湾曲した表示面に沿って表示を行うことができる構成、または折り畳み可能な表示
部の構成について例示したが、これに限定されず、可撓性を有さず、平面部に表示を行う
構成としてもよい。
なお、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用い
ることができる。
（実施の形態９）
本実施の形態では、本発明の一態様の表示モジュールの作製に用いることができる成膜
装置について、図７１を用いて説明する。
図７１は本発明の一態様の表示モジュールの作製に用いることができる成膜装置３００
０を説明する図である。なお、成膜装置３０００は、バッチ式のＡＬＤ装置の一例である
。
＜９−１．成膜装置の構成例＞
本実施の形態で説明する成膜装置３０００は、成膜室３１８０と、成膜室３１８０に接
続される制御部３１８２と、を有する（図７１参照）。
制御部３１８２は、制御信号を供給する制御装置（図示せず）ならびに制御信号を供給
される流量制御器３１８２ａ、流量制御器３１８２ｂ、及び流量制御器３１８２ｃを有す
る。例えば、高速バルブを流量制御器に用いることができる。具体的にはＡＬＤ用バルブ
等を用いることにより、精密に流量を制御することができる。また、流量制御器、及び配
管の温度を制御する加熱機構３１８２ｈを有する。
流量制御器３１８２ａは、制御信号ならびに第１の原料、及び不活性ガスを供給され、
制御信号に基づいて第１の原料または不活性ガスを供給する機能を有する。
流量制御器３１８２ｂは、制御信号ならびに第２の原料、及び不活性ガスを供給され、
制御信号に基づいて第２の原料または不活性ガスを供給する機能を有する。
流量制御器３１８２ｃは、制御信号を供給され、制御信号に基づいて排気装置３１８５
に接続する機能を有する。
［原料供給部］
なお、原料供給部３１８１ａは、第１の原料を供給する機能を有し、第１の流量制御器
３１８２ａに接続されている。
原料供給部３１８１ｂは、第２の原料を供給する機能を有し、第２の流量制御器３１８
２ｂに接続されている。
気化器または加熱手段等を原料供給部に用いることができる。これにより、固体の原料
や液体の原料から気体の原料を生成することができる。
なお、原料供給部は２つに限定されず、３つ以上の原料供給部を有することができる。
［原料］
さまざまな物質を第１の原料に用いることができる。例えば、揮発性の有機金属化合物
、金属アルコキシド等を第１の原料に用いることができる。第１の原料と反応をするさま
ざまな物質を第２の原料に用いることができる。例えば、酸化反応に寄与する物質、還元
反応に寄与する物質、付加反応に寄与する物質、分解反応に寄与する物質または加水分解
反応に寄与する物質などを第２の原料に用いることができる。
また、ラジカル等を用いることができる。例えば、原料をプラズマ源に供給し、プラズ
マ等を用いることができる。具体的には酸素ラジカル、窒素ラジカル等を用いることがで
きる。
ところで、第１の原料と組み合わせて用いる第２の原料は、室温に近い温度で反応する
原料が好ましい。例えば、反応温度が室温以上２００℃以下好ましくは５０℃以上１５０
℃以下である原料が好ましい。
［排気装置］
排気装置３１８５は、排気する機能を有し、第３の流量制御器３１８２ｃに接続されて
いる。なお、排出される原料を捕捉するトラップを排出口３１８４と第３の流量制御器３
１８２ｃの間に有してもよい。ところで、除害設備を用いて排気を除害する。
［制御部］
制御部３１８２は、流量制御器を制御する制御信号または加熱機構を制御する制御信号
等を供給する。例えば、第１のステップにおいて、第１の原料を加工基材の表面に供給す
る。そして、第２のステップにおいて、第１の原料と反応する第２の原料を供給する。こ
れにより第１の原料は第２の原料と反応し、反応生成物が加工部材３０１０の表面に堆積
することができる。
なお、加工部材３０１０の表面に堆積させる反応生成物の量は、第１のステップと第２
のステップを繰り返すことにより、制御することができる。
なお、加工部材３０１０に供給される第１の原料の量は、加工部材３０１０の表面が吸
着することができる量により制限される。例えば、第１の原料の単分子層が加工部材３０
１０の表面に形成される条件を選択し、形成された第１の原料の単分子層に第２の原料を
反応させることにより、極めて均一な第１の原料と第２の原料の反応生成物を含む層を形
成することができる。
その結果、入り組んだ構造を表面に有する加工部材３０１０の表面に、さまざまな材料
を成膜することができる。例えば３ｎｍ以上２００ｎｍ以下の厚さを有する膜を、加工部
材３０１０に形成することができる。
例えば、加工部材３０１０の表面にピンホールと呼ばれる小さい穴等が形成されている
場合、ピンホールの内部に回り込んで成膜材料を成膜し、ピンホールを埋めることができ
る。
また、余剰の第１の原料または第２の原料を、排気装置３１８５を用いて成膜室３１８
０から排出する。例えば、アルゴンまたは窒素などの不活性ガスを導入しながら排気して
もよい。
［成膜室］
成膜室３１８０は、第１の原料、第２の原料および不活性ガスを供給される導入口３１
８３と、第１の原料、第２の原料および不活性ガスを排出する排出口３１８４とを有する
。
成膜室３１８０は、単数または複数の加工部材３０１０を支持する機能を有する支持部
３１８６と、加工部材を加熱する機能を有する加熱機構３１８７と、加工部材３０１０の
搬入および搬出をする領域を開閉する機能を有する扉３１８８と、を有する。
例えば、抵抗加熱器または赤外線ランプ等を加熱機構３１８７に用いることができる。
また、加熱機構３１８７は、例えば８０℃以上、１００℃以上または１５０℃以上に加熱
する機能を有する。ところで、加熱機構３１８７は、例えば室温以上２００℃以下好まし
くは５０℃以上１５０℃以下の温度になるように加工部材３０１０を加熱する。
また、成膜室３１８０は、圧力調整器および圧力検知器を有していてもよい。
［支持部］
支持部３１８６は、単数または複数の加工部材３０１０を支持する。これにより、一回
の処理ごとに単数または複数の加工部材３０１０に例えば絶縁膜を形成できる。
＜９−２．膜の一例＞
本実施の形態で説明する成膜装置３０００を用いて、作製することができる膜の一例に
ついて説明する。
例えば、酸化物、窒化物、フッ化物、硫化物、三元化合物、金属またはポリマーを含む
膜を形成することができる。
例えば、酸化アルミニウム、酸化ハフニウム、アルミニウムシリケート、ハフニウムシ
リケート、酸化ランタン、酸化珪素、チタン酸ストロンチウム、酸化タンタル、酸化チタ
ン、酸化亜鉛、酸化ニオブ、酸化ジルコニウム、酸化スズ、酸化イットリウム、酸化セリ
ウム、酸化スカンジウム、酸化エルビウム、酸化バナジウムまたは酸化インジウム等を含
む材料を成膜することができる。
例えば、窒化アルミニウム、窒化ハフニウム、窒化珪素、窒化タンタル、窒化チタン、
窒化ニオブ、窒化モリブデン、窒化ジルコニウムまたは窒化ガリウム等を含む材料を成膜
することができる。
例えば、銅、白金、ルテニウム、タングステン、イリジウム、パラジウム、鉄、コバル
トまたはニッケル等を含む材料を成膜することができる。
例えば、硫化亜鉛、硫化ストロンチウム、硫化カルシウム、硫化鉛、フッ化カルシウム
、フッ化ストロンチウムまたはフッ化亜鉛等を含む材料を成膜することができる。
例えば、チタンおよびアルミニウムを含む窒化物、チタンおよびアルミニウムを含む酸
化物、アルミニウムおよび亜鉛を含む酸化物、マンガンおよび亜鉛を含む硫化物、セリウ
ムおよびストロンチウムを含む硫化物、エルビウムおよびアルミニウムを含む酸化物、イ
ットリウムおよびジルコニウムを含む酸化物等を含む材料を成膜することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
本実施例においては、図２１（Ｃ）（Ｄ）に示すトランジスタ１５０Ｂに相当するトラ
ンジスタを作製し、該トランジスタのドレイン電流−ゲート電圧特性（Ｉｄ−Ｖｇ特性）
の評価、及び信頼性試験を行った。本実施例においては、以下に示す試料Ｄ１乃至Ｄ３、
試料Ｅ１乃至Ｅ３、試料Ｆ１乃至Ｆ３、及び試料Ｇ１乃至Ｇ３を作製し評価を行った。ま
た、試料Ｄ１、試料Ｅ１、試料Ｆ１、及び試料Ｇ１は、チャネル長Ｌ＝２μｍ、チャネル
幅Ｗ＝５０μｍのトランジスタであり、試料Ｄ２、試料Ｅ２、試料Ｆ２、及び試料Ｇ２は
、チャネル長Ｌ＝３μｍ、チャネル幅Ｗ＝５０μｍのトランジスタであり、試料Ｄ３、試
料Ｅ３、試料Ｆ３、及び試料Ｇ３は、チャネル長Ｌ＝６μｍ、チャネル幅Ｗ＝５０μｍの
トランジスタである。試料Ｄ１乃至Ｄ３、試料Ｅ１乃至Ｅ３、試料Ｆ１乃至Ｆ３、及び試
料Ｇ１乃至Ｇ３は、それぞれ上記サイズのトランジスタが１０個形成されている。
また、試料Ｄ１乃至Ｄ３、及び試料Ｅ１乃至Ｅ３は、酸化物半導体膜１２０ａ、１２０
ｂを形成しない比較用の試料であり、試料Ｆ１乃至Ｆ３、及び試料Ｇ１乃至Ｇ３は、酸化
物半導体膜１２０ａ、１２０ｂを形成する本発明の一態様の試料である。すなわち、試料
Ｄ１乃至Ｄ３、及び試料Ｅ１乃至Ｅ３は、シングルゲートのトランジスタ構造であり、試
料Ｆ１乃至Ｆ３、及び試料Ｇ１乃至試料Ｇ３は、デュアルゲートのトランジスタ構造であ
る。
本実施例で作製した試料について、以下説明を行う。なお、以下の説明において、図２
１（Ｃ）（Ｄ）に示すトランジスタ１５０Ｂに付記した符号を用いて説明する。
＜１−１．試料Ｄ１乃至Ｄ３の作製方法＞
試料Ｄ１乃至Ｄ３としては、トランジスタのチャネル長Ｌが異なるのみで、同一の作製
方法で形成した。まず、基板１０２上に導電膜１０４を形成した。基板１０２としては、
ガラス基板を用いた。また、導電膜１０４としては、厚さ１００ｎｍのタングステン膜を
、スパッタリング装置を用いて形成した。
次に、基板１０２及び導電膜１０４上に絶縁膜１０６、１０７を形成した。絶縁膜１０
６としては、厚さ４００ｎｍの窒化シリコン膜を、ＰＥＣＶＤ装置を用いて形成した。ま
た、絶縁膜１０７としては、厚さ５０ｎｍの酸化窒化シリコン膜を、ＰＥＣＶＤ装置を用
いて形成した。
絶縁膜１０６の成膜条件としては、基板温度を３５０℃とし、流量２００ｓｃｃｍのシ
ランガスと、流量２０００ｓｃｃｍの窒素ガスと、流量１００ｓｃｃｍのアンモニアガス
をチャンバー内に導入し、圧力を１００Ｐａとし、ＰＥＣＶＤ装置内に設置された平行平
板の電極間に２０００ＷのＲＦ電力を供給して、厚さ５０ｎｍの窒化シリコン膜を成膜し
、次に、アンモニアガスの流量を２０００ｓｃｃｍに変更して、厚さ３００ｎｍの窒化シ
リコン膜を成膜し、次に、アンモニアガスの流量を１００ｓｃｃｍに変更して、厚さ５０
ｎｍの窒化シリコン膜を成膜した。
また、絶縁膜１０７の成膜条件としては、基板温度を３５０℃とし、流量２０ｓｃｃｍ
のシランガスと、流量３０００ｓｃｃｍの一酸化二窒素ガスをチャンバー内に導入し、圧
力を４０Ｐａとし、ＰＥＣＶＤ装置内に設置された平行平板の電極間に１００ＷのＲＦ電
力を供給して成膜した。
次に、絶縁膜１０７上に酸化物半導体膜１０８を形成した。酸化物半導体膜１０８とし
ては、スパッタリング装置を用いて、酸化物半導体膜１０８ｂと、酸化物半導体膜１０８
ｃと、を真空中で連続して形成した。
酸化物半導体膜１０８ｂとしては、厚さ１０ｎｍのＩＧＺＯ膜を、基板温度を１７０℃
とし、流量１４０ｓｃｃｍのアルゴンガスと、流量６０ｓｃｃｍの酸素ガスと、をチャン
バー内に導入し、圧力を０．６Ｐａとし、多結晶の金属酸化物スパッタリングターゲット
（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）に２５００ＷのＡＣ電力を投入して
成膜した。
酸化物半導体膜１０８ｃとしては、厚さ１５ｎｍのＩＧＺＯ膜を、基板温度を１７０℃
とし、流量１００ｓｃｃｍのアルゴンガスと、流量１００ｓｃｃｍの酸素ガスと、をチャ
ンバー内に導入し、圧力を０．６Ｐａとし、多結晶の金属酸化物スパッタリングターゲッ
ト（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１．２［原子数比］）に２５００ＷのＡＣ電力を投入し
て成膜した。
次に、絶縁膜１０７及び酸化物半導体膜１０８上に導電膜１１２ａ、１１２ｂを形成し
た。導電膜１１２ａ、１１２ｂとしては、厚さ５０ｎｍのタングステン膜と、厚さ４００
ｎｍのアルミニウム膜と、厚さ１００ｎｍのチタン膜とを、スパッタリング装置を用いて
真空中で連続して形成した。
次に、酸化物半導体膜１０８の表面（バックチャネル側）の洗浄を行った。当該洗浄方
法としては、スピン洗浄装置を用いて、リン酸（濃度が８５体積％）を水で１／１００に
希釈したリン酸水溶液を、酸化物半導体膜１０８及び導電膜１１２ａ、１１２ｂ上から塗
布して洗浄した。なお、当該洗浄の時間としては１５秒とした。
次に、絶縁膜１０７、酸化物半導体膜１０８、及び導電膜１１２ａ、１１２ｂ上に絶縁
膜１１４及び絶縁膜１１６を形成した。絶縁膜１１４としては、厚さ５０ｎｍの酸化窒化
シリコン膜を、ＰＥＣＶＤ装置を用いて形成した。また、絶縁膜１１６としては、厚さ４
００ｎｍの酸化窒化シリコン膜を、ＰＥＣＶＤ装置を用いて形成した。なお、絶縁膜１１
４及び絶縁膜１１６としては、ＰＥＣＶＤ装置により真空中で連続して形成した。
絶縁膜１１４の成膜条件としては、基板温度を２２０℃とし、流量５０ｓｃｃｍのシラ
ンガスと、流量２０００ｓｃｃｍの一酸化二窒素ガスをチャンバー内に導入し、圧力を２
０Ｐａとし、ＰＥＣＶＤ装置内に設置された平行平板の電極間に１００ＷのＲＦ電力を供
給して成膜した。また、絶縁膜１１６の成膜条件としては、基板温度を２２０℃とし、流
量１６０ｓｃｃｍのシランガスと、流量４０００ｓｃｃｍの一酸化二窒素ガスをチャンバ
ー内に導入し、圧力を２００Ｐａとし、ＰＥＣＶＤ装置内に設置された平行平板の電極間
に１５００ＷのＲＦ電力を供給して成膜した。
次に、第１の熱処理を行った。該第１の熱処理としては、窒素ガス雰囲気下で３５０℃
１時間とした。
次に、絶縁膜１１６上に、厚さ５ｎｍのＩＴＳＯ膜を、スパッタリング装置を用いて形
成した。該ＩＴＳＯ膜の成膜条件としては、基板温度を室温とし、流量７２ｓｃｃｍのア
ルゴンガスと、流量５ｓｃｃｍの酸素ガスをチャンバー内に導入し、圧力を０．１５Ｐａ
とし、スパッタリング装置内に設置された金属酸化物ターゲット（Ｉｎ２Ｏ３：ＳｎＯ２
：ＳｉＯ２＝８５：１０：５［重量％］）に１０００ＷのＤＣ電力を供給して成膜した。
次に、ＩＴＳＯ膜を介して、酸化物半導体膜１０８、及び絶縁膜１１４、１１６に酸素
添加処理を行った。該酸素添加処理としては、アッシング装置を用い、基板温度を４０℃
とし、流量２５０ｓｃｃｍの酸素ガスをチャンバー内に導入し、圧力を１５Ｐａとし、基
板側にバイアスが印加されるように、アッシング装置内に設置された平行平板の電極間に
４５００ＷのＲＦ電力を１２０ｓｅｃ供給して行った。
次に、ＩＴＳＯ膜を除去し、絶縁膜１１６を露出させた。また、ＩＴＳＯ膜の除去方法
としては、ウエットエッチング装置を用い、濃度５％のシュウ酸水溶液を用いて、３００
ｓｅｃのエッチングを行った後、濃度０．５％のフッ化水素酸を用いて、１５ｓｅｃのエ
ッチングを行った。
次に、絶縁膜１１６上に絶縁膜１１８を形成した。絶縁膜１１８としては、厚さ１００
ｎｍの窒化シリコン膜を、ＰＥＣＶＤ装置を用いて形成した。絶縁膜１１８の成膜条件と
しては、基板温度を３５０℃とし、流量５０ｓｃｃｍのシランガスと、流量５０００ｓｃ
ｃｍの窒素ガスと、流量１００ｓｃｃｍのアンモニアガスと、をチャンバー内に導入し、
圧力を１００Ｐａとし、ＰＥＣＶＤ装置内に設置された平行平板の電極間に２７．１２Ｍ
Ｈｚの高周波電源を用いて１０００Ｗの高周波電力を供給して成膜した。
次に、導電膜１１２ｂに達する開口部１５２ａ及び、導電膜１０４に達する開口部１５
２ｂ、１５２ｃを形成した。開口部１５２ａ、１５２ｂ、１５２ｃとしては、ドライエッ
チング装置を用いて形成した。
次に、第２の加熱処理を行った。該第２の加熱処理としては、窒素ガス雰囲気下で２５
０℃１時間とした。
以上の工程で本実施例の試料Ｄ１乃至Ｄ３を作製した。
＜１−２．試料Ｅ１乃至Ｅ３の作製方法＞
試料Ｅ１乃至Ｅ３としては、トランジスタのチャネル長Ｌが異なるのみで、同一の作製
方法で形成した。また、試料Ｅ１乃至試料Ｅ３としては、試料Ｄ１乃至Ｄ３と以下の工程
のみ異なる。
試料Ｅ１乃至Ｅ３としては、導電膜１１２ａ、１１２ｂを形成後に、酸化物半導体膜１
０８の表面（バックチャネル側）の洗浄を行わなかった。
上記以外の工程については試料Ｄ１乃至Ｄ３と同様の作製方法とし、本実施例の試料Ｅ
１乃至Ｅ３を作製した。
＜１−３．試料Ｆ１乃至Ｆ３の作製方法＞
試料Ｆ１乃至Ｆ３としては、トランジスタのチャネル長Ｌが異なるのみで、同一の作製
方法で形成した。また、試料Ｆ１乃至試料Ｆ３としては、試料Ｄ１乃至Ｄ３と以下の工程
が異なる。
開口部１５２ａ、１５２ｂ、１５２ｃを形成後に、開口部１５２ａ、１５２ｂ、１５２
ｃを覆うように絶縁膜１１８上に酸化物半導体膜を形成し、該酸化物半導体膜を加工する
ことで酸化物半導体膜１２０ａ、１２０ｂを形成した。酸化物半導体膜１２０ａ、１２０
ｂとしては、厚さ１００ｎｍのＩＴＳＯ膜を、スパッタリング装置を用いて形成した。Ｉ
ＴＳＯ膜に用いたターゲットの組成としては、先に示すＩＴＳＯ膜の組成と同様とした。
上記以外の工程については試料Ｄ１乃至Ｄ３と同様の作製方法とし、本実施例の試料Ｆ
１乃至Ｆ３を作製した。
＜１−４．試料Ｇ１乃至Ｇ３の作製方法＞
試料Ｇ１乃至Ｇ３としては、トランジスタのチャネル長Ｌが異なるのみで、同一の作製
方法で形成した。また、試料Ｇ１乃至試料Ｇ３としては、試料Ｆ１乃至Ｆ３と以下の工程
が異なる。
試料Ｇ１乃至Ｇ３としては、導電膜１１２ａ、１１２ｂを形成後に、酸化物半導体膜１
０８の表面（バックチャネル側）の洗浄を行わなかった。
上記以外の工程については試料Ｆ１乃至Ｆ３と同様の作製方法とし、本実施例の試料Ｇ
１乃至Ｇ３を作製した。
＜１−５．Ｉｄ−Ｖｇ特性について＞
次に、上記作製した試料Ｄ１乃至Ｄ３、試料Ｅ１乃至Ｅ３、試料Ｆ１乃至Ｆ３、及び試
料Ｇ１乃至Ｇ３のＩｄ−Ｖｇ特性を測定した。なお、Ｉｄ−Ｖｇ特性の測定において、ト
ランジスタ１５０Ｂの第１のゲート電極として機能する導電膜１０４に印加する電圧（Ｖ
ｇ）、及び第２のゲート電極として機能する酸化物半導体膜１２０ｂに印加する電圧（Ｖ
ｂｇ）としては、−１５Ｖから＋２０Ｖまで０．２５Ｖのステップで印加した。また、ソ
ース電極として機能する導電膜１１２ａに印加する電圧（Ｖｓ）を０Ｖ（ｃｏｍｍ）とし
、ドレイン電極として機能する導電膜１１２ｂに印加する電圧（Ｖｄ）を０．１Ｖ及び２
０Ｖとした。
試料Ｄ１のＩｄ−Ｖｇ特性結果を図７２（Ａ）に、試料Ｄ２のＩｄ−Ｖｇ特性結果を図
７２（Ｂ）に、試料Ｄ３のＩｄ−Ｖｇ特性結果を図７２（Ｃ）に、それぞれ示す。また、
試料Ｅ１のＩｄ−Ｖｇ特性結果を図７３（Ａ）に、試料Ｅ２のＩｄ−Ｖｇ特性結果を図７
３（Ｂ）に、試料Ｅ３のＩｄ−Ｖｇ特性結果を図７３（Ｃ）に、それぞれ示す。また、試
料Ｆ１のＩｄ−Ｖｇ特性結果を図７４（Ａ）に、試料Ｆ２のＩｄ−Ｖｇ特性結果を図７４
（Ｂ）に、試料Ｆ３のＩｄ−Ｖｇ特性結果を図７４（Ｃ）に、それぞれ示す。また、試料
Ｇ１のＩｄ−Ｖｇ特性結果を図７５（Ａ）に、試料Ｇ２のＩｄ−Ｖｇ特性結果を図７５（
Ｂ）に、試料Ｇ３のＩｄ−Ｖｇ特性結果を図７５（Ｃ）に、それぞれ示す。
図７２乃至図７５に示すように、本発明の一態様である試料Ｆ１乃至Ｆ３及び試料Ｇ１
乃至Ｇ３は、比較用の試料である試料Ｄ１乃至試料Ｄ３及び試料Ｅ１乃至Ｅ３と比較し、
電気特性のばらつきが抑制されたトランジスタであることが確認された。特に、チャネル
長Ｌが２μｍトランジスタにおいて、ばらつきが少ないのが顕著である。また、バックチ
ャネル部の洗浄の有無については、図７２乃至図７５に示すように、顕著な差が確認され
なかった。
＜１−６．バイアス−熱ストレス試験（ＧＢＴ試験）について＞
次に、上記作製した試料Ｄ３、試料Ｅ３、試料Ｆ３、及び試料Ｇ３の信頼性評価を行っ
た。信頼性評価としては、ＧＢＴ試験とした。
本実施例でのＧＢＴ試験条件としては、ゲート電圧（Ｖｇ）を±３０Ｖ、とし、ドレイ
ン電圧（Ｖｄ）とソース電圧（Ｖｓ）を０Ｖ（ＣＯＭＭＯＮ）とし、ストレス温度を６０
℃とし、ストレス印加時間を１時間とし、測定環境をダーク環境及び光照射環境（白色Ｌ
ＥＤにて約１００００ｌｘの光を照射）の２つの環境で、それぞれ行った。すなわち、ト
ランジスタのソース電極とドレイン電極を同電位とし、ゲート電極にはソース電極及びド
レイン電極とは異なる電位を一定時間（ここでは１時間）印加した。
また、ゲート電極に与える電位がソース電極及びドレイン電極の電位よりも高い場合を
プラスストレスとし、ゲート電極に与える電位がソース電極及びドレイン電極の電位より
も低い場合をマイナスストレスとした。したがって、測定環境と合わせて、プラスＧＢＴ
（ダーク）、マイナスＧＢＴ（ダーク）、プラスＧＢＴ（光照射）、及びマイナスＧＢＴ
（光照射）の合計４条件にて信頼性評価を実施した。なお、プラスＧＢＴ（ダーク）をＰ
ＢＴＳ（Ｐｏｓｉｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｓｔｒｅｓｓ）とし、
マイナスＧＢＴ（ダーク）を、ＮＢＴＳ（Ｎａｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａ
ｔｕｒｅ Ｓｔｒｅｓｓ）とし、プラスＧＢＴ（光照射）をＰＢＩＴＳ（Ｐｏｓｉｔｉｖ
ｅ Ｂｉａｓ Ｉｌｌｕｍｉｎａｔｉｏｎｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｓｔｒｅｓｓ）
とし、マイナスＧＢＴ（光照射）をＮＢＩＴＳ（Ｎａｇａｔｉｖｅ Ｂｉａｓ Ｉｌｌｕ
ｍｉｎａｔｉｏｎｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｓｔｒｅｓｓ）として、以下記載する。
試料Ｄ３、試料Ｅ３、試料Ｆ３、及び試料Ｇ３のＧＢＴ試験結果を図７６に示す。また
、図７６において、縦軸がトランジスタのしきい値電圧の変化量（ΔＶｔｈ）及びシフト
値の変化量（ΔＳｈｉｆｔ）を、横軸が各試料名、プロセス条件等を、それぞれ示す。な
お、Ｓｈｉｆｔ値とは、トランジスタのドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇ）特性
における、対数で表されるドレイン電流（Ｉｄ）の最大の傾きの接線と１×１０−１２Ａ
の軸との交点のゲート電圧（Ｖｇ）である。また、ΔＳｈｉｆｔとは、Ｓｈｉｆｔ値の変
化量である。
図７６に示す結果から、本発明の一態様である、試料Ｆ３及び試料Ｇ３は、ＧＢＴ試験
におけるしきい値電圧の変化量（ΔＶｔｈ）、及びＳｈｉｆｔ値の変化量（ΔＳｈｉｆｔ
）が、±４以内であった。また、試料Ｄ３と試料Ｅ３とを比較した場合、試料Ｄ３の方が
ＧＢＴ試験前後におけるトランジスタの変動量が少ないことがわかる。また、試料Ｆ３と
試料Ｇ３とを比較した場合、試料Ｆ３の方がＧＢＴ試験前後におけるトランジスタの変動
量が少ないことがわかる。すなわち、酸化物半導体膜１０８のバックチャネル側の洗浄工
程を行った方が、ＧＢＴ試験前後におけるトランジスタの変動量が少ない。
なお、本実施例に示す構成は、他の実施の形態と適宜組み合わせて用いることができる
。
１００ トランジスタ
１０２ 基板
１０４ 導電膜
１０６ 絶縁膜
１０７ 絶縁膜
１０８ 酸化物半導体膜
１０８ａ 酸化物半導体膜
１０８ｂ 酸化物半導体膜
１０８ｂ＿０ 酸化物半導体膜
１０８ｃ 酸化物半導体膜
１０８ｃ＿０ 酸化物半導体膜
１１２ 導電膜
１１２ａ 導電膜
１１２ｂ 導電膜
１１２ｃ 導電膜
１１４ 絶縁膜
１１６ 絶縁膜
１１８ 絶縁膜
１２０ 酸化物半導体膜
１２０ａ 酸化物半導体膜
１２０ａ＿１ 酸化物半導体膜
１２０ａ＿２ 酸化物半導体膜
１２０ｂ 酸化物半導体膜
１２０ｂ＿１ 酸化物半導体膜
１２０ｂ＿２ 酸化物半導体膜
１２０ｃ 酸化物半導体膜
１４０ 酸素
１５０ トランジスタ
１５０Ａ トランジスタ
１５０Ｂ トランジスタ
１５２ａ 開口部
１５２ｂ 開口部
１５２ｃ 開口部
１５２ｄ 開口部
１６０ トランジスタ
１７０ トランジスタ
１７０Ａ トランジスタ
１９１ ターゲット
１９２ プラズマ
１９３ ターゲット
１９４ プラズマ
３０２ 基板
３１２ａ 導電膜
３１２ｂ 導電膜
３１４ 絶縁膜
３１６ 絶縁膜
３１８ 絶縁膜
３２０ 酸化物半導体膜
３５２ａ 開口部
３５２ｂ 開口部
３５２ｃ 開口部
３５２ｄ 開口部
３５４ａ 開口部
３５４ｂ 開口部
４５０ 表示部
４５１ ウィンドウ
４５２ａ 画像
４５２ｂ 画像
４５３ ボタン
４５５ ウィンドウ
４５６ 文書情報
４５７ スクロールバー
５０１ 画素回路
５０２ 画素部
５０４ 駆動回路部
５０４ａ ゲートドライバ
５０４ｂ ソースドライバ
５０６ 保護回路部
５０７ 端子部
５１０ トランジスタ
５１２ 抵抗素子
５３２ 基板
５４２ａ 電極
５４２ｂ 電極
５４４ 絶縁膜
５４６ 絶縁膜
５４８ 絶縁膜
５５０ 酸化物半導体膜
５５２ トランジスタ
５５４ トランジスタ
５５６ トランジスタ
５５８ 抵抗素子
５６２ 容量素子
５７２ 発光素子
５７２ｍ 発光素子
６００ 基板
６０１ 基板
６０２ ゲート配線
６０４ 容量配線
６０５ 容量配線
６１３ 配線
６１５ ゲート配線
６１６ 配線
６１８ ドレイン電極
６２３ 絶縁膜
６２４ 画素電極
６２５ 絶縁膜
６２６ 画素電極
６２７ 絶縁膜
６２８ トランジスタ
６２９ トランジスタ
６３０ 容量素子
６３１ 容量素子
６３３ 開口
６３６ 着色膜
６４０ コモン電極
６４４ 構造体
６４５ 配向膜
６４６ スリット
６４７ スリット
６４８ 配向膜
６５０ 液晶層
６５１ 液晶素子
６５２ 液晶素子
７０２ 基板
７０４ 導電膜
７０６ 絶縁膜
７０７ 絶縁膜
７０８ 酸化物半導体膜
７１２ａ 導電膜
７１２ｂ 導電膜
７１２ｃ 導電膜
７１４ 絶縁膜
７１６ 絶縁膜
７１８ 絶縁膜
７２０ 酸化物半導体膜
７２２ 絶縁膜
７２４ａ 導電膜
７２４ｂ 導電膜
７２６ 構造体
７２８ ＥＬ層
７３０ 導電膜
７５２ａ 開口部
７５２ｂ 開口部
７５２ｃ 開口部
８０８ 酸化物半導体膜
８１１ 基板
８１３ 導電膜
８１５ 絶縁膜
８１７ 絶縁膜
８１９ａ 酸化物半導体膜
８１９ｂ 酸化物半導体膜
８１９ｃ コモン電極
８２１ａ 導電膜
８２１ｂ 導電膜
８２３ 絶縁膜
８２５ 絶縁膜
８２７ 絶縁膜
８２８ 絶縁膜
８２９ コモン電極
８５１ 液晶素子
８５２ トランジスタ
８５５ 容量素子
８７０ 画素
８７０ａ 画素
８７０ｂ 画素
８７０ｃ 画素
８７０ｄ 画素
８７０ｅ 画素
８７０ｆ 画素
８７１ 画素部
８７４ ゲートドライバ
８７５ コモン線
８７６ ソースドライバ
８７７ 走査線
８７９ 信号線
８８０ 液晶表示装置
９０４ 導電膜
９０６ 絶縁膜
９０７ 絶縁膜
９１２ 導電膜
９１４ 絶縁膜
９１６ 絶縁膜
９１８ 絶縁膜
９２０ 酸化物半導体膜
９３０ａ 開口部
９３０ｂ 開口部
９４０ 絶縁膜
９４２ シール材
９４４ 異方性導電膜
２０００ タッチパネル
２００１ タッチパネル
２５０１ 表示装置
２５０２ｔ トランジスタ
２５０３ｃ 容量素子
２５０３ｔ トランジスタ
２５０４ 走査線駆動回路
２５０５ 画素
２５０９ ＦＰＣ
２５１０ 基板
２５１０ａ 絶縁層
２５１０ｂ 可撓性基板
２５１０ｃ 接着層
２５１１ 配線
２５１９ 端子
２５２１ 絶縁層
２５２２ 絶縁層
２５２８ 隔壁
２５２９ 液晶層
２５３０ａ スペーサ
２５３０ｂ スペーサ
２５３１ 絶縁層
２５５０ ＥＬ素子
２５５１ 液晶素子
２５６０ 封止層
２５６７ 着色層
２５６８ 遮光層
２５６９ 反射防止層
２５７０ 基板
２５７０ａ 絶縁層
２５７０ｂ 可撓性基板
２５７０ｃ 接着層
２５８０ 発光モジュール
２５９０ 基板
２５９１ 電極
２５９２ 電極
２５９３ 絶縁層
２５９４ 配線
２５９５ タッチセンサ
２５９７ 接着層
２５９８ 配線
２５９９ 接続層
２６０１ パルス電圧出力回路
２６０２ 電流検出回路
２６０３ 容量
２６１１ トランジスタ
２６１２ トランジスタ
２６１３ トランジスタ
２６２１ 電極
２６２２ 電極
３０００ 成膜装置
３０１０ 加工部材
３１８０ 成膜室
３１８１ａ 原料供給部
３１８１ｂ 原料供給部
３１８２ 制御部
３１８２ａ 流量制御器
３１８２ｂ 流量制御器
３１８２ｃ 流量制御器
３１８２ｈ 加熱機構
３１８３ 導入口
３１８４ 排出口
３１８５ 排気装置
３１８６ 支持部
３１８７ 加熱機構
３１８８ 扉
５１００ ペレット
５１２０ 基板
５１６１ 領域
５２００ ペレット
５２０１ イオン
５２０２ 横成長部
５２０３ 粒子
５２２０ 基板
５２３０ ターゲット
５２４０ プラズマ
５２６０ 加熱機構
８０００ 表示モジュール
８００１ 上部カバー
８００２ 下部カバー
８００３ ＦＰＣ
８００４ タッチパネル
８００５ ＦＰＣ
８００６ 表示パネル
８００７ バックライト
８００８ 光源
８００９ フレーム
８０１０ プリント基板
８０１１ バッテリ
９０００ 筐体
９００１ 表示部
９００３ スピーカ
９００５ 操作キー
９００６ 接続端子
９００７ センサ
９００８ マイクロフォン
９０５０ 操作ボタン
９０５１ 情報
９０５２ 情報
９０５３ 情報
９０５４ 情報
９０５５ ヒンジ
９１００ 携帯情報端末
９１０１ 携帯情報端末
９１０２ 携帯情報端末
９２００ 携帯情報端末
９２０１ 携帯情報端末
９５００ 表示装置
９５０１ 表示パネル
９５０２ 表示領域
９５０３ 領域
９５１１ 軸部
９５１２ 軸受部

Claims (2)

  1. 発光素子と、
    画像信号に従って、前記発光素子への電流の供給を制御する第１のトランジスタと、
    前記画像信号の画素への入力を制御する第２のトランジスタと、を有し、
    前記第１のトランジスタは、前記第１のトランジスタのチャネル形成領域を有する第１の半導体膜の下方に、前記第１のトランジスタの第１のゲート電極としての機能を有する第１の導電膜を有し、
    前記第１のトランジスタは、前記第１の半導体膜の上方に、前記第１のトランジスタの第２のゲート電極としての機能を有する第２の導電膜を有し、
    前記第１のトランジスタのソースまたはドレインの一方は、第３の導電膜を介して、前記発光素子の第１の画素電極と電気的に接続され、
    前記第２のトランジスタのソースまたはドレインの一方としての機能を有する第４の導電膜は、前記第１の導電膜上方の第１の絶縁膜が有する開口部を介して、前記第１の導電膜と電気的に接続され、
    前記第１の画素電極及び第２の画素電極は、前記第２の導電膜上方の第２の絶縁膜の上面と接する領域を有し、
    前記第１の導電膜は、前記第１の画素電極と重なる領域を有し、かつ、前記第２の画素電極と重なる領域を有する表示装置。
  2. 発光素子と、
    画像信号に従って、前記発光素子への電流の供給を制御する第１のトランジスタと、
    前記画像信号の画素への入力を制御する第２のトランジスタと、を有し、
    前記第１のトランジスタは、前記第１のトランジスタのチャネル形成領域を有する第１の半導体膜の下方に、前記第１のトランジスタの第１のゲート電極としての機能を有する第１の導電膜を有し、
    前記第１のトランジスタは、前記第１の半導体膜の上方に、前記第１のトランジスタの第２のゲート電極としての機能を有する第２の導電膜を有し、
    前記第１のトランジスタのソースまたはドレインの一方は、第３の導電膜を介して、前記発光素子の第１の画素電極と電気的に接続され、
    前記第２のトランジスタのソースまたはドレインの一方としての機能を有する第４の導電膜は、前記第１の導電膜上方の第１の絶縁膜が有する開口部を介して、前記第１の導電膜と電気的に接続され、
    前記第１の画素電極及び第２の画素電極は、前記第２の導電膜上方の第２の絶縁膜の上面と接する領域を有し、
    前記第１の導電膜は、前記第１の画素電極と重なる領域を有し、かつ、前記第２の画素電極と重なる領域を有し、
    前記第２の導電膜は、前記第１の画素電極と重なる領域を有する表示装置。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9852926B2 (en) 2015-10-20 2017-12-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method for semiconductor device
CN105845695B (zh) * 2016-03-30 2018-12-28 深圳市华星光电技术有限公司 薄膜晶体管阵列面板
WO2018100466A1 (en) * 2016-11-30 2018-06-07 Semiconductor Energy Laboratory Co., Ltd. Display device, display module, and electronic device
JP7126823B2 (ja) * 2016-12-23 2022-08-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI778959B (zh) * 2017-03-03 2022-10-01 日商半導體能源硏究所股份有限公司 半導體裝置及半導體裝置的製造方法
US11733574B2 (en) 2018-01-05 2023-08-22 Semiconductor Energy Laboratory Co., Ltd. Display device, display module, and electronic device
JP7180989B2 (ja) * 2018-03-30 2022-11-30 株式会社ジャパンディスプレイ 半導体装置および表示装置
KR20210010771A (ko) * 2019-07-19 2021-01-28 삼성디스플레이 주식회사 표시 장치
KR102486098B1 (ko) * 2022-04-08 2023-01-09 주식회사 나노신소재 산화물 소결체 및 이를 포함하는 박막 트랜지스터

Family Cites Families (146)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH05303114A (ja) * 1992-04-27 1993-11-16 Toshiba Corp 液晶表示素子
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP2001052864A (ja) * 1999-06-04 2001-02-23 Semiconductor Energy Lab Co Ltd 電気光学装置の作製方法
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4065645B2 (ja) * 2000-03-30 2008-03-26 シャープ株式会社 アクティブマトリクス型液晶表示装置
JP2001343660A (ja) * 2000-03-31 2001-12-14 Sharp Corp 液晶表示装置およびその欠陥修正方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4731718B2 (ja) * 2001-04-27 2011-07-27 株式会社半導体エネルギー研究所 表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
KR100834346B1 (ko) * 2001-12-28 2008-06-02 엘지디스플레이 주식회사 능동행렬 유기전기발광소자
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4072561B2 (ja) * 2002-10-25 2008-04-09 Ｎｅｃ液晶テクノロジー株式会社 液晶表示装置の製造方法
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
KR101078483B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 Lcd 또는 유기 el 디스플레이의 스위칭 소자
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
KR100741967B1 (ko) * 2004-11-08 2007-07-23 삼성에스디아이 주식회사 평판표시장치
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
KR100939998B1 (ko) 2004-11-10 2010-02-03 캐논 가부시끼가이샤 비정질 산화물 및 전계 효과 트랜지스터
CA2585063C (en) 2004-11-10 2013-01-15 Canon Kabushiki Kaisha Light-emitting device
JP5118812B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 電界効果型トランジスタ
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI390735B (zh) 2005-01-28 2013-03-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007081385A (ja) * 2005-08-17 2007-03-29 Kobe Steel Ltd ソース−ドレイン電極、トランジスタ基板およびその製造方法、並びに表示デバイス
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
JP2007123603A (ja) * 2005-10-28 2007-05-17 Seiko Epson Corp 転写元基板、転写元基板の製造方法、及び半導体装置の製造方法
CN101577293B (zh) 2005-11-15 2012-09-19 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP4555358B2 (ja) 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR100941850B1 (ko) 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963027B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5345456B2 (ja) 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP4415062B1 (ja) 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP4571221B1 (ja) 2009-06-22 2010-10-27 富士フイルム株式会社 Ｉｇｚｏ系酸化物材料及びｉｇｚｏ系酸化物材料の製造方法
KR102181301B1 (ko) * 2009-07-18 2020-11-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치 제조 방법
KR101746198B1 (ko) * 2009-09-04 2017-06-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 전자기기
EP2497115A4 (en) * 2009-11-06 2015-09-02 Semiconductor Energy Lab SEMICONDUCTOR COMPONENT AND MANUFACTURING METHOD THEREFOR
WO2011065243A1 (en) * 2009-11-28 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2011138934A (ja) 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
CN102763203B (zh) 2010-02-26 2016-10-26 株式会社半导体能源研究所 制造半导体装置的方法
JP2011187506A (ja) 2010-03-04 2011-09-22 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
KR101872927B1 (ko) 2010-05-21 2018-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2012032521A (ja) * 2010-07-29 2012-02-16 Kobe Steel Ltd 耐透明導電膜ピンホール腐食性に優れた薄膜トランジスタ基板
US9142568B2 (en) * 2010-09-10 2015-09-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing light-emitting display device
US8823092B2 (en) 2010-11-30 2014-09-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI525818B (zh) * 2010-11-30 2016-03-11 半導體能源研究所股份有限公司 半導體裝置及半導體裝置之製造方法
JP5925475B2 (ja) * 2010-12-09 2016-05-25 株式会社半導体エネルギー研究所 光検出回路
CN102760697B (zh) 2011-04-27 2016-08-03 株式会社半导体能源研究所 半导体装置的制造方法
TW201901972A (zh) 2012-01-26 2019-01-01 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
US9153699B2 (en) * 2012-06-15 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor with multiple oxide semiconductor layers
US9059219B2 (en) * 2012-06-27 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
WO2014021442A1 (en) * 2012-08-03 2014-02-06 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor stacked film and semiconductor device
KR102220279B1 (ko) 2012-10-19 2021-02-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막을 포함하는 다층막 및 반도체 장치의 제작 방법
JP6401483B2 (ja) * 2013-04-26 2018-10-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9893088B2 (en) * 2013-05-29 2018-02-13 Joled Inc. Thin film transistor device, method for manufacturing same and display device
US20140374744A1 (en) * 2013-06-19 2014-12-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9293480B2 (en) * 2013-07-10 2016-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
US9818763B2 (en) * 2013-07-12 2017-11-14 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing display device
CN104867981B (zh) 2014-02-21 2020-04-21 株式会社半导体能源研究所 半导体膜、晶体管、半导体装置、显示装置以及电子设备
US9768315B2 (en) 2014-04-18 2017-09-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device having the same
KR102333604B1 (ko) 2014-05-15 2021-11-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 이 반도체 장치를 포함하는 표시 장치
KR102399893B1 (ko) 2014-07-15 2022-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치와 그 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치
DE112016001033T5 (de) 2015-03-03 2017-12-21 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung, Verfahren zum Herstellen derselben oder Anzeigevorrichtung mit derselben

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