JP6625274B2 - 電力分配合成器 - Google Patents

Description

本発明は、主としてマイクロ波帯およびミリ波帯の高周波信号を分配または合成する電力分配合成器に関するものである。

一般に、電力分配合成器は、高周波信号を分配、または合成するために広く用いられている。その中でも、ウィルキンソン（Ｗｉｌｋｉｎｓｏｎ）型電力分配合成器やガイセル（Ｇｙｓｅｌ）型電力分配合成器は、分配器として機能する際において出力端子間のアイソレーションを確保する必要がある場合、または合成器として機能する際において入力端子間のアイソレーションを確保する必要がある場合、に用いられる。

従来のウィルキンソン型電力分配合成器は、１つの共通端子と、２つの入出力端子とを備える。共通端子は、信号分配時には入力端子となり、信号合成時には出力端子となる。２つの入出力端子は、信号分配時には出力端子となり、信号合成時には入力端子となる。

共通端子と各入出力端子とは、それぞれ四分の一波長（λ／４：λは、動作中心周波数における波長）インピーダンス変成器で接続される。また、各入出力端子間は、１つの吸収抵抗と呼ばれるアイソレーション抵抗を介して接続される（例えば、非特許文献１参照）。

また、従来のウィルキンソン型電力分配合成器として、例えば、分配入力端子と分配出力端子間に結合線路を設けた構成のものがある（例えば、特許文献１参照）。この特許文献１に記載された電力分配合成器は、分配入力端子と結合線路との間に位相速度偏差補償用結合線路を設けることで、偶奇モードの電気長を等しくし、反射およびアイソレーションの良好な電力分配合成器を提供することができる。

また、このようなウィルキンソン型電力分配合成器において、各々の入出力端子とアイソレーション抵抗との間に、動作周波数に対して半波長（λ／２）、または半波長の自然数倍の電気長となる伝送線路を設ける構成を備えたものがある（例えば、特許文献２参照）。

この特許文献２に記載された電力分配合成器は、入出力端子間を結ぶ電力伝搬経路において、２つの四分の一波長インピーダンス変成器を介して２つの入出力端子が接続される経路と、アイソレーション抵抗を介して２つの入出力端子が接続される経路との位相差が１８０度の奇数倍となるように伝送線路を構成して、設計自由度の向上を実現している。

ここで、半波長の自然数倍とは、０と負を除いた整数（１、２、３、…）倍を意味する（以下、同様）。

従来のガイセル型電力分配合成器は、１つの共通端子と、２つの入出力端子とを備える。共通端子は、信号分配時には入力端子となり、信号合成時には出力端子となる。２つの入出力端子は、信号分配時には出力端子となり、信号合成時には入力端子となる。共通端子と各入出力端子とは、それぞれ四分の一波長インピーダンス変成器で接続される。

また、各入出力端子間は、一波長の伝送線路で接続されるとともに、各入出力端子から四分の一波長離れた位置に接地されたアイソレーション抵抗が１つずつ接続される（例えば、非特許文献２参照）。

ガイセル型電力分配合成器は、２つのアイソレーション抵抗を用い、かつアイソレーション抵抗の一端を接地している。このことから、ガイセル型電力分配合成器は、ウィルキンソン型電力分配器に比べて耐電力性能および耐熱性能を向上させることができる。

また、このようなウィルキンソン型電力分配合成器およびガイセル型電力分配合成器において、複数個のアイソレーション抵抗を並列に装荷した構成を備えたものがある（例えば、特許文献３参照）。

この特許文献３に記載された電力分配合成器は、複数個のアイソレーション抵抗を用いることにより、その抵抗値が製造誤差によって変動が生じる場合にも、分岐側端子間のアイソレーション特性劣化を最小限に抑制できる。

特開昭５８−１１９２０３号公報 米国特許第４８７５０２号明細書 特許第５４６５１０２号公報

Ｅｒｎｅｓｔ． Ｊ． Ｗｉｌｋｉｎｓｏｎ、"Ａｎ Ｎ−Ｗａｙ Ｈｙｂｒｉｄ Ｐｏｗｅｒ Ｄｉｖｉｄｅｒ"（ＩＲＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｍｉｃｒｏｗａｖｅ Ｔｈｅｏｒｙ ａｎｄ Ｔｅｃｈｎｉｑｕｅｓ、１９６０、ｐｐ．１１６−１１８） Ｕｌｒｉｃｈ Ｈ．Ｇｙｓｅｌ、"Ａ Ｎｅｗ Ｎ−Ｗａｙ Ｐｏｗｅｒ Ｄｉｖｉｄｅｒ／Ｃｏｍｂｉｎｅｒ Ｓｕｉｔａｂｌｅ ｆｏｒ Ｈｉｇｈ Ｐｏｗｅｒ Ａｐｐｌｉｃａｔｉｏｎｓ"（ＭＩＴ Ｓｙｍｐｏｓｉｕｍ Ｄｉｇｅｓｔ、１９７５、ｐｐ．１１６−１１８）

しかしながら、上述の先行技術には、次のような課題がある。
非特許文献１に示す構成の通常のウィルキンソン型電力分配合成器では、反射量およびアイソレーション量を−２０ｄＢ以下と良好にすることが適う比帯域幅は、４０％以下であり、ガイセル型電力分配合成器に至っては、さらに比帯域幅が狭いとうい問題がある。

特許文献１に示す構成の電力分配合成器では、分配入力端子と結合線路との間に位相速度偏差補償用結合線路を設けている。このことから、特許文献１に示す構成の電力分配合成器は、偶奇モード時の四分の一波長インピーダンス変成器における電気長を等しくし、反射およびアイソレーションの良好な電力分配合成器を提供することができる。

しかしながら、この電力分配合成器は、ウィルキンソン型の電力分配合成器であることから、比帯域幅は狭い。そして、特許文献１には、比帯域幅の拡張については、示唆も明示もされていない。

また、特許文献２に示す構成の電力分配合成器では、各々の入出力端子とアイソレーション抵抗との間に、動作周波数に対して半波長、または半波長の自然数倍の電気長となる伝送線路を設けている。このことから、特許文献２に示す構成の電力分配合成器は、設計自由度を向上できる。しかしながら、ウィルキンソン型の電力分配合成器であることから、比帯域幅は狭い。そして、特許文献２には、比帯域幅の拡張については、示唆も明示もされていない。

非特許文献２に示す構成の電力分配合成器は、ガイセル型電力分配合成器であることから、比帯域幅は狭い。そして、非特許文献２には、比帯域幅の拡張については、示唆も明示もされていない。

さらに、特許文献３に示す構成の電力分配合成器においても、ウィルキンソン型ならびにガイセル型の電力分配合成器の構成について示されていることから、比帯域幅は狭い。そして、そして、特許文献３にも、比帯域幅の拡張については、示唆も明示もされていない。

本発明は、上記のような課題を解決するためになされたもので、共通端子および各入出力端子における反射特性およびアイソレーション特性が広帯域に渡って良好な電力分配合成器を得ることを目的とする。

本発明に係る電力分配合成器は、分配する高周波信号を入力する、あるいは合成された高周波信号を出力する共通端子と、分配された高周波信号を出力する、あるいは合成する高周波信号を入力する第１の入出力端子および第２の入出力端子と、一端が共通端子に接続され、他端が第１の入出力端子に接続された第１のインピーダンス変成器と、一端が共通端子に接続され他端が第２の入出力端子に接続された第２のインピーダンス変成器と、第１の入出力端子に関わる高周波信号と第２の入出力端子に関わる高周波信号との干渉を防止するアイソレーション抵抗と、アイソレーション抵抗と第１の入出力端子とを接続する第１の伝送線路と第２の伝送線路と、アイソレーション抵抗と第２の入出力端子とを接続する第３の伝送線路と第４の伝送線路とを備える電力分配合成器において、第１の伝送線路と第２の伝送線路とは縦続接続され、第３の伝送線路と第４の伝送線路とは縦続接続され、第１の伝送線路と第３の伝送線路とが並行に近接して配置され、かつ電気的に結合した第１の結合線路となるものである。

また、本発明に係る電力分配合成器は、分配する高周波信号を入力する、あるいは合成された高周波信号を出力する共通端子と、分配された高周波信号を出力する、あるいは合成する高周波信号を入力する第１の入出力端子および第２の入出力端子と、一端が共通端子に接続され他端が第１の入出力端子に接続された第１のインピーダンス変成器と、一端が共通端子に接続され他端が第２の入出力端子に接続された第２のインピーダンス変成器と、第１の入出力端子に関わる高周波信号と第２の入出力端子に関わる高周波信号との干渉を防止するアイソレーション抵抗と、アイソレーション抵抗の一端と第１の入出力端子とを接続する第１の伝送線路と、アイソレーション抵抗の他端と第２の入出力端子とを接続する第２の伝送線路と、アイソレーション抵抗と第１の伝送線路との接続点に一端が接続された第３の伝送線路と、アイソレーション抵抗と第３の伝送線路との接続点に一端が接続された第４の伝送線路とを備える電力分配合成器において、第２の伝送線路の他端と第４の伝送線路の他端とが接続され、第１の伝送線路と第３の伝送線路とが並行に近接して配置され、かつ電気的に結合した第１の結合線路となるものである。

さらに、本発明に係る電力分配合成器は、分配する高周波信号を入力する、あるいは合成された高周波信号を出力する共通端子と、分配された高周波信号を出力する、あるいは合成する高周波信号を入力する第１の入出力端子および第２の入出力端子と、一端が共通端子に接続され他端が第１の入出力端子に接続された第１のインピーダンス変成器と、一端が共通端子に接続され他端が第２の入出力端子に接続された第２のインピーダンス変成器と、第１の入出力端子に関わる高周波信号と第２の入出力端子に関わる高周波信号との干渉を防止するアイソレーション抵抗と、アイソレーション抵抗と第１の入出力端子とを接続する第１の半波長線路と、アイソレーション抵抗と第２の入出力端子とを接続する第２の半波長線路とを備える電力分配合成器において、第１の半波長線路は、第１の伝送線路と第２の伝送線路からなり、第２の半波長線路は、第３の伝送線路と第４の伝送線路からなり、第１の入出力端子における負荷インピーダンスならびに第２の入出力端子における負荷インピーダンスをＺ０とし、アイソレーション抵抗の抵抗値の半分の値をＲ’としたとき、第１の伝送線路のインピーダンスならびに第３の伝送線路のインピーダンスは、Ｚ０からＲ’の間の値であり、第２の伝送線路のインピーダンスならびに第４の伝送線路のインピーダンスは、第１の伝送線路のインピーダンスおよび第３の伝送線路のインピーダンスをＺａとしたとき、ＺａからＲ’の間の値であり、第１の伝送線路、第２の伝送線路、第３の伝送線路、および第４の伝送線路は、それぞれインピーダンス変成器として動作するものである。

本発明によれば、各入出力端子とアイソレーション抵抗との間を接続する２本の伝送線路の少なくともその一部において、偶奇モード動作時の伝送線路のインピーダンスを各モードで調整することにより、奇モード動作時における入出力端子の反射特性、偶モード動作時における共通端子の反射特性、偶モード動作時における入出力端子の反射特性を、広帯域に渡って良好にすることができる構成を備えている。この結果、共通端子および各入出力端子における反射特性およびアイソレーション特性が広帯域に渡って良好な電力分配合成器を提供できる。

本発明の実施の形態１による電力分配合成器の一例を示す透視斜視図である。 本発明の実施の形態１による電力分配合成器の一例を示す上面図である。 本発明の実施の形態１における図１Ａ、図１Ｂに示した電力分配合成器の等価回路図である。 非特許文献１に開示されている従来構造のウィルキンソン型電力分配合成器に係わる等価回路の回路シミュレーション結果を示す図である。 本発明の実施の形態１における図２に示した電力分配合成器の等価回路の回路シミュレーション結果を示す図である。 本発明の実施の形態１における図２に示した電力分配合成器の等価回路において、対称面に電気壁を仮定した奇モード動作（Ｏｄｄ−ｍｏｄｅ）時に係わる等価回路である。 本発明の実施の形態１における図２に示した電力分配合成器の等価回路において、対称面に磁気壁を仮定した偶モード動作（Ｅｖｅｎ−ｍｏｄｅ）時に係わる等価回路である。 非特許文献１に開示されている従来構造のウィルキンソン型電力分配合成器に係わる等価回路における偶奇モード動作時の回路シミュレーション結果を示す図（スミスチャート）である。 本発明の実施の形態１における図２に示した電力分配合成器の等価回路における偶奇モード動作時の回路シミュレーション結果を示す図（スミスチャート）である。 本発明の実施の形態２による各入出力端子とアイソレーション抵抗間の２本の伝送線路における電気長がそれぞれ四分の１波長以下となり、当該伝送線路のうち少なくとも一部が平行に近接して配置されて構成された電力分配合成器を示す透視斜視図である。 本発明の実施の形態２による各入出力端子とアイソレーション抵抗間の２本の伝送線路における電気長がそれぞれ四分の１波長以下となり、当該伝送線路のうち少なくとも一部が平行に近接して配置されて構成された電力分配合成器を示す上面図である。 本発明の実施の形態２における図６Ａ、図６Ｂに示した電力分配合成器の等価回路図である。 本発明の実施の形態３による各入出力端子とアイソレーション抵抗間の２本の伝送線路が全て平行に近接して配置された電力分配合成器を示す透視斜視図である。 本発明の実施の形態３による各入出力端子とアイソレーション抵抗間の２本の伝送線路が全て平行に近接して配置された電力分配合成器を示す上面図である。 本発明の実施の形態３における図８Ａ、図８Ｂに示した電力分配合成器の等価回路図である。 本発明の実施の形態４による電力分配合成器を示す等価回路図である。 本発明の実施の形態４による２本の伝送線路が平行に近接して配置されて結合線路を構成している電力分配合成器を示す等価回路図である。 本発明の実施の形態５による電力分配合成器を示す等価回路図である。 本発明の実施の形態５による２本の伝送線路が平行に近接して配置されて結合線路を構成している電力分配合成器を示す等価回路図である。 本発明の実施の形態６による各入出力端子とアイソレーション抵抗間の２本の伝送線路が式（１）および式（２）、ならびに式（３）から（６）の何れかを満たして構成された電力分配合成器を示す透視斜視図である。 本発明の実施の形態６による各入出力端子とアイソレーション抵抗間の２本の伝送線路が式（１）および式（２）、ならびに式（３）から（６）の何れかを満たして構成された電力分配合成器を示す上面図である。 本発明の実施の形態６による図１４Ａ、図１４Ｂに示した電力分配合成器の等価回路図である。 本発明の実施の形態７によるストリップ線路を用いた電力分配合成器を示す透視斜視図である。 本発明の実施の形態７によるストリップ線路を用いた電力分配合成器を示す上面図である。

以下、本発明による電力分配合成器を各実施の形態に従って図面を用いて説明する。なお、各実施の形態において、同一もしくは相当部分は同一符号で示し、また重複する説明は省略する。

実施の形態１．
図１Ａは、本発明の実施の形態１による電力分配合成器の一例を示す透視斜視図である。また、図１Ｂは、本発明の実施の形態１による電力分配合成器の一例を示す上面図である。

本実施の形態１では、以下のような構成を備えるウィルキンソン型電力分配合成器について説明する。
・主に誘電体基板から構成され、基板表層に四分の一波長インピーダンス変成器となるストリップ導体パターンが設けられている。
・表層には、アイソレーション抵抗としてチップ抵抗器が設けられており、ストリップ導体パターンとチップ抵抗器がストリップ導体からなる伝送線路により結ばれている。
・ストリップ導体からなる２本の伝送線路が平行に近接して配置されることにより、結合線路が形成されている。

図１Ａ、図１Ｂにおいて、誘電体層１の一方の面には、共通端子９００１、入出力端子９００２、入出力端子９００３、共通ストリップ導体１００１、入出力ストリップ導体１００２、入出力ストリップ導体１００３、四分の一波長インピーダンス変成器ストリップ導体１０２０、四分の一波長インピーダンス変成器ストリップ導体１０３０、伝送線路ストリップ導体１０２１、伝送線路ストリップ導体１０２２、伝送線路ストリップ導体１０３１、伝送線路ストリップ導体１０３２、チップ抵抗器４００１が、それぞれ配置されている。

ドットのハッチンクで示された接地導体２００１は、誘電体層１のおけるチップ抵抗器４００１が配置された面と反対の面に配置されている。

共通ストリップ導体１００１の一端は、共通端子９００１となり、もう一端は、四分の一波長インピーダンス変成器ストリップ導体１０２０および四分の一波長インピーダンス変成器ストリップ導体１０３０に接続される。

入出力ストリップ導体１００２の一端は、共通端子９００２となり、もう一端は、四分の一波長インピーダンス変成器ストリップ導体１０２０および伝送線路ストリップ導体１０２１に接続される。

入出力ストリップ導体１００３の一端は、共通端子９００３となり、もう一端は、四分の一波長インピーダンス変成器ストリップ導体１０３０および伝送線路ストリップ導体１０３１に接続される。

伝送線路ストリップ導体１０２１は、伝送線路ストリップ導体１０２２を介してチップ抵抗器４００１に接続される。一方、伝送線路ストリップ導体１０３１は、伝送線路ストリップ導体１０３２を介してチップ抵抗器４００１に接続される。

伝送線路ストリップ導体１０２１と伝送線路ストリップ導体１０３１とは、互いに平行に近接して配置されることにより、結合線路３００１を構成している。

図２は、本発明の実施の形態１における図１Ａ、図１Ｂに示した電力分配合成器の等価回路図である。図１Ａ、図１Ｂの構成図と、図２の等価回路図とを比較すると、図１Ａ、図１Ｂの共通端子９００１、入出力端子９００２、入出力端子９００３は、図２では、それぞれ共通端子９１０１、入出力端子９１０２、入出力端子９１０３に置き換えられている。

また、図１Ａ、図１Ｂの共通ストリップ導体１００１、入出力ストリップ導体１００２、入出力ストリップ導体１００３は、図２において省略されている。

さらに、図１Ａ、図１Ｂの四分の一波長インピーダンス変成器ストリップ導体１０２０、四分の一波長インピーダンス変成器ストリップ導体１０３０、伝送線路ストリップ導体１０２１、伝送線路ストリップ導体１０２２、伝送線路ストリップ導体１０３１、伝送線路ストリップ導体１０３２、チップ抵抗器４００１は、図２において、それぞれ四分の一波長インピーダンス変成器１１２０、四分の一波長インピーダンス変成器１１３０、伝送線路１１２１、伝送線路１１２２、伝送線路１１３１、伝送線路１１３２、アイソレーション抵抗４１０１に置き換えられている。

共通端子９１０１、入出力端子９１０２、入出力端子９１０３は、それぞれ負荷インピーダンス８１０１、負荷インピーダンス８１０２、負荷インピーダンス８１０３を介して接地されている。

図１Ａ、図１Ｂでは、伝送線路ストリップ導体１０２１と伝送線路ストリップ導体１０３１とから結合線路３００１が構成されている。これに対して、図２では、伝送線路１１２１と伝送線路１１３１とから結合線路３１０１が構成される。

図３Ａは、非特許文献１に開示されている従来構造のウィルキンソン型電力分配合成器に係わる等価回路の回路シミュレーション結果を示す図である。一方、図３Ｂは、本発明の実施の形態１における図２に示した電力分配合成器の等価回路の回路シミュレーション結果を示す図である。

また、本シミュレーションに関わる実施の形態１による電力分配合成器は、伝送線路１１２１と伝送線路１１２２とを合わせた長さと、伝送線路１１３１と伝送線路１１３２とを合わせた長さとは等しく、半波長の自然数倍である場合について示す。

図３Ａ、図３Ｂにおいて、実線Ａ、点線Ｂ、実線Ｃ、破線Ｄは、それぞれ、以下の内容を示している。なお、ここでは、電力分配時の特性について示す。
実線Ａ：共通端子９１０１における反射特性
点線Ｂ：入出力端子９１０２または入出力端子９１０３における反射特性
実線Ｃ：共通端子９１０１から入出力端子９１０２または入出力端子９１０３への通過特性（分配特性）
破線Ｄ：入出力端子９１０２と入出力端子９１０３との間のアイソレーション特性

図３Ａにおいて、実線Ａが示す共通端子９１０１における反射特性、点線Ｂが示す入出力端子９１０２または入出力端子９１０３における反射特性、破線Ｄが示す入出力端子９１０２と入出力端子９１０３との間のアイソレーション特性の全てが、−２０ｄＢ以下となる周波数帯域は、図３Ａ中で斜線表示したように、規格化周波数（Ｎｏｒｍａｌｉｚｅｄ Ｆｒｅｑｕｅｎｃｙ）が１であるところ（中心周波数）を中心にして、３８％程度の帯域幅となり、４０％以下に留まっていることが分かる。

一方、図３Ｂにおいて、実線Ａが示す共通端子９１０１における反射特性、点線Ｂが示す入出力端子９１０２または入出力端子９１０３における反射特性、破線Ｄが示す入出力端子９１０２と入出力端子９１０３との間のアイソレーション特性の全てが、−２０ｄＢ以下となる周波数帯域は、図３Ｂ中で斜線表示したように、Ｎｏｒｍａｌｉｚｅｄ Ｆｒｅｑｕｅｎｃｙが１であるところ（中心周波数）を中心にして６０％程度の帯域幅となっている。従って、図３Ｂは、図３Ａに比べて２０％以上の広帯域化が適っていることが分かる。

図４Ａは、本発明の実施の形態１における図２に示した電力分配合成器の等価回路において、対称面に電気壁を仮定した奇モード動作（Ｏｄｄ−ｍｏｄｅ）時に係わる等価回路である。

また、図４Ｂは、本発明の実施の形態１における図２に示した電力分配合成器の等価回路において、対称面に磁気壁を仮定した偶モード動作（Ｅｖｅｎ−ｍｏｄｅ）時に係わる等価回路である。

図４Ａにおいて、対称面が電気壁となることから、共通端子９１０１は、短絡される。さらに、図２に示したアイソレーション抵抗４１０１は、半分の抵抗値であるアイソレーション抵抗４１１１に置き換えられるとともに、アイソレーション抵抗４１１１の一端は、短絡される。

また、図２に示した伝送線路１１２１は、伝送線路１１３１とから結合線路３１０１を構成していた。このため、図４Ａの奇モード動作時においては、結合線路３１０１の奇モード動作に係わる伝送線路１１２１ｏに置き換えられる。

このとき、共通端子９１０１は、短絡されることから、矢印６０００で示した四分の一波長インピーダンス変成器１１２０より、共通端子９１０１側は、開放となる。

さらに、負荷インピーダンス８１０２のインピーダンス値をＺ０、アイソレーション抵抗４１１１の抵抗値をＲ’、伝送線路１１２１ｏのインピーダンス値をＺａ、伝送線路１１２２のインピーダンス値をＺｂとすると、各値の関係は、以下の式（１）から（６）を満たす。

一方、図４Ｂにおいては、対称面が磁気壁となることから、図２に示した負荷インピーダンス８１０１は、倍のインピーダンス値である負荷インピーダンス８１１１に置き換えられる。さらに、図２に示したアイソレーション抵抗４１０１は、半分の抵抗値であるアイソレーション抵抗４１１１に置き換えられるとともに、アイソレーション抵抗４１１１の一端は開放されるため、アイソレーション抵抗４１１１は無視される。

また、図２に示した伝送線路１１２１は、伝送線路１１３１とから結合線路３１０１を構成している。このため、図４Ｂの偶モード動作時においては、結合線路３１０１の偶モード動作に係わる伝送線路１１２１ｅに置き換えられる。

このとき、アイソレーション抵抗４１１１の一端は、開放されることから、伝送線路１１２２の電気長が四分の一波長であるとき、伝送線路１１２２と伝送線路１１２１ｅとの接点で短絡となる。よって、伝送線路１１２１ｅは、四分の一波長の奇数倍となることから、矢印６００１で示した伝送線路１１２１ｅよりアイソレーション抵抗４１１１側は、開放となり、無視できる。

さらに、下式（７）に示すように、伝送線路１１２１ｅのインピーダンス値Ｚｃを、負荷インピーダンス８１０２のインピーダンス値Ｚ０よりも高くすることで、中心周波数のみならず、中心周波数を挟んで上下の周波数帯域においても、矢印６００１で示した伝送線路１１２１ｅよりアイソレーション抵抗４１１１側を擬似的な開放とみなすことができ、そこでの影響を抑制できる。

このことから、偶モード動作時において共通端子９１０１における反射特性、および入出力端子９１０２における反射特性が、良好な帯域を拡張することが適う。

図５Ａは、非特許文献１に開示されている従来構造のウィルキンソン型電力分配合成器に係わる等価回路における偶奇モード動作時の回路シミュレーション結果を示す図（スミスチャート）である。一方、図５Ｂは、本発明の実施の形態１における図２に示した電力分配合成器の等価回路における偶奇モード動作時の回路シミュレーション結果を示す図（スミスチャート）である。

図５Ａ、図５Ｂにおいて、破線Ｘ、実線Ｙ、破線Ｚは、それぞれ、以下の内容を示している。なお、ここでは、電力分配時の特性について示す。
破線Ｘ：奇モード動作時の入出力端子９１０２における反射特性
実線Ｙ：偶モード動作時の共通端子９１０１入における反射特性
破線Ｚ：偶モード動作時の入出力端子９１０２における反射特性

図５Ａにおいて、実線Ｙが示す偶モード動作時の共通端子９１０１入における反射特性、破線Ｚが示す偶モード動作時の入出力端子９１０２における反射特性は、孤を描きながらスミスチャートの中央（反射ゼロ点）を通過していることが分かる。この点が、図３Ａ中の規格化周波数（Ｎｏｒｍａｌｉｚｅｄ Ｆｒｅｑｕｅｎｃｙ）が１の場合に対応する。

一方、図５Ｂにおいて、実線Ｙが示す偶モード動作時の共通端子９１０１入における反射特性、破線Ｚが示す偶モード動作時の入出力端子９１０２における反射特性は、スミスチャートの中央（反射ゼロ点）付近を回っていることから、反射が良好な周波数帯域が拡大していることが分かる。

なお、このシミュレーションでは、負荷インピーダンス８１０２のインピーダンス値Ｚ０を５０Ω、アイソレーション抵抗４１１１の抵抗値Ｒ’を５０Ω、伝送線路１１２１ｏのインピーダンス値Ｚａを５０Ω、伝送線路１１２２のインピーダンス値Ｚｂを５０Ω、伝送線路１１２１ｅのインピーダンス値Ｚｃを１４０Ω、負荷インピーダンス８１１１のインピーダンス値２Ｚ０を１００Ωとしている。

以上のことから明らかなように、本実施の形態１における電力分配合成器によれば、伝送線路１１２１と伝送線路１１３１とから構成された結合線路３１０１において、偶奇モード動作時の伝送線路１１２１ｏ、伝送線路１１２１ｅに係わるインピーダンスを各モードで調整することにより、奇モード動作時の入出力端子９１０２における反射特性、偶モード動作時の共通端子９１０１の反射特性、偶モード動作時の入出力端子９１０２における反射特性を広帯域に渡って良好にすることができる。

よって、電力分配動作および電力合成動作時に広帯域に渡って良好な各種反射特性およびアイソレーション特性を有する電力分配合成器を得ることができる効果を奏する。

なお、実施の形態１では、アイソレーション抵抗にチップ抵抗を用いる例を示したが、これに限らず、薄膜抵抗を用いてもよく、同様の効果が得られる。

実施の形態２．
上記実施の形態１では、伝送線路１１２１と伝送線路１１２２とを合わせた長さと、伝送線路１１３１と伝送線路１１３２とを合わせた長さとが等しく、動作周波数に対して半波長の自然数倍である例について説明した。しかしながら、本発明は、これに限らず、当該伝送線路の電気長が四分の１波長以下の電気長となる２本の伝送線路で結ばれているとともに、２本の伝送線路の一部が平行に近接して配置されて構成された電力分配合成器としてもよい。

図６Ａは、本発明の実施の形態２による各入出力端子とアイソレーション抵抗間の２本の伝送線路における電気長がそれぞれ四分の１波長以下となり、当該伝送線路のうち少なくとも一部が平行に近接して配置されて構成された電力分配合成器を示す透視斜視図である。また、図６Ｂは、本発明の実施の形態２による各入出力端子とアイソレーション抵抗間の２本の伝送線路における電気長がそれぞれ四分の１波長以下となり、当該伝送線路のうち少なくとも一部が平行に近接して配置されて構成された電力分配合成器を示す上面図である。

図６Ａ、図６Ｂの電力分配合成器では、上述の実施の形態１で示した伝送線路ストリップ導体１０２１、伝送線路ストリップ導体１０２２、伝送線路ストリップ導体１０３１、伝送線路ストリップ導体１０３２が、伝送線路ストリップ導体１０２１ｓ、チップ実装用パッド１０２２ｓ、伝送線路ストリップ導体１０３１ｓ、チップ実装用パッド１０３２ｓにそれぞれ置き換えられている。

そして、伝送線路ストリップ導体１０２１ｓとチップ実装用パッド１０２２ｓとを合わせた電気長、および伝送線路ストリップ導体１０３１ｓとチップ実装用パッド１０３２ｓとを合わせた電気長が、それぞれ四分の１波長以下となるよう構成されている。

さらに、上述の実施の形態１で示した結合線路３００１は、図６Ａ、図６Ｂにおいて、結合線路３００１ｓに置き換えられており、伝送線路ストリップ導体１０２１ｓと伝送線路ストリップ導体１０３１ｓが平行に近接して配置されている。

図６Ａ、図６Ｂに示した電力分配合成器では、チップ抵抗器４００１の寸法が大きいものが適用される際、それに伴ってチップ実装用パッド１０２２ｓ、およびチップ実装用パッド１０３２ｓの寸法も大きくなることで生じる寄生容量による高周波特性の劣化を抑制することができる。この結果、低損失な電力分配合成器を得ることができる。

図７は、本発明の実施の形態２における図６Ａ、図６Ｂに示した電力分配合成器の等価回路図である。図６Ａ、図６Ｂの構成図と図７の等価回路図とを比較すると、伝送線路ストリップ導体１０２１ｓ、チップ実装用パッド１０２２ｓ、伝送線路ストリップ導体１０３１ｓ、チップ実装用パッド１０３２ｓ、結合線路３００１は、それぞれ、伝送線路１１２１ｓ、伝送線路１１２２ｓ、伝送線路１１３１ｓ、伝送線路１１３２ｓ、結合線路３１０１ｓに置き換えられている。

なお、その他の符号については、図１Ａ、図１Ｂの構成図と図２の等価回路図の置き換えと同様である。

本実施の形態２における電力分配合成器によれば、各入出力端子とアイソレーション抵抗間の２本の伝送線路における電気長がそれぞれ四分の１波長以下であり、当該伝送線路のうち伝送線路１１２１ｓと伝送線路１１３１ｓとから構成された結合線路３１０１において、偶奇モード動作時のインピーダンスを各々調整することにより、伝送線路１１２１ｓと伝送線路１１３１ｓとで生じた影響を抑制でき、低損失な電力分配合成器を得ることができる。

実施の形態３．
上記実施の形態１では、各入出力端子とアイソレーション抵抗間の２本の伝送線路における電気長がそれぞれ半波長の自然数倍となり、当該伝送線路のうち少なくとも一部が平行に近接して配置されて構成された電力分配合成器について説明した。しかしながら、本が爪医は、これに限定されず、当該伝送線路が全て結合線路である電力分配合成器としてもよい。

図８Ａは、本発明の実施の形態３による各入出力端子とアイソレーション抵抗間の２本の伝送線路が全て平行に近接して配置された電力分配合成器を示す透視斜視図である。また、図８Ｂは、本発明の実施の形態３による各入出力端子とアイソレーション抵抗間の２本の伝送線路が全て平行に近接して配置された電力分配合成器を示す上面図である。

図８Ａ、図８Ｂの電力分配合成器では、上述の実施の形態１で示した伝送線路ストリップ導体１０２２と伝送線路ストリップ導体１０３２とが、平行に近接して配置され、結合線路３００２を構成している。

図８に示した電力分配合成器では、結合線路３００２の偶奇モード動作時における伝送線路ストリップ導体１０２２と伝送線路ストリップ導体１０３２のインピーダンスを各々調整することができる。このことから、本実施の形態３の構成を備えた電力分配合成器は、設計自由度を向上させることができるとともに、上記実施の形態１と同様の効果が得られる。

図９は、本発明の実施の形態３における図８Ａ、図８Ｂに示した電力分配合成器の等価回路図である。図８Ａ、図８Ｂの構成図と図９の等価回路図とを比較すると、結合線路３００１は、結合線路３１０１に置き換えられている。なお、その他の符号については、図１Ａ、図１Ｂの構成図と図２の等価回路図の置き換えと同様である。

本実施の形態３における電力分配合成器によれば、各入出力端子とアイソレーション抵抗間の２本の伝送線路における電気長がそれぞれ半波長の自然数倍であり、かつ当該伝送線路の全てが平行に近接して配置されることで、伝送線路１１２１と伝送線路１１３１とから結合線路３１０１が構成され、伝送線路１１２２と伝送線路１１３２とから結合線路３１０２が構成される。

このことにより、結合線路３００１の偶奇モード動作時における伝送線路ストリップ導体１０２１と伝送線路ストリップ導体１０３１のインピーダンス、ならびに結合線路３００２の偶奇モード動作時における伝送線路ストリップ導体１０２２と伝送線路ストリップ導体１０３２のインピーダンスを各々調整することが可能となる。この結果、電力分配合成器の設計自由度を向上させることができるとともに、上記実施の形態１と同様の効果が得られる。

実施の形態４．
上記実施の形態１および実施の形態３では、入出力端子９１０２とアイソレーション抵抗４１０１、および入出力端子９０１３とアイソレーション抵抗４１０１は、それぞれ半波長の自然数倍の伝送線路で接続されている電力分配合成器について説明した。

本発明では、さらに、入出力端子９１０２とアイソレーション抵抗４１０１、および入出力端子９０１３とアイソレーション抵抗４１０１は、それぞれ四分の一波長の奇数倍の伝送線路で接続されているとともに、アイソレーション抵抗４１０１と並列に一波長の奇数倍の伝送線路が接続された電力分配合成器としてもよい。そこで、本実施の形態４において、このような構成について具体的に説明する。

図１０は、本発明の実施の形態４による電力分配合成器を示す等価回路図である。本実施の形態４における図１０の例では、アイソレーション抵抗４１０１の一端が伝送線路１１２１と伝送線路１１２２との間に接続され、アイソレーション抵抗４１０１のもう一端が伝送線路１１３１と伝送線路１１３２との間に接続されている。

さらに、伝送線路１１２２のアイソレーション抵抗４１０１が接続されていない端部と、伝送線路１１３２のアイソレーション抵抗４１０１が接続されていない端部とが接続されている。つまり、伝送線路１１２２と伝送線路１１３２が縦続接続された伝送線路がアイソレーション抵抗４１０１に対して並列に接続されている。

本実施の形態４によれば、伝送線路１１２２と伝送線路１１３２が縦続接続された伝送線路がアイソレーション抵抗４１０１に対して並列に接続されることで、レイアウトに合わせてアイソレーション抵抗４１０１の実装位置を調整することができる。このことから、本実施の形態４による電力分配合成器は、設計自由度を向上させることができるとともに、上記実施の形態１と同様の効果が得られる。

なお、本実施の形態４における図１０の例では、伝送線路１１２２と伝送線路１１３２は、通常の伝送線路である場合について示しているが、この限りではない。伝送線路１１２２と伝送線路１１３２が平行に近接して配置されて、結合線路３１０２を構成しても良い。

図１１は、本発明の実施の形態４による伝送線路１１２２と伝送線路１１３２が平行に近接して配置されて結合線路３１０２を構成している電力分配合成器を示す等価回路図である。

図１１に示した電力分配合成器では、結合線路３００１の偶奇モード動作時における伝送線路ストリップ導体１０２１と伝送線路ストリップ導体１０３１のインピーダンス、ならびに結合線路３００２の偶奇モード動作時における伝送線路ストリップ導体１０２２と伝送線路ストリップ導体１０３２のインピーダンスを各々調整することが可能となる。この結果、電力分配合成器の設計自由度を向上させることができるとともに、上述の例と同様の効果が得られる。

実施の形態５．
上記実施の形態１、３、および４では、ウィルキンソン型電力分配合成器について説明したが、ガイセル型電力分配合成器としてもよい。図１２は、本発明の実施の形態５による電力分配合成器を示す等価回路図である。

この実施の形態５における図１２の例では、アイソレーション抵抗として、アイソレーション抵抗４１１１およびアイソレーション抵抗４１１２の２つが用いられている。そして、アイソレーション抵抗４１１１の一端が伝送線路１１２１と伝送線路１１２２との間に接続されるとともに、もう一端が接地され、また、アイソレーション抵抗４１１２の一端が伝送線路１１３１と伝送線路１１３２との間に接続されるとともに、もう一端が接地されている。

また、伝送線路１１２２のアイソレーション抵抗４１０１が接続されていない端部と、伝送線路１１３２のアイソレーション抵抗４１０１が接続されていない端部とが接続されている。

本実施の形態５によれば、アイソレーション抵抗を２つ用い、かつアイソレーション抵抗４１１１およびアイソレーション抵抗４１１２における各々の一端を接地する構成を備えている。このような構成を備えることで、耐電力性能を向上させることができるとともに、上記実施の形態１と同様の効果が得られる。

なお、本実施の形態５における図１３の例では、伝送線路１１２２と伝送線路１１３２は、通常の伝送線路である場合について示しているが、この限りではない。伝送線路１１２２と伝送線路１１３２が平行に近接して配置されて、結合線路３１０２を構成しても良い。

図１３は、本発明の実施の形態５による伝送線路１１２２と伝送線路１１３２が平行に近接して配置されて結合線路３１０２を構成している電力分配合成器を示す等価回路図である。

図１３に示した電力分配合成器では、結合線路３００１の偶奇モード動作時における伝送線路ストリップ導体１０２１と伝送線路ストリップ導体１０３１のインピーダンス、ならびに結合線路３００２の偶奇モード動作時における伝送線路ストリップ導体１０２２と伝送線路ストリップ導体１０３２のインピーダンスを各々調整することが可能となる。この結果、電力分配合成器の設計自由度を向上させることができるとともに、上述の例と同様の効果が得られる。

実施の形態６．
上記実施の形態１、３、４、および５では、各入出力端子とアイソレーション抵抗間の２本の伝送線路のうち少なくとも一部が平行に近接して配置されることで結合線路を設け、結合線路を構成する伝送線路における偶奇モード動作時の各インピーダンスを調整できる電力分配合成器について説明した。

これに対して、各入出力端子とアイソレーション抵抗間の２本の伝送線路を結合線路とせず、上記実施の形態１、３、４、および５における奇モード動作時に適用した条件を満たす伝送線路を具備した電力分配合成器としてもよい。そこで、本実施の形態６において、このような構成について具体的に説明する。

図１４Ａは、本発明の実施の形態６による各入出力端子とアイソレーション抵抗間の２本の伝送線路が式（１）および式（２）、ならびに式（３）から（６）の何れかを満たして構成された電力分配合成器を示す透視斜視図である。また、図１４Ｂは、本発明の実施の形態６による各入出力端子とアイソレーション抵抗間の２本の伝送線路が式（１）および式（２）、ならびに式（３）から（６）の何れかを満たして構成された電力分配合成器を示す上面図である。

図１４Ａ、図１４Ｂの電力分配合成器では、伝送線路ストリップ導体１０２１と伝送線路ストリップ導体１０３１、および伝送線路ストリップ導体１０２２と伝送線路ストリップ導体１０３２は、電気的に結合しないよう物理的に離れて配置されている。

図１５は、本発明の実施の形態６による図１４Ａ、図１４Ｂに示した電力分配合成器の等価回路図である。各符号については、図１Ａ、図１Ｂの構成図と図２の等価回路図の置き換えと同様である。

図１５に示した電力分配合成器では、伝送線路１１２１、伝送線路１１２２、伝送線路１１３１、伝送線路１１３２が、それぞれ四分の一波長インピーダンス変成器として動作するように、伝送線路１１２１のインピーダンスおよび伝送線路１１３１のインピーダンスをＺａ、伝送線路１１２２のインピーダンスおよび伝送線路１１３１のインピーダンスをＺｂ、負荷インピーダンス８１０２のインピーダンスおよび負荷インピーダンス８１０３のインピーダンスをＺ０、アイソレーション抵抗４１０１の抵抗値の半分の値をＲ’とし、上述の式（１）および式（２）、ならびに式（３）から（６）の何れかを満たすように設計されている。

この結果、従来の電力分配合成器に比べて、電力分配動作および電力合成動作時に広帯域に渡って良好な各種反射特性およびアイソレーション特性を有する電力分配合成器を得ることができる効果を奏する。

実施の形態７．
上記実施の形態１から６では、マイクロストリップ線路を用いた構成の電力分配合成器について説明した。これに対して、ストリップ線路を用いた構成の電力分配合成器としてもよい。そこで、本実施の形態７において、このような構成について具体的に説明する。

図１６Ａは、本発明の実施の形態７によるストリップ線路を用いた電力分配合成器を示す透視斜視図である。また、図１６Ｂは、本発明の実施の形態７によるストリップ線路を用いた電力分配合成器を示す上面図である。ここで、ストリップ線路とは、上述の各例のマイクロストリップ線路において、ストリップ導体の上部に誘電体層と外部地導体を設けた構造でなる。

図１６Ａ、図１６Ｂの電力分配合成器では、上述の実施の形態１の共通ストリップ導体１００１、入出力ストリップ導体１００２、入出力ストリップ導体１００３、四分の一波長インピーダンス変成器ストリップ導体１０２０、四分の一波長インピーダンス変成器ストリップ導体１０３０、伝送線路ストリップ導体１０２１、伝送線路ストリップ導体１０３１のそれぞれが、内部導体となるストリップ線路で構成されている。また、これらの内部導体は、誘電体層１と誘電体層２との間にある。

ドットのハッチンクで示された接地導体２００１は、誘電体層１における誘電体層２が配置された面と反対の面に配置されており、地導体２００２は、誘電体層２における誘電体層１が配置された面と反対の面に配置されている。

チップ抵抗器４００１は、地導体２００２に設けられた切り欠き７００１に配置されたチップ実装用パッド１０２２Ｐ、およびチップ実装用パッド１０３２Ｐに実装されているとともに、ヴィア１０２２Ｖおよびヴィア１０３２Ｖを介して伝送線路ストリップ導体１０２１、および伝送線路ストリップ導体１０３１にそれぞれ接続されている。

なお、チップ実装用パッド１０２２Ｐとヴィア１０２２Ｖとを合わせた伝送線路の電気長と、チップ実装用パッド１０３２Ｐとヴィア１０３２Ｖとを合わせた伝送線路の電気長とは等しく、四分の一波長の奇数倍となる。

本実施の形態７によれば、ストリップ線路を用いることで、基板外部との電磁干渉を抑えることができるとともに、上記実施の形態１と同様の効果が得られる。

なお、本実施の形態７における図１６Ａ、図１６Ｂの例では、チップ実装用パッド１０２２Ｐとヴィア１０２２Ｖとを合わせた伝送線路の電気長が、誘電体基板表層に配置されている例について説明したが、この限りではない。このような電気長が、誘電体基板内層に設けられた構成を採用することもできる。そして、このような構成を採用することで、電力分配合成器の設計自由度を向上させることができるとともに、上述の例と同様の効果が得られる。

以上の実施の形態１〜７を整理すると、以下のようになる。すなわち、本発明によれば、誘電体基板にウィルキンソン型の電力分配合成器を設けた構成を採用することができる。このような本発明に係わる電力分配合成器は、誘電体基板に四分の一波長インピーダンス変成器を構成するストリップ導体パターンが設けられ、アイソレーション抵抗としてチップ抵抗器が実装される。

ストリップ導体パターンとチップ抵抗器は、ストリップ導体からなる２本の伝送線路により結ばれる。２本の伝送線路の電気長は、動作周波数に対して半波長の長さであり、そのうちの四分の一波長の伝送線路が平行に近接して配置されることにより、結合線路を構成する。

このとき、電力合成分配器の偶奇モード動作において、当該結合線路のインピーダンスを、奇モード動作時には各入出力端子における負荷インピーダンスから、アイソレーション抵抗における抵抗値の半分の値までの何れかの値とし、偶モード動作時には各入出力端子における負荷インピーダンスよりも高くする。

このことにより、共通端子ならびに各入出力端子における反射特性、および入出力端子間のアイソレーションを、広帯域に渡って良好に保つことができる。

なお、本発明に係る電力分配合成器は、ストリップ導体パターンとチップ抵抗器を接続するストリップ導体からなる２本の伝送線路の電気長が、動作周波数に対して半波長である場合には限定されない。当該伝送線路の電気長を半波長の自然数倍の電気長となる２本の伝送線路で構成するとともに、２本の伝送線路が平行に近接して配置されることにより結合線路となっていてもよい。

上述同様、電力合成分配器の偶奇モード動作において、当該結合線路のインピーダンスを、奇モード動作時にはアイソレーション抵抗の抵抗値に対して半分の値とし、偶モード動作時にはアイソレーション抵抗の抵抗値よりも高くする。このことにより、偶奇モードに係わる共通端子ならびに各入出力端子における反射特性を、広帯域に渡って良好とすることが適う。

この結果、電力分配動作時および電力合成動作時における共通端子ならびに各入出力端子における反射特性、および入出力端子間のアイソレーションを、広帯域に渡って良好に保てる。

なお、本発明に係る電力分配合成器は、誘電体基板に構成したウィルキンソン型電力分配合成器を採用する場合に限らず、多層基板によるガイセル型の電力分配合成器を採用することもできる。

ガイセル型電力分配合成器は、ウィルキンソン型電力分配合成器と同じく、誘電体基板には四分の一波長インピーダンス変成器を構成するストリップ導体パターンが設けられ、アイソレーション抵抗として２つのチップ抵抗器が実装される。

また、四分の一波長インピーダンス変成器を構成するストリップ導体パターンの各入出力端子間を、一波長（λ）のストリップ導体パターンで結ぶとともに、各入出力端子から四分の一波長離れた一波長のストリップ導体パターン上に、各チップ抵抗器へ接続する分岐点が設けられる。

そして、各分岐点に接続された各チップ抵抗器は、もう一端が地導体へと接地される。また、各チップ抵抗器の一端が接続される各分岐点と各入出力端子とを結ぶ２本の伝送線路が、平行に近接して配置されることにより結合線路となる。

ウィルキンソン型電力分配合成器の場合と同様に、電力合成分配器の偶奇モード動作において、当該結合線路のインピーダンスを、奇モード動作時にはアイソレーション抵抗の抵抗値に対して半分の値とし、偶モード動作時にはアイソレーション抵抗の抵抗値よりも高くする。このことにより、偶奇モードに係わる共通端子ならびに各入出力端子における反射特性を、広帯域に渡って良好とすることが適う。

この結果、電力分配動作時および電力合成動作時における共通端子ならびに各入出力端子における反射特性、および入出力端子間のアイソレーションを、広帯域に渡って良好に保てる。

なお、本発明は、その発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。

１、２ 誘電体層、１００１ 共通ストリップ導体、１００２、１００３ 入出力ストリップ導体、１０２０、１０３０ 四分の一波長インピーダンス変成器ストリップ導、１０２２ｓ、１０３２ｓ １０２２Ｐ、１０３２Ｐ チップ実装用パッド、１０２２Ｖ、１０２３Ｖ ヴィア、１１２０、１１３０ 四分の一波長インピーダンス変成器、１０２１、１０２２、１０３１、１０３２、１０２１ｓ、１０３１ｓ 伝送線路ストリップ導体、１１２１、１１２２、１１３１、１１３２、１１２１ｏ、１１２１ｅ 伝送線路、２００１、２００２ 接地導体、３００１、３００２、３１０１、３１０２、３００１ｓ 結合線路、４００１、チップ抵抗器、４１０１ ４１１１ ４１１２ アイソレーション抵抗、６０００ 矢印（開放）、７００１ 切り欠き、８１０１、８１０２、８１０３、８１１１ 負荷インピーダンス、９００１、９１０１ 共通端子、９００２、９００３、９１０２、９１０３ 入出力端子。

Claims (15)

1. 分配する高周波信号を入力する、あるいは合成された高周波信号を出力する共通端子と、
   分配された高周波信号を出力する、あるいは合成する高周波信号を入力する第１の入出力端子および第２の入出力端子と、
   一端が前記共通端子に接続され、他端が前記第１の入出力端子に接続された第１のインピーダンス変成器と、
   一端が前記共通端子に接続され他端が前記第２の入出力端子に接続された第２のインピーダンス変成器と、
   前記第１の入出力端子に関わる高周波信号と前記第２の入出力端子に関わる高周波信号との干渉を防止するアイソレーション抵抗と、
   前記アイソレーション抵抗と前記第１の入出力端子とを接続する第１の伝送線路と第２の伝送線路と、
   前記アイソレーション抵抗と前記第２の入出力端子とを接続する第３の伝送線路と第４の伝送線路と
   を備える電力分配合成器において、
   前記第１の伝送線路と前記第２の伝送線路とは縦続接続され、
   前記第３の伝送線路と前記第４の伝送線路とは縦続接続され、
   前記第１の伝送線路と前記第３の伝送線路とが並行に近接して配置され、かつ電気的に結合した第１の結合線路となる
   電力分配合成器。
2. 前記第１の伝送線路と前記第２の伝送線路とを合わせた伝送線路の電気長、ならびに前記第３の伝送線路と前記第４の伝送線路とを合わせた伝送線路の電気長は、所望の周波数において４分の１波長よりも短くなる
   請求項１に記載の電力分配合成器。
3. 分配する高周波信号を入力する、あるいは合成された高周波信号を出力する共通端子と、
   分配された高周波信号を出力する、あるいは合成する高周波信号を入力する第１の入出力端子および第２の入出力端子と、
   一端が前記共通端子に接続され他端が前記第１の入出力端子に接続された第１のインピーダンス変成器と、
   一端が前記共通端子に接続され他端が前記第２の入出力端子に接続された第２のインピーダンス変成器と、
   第１の入出力端子に関わる高周波信号と第２の入出力端子に関わる高周波信号との干渉を防止するアイソレーション抵抗と、
   前記アイソレーション抵抗の一端と前記第１の入出力端子とを接続する第１の伝送線路と、
   前記アイソレーション抵抗の他端と前記第２の入出力端子とを接続する第３の伝送線路と、
   前記アイソレーション抵抗と前記第１の伝送線路との接続点に一端が接続された第２の伝送線路と、
   前記アイソレーション抵抗と前記第３の伝送線路との接続点に一端が接続された第４の伝送線路と
   を備える電力分配合成器において、
   前記第２の伝送線路の他端と前記第４の伝送線路の他端とが接続され、
   前記第１の伝送線路と前記第３の伝送線路とが並行に近接して配置され、かつ電気的に結合した第１の結合線路となる
   電力分配合成器。
4. 前記第１の入出力端子における負荷インピーダンスならびに前記第２の入出力端子における負荷インピーダンスをＺ０とし、前記アイソレーション抵抗の抵抗値の半分の値をＲ’としたとき、
   前記第１の伝送線路のインピーダンスならびに前記第３の伝送線路のインピーダンスは、
   偶モード動作時においては、Ｚ０よりも高い値であり、
   奇モード動作時においては、Ｚ０からＲ’の間の値である
   請求項１から３のいずれか１項に記載の電力分配合成器。
5. 前記アイソレーション抵抗は、第１のアイソレーション抵抗と第２のアイソレーション抵抗から構成されており、
   前記第１の伝送線路は、前記第１のアイソレーション抵抗の一端と前記第１の入出力端子とを接続し、
   前記第２の伝送線路の一端は、前記第１のアイソレーション抵抗の一端と前記第１の伝送線路との接続点に接続され、
   前記第３の伝送線路は、前記第２のアイソレーション抵抗の一端と前記第２の入出力端子とを接続し、
   前記第４の伝送線路の一端は、前記第２のアイソレーション抵抗の一端と前記第３の伝送線路との接続点に接続され、
   前記第１のアイソレーション抵抗の他端および前記第２のアイソレーション抵抗の他端は、接地されている
   請求項３に記載の電力分配合成器。
6. 前記第１の入出力端子における負荷インピーダンスならびに前記第２の入出力端子における負荷インピーダンスをＺ０とし、前記第１のアイソレーション抵抗の抵抗値の値および前記第２のアイソレーション抵抗の抵抗値の値をＲ’としたとき、
   前記第１の伝送線路のインピーダンスならびに前記第３の伝送線路のインピーダンスは、
   偶モード動作時においては、Ｚ０よりも高い値であり、
   奇モード動作時においては、Ｚ０からＲ’の間の値である
   請求項５に記載の電力分配合成器。
7. 前記第２の伝送線路と前記第４の伝送線路とが並行に近接して配置され、かつ電気的に結合した第２の結合線路となる
   請求項１から６のいずれか１項に記載の電力分配合成器。
8. 奇モード動作時において、前記第１の伝送線路のインピーダンスならびに前記第３の伝送線路のインピーダンスをＺａとし、前記アイソレーション抵抗の抵抗値の半分の値をＲ’としたとき、
   前記第２の伝送線路のインピーダンスならびに前記第４の伝送線路のインピーダンスは、ＺａからＲ’の間の値である
   請求項１から４のいずれか１項に記載の電力分配合成器。
9. 奇モード動作時において、前記第１の伝送線路のインピーダンスならびに前記第３の伝送線路のインピーダンスをＺａとし、前記第１のアイソレーション抵抗の抵抗値の値および前記第２のアイソレーション抵抗の抵抗値の値をＲ’としたとき、
   前記第２の伝送線路のインピーダンスならびに前記第４の伝送線路のインピーダンスは、ＺａからＲ’の間の値である
   請求項５または６に記載の電力分配合成器。
10. 分配する高周波信号を入力する、あるいは合成された高周波信号を出力する共通端子と、
    分配された高周波信号を出力する、あるいは合成する高周波信号を入力する第１の入出力端子および第２の入出力端子と、
    一端が前記共通端子に接続され他端が前記第１の入出力端子に接続された第１のインピーダンス変成器と、
    一端が前記共通端子に接続され他端が前記第２の入出力端子に接続された第２のインピーダンス変成器と、
    第１の入出力端子に関わる高周波信号と第２の入出力端子に関わる高周波信号との干渉を防止するアイソレーション抵抗と、
    前記アイソレーション抵抗と前記第１の入出力端子とを接続する第１の半波長線路と、
    前記アイソレーション抵抗と前記第２の入出力端子とを接続する第２の半波長線路と
    を備える電力分配合成器において、
    前記第１の半波長線路は、第１の伝送線路と第２の伝送線路からなり、
    前記第２の半波長線路は、第３の伝送線路と第４の伝送線路からなり、
    前記第１の入出力端子における負荷インピーダンスならびに前記第２の入出力端子における負荷インピーダンスをＺ０とし、前記アイソレーション抵抗の抵抗値の半分の値をＲ’としたとき、
    前記第１の伝送線路のインピーダンスならびに前記第３の伝送線路のインピーダンスは、Ｚ０からＲ’の間の値であり、
    前記第２の伝送線路のインピーダンスならびに前記第４の伝送線路のインピーダンスは、前記第１の伝送線路のインピーダンスおよび前記第３の伝送線路のインピーダンスをＺａとしたとき、ＺａからＲ’の間の値であり、
    前記第１の伝送線路、前記第２の伝送線路、前記第３の伝送線路、および前記第４の伝送線路は、それぞれインピーダンス変成器として動作する
    電力分配合成器。
11. 前記第１の伝送線路の電気長と前記第２の伝送線路の電気長と前記第３の伝送線路の電気長と前記第４の伝送線路の電気長とが、所望の周波数における四分の一波長に対して偶数倍となる
    請求項１、２、３、１０のいずれか１項に記載の電力分配合成器。
12. 前記第１の伝送線路の電気長と前記第２の伝送線路の電気長と前記第３の伝送線路の電気長と前記第４の伝送線路の電気長とが、所望の周波数における四分の一波長に対して奇数倍となる
    請求項１から１１のいずれか１項に記載の電力分配合成器。
13. 誘電体基板における、
    前記各端子、変成器、伝送線路、結合線路をそれぞれ形成する誘電体基板表層のストリップ導体と、
    前記アイソレーション抵抗を形成する表面実装されたチップ抵抗器と、
    から構成される請求項１から１２のいずれか１項に記載の電力分配合成器。
14. 多層基板における、
    前記各端子、変成器、伝送線路、結合線路をそれぞれ形成する多層基板内層のストリップ導体と、
    前記アイソレーション抵抗を形成する表面実装されたチップ抵抗器と、
    前記ストリップ導体と前記チップ抵抗器とを接続する垂直接続導体と
    を備えて構成される請求項１から１２のいずれか１項に記載の電力分配合成器。
15. 多層基板における、
    前記各端子、変成器、伝送線路、結合線路をそれぞれ形成する多層基板内層のストリップ導体と、
    前記アイソレーション抵抗を形成する多層基板内層に実装されたチップ抵抗器と、
    前記ストリップ導体と前記チップ抵抗器とを接続する垂直接続導体と
    を備えて構成される請求項１から１２のいずれか１項に記載の電力分配合成器。

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