JPH09321509A

JPH09321509A - 分配器／合成器

Info

Publication number: JPH09321509A
Application number: JP9070179A
Authority: JP
Inventors: Masahiro Maeda; 昌宏前田; Shigeru Morimoto; 森本　　滋
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1996-03-26
Filing date: 1997-03-24
Publication date: 1997-12-12

Abstract

(57)【要約】【課題】アイソレーション特性を飛躍的に向上させた
高周波電力分配器／合成器と、これを用いた高性能な電
力増幅器とを提供する。【解決手段】第１ノードと、第２ノードと、第３ノー
ドと、第１ノードと第２ノードとに電気的に結合された
第１伝送線路と、第１ノードと第３ノードとに電気的に
結合された第２伝送線路と、第２ノードと第３ノードと
に電気的に結合され、抵抗およびリアクタンスを有する
移相器と、を備えている分配器／合成器であって、第２
ノードからみたときの抵抗およびリアクタンスの分布
は、第３ノードからみたときの抵抗およびリアクタンス
の分布に実質的に等しい。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、分配器／合成器に
関しており、より詳細には、例えばマイクロ波帯を利用
した通信機などに用いられる高周波電力を分配または合
成する分配器／合成器に関する。

【０００２】

【従来の技術】携帯電話をはじめとする通信機は、近
年、めざましい普及をみせている。これに伴いマイクロ
波帯の電力分配器／合成器、およびトランジスタ、ＦＥ
Ｔ（field effect transistor）などの半導体デバイス
を用いた電力増幅器の高性能化が強く望まれている。よ
り周波数の高い周波数、つまりミリ波帯においても研究
開発および機器の実用化が急速に進んでいる。

【０００３】高周波電力分配器／合成器としてウイルキ
ンソン型のものが知られている。図１は、従来技術によ
るウイルキンソン型電力分配器／合成器の等価回路であ
る。図１の分配器／合成器が、分配器として用いられる
ときは、ノード１０１が高周波（ＲＦ）電力を受け取
り、ノード１０２および１０３が受け取られた高周波電
力を出力する。図１の分配器／合成器が、合成器として
用いられるときは、ノード１０２および１０３が高周波
電力を受け取り、ノード１０１が受け取られた高周波電
力を出力する。

【０００４】ここでノード１０１に接続される回路のイ
ンピーダンスをＺ１とし、ノード１０２および１０３に
接続される回路のインピーダンスをＺ２３とする。伝送
線路１１１および１１２の特性インピーダンスを√（２
・Ｚ１・Ｚ２３）に設定し、伝送線路１１１および１１
２の長さをλ／４に設定することによって、外部に接続
される回路とのインピーダンス整合が実現される。２・
Ｚ２３の抵抗をもつ抵抗器１２１をノード１０２および
１０３の間に設けることによって、ノード１０２および
１０３の間のアイソレーションが実現される。

【０００５】ノード１０２および１０３の間のアイソレ
ーションは、後述するように２つのパスを通過する高周
波電力がキャンセルされることによる。高周波電力がノ
ード１０２において入力され、ノード１０３において出
力される場合を考える。１つのパスは、ノード１０２、
伝送線路１１１および１１２、およびノード１０３であ
る。もう１つのパスは、ノード１０２、抵抗器１２１、
およびノード１０３である。伝送線路１１１および１１
２の長さはそれぞれλ／４なので、ノード１０３におい
てこれら２つのパスを通過した高周波電力の位相差はπ
ｒａｄである（つまり位相差が１８０°である）。した
がって抵抗器１２１の抵抗を調整することによって、ノ
ード１０２から入力され、これら２つのパスを通過する
高周波電力は、ノード１０３においてキャンセルされ
る。すなわちノード１０２および１０３は、高周波電力
についてはアイソレートされることになる。

【０００６】しかし従来技術においては、ノード１０
１、１０２および１０３のすべてに、実数成分（つまり
抵抗成分）を有するインピーダンスが接続される場合し
か考慮されていないかった。

【０００７】また特開平第７−２６３９８１号公報に記
載された電力増幅器は、電力分配器／合成器を用いた電
力増幅器における寄生発振を抑制するための具体的な手
段が提供されている。上記公報は、電力分配器の２本の
伝送線路の間に直列に接続された抵抗素子および位相遅
延素子を挿入することにより、ゲインが低下しその結
果、発振が防止されることを記載している。

【０００８】

【発明が解決しようとする課題】上記公報の位相遅延素
子は、抵抗素子について非対称に配置されている。この
配置では、抵抗素子に入力される電力の位相が同相にな
らないため、抵抗素子は電力を消費する。上記公報に記
載の電力増幅器の問題点は、抵抗素子による電力損失に
起因する出力電力の低下とゲインの低下とにある。

【０００９】さらに電力分配器／合成器を用いた増幅器
においては、ノード間のアイソレーションが一般に極め
て重要である。しかし上記公報の増幅器は、確実なノー
ド間のアイソレーションを実現できない。

【００１０】図２は、従来のウイルキンソン型電力分配
器の回路図である。入力された１つの信号が３つに分配
されて出力される（すなわち分配数は３である）。図２
のウイルキンソン型電力分配器は、ノード２０１、２０
２、２０３および２０４と、伝送線路２１１、２１２お
よび２１３と、抵抗器２２１および２２２とを有する。
インピーダンス整合とアイソレーションとを実現するた
めには、伝送線路２１１〜２１３の長さは、λ／４に設
定されなければならない。したがって伝送線路２１３
は、千鳥状にレイアウトされなければならない。ところ
が分配数が多いときには、すべての伝送線路の長さが等
しいようにレイアウトすることはさらに難しい。

【００１１】また図１の従来のウイルキンソン型電力分
配器においては、動作周波数が高くなるにしたがい、ノ
ード１０２および１０３の間の距離が波長に対して無視
できなくなる。したがってノード１０２および１０３の
アイソレーション特性が劣化するという問題を有する。
従来技術の課題は以下のようである。

【００１２】（１）従来の高周波電力分配器／合成器で
は、入力ノードまたは出力ノードのどちらかに虚数成分
（つまりリアクタンス成分）を有するインピーダンスが
接続される場合には、整合とアイソレーションとを同時
に満足することが困難である。すなわち後述する本発明
によって、入力ノードまたは出力ノードにリアクタンス
成分を有するインピーダンスを接続しながらも整合とア
イソレーションとを同時に満足できることは、本発明の
発明者が初めて得た知見である。

【００１３】（２）従来の高周波電力分配器／合成器を
用いた増幅器では、ゲート端子間のインピーダンス整合
とアイソレーションとを満足することは困難である。ま
たドレイン端子間についても同様の問題がある。なぜな
らＦＥＴの入力／出力インピーダンスは、通常、虚数成
分を有するからである。

【００１４】（３）従来の高周波電力分配器／合成器を
用いた増幅器では、複数のＦＥＴのゲートおよびノード
に同じ電位が供給されるため、ＦＥＴの閾値電圧が各々
異なる場合では、出力波形の対称性が損なわれ、高周波
電力の分配／合成効率が劣化するという問題がある。

【００１５】（４）従来の伝送線路を用いた高周波電力
分配器／合成器では、分配／合成される数が多くなるに
したがって、すべての線路の長さを等しくすることは難
しく、線路の長さが異なる場合にはインピーダンスの不
整合およびアイソレーションの劣化が問題となる。

【００１６】（５）従来の高周波電力分配器では、出力
ノード間の距離が波長に対して無視できない場合、出力
ノード間のアイソレーションの劣下が問題となる。

【００１７】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、インピーダ
ンス整合とアイソレーションとを実現する高周波電力分
配器／合成器、および高効率な高周波電力増幅器を提供
することにある。

【００１８】

【課題を解決するための手段】本発明による分配器／合
成器は、第１ノードと、第２ノードと、第３ノードと、
該第１ノードと該第２ノードとに電気的に結合された第
１伝送線路と、該第１ノードと該第３ノードとに電気的
に結合された第２伝送線路と、該第２ノードと該第３ノ
ードとに電気的に結合され、抵抗および移相器を有する
調整回路と、を備えている分配器／合成器であって、該
抵抗は、該第２ノードと該第３ノードとに対して実質的
に等しい位相の点に位置しており、そのことにより上記
目的が達成される。

【００１９】本発明による分配器／合成器は、第１ノー
ドと、第２ノードと、第３ノードと、該第１ノードと該
第２ノードとに電気的に結合された第１伝送線路と、該
第１ノードと該第３ノードとに電気的に結合された第２
伝送線路と、該第２ノードと該第３ノードとに電気的に
結合され、抵抗およびリアクタンスを有する調整回路
と、を備えている分配器／合成器であって、該第２ノー
ドからみたときの該抵抗および該リアクタンスの分布
は、該第３ノードからみたときの該抵抗および該リアク
タンスの分布に実質的に等しく、そのことにより上記目
的が達成される。

【００２０】ある実施形態では、前記第１および前記第
２伝送線路による位相変化の量の和と、前記調整回路に
よる位相変化の量との差が約１６０°〜約２００°の範
囲にある。

【００２１】ある実施形態では、前記調整回路は、移相
器としてキャパシタンスを有する。

【００２２】ある実施形態では、前記調整回路は、第１
キャパシタ、第１抵抗器および第２キャパシタの順に直
列に接続された第１キャパシタ、第１抵抗器および第２
キャパシタを有する。

【００２３】ある実施形態では、前記調整回路は、第４
ノード、第１キャパシタ、第１抵抗器および第２抵抗器
を有しており、直列に接続された該第１キャパシタおよ
び該第１抵抗器は、ノード２およびノード４を接続し、
該第２抵抗器は、ノード３およびノード４を接続する。

【００２４】ある実施形態では、前記調整回路は、移相
器としてインダクタンスを有する。

【００２５】ある実施形態では、前記調整回路は、第１
インダクタ、抵抗器および第２インダクタの順に直列に
接続された第１インダクタ、抵抗器および第２インダク
タを有する。

【００２６】ある実施形態では、前記調整回路は、移相
器として伝送線路を有する。

【００２７】ある実施形態では、前記調整回路は、第３
伝送線路、抵抗器および第４伝送線路の順に直列に接続
された第３伝送線路、抵抗器および第４伝送線路を有す
る。

【００２８】ある実施形態では、前記調整回路は、直列
に接続された第３伝送線路、第１キャパシタおよび抵抗
器を有する。

【００２９】ある実施形態では、前記第３伝送線路およ
び前記第１キャパシタは、使用周波数において直列共振
する。

【００３０】ある実施形態では、前記調整回路は、直列
に接続されたインダクタ、第１キャパシタおよび抵抗器
を有する。

【００３１】ある実施形態では、前記インダクタおよび
前記第１キャパシタは、使用周波数において直列共振す
る。

【００３２】ある実施形態では、前記調整回路は、前記
第３伝送線路、前記第１キャパシタ、前記抵抗器、第２
キャパシタおよび第４伝送線路の順に接続された前記第
３伝送線路、前記第１キャパシタ、前記抵抗器、第２キ
ャパシタおよび第４伝送線路を有する。

【００３３】ある実施形態では、前記第１伝送線路およ
び前記第２伝送線路は、それぞれ約λ／４（λは使用周
波数における波長）である。

【００３４】ある実施形態では、前記第１伝送線路およ
び前記第２伝送線路は、それぞれ約（２ｎ＋１）λ／４
であり、前記調整回路は、前記第２ノードおよび前記第
３ノードの間の位相差がｎπである。

【００３５】ある実施形態では、前記第３伝送線路およ
び前記第４伝送線路は、前記第１伝送線路および前記第
２伝送線路が形成される面と異なる面上に形成される。

【００３６】ある実施形態では、前記第１キャパシタお
よび前記抵抗器の少なくとも１つが前記第３伝送線路を
交差して形成される。

【００３７】ある実施形態では、前記調整回路は、並列
に接続された抵抗および移相器を有する。

【００３８】ある実施形態では、その一端において前記
第１伝送線路および前記第２伝送線路の少なくとも１つ
に電気的に結合されたキャパシタをさらに備えており、
該キャパシタは、その他端においてグラウンドに電気的
に結合されている。

【００３９】ある実施形態では、その一端において前記
第１ノードに電気的に結合されたキャパシタをさらに備
えており、該キャパシタは、その他端においてグラウン
ドに電気的に結合されている。

【００４０】ある実施形態では、前記第１ノード、前記
第２ノードおよび前記第３ノードの少なくともひとつか
ら信号を受け取り、増幅し、該増幅された信号を出力す
る増幅器をさらに備えている。

【００４１】ある実施形態では、前記増幅器は、複数の
増幅素子と、該複数の増幅素子のそれぞれのゲートにゲ
ート電圧を供給する複数のノードとを有する。

【００４２】ある実施形態では、前記複数のノードの少
なくとも２つのノードは、異なる電圧を受け取る。

【００４３】ある実施形態では、前記増幅器は、複数の
増幅素子と、該複数の増幅素子のそれぞれのドレインに
ドレイン電圧を供給する複数のノードとを有する。

【００４４】ある実施形態では、前記複数のノードの少
なくとも２つのノードは、異なる電圧を受け取る。

【００４５】ある実施形態では、前記複数の増幅素子の
少なくとも２つの増幅素子の総ゲート幅および総エミッ
タサイズのいずれかが互いに異なる。

【００４６】本発明による分配器／合成器は、第１ノー
ドと、第２ノードと、第３ノードと、該第１ノードと該
第２ノードとに電気的に結合された、直列接続された第
１伝送線路およびキャパシタと、該第１ノードと該第３
ノードとに電気的に結合された第２伝送線路と、該第２
ノードと該第３ノードとに電気的に結合された抵抗と、
を備えており、そのことにより上記目的が達成される。

【００４７】本発明による分配器／合成器は、第１ノー
ドと、第２ノードと、第３ノードと、該第１ノードと該
第２ノードとに電気的に結合された第１伝送線路と、該
第１ノードと該第３ノードとに電気的に結合された第２
伝送線路と、該第２ノードと該第３ノードとに電気的に
結合された抵抗と、該第１伝送線路とグラウンドとに電
気的に結合された第１キャパシタと、を備えており、そ
のことにより上記目的が達成される。

【００４８】ある実施形態では、前記第２伝送線路とグ
ラウンドとに電気的に結合された第２キャパシタをさら
に備えている。

【００４９】

【発明の実施の形態】本発明の実施の形態を図面を参照
しながら説明する。同じ参照符号は、同じ構成要素を示
す。

【００５０】本明細書における「ノード」は、電気回路
の複数の構成要素が結合される点のことをいう。このノ
ードは、例えば複数の電気部品が接続されている点や、
入／出力用の端子を含む。本明細書のノードは、必ずし
も物理的な大きさをもったいわゆる「端子」、「テスト
ピン」などである必要はない。換言すれば、例えばプリ
ント基板上にレイアウトされた回路パターンの中に存在
するある１点は、本明細書のノードに含まれる。

【００５１】本明細書における「分配器／合成器」は、
分配器および合成器を総称するために用いられる。後の
説明から明らかなように、本発明の分配器／合成器は、
入力／出力するノードを選ぶことによって、分配器とし
て、または合成器として使用することができる。したが
って以下の説明において例えば分配器について成り立つ
説明は、信号が伝送されるパスに沿った向きを逆にすれ
ば、合成器についても成り立つ。

【００５２】また本明細書における「伝送線路」は、そ
の長さや特性インピーダンスが回路全体の特性を決定す
る線路をいい、例えばマイクロストリップ線路、コプレ
ーナ線路、同軸線路、導波管などを含む。図面におい
て、この伝送線路は、細長の長方形で表現される。これ
に対して図面において実線で表現される部分は、その物
理的な長さや、抵抗値を無視するいわゆる「導線」であ
る。本発明の分配器／合成器においては、伝送線路とし
て好ましくはマイクロストリップ線路およびコプレーナ
線路が用いられる。

【００５３】本発明による分配器／合成器は、高周波
帯、特にギガヘルツ帯の電力の分配／合成に有用である
が、使用周波数はこれに限定されない。

【００５４】（実施の形態１）図３は、本発明による分
配器／合成器の実施の形態１の回路図である。分配器／
合成器３００は、ノード３０１、３０２および３０３を
備えている。伝送線路３１１は、ノード３０１および３
０２を電気的に結合する。伝送線路３１２は、ノード３
０１および３０３を電気的に結合する。移相器３２０
は、ノード３０２および３０３を電気的に結合する。

【００５５】分配器／合成器３００が分配器として用い
られるとき、ノード３０１は高周波信号を受け取り、ノ
ード３０２および３０３は受け取られた高周波信号を出
力する。逆に分配器／合成器３００が合成器として用い
られるとき、ノード３０２および３０３は高周波信号を
受け取り、ノード３０１は受け取られた高周波信号を出
力する。

【００５６】分配器／合成器３００の構成は、あとで詳
述するように少なくとも以下の２つの点で従来の電力分
配器とは異なる。すなわち、特開平第７−２６３９８１
号公報との差異は、（ｉ）複数の出力ノードからみたと
きの抵抗およびリアクタンスの分布が同一である点（後
述する表現を用いれば、「抵抗・リアクタンスの対称
性」が満足される点）であって、図１との差異は、（ｉ
ｉ）移相器３２０がリアクタンス成分を有する点であ
る。上記（ｉ）の特徴によって、抵抗器３２２が電力を
消費しないようにできる。また「抵抗・リアクタンスの
対称性」が満足されない場合であっても、ノード３０２
および３０３に対して等しい位相である点に抵抗器３２
２を配置することによって、抵抗器３２２に入力される
電力の位相が同相になるので抵抗器３２２が電力を消費
しないようにできる。

【００５７】上記（ｉｉ）の特徴によって、伝送線路３
１１および３１２の長さがλ／４（以下、「λ」は使用
される高周波信号の波長を表す）でなくても、ノード３
０２および３０３が互いにアイソレートされうる。

【００５８】以下に移相器３２０の「対称性」について
説明する。移相器３２０は、本実施の形態においては、
直列に接続されたキャパシタ３２１、抵抗器３２２およ
びキャパシタ３２３を有する。分配器／合成器３００に
おいては、ノード３０２からみたときの抵抗およびリア
クタンスの分布は、ノード３０３からみたときの抵抗お
よびリアクタンスの分布に実質的に等しい。本明細書に
おいて、抵抗およびリアクタンスの「分布」は、あるノ
ードから高周波信号の通るパスに沿って累積された抵抗
成分およびリアクタンス成分をいう。

【００５９】図４は、分配器／合成器３００の回路基板
の構成を示す図である。図４に示すように分配器／合成
器３００の各構成要素の配置は、ノード３０１および抵
抗器３２２を通る直線ＣＬについて線対称である。

【００６０】図５は、図４に示す移相器３２０のノード
３０２からみたときの抵抗およびリアクタンスの分布
（それぞれ分布Ｄ３０２ＲおよびＤ３０２Ｘという）
と、ノード３０３からみたときの抵抗およびリアクタン
スの分布（分布Ｄ３０３ＲおよびＤ３０３Ｘという）と
を示す図である。図５の上のグラフの縦軸は抵抗の分布
を示し、下のグラフの縦軸はリアクタンスの分布を示
す。上下のグラフの横軸は、ノード３０２または３０３
からみたときの距離を示し、これらの横軸の間に挟まれ
る横軸は、ノード３０２または３０３からの距離に応じ
たそれぞれの構成要素の位置を表す。抵抗およびリアク
タンスの分布は、特定のノードからのある距離における
累積された抵抗およびリアクタンスを表す。

【００６１】図５に示すように、分布Ｄ３０２Ｒおよび
Ｄ３０３Ｒは同一のプロットになり、同様に分布Ｄ３０
２ＸおよびＤ３０３Ｘも同一のプロットになる。このよ
うに例えば「ノード３０２からみたときの抵抗およびリ
アクタンスの分布が、ノード３０３からみたときの抵抗
およびリアクタンスの分布に実質的に等しいこと」を以
下、簡単のためにノード３０２および３０３についての
「抵抗・リアクタンスの対称性」とよぶ。

【００６２】複数のノードについての抵抗・リアクタン
スの対称性を満足するために、伝送線路３１１および３
１２、キャパシタ３２１および３２３、および抵抗器３
２２がマウントされる回路基板のパターンは、典型的に
はノード３０１および抵抗器３２２を結ぶ直線ＣＬにつ
いて線対称である。しかしパターンが線対称であるだけ
では十分ではなく、例えばキャパシタ３２１および３２
３がもつキャパシタンスの値がそれぞれ同じで、かつ伝
送線路３１１および３１２がもつ物理的なパラメータ
（例えば線路の長さ、特性インピーダンスなど）もそれ
ぞれ同じである必要がある。ノード３０２および３０３
についての抵抗・リアクタンスの対称性を実現するため
の回路パターンは、線対称なものに限られず、点対称な
ものであってもよい。

【００６３】例えば以下のパラメータを用いれば、それ
ぞれのノードにおけるインピーダンス整合と、ノード３
０２および３０３の間のアイソレーションとがともに実
現される。すなわち、ノード３０１：５０Ωで終端、ノード３０２および３０３：（１０＋ｊ１２）Ωで終
端、キャパシタ３２１および３２３のリアクタンス：−１２
Ω、抵抗器３２２の抵抗：２０Ω、伝送線路３１１および３１２の特性インピーダンス：３
０Ω、および伝送線路３１１および３１２の長さ：５λ／２４（＜λ
／４）。

【００６４】まず、インピーダンス整合が実現される理
由を図６を参照しながら説明する。図６は、実施の形態
１によるインピーダンス整合を説明するための図であ
る。ノード３０２および３０３でのインピーダンス（１
０＋ｊ１２）Ωは、それぞれ伝送線路３１１および３１
２により、それぞれ純抵抗である１００Ωに変換される
（図６中のＣ１）。換言すればノード３０１からノード
３０２をみたインピーダンスは、伝送線路３１２が存在
しないと仮定すれば１００Ωになる。ここでノード３０
１には２本の伝送線路３１１および３１２が接続されて
いるので、結局、ノード３０１からノード３０２および
３０３の側をみたインピーダンスは５０Ωとなり（図６
中のＣ２）、これはインピーダンス整合が実現されるこ
とを意味する。

【００６５】次に、ノード３０２および３０３の間のア
イソレーションが実現される理由を説明する。「アイソ
レーション」とは、ここでは回路網において高周波信号
が一方の端子から入力されたときに、他方の端子から出
力されないことをいう。アイソレーションを実現するた
めには、複数のパスを通る高周波信号が互いにキャンセ
ルされればよい。この実施の形態では、複数のパスは以
下の２つのパスである。すなわちパスＰ３１１−３１２：ノード３０２、伝送線路３１
１、伝送線路３１２およびノード３０３の順に通るパ
ス、およびパスＰ３２０：ノード３０２、キャパシタ３２１、抵抗
器３２２、キャパシタ３２３およびノード３０３の順に
通るパス。

【００６６】パスＰ３１１−３１２においては、信号
は、伝送線路３１１および３１２を通る。伝送線路３１
１および３１２は、それぞれ５λ／２４の長さをもつの
で、信号の位相を５π／６ｒａｄだけ遅らせる。パスＰ
３２０においては、キャパシタ３２１および３２３のリ
アクタンスが−１２Ωであるとき、移相器３２０は、信
号の位相をπ／６ｒａｄだけ進ませる。したがってパス
Ｐ３１１−３１２を通る信号の位相と、パスＰ３２０を
通る信号の位相との差はπｒａｄである（つまり２つの
信号は、逆位相である）。

【００６７】さらにパスＰ３１１−３１２を通る信号の
電流値と、パスＰ３２０を通る信号の電流値とが等しく
なるように、抵抗器３２２の抵抗値を２０Ωに設定す
る。以上のように本実施の形態によれば、ノード３０２
において入力された信号は、逆位相で、かつ大きさが等
しい２つの信号に分割されてからノード３０３において
出力される。その結果、ノード３０２において入力され
た信号は、ノード３０３においてキャンセルされる。つ
まり本実施の形態によれば、ノード３０２およびノード
３０３の間のアイソレーションが実現できる。

【００６８】図７は、従来技術と比較したときの本実施
の形態による特性改善を説明するための図である。本実
施の形態は、キャパシタンス１４ｐＦをもつキャパシタ
３２１および３２３を備えている。いっぽう従来技術に
よる分配器は図１に示すようにキャパシタを備えていな
い。図７において、本実施の形態の特性のプロットを白
丸（○）によって、従来技術による分配器の特性のプロ
ットを黒丸（●）によって表す。

【００６９】従来技術によれば、インピーダンス整合が
実現できる周波数が約１．０ＧＨｚである（不図示）に
も関わらず、アイソレーション特性が最適化される周波
数は１．４ＧＨｚである。したがって従来技術によれ
ば、これらの周波数が０．４ＧＨｚずれているために、
インピーダンス整合およびアイソレーション特性を同時
に最適化することは不可能である。しかも従来技術にお
いては、インピーダンス整合がとれる周波数１．０ＧＨ
ｚにおけるアイソレーションは、せいぜい−１０ｄＢ程
度である。

【００７０】これに対して、本発明による分配器／合成
器は、インピーダンス整合がとれる周波数１．０ＧＨｚ
において−２２ｄＢ以下の良好なアイソレーションを実
現し、かつインピーダンス整合とアイソレーション特性
とを同時に満足できる。

【００７１】図８は、周波数１．０ＧＨｚにおけるパス
Ｐ３１１−３１２を通る信号、およびパスＰ３２０を通
る信号の位相差に対する、ノード３０２および３０３の
間のアイソレーションの変化を示すグラフである。横軸
は、２つのパスを通る信号の位相差を表し、縦軸は、２
つのノードの間のアイソレーションを表す。良好なアイ
ソレーション（つまり約−１５ｄＢ以下のアイソレーシ
ョン）を実現するためには、位相差が約１６０°〜約２
００°の範囲にあることが好ましい。さらに良好なアイ
ソレーション（つまり約−１８ｄＢ以下のアイソレーシ
ョン）を実現するためには、位相差が約１７０°〜約１
９０°の範囲にあることが好ましい。図８中の黒丸
（●）で示すように、従来技術による分配器の位相差
は、１５０°であり、アイソレーションはせいぜい−１
０ｄＢ程度であった。したがって図８に示すように、従
来技術に比べて本発明の分配器／合成器は、はるかに優
れたアイソレーション特性をもつことがわかる。

【００７２】本実施の形態に限らず一般に、入力ノード
が純抵抗（例えば５０Ω）によって終端され、２つの出
力ノードがスミスチャートの実軸上を除く第２象現（図
６の斜線部）にあるインピーダンスによって終端される
分配器／合成器は、インピーダンス整合のために伝送線
路がλ／４より短い必要がある。従来技術の構成では、
このような場合、出力ノード間のアイソレーションが悪
くなる。しかし本発明は、移相器３２０を用いて位相を
制御することによって、アイソレーション特性の飛躍的
な向上を可能としている。

【００７３】本発明と特開平７−２６３９８１号公報に
記載された電力増幅器との差異を以下に説明する。上記
公報では、２本の伝送線路の端点（本実施の形態では、
ノード３０２および３０３に対応する点）の間にある抵
抗器に対して、位相遅延素子が非対称に接続されてい
る。この場合、抵抗器は電力を消費し、ゲインを低下さ
せるので、結果としては発振の防止につながる。しかし
公報の増幅器は、ゲイン低下や、抵抗器における電力損
失に起因する出力電力および効率の低下を生じ、しかも
出力ノードの間のアイソレーションを実現できない。

【００７４】いっぽう本発明によれば、上述のようにノ
ード３０２および３０３についての抵抗・リアクタンス
の対称性が満足されるように回路のパラメータと、物理
的な配置とが決定される。抵抗・リアクタンスの対称性
が満足されるとき、抵抗器に印加される信号の位相は同
相であり、抵抗器で電力は消費されない。また前述のパ
スＰ３１１−３１２を通る信号の位相およびパスＰ３２
０を通る信号の位相の差がπｒａｄになるように、つま
り位相が逆になるように、ノード３０２および３０３の
間に移相器３２０が接続されている。その結果、ノード
３０２および３０３の間のアイソレーションが確保され
る。

【００７５】以下、簡単のため、ある１つのノードから
入力された高周波信号をＮ（Ｎ：２以上の整数）個のノ
ードにおいて出力する分配を「１−Ｎ分配」とよび、Ｎ
（Ｎ：２以上の整数）個のノードから入力された高周波
信号をある１つのノードにおいて出力する合成を「Ｎ−
１合成」とよぶ。本実施の形態では１−２分配および２
−１合成を説明した。しかしこれには限られず、１−Ｎ
分配およびＮ−１合成（Ｎ：３以上の整数）を実施する
ように本実施の形態を改変できることが当業者にはわか
るだろう。

【００７６】また本発明による分配器／合成器は、専用
の分配器または専用の合成器として実施されてもよい。

【００７７】（実施の形態２）実施の形態１において
は、移相器３２０として直列に接続されたキャパシタ３
２１、抵抗器３２２およびキャパシタ３２３を用いた。
図９は、実施の形態１の移相器３２０を示す図である
が、実施の形態２の説明のために再掲する。キャパシタ
３２１および３２３はキャパシタンス２Ｃをもち、抵抗
器３２２は抵抗Ｒをもつとする。以下の説明においては
冗長さを避けるために、実施の形態１と異なる点を中心
に説明し、実施の形態１と同様の点は詳述しない。

【００７８】図１０は、本発明による分配器／合成器の
実施の形態２の回路図である。実施の形態２において
は、移相器３２０として並列に接続されたキャパシタ１
０２１および抵抗器１０２２が用いられる。図１０の回
路は、抵抗・リアクタンスの対称性を満足する。抵抗・
リアクタンスの対称性が満足されるときには、抵抗器１
０２２に印加される高周波信号の位相は同相なので、抵
抗器１０２２は高周波信号の電力を消費しない。本実施
の形態も、実施の形態１と同様のインピーダンス整合お
よびアイソレーションを実現できる。

【００７９】キャパシタ１０２１はキャパシタンスＹを
もち、抵抗器１０２２は抵抗Ｘをもつとする。このとき
次式に示す関係が成り立つ。

【００８０】（Ｒ＋１／ｊωＣ）（１／Ｘ＋ｊωＹ）＝１（１）式（１）からＸ＝１／ω²ＣＲＹ（２）Ｙ／Ｃ＋Ｒ／Ｘ＝１（３）（２）式を（３）式に代入して整理すると、Ｙ＝Ｃ／（１＋ω²Ｃ²Ｒ²）（４）となる。（４）式を、Ｒ＝２０Ω、２Ｃ＝１４ｐＦ（つ
まりＣ＝７ｐＦ）、ω＝２πｆ、およびｆ＝１ＧＨｚの
条件のもとで解くと、Ｙ＝４ｐＦが得られ、これを
（２）式に代入するとＸ＝４０Ωが得られる。つまりこ
のことは、直列に接続された２つのキャパシタおよび抵
抗器を含む実施の形態１の移相器３２０の代わりに、並
列に接続されたキャパシタ１０２１および抵抗器１０２
２を含む図１０に示す移相器３２０を使用できることを
意味する。

【００８１】（実施の形態３）図１１は、本発明による
分配器／合成器の実施の形態３の回路図である。実施の
形態１の移相器３２０がキャパシタを有するのに対し、
実施の形態３の移相器３２０は、直列に接続されたイン
ダクタ１１２１、抵抗器１１２２およびインダクタ１１
２３を有する。抵抗器１１２２は抵抗Ｒをもつとする。
以下の説明においては冗長さを避けるために、実施の形
態１と異なる点を中心に説明し、実施の形態１と同様の
点は詳述しない。図１１の回路は、抵抗・リアクタンス
の対称性を満足する。抵抗・リアクタンスの対称性が満
足されるときには、抵抗器１１２２に印加される高周波
信号の位相は同相なので、抵抗器１１２２は高周波信号
の電力を消費しない。本実施の形態も、実施の形態１と
同様のインピーダンス整合およびアイソレーションを実
現できる。

【００８２】例えば以下のパラメータを用いれば、それ
ぞれのノードにおけるインピーダンス整合と、ノード３
０２および３０３の間のアイソレーションとがともに実
現される。すなわち、ノード３０１：５０Ωで終端、ノード３０２および３０３：（１０−ｊ１２）Ωで終
端、インダクタ１１２１および１１２３のリアクタンス：１
２Ω、抵抗器１１２２の抵抗：２０Ω、伝送線路３１１および３１２の特性インピーダンス：３
０Ω、および伝送線路３１１および３１２の長さ：７λ／２４（＞λ
／４）。

【００８３】図１２は、実施の形態３によるインピーダ
ンス整合を説明するための図である。ノード３０２およ
び３０３でのインピーダンス（１０−ｊ１２）Ωは、そ
れぞれ伝送線路３１１および３１２により、それぞれ純
抵抗である１００Ωに変換される（図１２中のＣ１）。
換言すればノード３０１からノード３０２をみたインピ
ーダンスは、伝送線路３１２が存在しないと仮定すれば
１００Ωになる。ここでノード３０１には２本の伝送線
路３１１および３１２が接続されているので、結局、ノ
ード３０１からノード３０２および３０３の側をみたイ
ンピーダンスは５０Ωとなり（図１２中のＣ２）、これ
はインピーダンス整合が実現されることを意味する。

【００８４】本実施の形態は、ノード３０１が純抵抗
（例えば５０Ω）によって終端され、出力ノード３０２
および３０３がスミスチャートの第３象現（図１２の斜
線部）にあるインピーダンスによって終端される場合に
特に効果を奏する。

【００８５】次に、ノード３０２および３０３の間のア
イソレーションが実現される理由を説明する。高周波信
号がノード３０２に印加されると、実施の形態１で説明
したように、高周波信号は、パスＰ３１１−３１２およ
びパスＰ３２０を通って、ノード３０３に達する。パス
Ｐ３１１−３１２においては、信号は、伝送線路３１１
および３１２を通る。伝送線路３１１および３１２は、
それぞれ７λ／２４の長さをもつので、信号の位相を７
π／６ｒａｄだけ遅らせる。パスＰ３２０において、イ
ンダクタ１１２１および１１２３のリアクタンスが１２
Ωであるとき、移相器３２０は、信号の位相をπ／６ｒ
ａｄだけ遅らせる。したがってパスＰ３１１−３１２を
通る信号の位相と、パスＰ３２０を通る信号の位相との
差はπｒａｄである（つまり２つの信号は、逆位相であ
る）。

【００８６】さらにパスＰ３１１−３１２を通る信号の
電流値と、パスＰ３２０を通る信号の電流値とが等しく
なるように、抵抗器１１２２の抵抗値を設定する。以上
のように本実施の形態によれば、ノード３０２において
入力された信号は、逆位相で、かつ大きさが等しい２つ
の信号に分割されてからノード３０３において出力され
る。その結果、ノード３０２において入力された信号
は、ノード３０３においてキャンセルされる。つまり本
実施の形態によれば、実施の形態１と同様にノード３０
２およびノード３０３の間のアイソレーションが実現で
きる。

【００８７】（実施の形態４）図１３は、本発明による
分配器／合成器の実施の形態４の回路図である。実施の
形態３の移相器３２０がインダクタを有するのに対し、
実施の形態４の移相器３２０は、直列に接続された伝送
線路１３２１、抵抗器１３２２および伝送線路１３２３
を有する。以下の説明においては冗長さを避けるため
に、実施の形態３と異なる点を中心に説明し、実施の形
態３と同様の点は詳述しない。図１３の回路は、抵抗・
リアクタンスの対称性を満足する。抵抗・リアクタンス
の対称性が満足されるときには、抵抗器１３２２に印加
される高周波信号の位相は同相なので、抵抗器１３２２
は高周波信号の電力を消費しない。本実施の形態も、実
施の形態１と同様のインピーダンス整合およびアイソレ
ーションを実現できる。

【００８８】例えば以下のパラメータを用いれば、それ
ぞれのノードにおけるインピーダンス整合と、ノード３
０２および３０３の間のアイソレーションとがともに実
現される。すなわち、ノード３０１：５０Ωで終端、ノード３０２および３０３：（１０−ｊ１２）Ωで終
端、伝送線路１３２１および１３２３の特性インピーダン
ス：３０Ω、伝送線路１３２１および１３２３の長さ：λ／２４、抵抗器１３２２の抵抗：２０Ω、伝送線路３１１および３１２の特性インピーダンス：３
０Ω、および伝送線路３１１および３１２の長さ：７λ／２４（＞λ
／４）。

【００８９】（実施の形態５）図１に示す従来の分配器
においては、使用周波数が高くなるにしたがって、ノー
ド１０２および１０３の間の距離が波長λに対して無視
できなくなる。このとき、ノード１０２および１０３の
間のアイソレーションが劣化することが問題となる。

【００９０】以下の説明においては冗長さを避けるため
に、実施の形態１と異なる点を中心に説明し、実施の形
態１と同様の点は詳述しない。

【００９１】図１４は、本発明による分配器／合成器の
実施の形態５の回路図である。

【００９２】実施の形態１の移相器３２０がキャパシタ
および抵抗器を有するのに対し、図１４の(a)に示す実
施の形態５の移相器３２０は、直列に接続された伝送線
路１４２４、キャパシタ１４２１、抵抗器１４２２、キ
ャパシタ１４２３および伝送線路１４２５を有する。

【００９３】図１４の回路は、抵抗・リアクタンスの対
称性を満足する。また本実施の形態も、実施の形態１と
同様のインピーダンス整合およびアイソレーションを実
現できる。抵抗器１４２２に印加される高周波信号の位
相は同相なので、抵抗器１４２２は高周波信号の電力を
消費しない。

【００９４】例えば図１４の(a)の回路については、以
下のパラメータを用いれば、それぞれのノードにおける
インピーダンス整合と、ノード３０２および３０３の間
のアイソレーションとがともに実現される。すなわち、
使用周波数：１ＧＨｚ、基板の比誘電率：１０．５、ノード３０１、ノード３０２および３０３：５０Ωで終
端、伝送線路１４２４および１４２５の長さ：５ｍｍ、抵抗器１４２２の抵抗：１００Ω、伝送線路３１１および３１２の特性インピーダンス：７
０Ω、および伝送線路３１１および３１２の長さ：３０ｍｍ（＝λ／
４）。

【００９５】以下にキャパシタ１４２１および１４２３
の重要性を説明する。ノード３０２および３０３の間の
距離が波長に対して無視できない例として、ノード３０
２および３０３の距離が１０ｍｍ（＝λ／１２）である
ことを仮定する。

【００９６】まず、伝送線路１４２４および１４２５と
抵抗器１４２２とにそれぞれ挟まれたキャパシタ１４２
１および１４２３が存在しない場合を仮定する。このと
きは、ノード３０２から２本の伝送線路３１１および３
１２を通ってノード３０３に至る経路（パスＰ３１１−
３１２）による位相変化と、ノード３０２から移相器３
２０を通ってノード３０３に至る経路（パスＰ３２０）
による位相変化との差がπｒａｄ（つまり位相が逆）に
はならない。このためノード３０２および３０３の間の
アイソレーション特性が実現できない。

【００９７】次に、図１４に示す本実施の形態を考え
る。本実施の形態においては、伝送線路１４２４および
１４２５に加えて、キャパシタ１４２１および１４２３
が直列に接続されている。このときキャパシタ１４２１
および１４２３のキャパシタンスは、伝送線路１４２４
および１４２５に起因する位相の変化がキャンセルされ
るように設定される。すなわち、伝送線路１４２４およ
びキャパシタ１４２１と、伝送線路１４２５およびキャ
パシタ１４２３とが、それぞれ周波数１ＧＨｚにおいて
直列共振するように設定する。

【００９８】例えば、周波数１ＧＨｚ、比誘電率１０．
５の基板上では、長さ５ｍｍの伝送線路１４２４は、位
相をπ／１２ｒａｄだけ遅らせる。いっぽうキャパシタ
１４２１の容量が１４ｐＦであるとき、キャパシタ１４
２１は、位相をπ／１２ｒａｄだけ進める。したがって
このとき、キャパシタ１４２１は、伝送線路１４２４に
よる位相変化をキャンセルする。同様にすれば、キャパ
シタ１４２３は、伝送線路１４２５による位相変化をキ
ャンセルする。したがって、パスＰ３１１−３１２によ
る位相変化と、パスＰ３２０による位相変化との差がπ
ｒａｄ（つまり位相が逆）になる。ここで伝送線路１４
２４および１４２５の長さが異なっている場合は、それ
に応じてキャパシタ１４２１および１４２３のキャパシ
タンスをそれぞれ最適化すればよい。

【００９９】以上のように本実施の形態によれば、ノー
ド３０２および３０３の間の距離が波長に対して無視で
きない場合でも、伝送線路１４２４およびキャパシタ１
４２１と、伝送線路１４２５およびキャパシタ１４２３
とが、使用周波数においてそれぞれ直列共振し、その結
果、ノード３０２および３０３の間のアイソレーション
が実現できる。

【０１００】図１４の(b)に示す実施の形態５の移相器
３２０は、直列に接続された伝送線路１４２４、抵抗器
１４２２および伝送線路１４２５を有する。使用波長に
対するノード３０２および３０３の間の距離がさらに長
い場合、例えば距離がλである場合、図１４の(b)の回
路については、以下のパラメータを用いれば、それぞれ
のノードにおけるインピーダンス整合と、ノード３０２
および３０３の間のアイソレーションとがともに実現さ
れる。すなわち、使用周波数：１ＧＨｚ、基板の比誘電率：１０．５、ノード３０１、ノード３０２および３０３：５０Ωで終
端、伝送線路１４２４および１４２５の長さ：６０ｍｍ（＝
λ／２）、抵抗器１４２２の抵抗：１００Ω、伝送線路３１１および３１２の特性インピーダンス：７
０Ω、および伝送線路３１１および３１２の長さ：９０ｍｍ（＝３λ
／４）。

【０１０１】パスＰ３１１−３１２による位相変化とパ
スＰ３２０による位相変化との差がπｒａｄ（つまり位
相が逆）なれば、アイソレーションが実現できる。した
がって、上の具体例に限られず、アイソレーションを実
現するためには、伝送線路１４２４および１４２５の長
さをｎλ／２（ｎ：自然数）とし、伝送線路３１１およ
び３１２の長さを（２ｎ＋１）λ／４（ｎ：自然数）と
することが好ましい。

【０１０２】ここで伝送線路３１１および３１２のそれ
ぞれは、異なる特性インピーダンスを有してもよい。例
えば、伝送線路３１１および３１２のそれぞれが、特性
インピーダンスが５０Ωであって、長さ６０ｍｍ（＝λ
／２）の伝送線路と、特性インピーダンスが７０Ωであ
って、長さ３０ｍｍ（＝λ／４）の伝送線路とを備えて
いてもよい。例えば、１：２分配をする分配器／合成器
の単一の入力端子に近い伝送線路としてその特性インピ
ーダンスが７０Ωのものを用いて、２つの出力端子に近
い伝送線路としてその特性インピーダンスが５０Ωのも
のを用いることが好ましい。なぜなら伝送線路３１１お
よび３１２がマイクロストリップ線路によって形成され
ている場合には、上述のように接続することによって伝
送損失が低減されるからである。

【０１０３】さらに使用波長に対するノード３０２およ
び３０３の間の距離がλより長い場合、例えば１３λ／
１２である場合、図１４の(c)に示すように、伝送線路
１４２４および１４２６の間にキャパシタ１４２１（１
４ｐＦ）を、伝送線路１４２５および１４２７の間にキ
ャパシタ１４２３（１４ｐＦ）を挿入し、以下のパラメ
ータを用いれば、それぞれのノードにおけるインピーダ
ンス整合と、ノード３０２および３０３の間のアイソレ
ーションとがともに実現される。すなわち、使用周波数：１ＧＨｚ、基板の比誘電率：１０．５、ノード３０１、ノード３０２および３０３：５０Ωで終
端、伝送線路１４２４、１４２５、１４２６および１４２７
の長さ：３２．５ｍｍ（＝１３λ／４８）、抵抗器１４２２の抵抗：１００Ω、伝送線路３１１および３１２の特性インピーダンス：７
０Ω、および伝送線路３１１および３１２の長さ：９０ｍｍ（＝３λ
／４）。

【０１０４】この例では、キャパシタ１４２１が、伝送
線路１４２４および１４２６の和の長さ６５ｍｍと６０
ｍｍ（＝λ／２）との差である伝送線路５ｍｍ分の位相
回転をキャンセルし、キャパシタ１４２３が、伝送線路
１４２５および１４２７の和の長さ６５ｍｍと６０ｍｍ
（＝λ／２）との差である伝送線路５ｍｍ分の位相回転
をキャンセルする。このように伝送線路３１１および３
１２の長さを（２ｎ＋１）λ／４とし、移相器における
ノード３０２および３０３の間の位相差をｎπにするこ
とによって、アイソレーションが実現できる。伝送線路
３１１および３１２の長さは、（２ｎ＋１）λ／４
（ｎ：自然数）とすることが好ましい。

【０１０５】（実施の形態６）図１５は、本発明による
分配器／合成器の実施の形態６の回路図である。伝送線
路を用いた従来のウイルキンソン型電力分配器は、イン
ピーダンス整合およびアイソレーションを実現するため
に、各伝送線路の長さをλ／４に設定しなければならな
い。しかし１−Ｎ分配、Ｎ−１合成（ただしＮは３以上
の整数）の分配器／合成器においては、各伝送線路の長
さが等しいようにレイアウトをすることは難しく、伝送
線路の長さが異なる場合には性能の劣化が問題となる。
具体的には、図１５の回路を基板の上に実装する場合
は、回路図に模式的に示されるように、伝送線路１５１
１および１５１３が伝送線路１５１２よりも長くなる。
本実施の形態は、このような伝送線路の長さの不均一に
起因するデメリットを克服する。

【０１０６】本実施の形態が、伝送線路を用いた従来の
１−３分配の分配器と異なるのは、外側の伝送線路１５
１１および１５１３（その長さが中央の伝送線路１５１
２より長い）にそれぞれキャパシタ１５３１および１５
３２が直列に挿入されている点である。本実施の形態で
は、中央の伝送線路１５１２の長さはλ／４で、ノード
１５０３ではノード１５０１より位相がπ／２ｒａｄだ
け遅れる。一方、外側の２本の伝送線路１５１１および
１５１３は長さが０．２８５λ（＞λ／４）であり、こ
れは中央の伝送線路１５１２より長い。この伝送線路に
よる位相の遅れは０．５７πｒａｄである。外側の伝送
線路１５１１に直列に挿入されたキャパシタ１５３１に
よって位相を０．０７πｒａｄだけ進ませれば、ノード
１５０１からみたノード１５０２および１５０４におけ
る位相の遅れをπ／２ｒａｄに一致させることができ
る。すなわち、キャパシタ１５３１および１５３２は、
伝送線路の長さの差に起因する位相のずれをキャンセル
し、その結果、ノード１５０２、１５０３および１５０
４における信号の位相が全てそろう。

【０１０７】具体的には、ノード１５０１、１５０２、
１５０３および１５０４が５０Ωで終端され、基板の比
誘電率が１０．５である場合、伝送線路１５１１、１５
１２および１５１３の特性インピーダンスを８６．６
Ω、抵抗器１５２１および１５２２を１５０Ω、中央の
伝送線路１５１２の長さを３１ｍｍ、外側の伝送線路１
５１１および１５１３の長さを３５ｍｍ、キャパシタ１
５３１および１５３２の容量を１３ｐＦにすれば、周波
数１ＧＨｚに対してインピーダンス整合およびアイソレ
ーションを実現できる。

【０１０８】（実施の形態７）図１６は、本発明による
分配器／合成器の実施の形態７の回路図である。従来の
分配器と異なるのは、中央の伝送線路１６１２（電気長
が外側のものより短い）中の１点と、グラウンドとの間
にキャパシタ１６３１が接続されていることである。

【０１０９】外側の２本の伝送線路１６１１および１６
１３の電気長はλ／４であり、ノード１６０２および１
６０４ではノード１６０１より位相がπ／２ｒａｄだけ
遅れる。一方、中央の伝送線路１６１２の電気長は０．
２０５λ（＜λ／４）であり、この長さは、外側の伝送
線路１６１１および１６１３のそれより短い。伝送線路
１６１２による位相の遅れは０．４１πｒａｄである。
中央の伝送線路１６１２に接続されている他端が接地さ
れたキャパシタ１６３１によって位相を０．０９πｒａ
ｄだけ遅らせることによって、ノード１６０１からみた
ノード１６０３での位相の遅れをπ／２ｒａｄに一致さ
せることができる。すなわち、キャパシタ１６３１は、
伝送線路の長さの違いによる位相差をキャンセルし、そ
の結果、ノード１６０２、１６０３および１６０４の位
相が全てそろう。

【０１１０】具体的には、例えば以下の条件下でインピ
ーダンス整合とアイソレーションを実現することができ
る。すなわち、使用周波数：１ＧＨｚ、基板の比誘電率：１０．５、ノード１６０１、１６０２、１６０３および１６０４：
５０Ωで終端、伝送線路１６１１、１６１２および１６１３の特性イン
ピーダンス：８６．６Ω、抵抗器１６２１および１６２２の抵抗：１５０Ω、伝送線路１６１１および１６１３の長さ：３０．８ｍ
ｍ、伝送線路１６１２の長さ：２５ｍｍ、およびキャパシタ１６３１のキャパシタンス：０．４ｐＦ。

【０１１１】（実施の形態８）図１７は、本発明による
分配器／合成器の実施の形態８の回路図である。従来の
分配器と異なるのは、伝送線路１７１１、１７１２およ
び１７１３中の１点と、グラウンドとの間にそれぞれキ
ャパシタ１７３１、１７３２および１７３３が接続され
ていること、および伝送線路１７１１、１７１２および
１７１３の長さに応じて、ノード１７０２、１７０３お
よび１７０４における位相が一致するように、キャパシ
タ１７３１、１７３２および１７３３のキャパシタンス
が設定されていることである。したがってキャパシタ１
７３１、１７３２および１７３３のキャパシタンスのう
ち、少なくとも２つは互いに異なる値をとる。

【０１１２】外側の２本の伝送線路１７１１および１７
１３の長さは０．２０５λであり、これらは位相を０．
４１πｒａｄだけ遅らせる。さらにその他端が接地され
たキャパシタ１７３１および１７３３は、位相を０．０
９πｒａｄだけ遅らせる。したがって、ノード１７０２
および１７０４では位相がπ／２ｒａｄだけ遅れる。

【０１１３】一方、中央の伝送線路１７１２の長さは
０．１６５λであり、この線路は位相を０．３３πｒａ
ｄだけ遅らせる。その他端が接地されたキャパシタ１７
３２は、位相を０．１７πｒａｄだけ遅らせる。したが
って、ノード１７０３においても位相がπ／２ｒａｄだ
け遅れる。すなわちキャパシタ１７３１、１７３２およ
び１７３３は、伝送線路１７１１、１７１２および１７
１３の長さの違いによる位相差をキャンセルする。その
結果、ノード１７０２、１７０３および１７０４におけ
る位相が全てそろう。

【０１１４】具体的には、例えば以下の条件下でインピ
ーダンス整合とアイソレーションを実現することができ
る。すなわち、使用周波数：１ＧＨｚ、基板の比誘電率：１０．５、ノード１７０１、１７０２、１７０３および１７０４：
５０Ωで終端、伝送線路１７１１、１７１２および１７１３の特性イン
ピーダンス：８６．６Ω、抵抗器１７２１および１７２２の抵抗：１５０Ω、伝送線路１７１１および１７１３の長さＬ１：２５ｍ
ｍ、伝送線路１７１２の長さＬ２：２０ｍｍ、キャパシタ１７３１および１７３３のキャパシタンス：
０．４ｐＦ、およびキャパシタ１７３２のキャパシタンス：０．８ｐＦ。

【０１１５】上述の実施の形態６〜８では１−３分配お
よび３−１合成の分配器／合成器を説明した。しかしこ
れには限られず、１−Ｎ分配およびＮ−１合成（Ｎ：４
以上の整数）をおこなうように改変できる。特に１−Ｎ
分配およびＮ−１合成（Ｎ：４以上の整数）の分配器／
合成器は、さらに大きな効果を有する。また１−２分配
および２−１合成の分配器／合成器についても、２本の
伝送線路の長さを同じにできない場合には上記効果を有
する。伝送線路としては、同軸線路またはマイクロスト
リップ線路を用いてもよい。

【０１１６】（実施の形態９）図１８は、本発明による
分配器／合成器の実施の形態９の回路図である。４本の
伝送線路１８１１、１８１２、１８１３および１８１４
の一端はノード１８０１に共通に接続され、それぞれの
他端はノード１８０２、１８０３、１８０４および１８
０５に接続される。図１８のような回路を平らな基板上
に実装する場合、ノード１８０２、１８０３、１８０４
および１８０５と電気的中性点であるノード１８０６と
の距離が異なる。キャパシタ１８２７および１８２８を
もたない従来技術においては、この距離の違いが波長に
対して無視できない場合に、ノード１８０２、１８０
３、１８０４および１８０５の間のアイソレーション特
性が劣化していた。

【０１１７】本実施の形態では、外側の２つのノード１
８０２および１８０５とノード１８０６との間に、直列
に接続された抵抗器１８２１、伝送線路１８２５および
キャパシタ１８２７と、直列に接続された抵抗器１８２
４、伝送線路１８２６およびキャパシタ１８２８とがそ
れぞれ挿入されており、内側の２つのノード１８０３お
よび１８０４とノード１８０６との間には、抵抗器１８
２２および１８２３がそれぞれ挿入されている。なお図
１８の回路は抵抗・リアクタンスの対称性を満足する。
また、本実施の形態も、実施の形態１と同様のインピー
ダンス整合およびアイソレーションを実現できる。

【０１１８】具体的には、例えば以下の条件下でインピ
ーダンス整合とアイソレーションを実現することができ
る。すなわち、使用周波数：１ＧＨｚ、基板の比誘電率：１０．５、ノード１８０１、１８０２、１８０３および１８０４：
５０Ωで終端、伝送線路１８１１、１８１２、１８１３および１８１４
の特性インピーダンス：１００Ω、抵抗器１８２１、１８２２、１８２３および１８２４の
抵抗：１００Ω、伝送線路１８１１、１８１２、１８１３および１８１４
の長さ：３０ｍｍ（＝λ／４）、伝送線路１８２５および１８２６の長さ：５ｍｍ、およ
びキャパシタ１８２７および１８２８のキャパシタンス：
１４ｐＦ。

【０１１９】以下、簡単のために例えば２つのノード１
８０６および１８０２の間で生じる位相の遅れを「Ｌ１
８０６−１８０２」などと表すことにする。

【０１２０】本実施の形態では、ノード１８０６とノー
ド１８０２および１８０５との距離が波長λに対して無
視できない場合として、その距離を１０ｍｍ（＝λ／１
２）とする。一方、ノード１８０６と内側のノード１８
０３および１８０４との距離は波長λに対して十分に短
いとする。図１８に示す回路がノード１８０１および１
８０６を結ぶ直線に対して線対称になるようにすれば、
位相遅れＬ１８０６−１８０２は、位相遅れＬ１８０６
−１８０５に等しくなり、位相遅れＬ１８０６−１８０
３は、位相遅れＬ１８０６−１８０４に等しくなる。さ
らに位相遅れＬ１８０６−１８０２が位相遅れＬ１８０
６−１８０３に等しく、かつ位相遅れＬ１８０６−１８
０５が位相遅れＬ１８０６−１８０４に等しくなるよう
に、キャパシタ１８２７および１８２８の値を設定すれ
ば、ノード１８０２、１８０３、１８０４および１８０
５におけるアイソレーション特性が改善される。

【０１２１】上述のように、平らな基板上に１−４分
配、４−１合成の分配器／合成器を形成する場合に、そ
れぞれのノードと、電気的中性点との距離が異なってい
ても、ノード間のアイソレーション特性を改善すること
ができる。本実施の形態は、１−Ｎ分配、Ｎ−１合成
（ただしＮ＝３、５、６、７、…）の分配器／合成器に
も適用できる。

【０１２２】図１８の分配器／合成器を平らな基板上に
実現する場合、伝送線路１８１２および１８１３が、伝
送線路１８２５および１８２６と交差しないように形成
しなければならない。図１９は、図１８の本実施の形態
の回路基板の構成を示す図であり、ノード１８０６の近
傍だけを示しており、ノード１８０１およびその近傍は
図示されていない。図２０は、図１９に示す本実施の形
態の回路基板の断面図であり、図１９の点線Ａ−Ａ’で
の断面を示す。

【０１２３】比誘電率１０．５の多層基板１９００の表
面には伝送線路１８１１〜１８１４と、１８２５および
１８２６とが形成されており、さらに表面実装型の抵抗
器１８２１〜１８２４と、キャパシタ１８２７および１
８２８とが多層基板１９００上に実装される。伝送線路
１８２５および１８２６の一部は、基板の内層に形成さ
れる。伝送線路１８２５および１８２６の中には、キャ
パシタ１８２７および１８２８が直列に挿入される。こ
のように、伝送線路１８２５および１８２６の一部を基
板の内層に形成することによって図１８の分配器／合成
器を平らな基板を用いて実現できる。

【０１２４】図２１は、図１８に示す本実施の形態の回
路基板の構成の他の例を示す図である。図２１において
は、単層基板２１００を用いて本実施の形態を実現して
いる。伝送線路１８１２および１８１３が伝送線路１８
２５および１８２６と交差しないように、キャパシタ１
８２７および１８２８がそれぞれ伝送線路１８１２およ
び１８１３をまたいで実装される。伝送線路１８２５お
よび１８２６にそれぞれ接続されている抵抗器１８２１
および１８２４が伝送線路１８１２および１８１３をま
たいで実装されていても同様の効果が得られる。

【０１２５】（実施の形態１０）以下に説明する実施の
形態１０〜１５は、分配器、増幅素子および合成器を備
えている。上記分配器は、単一のノードにおいて高周波
信号を受け取り、受け取られた信号を分配する。上記増
幅素子は、分配された信号を増幅する。上記合成器は、
増幅された信号を合成し、単一のノードにおいて出力す
る。これらの分配器および合成器としては、上で説明し
た分配器／合成器を用いることができる。

【０１２６】図２２は、本発明による分配器／合成器の
実施の形態１０の回路図である。実施の形態１０〜１５
は、入力信号を１つのノードで信号を受け取り、出力信
号を１つのノードで信号を出力するが、分配器および合
成器を含むことから、便宜上「分配器／合成器」とよぶ
ことにする。

【０１２７】分配器２２１０は、ノード２２０１におい
て高周波信号を受け取り、受け取られた高周波信号を分
配し、それからノード２２０２および２２０３に出力す
る。インダクタ２２４１および２２４５は、それぞれノ
ード２２０２をＦＥＴ２２４０のゲートに、ノード２２
０３をＦＥＴ２２４４のゲートに接続する。ＦＥＴ２２
４０および２２４４は、それぞれゲートにおいて受け取
られた高周波信号を増幅し、インダクタ２２４２および
２２４６を通してノード２２５２および２２５３に出力
する。合成器２２６０は、ノード２２５２および２２５
３において増幅された高周波信号を受け取り、合成して
から、ノード２２５１において出力する。

【０１２８】ＦＥＴ２２４０および２２４４のゲートバ
イアス電圧は、ノード２２３１から抵抗器２２３２を通
して共通に供給される。ＦＥＴ２２４０および２２４４
のドレインバイアス電圧は、ノード２２８１からインダ
クタ２２８２を通して共通に供給される。ノード２２０
１および２２５１は、５０Ωで終端されている。本実施
の形態は、分配器２２１０および合成器２２６０とし
て、実施の形態１で説明した分配器／合成器を用いる。
なお図２２の分配器２２１０および合成器２２６０は抵
抗・リアクタンスの対称性を満足する。また、それぞれ
の部分は、実施の形態１と同様のインピーダンス整合お
よびアイソレーションを実現できる。

【０１２９】分配器２２１０および合成器２２６０は、
それぞれ、比誘電率１０．５、厚さ０．７８ｍｍの基板
上に設けられた伝送線路２２１１および２２１２と、伝
送線路２２６１および２２６２とを備えている。伝送線
路２２１１および２２１２と、伝送線路２２６１および
２２６２との長さは２５ｍｍで、幅は１．８ｍｍで、そ
れぞれの伝送線路の特性インピーダンスは３０Ωであ
り、周波数１ＧＨｚにおける電気長は５λ／２４であ
る。

【０１３０】ＦＥＴ２２４０および２２４４は、半絶縁
性ガリウム砒素基板上にシリコンをイオン注入すること
によってチャンネル層を形成したＧａＡｓＭＥＳ（meta
l-semiconductor）ＦＥＴであり、その総ゲート幅は４
ｍｍである。ＦＥＴ２２４０および２２４４のゲート電
極は、それぞれインダクタ２２４１および２２４５を通
して分配器２２１０のノード２２０２および２２０３に
接続されている。ＦＥＴ２２４０および２２４４のドレ
イン電極は、それぞれインダクタ２２４２および２２４
６を通して合成器２２６０のノード２２５２および２２
５３に接続されている。本実施の形態においては、イン
ダクタ２２４１、２２４２、２２４５および２２４６
は、ディスクリート部品として実装されるコイルを表現
するのではなく、ＦＥＴ２２４０および２２４４を接続
するためのボンディングワイヤが含むインダクタンスを
表現する。

【０１３１】周波数１ＧＨｚにおいて、ノード２２０２
および２２０３からそれぞれみたＦＥＴ２２４０および
２２４４の入力インピーダンスは（１０＋ｊ１２）Ωで
ある。周波数１ＧＨｚにおいて、ノード２２５２および
２２５３からそれぞれみたＦＥＴ２２４０および２２４
４の出力インピーダンスは（１５＋ｊ１２）Ωである。
これらの入力および出力インピーダンスが誘導性である
（つまりスミスチャートでは第２象現に位置する）の
は、インダクタ２２４１、２２４２、２２４５および２
２４６として作用するボンディングワイヤの長さが比較
的、長いためである。

【０１３２】分配器２２１０は、実施の形態１で説明し
たように、ノード２２０２および２２０３に誘導性のイ
ンピーダンスが接続されても、ノード２２０２および２
２０３の間のアイソレーションが確保されるという特徴
を有する。同様に、合成器２２６０は、ノード２２５２
および２２５３に誘導性のインピーダンスが接続されて
も、ノード２２５２および２２５３の間のアイソレーシ
ョンが確保されるという特徴を有する。このため本実施
の形態は、ＦＥＴ２２４０および２２４４の入力／出力
ノード間（つまりゲート／ソース間）の相互作用を起こ
さないという効果を有する。その結果、複数のＦＥＴが
並列に接続されて高周波信号を増幅する本実施の形態
は、それぞれのＦＥＴから分配器／合成器をみたインピ
ーダンスを変動させず、よって並列動作に悪影響を与え
ないという利点を有する。さらに本実施の形態による分
配器／合成器は、ＦＥＴ２２４０および２２４４が特性
のばらつきをもつ場合であっても、良好な電力分配／合
成効率を維持する。その結果、本実施の形態は、量産時
における高い歩留りを確保できるという効果を有する。

【０１３３】なお移相器２２２０および２２７０のいず
れか一方を省略することによって簡易化された分配器／
合成器も本発明の範囲に含まれる。すなわち分配器２２
１０および合成器２２６０のうちのいずれかに移相器が
設けられていればよい。しかしより完全なアイソレーシ
ョンのためには、移相器２２２０および２２７０の両方
が設けられていることが好ましい。このことは、以下の
実施の形態１１〜１５についてもあてはまる。

【０１３４】（実施の形態１１）図２３は、本発明によ
る分配器／合成器の実施の形態１１の回路図である。本
実施の形態は、分配器および合成器がキャパシタの代わ
りにインダクタを備えていることを除いて実施の形態１
０と同様の構成である。本実施の形態においては、ＦＥ
Ｔ２２４０のゲートおよびノード２２０２、ＦＥＴ２２
４０のドレインおよびノード２２５２、ＦＥＴ２２４４
のゲートおよびノード２２０３、およびＦＥＴ２２４４
のドレインおよびノード２２５３をそれぞれ接続するボ
ンディングワイヤのインダクタンスは十分に小さく無視
できるとする。なお図２３の分配器２２１０および合成
器２２６０は抵抗・リアクタンスの対称性を満足する。
また、それぞれの部分は、実施の形態１と同様のインピ
ーダンス整合およびアイソレーションを実現できる。

【０１３５】分配器２２１０および合成器２２６０は、
それぞれ、比誘電率１０．５、厚さ０．７８ｍｍの基板
上に設けられた伝送線路２２１１および２２１２と、伝
送線路２２６１および２２６２とを備えている。伝送線
路２２１１および２２１２と、伝送線路２２６１および
２２６２との長さは３５ｍｍで、幅は１．８ｍｍで、そ
れぞれの伝送線路の特性インピーダンスは３０Ωであ
り、周波数１ＧＨｚにおける電気長は７λ／２４であ
る。

【０１３６】周波数１ＧＨｚにおいて、ノード２２０２
および２２０３からそれぞれみたＦＥＴ２２４０および
２２４４の入力インピーダンスは（１０−ｊ１２）Ωで
ある。周波数１ＧＨｚにおいて、ノード２２５２および
２２５３からそれぞれみたＦＥＴ２２４０および２２４
４の出力インピーダンスは（１５−ｊ１２）Ωである。
これらの入力および出力インピーダンスは容量性である
（つまりスミスチャートの第３象現に位置する）。

【０１３７】実施の形態３で説明したように、ノード２
２０２および２２０３に容量性のインピーダンスが接続
されても分配器２２１０は、ノード２２０２および２２
０３におけるアイソレーションを実現できる。ノード２
２５２および２２５３に容量性のインピーダンスが接続
されても合成器２２６０は、ノード２２５２および２２
５３におけるアイソレーションを実現できる。その結
果、実施の形態１０と同様に、本実施の形態は、それぞ
れのＦＥＴから分配器／合成器をみたインピーダンスを
変動させず、よって並列動作に悪影響を与えないという
利点を有する。さらに本実施の形態による分配器／合成
器は、ＦＥＴ２２４０および２２４４が特性のばらつき
をもつ場合であっても、良好な電力分配／合成効率を維
持する。その結果、本実施の形態は、量産時における高
い歩留りを確保できるという効果を有する。

【０１３８】（実施の形態１２）図２４は、本発明によ
る分配器／合成器の実施の形態１２の回路図である。本
実施の形態は、移相器２２２０および２２７０がインダ
クタの代わりに伝送線路を備えていることを除いて実施
の形態１１と同様の構成である。具体的には移相器２２
２０は、直列に接続された伝送線路２４２１、抵抗器２
４２２および伝送線路２４２３を有し、移相器２２７０
は、直列に接続された伝送線路２４７１、抵抗器２４７
２および伝送線路２４７３を有する。なお図２４の分配
器２２１０および合成器２２６０は抵抗・リアクタンス
の対称性を満足する。また、それぞれの部分は、実施の
形態１と同様のインピーダンス整合およびアイソレーシ
ョンを実現できる。

【０１３９】本実施の形態は、例えば、以下のようにパ
ラメータを設定すれば、実施の形態１１の分配器／合成
器と同様の効果を奏する。すなわち、抵抗器２４２２：２０Ω、抵抗器２４７２：３０Ω、伝送線路２４２１、２４２３、２４７１および２４７３
の特性インピーダンス：３０Ω、伝送線路２４２１、２４２３、２４７１および２４７３
の長さ：λ／２４、伝送線路２２１１、２２１２、２２６１および２２６２
の特性インピーダンス：３０Ω、および伝送線路２２１１、２２１２、２２６１および２２６２
の長さ：７λ／２４（＞λ／４）。

【０１４０】（実施の形態１３）図２５は、本発明によ
る分配器／合成器の実施の形態１３の回路図である。本
実施の形態は、伝送線路２２１１、２２１２、２２６１
および２２６２中の１点と、グラウンドとの間にそれぞ
れキャパシタ２５３１、２５３２、２５８１および２５
８２が接続されていることを除いて実施の形態１２と同
様の構成である。なお図２５の分配器２２１０および合
成器２２６０は抵抗・リアクタンスの対称性を満足す
る。また、それぞれの部分は、実施の形態１と同様のイ
ンピーダンス整合およびアイソレーションを実現でき
る。

【０１４１】分配器２２１０および合成器２２６０は、
それぞれ、比誘電率１０．５、厚さ０．７８ｍｍの基板
上に設けられた伝送線路２２１１および２２１２と、伝
送線路２２６１および２２６２とを備えている。伝送線
路２２１１および２２１２と、伝送線路２２６１および
２２６２との長さは１５ｍｍで、幅は０．６７５ｍｍで
ある。キャパシタ２５３１、２５３２、２５８１および
２５８２のキャパシタンスは４．５ｐＦである。実施の
形態１２の伝送線路２２１１、２２１２、２２６１およ
び２２６２の長さが３５ｍｍであるのに対し、本実施の
形態のそれらの長さは１５ｍｍである。

【０１４２】本実施の形態は、キャパシタ２５３１、２
５３２、２５８１および２５８２による位相回転を利用
することによって、実施の形態１２の伝送線路２２１
１、２２１２、２２６１および２２６２の長さを１／２
以下に短縮している。さらにノード２２０２および２２
０３の間のアイソレーション特性は、実施の形態１２と
ほぼ同じである。伝送線路２２１１、２２１２、２２６
１および２２６２の長さは、実装された分配器／合成器
の大きさを支配する。したがって本実施の形態は、他端
がグラウンドに接続されたキャパシタを伝送線路に設け
ることによって、実施の形態１２と同様の特性を満足し
ながら、分配器／合成器の大きさを１／２程度まで小型
化できるという利点を有する。

【０１４３】図２６は、図２５の回路基板の構成を示す
図である。図中の「ＧＮＤ」は、グラウンドを表す。ま
たゲートバイアスおよびドレインバイアスのためのパタ
ーンは、省略されている。

【０１４４】（実施の形態１４）図２７は、本発明によ
る分配器／合成器の実施の形態１４の回路図である。実
施の形態１０と異なるのは、ノード２７０１と伝送線路
２７１１および２７１２との間にキャパシタ２７３５お
よび２７３６が直列に挿入されている点、および並列動
作するＦＥＴ２２４０および２２４４のゲートバイアス
がそれぞれノード２７３１および２７３３から抵抗器２
７３２および２７３４を通して供給される点である。な
お図２７の分配器２２１０および合成器２２６０は抵抗
・リアクタンスの対称性を満足する。また、それぞれの
部分は、実施の形態１と同様のインピーダンス整合およ
びアイソレーションを実現できる。

【０１４５】実施の形態１０においては、並列動作する
ＦＥＴ２２４０および２２４４のゲートバイアスは、共
通のノード２２３１から供給される。したがって閾値電
圧が異なるＦＥＴを並列動作させる場合に、例えばＦＥ
Ｔ２２４０がＡ級で動作し、ＦＥＴ２２４４がＢ級で動
作するおそれがある。このようなアンバランスな並列動
作においては、出力電力と効率との劣化が生じる可能性
がある。また歪特性の劣化の原因にもなる。このアンバ
ランスを防ぐには、閾値電圧が完全に一致したＦＥＴを
ペアにして使用する必要があり、ＦＥＴの選別が煩雑で
ある。

【０１４６】一方、本実施の形態においては、ノード２
７０２および２７０３の間が直流的に分離されているた
め、並列動作するＦＥＴ２２４０および２２４４のゲー
ト電圧を別々に設定することが可能である。これにより
ＦＥＴ２２４０および２２４４が異なる閾値をもつ場合
であっても、同じ動作点でＦＥＴ２２４０および２２４
４を並列動作させることが可能である。キャパシタ２７
３５および２７３６のリアクタンスが無視できる程度に
小さくなるように、それらのキャパシタンスを動作周波
数に対して十分に大きな値に設定することによって、伝
送線路２７１１および２７１２の長さは実施の形態１０
の伝送線路２２１１および２２１２と同じ長さをもてば
よい。

【０１４７】また、並列動作するＦＥＴとしてゲート幅
の異なるものを使用すれば、出力電力のレベルに応じて
最適なゲート幅のＦＥＴを動作させることができ、出力
電力のレベルに応じて効率を最大にできる。

【０１４８】（実施の形態１５）図２８は、本発明によ
る分配器／合成器の実施の形態１５の回路図である。実
施の形態１０と異なるのは、ノード２８５１と伝送線路
２８６１および２８６２との間にキャパシタ２８８５お
よび２８８６が直列に挿入されている点、および並列動
作するＦＥＴ２２４０および２２４４のドレインバイア
スがそれぞれノード２８８１および２８８３からインダ
クタ２８８２および２８８４を通して供給される点であ
る。なお図２８の分配器２２１０および合成器２２６０
は抵抗・リアクタンスの対称性を満足する。また、それ
ぞれの部分は、実施の形態１と同様のインピーダンス整
合およびアイソレーションを実現できる。

【０１４９】実施の形態１０においては、並列動作する
ＦＥＴ２２４０および２２４４のドレインバイアスは、
共通のノード２２８１から供給される。その結果、必ず
しも全てのＦＥＴを並列動作させる必要がない場合、例
えば必要とされる出力電力が小さい場合にも、常に全て
のＦＥＴに均等にドレインバイアスが印加されていた。
したがって出力電力の大きさによっては、必要な電流よ
りも大きい電流が消費される。特にＦＥＴ２２４０およ
び２２４４の動作がＡ級に設定される場合は、この傾向
が顕著になる。

【０１５０】一方、本実施の形態は、２つのノード２８
５２および２８５３の間が直流的に分離されているた
め、並列動作するＦＥＴ２２４０および２２４４のドレ
イン電圧を個別に設定できる。また、出力電力の大小に
応じて、動作させたいＦＥＴだけに選択的にドレイン電
圧を供給することもできる。このようなアンバランスな
動作状態であっても、２つのノード２８５２および２８
５３の間のアイソレーションは確保されるので、片側の
ＦＥＴだけが動作しても安定な高周波電力を出力でき
る。したがって、最大出力時の特性を犠牲にすることな
く、出力電力が小さいときの効率を従来に比べて大幅に
改善できる。この傾向は並列動作するＦＥＴの個数が多
くなればなるほど顕著になる。

【０１５１】また、並列動作するＦＥＴとしてゲート幅
の異なるものを使用すれば、出力電力のレベルに応じて
最適なゲート幅のＦＥＴを動作させることができ、出力
電力のレベルに応じて効率を最大にできる。

【０１５２】実施の形態１４および１５において、キャ
パシタ２７３５、２７３６、２８８５および２８８６
は、いずれも伝送線路の端部において伝送線路と直列に
接続されているが、これには限られず、伝送線路の途中
において直列に接続されてもよい。例えば図２７の場
合、伝送線路２７１１および２７１２をその中点におい
て分割してそれぞれ２つの伝送線路にし、キャパシタ２
７３５を分割された伝送線路２７１１の２つの部分の間
に挿入し、キャパシタ２７３６を分割された伝送線路２
７１２の２つの部分の間に挿入してもよい。このことは
図２８についてもあてはまる。

【０１５３】上述の実施の形態１０〜１５で用いられる
分配器および合成器は、それぞれ１−Ｎ分配およびＮ−
１合成（ただしＮ＝２）をおこなうが、Ｎの値はこれに
は限られない。すなわち、Ｎ≧３であってもよい。

【０１５４】上述のすべての実施の形態において、移相
器の抵抗は、複数のノードのうちの一方のノード（例え
ば３０２）および他方のノード（例えば３０３）に対し
て実質的に等しい位相の点に位置することが、本発明の
効果を得るためには好ましい。また、移相器の複数のノ
ードのうちの一方のノード（例えば３０２）からみたと
きの抵抗およびリアクタンスの分布が、複数のノードの
うちの他方のノード（例えば３０３）からみたときの抵
抗およびリアクタンスの分布に実質的に等しいければ、
より好ましい。

【０１５５】

【発明の効果】本発明によれば、少なくとも以下の効果
が得られる。

【０１５６】（１）入力信号を受け取るノードが純抵抗
５０Ωで終端され、出力信号を出力するノードがスミス
チャートの実軸上を除く第２象現にあるインピーダンス
で終端されている場合であっても、移相器による位相制
御によって、インピーダンス整合およびアイソレーショ
ンを同時に実現できる。

【０１５７】（２）並列動作するＦＥＴのゲート／ドレ
インの間のアイソレーションが確保されるため、並列動
作するＦＥＴの特性が異なる場合でも良好な電力分配／
合成効率が維持され、さらにＦＥＴ間の相互作用による
悪影響を防止することができる。

【０１５８】（３）並列動作するＦＥＴのゲート電圧を
別々に設定することが可能となり、ＦＥＴの閾値が異な
る場合であっても、複数のＦＥＴを同じ動作点で並列動
作させることができる。これにより、ＦＥＴの閾値電圧
の選別という煩雑な工程を削除することができる。

【０１５９】（４）１：Ｎ分配およびＮ：１合成（Ｎ：
３以上の整数）をおこなう分配器／合成器において、各
線路の長さを等しくすることが飛躍的に容易となり、レ
イアウトにおける種々の制限が大幅に緩和される。

【０１６０】（５）出力ノード間の距離が使用波長に対
して無視できない場合でも、出力ノード間に伝送線路お
よびキャパシタを挿入することによって、良好なアイソ
レーション特性を実現できる。

【図面の簡単な説明】

【図１】従来技術によるウイルキンソン型電力分配器／
合成器の等価回路図である。

【図２】従来のウイルキンソン型電力分配器の回路図で
ある。

【図３】本発明による分配器／合成器の実施の形態１の
回路図である。

【図４】分配器／合成器３００の回路基板の構成を示す
図である。

【図５】図４に示す移相器３２０のノード３０２からみ
たときの抵抗およびリアクタンスの分布と、ノード３０
３からみたときの抵抗およびリアクタンスの分布とを示
す図である。

【図６】実施の形態１によるインピーダンス整合を説明
するための図である。

【図７】従来技術と比較したときの本実施の形態による
特性改善を説明するための図である。

【図８】周波数１ＧＨｚにおけるパスＰ３１１−３１２
を通る信号、およびパスＰ３２０を通る信号の位相差に
対する、ノード３０２および３０３の間のアイソレーシ
ョンの変化を示すグラフである。

【図９】実施の形態１の移相器３２０を示す図である。

【図１０】本発明による分配器／合成器の実施の形態２
の回路図である。

【図１１】本発明による分配器／合成器の実施の形態３
の回路図である。

【図１２】実施の形態３によるインピーダンス整合を説
明するための図である。

【図１３】本発明による分配器／合成器の実施の形態４
の回路図である。

【図１４】本発明による分配器／合成器の実施の形態５
の回路図である。

【図１５】本発明による分配器／合成器の実施の形態６
の回路図である。

【図１６】本発明による分配器／合成器の実施の形態７
の回路図である。

【図１７】本発明による分配器／合成器の実施の形態８
の回路図である。

【図１８】本発明による分配器／合成器の実施の形態９
の回路図である。

【図１９】図１８に示す本実施の形態の回路基板の構成
を示す図である。

【図２０】図１９に示す本実施の形態の回路基板の断面
図である。

【図２１】図１８に示す本実施の形態の回路基板の構成
の他の例を示す図である。

【図２２】本発明による分配器／合成器の実施の形態１
０の回路図である。

【図２３】本発明による分配器／合成器の実施の形態１
１の回路図である。

【図２４】本発明による分配器／合成器の実施の形態１
２の回路図である。

【図２５】本発明による分配器／合成器の実施の形態１
３の回路図である。

【図２６】図２５の回路基板の構成を示す図である。

【図２７】本発明による分配器／合成器の実施の形態１
４の回路図である。

【図２８】本発明による分配器／合成器の実施の形態１
５の回路図である。

【符号の説明】

３００分配器／合成器３０１、３０２、３０３ノード３１１、３１２伝送線路３２０移相器３２１、３２３キャパシタ３２２抵抗

Claims

【特許請求の範囲】

【請求項１】第１ノードと、第２ノードと、第３ノードと、該第１ノードと該第２ノードとに電気的に結合された第
１伝送線路と、該第１ノードと該第３ノードとに電気的に結合された第
２伝送線路と、該第２ノードと該第３ノードとに電気的に結合され、抵
抗および移相器を有する調整回路と、を備えている分配
器／合成器であって、該抵抗は、該第２ノードと該第３ノードとに対して実質
的に等しい位相の点に位置する分配器／合成器。
【請求項２】第１ノードと、第２ノードと、第３ノードと、該第１ノードと該第２ノードとに電気的に結合された第
１伝送線路と、該第１ノードと該第３ノードとに電気的に結合された第
２伝送線路と、該第２ノードと該第３ノードとに電気的に結合され、抵
抗およびリアクタンスを有する調整回路と、を備えてい
る分配器／合成器であって、該第２ノードからみたときの該抵抗および該リアクタン
スの分布は、該第３ノードからみたときの該抵抗および
該リアクタンスの分布に実質的に等しい分配器／合成
器。
【請求項３】前記第１および前記第２伝送線路による
位相変化の量の和と、前記調整回路による位相変化の量
との差が約１６０°〜約２００°の範囲にある請求項１
または２に記載の分配器／合成器。
【請求項４】前記調整回路は、移相器としてキャパシ
タンスを有する請求項１に記載の分配器／合成器。
【請求項５】前記調整回路は、第１キャパシタ、第１
抵抗器および第２キャパシタの順に直列に接続された第
１キャパシタ、第１抵抗器および第２キャパシタを有す
る請求項４に記載の分配器／合成器。
【請求項６】前記調整回路は、第４ノード、第１キャ
パシタ、第１抵抗器および第２抵抗器を有しており、直列に接続された該第１キャパシタおよび該第１抵抗器
は、ノード２およびノード４を接続し、該第２抵抗器は、ノード３およびノード４を接続する、
請求項４に記載の分配器／合成器。
【請求項７】前記調整回路は、移相器としてインダク
タンスを有する請求項１に記載の分配器／合成器。
【請求項８】前記調整回路は、第１インダクタ、抵抗
器および第２インダクタの順に直列に接続された第１イ
ンダクタ、抵抗器および第２インダクタを有する請求項
７に記載の分配器／合成器。
【請求項９】前記調整回路は、移相器として伝送線路
を有する請求項１に記載の分配器／合成器。
【請求項１０】前記調整回路は、第３伝送線路、抵抗
器および第４伝送線路の順に直列に接続された第３伝送
線路、抵抗器および第４伝送線路を有する請求項９に記
載の分配器／合成器。
【請求項１１】前記調整回路は、直列に接続された第
３伝送線路、第１キャパシタおよび抵抗器を有する請求
項１に記載の分配器／合成器。
【請求項１２】前記第３伝送線路および前記第１キャ
パシタは、使用周波数において直列共振する請求項１１
に記載の分配器／合成器。
【請求項１３】前記調整回路は、直列に接続されたイ
ンダクタ、第１キャパシタおよび抵抗器を有する請求項
１に記載の分配器／合成器。
【請求項１４】前記インダクタおよび前記第１キャパ
シタは、使用周波数において直列共振する請求項１３に
記載の分配器／合成器。
【請求項１５】前記調整回路は、前記第３伝送線路、
前記第１キャパシタ、前記抵抗器、第２キャパシタおよ
び第４伝送線路の順に接続された前記第３伝送線路、前
記第１キャパシタ、前記抵抗器、第２キャパシタおよび
第４伝送線路を有する請求項１２に記載の分配器／合成
器。
【請求項１６】前記第１伝送線路および前記第２伝送
線路は、それぞれ約λ／４（λは使用周波数における波
長）である請求項１１に記載の分配器／合成器。
【請求項１７】前記第１伝送線路および前記第２伝送
線路は、それぞれ約（２ｎ＋１）λ／４であり、前記調
整回路は、前記第２ノードおよび前記第３ノードの間の
位相差がｎπである請求項１に記載の分配器／合成器。
【請求項１８】前記第３伝送線路および前記第４伝送
線路は、前記第１伝送線路および前記第２伝送線路が形
成される面と異なる面上に形成される請求項１１に記載
の分配器／合成器。
【請求項１９】前記第１キャパシタおよび前記抵抗器
の少なくとも１つが前記第３伝送線路を交差して形成さ
れる請求項１１に記載の分配器／合成器。
【請求項２０】前記調整回路は、並列に接続された抵
抗および移相器を有する請求項１に記載の分配器／合成
器。
【請求項２１】その一端において前記第１伝送線路お
よび前記第２伝送線路の少なくとも１つに電気的に結合
されたキャパシタをさらに備えており、該キャパシタ
は、その他端においてグラウンドに電気的に結合されて
いる請求項１に記載の分配器／合成器。
【請求項２２】その一端において前記第１ノードに電
気的に結合されたキャパシタをさらに備えており、該キャパシタは、その他端においてグラウンドに電気的
に結合されている請求項１に記載の分配器／合成器。
【請求項２３】前記第１ノード、前記第２ノードおよ
び前記第３ノードの少なくともひとつから信号を受け取
り、増幅し、該増幅された信号を出力する増幅器をさら
に備えている請求項１に記載の分配器／合成器。
【請求項２４】前記増幅器は、複数の増幅素子と、該
複数の増幅素子のそれぞれのゲートにゲート電圧を供給
する複数のノードとを有する請求項２３に記載の分配器
／合成器。
【請求項２５】前記複数のノードの少なくとも２つの
ノードは、異なる電圧を受け取る請求項２４に記載の分
配器／合成器。
【請求項２６】前記増幅器は、複数の増幅素子と、該
複数の増幅素子のそれぞれのドレインにドレイン電圧を
供給する複数のノードとを有する請求項２３に記載の分
配器／合成器。
【請求項２７】前記複数のノードの少なくとも２つの
ノードは、異なる電圧を受け取る請求項２６に記載の分
配器／合成器。
【請求項２８】前記複数の増幅素子の少なくとも２つ
の増幅素子の総ゲート幅および総エミッタサイズのいず
れかが互いに異なる請求項２３、２５および２７のいず
れかに記載の分配器／合成器。
【請求項２９】第１ノードと、第２ノードと、第３ノードと、該第１ノードと該第２ノードとに電気的に結合された、
直列接続された第１伝送線路およびキャパシタと、該第１ノードと該第３ノードとに電気的に結合された第
２伝送線路と、該第２ノードと該第３ノードとに電気的に結合された抵
抗と、を備えている分配器／合成器。
【請求項３０】第１ノードと、第２ノードと、第３ノードと、該第１ノードと該第２ノードとに電気的に結合された第
１伝送線路と、該第１ノードと該第３ノードとに電気的に結合された第
２伝送線路と、該第２ノードと該第３ノードとに電気的に結合された抵
抗と、該第１伝送線路とグラウンドとに電気的に結合された第
１キャパシタと、を備えている分配器／合成器。
【請求項３１】前記第２伝送線路とグラウンドとに電
気的に結合された第２キャパシタをさらに備えている請
求項３０に記載の分配器／合成器。