JP2018186370A

JP2018186370A - ウィルキンソン回路

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Publication number: JP2018186370A
Application number: JP2017086332A
Authority: JP
Inventors: 新井　敏夫; Toshio Arai; 敏夫新井; 裕輝真野; Hiroteru Mano
Original assignee: Nippon Antenna Co Ltd
Current assignee: Nippon Antenna Co Ltd
Priority date: 2017-04-25
Filing date: 2017-04-25
Publication date: 2018-11-22

Abstract

【課題】分布定数線路を１／４波長より短くして小型化しても電気的特性の劣化が少ないウィルキンソン回路とする。【解決手段】ウィルキンソン回路１において、入力端子Ｐ１と第１出力端子Ｐ２との間に接続された第１分布定数線路１０ａと、入力端子Ｐ１と第２出力端子Ｐ３との間に接続された第２分布定数線路１０ｂとは、１／４波長の電気長より短くされる。第１キャパシタＣｐと第２キャパシタＣｓは、入力端子Ｐ１と第１出力端子Ｐ２および第２出力端子Ｐ３との整合を１／４波長より短い電気長とされた第１分布定数線路１０ａおよび第２分布定数線路１０ｂにより取るためのキャパシタである。また、抵抗Ｒｓは第１出力端子Ｐ２と第２出力端子Ｐ３との間のアイソレーションをとるためのアイソレーション抵抗である。【選択図】図１

Description

本発明は、小型化することが可能な分配回路として用いられるウィルキンソン回路に関する。

ウィルキンソン回路は、３端子型高周波２分配器の代表的回路として従来から知られている。基本的なウィルキンソン回路１００の回路を図１３に示す。図１３に示すように、ウィルキンソン回路１００は、入力端子Ｐ１０１と第１出力端子Ｐ１０２との間に接続された分布定数線路１１０ａと、入力端子Ｐ１０１と第２出力端子Ｐ１０３との間に接続された分布定数線路１１０ｂと、第１出力端子Ｐ１０２と第２出力端子Ｐ１０３との間に接続された抵抗Ｒとから構成されている。２本の分布定数線路１１０ａおよび分布定数線路１１０ｂは１／４波長の電気長とされ、１波長の位相角を３６０°としたときの位相遅延量θは９０°となっている。ウィルキンソン回路１００は、入出力端子の全てが使用中心周波数で完全に整合し、出力端子間でアイソレーションを有する点が特徴となっている２分配回路である。ここで、入力端子Ｐ１０１、第１出力端子Ｐ１０２および第２出力端子Ｐ１０３のインピーダンスをＺｏとすると、分布定数線路１１０ａは入力端子Ｐ１０１と第１出力端子Ｐ１０２との間のインピーダンス整合が主たる目的であり所謂１／４波長のマッチング線路であるから、分布定数線路１１０ａの特性インピーダンスＺｃは√２・Ｚｏとなり、同様に、分布定数線路１１０ｂは入力端子Ｐ１０１と第２出力端子Ｐ１０３との間のインピーダンス整合のための１／４波長のマッチング線路であるから、分布定数線路１１０ｂの特性インピーダンスＺｃも√２・Ｚｏとなる。また、抵抗Ｒは第１出力端子Ｐ１０２と第２出力端子Ｐ１０３との間のアイソレーションをとるためのアイソレーション抵抗であり、抵抗Ｒの値は２Ｚｏとなる。

図１３に示すウィルキンソン回路１００において、使用中心周波数Ｆｏを１５０ＭＨｚとした時の入力端子Ｐ１０１からみたリターンロスの周波数特性を図１４に示す。図１４を参照すると、リターンロスは１５０ＭＨｚにおいて最大となり、周波数を低くしていくとリターンロスが低減していき約１２２．４７５ＭＨｚにおいて２０ｄＢのリターンロスが得られ、１００ＭＨｚでは約１５ｄＢのリターンロスとなる。また、１５０ＭＨｚから周波数を高くしていくと、リターンロスが低減していき約１７７．５２５ＭＨｚにおいて２０ｄＢのリターンロスが得られ、２００ＭＨｚでは約１５ｄＢのリターンロスとなる。リターンロスの２０ｄＢを基準としたときの入力端子Ｐ１０１からみた帯域はＦｏ±１８．３５％となるから比帯域は約３６．７％となる。
図１３に示すウィルキンソン回路１００において、使用中心周波数Ｆｏを１５０ＭＨｚとした時の出力端子Ｐ１０２（出力端子Ｐ１０３）からみたリターンロスの周波数特性を図１５に示す。図１５を参照すると、リターンロスは１５０ＭＨｚにおいて最大となり、周波数を低くしていくとリターンロスが低減していき、１００ＭＨｚでは約２９ｄＢのリターンロスが得られる。また、１５０ＭＨｚから周波数を高くしていくと、リターンロスが低減していき、２００ＭＨｚでは約２９ｄＢのリターンロスが得られる。リターンロスの２０ｄＢを基準としたときの出力端子Ｐ１０２（出力端子Ｐ１０３）からみたリターンロスの比帯域は、入力端子Ｐ１０１からみたリターンロスの比帯域を超えるようになる。

図１３に示すウィルキンソン回路１００において、使用中心周波数Ｆｏを１５０ＭＨｚとした時の第１の出力端子Ｐ１０２と第２の出力端子Ｐ１０３との間のアイソレーションの周波数特性を図１６に示す。図１６を参照すると、アイソレーションは１５０ＭＨｚにおいて最大となり、周波数を低くしていくとアイソレーションが低減していき約１２２．９１５ＭＨｚにおいて２０ｄＢのアイソレーションが得られ、１００ＭＨｚでは約１５ｄＢのアイソレーションとなる。また、１５０ＭＨｚから周波数を高くしていくと、アイソレーションが低減していき約１７７．０８５ＭＨｚにおいて２０ｄＢのアイソレーションが得られ、２００ＭＨｚでは約１５ｄＢのアイソレーションとなる。アイソレーションの２０ｄＢを基準としたときの帯域はＦｏ±１８．０６％となるから比帯域は約３６．１％となる。
図１３に示すウィルキンソン回路１００において、使用中心周波数Ｆｏを１５０ＭＨｚとした時の第１の出力端子Ｐ１０２および第２の出力端子Ｐ１０３における分配損失の周波数特性を図１７に示す。図１７を参照すると、分配損失は１５０ＭＨｚにおいて最小となり、約３．０１ｄＢの分配損失が得られる。周波数を低くしていくと分配損失が増加していき、１００ＭＨｚでは約３．１４ｄＢの分配損失となる。また、１５０ＭＨｚから周波数を高くしていくと、分配損失が増加していき、２００ＭＨｚでは約３．１４ｄＢの分配損失となる。

図１３に示す基本的なウィルキンソン回路１００では２本の分布定数線路１１０ａと分布定数線路１１０ｂとの占有面積が大きくなる。ウィルキンソン回路１００を小型化するには、２本の分布定数線路１１０ａ，１１０ｂを１／４波長より短くする短縮化が効果的である。しかし、２本の分布定数線路１１０ａ，１１０ｂは１／４波長のマッチング線路とされており、電気的には１／４波長分の位相遅延量が必要となる。非特許文献１に記載された小型化した従来のウィルキンソン回路の回路図を図１８に示す。

図１８に示す従来のウィルキンソン回路１２０は、入力端子Ｐ１２１と第１出力端子Ｐ１２２との間に接続された分布定数線路１２０ａと、入力端子Ｐ１２１と第２出力端子Ｐ１２３との間に接続された分布定数線路１２０ｂと、第１出力端子Ｐ１２２と第２出力端子Ｐ１２３との間に接続された抵抗Ｒとを備え、入力端子Ｐ１２１とアース間に接続されたキャパシタＣ１０１と、第１出力端子Ｐ１２２とアース間と第２出力端子Ｐ１２３とアース間にそれぞれ接続されたキャパシタＣ１０２とを備えている。２本の分布定数線路１２０ａおよび分布定数線路１２０ｂは１／４波長の電気長より短くされるが、入力端子Ｐ１２１、第１出力端子Ｐ１２２および第２出力端子Ｐ１２３のインピーダンスをＺｏとした時のインピーダンスＺｘは、√２・Ｚｏより高い線路となる。入力端子Ｐ１２１と第１出力端子Ｐ１２２および第２出力端子Ｐ１２３からの反射を０とし、第１出力端子Ｐ１２２と第２出力端子Ｐ１２３との間をアイソレーションするには、Ｃ１０２＝２Ｃ１０１の値とすると共に、Ｒ＝２Ｚｏとする。すなわち、１波長の位相角を３６０°として、分布定数線路１２０ａおよび分布定数線路１２０ｂの位相遅延量をθとし、使用中心周波数Ｆｏにおける角周波数をωｏとしたときのインピーダンスＺｘおよびキャパシタＣ１０１，Ｃ１０２は次式で与えられる。
Ｚｘ［Ω］＝√２・Ｚｏ／ｓｉｎθ ただし、（Ｚｘ＞Ｚｏ）（１００）
Ｃ１０１［Ｆ］＝√２ｃｏｓθ／ωｏＺｏ（１０１）
Ｃ１０２［Ｆ］＝ｃｏｓθ／√２ωｏＺｏ（１０２）
Ｒ［Ω］＝２Ｚｏ（１０３）

IEEE MICROWAVE AND WIRELESS COMPONENTS LETTERS,VOL12,NO.1,JANUARY 2002 P.6-P.8「Miniaturized Wilkinson Power Dividers Utilizing Capacitive Loading」

図１８に示す従来のウィルキンソン回路１２０をストリップラインで実現しようとする場合、上記した式１００ないし式１０３から、例えばＺｏ＝５０Ω、θ＝４５°のときにはＺｘ＝１００Ωとなる。一般的にプリント基板上のストリップラインを安定に形成できる線路の特性インピーダンスは概ね１００Ωであるから、ウィルキンソン回路１２０の分布定数線路１２０ａ，１２０ｂはθ＝４５°、すなわち１／８波長が、ウィルキンソン回路１２０における線路短縮の限界と言える。分布定数線路１２０ａ，１２０ｂの遅延位相量θを４５°、線路の特性インピーダンスＺｘを１００Ωとし、使用中心周波数Ｆｏを１５０ＭＨｚとした時のキャパシタＣ１０１は約２１．２２０７ｐＦ、キャパシタＣ１０２は約１０．６１０３ｐＦとなる。この定数とした場合のウィルキンソン回路１２０の電気特性を図１９ないし図２２に示す。

図１９は、ウィルキンソン回路１２０において、使用中心周波数Ｆｏを１５０ＭＨｚとした時の入力端子Ｐ１２１からみたリターンロスの周波数特性である。図１９を参照すると、リターンロスは１５０ＭＨｚにおいて最大となり、周波数を低くしていくとリターンロスが低減していき約１３３．５２５ＭＨｚにおいて２０ｄＢのリターンロスが得られ、１００ＭＨｚでは約１２ｄＢのリターンロスとなる。また、１５０ＭＨｚから周波数を高くしていくと、リターンロスが低減していき約１６３．７００ＭＨｚにおいて２０ｄＢのリターンロスが得られ、２００ＭＨｚでは約８ｄＢのリターンロスとなる。リターンロスの２０ｄＢを基準としたときの入力端子Ｐ１２１からみた帯域は低域側でＦｏ−１０．９８％、高域側でＦｏ＋９．１３％となるから比帯域は約２０．１１％となる。
図２０は、ウィルキンソン回路１２０において、使用中心周波数Ｆｏを１５０ＭＨｚとした時の出力端子Ｐ１２２（出力端子Ｐ１２３）からみたリターンロスの周波数特性である。図２０を参照すると、リターンロスは１５０ＭＨｚにおいて最大となり、周波数を低くしていくとリターンロスが低減していき、１００ＭＨｚでは約２７ｄＢのリターンロスが得られる。また、１５０ＭＨｚから周波数を高くしていくと、リターンロスが低減していき、２００ＭＨｚでは約１３ｄＢのリターンロスが得られる。リターンロスの２０ｄＢを基準としたときの出力端子Ｐ１２２（出力端子Ｐ１２３）からみた比帯域は、入力端子Ｐ１２１からみたリターンロスの比帯域を超えるようになる。

図２１は、ウィルキンソン回路１２０において、使用中心周波数Ｆｏを１５０ＭＨｚとした時の第１の出力端子Ｐ１２２と第２の出力端子Ｐ１２３との間のアイソレーションの周波数特性である。図２１を参照すると、アイソレーションは１５０ＭＨｚにおいて最大となり、周波数を低くしていくとアイソレーションが低減していき約１２９．８９６ＭＨｚにおいて２０ｄＢのアイソレーションが得られ、１００ＭＨｚでは約１２ｄＢのアイソレーションとなる。また、１５０ＭＨｚから周波数を高くしていくと、アイソレーションが低減していき約１７０．１６０ＭＨｚにおいて２０ｄＢのアイソレーションが得られ、２００ＭＨｚでは約１３ｄＢのアイソレーションとなる。アイソレーションの２０ｄＢを基準としたときの帯域は低域側でＦｏ−１３．４０％、高域側でＦｏ＋１３．４４％となるから比帯域は約２６．８４％となる。
図２２は、ウィルキンソン回路１２０において、使用中心周波数Ｆｏを１５０ＭＨｚとした時の第１の出力端子Ｐ１２２および第２の出力端子Ｐ１２３における分配損失の周波数特性である。図２２を参照すると、分配損失は１５０ＭＨｚにおいて最小となり、約３．０１ｄＢの分配損失が得られる。周波数を低くしていくと分配損失が増加していき、１００ＭＨｚでは約３．２６ｄＢの分配損失となる。また、１５０ＭＨｚから周波数を高くしていくと、分配損失が増加していき、２００ＭＨｚでは約３．７９ｄＢの分配損失となる。

上記したように、図１８に示すウィルキンソン回路１２０は、図１３に示す基本的なウィルキンソン回路１００に比べて入力端子からのリターンロスが約４５％縮小するようになると共に、アイソレーションの帯域も約２５％縮小し、分布定数線路を１／４波長より短くして小型化した従来のウィルキンソン回路１２０は、基本的なウィルキンソン回路１００に対する帯域幅劣化の度合いが大きくなるという問題点があった。
そこで、本発明は、分布定数線路を１／４波長より短くして小型化しても電気的特性の劣化が少ないウィルキンソン回路を提供することを目的としている。

本発明のウィルキンソン回路は、１／４波長より短い電気長とされると共に所定の特性インピーダンスとされ、入力端子と第１出力端子との間に接続された第１分布定数線路と、１／４波長より短い電気長とされると共に所定の特性インピーダンスとされ、前記入力端子と第２出力端子との間に接続された第２分布定数線路と、前記入力端子とアース間に接続された第１キャパシタと、前記第１出力端子と前記第２出力端子との間に接続された抵抗および第２キャパシタとを備え、前記抵抗は、前記第１出力端子と前記第２出力端子とをアイソレーションする抵抗であり、前記第１キャパシタおよび前記第２キャパシタは、１／４波長より短い電気長とされた前記第１分布定数線路および前記第２定数線路により前記入力端子と前記第１出力端子および前記第２出力端子とを整合させるキャパシタであることを最も主要な特徴としている。

本発明のウィルキンソン回路は、第１分布定数線路および第２分布定数線路を、１／４波長より短い電気長としたことから小型化することができる。また、入力端子とアース間に接続された第１キャパシタと、第１出力端子と第２出力端子との間に接続された第２キャパシタとが、１／４波長より短い電気長とされた第１分布定数線路および第２定数線路により入力端子と第１出力端子および第２出力端子とを整合させるキャパシタであることから、小型化しても電気的特性の劣化が少ないウィルキンソン回路とすることができる。

本発明の第１実施例のウィルキンソン回路の回路図である。本発明の第１実施例のウィルキンソン回路のリターンロスの周波数特性を示す図である。本発明の第１実施例のウィルキンソン回路の他のリターンロスの周波数特性を示す図である。本発明の第１実施例のウィルキンソン回路のアイソレーションの周波数特性を示す図である。本発明の第１実施例のウィルキンソン回路の分配損失の周波数特性を示す図である。本発明の第１実施例のウィルキンソン回路の変形例の回路図である。本発明の第１実施例のウィルキンソン回路の他の変形例の回路図である。本発明の第２実施例のウィルキンソン回路の回路図である。本発明の第２実施例のウィルキンソン回路のリターンロスの周波数特性を示す図である。本発明の第２実施例のウィルキンソン回路の他のリターンロスの周波数特性を示す図である。本発明の第２実施例のウィルキンソン回路のアイソレーションの周波数特性を示す図である。本発明の第２実施例のウィルキンソン回路の分配損失の周波数特性を示す図である。基本的なウィルキンソン回路の回路図である。基本的なウィルキンソン回路のリターンロスの周波数特性を示す図である。基本的なウィルキンソン回路の他のリターンロスの周波数特性を示す図である。基本的なウィルキンソン回路のアイソレーションの周波数特性を示す図である。基本的なウィルキンソン回路の分配損失の周波数特性を示す図である。従来のウィルキンソン回路の回路図である。従来のウィルキンソン回路のリターンロスの周波数特性を示す図である。従来のウィルキンソン回路の他のリターンロスの周波数特性を示す図である。従来のウィルキンソン回路のアイソレーションの周波数特性を示す図である。従来のウィルキンソン回路の分配損失の周波数特性を示す図である。

＜第１実施例＞
本発明の第１実施例のウィルキンソン回路１の回路図を図１に示す。図１に示す第１実施例のウィルキンソン回路１は、入力端子Ｐ１と第１出力端子Ｐ２との間に接続された第１分布定数線路１０ａと、入力端子Ｐ１と第２出力端子Ｐ３との間に接続された第２分布定数線路１０ｂと、第１出力端子Ｐ２と第２出力端子Ｐ３との間に接続された抵抗Ｒｓと第２キャパシタＣｓとの直列回路を備え、入力端子Ｐ１とアース間に第１キャパシタＣｐが接続されている。２本の第１分布定数線路１０ａおよび第２分布定数線路１０ｂは１／４波長の電気長より短くされ、入力端子Ｐ１、第１出力端子Ｐ２および第２出力端子Ｐ３のインピーダンスをＺｏとした時のインピーダンスＺｗは、√２・Ｚｏより高い線路となる。抵抗Ｒｓは第１出力端子Ｐ２と第２出力端子Ｐ３との間のアイソレーションをとるためのアイソレーション抵抗である。また、第１キャパシタＣｐと第２キャパシタＣｓは、入力端子Ｐ１と第１出力端子Ｐ２および第２出力端子Ｐ３との整合を１／４波長より短い電気長とされた第１分布定数線路１０ａおよび第２分布定数線路１０ｂにより取るためのキャパシタである。

１波長の位相角を３６０°として、第１分布定数線路１０ａおよび第２分布定数線路１０ｂの位相遅延量をθとし、使用中心周波数Ｆｏにおける角周波数をωｏとしたときのインピーダンスをＺｗとした時に、入力端子Ｐ１側のインピーダンス２Ｚｏを第１出力端子Ｐ２（第３出力端子Ｐ３）側のインピーダンスＺｏに、１／４波長より短い電気長とされた第１分布定数線路１０ａ（第２分布定数線路１０ｂ）により整合させる条件で解くと、第１キャパシタＣｐ、第２キャパシタＣｓおよび抵抗Ｒｓは次式で与えられる。
Ｚｗ［Ω］＝Ｚｏ√（１＋ｃｏｓｅｃ²θ）ただし（Ｚｗ＞Ｚｏ）（１）
θ［°］＝ｓｉｎ^-1｛Ｚｏ／√（Ｚｗ²−Ｚｏ²）｝
ただし（０°＜θ＜９０°）（２）
Ｃｐ［Ｆ］＝［ｓｉｎ（２θ）｛（Ｚｗ／Ｚｏ）−（Ｚｏ／Ｚｗ）｝］
／［ωｏ・Ｚｏ｛（Ｚｗ・ｓｉｎθ／Ｚｏ）²＋ｃｏｓ²θ｝］（３）
Ｒｓ［Ω］＝（Ｚｗ・ｓｉｎθ）²／Ｚｏ（４）
Ｃｓ［Ｆ］＝１／｛ωｏ・Ｚｗ・ｓｉｎ（２θ）−Ｃｐ（Ｚｗ・ωｏ・ｓｉｎθ）²｝（５）

一例として、使用中心周波数Ｆｏを１５０ＭＨｚ、Ｚｏを５０Ω、第１分布定数線路１０ａおよび第２分布定数線路１０ｂの特性インピーダンスＺｗを１００Ωとしたときの位相遅延量θを上記（２）式から求めると、約３５．２６４４３°となり、図１３に示す基本的なウィルキンソン回路１００および図１８に示す従来のウィルキンソン回路１２０に比べて第１分布定数線路１０ａおよび第２分布定数線路１０ｂの長さが短くなり、より小型化が可能となる。使用中心周波数Ｆｏを１５０ＭＨｚとしたときの第１キャパシタＣｐと第２キャパシタＣｓおよび抵抗Ｒｓの電気定数を上記（３）式ないし（５）式から求めると、第１キャパシタＣｐは約１５．００５３ｐＦとなり、抵抗Ｒｓは約６６．６６６７Ω、第２キャパシタＣｓは約２２．５０７９ｐＦとなる。使用中心周波数Ｆｏを１５０ＭＨｚとし、上記した電気定数としたときの第１実施例のウィルキンソン回路１の電気特性を図２ないし図５に示す。

図２は、第１実施例のウィルキンソン回路１において、使用中心周波数Ｆｏを１５０ＭＨｚとした時の入力端子Ｐ１からみたリターンロスの周波数特性である。図２を参照すると、リターンロスは１５０ＭＨｚにおいて最大となり、周波数を低くしていくとリターンロスが低減していき約１２５．８８２ＭＨｚにおいて２０ｄＢのリターンロスが得られ、１００ＭＨｚでは約１５ｄＢのリターンロスとなる。また、１５０ＭＨｚから周波数を高くしていくと、リターンロスが低減していき約１７１．４１５ＭＨｚにおいて２０ｄＢのリターンロスが得られ、２００ＭＨｚでは約１２ｄＢのリターンロスとなる。リターンロスの２０ｄＢを基準としたときの入力端子Ｐ１からみた帯域は低域側でＦｏ−１６．０８％、高域側でＦｏ＋１４．２８％となるから比帯域は約３０．３６％の広帯域となる。
図３は、第１実施例のウィルキンソン回路１において、使用中心周波数Ｆｏを１５０ＭＨｚとした時の出力端子Ｐ２（第２出力端子Ｐ３）からみたリターンロスの周波数特性である。図３を参照すると、リターンロスは１５０ＭＨｚにおいて最大となり、周波数を低くしていくとリターンロスが低減していき、１００ＭＨｚでは約１７ｄＢのリターンロスが得られる。また、１５０ＭＨｚから周波数を高くしていくと、リターンロスが低減していき、２００ＭＨｚでは約２０ｄＢのリターンロスが得られる。リターンロスの２０ｄＢを基準としたときの第１出力端子Ｐ２（第２出力端子Ｐ３）からみた比帯域は、入力端子Ｐ１からみたリターンロスの比帯域を超えるようになる。

図４は、第１実施例のウィルキンソン回路１において、使用中心周波数Ｆｏを１５０ＭＨｚとした時の第１出力端子Ｐ２と第２出力端子Ｐ３との間のアイソレーションの周波数特性である。図４を参照すると、アイソレーションは１５０ＭＨｚにおいて最大となり、周波数を低くしていくとアイソレーションが低減していき約１１９．７５５ＭＨｚにおいて２０ｄＢのアイソレーションが得られ、１００ＭＨｚでは約１４ｄＢのアイソレーションとなる。また、１５０ＭＨｚから周波数を高くしていくと、アイソレーションが低減していき約１８２．３３６ＭＨｚにおいて２０ｄＢのアイソレーションが得られ、２００ＭＨｚでは約１６ｄＢのアイソレーションとなる。アイソレーションの２０ｄＢを基準としたときの帯域は低域側でＦｏ−２０．１６％、高域側でＦｏ＋２１．５６％となるから比帯域は約４１．７２％となる。
図５は、第１実施例のウィルキンソン回路１において、使用中心周波数Ｆｏを１５０ＭＨｚとした時の第１出力端子Ｐ２および第２出力端子Ｐ３における分配損失の周波数特性である。図５を参照すると、分配損失は１５０ＭＨｚにおいて最小となり、約３．０１ｄＢの分配損失が得られる。周波数を低くしていくと分配損失が増加していき、１００ＭＨｚでは約３．１７ｄＢの分配損失となる。また、１５０ＭＨｚから周波数を高くしていくと、分配損失が増加していき、２００ＭＨｚでは約３．２７ｄＢの分配損失となる。

上記したように、第１実施例のウィルキンソン回路１においては、基本的なウィルキンソン回路１００と比較して、入力端子Ｐ１からのリターンロスの帯域は約１７％縮小しているが、アイソレーションの帯域は逆に約１５％拡大しており、第１実施例のウィルキンソン回路１は図１３に示す基本的なウィルキンソン回路１００に対する劣化の度合いが僅かであることがわかる。また、従来の小型化したウィルキンソン回路１２０との比較では、入力端子Ｐ１からのリターンロスの帯域は約５０％拡大し、アイソレーションの帯域も約５５％拡大しており、第１実施例のウィルキンソン回路１は図１８に示す従来のウィルキンソン回路１２０より広帯域な特性となっていることが分かる。
本発明の第１実施例のウィルキンソン回路１では、第１分布定数線路１０ａおよび第２分布定数線路１０ｂを上記した例より短くしても良好に動作するウィルキンソン回路とすることができ、小型化しても電気的特性の劣化が少ないウィルキンソン回路とすることができる。

本発明の第１実施例のウィルキンソン回路１において、直列接続された抵抗Ｒｓと第２キャパシタＣｓとは集中定数素子であることから、分割することが可能である。図６に第１実施例のウィルキンソン回路１において、抵抗Ｒｓを分割した変形例のウィルキンソン回路２の回路図を示し、図７に第１実施例のウィルキンソン回路１において、キャパシタＣｓを分割した他の変形例のウィルキンソン回路３の回路図を示す。
図６に示す変形例の第１実施例のウィルキンソン回路２は、第１実施例のウィルキンソン回路１において、抵抗Ｒｓを第１抵抗Ｒｓ１と第２抵抗Ｒｓ２とに２分割して、第２キャパシタＣｓの両側に直列に接続している。すなわち、変形例のウィルキンソン回路２では、第１出力端子Ｐ２と第２出力端子Ｐ３との間に第１抵抗Ｒｓ１−第２キャパシタＣｓ−第２抵抗Ｒｓ２からなる直列回路が接続されている。他の構成は、第１実施例のウィルキンソン回路１と同様とされている。抵抗値は、Ｒｓ＝Ｒｓ１＋Ｒｓ２とされ、例えば、第１抵抗Ｒｓ１と第２抵抗Ｒｓ２との抵抗値は、抵抗Ｒｓの抵抗値を１／２とした抵抗値とされる。
第１実施例の変形例のウィルキンソン回路２では、３つの集中定数の第１抵抗Ｒｓ１−第１キャパシタＣｓ−第２抵抗Ｒｓ２からなる直列回路とされることから、第１出力端子Ｐ２と第２出力端子Ｐ３間の距離が離れていても構成可能となり、設計時の自由度を大きくすることができる。さらに、抵抗Ｒｓが２分割されることから、抵抗Ｒｓ全体の耐電力を容易に増加させることが可能となる。第１実施例の変形例のウィルキンソン回路２においても、第１分布定数線路１０ａおよび第２分布定数線路１０ｂを充分短くした際に良好に動作するウィルキンソン回路とすることができ、小型化しても電気的特性の劣化が少ないウィルキンソン回路とすることができる。

また、図７に示す第１実施例の他の変形例のウィルキンソン回路３は、第１実施例のウィルキンソン回路１において、第２キャパシタＣｓを第３キャパシタＣｓ１と第４キャパシタＣｓ２とに２分割して、抵抗Ｒｓの両側に直列に接続している。すなわち、第１実施例の他の変形例のウィルキンソン回路３では、第１出力端子Ｐ２と第２出力端子Ｐ３との間に第３キャパシタＣｓ１−抵抗Ｒｓ−第４キャパシタＣｓ２からなる直列回路が接続されている。他の構成は、第１実施例のウィルキンソン回路１と同様とされている。容量値は、Ｃｓ＝Ｃｓ１・Ｃｓ２／（Ｃｓ１＋Ｃｓ２）とされ、例えば、第３キャパシタＣｓ１と第４キャパシタＣｓ２との容量値は、第２キャパシタＣｓの容量値を２倍とした容量値とされる。
第１実施例の他の変形例のウィルキンソン回路３では、３つの集中定数の第３キャパシタＣｓ１−抵抗Ｒｓ−第４キャパシタＣｓ２からなる直列回路とされることから、第１出力端子Ｐ２と第２出力端子Ｐ３間の距離が離れていても構成可能となり、設計時の自由度を大きくすることができる。第１実施例の他の変形例のウィルキンソン回路３においても、第１分布定数線路１０ａおよび第２分布定数線路１０ｂを充分短くした際に良好に動作するウィルキンソン回路とすることができ、小型化しても電気的特性の劣化が少ないウィルキンソン回路とすることができる。

＜第２実施例＞
本発明の第２実施例のウィルキンソン回路４の回路図を図８に示す。図８に示す第２実施例のウィルキンソン回路４は、入力端子Ｐ１と第１出力端子Ｐ２との間に接続された第１分布定数線路４０ａと、入力端子Ｐ１と第２出力端子Ｐ３との間に接続された第２分布定数線路４０ｂと、第１出力端子Ｐ２と第２出力端子Ｐ３との間に接続された抵抗Ｒｄと第５キャパシタＣｄとの並列回路を備え、入力端子Ｐ１とアース間に第１キャパシタＣｐが接続されている。２本の第１分布定数線路４０ａおよび第２分布定数線路４０ｂは１／４波長の電気長より短くされ、入力端子Ｐ１、第１出力端子Ｐ２および第２出力端子Ｐ３のインピーダンスをＺｏとした時のインピーダンスＺｗは、√２・Ｚｏより高い線路となる。抵抗Ｒｄは第１出力端子Ｐ２と第２出力端子Ｐ３との間のアイソレーションをとるためのアイソレーション抵抗である。また、第１キャパシタＣｐと第５キャパシタＣｄは、入力端子Ｐ１と第１出力端子Ｐ２および第２出力端子Ｐ３との整合を１／４波長より短い電気長とされた第１分布定数線路４０ａおよび第２分布定数線路４０ｂにより取るためのキャパシタである。

１波長の位相角を３６０°として、第１分布定数線路４０ａおよび第２分布定数線路４０ｂの位相遅延量θと、使用中心周波数Ｆｏにおける角周波数をωｏとしたときのインピーダンスＺｗと、第１キャパシタＣｐとは、上記（１）（２）（３）式で与えられ、第１実施例のウィルキンソン回路１の第１出力端子Ｐ２とび第２出力端子Ｐ３との間のインピーダンスが、第２実施例のウィルキンソン回路４の第１出力端子Ｐ２と第２出力端子Ｐ３との間のインピーダンスと等しいとして解くと、第５キャパシタＣｄおよび抵抗Ｒｄは次式で与えられる。
Ｒｄ［Ω］＝２・Ｚｏ（６）
Ｃｄ［Ｆ］＝Ｃｐ／２（７）
一例として、使用中心周波数Ｆｏを１５０ＭＨｚ、Ｚｏを５０Ω、第１分布定数線路４０ａおよび第２分布定数線路４０ｂの特性インピーダンスＺｗを１００Ωとしたときの位相遅延量θは、約３５．２６４４３°となり、使用中心周波数を１５０ＭＨｚとしたときの第１キャパシタＣｐは約１５．００５３ｐＦであり、第１実施例のウィルキンソン回路１と同様となる。また、上記（６）（７）式から抵抗Ｒｄは１００Ω、第５キャパシタＣｄは約７．５０２６ｐＦとなる。使用中心周波数Ｆｏを１５０ＭＨｚとし、上記した電気定数としたときの第２実施例のウィルキンソン回路４の電気特性を図９ないし図１２に示す。

図９は、第２実施例のウィルキンソン回路４において、使用中心周波数Ｆｏを１５０ＭＨｚとした時の入力端子Ｐ１からみたリターンロスの周波数特性である。図９を参照すると、リターンロスは１５０ＭＨｚにおいて最大となり、周波数を低くしていくとリターンロスが低減していき約１２５．８８２ＭＨｚにおいて２０ｄＢのリターンロスが得られ、１００ＭＨｚでは約１５ｄＢのリターンロスとなる。また、１５０ＭＨｚから周波数を高くしていくと、リターンロスが低減していき約１７１．４１５ＭＨｚにおいて２０ｄＢのリターンロスが得られ、２００ＭＨｚでは約１２ｄＢのリターンロスとなる。このリターンロスの周波数特性は第１実施例のウィルキンソン回路１と同様であり、２０ｄＢを基準としたときの入力端子Ｐ１からみた帯域は低域側でＦｏ−１６．０８％、高域側でＦｏ＋１４．２８％となって比帯域は約３０．３６％の広帯域となる。
図１０は、第２実施例のウィルキンソン回路４において、使用中心周波数Ｆｏを１５０ＭＨｚとした時の出力端子Ｐ２（第２出力端子Ｐ３）からみたリターンロスの周波数特性である。図１０を参照すると、リターンロスは１５０ＭＨｚにおいて最大となり、周波数を低くしていくとリターンロスが低減していき、１００ＭＨｚでは約２０ｄＢのリターンロスが得られる。また、１５０ＭＨｚから周波数を高くしていくと、リターンロスが低減していき、２００ＭＨｚでは約２８ｄＢのリターンロスが得られる。リターンロスの２０ｄＢを基準としたときの第１出力端子Ｐ２（第２出力端子Ｐ３）からみた比帯域は、入力端子Ｐ１からみたリターンロスの比帯域を超えるようになる。

図１１は、第２実施例のウィルキンソン回路４において、使用中心周波数Ｆｏを１５０ＭＨｚとした時の第１出力端子Ｐ２と第２出力端子Ｐ３との間のアイソレーションの周波数特性である。図１１を参照すると、アイソレーションは１５０ＭＨｚにおいて最大となり、周波数を低くしていくとアイソレーションが低減していき約１２９．２２６ＭＨｚにおいて２０ｄＢのアイソレーションが得られ、１００ＭＨｚでは約１２ｄＢのアイソレーションとなる。また、１５０ＭＨｚから周波数を高くしていくと、アイソレーションが低減していき約１７１．０７１ＭＨｚにおいて２０ｄＢのアイソレーションが得られ、２００ＭＨｚでは約１３ｄＢのアイソレーションとなる。アイソレーションの２０ｄＢを基準としたときの帯域は低域側でＦｏ−１３．８５％、高域側でＦｏ＋１４．０５％となるから比帯域は約２７．９０％となる。
図１２は、第２実施例のウィルキンソン回路４において、使用中心周波数Ｆｏを１５０ＭＨｚとした時の第１出力端子Ｐ２および第２出力端子Ｐ３における分配損失の周波数特性である。図１２を参照すると、分配損失は１５０ＭＨｚにおいて最小となり、約３．０１ｄＢの分配損失が得られる。周波数を低くしていくと分配損失が増加していき、１００ＭＨｚでは約３．１７ｄＢの分配損失となる。また、１５０ＭＨｚから周波数を高くしていくと、分配損失が増加していき、２００ＭＨｚでは約３．２７ｄＢの分配損失となる。この分配損失の周波数特性は、第１実施例のウィルキンソン回路１と同様となる。

上記したように、第２実施例のウィルキンソン回路４においては、基本的なウィルキンソン回路１００と比較して、入力端子Ｐ１からのリターンロスの帯域は約１７％縮小しており、アイソレーションの帯域も約２３％縮小しているが、基本的なウィルキンソン回路１００に対する劣化の度合いが小さいことがわかる。また、従来の小型化したウィルキンソン回路１２０との比較では、入力端子Ｐ１からのリターンロスの帯域は約５０％拡大し、アイソレーションの帯域も約４％拡大しており、第２実施例のウィルキンソン回路４は図１８に示す従来のウィルキンソン回路１２０より広帯域な特性となっていることが分かる。
そして、本発明の第２実施例のウィルキンソン回路４では、第１実施例のウィルキンソン回路１と同様に第１分布定数線路４０ａおよび第２分布定数線路４０ｂを上記した例より短くしても良好に動作するウィルキンソン回路とすることができ、小型化しても電気的特性の劣化が少ないウィルキンソン回路とすることができる。

以上説明した本発明の第１実施例にかかるウィルキンソン回路においては、抵抗やキャパシタの分割数は、２分割に限らずさらに分割数を増やすことも可能である。
以上説明した本発明の第２実施例にかかるウィルキンソン回路においては、抵抗ＲｄとキャパシタＣｄが並列に接続されていることから、第１出力端子Ｐ２と第２出力端子Ｐ３間の距離が第１実施例のウィルキンソン回路より短くすることができるので、占有面積をより縮小でき、更なる小型化が可能となる。

１〜４ウィルキンソン回路、１０ａ第１分布定数線路、１０ｂ第２分布定数線路、４０ａ第１分布定数線路、４０ｂ第２分布定数線路、Ｐ１入力端子、Ｐ２第１出力端子、Ｐ３第２出力端子、１００ウィルキンソン回路、１１０ａ分布定数線路、１１０ｂ分布定数線路、Ｐ１０１入力端子、Ｐ１０２第１出力端子、Ｐ１０３第２出力端子、１２０ウィルキンソン回路、１２０ａ分布定数線路、１２０ｂ分布定数線路、Ｐ１２１入力端子、Ｐ１２２第１出力端子、Ｐ１２３第２出力端子

Claims

１／４波長より短い電気長とされると共に所定の特性インピーダンスとされ、入力端子と第１出力端子との間に接続された第１分布定数線路と、
１／４波長より短い電気長とされると共に所定の特性インピーダンスとされ、前記入力端子と第２出力端子との間に接続された第２分布定数線路と、
前記入力端子とアース間に接続された第１キャパシタと、
前記第１出力端子と前記第２出力端子との間に接続された抵抗および第２キャパシタとを備え、
前記抵抗は、前記第１出力端子と前記第２出力端子とをアイソレーションする抵抗であり、前記第１キャパシタおよび前記第２キャパシタは、１／４波長より短い電気長とされた前記第１分布定数線路および前記第２定数線路により前記入力端子と前記第１出力端子および前記第２出力端子とを整合させるキャパシタであることを特徴とするウィルキンソン回路。
前記抵抗および前記第２キャパシタとが直列接続されて前記第１出力端子と前記第２出力端子との間に接続されることを特徴とする請求項１に記載のウィルキンソン回路。
前記抵抗および前記第２キャパシタとが並列接続されて前記第１出力端子と前記第２出力端子との間に接続されることを特徴とする請求項１に記載のウィルキンソン回路。
抵抗値が略１／２とされて２分割された前記抵抗が、前記第２キャパシタの両側に直列接続されて前記第１出力端子と前記第２出力端子との間に接続されることを特徴とする請求項２に記載のウィルキンソン回路。
容量値が略２倍とされて２分割された前記第２キャパシタが、前記抵抗の両側に直列接続されて前記第１出力端子と前記第２出力端子との間に接続されることを特徴とする請求項２に記載のウィルキンソン回路。