JPWO2015029486A1 - 高周波電力増幅器 - Google Patents

Abstract

分配線路２，４における分配端子３と分配端子の間に同調線路１３を接続するとともに、合成線路１０，１１における合成端子７と合成端子９の間に同調線路１４を接続するように構成する。これにより、２つの増幅素子６，８の特性差に伴って発生する不均一な電圧分布を解消することができる。

Description

この発明は、主として、ＶＨＦ帯、ＵＨＦ帯、マイクロ波帯、およびミリ波帯で使用される高周波電力増幅器に関するものである。

以下の特許文献１には、入力信号を２つに分配して、２つの分配信号を出力する分配線路と、分配線路から出力された一方の分配信号を増幅する第１のＦＥＴと、分配線路から出力された他方の分配信号を増幅する第２のＦＥＴと、第１のＦＥＴにより増幅された分配信号と第２のＦＥＴにより増幅された分配信号とを合成し、２つの分配信号の合成信号を出力する合成線路とから構成されている高周波電力増幅器が開示されている。
この高周波電力増幅器では、２つのＦＥＴの平衡動作を実現するために、コンデンサと抵抗が並列に接続されている並列回路が、第１のＦＥＴの入力端子と第２のＦＥＴの入力端子との間と、第１のＦＥＴの出力端子と第２のＦＥＴの出力端子との間にそれぞれ接続されている。

特開平６-３３４０５４号公報（段落番号［０００６］、図１）

従来の高周波電力増幅器は以上のように構成されているので、動作周波数が高い場合、コンデンサの良好な特性を得ることが困難であり、２つのＦＥＴの平衡動作を実現することができないことがある。一方、動作周波数が低い場合、静電容量が大きなコンデンサを実装する必要がある課題があった。また、コンデンサを実装するため、実装コストの増加等も生じる課題があった。

この発明は上記のような課題を解決するためになされたもので、良好な特性を有するコンデンサや、静電容量が大きなコンデンサを実装することなく、２つの増幅素子の特性差に伴って発生する不均一な電圧分布を解消することができる高周波電力増幅器を得ることを目的とする。

この発明に係る高周波電力増幅器は、入力端子から入力された信号を２つに分配して、第１の分配端子から一方の分配信号を出力するとともに、第２の分配端子から他方の分配信号を出力する分配線路と、分配線路の第１の分配端子から出力された分配信号を増幅する第１の増幅素子と、分配線路の第２の分配端子から出力された分配信号を増幅する第２の増幅素子と、第１の増幅素子により増幅された分配信号と第２の増幅素子により増幅された分配信号とを合成し、２つの分配信号の合成信号を出力端子に出力する合成線路とを設け、分配線路における第１及び第２の分配端子間、第１及び第２の増幅素子により増幅された分配信号を入力する合成線路における第１及び第２の合成端子間のうち、少なくとも一方の端子間に、当該端子間に生じている不均一な電圧分布を解消する同調線路を接続するようにしたものである。

この発明によれば、分配線路における第１及び第２の分配端子間、合成線路における第１及び第２の合成端子間のうち、少なくとも一方の端子間に、当該端子間に生じている不均一な電圧分布を解消する同調線路を接続するように構成したので、良好な特性を有するコンデンサや、静電容量が大きなコンデンサを実装することなく、２つの増幅素子の特性差に伴って発生する不均一な電圧分布を解消することができる効果がある。

この発明の実施の形態１による高周波電力増幅器を示す構成図である。 この発明の実施の形態１による高周波電力増幅器の一例を示す模式図である。 図１の高周波電力増幅器を誘電体基板上に金属パターンのマイクロストリップラインで実現した場合の回路パターンを示す模式図である。 この発明の実施の形態１による高周波電力増幅器の増幅素子６，８を示す構成図である。 １つの増幅素子の製作誤差ｘに対する出力電力及び電力付加効率の特性を示す説明図である。 この発明の実施の形態２による高周波電力増幅器を示す構成図である。 図６の高周波電力増幅器を誘電体基板上に金属パターンのマイクロストリップラインで実現した場合の回路パターンを示す模式図である。 １つの増幅素子の製作誤差ｘに対する出力電力及び電力付加効率の特性を示す説明図である。 この発明の実施の形態３による高周波電力増幅器を示す構成図である。 図９の高周波電力増幅器を誘電体基板上に金属パターンのマイクロストリップラインで実現した場合の回路パターンを示す模式図である。 この発明の実施の形態４による高周波電力増幅器を示す構成図である。 １／２倍波同相モードにおける１つの増幅素子の周辺の等価回路である。 １／２倍波逆相モードにおける１つの増幅素子の周辺の等価回路である。 基本波逆相モードにおける１つの増幅素子の周辺の等価回路である。 基本波同相モードにおける１つの増幅素子の周辺の等価回路である。 図１５の高周波電力増幅器の伝送線路の部分を誘電体基板上に金属パターンによって形成し、発振抑制用抵抗を誘電体基板上の薄膜抵抗によって実現した場合の回路パターンを示す模式図である。 １つの増幅素子の製作誤差ｘに対する出力電力及び電力付加効率の特性を示す説明図である。 この発明の実施の形態１，４における小信号利得の周波数特性を示す説明図である。 この発明の実施の形態４による簡易型の高周波電力増幅器を示す構成図である。 この発明の実施の形態４による他の高周波電力増幅器を示す構成図である。 この発明の実施の形態５による高周波電力増幅器を示す構成図である。

以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面に従って説明する。
実施の形態１．
図１はこの発明の実施の形態１による高周波電力増幅器を示す構成図である。
図１において、入力端子１は増幅対象の信号を入力する端子である。
分配線路２は一端が入力端子１と接続され、他端が分配端子３（第１の分配端子）と接続されている線路であり、分配線路２はインピーダンスがＺ_０ｉで、入力端子１から入力された信号の基本波で４分の１波長（＝λ_０／４）の長さを有している。
分配線路４は一端が入力端子１と接続され、他端が分配端子５（第２の分配端子）と接続されている線路であり、分配線路４はインピーダンスがＺ_０ｉで、入力端子１から入力された信号の基本波で４分の１波長（＝λ_０／４）の長さを有している。
なお、分配線路２と分配線路４のインピーダンスはＺ_０ｉで同一であるため、入力端子１から入力された信号は、２つに均等に分配され、一方の分配信号は分配端子３に出力され、他方の分配信号は分配端子３に出力される。
図１の例では、分配線路２と分配線路４が別々に設けられているが、１本の線路で分配線路２，４が形成され、１本の線路の中間点に入力端子１が接続されていてもよい。

増幅素子６は例えばＦＥＴなどから構成されており、分配線路２から分配端子３に出力された信号（分配信号）を入力し、その分配信号を増幅して、増幅後の分配信号を合成端子７（第１の合成端子）に出力する。なお、増幅素子６は第１の増幅素子を構成している。
増幅素子８は例えばＦＥＴなどから構成されており、分配線路４から分配端子５に出力された信号（分配信号）を入力し、その分配信号を増幅して、増幅後の分配信号を合成端子９（第２の合成端子）に出力する。なお、増幅素子８は第２の増幅素子を構成している。

合成線路１０は一端が合成端子７と接続され、他端が出力端子１２と接続されている線路であり、合成線路１０はインピーダンスがＺ_０ｏで、入力端子１から入力された信号の基本波で４分の１波長（＝λ_０／４）の長さを有している。
合成線路１１は一端が合成端子９と接続され、他端が出力端子１２と接続されている線路であり、合成線路１１はインピーダンスがＺ_０ｏで、入力端子１から入力された信号の基本波で４分の１波長（＝λ_０／４）の長さを有している。
出力端子１２は合成線路１０から出力された信号と合成線路１１から出力された信号との合成信号を出力する端子である。
図１の例では、合成線路１０と合成線路１１が別々に設けられているが、１本の線路で合成線路１０，１１が形成され、１本の線路の中間点に出力端子１２が接続されていてもよい。

同調線路１３は分配端子３と分配端子５の間に接続されており、同調線路１３はインピーダンスがＺ_０ｉｓで、入力端子１から入力された信号の基本波で１波長（＝λ_０）の長さを有している。ここでは、同調線路１３が１波長（＝λ_０）の長さを有している例を説明するが、同調線路１３の長さは１波長に限るものではなく、ｎ波長（ｎは自然数）であればよい。
同調線路１４は合成端子７と合成端子９の間に接続されており、同調線路１４はインピーダンスがＺ_０ｏｓで、入力端子１から入力された信号の基本波で１波長（＝λ_０）の長さを有している。ここでは、同調線路１４が１波長（＝λ_０）の長さを有している例を説明するが、同調線路１４の長さは１波長に限るものではなく、ｎ波長（ｎは自然数）であればよい。
図１の例では、同調線路１３と同調線路１４の双方を実装しているが、同調線路１３又は同調線路１４の少なくとも一方が実装されていればよく、増幅素子６と増幅素子８の特性差に伴って発生する不均一な電圧分布を解消することができる。

図２はこの発明の実施の形態１による高周波電力増幅器の一例を示す模式図である。
図２の例では、入力端子１、分配線路２，４、分配端子３，５及び同調線路１３が誘電体基板上に金属パターンによって実現されており、入力端子１、分配線路２，４、分配端子３，５及び同調線路１３を実装している分配器用誘電体基板２１が示されている。
また、合成端子７，９、合成線路１０，１１、出力端子１２及び同調線路１４が誘電体基板上に金属パターンによって実現されており、合成端子７，９、合成線路１０，１１、出力端子１２及び同調線路１４を実装している合成器用誘電体基板２２が示されている。
また、分配器用誘電体基板２１と増幅素子６，８の間は金属ワイヤ２３，２４で接続され、増幅素子６，８と合成器用誘電体基板２２の間は金属ワイヤ２５，２６で接続されている。

図２の例では、分配線路２と分配線路４が１本の線路で形成されており、１本の線路の中間点に入力端子１が接続されている。
また、図２の例では、合成線路１０と合成線路１１が１本の線路で形成されており、１本の線路の中間点に出力端子１２が接続されている。
なお、図２では、同調線路１３，１４が誘電体基板上に金属パターンで実現されている例を示しているが、同調線路１３，１４の一部が金属ワイヤ等で実現されていてもよい。

図３は図１の高周波電力増幅器を誘電体基板上に金属パターンのマイクロストリップラインで実現した場合の回路パターンを示す模式図である。
図３に示すように、回路規模の制約上、入力端子１に対して、分配線路２，４や合成線路１０，１１の一部が、信号の進行方向に対して、垂直になるように配置されることがある。
上記の特許文献１に開示されている高周波電力増幅器では、２つのＦＥＴの平衡動作を実現するために、コンデンサと抵抗が並列に接続されている並列回路を接続するが、入力端子１に対して、分配線路２，４や合成線路１０，１１の一部が、信号の進行方向に対して、垂直になるように配置される場合、その並列回路の２つの接続点は、空間的な距離が大きくなるため、その並列回路を接続することが困難な場合がある。
しかし、この実施の形態１では、１波長（＝λ_０／４）の長さを有する同調線路１３，１４を接続するものであるため、２つの分配端子３，５間や、２つの合成端子７，９間が空間的に離れていても、容易に接続することができる。

図４はこの発明の実施の形態１による高周波電力増幅器の増幅素子６，８を示す構成図である。
図４では、１／４波長線路分配合成器を２段にして電界効果トランジスタを４合成している例を示している。
ただし、増幅素子６や増幅素子８は、図４の構成の増幅素子に限るものではなく、基本的に増幅作用を有す回路であればよい。

次に動作について説明する。
入力端子１から入力された信号は、分配線路２，４によって２分配され、一方の分配信号は増幅素子６に出力され、他方の分配信号は増幅素子８に出力される。
増幅素子６は、分配線路２から出力された分配信号を入力すると、その分配信号を増幅して、増幅後の分配信号を合成線路１０に出力する。
また、増幅素子８は、分配線路４から出力された分配信号を入力すると、その分配信号を増幅して、増幅後の分配信号を合成線路１１に出力する。
これにより、増幅素子６による増幅後の分配信号と増幅素子８による増幅後の分配信号が合成線路１０，１１で合成され、その合成信号が出力端子１２に出力される。

ただし、増幅素子６と増幅素子８の間に特性差がある場合、増幅素子６と増幅素子８の間で入・出力電圧に不均一が生じ、増幅素子６，８が本来有している性能を発揮することができなくなる。
この不均一な電圧分布は、逆相モード電圧と呼ばれる成分によるものであり、逆相モード電圧を打ち消すことができれば、この不均一性を改善して、増幅素子６，８が本来有している性能を発揮することができるようになる。

高周波電力増幅器は、分配線路や合成線路を含む全体が、入力端子１及び出力端子１２を中心として対象になるように設計されているので、逆相モード電圧は、高周波電力増幅器全体の中心線上にある分岐点・合成点を節とする定在波を形成する。
節・腹は、定在波の性質より、１／４波長離れる毎に交互に現れるので、分岐点・合成点から１／４波長離れている点は、逆相モード電圧の定在波の腹となる。
また、２つの分配線路２，４（または、合成線路１０，１１）に沿って、分岐点（または合成点）から１／４波長離れた２点間は、合計１／２波長離れた２点となるため、逆相モード電圧の定在波の逆相となる２点である。したがって、この２点間の電位差が最も逆相モード電圧の定在波を反映した電圧となる。

一方、１波長の長さを有する線路は、線路の両端で、電圧が同じになる特徴を有している。ｎ波長の長さを有する線路についても、１波長の長さを有する線路と同様に、線路の両端で、電圧が同じになる特徴を有している。
この実施の形態１では、１波長の長さを有する線路で同調線路１３，１４を構成し、２つの分配端子３，５の間に同調線路１３を接続して、２つの合成端子７，９の間に同調線路１４を接続すると、同調線路１３，１４が、２つの分配端子３，５の間や、２つの合成端子７，９の間に生じている逆相モード電圧の定在波による電位差を無くすように動作して、逆相モード電圧が存在できなくなる。
この結果、増幅素子６と増幅素子８の間に特性差があっても、高周波電力増幅器の全体として、増幅素子６，８の固有の性能を発揮することができるようになる。

ここで、図５は１つの増幅素子の製作誤差ｘに対する出力電力及び電力付加効率の特性を示す説明図である。
特に、図５（ａ）は製作誤差ｘに対する出力電力の変動を表しており、図５（ｂ）は製作誤差ｘに対する電力付加効率の変動を表している。
図５において、実線は同調線路１３，１４が有る場合の特性を示し、破線は同調線路１３，１４が無い場合の特性を示している。
同調線路１３，１４が無い場合、１つの増幅素子の製作誤差ｘに対して、特性が急峻に変化しているが、同調線路１３，１４が有る場合、多少の製作誤差ｘがあっても、特性の低下が小さくなっている。
これにより、増幅素子の製作誤差ｘが、ある確率分布を持って発生するとしても、増幅素子の歩留まりを高めることができる。

以上で明らかなように、この実施の形態１によれば、分配線路２，４における分配端子３と分配端子５の間に同調線路１３を接続するとともに、合成線路１０，１１における合成端子７と合成端子９の間に同調線路１４を接続するように構成したので、良好な特性を有するコンデンサや、静電容量が大きなコンデンサを実装することなく、２つの増幅素子６，８の特性差に伴って発生する不均一な電圧分布を解消することができる効果を奏する。

実施の形態２．
図６はこの発明の実施の形態２による高周波電力増幅器を示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
同調線路３１は分配端子３と分配端子５の間に接続されており、１／２波長未満線路３２及び同調コンデンサ３３，３４が直列に接続されている直列回路で構成されている。
１／２波長未満線路３２はインピーダンスがＺ_０ｉｓで、線路長が入力端子１から入力された信号の基本波で２分の１波長（＝λ_０／２）より短い長さである。
同調線路３５は合成端子７と合成端子９の間に接続されており、１／２波長未満線路３６及び同調コンデンサ３７，３８が直列に接続されている直列回路で構成されている。
１／２波長未満線路３６はインピーダンスがＺ_０ｏｓで、線路長が入力端子１から入力された信号の基本波で２分の１波長（＝λ_０／２）より短い長さである。
図６の例では、同調線路３１と同調線路３５の双方を実装しているが、同調線路３１又は同調線路３５の少なくとも一方が実装されていればよく、増幅素子６と増幅素子８の特性差に伴って発生する不均一な電圧分布を解消することができる。

上記実施の形態１では、基本波で１波長（＝λ_０）の長さを有している同調線路１３，１４を端子間に接続しているものを示したが、同調線路１３，１４の代わりに、１／２波長未満線路３２及び同調コンデンサ３３，３４が直列に接続されている同調線路３１と、１／２波長未満線路３６及び同調コンデンサ３７，３８が直列に接続されている同調線路３５とを端子間に接続するようにしてもよい。
なお、１／２波長未満線路３２（１／２波長未満線路３６）と同調コンデンサ３３，３４（同調コンデンサ３７，３８）を直列に接続している直列回路は、基本波で共振するように選択すると最も効果的である。

図７は図６の高周波電力増幅器を誘電体基板上に金属パターンのマイクロストリップラインで実現した場合の回路パターンを示す模式図である。
図７では、同調コンデンサ３３，３４，３７，３８を金属パターンによるインターディジタルキャパシタによって実現しているが、モノリシックマイクロ波集積回路でよく用いられるメタル・インシュレータ・メタルコンデンサ （以下、「ＭＩＭコンデンサ」と称する）や、チップコンデンサなどによって実現してもよい。

次に動作について説明する。
１／２波長未満の線路は、逆相モードを考えると、中心点で電圧定在波の節となり、仮想接地点と考えることができる。
中心点が仮想接地点になると、コンデンサが接続される点までは１／４波長以下であるから、コンデンサが接続される点から見たインピーダンスは、誘導性のリアクタンスになる。
この実施の形態２では、この誘導性リアクタンスと直列に、同調コンデンサ３３，３４，３７，３８の容量性リアクタンスを挿入しているので、同調線路３１，３５は直列共振を起こすようになる。このため、同調線路３１，３５は、上記実施の形態１における１波長線路の同調線路１３，１４と同様の作用をもたらすようになる。

ここで、図８は１つの増幅素子の製作誤差ｘに対する出力電力及び電力付加効率の特性を示す説明図である。
特に、図８（ａ）は製作誤差ｘに対する出力電力の変動を表しており、図８（ｂ）は製作誤差ｘに対する電力付加効率の変動を表している。
図８において、実線は同調線路３１，３５が有る場合の特性を示し、破線は同調線路３１，３５が無い場合の特性を示している。
同調線路３１，３５が無い場合、１つの増幅素子の製作誤差ｘに対して、特性が急峻に変化しているが、同調線路３１，３５が有る場合、多少の製作誤差ｘがあっても、特性の低下が小さくなっている。
これにより、増幅素子の製作誤差ｘが、ある確率分布を持って発生するとしても、増幅素子の歩留まりを高めることができる。

以上で明らかなように、この実施の形態２によれば、分配端子３と分配端子５の間に接続する同調線路３１として、基本波で２分の１波長（＝λ_０／２）より短い長さの線路である１／２波長未満線路３２と同調コンデンサ３３，３４の直列回路で構成し、合成端子７と合成端子９の間に接続する同調線路３５として、基本波で２分の１波長（＝λ_０／２）より短い長さの線路である１／２波長未満線路３６と同調コンデンサ３７，３８の直列回路で構成しているので、上記実施の形態１と同様に、２つの増幅素子６，８の特性差に伴って発生する不均一な電圧分布を解消することができるほか、同調線路３１，３５の線路長を１波長より短くすることができるため、上記実施の形態１よりも、同調線路３１，３５が占める回路面積を削減することができる効果を奏する。

実施の形態３．
図９はこの発明の実施の形態３による高周波電力増幅器を示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
同調線路４１は分配端子３と分配端子５の間に接続されており、同調コイル４２と同調コンデンサ４３が直列に接続されている直列回路で構成されている。同調コイル４２と同調コンデンサ４３は基本波において直列共振が生じるよう選択されると最も効果的である。
同調線路４４は合成端子７と合成端子９の間に接続されており、同調コイル４５と同調コンデンサ４６が直列に接続されている直列回路で構成されている。同調コイル４５と同調コンデンサ４６は基本波において直列共振が生じるよう選択されると最も効果的である。
図９の例では、同調線路４１と同調線路４４の双方を実装しているが、同調線路４１又は同調線路４４の少なくとも一方が実装されていればよく、増幅素子６と増幅素子８の特性差に伴って発生する不均一な電圧分布を解消することができる。

図１０は図９の高周波電力増幅器を誘電体基板上に金属パターンのマイクロストリップラインで実現した場合の回路パターンを示す模式図である。
図１０では、同調コンデンサ４３，４６を金属パターンによるインターディジタルキャパシタによって実現しているが、モノリシックマイクロ波集積回路でよく用いられるＭＩＭコンデンサや、チップコンデンサなどによって実現してもよい。
図１０では、同調コイル４２，４５をスパイラルインダクタと取り出しワイヤによって実現しているが、ワイヤのみや、チップインダクタで実現してもよい。

上記実施の形態１では、基本波で１波長（＝λ_０）の長さを有している同調線路１３，１４を端子間に接続しているものを示したが、同調線路１３，１４の代わりに、同調コイル４２と同調コンデンサ４３が直列に接続されている同調線路４１と、同調コイル４５と同調コンデンサ４６が直列に接続されている同調線路４４とを端子間に接続するようにしてもよい。
この場合、同調線路４１における同調コイル４２と同調コンデンサ４３が直列共振を起こし、同調線路４４における同調コイル４５と同調コンデンサ４６が直列共振を起こすため、同調線路４１，４４は、上記実施の形態１における１波長線路の同調線路１３，１４と同様の作用をもたらすようになる。

以上で明らかなように、この実施の形態３によれば、分配端子３と分配端子５の間に接続する同調線路４１として、同調コイル４２と同調コンデンサ４３の直列回路で構成し、合成端子７と合成端子９の間に接続する同調線路４４として、同調コイル４５と同調コンデンサ４６の直列回路で構成しているので、上記実施の形態１と同様に、２つの増幅素子６，８の特性差に伴って発生する不均一な電圧分布を解消することができるほか、１波長の線路長を接続する必要がないため、上記実施の形態１よりも、同調線路４１，４４が占める回路面積を削減することができる効果を奏する。

実施の形態４．
図１１はこの発明の実施の形態４による高周波電力増幅器を示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
同調線路５１は分配端子３と分配端子５の間に接続されており、同調線路５１は１／２波長線路５２，５３及び発振抑制用抵抗５４，５５，５６が直列に接続されて構成されている。
ここでは、同調線路５１が１波長（＝λ_０）の長さを有している例を説明するが、同調線路５１の長さは１波長に限るものではなく、ｎ波長（ｎは自然数）であればよい。

１／２波長線路５２，５３はインピーダンスがＺ_０ｉｓで、線路長が入力端子１から入力された信号の基本波で２分の１波長（＝λ_０／２）の長さである。
発振抑制用抵抗５４は発振を抑制する目的で、同調線路５１に装荷されている抵抗値Ｒ_ｉ，１の抵抗である。
発振抑制用抵抗５５は発振を抑制する目的で、同調線路５１に装荷されている抵抗値Ｒ_ｉ，２の抵抗である。
発振抑制用抵抗５６は発振を抑制する目的で、同調線路５１に装荷されている抵抗値Ｒ_ｉ，１の抵抗である。

同調線路６１は合成端子７と合成端子９の間に接続されており、同調線路６１は１／２波長線路６２，６３及び発振抑制用抵抗６４，６５，６６が直列に接続されて構成されている。
ここでは、同調線路６１が１波長（＝λ_０）の長さを有している例を説明するが、同調線路６１の長さは１波長に限るものではなく、ｎ波長（ｎは自然数）であればよい。

１／２波長線路６２，６３はインピーダンスがＺ_０ｏｓで、線路長が入力端子１から入力された信号の基本波で２分の１波長（＝λ_０／２）の長さである。
発振抑制用抵抗６４は発振を抑制する目的で、同調線路６１に装荷されている抵抗値Ｒ_ｏ，１の抵抗である。
発振抑制用抵抗６５は発振を抑制する目的で、同調線路６１に装荷されている抵抗値Ｒ_ｏ，２の抵抗である。
発振抑制用抵抗６６は発振を抑制する目的で、同調線路６１に装荷されている抵抗値Ｒ_ｏ，１の抵抗である。

上記実施の形態１では、基本波で１波長（＝λ_０）の長さを有している同調線路１３，１４を端子間に接続しているものを示したが、同調線路１３，１４において、低周波領域の発振を起こす可能性がある。
この実施の形態４では、基本波で１波長（＝λ_０）の長さを有している同調線路を二等分し、２つの１／２波長線路５２，５３（１／２波長線路６２，６３）と直列に発振抑制用抵抗５４，５５，５６（発振抑制用抵抗６４，６５，６６）を装荷することで、低周波領域の発振の可能性を低減できるようにしている。

最初に、図１の同調線路１３，１４で起こる可能性がある１／２倍波発振について説明する。
同調線路１３，１４は、同相モードで励振されると、周波数に依らず、対称性から中心で電圧定在波の腹となる。
このとき、周波数が基本波の半分（以下、１／２倍波）の波を考えると、同調線路１３，１４の中心で定在波の腹となるから、同調線路１３，１４の両端を考えると、１／２倍波では、１／４波長位置が異なるので、腹と節の関係が逆転して節となる。電圧定在波の節は、仮想的な接地点と考えることができるため、分配端子３，５及び合成端子７，９が仮想接地点となる。
分配端子３，５及び合成端子７，９が仮想接地されると、分配端子３，５及び合成端子７，９で電磁波が強い反射を起こすようになる。分配端子３，５及び合成端子７，９で強い反射が生じると、増幅素子６，８から回路側を見たときの反射係数が大きくなり、最悪の場合、発振してしまう可能性がある。

次に、発振抑制用抵抗５４，５５，５６（発振抑制用抵抗６４，６５，６６）を装荷することで、１／２倍波発振が起こる可能性が低減される理由について説明する。
１／２倍波の同相モードにおいて、同調線路５１，６１の両端が仮想接地点となることは、上記実施の形態１の場合と同様である。
しかし、この実施の形態４では、同調線路５１（同調線路６１）の両端に、発振抑制用抵抗５４，５６（発振抑制用抵抗６４，６６）を装荷するとともに、１／２波長線路５２と１／２波長線路５３の間（１／２波長線路６２と１／２波長線路６３の間）に、発振抑制用抵抗５５（発振抑制用抵抗６５）を装荷しているため、分配線路２，４と同調線路５１の接続点である分配端子３，５が仮想接地点とはならず、また、合成線路１０，１１と同調線路６１の接続点である合成端子７，９が仮想接地点とはならない。

分配端子３，５では、発振抑制用抵抗５４，５６が主線路に対して並列に接続されたように動作し、合成端子７，９では、発振抑制用抵抗６４，６６が主線路に対して並列に接続されたように動作する。
ここで、図１２は１つの増幅素子の周辺の等価回路である。
１／２倍波同相モードの電磁波は、発振抑制用抵抗５４，５６の抵抗値Ｒ_ｉ，１及び発振抑制用抵抗６４，６６の抵抗値Ｒ_ｏ，１を適切に選べば、発振抑制用抵抗５４，５６，６４，６６によって消費される。
したがって、分配端子３，５及び合成端子７，９で強い反射が生じずに、反射係数が小さくなるため、１／２倍波の同相モードでの発振の可能性が減少する。

一方、１／２倍波の逆相モードの場合を考えると、発振抑制用抵抗５５（発振抑制用抵抗６５）の中心点が電圧定在波の節となる。
したがって、仮想接地点は、発振抑制用抵抗５５（発振抑制用抵抗６５）の中心となる。このため、発振抑制用抵抗５５（発振抑制用抵抗６５）の半分の抵抗値Ｒ_ｉ，２／２（Ｒ_ｏ，２／２）に、１／４波長線路（基本波においては１／２波長線路）が接続されたのち、発振抑制用抵抗５４，５６（発振抑制用抵抗６４，６６）が接続された回路とみなすことができる。

この場合、主線路に対して、下記の式（１）が示す抵抗値Ｒ_{ｉ，ｏｄｄ，１／２ｆ０}，Ｒ_{ｏ，ｏｄｄ，１／２ｆ０}を有する抵抗が並列に接続されたように動作する。この場合、図１３に示す等価回路で考えることができる。

１／２倍波逆相モードの電磁波は、発振抑制用抵抗５５，６５の抵抗値Ｒ_ｉ，２，Ｒ_ｏ，２及び１／２波長線路５２，５３，６２，６３の特性インピーダンスを適切に選択すれば、
発振抑制用抵抗５５，６５によって消費される。
したがって、分配端子３，５及び合成端子７，９で強い反射が生じずに、反射係数が小さくなるため、１／２倍波の逆相モードでの発振の可能性が減少する。

この実施の形態４では、発振抑制用抵抗５４，５５，５６（発振抑制用抵抗６４，６５，６６）が同調線路５１（同調線路６１）に装荷されているが、発振抑制用抵抗５４，５５，５６（発振抑制用抵抗６４，６５，６６）が装荷されていることで、上記実施の形態１と少し異なる理由で、増幅素子の歩留まりを高めることができる。

同調線路５１，６１における基本波の逆相モードの電圧定在波を考えると、対称性から発振抑制用抵抗５５，６５の中心点が電圧定在波の節となる。
このため、発振抑制用抵抗５５，６５の中心が仮想接地点となり、発振抑制用抵抗５５（発振抑制用抵抗６５）の半分の抵抗値Ｒ_ｉ，２／２（Ｒ_ｏ，２／２）に、１／４波長線路（基本波においては１／２波長線路）が接続されたのち、発振抑制用抵抗５４，５６（発振抑制用抵抗６４，６６）が接続された回路とみなすことができる。
したがって、分配線路２，４及び合成線路１０，１１に対して、下記の式（２）が示す抵抗値Ｒ_{ｉ，ｏｄｄ，ｆ０}，Ｒ_{ｏ，ｏｄｄ，ｆ０}を有する抵抗が並列に接続されたように動作する。

ここで、図１４は基本波逆相モードにおける１つの増幅素子の周辺の等価回路である。
増幅素子６，８の周辺は、図１４に示す等価回路で考えることができるので、基本波の逆相モードの電磁波は、発振抑制用抵抗５４，５５，５６（発振抑制用抵抗６４，６５，６６）の抵抗値Ｒ_ｉ，１，Ｒ_ｉ，２（Ｒ_ｏ，１，Ｒ_ｏ，２）を適切に選択すれば、発振抑制用抵抗５４，５５，５６（発振抑制用抵抗６４，６５，６６）によって消費される。

一方、基本波の同相モードの電圧定在波を考えると、発振抑制用抵抗５５（発振抑制用抵抗６５）の中心点が電圧定在波の腹となる。したがって、発振抑制用抵抗５５（発振抑制用抵抗６５）には全く同相モードの電流は流れない。このため、同調線路５１，６１の中心側の端子は仮想解放点とみなすことができる。
その仮想解放点から１／２波長線路５２，５３（１／２波長線路６２，６３）が接続されているが、１／２波長線路５２，５３（１／２波長線路６２，６３）は、定在波の腹と節の関係が二回反転するため、発振抑制用抵抗５４，５６（発振抑制用抵抗６４，６６）との接続点は腹となる。
したがって、１／２波長線路５２，５３（１／２波長線路６２，６３）の発振抑制用抵抗５４，５６（発振抑制用抵抗６４，６６）との接続点は仮想解放点とみなすことができる。このため、発振抑制用抵抗５４，５６（発振抑制用抵抗６４，６６）には電流が流れず、発振抑制用抵抗５４，５６（発振抑制用抵抗６４，６６）は接続されていないのと同様とみなすことができる（図１５を参照）。
図１５は基本波同相モードにおける１つの増幅素子の周辺の等価回路である。

以上のことから、増幅素子６と増幅素子８間の不平衡動作の原因である基本波逆相モードの電磁波を吸収する一方、増幅に必要な基本波同相モードの電磁波を吸収しないことが分かる。これによって、不均一動作を解消して、増幅素子６，８が持つ性能を十分に発揮させることができる。

ここで、図１６は図１５の高周波電力増幅器の伝送線路の部分を誘電体基板上に金属パターンによって形成し、発振抑制用抵抗を誘電体基板上の薄膜抵抗によって実現した場合の回路パターンを示す模式図である。
発振抑制用抵抗５４，５５，５６（発振抑制用抵抗６４，６５，６６）については薄膜抵抗のみに限らず、表面実装型等であってもよい。

図１７は１つの増幅素子の製作誤差ｘに対する出力電力及び電力付加効率の特性を示す説明図である。
特に、図１７（ａ）は製作誤差ｘに対する出力電力の変動を表しており、図１７（ｂ）は製作誤差ｘに対する電力付加効率の変動を表している。
図１７において、実線は同調線路５１，６１が有る場合の特性を示し、破線は同調線路５１，６１が無い場合の特性を示している。
同調線路５１，６１が無い場合、１つの増幅素子の製作誤差ｘに対して、特性が急峻に変化しているが、同調線路５１，６１が有る場合、多少の製作誤差ｘがあっても、特性の低下が小さくなっている。
これにより、増幅素子の製作誤差ｘが、ある確率分布を持って発生するとしても、増幅素子の歩留まりを高めることができる。

また、図１８は実施の形態１，４における小信号利得の周波数特性を示す説明図である。
図１８において、横軸は基本波の周波数で規格化した周波数を百分率で表示している。
基本波（規格化周波数：１００％）においては、上記実施の形態１と実施の形態４の結果に大きな差異はないが、１／２倍波（規格化周波数：５０％）付近では、大きな差異がある。
即ち、上記実施の形態１では、利得が急峻に変化して、異常に利得が高くなる点があるのに対して、この実施の形態４では、利得の変化が滑らかであり、異常に利得が高くなる点がない。これは１／２倍波の発振に対して安定化できていることを表している。

この実施の形態４では、発振抑制用抵抗５４，５５，５６（発振抑制用抵抗６４，６５，６６）が同調線路５１（同調線路６１）に装荷されているものを示したが、図１９に示すように、発振抑制用抵抗５４，５６（発振抑制用抵抗６４，６６）については装荷せずに、発振抑制用抵抗５５（発振抑制用抵抗６５）だけが同調線路５１（同調線路６１）に装荷されていてもよい。
この場合でも、基本波の逆相モードが発振する可能性を低減することができる。

また、この実施の形態４では、発振抑制用抵抗５４，５５，５６（発振抑制用抵抗６４，６５，６６）が同調線路５１（同調線路６１）に装荷されているものを示したが、図２０に示すように、さらに、同調コンデンサ５７，５８が同調線路５１に装荷され、同調コンデンサ６７，６８が同調線路６１に装荷されていてもよい。

実施の形態５．
図２１はこの発明の実施の形態５による高周波電力増幅器を示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
同調線路７１は分配端子３と分配端子５の間に接続されており、同調線路７１は１／４波長線路７２，７４と１／２波長線路７３の直列回路と、抵抗とバイアスカット用コンデンサが直列に接続されている接地用の回路とから構成されている。
ここでは、同調線路７１が１波長（＝λ_０）の長さを有している例を説明するが、同調線路７１の長さは１波長に限るものではなく、ｎ波長（ｎは自然数）であればよい。

１／４波長線路７２，７４はインピーダンスがＺ_０ｉｓで、線路長が入力端子１から入力された信号の基本波で４分の１波長（＝λ_０／４）の長さである。
１／２波長線路７３はインピーダンスがＺ_０ｉｓで、線路長が入力端子１から入力された信号の基本波で２分の１波長（＝λ_０／２）の長さである。
発振抑制用抵抗７５は発振を抑制する目的で接続されている抵抗値Ｒ_ｉ，１の抵抗であり、発振抑制用抵抗７５の一端は１／４波長線路７２と１／２波長線路７３の間、即ち、同調線路７１の中心から基本波で１／４波長離れている点に接続されている。
バイアスカット用コンデンサ７６はバイアスをカットする目的で接続されているコンデンサである。
発振抑制用抵抗７７は発振を抑制する目的で接続されている抵抗値Ｒ_ｉ，１の抵抗であり、発振抑制用抵抗７７の一端は１／４波長線路７４と１／２波長線路７３の間、即ち、同調線路７１の中心から基本波で１／４波長離れている点に接続されている。
バイアスカット用コンデンサ７８はバイアスをカットする目的で接続されているコンデンサである。

同調線路８１は合成端子７と合成端子９の間に接続されており、同調線路８１は１／４波長線路８２，８４と１／２波長線路８３の直列回路と、抵抗とバイアスカット用コンデンサが直列に接続されている接地用の回路とから構成されている。
ここでは、同調線路８１が１波長（＝λ_０）の長さを有している例を説明するが、同調線路８１の長さは１波長に限るものではなく、ｎ波長（ｎは自然数）であればよい。
１／４波長線路８２，８４はインピーダンスがＺ_０ｏｓで、線路長が入力端子１から入力された信号の基本波で４分の１波長（＝λ_０／４）の長さである。
１／２波長線路８３はインピーダンスがＺ_０ｏｓで、線路長が入力端子１から入力された信号の基本波で２分の１波長（＝λ_０／２）の長さである。

発振抑制用抵抗８５は発振を抑制する目的で接続されている抵抗値Ｒ_ｏ，１の抵抗であり、発振抑制用抵抗８５の一端は１／４波長線路８２と１／２波長線路８３の間、即ち、同調線路８１の中心から基本波で１／４波長離れている点に接続されている。
バイアスカット用コンデンサ８６はバイアスをカットする目的で接続されているコンデンサである。
発振抑制用抵抗８７は発振を抑制する目的で接続されている抵抗値Ｒ_ｏ，１の抵抗であり、発振抑制用抵抗８７の一端は１／４波長線路８４と１／２波長線路８３の間、即ち、同調線路８１の中心から基本波で１／４波長離れている点に接続されている。
バイアスカット用コンデンサ８８はバイアスをカットする目的で接続されているコンデンサである。

この実施の形態５における高周波電力増幅器の基本的な動作は、上記実施の形態１と同様であるが、同調線路７１（同調線路８１）には、発振抑制用抵抗７５，７７（発振抑制用抵抗８５，８７）が装荷されているので、上記実施の形態４と同様に、低周波領域の発振の可能性を低減することができる。
なお、この実施の形態５では、バイアスカット用コンデンサ７６，７８（バイアスカット用コンデンサ８６，８８）を介して接地しているが、増幅素子６，８に対して、高周波電力増幅器の外側からバイアスを印加しない場合には、バイアスカット用コンデンサ７６，７８（バイアスカット用コンデンサ８６，８８）を実装する必要はない。

なお、上記説明では、説明の簡単化のため、主に、２合成増幅器を例に説明したが、本発明はこれに限られるものではなく、他の合成数の場合でも適用することができる。
また、構成図において、同調線路が分配線路に接続されている形態を記載しているが、本発明はこれに限られるものではなく、同調線路と分配線路を分離しておき、必要に応じてワイヤ又はリボン等で接続する構成でもよい。

なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。

この発明に係る高周波電力増幅器は、分配線路における第１及び第２の分配端子間、合成線路における第１及び第２の合成端子間のうち、少なくとも一方の端子間に同調線路を接続するようにしたので、２つの増幅素子の特性差に伴って発生する不均一な電圧分布を解消することができ、ＶＨＦ帯、ＵＨＦ帯、マイクロ波帯、およびミリ波帯で使用するのに好適なものである。

１ 入力端子、２ 分配線路、３ 分配端子（第１の分配端子）、４ 分配線路、５ 分配端子（第２の分配端子）、６ 増幅素子（第１の増幅素子）、７ 合成端子（第１の合成端子）、８ 増幅素子（第２の増幅素子）、９ 合成端子（第２の合成端子）、１０ 合成線路、１１ 合成線路、１２ 出力端子、１３ 同調線路、１４ 同調線路、２１ 分配器用誘電体基板、２２ 合成器用誘電体基板、２３，２４，２５，２６ 金属ワイヤ、３１ 同調線路、３２ １／２波長未満線路、３３，３４ 同調コンデンサ、３５ 同調線路、３６ １／２波長未満線路、３７，３８ 同調コンデンサ、４１ 同調線路、４２ 同調コイル、４３ 同調コンデンサ、４４ 同調線路、４５ 同調コイル、４６ 同調コンデンサ、５１ 同調線路、５２，５３ １／２波長線路、５４，５５，５６ 発振抑制用抵抗、５７，５８ 同調コンデンサ、６１ 同調線路、６２，６３ １／２波長線路、６４，６５，６６ 発振抑制用抵抗、６７，６８ 同調コンデンサ、７１ 同調線路、７２，７４ １／４波長線路、７３ １／２波長線路、７５，７７ 発振抑制用抵抗、７６ バイアスカット用コンデンサ、８１ 同調線路、８２，８４ １／４波長線路、８３ １／２波長線路、８５，８７ 発振抑制用抵抗、８６ バイアスカット用コンデンサ。

この発明に係る高周波電力増幅器は、入力端子から入力された信号を２つに分配して、第１の分配端子から一方の分配信号を出力するとともに、第２の分配端子から他方の分配信号を出力する分配線路と、分配線路の第１の分配端子から出力された分配信号を増幅する第１の増幅素子と、分配線路の第２の分配端子から出力された分配信号を増幅する第２の増幅素子と、第１の増幅素子により増幅された分配信号と第２の増幅素子により増幅された分配信号とを合成し、２つの分配信号の合成信号を出力端子に出力する合成線路とを設け、分配線路における第１及び第２の分配端子間、第１及び第２の増幅素子により増幅された分配信号を入力する合成線路における第１及び第２の合成端子間のうち、少なくとも一方の端子間に接続され、当該端子間に生じている不均一な電圧分布を解消する同調線路とを備え、同調線路は、入力端子から入力された信号の基本波でｎ波長（ｎは自然数）の長さを有する線路で構成されていることを特徴とするものである。

Claims (5)

1. 入力端子から入力された信号を２つに分配して、第１の分配端子から一方の分配信号を出力するとともに、第２の分配端子から他方の分配信号を出力する分配線路と、
   前記分配線路の第１の分配端子から出力された分配信号を増幅する第１の増幅素子と、
   前記分配線路の第２の分配端子から出力された分配信号を増幅する第２の増幅素子と、
   前記第１の増幅素子により増幅された分配信号と前記第２の増幅素子により増幅された分配信号とを合成し、２つの分配信号の合成信号を出力端子に出力する合成線路と、
   前記分配線路における第１及び第２の分配端子間、前記第１及び第２の増幅素子により増幅された分配信号を入力する前記合成線路における第１及び第２の合成端子間のうち、少なくとも一方の端子間に接続され、当該端子間に生じている不均一な電圧分布を解消する同調線路と
   を備えた高周波電力増幅器。
2. 前記同調線路は、前記入力端子から入力された信号の基本波でｎ波長（ｎは自然数）の長さを有する線路で構成されていることを特徴とする請求項１記載の高周波電力増幅器。
3. 前記同調線路は、前記入力端子から入力された信号の基本波で２分の１波長より短い長さを有する線路と、コンデンサとが直列に接続されている直列回路で構成されていることを特徴とする請求項１記載の高周波電力増幅器。
4. 前記同調線路は、コイルとコンデンサが直列に接続されている直列回路で構成されており、前記コイルと前記コンデンサが動作周波数で共振することを特徴とする請求項１記載の高周波電力増幅器。
5. 前記同調線路には、抵抗が装荷されていることを特徴とする請求項１記載の高周波電力増幅器。

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