JPH11103205A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＦＥＴの複数の入力パッドからＦＥＴに対し
て並列抵抗として働く安定化回路の抵抗体までの経路長
を一定として、ＦＥＴを均等動作させる半導体装置を得
る。 【解決手段】 入力整合回路を構成する入力線路のマイ
クロストリップ線路パターン上のＦＥＴ側に、上記ＦＥ
Ｔに対し並列抵抗として働く薄膜抵抗体を上記入力線路
パターンと等幅に設け、この薄膜抵抗体の入力線路方向
の両端部の入力線路パターンを電極部とし、上記ＦＥＴ
の複数の入力パッドと、上記入力線路パターン上の上記
薄膜抵抗体の反ＦＥＴ側の電極部との間に複数のワイヤ
配線を上記薄膜抵抗体の真上を渡して、それぞれ平行に
設け、上記入力線路線路パターンのＦＥＴ側端の両側近
傍に片側接地のキャパシタを設け、そのキャパシタの反
接地側電極と上記薄膜抵抗体のＦＥＴ側端の電極部との
間にワイヤ配線を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、衛星通信、地上
マイクロ波通信、移動体通信等に使用される高周波高出
力トランジスタを有する半導体装置に関し、特に高周波
高出力トランジスタの安定化回路の実装上の構成の改善
に関する。

【０００２】

【従来の技術】一般に、ソース接地もしくはエミッタ接
地トランジスタ素子を用いて高出力増幅器等の半導体装
置を形成する際、周波数が低い場合には、利得が大きく
なるため、トランジスタや回路の帰還成分により不安定
動作となる、つまりトランジスタのＳパラメータより求
めた安定係数Ｋが１以下となるため、従来から、安定化
回路を内蔵したトランジスタが提案されている。

【０００３】従来の安定化回路を内蔵した半導体装置と
して、例えば特開平１ー１３２１７１号公報に記載され
たものがあり、図９〜図１１は上記文献にに示されたＧ
ａＡｓＦＥＴを用いた半導体装置の回路図または上記半
導体装置の平面図である。

【０００４】図９において、１はソース電極、２はゲー
ト電極、３はドレイン電極、４はこれらの電極１〜３を
有するＦＥＴ、５はＦＥＴ４に並列に挿入した抵抗、６
はＤＣ（直流）成分をカットするためのキャパシタ、７
は入力整合回路、８はゲート電極バイアス回路、９は出
力整合回路、１０はドレイン電極バイアス回路である。
この半導体装置では、ＦＥＴ４の入力側に並列に挿入さ
れた抵抗５が安定化回路を構成している。ＦＥＴ４の入
力インピーダンスと、並列抵抗５の大きさとの比によっ
て安定化の度合いを変えることができ、入力インピーダ
ンスと比較して抵抗５の値を小さくするほど、その抵抗
５を流れる電流が大きくなるので、抵抗５で消費される
成分が増えて、より安定化することができる。

【０００５】次に、図１０において、１１はＦＥＴ４の
入力に直列に挿入した抵抗であり、その他は図９と同様
である。この半導体装置では、ＦＥＴ４の入力側に直列
に挿入した抵抗１１が安定化回路を構成し、ＦＥＴ４の
安定化を図っている。具体的には、ＦＥＴ４の入力イン
ピーダンスと、直列抵抗１１の大きさとの比によって安
定化の度合いを変えることができ、入力インピーダンス
と比較して抵抗１１の値を大きくするほど、抵抗１１で
消費される成分が増えて、より安定化することができ
る。

【０００６】図１１は図１０に示した安定化回路をＧａ
ＡｓＦＥＴ基板上に構成した例を説明する図である。図
１１（ａ）はＧａＡｓＦＥＴ基板上に形成した安定化回
路の平面図、図１１（ｂ）は図１１（ａ）Ａ−Ａ断面図
である。図１１において、１はソース電極、２はゲート
電極、３はドレイン電極、４は上記ソース電極１，ゲー
ト電極２，ドレイン電極３を有するＦＥＴ、１１は抵
抗、１３はＧａＡｓ基板、１４はボンディングメタルで
あり、ゲート電極２とボンディングメタル１４との間に
挿入した抵抗１１はバリアメタルにより構成し、ＦＥＴ
４の安定化を図っている。

【０００７】また、従来の高周波高出力増幅器等の電力
合成形トランジスタの半導体装置においては、合成され
る各トランジスタの入出力端にリアクタンス成分および
抵抗成分に対する整合回路を設けていた。図１２は従来
の高出力増幅器を示す回路図である。図において、１５
はゲート入力端子、１６ａ，１６ｂは入力線路、４ａ，
４ｂはＦＥＴ、１７は抵抗、１８ａ，１８ｂは出力線
路、１９はドレイン出力端子、２０ａ，２０ｂは出力線
路、２１は抵抗、２２ａ，２２ｂは入力線路である。こ
の図では、ＦＥＴ４の入出力インピーダンスを線路２０
ａ，２０ｂ，２２ａ，２２ｂにより抵抗成分のみに変換
した後、（１／４）λs （λs ：伝播波長）の線路１６
ａ，１６ｂ、１８ａ，１８ｂ、及び抵抗１７，２１から
なる分配、合成回路により各々の出力を合成している。
抵抗１７，抵抗２１は（１／４）λs の合成回路をウイ
ルキンソン形とし、両線路間のアイソレーション特性を
維持するために設けたものである。

【０００８】

【発明が解決しようとする課題】従来の半導体装置は、
以上のように構成されていて、トランジスタに対し並列
抵抗や直列抵抗として働く安定化回路を有する半導体装
置では、並列抵抗や直列抵抗の抵抗値が一定で固定であ
るため、トランジスタの特性差によっては、安定化回路
を別途外付け部品として実装接続を必要とするという課
題があった。

【０００９】また、トランジスタに対し並列抵抗として
働く安定化回路を有する半導体装置やアイソレーション
抵抗を有するウイルキンソン形の電力合成形トランジス
タの半導体装置では、安定化回路を構成する並列抵抗や
アイソレーション抵抗が入力線路に対して左右非対称に
接続されるため、トランジスタを構成する各セルから上
記各抵抗体までの経路長に差が生じるという課題があっ
た。

【００１０】また、電力合成形のトランジスタを有する
半導体装置において、合成される各トランジスタの入出
力端のリアクタンス成分に対する整合回路が一定である
ため、トランジスタの入出力インピーダンスの特性差に
よっては、リアクタンス成分を打ち消すことができなく
なるという課題があった。

【００１１】本発明は、上記のような課題を解決するた
めになされたものであり、高周波高出力トランジスタの
複数の各入力パッドもしくは複数の各セルから安定化回
路を構成する抵抗体までの経路長を等しくなるようにし
て、トランジスタを構成する複数のセルに均等に安定化
動作をさせる半導体装置を得ることを目的とする。さら
に、安定化回路を構成する抵抗体およびキャパシタを接
続するワイヤ配線を適当に選択することで、安定化およ
び整合において、トランジスタの特性差に対応して安定
化特性を同一基板を用いて簡便に得られるる半導体装置
を得ることを目的とする。

【００１２】

【課題を解決するための手段】上記の目的を達成するた
めに、請求項１の発明に係わる半導体装置は、高周波高
出力トランジスタの複数の入力パッドと入力整合回路と
の間に安定化回路を有する半導体装置において、上記安
定化回路として、上記入力整合回路を構成する入力線路
のマイクロストリップ線路パターン上のトランジスタ側
に、上記トランジスタに対し並列抵抗として働く薄膜抵
抗体を上記マイクロストリップ線路パターンと等幅に設
け、この薄膜抵抗体の入力線路方向の両端部のマイクロ
ストリップ線路パターンを電極部とし、上記トランジス
タの複数の入力パッドと、上記入力線路パターン上の上
記薄膜抵抗体の反トランジスタ側の電極部との間に複数
のワイヤ配線を上記複数の薄膜抵抗体の真上を渡して、
それぞれ平行に設け、上記入力線路のマイクロストリッ
プ線路パターンのトランジスタ側端の両側近傍に片側接
地のキャパシタを設け、そのキャパシタの反接地側電極
と上記薄膜抵抗体のトランジスタ側端の電極部との間に
ワイヤ配線を設け、上記薄膜抵抗体と上記キャパシタの
直列回路が上記トランジスタに対し並列に接続される安
定化回路を構成することを特徴とする。

【００１３】また、請求項２の発明に係わる半導体装置
は、高周波高出力トランジスタの複数の入力パッドと入
力整合回路との間に安定化回路を有する半導体装置にお
いて、上記安定化回路として、上記入力整合回路を構成
する入力線路のマイクロストリップ線路パターン上のト
ランジスタ側に、上記トランジスタに対し並列抵抗とし
て働く薄膜抵抗体複数個を上記マイクロストリップ線路
パターンと等幅に設け、これら複数の薄膜抵抗体の入力
線路方向の各両端部のマイクロストリップ線路パターン
を電極部とし、上記トランジスタの複数の入力パッドと
上記入力線路パターン上の反トランジスタ側端の薄膜抵
抗体電極部との間に複数のワイヤ配線を上記複数の薄膜
抵抗体の真上を渡して、それぞれ平行に設け、上記入力
線路のマイクロストリップ線路パターンのトランジスタ
側端の両側近傍に片側接地のキャパシタを設け、上記ト
ランジスタに対し並列抵抗として働く薄膜抵抗体の抵抗
値の選択に応じて、その選択した特定の薄膜抵抗体のト
ランジスタ側電極部と上記キャパシタの反接地側電極と
の間にワイヤ配線を設け、トランジスタに対し並列抵抗
として働く薄膜抵抗体の抵抗値を可変とし、この薄膜抵
抗体と上記キャパシタとの直列回路が上記トランジスタ
に対し並列に接続される安定化回路を構成することを特
徴とする。

【００１４】また、請求項３発明に係わる半導体装置
は、高周波高出力トランジスタの複数の入力パッドと入
力整合回路との間に安定化回路を有する半導体装置にお
いて、上記安定化回路として、上記入力整合回路を構成
する入力線路のマイクロストリップ線路パターン上のト
ランジスタ側に、上記トランジスタに対し並列抵抗とし
て働く薄膜抵抗体を決める複数個を上記マイクロストリ
ップ線路パターンと等幅に設け、これら複数の薄膜抵抗
体の入力線路方向の各両端部の入力線路パターンを電極
部とし、上記入力線路のマイクロストリップ線路パター
ンのトランジスタ側端の両側近傍に片側接地のキャパシ
タを設け、上記トランジスタの複数の入力パッドと、上
記入力整合回路との間の所要のワイヤ配線長に応じて、
入力線路パターン上の選択した特定の薄膜抵抗体の反ト
ランジスタ側の電極部との間に複数のワイヤ配線を上記
複数の薄膜抵抗体の真上を渡して、それぞれ平行に設
け、上記選択した特定の薄膜抵抗体に応じて、そのトラ
ンジスタ側電極部と上記キャパシタの反接地側電極部と
の間にワイヤ配線を設け、上記選択した特定の薄膜抵抗
体の反トランジスタ側に残存する薄膜抵抗体が存在する
場合はそれらの薄膜抵抗体の両端部の電極間を短絡する
複数のワイヤ配線を設け、上記トランジスタの複数の入
力パッドと上記入力整合回路との間のインダクタの値を
調整可能とし、また、この際上記トランジスタに対し並
列抵抗として働く薄膜抵抗体の抵抗値を一定とし、この
薄膜抵抗体と上記キャパシタとの直列回路が上記トラン
ジスタに対し並列に接続される安定化回路を構成するこ
とを特徴とする。

【００１５】また、請求項４の発明に係わる半導体装置
は、高周波高出力トランジスタの複数の入力パッドと入
力整合回路との間に安定化回路を有する半導体装置にお
いて、上記安定化回路として、上記入力整合回路を構成
する入力線路のマイクロストリップ線路パターン上のト
ランジスタ側に、上記トランジスタに対し並列抵抗およ
び直列抵抗として働く薄膜抵抗体を決める複数個を上記
入力線路パターンと等幅に設け、これらの薄膜抵抗体の
入力線路方向の各両端部のマイクロストリップ線路パタ
ーンを電極部とし、上記入力線路のマイクロストリップ
線路パターンのトランジスタ側端の両側近傍に片側接地
のキャパシタを配置し、上記トランジスタの複数の入力
パッドと、上記トランジスタに対し並列抵抗として働く
薄膜抵抗体の抵抗値の選択に応じて、その選択した特定
の薄膜抵抗体の反トランジスタ側の電極部との間に複数
のワイヤ配線を上記薄膜抵抗体の真上を渡して、それぞ
れ平行に設け、上記選択した特定の薄膜抵抗体のトラン
ジスタ側の電極部と上記キャパシタの反接地側電極部と
の間にワイヤ配線を設け、また、上記トランジスタに対
し直列抵抗として働く薄膜抵抗体として選択した特定の
数の薄膜抵抗体を上記入力線路パターン上に配置したま
まとし、なお、残存する使用しない薄膜抵抗体について
はそれらの両端部の電極間を短絡する複数のワイヤ配線
を設け、上記のトランジスタに対し並列抵抗として働く
選択した特定の薄膜抵抗体と上記キャパシタの直列回路
が上記トランジスタに対し並列に接続した安定化回路を
形成し、また、上記トランジスタに対し直列抵抗として
働く選択した特定の薄膜抵抗体が上記トランジスタに対
し直列に接続される安定化回路を形成することを特徴と
する。

【００１６】また、請求項５の発明に係わる半導体装置
は、高周波高出力トランジスタを構成する複数Ｎのセル
と入力整合回路との間に安定化回路を有する半導体装置
において、上記安定化回路として、上記入力整合回路を
構成する入力線路のマイクロストリップ線路パターン上
のトランジスタ側に、各セルに対して直列抵抗として働
く薄膜抵抗体と、並列抵抗として働く薄膜抵抗体の一対
を入力線路方向に並べその両端部の入力線路パターンを
電極部とし、上記入力線路パターン上の１セルに対応す
る薄膜抵抗体のパターンを入力線路パターン幅方向にＮ
対を設け、上記入力線路パターン上のパターン幅方向に
隣接する、Ｎ個の上記直列抵抗として働く薄膜抵抗体の
相互間および並列抵抗として働く薄膜抵抗体の相互間は
絶縁され、上記各セルに対応して上記薄膜抵抗体間をつ
なぐの電極部相互間はアイソレーション抵抗として働く
薄膜抵抗体を設け、上記各セルに対して並列抵抗として
働く薄膜抵抗体のトランジスタ側端は上記入力線路パタ
ーンで共通の電極を構成し、上記入力線路のマイクロス
トリップ線路パターンのトランジスタ側の両側近傍に片
側接地のキャパシタを配置し、トランジスタを構成する
各セルと、上記各セルに対応する上記薄膜抵抗体間の電
極部との間にそれぞれワイヤ配線を設け、上記入力線路
パターン上のトランジスタ側端の共通の電極と上記キャ
パシタの反接地側電極との間にワイヤ配線を設け、各セ
ルに対して並列抵抗として働く上記薄膜抵抗体、直列抵
抗として働く上記薄膜抵抗体および隣接する各セルの入
力線路間でアイソレーション抵抗として働く薄膜抵抗体
を一体化した、各セル毎の安定化回路を備えたことを特
徴とする。

【００１７】また、請求項６の発明に係わる半導体装置
は、複数のシングルエンド型の高周波高出力トランジス
タ回路を有する半導体装置において、高周波高出力トラ
ンジスタを複数有し、各トランジスタの複数の入力パッ
ドと入力整合回路との間にアイソレーション回路を有す
る半導体装置において、上記アイソレーション回路とし
て、上記入力整合回路を構成する入力線路のマイクロス
トリップ線路パターン上のトランジスタ側に、薄膜抵抗
体を上記マイクロストリップ線路パターンと等幅に設
け、この薄膜抵抗体の入力線路方向の両端部のマイクロ
ストリップ線路パターンを電極部とし、上記トランジス
タの複数の入力パッドと、上記入力線路パターン上の上
記薄膜抵抗体の反トランジスタ側の電極部との間に複数
のワイヤ配線を上記薄膜抵抗体の真上を渡して、それぞ
れ平行に設け、隣接する同様構成の上記トランジスタの
入力線路パターン上のトランジスタ側に設けた薄膜抵抗
体のトランジスタ側端の電極部同士を接続するワイヤ配
線を設けたことを特徴とする。

【００１８】また、請求項７の発明に係わる半導体装置
は、高周波高出力トランジスタ回路を複数有する半導体
装置において、隣接するトランジスタが回路が、トラン
ジスタと入力整合回路の接続位置に、抵抗体の一端の電
極を接続する上記抵抗体とキャパシタの直列回路を有
し、上記キャパシタの他端の電極同士を互いに接続する
構成を、上記トランジスタの入力整合回路を構成する入
力線路のマイクロストリップ線路パターン上のトランジ
スタ側に、薄膜抵抗体を上記マイクロストリップ線路パ
ターンと等幅に設け、この薄膜抵抗体の入力線路方向の
両端部のマイクロストリップ線路パターンを電極部と
し、上記トランジスタの入力整合回路を構成する入力線
路のマイクロストリップ線路パターンのトランジスタ側
端部のパターン間に、その入力線路パターンとほぼ等幅
のキャパシタをその両端電極部を上記入力線路パターン
に接続して設け、上記トランジスタの複数の入力パッド
と上記入力線路パターン上の上記薄膜抵抗体の反トラン
ジスタ側の電極部との間に複数のワイヤ配線を上記薄膜
抵抗体の真上を渡して、それぞれ平行に設け、隣接する
トランジスタの上記キャパシタのトランジスタ側の電極
部間にワイヤ配線を設けて構成することを特徴とする。

【００１９】また、請求項８の発明に係わる半導体装置
は、プッシュプル型の高周波高出力トランジスタ回路を
有する半導体装置において、隣接するトランジスタ回路
が、トランジスタと入力整合回路の接続位置に一端の電
極を接続するキャパシタを有し、キャパシタの他端の電
極同士を互いに接続する構成を、上記トランジスタの入
力整合回路を構成する入力線路のマイクロストリップ線
路パターンの間に、その入力線路パターンとほぼ等幅の
キャパシタの両端電極部を上記入力線路パターンに接続
して設け、上記トランジスタの複数の入力パッドと、上
記キャパシタの反トランジスタ側の電極部との間に複数
のワイヤ配線を上記キャパシタの真上を渡して、それぞ
れ平行に設け、隣接するトランジスタの上記キャパシタ
のトランジスタ側の電極部間にワイヤ配線を設けて構成
することを特徴とする。ンジスタの上記キャパシタのト
ランジスタ側の電極部間にワイヤ配線を設けて構成する
ことを特徴とする。

【００２０】

【発明の実施の形態】

実施の形態１．図１はこの発明の半導体装置の実施の形
態１を説明する図である。図１（ａ）はこの実施の形態
１を示す等価回路図、図１（ｂ）はこの実施の形態１を
示す要部平面図である。なお、従来と同一のものには同
一符号を付している。

【００２１】図１（ａ）において、４は複数のセルから
なる電界効果トランジスタ（以下、ＦＥＴと呼ぶ）を等
価回路で表したもので、１はソース電極、２はゲート電
極、３はドレイン電極である。５はＦＥＴ４の動作を安
定化する安定化回路を構成する並列抵抗で、６は直流成
分をカットするため上記並列抵抗と直列接続し片端を接
地するキャパシタである。

【００２２】図１（ｂ）において、４は複数のセルから
なるＦＥＴ（チップ）の概略平面を示し、５は安定化回
路を構成する並列抵抗で、入力線路であるマイクロスト
リップ線路パターン上に設けた薄膜抵抗体である。７，
９は上記ＦＥＴ４の入力線路、出力線路で、ここではマ
イクロストリップ線路パターンの一部を図示している。
２３はＦＥＴ４の複数の入力パッドと入力整合回路を構
成する入力線路７とを接続するボンディングワイヤであ
る。２４は上記並列抵抗５とキャパシタ６を直列接続す
るボンディングワイヤである。

【００２３】この実施の形態１の動作について図１
（ａ），（ｂ）を参照して説明する。ゲート電極幅（エ
ミッタサイズ）の大きなトランジスタの入力インピーダ
ンスは、所望周波数帯域で低く、帯域外の低い周波数で
高くなる。このため、帯域外の低い周波数における安定
化には並列抵抗が適する。

【００２４】この実施の形態１では、並列抵抗として働
く薄膜抵抗体５をＦＥＴ４の複数の入力パッドと入力整
合回路を構成する入力線路７の間に設け、この並列抵抗
の抵抗値としては、所望周波数帯域ではその影響は小さ
く、利得を減少させず、帯域外の低い周波数でＦＥＴの
動作を安定化することができる値を選択することによ
り、帯域外の低い周波数で、並列抵抗によって安定な増
幅器を得て、所望周波数帯域の特性を劣化させることの
ない特性を得ることができる。

【００２５】上記並列抵抗として働く薄膜抵抗体５は、
入力整合回路を構成する入力線路のマイクロストリップ
線路パターンと等幅に設けている。したがって上記薄膜
抵抗体５の入出力の電極も上記薄膜抵抗体５と等幅に構
成されている。そしてＦＥＴ４の複数の入力パッドと入
力線路７の間を接続する複数のボンディングワイヤ配線
２３を、ＦＥＴ４の複数の入力パッドから上記薄膜抵抗
体の真上を渡してそれぞれ平行に上記薄膜抵抗体の反Ｆ
ＥＴ側の電極部と接続することにより、薄膜抵抗体５は
ＦＥＴ４および入力線路７の中心線に対し左右対称に配
置され、ＦＥＴ４の各入力パッドから上記薄膜抵抗体ま
での経路長がそれぞれ均一となるため、ＦＥＴ４を構成
する各セルが均等に安定化動作をすることができる。

【００２６】実施の形態２．図２はこの発明の半導体装
置の実施の形態２を説明する図である。図２（ａ）はこ
の実施の形態２を示す等価回路図、図２（ｂ）はこの実
施の形態２を示す要部平面図である。なお、従来および
実施の形態１で示したものと同一のものには、同一符号
を付して説明を省く。

【００２７】図２（ａ）において、ＦＥＴ４の動作を安
定化する安定化回路を構成する並列抵抗として働く複数
の抵抗体５，５ａ，５ｂ設け、必要に応じてタップを選
択することにより並列抵抗の抵抗値を選択容易にしたも
のであり、他は実施の形態１と同様である。

【００２８】図２（ｂ）において、上記複数の抵抗体
５，５ａ，５ｂは入力線路であるマイクロストリップ線
路パターン上に設けた薄膜抵抗体である。２３はＦＥＴ
４の複数の入力パッドと入力整合回路を構成する入力線
路のマイクロストリップ線路パターン上に設けた複数の
薄膜抵抗体の最も反トランジスタ側端の電極とを接続す
るボンディングワイヤである。

【００２９】この実施の形態２の動作について図２
（ａ），（ｂ）を参照して説明する。上記実施の形態１
で説明したと同様に、ゲート電極幅（エミッタサイズ）
の大きなトランジスタの入力インピーダンスは、所望周
波数帯域で低く、帯域外の低い周波数で高くなる。この
ため、帯域外の低い周波数における安定化には並列抵抗
が適する。この実施の形態２では、ＦＥＴ４の特性差に
よる入力インピーダンス値の差異に対応して、上記の薄
膜抵抗体５，５ａ，５ｂのいずれかのタップを選定する
のを、具体的には、薄膜抵抗体５，５ａ，５ｂのいずれ
かのＦＥＴ側の電極部とキャパシタ６とをボンディング
ワイヤ２４で接続することにより、基板を変えずに安定
化回路を構成する並列抵抗５の抵抗値を調整することが
可能となる。

【００３０】並列抵抗の抵抗値としては、所望周波数帯
域では影響が小さく、利得を減少させず、帯域外の低い
周波数ではＦＥＴの動作を安定化することができる値を
選択するようにする。このようにして、帯域外の低い周
波数では、並列抵抗によって安定な増幅器を所望周波数
帯域の特性を劣化させることなく実現することができ
る。

【００３１】このように、上記選択され並列抵抗として
働く薄膜抵抗体５，５ａ，５ｂは、入力線路であるマイ
クロストリップ線路パターン上で上記パターンと等幅に
設けている。従ってこの薄膜抵抗体の入出力の電極部も
上記薄膜抵抗体と等幅に構成される。そしてＦＥＴ４の
複数の入力パッドと入力整合回路７の間を接続する複数
のボンディングワイヤ配線２３を上記薄膜抵抗体の真上
を渡しそれぞれ平行に接続する。これにより、薄膜抵抗
体の電極とキャパシタ６との接続をどのようにとっても
ＦＥＴ４に対し並列抵抗として働く薄膜抵抗体が、ＦＥ
Ｔ４および入力線路７の中心線に対して左右対象に配置
され、ＦＥＴ４の各入力パッドから上記薄膜抵抗体まで
のボンディングワイヤ経路長がそれぞれ均一となるた
め、ＦＥＴ４を構成する各セルに均等な安定化動作をさ
せることができる。

【００３２】実施の形態３．図３はこの発明の実施の形
態３を説明する図である。図３（ａ）はこの実施の形態
３を示す等価回路図、図３（ｂ）はこの実施の形態３を
示す要部平面図である。なお、従来および実施の形態
１，２で示したものと同一のものには、同一符号を付し
説明を省く。

【００３３】図３（ａ）において、２６は調整用抵抗５
ａ，５ｂを使用しないときに用いる短絡用のボンディン
グワイヤである。

【００３４】図３（ｂ）において、５，５ａ，５ｂは上
記入力線路を構成するマイクロストリップ線路のストリ
ップ導体上に設けた薄膜抵抗体である。６はＤＣ（直
流）成分をカットするキャパシタである。

【００３５】次に動作について説明する。上記実施の形
態１で説明したように、ゲート電極幅（エミッタサイ
ズ）の大きなＦＥＴでは、帯域外の低い周波数における
安定化には並列抵抗が適する。一方、入力整合回路を設
計する場合、ＦＥＴの入力パッドと入力整合回路とを接
続するワイヤ２３のインダクタとして、ＦＥＴにおける
入力インピーダンスのリアクタンス成分を相殺する量の
インダクタとしてワイヤ長を設計することとなる。

【００３６】従って、この実施の形態３では、実施の形
態２と同様に、このＦＥＴに対して並列抵抗として働く
薄膜抵抗体の複数段をＦＥＴ４と入力整合回路７の間に
設ける。ＦＥＴ４の入力パッドと入力整合回路７とのワ
イヤ配線２３の長さを変化させるのに応じて、ワイヤ配
線２４および短絡用のボンディングワイヤ２６を変更す
ることで、同一の基板を用いたまま並列抵抗５の抵抗値
を一定としたまま、ＦＥＴ４の入力パッドと入力整合回
路との間のインダクタ２３の値が調整可能となる。

【００３７】実施の形態４．図４はこの発明の実施の形
態４を説明する図である。図４（ａ）はこの実施の形態
４を示す等価回路図、図４（ｂ）はこの実施の形態４を
示す要部平面図である。尚、従来および実施の形態１，
２，３と同一のものには、同一符号を付して説明を省
く。

【００３８】図４において、１１は安定化回路を構成す
る直列抵抗、１１ａ，１１ｂは直列抵抗の抵抗値を調整
するために設けた抵抗、２６は調整用の抵抗１１ａおよ
び１１ｂを機能させないために用いる短絡用のボンディ
ングワイヤである。

【００３９】次に動作について説明する。ゲート電極幅
（エミッタサイズ）の大きなＦＥＴの入力インピーダン
スは、所望周波数帯域で低く、帯域外の低い周波数で高
くなる。このため上記実施の形態１で説明したように、
帯域外の低周波数における安定化には並列抵抗が適す
る。一方、所望周波数帯域およびそれ以上の高い周波数
においては、安定化には直列抵抗が有効となる。

【００４０】従って、この実施の形態４では、実施の形
態１ですでに説明したように並列に抵抗５とキャパシタ
６を設け、かつＦＥＴ４に対して直列に抵抗１１を設け
ている。また、ＦＥＴ４の入力パッドと入力整合回路を
接続するワイヤ配線２３を、上記薄膜抵抗体５の真上を
渡して平行に接続する。並列抵抗５の抵抗値としては、
所望周波数帯域ではあまり影響を与えず、かつ、利得を
減少させず、さらに帯域外の低い周波数ではＦＥＴの動
作を安定化することができる値を選択するようにする。
また直列抵抗の大きさとしては、所望周波数帯域以上の
周波数において安定化が得られる値を選択する。

【００４１】この実施の形態４では、入力線路には複数
段の直列抵抗１１ａおよび１１ｂをあらかじめ入力線路
パターン上に設けておき、不必要時はワイヤ配線２６に
より短絡してあるが、必要時に直列抵抗１１の抵抗値を
調整することができる。即ち、安定化回路の調整を基板
を変更せず実装上ワイヤ配線２６を変更することによ
り、ＦＥＴ４の特性差による安定化特性の変化に対して
対処可能な構成となる。

【００４２】実施の形態５．図５はこの発明の実施の形
態５を説明する図である。図５（ａ）はこの実施の形態
５を示す等価回路図、図５（ｂ）はこの実施の形態５を
示す要部平面図である。尚、従来、実施の形態１，２，
３，４に示したものと同一のものには、同一符号を付し
て説明を省く。

【００４３】図５において、１ａ，２ａ，３ａはＦＥＴ
４を構成するセルのソース、ゲート、ドレイン電極、４
は複数のセルを有するＦＥＴ、４ａはＦＥＴを構成する
セル、５はセルに対して並列抵抗として働く薄膜抵抗
体、２７はセル間のアイソレーション抵抗である。

【００４４】次に動作について説明する。ゲート電極幅
（エミッタサイズ）の大きなＦＥＴの入力インピーダン
スは、所望周波数帯域で低く、帯域外の低い周波数で高
くなる。このため帯域外の低い周波数における安定化に
は並列抵抗が適する。一方、所望周波数帯域およびそれ
以上の高い周波数における安定化には、直列抵抗による
安定化抵抗が有効となる。

【００４５】従って、この実施の形態５では、各セルに
対して並列抵抗として働く薄膜抵抗５及びキャパシタ６
の直列回路を設け、かつ各セルに対して直列抵抗とて働
く薄膜抵抗１１を設けている。そして、ＦＥＴ４の複数
の入力パッドと入力整合回路７を接続する複数のワイヤ
配線２３を、上記薄膜抵抗体５の真上を渡して、それぞ
れ平行に接続する。並列抵抗５の抵抗値の大きさは、所
望周波数帯域ではあまり影響を与えず、かつ、利得を減
少させず、さらに帯域外の低い周波数ではＦＥＴの動作
を安定化することができる値を選択するようにする。ま
た、直列抵抗１１の抵抗値の大きさは、所望周波数帯域
以上の周波数において安定化がかかる値を選択する。

【００４６】さらに、この実施の形態５では、入力整合
回路を構成する入力線路のマイクロストリップ線路パタ
ーン上に設けた複数の直列抵抗５および並列抵抗１１を
結ぶ金属電極部分を、ＦＥＴの各セルごとにアイソレー
ション抵抗２７で区切り、セル間のアイソレーションを
保つ構成とする。これにより、ＦＥＴ４の特性差による
安定化特性の変化に対処可能な構成に加えて、セル間の
特性差にも対処可能な構成をとることができる。

【００４７】実施の形態６．図６はこの発明の実施の形
態６を説明する図である。図６（ａ）はこの実施の形態
６を示す等価回路図、図６（ｂ）はこの実施の形態６を
示す要部平面図である。尚、従来、実施の形態１，２，
３，４，５に示したものと同一のものには、同一符号を
付して説明を省く。

【００４８】図６において、２８はＦＥＴ（チップ）間
に挿入した薄膜抵抗体、２９は隣接するＦＥＴの薄膜抵
抗体を接続するためのボンディングワイヤである。

【００４９】次に動作について説明する。この実施の形
態６では、薄膜抵抗体２８はＦＥＴ間のアイソレーショ
ン抵抗として作用し、このアイソレーション抵抗２８を
ＦＥＴ４と入力整合回路７の間に設ける構成とする。ア
イソレーション抵抗２８は各ＦＥＴに接続される入力線
路ごとに設けられ、隣接する電極をワイヤ配線２９によ
り接続する。上記アイソレーション抵抗２８は、それぞ
れ入力インピーダンスの１／２程度の大きさの抵抗値を
選択し、ＦＥＴ間の電極を接続したときに、ＦＥＴ間に
入力インピーダンスと同等程度の抵抗値となるように選
択する。

【００５０】アイソレーション抵抗として薄膜抵抗体２
８はＦＥＴの入力線路と等幅で設け、さらに薄膜抵抗体
に付随する電極を薄膜抵抗体２８と等幅で設けている。
また、ＦＥＴ４の入力パッドと入力整合回路７を接続す
る複数のワイヤ配線２３は、上記薄膜抵抗体２８の真上
を渡して、それぞれ平行に接続する。これにより、各Ｆ
ＥＴ４ごとに薄膜抵抗体２８がＦＥＴ４および入力線路
７に対して左右対象に入り、ＦＥＴ４の各入力パッドか
ら抵抗２８までの経路長がそれぞれ均一となるため、Ｆ
ＥＴ４を構成する各セルを均等に安定化動作をさせる半
導体装置を得ることができる。さらに、ＦＥＴ４による
安定化特性の変化にも対処可能な構成となる。

【００５１】実施の形態７．図７はこの発明の実施の形
態７を説明する図である。図７（ａ）はこの実施の形態
７を示す等価回路図、図７（ｂ）はこの実施の形態７を
示す要部平面図である。尚、従来、実施の形態１，２，
３，４，５，６に示したものと同一のものには、同一符
号を付して説明を省く。

【００５２】図７において、５は並列抵抗として挿入し
た薄膜抵抗体、６はキャパシタ、６はキャパシタ、３０
はＦＥＴのチップ間を接続するためのボンディングワイ
ヤである。

【００５３】次に動作について説明する。この実施の形
態７では、複数のＦＥＴをシングルエンド型として動作
させるとき、入力整合回路のマイクロストリップ線路パ
ターン上にパターンと等幅に薄膜抵抗体とキャパシタを
設け、隣接するＦＥＴ同士をワイヤで接続することでワ
イヤとキャパシタからなる直列共振回路を構成し、ＦＥ
Ｔの動作周波数と直列共振回路の周波数とを一致させる
構成とする。このＦＥＴの基本的動作は、実施の形態６
に記載した場合と同様の動作となる。

【００５４】また、この実施の形態７では、複数のＦＥ
Ｔ４をプッシュプル型として動作させるとき、薄膜抵抗
体５はＦＥＴに対して並列抵抗として作用し、この並列
抵抗をＦＥＴ４と入力整合回路７の間に設ける構成とす
る。各ＦＥＴにおける動作は実施の形態１に記載した場
合と同様の動作となる。

【００５５】実施の形態８．図８はこの発明の実施の形
態８を説明する図である。図８（ａ）はこの実施の形態
８を示す等価回路図、図８（ｂ）はこの実施の形態８を
示す要部平面図である。尚、従来、実施の形態１，２，
３，４，５，６，７に示したものと同一のものには、同
一符号を付して説明を省く。

【００５６】図８において、２９はＦＥＴのチップ間を
接続するためのボンディングワイヤ、３１は整合用の並
列キャパシタである。

【００５７】次に動作について説明する。この実施の形
態８では、２つのＦＥＴ４をプッシュプル型として動作
させるとき、ＦＥＴ４と入力整合回路７の間の基板上に
キャパシタ３１を設ける構成とする。２つのＦＥＴの間
に電位がゼロの点が生じるので、直列ワイヤ２３および
並列キャパシタ３１により、集中常数のインダクタおよ
びキャパシタから構成されるローパスフィルタ型の入出
力整合回路が構成される。

【００５８】

【発明の効果】以上のように請求項１の発明によれば、
トランジスタに対して並列抵抗として働く安定化回路を
構成する薄膜抵抗体を入力整合回路を構成する入力線路
パターン上に入力線路パターンと等幅に設け、トランジ
スタの複数の入力パッドから上記入力線路パターン上の
上記薄膜抵抗体の反トランジスタ側の電極との間を接続
する複数のワイア配線を上記薄膜抵抗体の真上を渡し
て、それぞれ平行に設けるので、トランジスタを構成す
る複数のセルから安定化回路を構成する薄膜抵抗体まで
の経路長を等しくなるように構成することができ、トラ
ンジスタを構成する複数のセルに均等に安定化動作をさ
せる半導体装置を得ることができる。

【００５９】また、請求項２の発明によれば、請求項１
と同様の効果に加えて、トランジスタに対して並列抵抗
として働く安定化回路を構成する薄膜抵抗体の複数個を
入力整合回路を構成する入力線路パターン上に入力線路
パターンと等幅に設け、並列抵抗として働く薄膜抵抗体
と直列接続するキャパシタからのワイヤ配線を上記複数
個のうちどの薄膜抵抗体のトランジスタ側端の電極に接
続するかにより安定化回路を構成する並列抵抗の抵抗値
を調整可能としたことにより、トランジスタの特性差に
対応して安定化特性を同一基板を用いて簡便に得られる
半導体装置を得ることができる。

【００６０】また、請求項３の発明によれば、請求項１
と同様の効果に加えて、トランジスタの入力整合回路の
設計において、トランジスタの入力インピ−ダンスのリ
アクタンス成分を相殺する量のインダクタに応じて、安
定化回路を構成するトランジスタと入力整合回路間のワ
イヤ長を変更可能としたことにより、トランジスタの特
性差に対応し安定化特性を同一基板を用いて簡便に得ら
れる半導体装置を得ることができる。

【００６１】また、請求項４の発明によれば、請求項１
と同様の効果に加えて、トランジスタに対して並列抵抗
および直列抵抗として働く安定化回路を構成する複数の
薄膜抵抗体を入力整合回路を構成する入力線路パターン
上に入力線路パターンと等幅に設け、トランジスタに対
して並列抵抗として働く薄膜抵抗体の実装接続は請求項
１の構成と同様であり、トランジスタに対して直列抵抗
として働く薄膜抵抗体は所要の抵抗値の選択に応じて、
入力線路パターン上の薄膜抵抗体の必要数を選んで配置
されたままとし、残りの使用しない薄膜抵抗体はその両
端部の電極間を複数のワイヤ配線により短絡することに
より、トランジスタの特性差に対応し安定化特性を同一
基板を用いて簡便に得られる半導体装置を得ることがで
きる。

【００６２】また、請求項５の発明によれば、トランジ
スタを構成する複数の各セル個々に対して並列抵抗およ
び直列抵抗として働く安定化回路を構成する薄膜抵抗体
を入力整合回路を構成する入力線路パターン上に設け
て、上記複数の各セルから上記薄膜抵抗体までの経路長
を等しくなるように構成することにより、高周波高出力
トランジスタを構成する複数のセルに均等に安定化動作
をさせる半導体装置を得ることができるとともに、隣接
する各セルの入力線路間のアイソレーション抵抗として
働く薄膜抵抗体を入力整合回路を構成する入力線路パタ
ーン上に設けて、セル間のバラツキに対処して高周波高
出力トランジスタを構成する複数のセルに均等に安定化
動作をさせる半導体装置を得ることができる。

【００６３】また、請求項６の発明によれば、複数のシ
ングルエンド型の高周波高出力トランジスタを有する半
導体装置において、隣接するトランジスタ間のアイソレ
ーション回路として、上記トランジスタの入力整合回路
を構成する入力線路のマイクロストリップ線路パターン
上に薄膜抵抗体を上記入力線路パターンと等幅に設け、
上記トランジスタの複数の入力パッドと上記入力線路パ
ターン上の薄膜抵抗体の反トランジスタ側の電極部との
間に複数のワイヤ配線を上記薄膜抵抗体の真上を渡し
て、それぞれ平行に設け、隣接する同様構成の上記入力
線路パターン上の薄膜抵抗体のトランジスタ側の電極部
間にワイヤ配線を設けて構成することにより、トランジ
スタの複数の入力パッドからアイソレーション抵抗まで
の経路長がそれぞれ均一となり、トランジスタを構成す
る各セルを均等に安定化動作をさせる半導体装置を得る
ことができる。

【００６４】また、請求項７の発明によれば、複数の高
周波高出力トランジスタを有する半導体装置において、
上記トランジスタの入力整合回路を構成する入力線路パ
ターン上に薄膜抵抗体を上記入力線路パターンと等幅に
設け、また上記入力線路パターンのトランジスタ側端部
間際のパターン間の基板上にほぼ入力線路パターンと等
幅のキャパシタを設け、そのキャパシタの両端の電極部
は上記入力線路パターンに接続し、上記トランジスタの
複数の入力パッドと上記入力線路パターン上の薄膜抵抗
体の反トランジスタ側の電極部との間に複数のワイヤ配
線を上記薄膜抵抗体の真上を渡して、それぞれ平行に設
け、互いに隣接する同様構成の上記キャパシタのトラン
ジスタ側の電極部間にワイヤ配線を設けて構成し、この
隣接するトランジスタをシングルエンド型として動作さ
せるとき、上記薄膜抵抗体とキャパシタとワイヤ配線を
直列共振回路としてその共振周波数を上記トランジスタ
の動作周波数に一致させると、上記薄膜抵抗体同士を短
絡させたものと等価となるので、請求項６の発明と同様
の効果を得ることができる。また、隣接するトランジス
タをプッシュプル型として動作させるとき、上記薄膜抵
抗体とキャパシタの直列回路をワイヤ配線で接続したそ
の間に電位０の点が生じるので、各トランジスタに対し
並列接続される安定化回路として実施の形態１と同様の
効果を得ることができる。

【００６５】また、請求項８の発明によれば、プッシュ
プル型の高周波高出力トランジスタを有する半導体装置
において、上記トランジスタの入力整合回路を構成する
入力線路パターンの間の基板上にほぼ入力線路パターン
と等幅のキャパシタを設け、そのキャパシタの両端の電
極部は上記入力線路パターンに接続し、上記トランジス
タの複数の入力パッドと上記キャパシタの反トランジス
タ側の電極部との間に複数のワイヤ配線を上記キャパシ
タの真上を渡して、それぞれ平行に設け、互いに隣接す
る同様構成の上記キャパシタのトランジスタ側の電極部
間にワイヤ配線を設けて構成することにより、隣接する
トランジスタの間に電位がゼロの点が生じ、集中常数の
キャパシタとインダクタから構成されるローパスフィル
タ型の入力整合回路が小型に構成できる半導体装置を得
ることができる。

【図面の簡単な説明】

【図１】 この発明の半導体装置の実施の形態１を示す
図である。

【図２】 この発明の半導体装置の実施の形態２を示す
図である。

【図３】 この発明の半導体装置の実施の形態３を示す
図である。

【図４】 この発明の半導体装置の実施の形態４を示す
図である。

【図５】 この発明の半導体装置の実施の形態５を示す
図である。

【図６】 この発明の半導体装置の実施の形態６を示す
図である。

【図７】 この発明の半導体装置の実施の形態７を示す
図である。

【図８】 この発明の半導体装置の実施の形態８を示す
回路図である。

【図９】 従来の半導体装置を示す図である。

【図１０】 従来の半導体装置を示す図である。

【図１１】 従来の半導体装置を示す図である。

【図１２】 従来の電力合成形トランジスタの半導体装
置を示す図である。

【符号の説明】

１，１ａ ソース電極、２，２ａ ゲート電極、３，３
ａ ドレイン電極、４ＦＥＴ（電界効果トランジス
タ）、４ａ セル、５，５ａ，５ｂ 抵抗体（薄膜抵
抗）、６ キャパシタ、７ 入力整合回路、９ 出力整
合回路、１１，１１ａ，１１ｂ 抵抗体（薄膜抵抗）、
２３，２４，２５，２６ ボンディングワイヤ（ワイヤ
配線）、２７ 抵抗体（薄膜抵抗）、２８ 抵抗体（薄
膜抵抗）、２９，３０ ボンディングワイヤ（ワイヤ配
線）、３１ キャパシタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 高木 直 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内

Claims (8)

【特許請求の範囲】
1. 【請求項１】 高周波高出力トランジスタの複数の入力
   パッドと入力整合回路との間に安定化回路を有する半導
   体装置において、 上記安定化回路として、上記入力整合回路を構成する入
   力線路のマイクロストリップ線路パターン上のトランジ
   スタ側に、上記トランジスタに対し並列抵抗として働く
   薄膜抵抗体を上記マイクロストリップ線路パターンと等
   幅に設け、この薄膜抵抗体の入力線路方向の両端部のマ
   イクロストリップ線路パターンを電極部とし、 上記トランジスタの複数の入力パッドと、上記入力線路
   パターン上の上記薄膜抵抗体の反トランジスタ側の電極
   部との間に複数のワイヤ配線を上記複数の薄膜抵抗体の
   真上を渡して、それぞれ平行に設け、 上記入力線路のマイクロストリップ線路パターンのトラ
   ンジスタ側端の両側近傍に片側接地のキャパシタを設
   け、そのキャパシタの反接地側電極と上記薄膜抵抗体の
   トランジスタ側端の電極部との間にワイヤ配線を設け、 上記薄膜抵抗体と上記キャパシタの直列回路が上記トラ
   ンジスタに対し並列に接続される安定化回路を構成する
   ことを特徴とする半導体装置。
2. 【請求項２】 高周波高出力トランジスタの複数の入力
   パッドと入力整合回路との間に安定化回路を有する半導
   体装置において、 上記安定化回路として、上記入力整合回路を構成する入
   力線路のマイクロストリップ線路パターン上のトランジ
   スタ側に、上記トランジスタに対し並列抵抗として働く
   薄膜抵抗体複数個を上記マイクロストリップ線路パター
   ンと等幅に設け、これら複数の薄膜抵抗体の入力線路方
   向の各両端部のマイクロストリップ線路パターンを電極
   部とし、 上記トランジスタの複数の入力パッドと上記入力線路パ
   ターン上の反トランジスタ側端の薄膜抵抗体電極部との
   間に複数のワイヤ配線を上記複数の薄膜抵抗体の真上を
   渡して、それぞれ平行に設け、 上記入力線路のマイクロストリップ線路パターンのトラ
   ンジスタ側端の両側近傍に片側接地のキャパシタを設
   け、 上記トランジスタに対し並列抵抗として働く薄膜抵抗体
   の抵抗値の選択に応じて、その選択した特定の薄膜抵抗
   体のトランジスタ側電極部と上記キャパシタの反接地側
   電極との間にワイヤ配線を設け、 トランジスタに対し並列抵抗として働く薄膜抵抗体の抵
   抗値を可変とし、この薄膜抵抗体と上記キャパシタとの
   直列回路が上記トランジスタに対し並列に接続される安
   定化回路を構成することを特徴とする半導体装置。
3. 【請求項３】 高周波高出力トランジスタの複数の入力
   パッドと入力整合回路との間に安定化回路を有する半導
   体装置において、 上記安定化回路として、上記入力整合回路を構成する入
   力線路のマイクロストリップ線路パターン上のトランジ
   スタ側に、上記トランジスタに対し並列抵抗として働く
   薄膜抵抗体を決める複数個を上記マイクロストリップ線
   路パターンと等幅に設け、これら複数の薄膜抵抗体の入
   力線路方向の各両端部の入力線路パターンを電極部と
   し、 上記入力線路のマイクロストリップ線路パターンのトラ
   ンジスタ側端の両側近傍に片側接地のキャパシタを設
   け、 上記トランジスタの複数の入力パッドと、上記入力整合
   回路との間の所要のワイヤ配線長に応じて、入力線路パ
   ターン上の選択した特定の薄膜抵抗体の反トランジスタ
   側の電極部との間に複数のワイヤ配線を上記複数の薄膜
   抵抗体の真上を渡して、それぞれ平行に設け、 上記選択した特定の薄膜抵抗体に応じて、そのトランジ
   スタ側電極部と上記キャパシタの反接地側電極部との間
   にワイヤ配線を設け、 上記選択した特定の薄膜抵抗体の反トランジスタ側に残
   存する薄膜抵抗体が存在する場合はそれらの薄膜抵抗体
   の両端部の電極間を短絡する複数のワイヤ配線を設け、 上記トランジスタの複数の入力パッドと上記入力整合回
   路との間のインダクタの値を調整可能とし、また、この
   際上記トランジスタに対し並列抵抗として働く薄膜抵抗
   体の抵抗値を一定とし、この薄膜抵抗体と上記キャパシ
   タとの直列回路が上記トランジスタに対し並列に接続さ
   れる安定化回路を構成することを特徴とする半導体装
   置。
4. 【請求項４】 高周波高出力トランジスタの複数の入力
   パッドと入力整合回路との間に安定化回路を有する半導
   体装置において、 上記安定化回路として、上記入力整合回路を構成する入
   力線路のマイクロストリップ線路パターン上のトランジ
   スタ側に、上記トランジスタに対し並列抵抗および直列
   抵抗として働く薄膜抵抗体を決める複数個を上記入力線
   路パターンと等幅に設け、これらの薄膜抵抗体の入力線
   路方向の各両端部のマイクロストリップ線路パターンを
   電極部とし、 上記入力線路のマイクロストリップ線路パターンのトラ
   ンジスタ側端の両側近傍に片側接地のキャパシタを配置
   し、 上記トランジスタの複数の入力パッドと、上記トランジ
   スタに対し並列抵抗として働く薄膜抵抗体の抵抗値の選
   択に応じて、その選択した特定の薄膜抵抗体の反トラン
   ジスタ側の電極部との間に複数のワイヤ配線を上記薄膜
   抵抗体の真上を渡して、それぞれ平行に設け、 上記選択した特定の薄膜抵抗体のトランジスタ側の電極
   部と上記キャパシタの反接地側電極部との間にワイヤ配
   線を設け、 また、上記トランジスタに対し直列抵抗として働く薄膜
   抵抗体として選択した特定の数の薄膜抵抗体を上記入力
   線路パターン上に配置したままとし、 なお、残存する使用しない薄膜抵抗体についてはそれら
   の両端部の電極間を短絡する複数のワイヤ配線を設け、 上記のトランジスタに対し並列抵抗として働く選択した
   特定の薄膜抵抗体と上記キャパシタの直列回路が上記ト
   ランジスタに対し並列に接続した安定化回路を形成し、 また、上記トランジスタに対し直列抵抗として働く選択
   した特定の薄膜抵抗体が上記トランジスタに対し直列に
   接続される安定化回路を形成することを特徴とする半導
   体装置。
5. 【請求項５】 高周波高出力トランジスタを構成する複
   数Ｎのセルと入力整合回路との間に安定化回路を有する
   半導体装置において、上記安定化回路として、上記入力
   整合回路を構成する入力線路のマイクロストリップ線路
   パターン上のトランジスタ側に、各セルに対して直列抵
   抗として働く薄膜抵抗体と、並列抵抗として働く薄膜抵
   抗体の一対を入力線路方向に並べその両端部の入力線路
   パターンを電極部とし、 上記入力線路パターン上の１セルに対応する薄膜抵抗体
   のパターンを入力線路パターン幅方向にＮ対を設け、 上記入力線路パターン上のパターン幅方向に隣接する、
   Ｎ個の上記直列抵抗として働く薄膜抵抗体の相互間およ
   び並列抵抗として働く薄膜抵抗体の相互間は絶縁され、
   上記各セルに対応して上記薄膜抵抗体間をつなぐの電極
   部相互間はアイソレーション抵抗として働く薄膜抵抗体
   を設け、 上記各セルに対して並列抵抗として働く薄膜抵抗体のト
   ランジスタ側端は上記入力線路パターンで共通の電極を
   構成し、 上記入力線路のマイクロストリップ線路パターンのトラ
   ンジスタ側の両側近傍に片側接地のキャパシタを配置
   し、 トランジスタを構成する各セルと、上記各セルに対応す
   る上記薄膜抵抗体間の電極部との間にそれぞれワイヤ配
   線を設け、 上記入力線路パターン上のトランジスタ側端の共通の電
   極と上記キャパシタの反接地側電極との間にワイヤ配線
   を設け、 各セルに対して並列抵抗として働く上記薄膜抵抗体、直
   列抵抗として働く上記薄膜抵抗体および隣接する各セル
   の入力線路間でアイソレーション抵抗として働く薄膜抵
   抗体を一体化した、各セル毎の安定化回路を備えたこと
   を特徴とする半導体装置。
6. 【請求項６】 複数のシングルエンド型の高周波高出力
   トランジスタ回路を有する半導体装置において、高周波
   高出力トランジスタを複数有し、各トランジスタの複数
   の入力パッドと入力整合回路との間にアイソレーション
   回路を有する半導体装置において、 上記アイソレーション回路として、上記入力整合回路を
   構成する入力線路のマイクロストリップ線路パターン上
   のトランジスタ側に、薄膜抵抗体を上記マイクロストリ
   ップ線路パターンと等幅に設け、この薄膜抵抗体の入力
   線路方向の両端部のマイクロストリップ線路パターンを
   電極部とし、 上記トランジスタの複数の入力パッドと、上記入力線路
   パターン上の上記薄膜抵抗体の反トランジスタ側の電極
   部との間に複数のワイヤ配線を上記薄膜抵抗体の真上を
   渡して、それぞれ平行に設け、 隣接する同様構成の上記トランジスタの入力線路パター
   ン上のトランジスタ側に設けた薄膜抵抗体のトランジス
   タ側端の電極部同士を接続するワイヤ配線を設けたこと
   を特徴とする半導体装置。
7. 【請求項７】 高周波高出力トランジスタ回路を複数有
   する半導体装置において、 隣接するトランジスタが回路が、トランジスタと入力整
   合回路の接続位置に、抵抗体の一端の電極を接続する上
   記抵抗体とキャパシタの直列回路を有し、上記キャパシ
   タの他端の電極同士を互いに接続する構成を、 上記トランジスタの入力整合回路を構成する入力線路の
   マイクロストリップ線路パターン上のトランジスタ側
   に、薄膜抵抗体を上記マイクロストリップ線路パターン
   と等幅に設け、この薄膜抵抗体の入力線路方向の両端部
   のマイクロストリップ線路パターンを電極部とし、 上記トランジスタの入力整合回路を構成する入力線路の
   マイクロストリップ線路パターンのトランジスタ側端部
   のパターン間に、その入力線路パターンとほぼ等幅のキ
   ャパシタをその両端電極部を上記入力線路パターンに接
   続して設け、 上記トランジスタの複数の入力パッドと上記入力線路パ
   ターン上の上記薄膜抵抗体の反トランジスタ側の電極部
   との間に複数のワイヤ配線を上記薄膜抵抗体の真上を渡
   して、それぞれ平行に設け、 隣接するトランジスタの上記キャパシタのトランジスタ
   側の電極部間にワイヤ配線を設けて構成することを特徴
   とする半導体装置。
8. 【請求項８】 プッシュプル型の高周波高出力トランジ
   スタ回路を有する半導体装置において、 隣接するトランジスタ回路が、トランジスタと入力整合
   回路の接続位置に一端の電極を接続するキャパシタを有
   し、キャパシタの他端の電極同士を互いに接続する構成
   を、 上記トランジスタの入力整合回路を構成する入力線路の
   マイクロストリップ線路パターンの間に、その入力線路
   パターンとほぼ等幅のキャパシタの両端電極部を上記入
   力線路パターンに接続して設け、 上記トランジスタの複数の入力パッドと、上記キャパシ
   タの反トランジスタ側の電極部との間に複数のワイヤ配
   線を上記キャパシタの真上を渡して、それぞれ平行に設
   け、 隣接するトランジスタの上記キャパシタのトランジスタ
   側の電極部間にワイヤ配線を設けて構成することを特徴
   とする半導体装置。