JPH1083998A - 半導体装置 - Google Patents
半導体装置Info
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- JPH1083998A JPH1083998A JP23801496A JP23801496A JPH1083998A JP H1083998 A JPH1083998 A JP H1083998A JP 23801496 A JP23801496 A JP 23801496A JP 23801496 A JP23801496 A JP 23801496A JP H1083998 A JPH1083998 A JP H1083998A
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Abstract
(57)【要約】
【課題】 半導体基板上で抵抗を設けるためのプロセス
数を増やすことなく、しかも使用周波数帯域外でもトラ
ンジスタ素子の安定化を図る。 【解決手段】 電気的に若干抵抗率を有する下地電極１
６の面上にＦＥＴ４のゲート電極２と入力パッド１５と
を離間して設けたため、ＦＥＴ４のゲート電極２と入力
パッド１５との間は下地電極１６を介して接続したこと
になり、ゲート電極２と入力パッド１５とを抵抗により
接続して安定化回路を構成したことになる。また、その
抵抗と並列にキャパシタや直列共振回路を挿入すること
により、所望周波数では最低限の安定化をした状態で、
帯域外の周波数で格段に安定にすることができる。
数を増やすことなく、しかも使用周波数帯域外でもトラ
ンジスタ素子の安定化を図る。 【解決手段】 電気的に若干抵抗率を有する下地電極１
６の面上にＦＥＴ４のゲート電極２と入力パッド１５と
を離間して設けたため、ＦＥＴ４のゲート電極２と入力
パッド１５との間は下地電極１６を介して接続したこと
になり、ゲート電極２と入力パッド１５とを抵抗により
接続して安定化回路を構成したことになる。また、その
抵抗と並列にキャパシタや直列共振回路を挿入すること
により、所望周波数では最低限の安定化をした状態で、
帯域外の周波数で格段に安定にすることができる。
Description
【０００１】
【発明の属する技術分野】この発明は、衛星通信、地上
マイクロ波通信、移動体通信等に使用する高出力増幅器
に用いられる半導体装置に関するものである。
マイクロ波通信、移動体通信等に使用する高出力増幅器
に用いられる半導体装置に関するものである。
【０００２】
【従来の技術】一般に、ソース接地若しくはエミッタ接
地トランジスタ素子を用いて高出力増幅器等の半導体装
置を形成する際、周波数が低い場合には、利得が大きく
なるため、トランジスタや回路の帰還成分により不安定
動作となる、つまりトランジスタのＳパラメータより求
めた安定係数Ｋが１以下となってしまう。このため、従
来より、安定化回路を内蔵したトランジスタが提案され
ている。
地トランジスタ素子を用いて高出力増幅器等の半導体装
置を形成する際、周波数が低い場合には、利得が大きく
なるため、トランジスタや回路の帰還成分により不安定
動作となる、つまりトランジスタのＳパラメータより求
めた安定係数Ｋが１以下となってしまう。このため、従
来より、安定化回路を内蔵したトランジスタが提案され
ている。
【０００３】図９〜図１１に、従来の安定化回路を内蔵
した半導体装置の一例として、例えば特開平１−１３２
１７１号公報に記載されたＧａＡｓ ＦＥＴを用いた半
導体装置を示す。
した半導体装置の一例として、例えば特開平１−１３２
１７１号公報に記載されたＧａＡｓ ＦＥＴを用いた半
導体装置を示す。
【０００４】図９において、１はソース電極、２はゲー
ト電極、３はドレイン電極、４はこれらの電極１〜３を
有するＦＥＴ、５は並列に挿入した抵抗、６はＤＣ（直
列）成分をカットするためのキャパシタ、７は入力整合
回路、８はゲート電極バイアス回路、９は出力整合回
路、１０はドレイン電極バイアス回路である。この図９
に示す半導体装置では、ＦＥＴ４の入力側に並列に挿入
された抵抗５が安定化回路として機能しており、ＦＥＴ
４の安定化を図っている。具体的には、ＦＥＴ４の入力
インピーダンスと、並列抵抗５の大きさとの比によって
安定化の度合いを変えることができるので、入力インピ
ーダンスと比較して抵抗５の値を小さくすればするほ
ど、その抵抗５を流れる電流が大きくなるので、抵抗５
で消費される成分が増えて、より安定化することができ
る。
ト電極、３はドレイン電極、４はこれらの電極１〜３を
有するＦＥＴ、５は並列に挿入した抵抗、６はＤＣ（直
列）成分をカットするためのキャパシタ、７は入力整合
回路、８はゲート電極バイアス回路、９は出力整合回
路、１０はドレイン電極バイアス回路である。この図９
に示す半導体装置では、ＦＥＴ４の入力側に並列に挿入
された抵抗５が安定化回路として機能しており、ＦＥＴ
４の安定化を図っている。具体的には、ＦＥＴ４の入力
インピーダンスと、並列抵抗５の大きさとの比によって
安定化の度合いを変えることができるので、入力インピ
ーダンスと比較して抵抗５の値を小さくすればするほ
ど、その抵抗５を流れる電流が大きくなるので、抵抗５
で消費される成分が増えて、より安定化することができ
る。
【０００５】次に、図１０において１はソース電極、２
はゲート電極、３はドレイン電極、４はＦＥＴ、７は入
力整合回路、８はゲート電極バイアス回路、９は出力整
合回路、１０はドレイン電極バイアス回路、１１は直列
に挿入した抵抗である。この図１０に示す半導体装置で
は、ＦＥＴ４の入力側に直列に挿入した抵抗１１が安定
化回路として機能しており、ＦＥＴ４の安定化を図って
いる。具体的には、ＦＥＴ４の入力インピーダンスと直
列抵抗１１の大きさとの比によって安定化の度合いを変
えることができので、入力インピーダンスと比較して直
列抵抗１１の値を大きくすればするほど、抵抗１１で消
費される成分が増えて、より安定化することができる。
はゲート電極、３はドレイン電極、４はＦＥＴ、７は入
力整合回路、８はゲート電極バイアス回路、９は出力整
合回路、１０はドレイン電極バイアス回路、１１は直列
に挿入した抵抗である。この図１０に示す半導体装置で
は、ＦＥＴ４の入力側に直列に挿入した抵抗１１が安定
化回路として機能しており、ＦＥＴ４の安定化を図って
いる。具体的には、ＦＥＴ４の入力インピーダンスと直
列抵抗１１の大きさとの比によって安定化の度合いを変
えることができので、入力インピーダンスと比較して直
列抵抗１１の値を大きくすればするほど、抵抗１１で消
費される成分が増えて、より安定化することができる。
【０００６】図１１（ａ），（ｂ）は、それぞれ、図１
０の安定化回路をＧａＡｓ基板上に構成した例の平面お
よびそのIIb−IIb線断面を示している。図１１（ａ），
（ｂ）において、１はソース電極、２はゲート電極、３
はドレイン電極、４はＦＥＴ、１１は抵抗、１３はＧａ
Ａｓ基板、１４はボンディングメタルであり、ゲート電
極２とボンディングメタル１４との間に挿入した抵抗１
１はバリアメタルにより構成し、ＦＥＴ４の安定化を図
っている。
０の安定化回路をＧａＡｓ基板上に構成した例の平面お
よびそのIIb−IIb線断面を示している。図１１（ａ），
（ｂ）において、１はソース電極、２はゲート電極、３
はドレイン電極、４はＦＥＴ、１１は抵抗、１３はＧａ
Ａｓ基板、１４はボンディングメタルであり、ゲート電
極２とボンディングメタル１４との間に挿入した抵抗１
１はバリアメタルにより構成し、ＦＥＴ４の安定化を図
っている。
【０００７】
【発明が解決しようとする課題】しかし、上述の図９に
示すように並列抵抗５により安定化回路を構成した従来
の半導体装置では、非常に高出力な増幅器の安定化を行
う場合、ＦＥＴのゲート電極幅が大きくなり、入力イン
ピーダンスが非常に低くなるため、並列抵抗では安定化
が非常に困難である、という問題点があった。
示すように並列抵抗５により安定化回路を構成した従来
の半導体装置では、非常に高出力な増幅器の安定化を行
う場合、ＦＥＴのゲート電極幅が大きくなり、入力イン
ピーダンスが非常に低くなるため、並列抵抗では安定化
が非常に困難である、という問題点があった。
【０００８】具体的に説明すると、図１２に、ゲート電
極幅（エミッタサイズともいう。）の大きな場合と小さ
な場合のトランジスタの入力インピーダンス（Ｓ１１）
の周波数特性をスミスチャートにより示しているが、こ
の図１２に示すように、ゲート電極幅が大きくなった場
合には、トランジスタの入力インピーダンスは図上Ｓ１
１→Ｓ１１’と移行して非常に低くなるので、図９に示
すように並列抵抗５で安定化を図ろうとすると、入力イ
ンピーダンスに比較して並列抵抗５の値をより小さくす
る必要があるので、並列抵抗５では安定化することが困
難になるからである。
極幅（エミッタサイズともいう。）の大きな場合と小さ
な場合のトランジスタの入力インピーダンス（Ｓ１１）
の周波数特性をスミスチャートにより示しているが、こ
の図１２に示すように、ゲート電極幅が大きくなった場
合には、トランジスタの入力インピーダンスは図上Ｓ１
１→Ｓ１１’と移行して非常に低くなるので、図９に示
すように並列抵抗５で安定化を図ろうとすると、入力イ
ンピーダンスに比較して並列抵抗５の値をより小さくす
る必要があるので、並列抵抗５では安定化することが困
難になるからである。
【０００９】また、図１０に示すように直列抵抗１１に
より安定化回路を構成した半導体装置では、ＦＥＴのゲ
ート電極幅が大きくなり、入力インピーダンスが非常に
低くなっても並列抵抗の場合のような問題はないが、帯
域外の低い周波数では、トランジスタの入力インピーダ
ンスが高くなるため、所望周波数での利得を劣化させず
に安定化することができず、不安定になる、という問題
点がある。
より安定化回路を構成した半導体装置では、ＦＥＴのゲ
ート電極幅が大きくなり、入力インピーダンスが非常に
低くなっても並列抵抗の場合のような問題はないが、帯
域外の低い周波数では、トランジスタの入力インピーダ
ンスが高くなるため、所望周波数での利得を劣化させず
に安定化することができず、不安定になる、という問題
点がある。
【００１０】さらに、図１１に示した図１０に示す回路
のＧａＡｓ基板上での直列抵抗１１の実現方法において
は、ＦＥＴを作成する以外にバリアメタルにより直列抵
抗１１を形成するプロセスが必要となるので、プロセス
数が増え、コストアップにつながる、という問題点があ
った。
のＧａＡｓ基板上での直列抵抗１１の実現方法において
は、ＦＥＴを作成する以外にバリアメタルにより直列抵
抗１１を形成するプロセスが必要となるので、プロセス
数が増え、コストアップにつながる、という問題点があ
った。
【００１１】そこで、この発明は、このような問題点を
解決するためになされたもので、半導体基板上で抵抗を
設けるためのプロセス数を増やすことなく、しかも使用
周波数帯域外でもトランジスタ素子の安定化を図ること
のできる半導体装置を提供することを目的とする。
解決するためになされたもので、半導体基板上で抵抗を
設けるためのプロセス数を増やすことなく、しかも使用
周波数帯域外でもトランジスタ素子の安定化を図ること
のできる半導体装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】前記課題を解決するた
め、この発明では、トランジスタのゲート電極と入力パ
ッドとの間に安定化回路を設けるようにした半導体装置
であって、上記安定化回路は、上記トランジスタのゲー
ト電極と上記入力パッドとを離間してこれらより抵抗率
の高い下地電極の面上に設け、当該下地電極を上記トラ
ンジスタのゲート電極と上記入力パッドとの間の抵抗と
して使用することにより構成されたものである。
め、この発明では、トランジスタのゲート電極と入力パ
ッドとの間に安定化回路を設けるようにした半導体装置
であって、上記安定化回路は、上記トランジスタのゲー
ト電極と上記入力パッドとを離間してこれらより抵抗率
の高い下地電極の面上に設け、当該下地電極を上記トラ
ンジスタのゲート電極と上記入力パッドとの間の抵抗と
して使用することにより構成されたものである。
【００１３】また、この発明では、トランジスタのゲー
ト電極と入力パッドとの間に安定化回路を設けるように
した半導体装置であって、上記安定化回路は、上記トラ
ンジスタのゲート電極と入力パッドとの間に、抵抗とキ
ャパシタとが並列に接続されて構成されたものである。
ト電極と入力パッドとの間に安定化回路を設けるように
した半導体装置であって、上記安定化回路は、上記トラ
ンジスタのゲート電極と入力パッドとの間に、抵抗とキ
ャパシタとが並列に接続されて構成されたものである。
【００１４】また、この発明では、トランジスタのゲー
ト電極と入力パッドとの間の抵抗にさらに直列成分カッ
ト用のキャパシタを直列接続したものである。
ト電極と入力パッドとの間の抵抗にさらに直列成分カッ
ト用のキャパシタを直列接続したものである。
【００１５】また、この発明では、トランジスタのゲー
ト電極と入力パッドとの間に安定化回路を設けるように
した半導体装置であって、上記安定化回路は、トランジ
スタのゲート電極と入力パッドとの間に、キャパシタお
よびインダクタからなる直列共振回路と抵抗とが並列に
接続されて構成されたものである。
ト電極と入力パッドとの間に安定化回路を設けるように
した半導体装置であって、上記安定化回路は、トランジ
スタのゲート電極と入力パッドとの間に、キャパシタお
よびインダクタからなる直列共振回路と抵抗とが並列に
接続されて構成されたものである。
【００１６】また、この発明では、直列共振回路に対し
さらに直列に抵抗を接続したものである。
さらに直列に抵抗を接続したものである。
【００１７】また、この発明では、トランジスタのゲー
ト電極と入力パッドとの間に安定化回路を設けるように
した半導体装置であって、上記安定化回路は、トランジ
スタのゲート電極と入力パッドとの間に、帯域内の所望
周波数で安定化するための直列抵抗と、帯域外の低周波
数で安定化するための並列抵抗とを接続することにより
構成されたものである。
ト電極と入力パッドとの間に安定化回路を設けるように
した半導体装置であって、上記安定化回路は、トランジ
スタのゲート電極と入力パッドとの間に、帯域内の所望
周波数で安定化するための直列抵抗と、帯域外の低周波
数で安定化するための並列抵抗とを接続することにより
構成されたものである。
【００１８】また、この発明では、抵抗は、トランジス
タのゲート電極および入力パッドより抵抗率が高く、上
記トランジスタのゲート電極と上記入力パッドとが離間
して設けられた下地電極である。
タのゲート電極および入力パッドより抵抗率が高く、上
記トランジスタのゲート電極と上記入力パッドとが離間
して設けられた下地電極である。
【００１９】
実施の形態１．図１（ａ）はこの発明に係る実施の形態
１による半導体装置の回路図、図１（ｂ）は図１（ａ）
に示す半導体装置を構成するための半導体基板上の構成
図、図１（ｃ）は半導体基板がＧａＡｓ基板の場合の図
１（ａ）のＡ−Ａ’面での断面図、図１（ｃ）は半導体
基板がＳｉ基板の場合の図１（ａ）のＡ−Ａ’面での断
面図を示している。尚、従来技術と同一のものには、同
一符号を付して説明する。
１による半導体装置の回路図、図１（ｂ）は図１（ａ）
に示す半導体装置を構成するための半導体基板上の構成
図、図１（ｃ）は半導体基板がＧａＡｓ基板の場合の図
１（ａ）のＡ−Ａ’面での断面図、図１（ｃ）は半導体
基板がＳｉ基板の場合の図１（ａ）のＡ−Ａ’面での断
面図を示している。尚、従来技術と同一のものには、同
一符号を付して説明する。
【００２０】図１において、１はソース電極、２はゲー
ト電極、３はドレイン電極、４はこれらの電極を有する
ＦＥＴ、１３はＧａＡｓ基板またはＳｉ基板等の半導体
基板、１５は入力パッド、１６はＴｉＷ等の若干抵抗率
のある金属等からなりその上にＦＥＴ４のゲート電極２
と入力パッド１５とが離間して設けられることによりＦ
ＥＴ４のゲート電極２と入力パッド１５との間の安定化
回路の抵抗として機能する下地電極、１７は絶縁膜（Ｓ
ｉ酸化膜）である。尚、ゲート電極２や入力パッド１５
等は、金やアルミニウム等の抵抗率の低い金属からなる
上地電極により構成されており、この上地電極よりＴｉ
Ｗ等からなる下地電極１６のほうが抵抗率が高いもので
ある。
ト電極、３はドレイン電極、４はこれらの電極を有する
ＦＥＴ、１３はＧａＡｓ基板またはＳｉ基板等の半導体
基板、１５は入力パッド、１６はＴｉＷ等の若干抵抗率
のある金属等からなりその上にＦＥＴ４のゲート電極２
と入力パッド１５とが離間して設けられることによりＦ
ＥＴ４のゲート電極２と入力パッド１５との間の安定化
回路の抵抗として機能する下地電極、１７は絶縁膜（Ｓ
ｉ酸化膜）である。尚、ゲート電極２や入力パッド１５
等は、金やアルミニウム等の抵抗率の低い金属からなる
上地電極により構成されており、この上地電極よりＴｉ
Ｗ等からなる下地電極１６のほうが抵抗率が高いもので
ある。
【００２１】次に動作について説明する。この実施の形
態１では、図１（ｃ）および（ｄ）に示すように、ＦＥ
Ｔ４のゲート電極２と入力パッド１５とが下地電極１６
の面上に離間して設けられているので、ＦＥＴ４のゲー
ト電極２と入力パッド１５との間は電気的に若干抵抗率
を有する下地電極１６を介して接続されたことになる。
態１では、図１（ｃ）および（ｄ）に示すように、ＦＥ
Ｔ４のゲート電極２と入力パッド１５とが下地電極１６
の面上に離間して設けられているので、ＦＥＴ４のゲー
ト電極２と入力パッド１５との間は電気的に若干抵抗率
を有する下地電極１６を介して接続されたことになる。
【００２２】ここで、この発明に係る半導体装置では、
高出力を得るためゲート電極幅（エミッタサイズ）を大
きくするが、ゲート電極幅を大きくすると、ＦＥＴ４の
入力インピーダンスが所望周波数において十分に低くな
るが（図１３参照）、安定化回路として抵抗は小さい抵
抗値でも十分にＦＥＴ４の安定化を図ることが実証済み
である。
高出力を得るためゲート電極幅（エミッタサイズ）を大
きくするが、ゲート電極幅を大きくすると、ＦＥＴ４の
入力インピーダンスが所望周波数において十分に低くな
るが（図１３参照）、安定化回路として抵抗は小さい抵
抗値でも十分にＦＥＴ４の安定化を図ることが実証済み
である。
【００２３】このため、上述の通りＴｉＷ等の抵抗率の
あまり大きくないが、金やアルミニウム等の抵抗率の低
い金属からなる上地電極により構成されたゲート電極２
や入力パッド１５等よりは抵抗率が大きい下地電極１６
を用いても、ＦＥＴ４の安定化を図るために十分必要な
抵抗値を得ることができ、安定化回路を構成することが
できることになる。
あまり大きくないが、金やアルミニウム等の抵抗率の低
い金属からなる上地電極により構成されたゲート電極２
や入力パッド１５等よりは抵抗率が大きい下地電極１６
を用いても、ＦＥＴ４の安定化を図るために十分必要な
抵抗値を得ることができ、安定化回路を構成することが
できることになる。
【００２４】従って、この実施の形態１による半導体装
置によれば、半導体プロセスにより作製された若干の抵
抗率を持った下地電極１６をＦＥＴ４のゲート電極２と
入力パッド１５との間の抵抗として使用するようにした
ため、この下地電極１６からなる抵抗がＦＥＴ４の安定
化回路として動作し、ＦＥＴ４の安定化を行う際、安定
化性能のばらつきを抑制することができると共に、新た
に抵抗を設けることなく安定化回路を設けることが可能
なので、プロセス数を増やすことなく安定化回路を内蔵
した半導体装置を実現することができ、コストを削減す
ることができる。
置によれば、半導体プロセスにより作製された若干の抵
抗率を持った下地電極１６をＦＥＴ４のゲート電極２と
入力パッド１５との間の抵抗として使用するようにした
ため、この下地電極１６からなる抵抗がＦＥＴ４の安定
化回路として動作し、ＦＥＴ４の安定化を行う際、安定
化性能のばらつきを抑制することができると共に、新た
に抵抗を設けることなく安定化回路を設けることが可能
なので、プロセス数を増やすことなく安定化回路を内蔵
した半導体装置を実現することができ、コストを削減す
ることができる。
【００２５】実施の形態２．図２に、この発明に係る実
施の形態２による半導体装置の回路図を示す。尚、上記
実施の形態１のものと同一部材には同一符号を付して説
明する。図２において、１はソース電極、２はゲート電
極、３はドレイン電極、４はこれらの電極１〜３を有す
るＦＥＴ、１５は入力パッド、２０はゲート電極２と入
力パッド１５との間に設けられた直列抵抗、２１は直列
抵抗２０と並列に設けられたＭＩＭ構造等のキャパシタ
である。
施の形態２による半導体装置の回路図を示す。尚、上記
実施の形態１のものと同一部材には同一符号を付して説
明する。図２において、１はソース電極、２はゲート電
極、３はドレイン電極、４はこれらの電極１〜３を有す
るＦＥＴ、１５は入力パッド、２０はゲート電極２と入
力パッド１５との間に設けられた直列抵抗、２１は直列
抵抗２０と並列に設けられたＭＩＭ構造等のキャパシタ
である。
【００２６】次に動作について説明する。図３に、ゲー
ト電極幅（エミッタサイズ）の大きなＦＥＴの入力イン
ピーダンス（Ｓ１１）の周波数特性をスミスチャートに
より示す。図３より、ＦＥＴの入力インピーダンスは使
用する所望周波数ｆ0においては低いが、帯域外の低い
周波数では一般に高くなることがわかる。このため、所
望周波数ｆ0において直列抵抗のみによって必要最低限
の安定化をした場合、低い周波数ではほとんど安定化さ
れないことになる。
ト電極幅（エミッタサイズ）の大きなＦＥＴの入力イン
ピーダンス（Ｓ１１）の周波数特性をスミスチャートに
より示す。図３より、ＦＥＴの入力インピーダンスは使
用する所望周波数ｆ0においては低いが、帯域外の低い
周波数では一般に高くなることがわかる。このため、所
望周波数ｆ0において直列抵抗のみによって必要最低限
の安定化をした場合、低い周波数ではほとんど安定化さ
れないことになる。
【００２７】ところで、この実施の形態２の半導体装置
においては、図２に示すように、ＦＥＴ４の入力側に、
抵抗２０とキャパシタ２１とを並列接続により構成した
安定化回路を挿入している。
においては、図２に示すように、ＦＥＴ４の入力側に、
抵抗２０とキャパシタ２１とを並列接続により構成した
安定化回路を挿入している。
【００２８】このため、高い周波数では、入力信号がキ
ャパシタ２１を通過して通常にＦＥＴ４で増幅される一
方、低い周波数では、入力信号がキャパシタ２１を通過
できず、抵抗２０を通ることによって安定化されること
になる。
ャパシタ２１を通過して通常にＦＥＴ４で増幅される一
方、低い周波数では、入力信号がキャパシタ２１を通過
できず、抵抗２０を通ることによって安定化されること
になる。
【００２９】従って、この実施の形態２の半導体装置に
よれば、抵抗２０の値とキャパシタ２１の値を所望周波
数で必要最低限の安定化をする値に設定することによ
り、上記実施の形態１の場合の直列抵抗のみの場合と比
較して、帯域外の低周波数における安定性を格段に向上
させることができる。
よれば、抵抗２０の値とキャパシタ２１の値を所望周波
数で必要最低限の安定化をする値に設定することによ
り、上記実施の形態１の場合の直列抵抗のみの場合と比
較して、帯域外の低周波数における安定性を格段に向上
させることができる。
【００３０】尚、この実施の形態２では、直列抵抗２０
の設ける方法を特別限定していないため、従来技術と同
様に、ゲート電極とボンディングメタルとの間のバリア
メタルやイオン注入等により直列抵抗を構成するように
しても良いが、上記実施の形態１のように下地電極１６
の面上にＦＥＴのゲート電極２と入力パッド１５とを離
間して設け、当該下地電極１６をゲート電極２と入力パ
ッド１５との間の抵抗として使用するようにして良い。
の設ける方法を特別限定していないため、従来技術と同
様に、ゲート電極とボンディングメタルとの間のバリア
メタルやイオン注入等により直列抵抗を構成するように
しても良いが、上記実施の形態１のように下地電極１６
の面上にＦＥＴのゲート電極２と入力パッド１５とを離
間して設け、当該下地電極１６をゲート電極２と入力パ
ッド１５との間の抵抗として使用するようにして良い。
【００３１】このようにすれば、上記実施の形態１の場
合と同様に、半導体プロセスにより作製した下地電極１
６を抵抗として利用できるので、ＦＥＴ４の安定化を行
う際、安定化性能のバラツキを抑制することができると
共に、新たに抵抗を設けることなく安定化回路を設ける
ことができるので、プロセス数を増やすことなく安定化
した半導体装置を実現することが可能になる。
合と同様に、半導体プロセスにより作製した下地電極１
６を抵抗として利用できるので、ＦＥＴ４の安定化を行
う際、安定化性能のバラツキを抑制することができると
共に、新たに抵抗を設けることなく安定化回路を設ける
ことができるので、プロセス数を増やすことなく安定化
した半導体装置を実現することが可能になる。
【００３２】実施の形態３．図４に、この発明に係る実
施の形態３による半導体装置の回路図を示す。図４にお
いて、１はソース電極、２はゲート電極、３はドレイン
電極、４はこれらの電極１〜３を有するＦＥＴ、１５は
入力パッド、２０は直列抵抗、２３は容量Ｃのキャパシ
タ２１およびリアクタンスＬのスパイラルインダクタ等
のインダクタ２２からなる共振周波数ｆ0＝１／２π
（ＬＣ）1/2の直列共振回路である。
施の形態３による半導体装置の回路図を示す。図４にお
いて、１はソース電極、２はゲート電極、３はドレイン
電極、４はこれらの電極１〜３を有するＦＥＴ、１５は
入力パッド、２０は直列抵抗、２３は容量Ｃのキャパシ
タ２１およびリアクタンスＬのスパイラルインダクタ等
のインダクタ２２からなる共振周波数ｆ0＝１／２π
（ＬＣ）1/2の直列共振回路である。
【００３３】次に動作について説明する。上記実施の形
態２で既に述べたように、ゲート電極幅（エミッタサイ
ズ）の大きなＦＥＴにおいては、直列抵抗のみでは帯域
外の低周波数まで安定化することができない。ところ
で、この実施の形態３の半導体装置においては、図４に
示すように、ＦＥＴ４の入力側に、キャパシタ２１とイ
ンダクタ２２とから形成される共振周波数ｆ0の直列共
振回路２３と、抵抗２０とを並列接続して安定化回路を
構成している。
態２で既に述べたように、ゲート電極幅（エミッタサイ
ズ）の大きなＦＥＴにおいては、直列抵抗のみでは帯域
外の低周波数まで安定化することができない。ところ
で、この実施の形態３の半導体装置においては、図４に
示すように、ＦＥＴ４の入力側に、キャパシタ２１とイ
ンダクタ２２とから形成される共振周波数ｆ0の直列共
振回路２３と、抵抗２０とを並列接続して安定化回路を
構成している。
【００３４】このため、この実施の形態３による半導体
装置によれば、共振周波数として所望の周波数ｆ0を選
択すれば、当該所望周波数ｆ0では入力信号は直列共振
回路２３を通過してＦＥＴ４により増幅され利得が減少
されない一方、帯域外の周波数においては、入力信号は
直列共振回路２３を通過できないので直列抵抗２０を通
リ、安定化される。
装置によれば、共振周波数として所望の周波数ｆ0を選
択すれば、当該所望周波数ｆ0では入力信号は直列共振
回路２３を通過してＦＥＴ４により増幅され利得が減少
されない一方、帯域外の周波数においては、入力信号は
直列共振回路２３を通過できないので直列抵抗２０を通
リ、安定化される。
【００３５】従って、この実施の形態３による半導体装
置によれば、共振周波数として所望の周波数ｆ0を選択
すると、その所望周波数ｆ0では利得が減少されない一
方、帯域外の周波数においては直列抵抗２０により安定
化されるので、帯域外の周波数において格段に安定化を
図ることが可能となる。
置によれば、共振周波数として所望の周波数ｆ0を選択
すると、その所望周波数ｆ0では利得が減少されない一
方、帯域外の周波数においては直列抵抗２０により安定
化されるので、帯域外の周波数において格段に安定化を
図ることが可能となる。
【００３６】尚、この実施の形態３では、上記実施の形
態２の場合と同様、抵抗２０の設け方を特別限定してい
ないが、注入抵抗等により構成したり、あるいは上記実
施の形態１のように下地電極１６の面上にＦＥＴのゲー
ト電極２と入力パッド１５とを離間して設けて、当該下
地電極１６をゲート電極２と入力パッド１５との間の抵
抗として使用するようにして良い。このようにすれば、
上記実施の形態１の場合と同様に、半導体プロセスによ
り作製した下地電極１６を抵抗２０として利用できるの
で、ＦＥＴ４の安定化を行う際、安定化性能のばらつき
を抑制することができると共に、抵抗２０を下地電極１
６により形成しているため、プロセス数を増やすことな
く安定化した半導体装置を実現することが可能になる。
態２の場合と同様、抵抗２０の設け方を特別限定してい
ないが、注入抵抗等により構成したり、あるいは上記実
施の形態１のように下地電極１６の面上にＦＥＴのゲー
ト電極２と入力パッド１５とを離間して設けて、当該下
地電極１６をゲート電極２と入力パッド１５との間の抵
抗として使用するようにして良い。このようにすれば、
上記実施の形態１の場合と同様に、半導体プロセスによ
り作製した下地電極１６を抵抗２０として利用できるの
で、ＦＥＴ４の安定化を行う際、安定化性能のばらつき
を抑制することができると共に、抵抗２０を下地電極１
６により形成しているため、プロセス数を増やすことな
く安定化した半導体装置を実現することが可能になる。
【００３７】実施の形態４．図５に、この発明に係る実
施の形態４の半導体装置の回路図を示す。図５におい
て、１はソース電極、２はゲート電極、３はドレイン電
極、４はこれらの電極１〜３を有するＦＥＴ、１５は入
力パッド、２０は直列抵抗、２４は抵抗、２１はキャパ
シタ、２２はインダクタ、２３は共振周波数ｆ0＝１／
２π（ＬＣ）1/2の直列共振回路であり、実施の形態３
の直列共振回路２３に対し直列に抵抗２４を加えたこと
を特徴としている。
施の形態４の半導体装置の回路図を示す。図５におい
て、１はソース電極、２はゲート電極、３はドレイン電
極、４はこれらの電極１〜３を有するＦＥＴ、１５は入
力パッド、２０は直列抵抗、２４は抵抗、２１はキャパ
シタ、２２はインダクタ、２３は共振周波数ｆ0＝１／
２π（ＬＣ）1/2の直列共振回路であり、実施の形態３
の直列共振回路２３に対し直列に抵抗２４を加えたこと
を特徴としている。
【００３８】次に動作について説明する。この実施の形
態４の半導体装置では、実施の形態３の直列共振回路２
３に対し直列に抵抗２４を加えた点だけが異なるので、
共振周波数として所望の周波数ｆ0を選択すれば、当該
所望周波数ｆ0では入力信号が直列共振回路２３を通過
して、抵抗２４で必要最低限の安定化が行われてＦＥＴ
４により増幅される一方、帯域外の周波数においては、
入力信号が直列共振回路２３を通過できないので直列抵
抗２０によって安定化される。
態４の半導体装置では、実施の形態３の直列共振回路２
３に対し直列に抵抗２４を加えた点だけが異なるので、
共振周波数として所望の周波数ｆ0を選択すれば、当該
所望周波数ｆ0では入力信号が直列共振回路２３を通過
して、抵抗２４で必要最低限の安定化が行われてＦＥＴ
４により増幅される一方、帯域外の周波数においては、
入力信号が直列共振回路２３を通過できないので直列抵
抗２０によって安定化される。
【００３９】従って、この実施の形態４の半導体装置に
よれば、所望周波数においては直列共振回路２３に対し
直列に新たに加えられた抵抗２４によって必要最低限の
安定化が行なわれる一方、それ以外の帯域外の周波数に
おいては上記実施の形態３の場合と同様に直列共振回路
２３と並列接続された抵抗２０によって安定化が行なわ
れるので、所望周波数および帯域外の周波数の全てで必
要十分な安定化を図ることが可能になる。
よれば、所望周波数においては直列共振回路２３に対し
直列に新たに加えられた抵抗２４によって必要最低限の
安定化が行なわれる一方、それ以外の帯域外の周波数に
おいては上記実施の形態３の場合と同様に直列共振回路
２３と並列接続された抵抗２０によって安定化が行なわ
れるので、所望周波数および帯域外の周波数の全てで必
要十分な安定化を図ることが可能になる。
【００４０】尚、この実施の形態４でも、上記実施の形
態２，３の場合と同様、直列抵抗２０の設け方を特別限
定していないが、上記実施の形態１のように下地電極１
６の面上にＦＥＴのゲート電極２と入力パッド１５とを
離間して設けて、当該下地電極１６をゲート電極２と入
力パッド１５との間の抵抗として使用するようにして良
い。このようにすれば、上記実施の形態１の場合と同様
に、半導体プロセスにより作製した下地電極を抵抗とし
て利用できるので、ＦＥＴ４の安定化を行う際、安定化
性能のばらつきを抑制することができると共に、プロセ
ス数を増やすことなく安定化した半導体装置を実現する
ことが可能になる。
態２，３の場合と同様、直列抵抗２０の設け方を特別限
定していないが、上記実施の形態１のように下地電極１
６の面上にＦＥＴのゲート電極２と入力パッド１５とを
離間して設けて、当該下地電極１６をゲート電極２と入
力パッド１５との間の抵抗として使用するようにして良
い。このようにすれば、上記実施の形態１の場合と同様
に、半導体プロセスにより作製した下地電極を抵抗とし
て利用できるので、ＦＥＴ４の安定化を行う際、安定化
性能のばらつきを抑制することができると共に、プロセ
ス数を増やすことなく安定化した半導体装置を実現する
ことが可能になる。
【００４１】実施の形態５．図６に、この発明に係る実
施の形態５の半導体装置の回路図を示す。尚、上記実施
の形態のものと同一部材には同一符号を付して説明す
る。図６において、１はソース電極、２はゲート電極、
３はドレイン電極、４はこれらの電極１〜３を有するＦ
ＥＴ、１５は入力パッド、２０は直列に挿入した抵抗、
２５は並列に挿入した抵抗、２６は直流（ＤＣ）成分カ
ット用のキャパシタである。
施の形態５の半導体装置の回路図を示す。尚、上記実施
の形態のものと同一部材には同一符号を付して説明す
る。図６において、１はソース電極、２はゲート電極、
３はドレイン電極、４はこれらの電極１〜３を有するＦ
ＥＴ、１５は入力パッド、２０は直列に挿入した抵抗、
２５は並列に挿入した抵抗、２６は直流（ＤＣ）成分カ
ット用のキャパシタである。
【００４２】次に動作について説明する。既に図３で説
明したように、ゲート電極幅（エミッタサイズ）の大き
なＦＥＴの入力インピーダンスは、所望周波数で低く、
帯域外の低周波数で高くなる。このため、所望周波数に
おける安定化には直列抵抗が適している一方、帯域外の
低周波数においては並列抵抗が適していることになる。
明したように、ゲート電極幅（エミッタサイズ）の大き
なＦＥＴの入力インピーダンスは、所望周波数で低く、
帯域外の低周波数で高くなる。このため、所望周波数に
おける安定化には直列抵抗が適している一方、帯域外の
低周波数においては並列抵抗が適していることになる。
【００４３】従って、この実施の形態５の半導体装置に
よれば、図６に示すように、所望周波数において必要最
低限の安定化を直列抵抗２０で行った上で、並列抵抗２
５によって帯域外の低周波数での安定化を図ることがで
きる。その際、並列抵抗２５の抵抗値としては、所望周
波数ではあまり影響を与えず、かつ、利得も減少させ
ず、さらに帯域外の低い周波数ではＦＥＴ４の動作を安
定化をすることができる値を選択するようにする。
よれば、図６に示すように、所望周波数において必要最
低限の安定化を直列抵抗２０で行った上で、並列抵抗２
５によって帯域外の低周波数での安定化を図ることがで
きる。その際、並列抵抗２５の抵抗値としては、所望周
波数ではあまり影響を与えず、かつ、利得も減少させ
ず、さらに帯域外の低い周波数ではＦＥＴ４の動作を安
定化をすることができる値を選択するようにする。
【００４４】このようにすれば、帯域外の低い周波数で
は、並列抵抗２５によって格段に安定な増幅器を所望周
波数の特性を劣化させることなく実現することができる
ことになる。
は、並列抵抗２５によって格段に安定な増幅器を所望周
波数の特性を劣化させることなく実現することができる
ことになる。
【００４５】尚、この実施の形態５でも、上記実施の形
態２〜４の場合と同様、直列抵抗２０や並列抵抗２５の
設け方を特別限定していないが、上記実施の形態１のよ
うに下地電極１６の面上にＦＥＴのゲート電極２と入力
パッド１５やキャパシタ２６とを離間して設けて、当該
下地電極１６をゲート電極２と入力パッド１５等との間
の抵抗として使用するようにして良い。このようにすれ
ば、上記実施の形態１の場合と同様に、半導体プロセス
により作製した下地電極１６を抵抗として利用できるの
で、ＦＥＴ４の安定化を行う際、安定化性能のばらつき
を抑制することができると共に、プロセス数を増やすこ
となく安定化した半導体装置を実現することが可能にな
る。
態２〜４の場合と同様、直列抵抗２０や並列抵抗２５の
設け方を特別限定していないが、上記実施の形態１のよ
うに下地電極１６の面上にＦＥＴのゲート電極２と入力
パッド１５やキャパシタ２６とを離間して設けて、当該
下地電極１６をゲート電極２と入力パッド１５等との間
の抵抗として使用するようにして良い。このようにすれ
ば、上記実施の形態１の場合と同様に、半導体プロセス
により作製した下地電極１６を抵抗として利用できるの
で、ＦＥＴ４の安定化を行う際、安定化性能のばらつき
を抑制することができると共に、プロセス数を増やすこ
となく安定化した半導体装置を実現することが可能にな
る。
【００４６】実施の形態６．図７に、この発明に係る実
施の形態６の半導体装置の回路図を示す。図７におい
て、１はソース電極、２はゲート電極、３はドレイン電
極、４はこれらの電極１〜３を有するＦＥＴ、１５は入
力パッド、２０は抵抗、２１は抵抗２０と並列に設けた
キャパシタ２１、２７は抵抗２０と直列に設けた直流
（ＤＣ）成分カット用のキャパシタである。つまり、こ
の実施の形態６の構成は、上記実施の形態２における抵
抗２０に直流（ＤＣ）成分カット用のキャパシタ２７が
直列に追加して接続されたことを特徴としたものであ
る。このため、キャパシタ２１は増幅したい周波数であ
る高周波数を通過できるように小さい容量にする一方、
キャパシタ２７は直流（ＤＣ）成分はカットして使用す
べき高周波数より低い周波数まで通過させるような容量
（例えば、キャパシタ２１を数十ｐＦとするとキャパシ
タ２７は数百ｐＦ程度となる。）に設定する必要があ
る。
施の形態６の半導体装置の回路図を示す。図７におい
て、１はソース電極、２はゲート電極、３はドレイン電
極、４はこれらの電極１〜３を有するＦＥＴ、１５は入
力パッド、２０は抵抗、２１は抵抗２０と並列に設けた
キャパシタ２１、２７は抵抗２０と直列に設けた直流
（ＤＣ）成分カット用のキャパシタである。つまり、こ
の実施の形態６の構成は、上記実施の形態２における抵
抗２０に直流（ＤＣ）成分カット用のキャパシタ２７が
直列に追加して接続されたことを特徴としたものであ
る。このため、キャパシタ２１は増幅したい周波数であ
る高周波数を通過できるように小さい容量にする一方、
キャパシタ２７は直流（ＤＣ）成分はカットして使用す
べき高周波数より低い周波数まで通過させるような容量
（例えば、キャパシタ２１を数十ｐＦとするとキャパシ
タ２７は数百ｐＦ程度となる。）に設定する必要があ
る。
【００４７】次に動作を説明する。まず、増幅したい高
い周波数では入力信号がキャパシタ２１を通過して、Ｆ
ＥＴ４へ入り通常に増幅される一方、低い周波数では、
キャパシタ２１を入力信号が通過できず、キャパシタ２
７を通過して抵抗２０によって安定化される。
い周波数では入力信号がキャパシタ２１を通過して、Ｆ
ＥＴ４へ入り通常に増幅される一方、低い周波数では、
キャパシタ２１を入力信号が通過できず、キャパシタ２
７を通過して抵抗２０によって安定化される。
【００４８】従って、この実施の形態６による半導体装
置によれば、抵抗２０とキャパシタ２１，２７の値を所
望周波数で必要最低限の安定化が図れる値に設定するこ
とにより、上記実施の形態２の場合と同様に、帯域外の
低周波数における安定性を格段に向上することができる
と共に、直流（ＤＣ）成分カット用のキャパシタ２７を
抵抗２０と直列に設けたことにより、ＤＣ成分をカット
することも可能になる。
置によれば、抵抗２０とキャパシタ２１，２７の値を所
望周波数で必要最低限の安定化が図れる値に設定するこ
とにより、上記実施の形態２の場合と同様に、帯域外の
低周波数における安定性を格段に向上することができる
と共に、直流（ＤＣ）成分カット用のキャパシタ２７を
抵抗２０と直列に設けたことにより、ＤＣ成分をカット
することも可能になる。
【００４９】尚、この実施の形態６でも、上記実施の形
態２〜５の場合と同様、直列抵抗２０の設け方を特別限
定していないが、上記実施の形態１のように下地電極１
６の面上にＦＥＴのゲート電極２と入力パッド１５やキ
ャパシタ２６とを離間して設けて、当該下地電極１６を
ゲート電極２と入力パッド１５との間の抵抗として使用
するようにして良い。このようにすれば、上記実施の形
態１の場合と同様に、半導体プロセスにより作製した下
地電極１６を抵抗として利用できるので、ＦＥＴ４の安
定化を行う際、安定化性能のばらつきを抑制することが
できると共に、プロセス数を増やすことなく安定化した
半導体装置を実現することが可能になる。
態２〜５の場合と同様、直列抵抗２０の設け方を特別限
定していないが、上記実施の形態１のように下地電極１
６の面上にＦＥＴのゲート電極２と入力パッド１５やキ
ャパシタ２６とを離間して設けて、当該下地電極１６を
ゲート電極２と入力パッド１５との間の抵抗として使用
するようにして良い。このようにすれば、上記実施の形
態１の場合と同様に、半導体プロセスにより作製した下
地電極１６を抵抗として利用できるので、ＦＥＴ４の安
定化を行う際、安定化性能のばらつきを抑制することが
できると共に、プロセス数を増やすことなく安定化した
半導体装置を実現することが可能になる。
【００５０】実施の形態７．図８に、この発明に係る実
施の形態７の半導体装置の構成図を示す。図８におい
て、２８は上記実施の形態１〜６の半導体装置、２９は
入力側整合・分配回路、３０は出力側整合・合成回路、
３１はＦＥＴ４の入力パッド１５と入力側整合・分配回
路２９とを接続するためのボンディングワイヤ、３２は
ＦＥＴ４の出力パッドと出力側整合・合成回路３０とを
接続するためのボンディングワイヤである。
施の形態７の半導体装置の構成図を示す。図８におい
て、２８は上記実施の形態１〜６の半導体装置、２９は
入力側整合・分配回路、３０は出力側整合・合成回路、
３１はＦＥＴ４の入力パッド１５と入力側整合・分配回
路２９とを接続するためのボンディングワイヤ、３２は
ＦＥＴ４の出力パッドと出力側整合・合成回路３０とを
接続するためのボンディングワイヤである。
【００５１】ここで、この実施の形態７では、上記実施
の形態１〜６の半導体装置２８を用いているため、入力
側整合・分配回路２９、出力側整合・合成回路３０にお
いて安定化を図らなくても、半導体装置２８内で所望周
波数で安定化されている。
の形態１〜６の半導体装置２８を用いているため、入力
側整合・分配回路２９、出力側整合・合成回路３０にお
いて安定化を図らなくても、半導体装置２８内で所望周
波数で安定化されている。
【００５２】従って、この実施の形態７によれば、安定
化回路は半導体装置２８の半導体プロセスにより作成で
きるので、性能ばらつきが少ない内部整合型の半導体装
置を提供することが可能になる。
化回路は半導体装置２８の半導体プロセスにより作成で
きるので、性能ばらつきが少ない内部整合型の半導体装
置を提供することが可能になる。
【００５３】尚、上記実施の形態１〜７では、トランジ
スタをＦＥＴとして説明したが、本発明では、トランジ
スタとしてバイポーラ型の通常のトランジスタを使用す
るようにしても勿論良い。このようにした場合、ＦＥＴ
のゲート電極には通常のトランジスタのベース電極が相
当し、ＦＥＴのソース電極には通常のトランジスタのエ
ミッタ電極が相当し、ＦＥＴのドレイン電極には通常の
トランジスタのコレクタ電極が相当することになる。
スタをＦＥＴとして説明したが、本発明では、トランジ
スタとしてバイポーラ型の通常のトランジスタを使用す
るようにしても勿論良い。このようにした場合、ＦＥＴ
のゲート電極には通常のトランジスタのベース電極が相
当し、ＦＥＴのソース電極には通常のトランジスタのエ
ミッタ電極が相当し、ＦＥＴのドレイン電極には通常の
トランジスタのコレクタ電極が相当することになる。
【００５４】
【発明の効果】以上説明したように、この発明によれ
ば、トランジスタのゲート電極等と入力パッドとを離間
して、半導体プロセスにより作製された若干の抵抗率を
持った下地電極の面上に設け、当該下地電極をトランジ
スタのゲート電極等と入力パッドとの間の抵抗として使
用するようにしたため、この下地電極からなる抵抗がト
ランジスタの安定化回路として動作し、トランジスタの
安定化を行う際の安定化性能のばらつきを抑制すること
ができると共に、新たに抵抗を設けることなく安定化回
路を設けることが可能となるので、プロセス数を増やす
ことなく安定化回路を内蔵した半導体装置を実現するこ
とができ、コストを削減することができることになる。
ば、トランジスタのゲート電極等と入力パッドとを離間
して、半導体プロセスにより作製された若干の抵抗率を
持った下地電極の面上に設け、当該下地電極をトランジ
スタのゲート電極等と入力パッドとの間の抵抗として使
用するようにしたため、この下地電極からなる抵抗がト
ランジスタの安定化回路として動作し、トランジスタの
安定化を行う際の安定化性能のばらつきを抑制すること
ができると共に、新たに抵抗を設けることなく安定化回
路を設けることが可能となるので、プロセス数を増やす
ことなく安定化回路を内蔵した半導体装置を実現するこ
とができ、コストを削減することができることになる。
【００５５】また、次の発明によれば、ゲート電極等と
入力パッドとの間に、抵抗とキャパシタを並列接続した
安定化回路を挿入するようにしたので、抵抗値とキャパ
シタの値を所望周波数で必要最低限の安定化をする値に
設定することにより、所望周波数では必要最低限の安定
化を行なうことができると共に、帯域外の低周波数にお
ける安定性を格段に向上することができる。
入力パッドとの間に、抵抗とキャパシタを並列接続した
安定化回路を挿入するようにしたので、抵抗値とキャパ
シタの値を所望周波数で必要最低限の安定化をする値に
設定することにより、所望周波数では必要最低限の安定
化を行なうことができると共に、帯域外の低周波数にお
ける安定性を格段に向上することができる。
【００５６】また、次の発明によれば、ゲート電極等と
入力パッドとの間に、キャパシタとインダクタから構成
される直列共振回路と抵抗とを並列接続した安定化回路
を挿入するようにしたので、共振周波数として所望周波
数ｆ0を選択すれば、所望周波数では通常に増幅して利
得の減少を防止できる一方、帯域外の周波数においては
抵抗により安定化することができる。このため、帯域外
の周波数で格段に安定な増幅器を得ることが可能とな
る。
入力パッドとの間に、キャパシタとインダクタから構成
される直列共振回路と抵抗とを並列接続した安定化回路
を挿入するようにしたので、共振周波数として所望周波
数ｆ0を選択すれば、所望周波数では通常に増幅して利
得の減少を防止できる一方、帯域外の周波数においては
抵抗により安定化することができる。このため、帯域外
の周波数で格段に安定な増幅器を得ることが可能とな
る。
【００５７】また、次の発明によれば、ゲート電極等と
入力パッドとの間に、キャパシタおよびインダクタから
なる直列共振回路と抵抗とを並列に接続すると共に、そ
の直列共振回路と直列にさらに抵抗を接続して安定化回
路を構成したので、所望周波数においては直列共振回路
に対し直列に新たに加えられた抵抗によって必要最低限
の安定化が行なわれる一方、それ以外の帯域外の周波数
においては直列共振回路と並列接続された抵抗によって
安定化が行なわれるので、所望周波数および帯域外の周
波数の全てで必要十分な安定化を図ることが可能にな
る。
入力パッドとの間に、キャパシタおよびインダクタから
なる直列共振回路と抵抗とを並列に接続すると共に、そ
の直列共振回路と直列にさらに抵抗を接続して安定化回
路を構成したので、所望周波数においては直列共振回路
に対し直列に新たに加えられた抵抗によって必要最低限
の安定化が行なわれる一方、それ以外の帯域外の周波数
においては直列共振回路と並列接続された抵抗によって
安定化が行なわれるので、所望周波数および帯域外の周
波数の全てで必要十分な安定化を図ることが可能にな
る。
【００５８】また、次の発明によれば、ゲート電極等と
入力パッドとの間に、所望周波数で安定化するための直
列抵抗と、所望周波数よりも低周波数で安定化するため
の並列抵抗を挿入して安定化回路を構成したので、所望
周波数は必要最低限の安定化を行い、それ以外の帯域外
においては安定化を行うことができる。従って、帯域外
で格段に安定な増幅器を得ることが可能となる。
入力パッドとの間に、所望周波数で安定化するための直
列抵抗と、所望周波数よりも低周波数で安定化するため
の並列抵抗を挿入して安定化回路を構成したので、所望
周波数は必要最低限の安定化を行い、それ以外の帯域外
においては安定化を行うことができる。従って、帯域外
で格段に安定な増幅器を得ることが可能となる。
【００５９】また、次の発明によれば、トランジスタの
ゲート電極等と入力パッドとの間に挿入した直列抵抗に
ＤＣ成分カット用のキャパシタを直列接続することによ
り、所望周波数で安定化するだけでなく、帯域外の低周
波数における安定性を格段に向上することができる。さ
らに、ＤＣ成分カット用のキャパシタによりＤＣカット
をすることができる。
ゲート電極等と入力パッドとの間に挿入した直列抵抗に
ＤＣ成分カット用のキャパシタを直列接続することによ
り、所望周波数で安定化するだけでなく、帯域外の低周
波数における安定性を格段に向上することができる。さ
らに、ＤＣ成分カット用のキャパシタによりＤＣカット
をすることができる。
【図１】 実施の形態１の安定化回路内蔵側トランジス
タの構造図である。
タの構造図である。
【図２】 実施の形態２の半導体装置の回路図である。
【図３】 ゲート電極幅の大きなトランジスタの入力イ
ンピーダンスＳ１１の周波数特性図である。
ンピーダンスＳ１１の周波数特性図である。
【図４】 実施の形態３の半導体装置の回路図である。
【図５】 実施の形態４の半導体装置の回路図である。
【図６】 実施の形態５の半導体装置の回路図である。
【図７】 実施の形態６の半導体装置の回路図である。
【図８】 実施の形態７の安定化内部整合トランジスタ
の構成図である。
の構成図である。
【図９】 従来技術の一例を示す構成図である。
【図１０】 従来技術の他の例を示す構成図である。
【図１１】 従来技術のさらに他の例を示す構成図であ
る。
る。
【図１２】 ゲート電極幅の大きなトランジスタと小さ
なトランジスタの入力インピーダンスＳ１１の周波数特
性図である。
なトランジスタの入力インピーダンスＳ１１の周波数特
性図である。
１ ソース電極（エミッタ電極）、２ ゲート電極（ベ
ース電極）、３ ドレイン電極（コレクタ電極）、４
ＦＥＴ（トランジスタ）、５ 並列抵抗、６キャパシ
タ、７ 入力整合回路、８ ゲート電極バイアス回路、
９ 出力整合回路、１０ ドレイン電極バイアス回路、
１１ 直列抵抗、１３ ＧａＡｓ基板またはＳｉ基板
（半導体基板）、１４ ボンディングメタル、１５ 入
力パッド、１６ 下地電極、１７ 絶縁膜、２０ 抵
抗、２１ キャパシタ、２２ インダクタ、２３ 直列
共振回路、２４ 抵抗、２５ 並列抵抗、２６ キャパ
シタ、２７ キャパシタ、２８ 半導体装置、２９ 入
力側整合・分配回路、３０ 出力側整合・合成回路、３
１ ボンディングワイヤ、３２ ボンディングワイヤ。
ース電極）、３ ドレイン電極（コレクタ電極）、４
ＦＥＴ（トランジスタ）、５ 並列抵抗、６キャパシ
タ、７ 入力整合回路、８ ゲート電極バイアス回路、
９ 出力整合回路、１０ ドレイン電極バイアス回路、
１１ 直列抵抗、１３ ＧａＡｓ基板またはＳｉ基板
（半導体基板）、１４ ボンディングメタル、１５ 入
力パッド、１６ 下地電極、１７ 絶縁膜、２０ 抵
抗、２１ キャパシタ、２２ インダクタ、２３ 直列
共振回路、２４ 抵抗、２５ 並列抵抗、２６ キャパ
シタ、２７ キャパシタ、２８ 半導体装置、２９ 入
力側整合・分配回路、３０ 出力側整合・合成回路、３
１ ボンディングワイヤ、３２ ボンディングワイヤ。
フロントページの続き (72)発明者 三井 康郎 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内
Claims (7)
- 【請求項１】 トランジスタのゲート電極と入力パッド
との間に安定化回路を設けるようにした半導体装置であ
って、 上記安定化回路は、上記トランジスタのゲート電極と上
記入力パッドとを離間してこれらより抵抗率の高い下地
電極の面上に設け、当該下地電極を上記トランジスタの
ゲート電極と上記入力パッドとの間の抵抗として使用す
ることにより構成されたことを特徴とする半導体装置。 - 【請求項２】 トランジスタのゲート電極と入力パッド
との間に安定化回路を設けるようにした半導体装置であ
って、 上記安定化回路は、上記トランジスタのゲート電極また
はベース電極と入力パッドとの間に、抵抗とキャパシタ
とが並列に接続されて構成されたことを特徴とする半導
体装置。 - 【請求項３】 トランジスタのゲート電極と入力パッド
との間の抵抗にさらに直列成分カット用のキャパシタを
直列接続したことを特徴とする請求項２記載の半導体装
置。 - 【請求項４】 トランジスタのゲート電極と入力パッド
との間に安定化回路を設けるようにした半導体装置であ
って、 上記安定化回路は、トランジスタのゲート電極と入力パ
ッドとの間に、キャパシタおよびインダクタからなる直
列共振回路と抵抗とが並列に接続されて構成されたこと
を特徴とする半導体装置。 - 【請求項５】 直列共振回路に対しさらに直列に抵抗を
接続したことを特徴とする請求項４記載の半導体装置。 - 【請求項６】 トランジスタのゲート電極と入力パッド
との間に安定化回路を設けるようにした半導体装置であ
って、 上記安定化回路は、トランジスタのゲート電極と入力パ
ッドとの間に、帯域内の所望周波数で安定化するための
直列抵抗と、帯域外の低周波数で安定化するための並列
抵抗とを接続することにより構成されたことを特徴とす
る半導体装置。 - 【請求項７】 抵抗は、トランジスタのゲート電極およ
び入力パッドより抵抗率が高く、上記トランジスタのゲ
ート電極と上記入力パッドとが離間して設けられた下地
電極であることを特徴とする請求項２、請求項３、請求
項４、請求項５または請求項６記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23801496A JPH1083998A (ja) | 1996-09-09 | 1996-09-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23801496A JPH1083998A (ja) | 1996-09-09 | 1996-09-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1083998A true JPH1083998A (ja) | 1998-03-31 |
Family
ID=17023878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23801496A Abandoned JPH1083998A (ja) | 1996-09-09 | 1996-09-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1083998A (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1996
- 1996-09-09 JP JP23801496A patent/JPH1083998A/ja not_active Abandoned
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| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Effective date: 20040323 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
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| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20040423 |