KR101678132B1 - 능동 정합을 갖는 분산 전력 증폭기 - Google Patents

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Abstract

본 발명은 대역폭(B)에 걸쳐 동작하도록 구성된 분산 전력 증폭기를 제공한다. 분산 전력 증폭기는 입력측과 출력측을 구비하는바, 입력측은 입력 신호를 수신하도록 구성된 입력 단자(이것은 입력 전송 라인에 연결됨)를 가지며, 출력측은 출력 신호를 제공하도록 구성된 출력 단자(이것은 출력 전송 라인에 연결됨)를 갖는다. 전력 분배기가 입력 단자에 연결되고, 이에 따라 전력 분배기는 입력 신호를, 입력 전송 라인으로의 제 1 경로 및 능동 정합 회로의 입력으로의 제 2 경로로 분할하도록 구성된다. 능동 정합 회로는 출력 전송 라인에 연결되는 출력을 갖고, 출력 전송 라인의 나머지 말단은 출력 단자에 연결된다. 본 발명은 또한, 분산 전력 증폭기를 설계하기 위한 대응하는 방법을 제공하고 기존의 분산 전력 증폭기를 수정하기 위한 대응하는 방법을 제공한다.

Description

능동 정합을 갖는 분산 전력 증폭기{DISTRIBUTED POWER AMPLIFIER WITH ACTIVE MATCHING}
본 발명은 광대역 전력 증폭기(broad band power amplifiers) 분야에 관한 것이다.
분산 전력 증폭기(distributed power amplifier)의 개념은, 광대역 진공 튜브 증폭기 설계에서 사용되었던 1940년대까지 거슬러 올라간다. 마이크로파 집적 회로(microwave integrated circuit) 및 디바이스 프로세싱 기술에서의 최근 기술진전으로, 분산 전력 증폭기는 광대역 증폭기에서 새로운 애플리케이션을 찾고 있다. 좋은 입력 및 출력 정합 특성을 갖고 있을 뿐만 아니라 해당 대역폭에 걸쳐 평탄 이득(flat gain)을 제공하는, 수 옥타브를 넘는 대역폭이 가능하다. 그러나, 현재 이용가능한 방법으로 해당 대역폭에 걸쳐 충분한 출력 전력 및 전력 부가 효율(Power Added Efficiency, PAE)을 달성하는 데는 문제가 있다. 3개의 트랜지스터 셀들을 포함하는 종래 기술에서의 분산 전력 증폭기가 도 1에 도시된다.
도 1은 종래 기술에서의 분산 전력 증폭기 방법의 원리를 나타낸다. 분산 전력 증폭기는 대역폭(B)에 걸쳐 동작하고, 그리고 입력 신호를 수신하도록 구성된 입력 단자(IN)를 구비한 입력측(101)과, 그리고 출력 신호를 제공하도록 구성된 출력 단자(OUT)를 구비한 출력측(102)을 갖는다.
분산 전력 증폭기의 입력측에 위치한 입력 단자(IN)는 게이트 라인(104)의 입력 말단(103)에 연결된다. 적절한 DC-바이어싱(DC-biasing)이, 게이트 라인에 위치한 제 1 DC-바이어싱 포인트(105)에서 인가될 수 있고 드레인 라인(112)에 위치한 제 2 DC-바이어싱 포인트(106)에서 인가될 수 있다. 게이트 라인(104)은 직렬로 연결된 m개의 전송 라인 섹션들(Lgn)을 포함하며, 여기서, n은 1 내지 m의 범위에 있는 정수이다. 정수 n은 출력측을 향하는 방향으로 증가한다. 도 1의 예에서, m=4이다. 게이트 라인은 입력 말단(103)에서의 제 1 DC-차단 커패시터(DC-blocking capacitor)(109)로 시작하여, 입력 말단(103)의 반대편에 있는 말단인 반대편 게이트 라인 말단(108)에서의 제 2 DC-차단 커패시터(110)로 끝난다. 반대편 게이트 라인 말단(108)에서 게이트 라인 말단 부하(107)가 그라운드(ground)에 연결된다.
분산 전력 증폭기의 출력측(102)에 위치한 출력 단자(OUT)는 드레인 라인(112)의 출력 말단(111)에 연결된다. 드레인 라인은 직렬로 연결된 m개의 전송 라인 섹션들(Ldn)을 포함하고, 여기서 n은 1 내지 m의 범위에 있는 정수이고, 출력 말단을 향하는 방향으로 증가한다. 드레인 라인은, 출력 말단(111)에서의 제 3 DC-차단 커패시터(113)로 끝나고, 출력 말단(111)의 반대편에 있는 말단인 반대편 드레인 라인 말단(115)에서의 제 4 DC-차단 커패시터(114)로 시작한다. 반대편 드레인 라인 말단(115)에서, 제 1 드레인 라인 말단 부하(116)가 그라운드에 연결되고, 그리고 출력단(111)에서, 제 2 드레인 라인 부하(117)가 그라운드에 연결된다.
트랜지스터들(Tr1 내지 Trm -1)(이들 각각은 소스 단자(118), 게이트 단자(119), 및 드레인 단자(120)를 구비함)이 게이트 라인 및 드레인 라인에 연결되는바, 여기서 게이트 단자는 게이트 라인에 연결되고, 드레인 단자는 드레인 라인에 연결되며, 각각의 소스 단자는 그라운드에 연결된다. 게이트 라인에서의 전송 라인 섹션들의 각각의 쌍(Lgp/Lgp +1) 사이의 하나의 포인트로부터, 드레인 라인에서의 전송 라인 섹션들의 각각의 쌍(Ldp/Ldp +1) 사이의 하나의 포인트까지, 하나의 트랜지스터 연결이 존재하며, 여기서 p는 1 내지 m-1의 범위에 있는 정수이다. 도 1의 예에서, m=4이고, 따라서 p의 값은 최대 3임을 알 수 있다.
따라서, 게이트 라인의 전송 라인 섹션들(Lgn)은 트랜지스터들(Trn)의 게이트 단자들에 연속적으로 결합된다. 트랜지스터들은 예를 들어, FET(Field Effect Transistor) 타입일 수 있다. 트랜지스터들(Trn)의 드레인 단자들이 또한, 도 1에 도시된 바와 같이, 직렬 연결된 전송 라인 섹션들(Ldn)을 포함하는 드레인 라인(112)에 연속적으로 결합된다. RF(Radio Frequency) 신호가 입력 단자(IN)에 공급되고, 게이트 전송 라인(104)을 통해 전파하며, 상기 신호의 일부분들은 트랜지스터들(Trn)에 결합된다. 이러한 방법은 본 발명의 기술분야에서 숙련된 자에게 잘 알려진 분산/진행 웨이브 원리(distributed/travelling wave principle)를 사용함으로써 상대적으로 폭이 넓은 대역폭을 갖는바, 여기서 입력 RF-신호는 트랜지스터들을 통해 두 번째 전송 라인으로 연속적으로 전파된다.
도 1에서 설명되는 바와 같은 그러한 구성방법을 갖는 멀티옥타브 전력 증폭기(multioctave power amplifier)는 전형적으로 대역폭에 걸쳐 20%의 평균 전력 부가 효율(Power Added Efficiency, PAE)을 갖는다.
새로운 레이더 시스템 및 예를 들어 레이더를 포함하는 다기능 시스템, 통신 및 전자전에서, 광대역폭이 사용되고 있으며, 이에 따라 광대역 PAE의 중요성이 점점 더 증가하고 있다.
따라서, 예를 들어 레이더 시스템 혹은 다기능 시스템에 의해 사용되는 전체 대역폭에 걸쳐 분산 전력 증폭기에 대한 개선된 PAE 및 출력 전력을 달성할 필요가 있다. 대역폭은 멀티옥타브(multioctave)일 수 있다.
본 발명의 목적은 종래 기술에서의 구성방법이 갖는 앞서 언급된 결점들 중 적어도 일부를 감소시키려는 것이고, 이에 따라
Figure 112011105581613-pct00001
분산 전력 증폭기, 그리고
Figure 112011105581613-pct00002
분산 전력 증폭기를 설계하고 기존의 분산 전력 증폭기를 수정하는 방법을 제공함으로써 이러한 문제를 해결하여, 전체 대역폭에 걸쳐 분산 전력 증폭기에 대해 개선된 PAE 및 출력 전력을 달성하려는 것이다.
이러한 목적은 대역폭(B)에 걸쳐 동작하도록 구성된 분산 전력 증폭기를 제공함으로써 달성된다. 분산 전력 증폭기는 입력측과 출력측을 구비하는바, 입력측은 입력 신호를 수신하도록 구성된 입력 단자(이것은 입력 전송 라인에 연결됨)를 가지며, 출력측은 출력 신호를 제공하도록 구성된 출력 단자(이것은 출력 전송 라인에 연결됨)를 갖는다. 입력 신호는, 입력 전송 라인과 출력 전송 라인 사이에 연결된 증폭기들을 통해, 입력 전송 라인으로부터 출력 전송 라인으로, 연속적으로 결합되도록 구성된다. 양쪽 전송 라인들은 두 개의 말단을 가지고 있는 바, 이 경우, 전력 분배기(power splitter)가 입력 단자에 연결되고, 이에 따라 전력 분배기는 입력 신호를, 입력 전송 라인으로의 제 1 경로 및 능동 정합 회로의 입력으로의 제 2 경로로 분할하도록 구성된다. 능동 정합 회로는 출력 전송 라인에 연결되는 출력을 갖고, 출력 전송 라인의 나머지 말단은 출력 단자에 연결되는바, 이에 따라 대역폭(B)에 걸쳐 PAE 성능 개선 및 전력 출력의 증대를 달성하게 된다.
이러한 목적은 또한, 대역폭(B)에 걸쳐 동작하는 분산 전력 증폭기를 설계하는 방법을 제공함으로써 달성된다. 분산 전력 증폭기는 입력측과 출력측을 구비하는바, 입력측은 입력 신호를 수신하기 위한 입력 단자(이것은 입력 전송 라인에 연결됨)를 가지고, 출력측은 출력 신호를 제공하기 위한 출력 단자(이것은 출력 전송 라인에 연결됨)를 갖는다. 입력 신호는 입력 전송 라인과 출력 전송 라인 사이에 연결된 증폭기들을 통해 입력 전송 라인으로부터 출력 전송 라인으로 연속적으로 결합된다. 양쪽 전송 라인들은 두 개의 말단을 가지고 있는바, 이 경우, 전력 분배기가 입력 단자에 연결되고, 이에 따라 전력 분배기는 입력 신호를, 입력 전송 라인으로의 제 1 경로 및 능동 정합 회로의 입력으로의 제 2 경로로 분할한다. 능동 정합 회로는 출력 전송 라인에 연결되는 출력을 갖고, 출력 전송 라인의 나머지 말단은 출력 단자에 연결되는바, 이에 따라 대역폭(B)에 걸쳐 PAE 성능 개선 및 전력 출력의 증대를 달성하게 된다.
이러한 목적은 또한, 대역폭(B)에 걸쳐 동작하는 기존의 분산 전력 증폭기를 수정하는 방법에 의해 달성된다. 분산 전력 증폭기는 입력측과 출력측을 구비하는바, 입력측은 입력 전송 라인에 연결되어 입력 신호를 수신하기 위한 입력 단자를 가지며, 출력측은 출력 전송 라인에 연결되어 출력 신호를 제공하기 위한 출력 단자를 갖는다. 입력 신호는 입력 전송 라인과 출력 전송 라인 사이에 연결된 증폭기들을 통해 입력 전송 라인으로부터 출력 전송 라인으로 연속적으로 결합된다. 양쪽 전송 라인들은 두 개의 말단을 가지고 있는바, 이 경우, 전력 분배기가 입력 단자와 입력 전송 라인 사이에 삽입되고, 이에 따라 전력 분배기는 입력 신호를, 입력 전송 라인으로의 제 1 경로 및 삽입된 능동 정합 회로의 입력으로의 제 2 경로로 분할한다. 삽입된 능동 정합 회로의 출력은 출력 전송 라인에 연결된다. 출력 전송 라인의 나머지 말단은 출력 단자에 연결되는바, 이에 따라 기존의 분산 전력 증폭기에 대해 대역폭(B)에 걸쳐 PAE 성능 개선 및 전력 출력의 증대를 달성하게 된다.
본 발명의 또 다른 장점은 능동 정합 회로의 특별한 회로 구현을 사용함으로써, 분산 전력 증폭기의 대역폭의 일부 내에서 PAE 값 및 출력 전력의 피크치를 달성할 수 있다는 것이다.
추가적인 장점들은 앞서 언급되지 않은 본원의 특허청구범위의 종속청구항의 특징들 중 하나 혹은 수 개의 특징들을 구현함으로써 달성된다. 이러한 것이 이하에서 더 설명된다.
도 1은 종래 기술의 분산 전력 증폭기의 회로도를 나타낸다.
도 2는 본 발명에 따른, 능동 정합 회로를 갖는 분산 전력 증폭기의 회로도를 예시적으로 나타낸 것이다.
도 3은 능동 정합 회로의 예를 나타낸 회로도이다.
도 4a 및 도 4b는 증폭기 구성방법의 예를 나타낸다.
도 5a 및 도 5b는 본 발명에 따른 분산 전력 증폭기의 예에서 (파라미터로서 주파수를 갖는) 입력 전력(dBm)에 따른 전력 부가 효율(PAE)(퍼센트)을 나타낸 것이며, 도 5a는 구현된 능동 정합 회로가 없는 경우이고, 도 5b는 구현된 능동 정합 회로가 있는 경우이다.
도 6a 및 도 6b는 본 발명에 따른 분산 전력 증폭기의 예에서 (파라미터로서 주파수를 갖는) 입력 전력(dBm)에 따른 출력 전력(dBm)을 나타낸 것이며, 도 6a는 구현된 능동 정합 회로가 없는 경우이고, 도 6b는 구현된 능동 정합 회로가 있는 경우이다.
도 7은 구현된 능동 정합 회로의 예에서 (파라미터로서 주파수를 갖는) 입력 전력(dBm)에 따른 PAE의 퍼센트 개선을 나타낸다.
도 8은 구현된 능동 정합 회로의 예에서 (파라미터로서 주파수를 갖는) 입력 전력(dBm)에 따른 출력 전력의 dB 개선을 나타낸다.
도 9a는 출력 피크의 위치 선정을 가능하게 하는 능동 정합 회로의 대안적 예를 나타낸다.
도 9b는 출력 피크의 위치 선정을 가능하게 하는 능동 정합 회로의 또 다른 예를 나타낸다.
도 10은 능동 정합 회로의 다른 대안물들, 즉 피크 회로망과 비피크 회로망 간의 퍼센트로 표현되는 PAE에서의 차이를 예시적으로 나타낸 것이다.
도 11은 피크 회로망과 비피크 회로망 간의 PAE 값의 퍼센트 개선의 예를 나타낸다.
도 12는 피크 회로망과 비피크 회로망 간의 dB로 표현되는 출력 전력에서의 개선을 예시적으로 나타낸다.
도 13은 피크 회로망과 비피크 회로망 간의 소신호 증폭(small signal amplification)에서의 차이를 예시적으로 나타낸다.
본 발명이 이제 첨부되는 도면을 참조하여 설명된다.
배경 기술 부분에서 언급된 바와 같이, 분산 전력 증폭기는 광대역 증폭기에서 새로운 애플리케이션을 찾았다. 문제는 해당 대역폭에 걸쳐 높은 출력 전력 및 PAE를 유지시키는 것이다. 따라서, 트랜지스터 타입의 적절한 선택이 행해져야만 한다. 갈륨 비화물 트랜지스터(Gallium Arsenide transistor)(GaAs 트랜지스터)에 대한 전형적인 최대 전력 밀도는 대략 1 W/mm 게이트폭이다. 갈륨 질화물(Gallium Nitride)(GaN)로 제조되는 와이드 밴드 갭(Wide Band Gap, WBG) 기술을 사용하는 트랜지스터들에 있어서, 최대 전력 밀도는 7-8 W/mm 게이트폭으로 증가될 수 있다. 따라서, 이러한 타입의 GaN 트랜지스터들은 분산 전력 증폭기들에 대해 매우 적합하다. 본 발명은 트랜지스터 타입들 중 임의 타입으로 구현될 수 있지만, 예를 들어 앞서 설명된 바와 같은 WBG 기술에서의 GaN 트랜지스터들과 같은 고밀도 타입의 트랜지스터들로 구현되는 것이 이로울 수 있다.
도 1에서 도식적으로 나타난 분산 전력 증폭기는 FET들을 갖는 균일 혹은 비균일 전송 라인들의 쌍을 주기적으로 로딩함으로써 형성된다. 균일 전송 라인(uniform transmission line)은 그 전체 길이에 걸쳐 동일한 임피던스를 갖는 전송 라인이고, 비균일 라인(non-uniform line)은 그 전체 길이에 따라 임피던스가 변하며, 이러한 임피던스 변화는 대게 테이퍼형 변화(tapered variation) 혹은 단계적 변화(step by step variation)로서 나타난다. 주기적 로딩은, 예를 들어, 전송 라인들 사이에 (도 1에서와 같이) 트랜지스터들이 연속적으로 결합되도록 하거나 혹은 (도 2에서 제시되는 바와 같이) 증폭기들이 연속적으로 결합되도록 함으로써 달성될 수 있다. 전송 라인은 분산-파라미터 네트워크(distributed-parameter network)이고, 여기서 전압 및 전류의 크기 및 위상은 그 길이에 걸쳐 변할 수 있다. 때때로 전송 라인을 동일한 원리를 따르는 인덕터로 교체(즉, FET들을 갖는 인덕터들의 쌍을 주기적으로 로딩)해야 하는 회로 요인들이 존재한다. 그러나, 이하의 설명 부분 모두에서 사용되는 용어는 전송 라인이며, 이것은 해당 부분에서 또한 인덕터를 포괄할 수도 있다.
도 2는 본 발명에 따른 분산 전력 증폭기의 일 예를 나타낸다. 분산 전력 증폭기는 대역폭(B)에 걸쳐 동작하도록 구성되며, 입력 단자(IN)가 있는 입력측(201)을 가지며, 입력 단자(IN)는 RF-신호(무선 주파수(Radio Frequency))와 같은 입력 신호를 수신하도록 구성되고, 입력 단자(IN)는 입력 전송 라인(205)에 연결된다. 분산 전력 증폭기는 또한 출력 단자(OUT)가 있는 출력측(202)을 가지며, 출력 단자(OUT)는 출력 신호를 제공하도록 구성되고, 출력 단자(OUT)는 출력 전송 라인(209)에 연결된다. 입력 신호는, 입력 전송 라인과 출력 전송 라인 사이에 연결된 증폭기들을 통해, 입력 전송 라인으로부터 출력 전송 라인으로, 연속적으로 결합되도록 구성된다. 양쪽 전송 라인들은 두 개의 말단을 각각 갖는다.
전력 분배기(power splitter)(203)가 입력 단자(IN)에 연결되고, 이에 따라 전력 분배기(203)는 입력 신호를, 입력 전송 라인(205)으로의 제 1 경로 및 능동 정합 회로(active matching circuit)(207)의 입력(206)으로의 제 2 경로로 분할하도록 구성된다. 능동 정합 회로는 출력 전송 라인(209)에 연결되는 출력(208)을 갖는다. 출력 전송 라인의 나머지 말단은 출력 단자(OUT)에 연결되고, 이에 따라 대역폭(B)에 걸쳐 PAE 성능 개선 및 전력 출력의 증대를 달성하게 된다. 대역폭(B)은 멀티옥타브일 수 있다.
출력측(202)은 통상적으로 입력측(201)의 반대편에 있다. 본 발명의 한 가지 가능한 구현이 이제 도 2를 참조하여 보다 상세히 설명된다. 분산 전력 증폭기의 입력측(201)에 위치하는 입력 단자(IN)는 언급된 바와 같이 (입력 신호를 입력 전송 라인(205)의 입력 말단(204)으로의 제 1 경로 및 능동 정합 회로(207)의 입력(206)으로의 제 2 경로로 분할하는) 전력 분배기(203)에 연결된다. 능동 정합 회로는 출력 전송 라인(209)의 반대편 말단(220)에 연결되는 출력(208)을 갖는다. 적절한 DC-바이어싱(DC-biasing)이, 이후 설명되는 바와 같이, 입력 전송 라인에 위치한 제 3 DC-바이어싱 포인트(210), 출력 전송 라인(209)에 위치한 제 4 DC-바이어싱 포인트(211), 능동 정합 회로(207) 내에 위치한 제 5 DC-바이어싱 포인트(212)에 인가될 수 있다. 입력 전송 라인(205)은 직렬로 연결된 m개의 전송 라인 섹션(transmission line section)들을 포함하고, 여기서 n은 1 내지 m의 범위에 있는 정수이다. 정수 n은 출력측으로 향하는 방향으로 증가한다. 도 2의 예에서, m=4이다. 입력 전송 라인은 입력 말단(204)에서의 제 5 DC 차단 커패시터(213)로 시작하여 입력 말단(204)의 반대편에 있는 말단인 반대편 입력 전송 라인 말단(215)에서의 제 6 DC 차단 커패시터(214)로 끝난다. 반대편 입력 전송 라인 말단(215)에서 부하(216)가 그라운드에 연결된다.
분산 전력 증폭기의 출력측(202)에 위치하는 출력 단자(OUT)는 출력 전송 라인(209)의 출력 말단(217)에 연결된다. 출력 전송 라인은 직렬로 연결된 m개의 전송 라인 섹션들(Lon)을 포함하고, 여기서 n은 1 내지 m의 범위에 있는 정수이고, 출력측을 향하는 방향으로 증가한다. 출력 전송 라인은 출력 말단(217)에서의 제 7 DC 차단 커패시터(218)로 끝나고 출력 말단(217)의 반대편에 있는 말단인 반대편 출력 전송 라인 말단(220)에서의 제 8 DC 차단 커패시터(219)로 시작한다. 반대편 출력 전송 라인 말단(220)에서 제 1 출력 부하(221)가 그라운드에 연결되고, 출력 말단(217)에서 제 2 출력 부하(222)가 그라운드에 연결된다.
부하(216), 제 1 출력 부하(221) 및 제 2 출력 부하(222)는 통상적으로 대략 50 옴(ohms)의 임피던스 값을 가지지만, 임의의 임피던스 값도 고려할 수 있다.
증폭기들(A1 내지 Am -1)이 입력 전송 라인(205) 및 출력 전송 라인(209)에 연결되고, 이러한 증폭기들(A1 내지 Am -1) 각각은 입력 단자(230), 출력 단자(231), 및 그라운드 단자(232)를 가지며, 입력 단자는 입력 전송 라인에 연결되고, 출력 단자는 출력 전송 라인에 연결되고, 그리고 각각의 그라운드 단자는 그라운드에 연결된다. 입력 전송 라인에서의 전송 라인 섹션들의 각각의 쌍(Lip/Lip +1) 사이의 하나의 포인트로부터, 출력 전송 라인에서의 전송 라인 섹션들의 각각의 쌍(Lop/Lop +1) 사이의 하나의 포인트까지, 하나의 증폭기 연결이 존재하며, 여기서 p는 1 내지 m-1의 범위에 있는 정수이다. 도 2의 예에서, m=4이고, 이것이 의미하는 바는 p의 최대 값이 3임을 의미한다.
앞서 설명된 바와 같은 분산 전력 증폭기의 상세한 구성이 한정적 의미로 해석돼서는 안 되는바, 전송 라인의 처음과 마지막 전송 라인 섹션은, 예를 들어, 일부 구현에 있어, 단지 입력 혹은 출력 말단으로의 연결을 위한 임피던스를 나타내고, 증폭기들 및 전송 라인 섹션들의 개수는 변할 수 있고, 뿐만 아니라 DC-바이어싱 포인트들 및 DC-차단 커패시터들의 위치도 변할 수 있다.
도 3은 능동 정합 회로(207)의 예를 나타내는바, 이 능동 정합 회로(207)는, 게이트 단자(341), 드레인 단자(342) 및 소스 단자(343)를 구비한 트랜지스터(340)(본 예에서는 FET 트랜지스터)를 갖고 있다. 입력 신호의 제 2 경로는 능동 정합 회로(207)의 입력(206)에 연결된다. 이러한 입력(206)은 입력 부하(ZS)를 거쳐 트랜지스터(340)의 게이트 단자(341)에 연결된다. 드레인 단자(342)는 출력 부하(ZL)를 거쳐 능동 정합 회로의 출력(208)에 연결된다. 이러한 출력(208)은 반대편 출력 전송 라인 말단(220)에 연결된다. 트랜지스터(340)의 소스 단자(343)는 그라운드에 연결된다. 적절한 DC-바이어싱이 드레인 단자 및 게이트 단자에 위치한 DC-바이어싱 포인트(212)에서 인가된다. 도 3에 따른 능동 정합 회로망(ZS 및 ZL)은, 대역폭(B)에 걸쳐, PAE 및 출력 전력을 증가시키고 뿐만 아니라 소신호 증폭을 증가시킨다. 그러나, PAE 값, 출력 전력 및 소신호 증폭의 레벨은 대역폭(B)에 걸쳐 상대적으로 일정하다. 따라서, 이러한 구성의 능동 정합 회로망은 비피크 회로망(non-peak network)으로 불린다. 이것은 도 5b, 도 6b, 도 7 및 도 8에서 제시된다. 본 발명은 이렇게 구현된 비피크 회로망에만 한정되는 것이 아니며, 다른 적절한 회로 구성방법을 통해서도 또한 구현될 수 있다.
증폭기들은 임의의 적절한 종래의 타입일 수 있다. 도 4에서는 두 개의 예가 제시된다. 도 4a는 하나의 예를 보여주며, 여기서 증폭기는 FET 트랜지스터를 포함하고 있으며, 입력 단자(230)가 트랜지스터의 게이트에 연결되고, 출력 단자(231)가 트랜지스터의 드레인에 연결되며, 그리고 그라운드 단자(232)가 트랜지스터의 소스에 연결된다. 도 4b는 또 하나의 예를 보여주며, 여기서 증폭기는 캐스코드 구성(cascode configuration)으로 결합된 2개의 FET 트랜지스터들, FET1(401) 및 FET2(402)를 포함한다. 캐스코드 구성은 FET1의 소스 단자와 FET2의 게이트 단자가 그라운드에 연결되는 것을 의미한다. FET2의 게이트 단자는 대안적으로 커패시터(403)를 거쳐 그라운드에 AC 결합될 수 있다. FET1의 드레인 단자는 FET2의 소스 단자에 연결된다. 증폭기의 입력 단자(230)는 FET1의 게이트 단자이고, FET2의 드레인 단자는 증폭기의 출력 단자(231)이며, FET1의 소스 단자는 그라운드 단자(232)이다. 명료한 설명을 위해, 도 4의 예에서 DC-바이어싱은 배제되었다. 본 발명은 이러한 증폭기 예에만 한정되는 것이 아니며, 예를 들어 상이한 구성을 가진 다른 트랜지스터 타입과 같은 다른 타입의 컴포넌트들을 구비한 다른 증폭기들이 또한 사용될 수 있다.
도 5는 비피크 회로망을 갖는 본 발명의 예로부터 얻을 수 있는 시뮬레이션 결과를 보여준다. 도 5는 x-축(502) 상의 입력 전력(Pin)에 따른 y-축(501) 상의 PAE(퍼센트)의 그래프를 나타낸 것으로, 도 5a는 능동 정합 회로가 구현되지 않은 경우이고, 도 5b는 능동 정합 회로가 구현된 경우이다. 입력 전력은 dBm 단위로 제시된다. PAE 퍼센트는 전체 분산 전력 증폭기에 공급된 총 dc-전력으로 Pout-Pin을 나눔으로써 계산된다. Pin 및 Pout은 무선 주파수(Radio Frequency) 전력이다. 본 시뮬레이션은 주파수 구간 1-10 GHz에서 1 GHz 단위로 단계적으로 수행된 것이다. 도 5a와 도 5b를 서로 비교하는 경우, 능동 정합 회로가 구현된 경우 PAE 값이 개선된다는 것을 알 수 있다. 12 dBm의 입력 전력에서, PAE 값은, 능동 정합 회로가 구현되지 않은 경우 대략 20%이고, 능동 정합 회로가 구현된 경우 대략 25%이다.
도 6은 비피크 회로망을 갖는 본 발명의 예로부터 얻을 수 있는 시뮬레이션 결과를 보여준다. 도 6은 x-축(602) 상의 입력 전력(Pin)에 따른 y-축(601) 상의 시뮬레이션된 출력 전력(dBm)의 그래프를 나타낸 것으로, 도 6a는 능동 정합 회로가 구현되지 않은 경우이고, 도 6b는 능동 정합 회로가 구현된 경우이다. 입력 전력은 dBm 단위로 제시된다. 본 시뮬레이션은 주파수 구간 1-10 GHz에서 1 GHz 단위로 단계적으로 수행된 것이다. 도 6a와 도 6b를 서로 비교하는 경우, 능동 정합 회로가 구현된 경우 출력 전력이 개선된다는 것을 알 수 있다. 12 dBm의 입력 전력에서, 출력 전력은, 능동 정합 회로가 구현되지 않은 경우 대략 21 dBm이고, 능동 정합 회로가 구현된 경우 대략 23 dBm이다.
도 7은 비피크 회로망을 갖는 본 발명의 예로부터 얻을 수 있는 시뮬레이션 결과를 보여준다. 도 7은, 능동 정합 회로가 구현된 경우, 주파수 구간 1-10 GHz에서 1 GHz 단위로 단계적으로 측정된, x-축(702) 상의 Pin에 따른 y-축(701) 상의 PAE(퍼센트) 증가의 그래프를 나타낸 것이다. 그래프(703)는 10 GHz에서 측정된 것이고, 그래프(704)는 1 GHz에 대해 측정된 것이다. 대략적 평균으로서, 능동 정합 회로는 주파수 구간 1-10 GHz에서 20%의 PAE 개선을 달성하고 있음을 알 수 있다.
도 8은 비피크 회로망을 갖는 본 발명의 예로부터 얻을 수 있는 시뮬레이션 결과를 보여준다. 도 8은, 능동 정합 회로가 구현된 경우, 1-10 GHz에 걸쳐 1 GHz 단위로 단계적으로 변하는 (파라미터로서 주파수를 갖는) x-축(802) 상의 Pin에 따른 y-축(801) 상의 출력 전력(dB) 증가의 그래프를 나타낸 것이다. 그래프(803)는 10 GHz에서의 구현이고, 그래프(804)는 1 GHz에 대한 것이다. 대략적 평균으로서, 능동 정합 회로는 주파수 구간 1-10 GHz에서 약 1, 2 dB의 출력 전력의 개선을 달성하고 있음을 알 수 있다.
도 9a는 주파수 대역(B) 내에서 PAE 값 및 출력 전력 값의 출력 피크의 위치 선정을 가능하게 하는 대안적 능동 정합 회로(900a)(피크 회로망으로 불림)의 예를 블록도로 나타낸 것이다. 이러한 능동 정합 회로는 입력 말단과 출력 말단을 구비한 증폭기 장치(Ak)를 포함하고, Ak의 입력 말단에는 두 개의 말단을 갖는 제 1 정합 임피던스(Z1)의 제 1 말단이 연결되고, Ak의 출력 말단에는 두 개의 말단을 갖는 제 2 정합 임피던스(Z2)의 제 1 말단이 연결된다. 제 1 정합 임피던스(Z1)의 제 2 말단은 능동 정합 회로(900a)의 입력(206)에 연결된다. Ak 구현의 예가 도 4a 및 도 4b에서 제시된다. 제 2 정합 임피던스(Z2)의 제 2 말단이 두 개의 말단을 갖는 회로 장치(Ap)의 제 1 말단에 연결된다. Ap 회로의 제 2 말단은 능동 정합 회로(900a)의 출력(208)에 연결된다. 이러한 구성의 능동 정합 회로는 PAE 값 및 출력 전력의 출력 피크의 획득을 가능하게 한다. Ap 장치는 여러 가지 방법으로 구현될 수 있다. 이러한 구현의 일 예가 아래의 도 9b에서 상세히 설명된다.
도 9a의 능동 정합 회로(900a)는 네 개의 컴포넌트들인 제 1 정합 임피던스(Z1), 증폭기 장치(Ak), 제 2 정합 임피던스(Z2) 및 회로 장치(Ap)를 포함하는 것으로 요약될 수 있으며, 이러한 컴포넌트들은 제 1 정합 임피던스(Z1), 증폭기 장치(Ak), 제 2 정합 임피던스(Z2), 회로 장치(Ap) 순으로 직렬로 연결되고, 각각의 컴포넌트는 두 개의 말단을 가지며, 제 1 정합 임피던스의 자유단(free end)은 또한 능동 정합 회로의 입력(206)에 연결되고, 회로 장치(Ap)의 자유단은 또한 능동 정합 회로의 출력(208)에 연결된다.
도 9b는 대역폭(B)을 갖는 주파수 대역 내에서 PAE 값 및 출력 전력 값의 출력 피크의 위치 선정을 가능하게 하는 (제 1 정합 트랜지스터(901) 및 제 2 정합 트랜지스터(902)를 포함하는) 능동 정합 회로(900b)에 대한 또 다른 대안적 예의 회로 블록도를 나타낸다. 본 예에서, 능동 정합 회로의 입력(206)은 제 3 정합 임피던스(Z3)를 거쳐 제 1 정합 트랜지스터(901)의 게이트 단자에 연결된다. 제 1 정합 트랜지스터(901)의 소스 단자는 그라운드에 연결되고, 제 1 정합 트랜지스터(901)의 드레인 단자는 제 4 정합 임피던스(Z4)를 거쳐 능동 정합 회로의 출력(208)에 연결된다. 능동 정합 회로의 출력(208)은 출력 전송 라인(209)의 반대편 말단(220)에 연결된다. 도 3의 능동 정합 회로와 비교하면, 제 2 정합 트랜지스터(902)가 부가되었다. 제 2 정합 트랜지스터(902)의 소스 단자는 그라운드에 연결되고, 제 2 정합 트랜지스터(902)의 드레인 단자는 (통상적으로 주로 저항성인) 임피던스(ZR)를 거쳐 능동 정합 회로의 출력(208)에 연결된다. 제 2 정합 트랜지스터(902)의 소스 단자와 드레인 단자 사이에 인덕터(903)가 연결된다. 제 2 정합 트랜지스터(902)의 게이트 단자가 제어 전압 소스(904)와 직렬로 연결된 DC 바이어싱 임피던스(ZB)를 거쳐 그라운드에 연결된다. 명료한 설명을 위해 다른 DC-바이어싱 컴포넌트들은 도시되지 않았다.
제 2 정합 트랜지스터(902)는 제어 전압 소스(904)의 전압의 변경에 의해 턴온(turn on) 및 턴오프(turn off)되도록 구성될 수 있다. 제 2 정합 트랜지스터(902)가 턴온되도록 구성되는 경우, 능동 정합 회로의 출력(208)은 임피던스(ZR)를 통해 그라운드로 단락된다. 이것이 의미하는 바는, 이러한 대안적 능동 정합 회로의 구성이 비피크 회로망인 도 3의 능동 정합 회로의 구성과 유사하게 된다는 것으로, 그 차이는 임피던스(ZR)가 제 1 출력 부하(221)와 병렬로 연결되어 있다는 것이다. 따라서, 비피크 회로망의 특징이 나타나게 된다. "온 모드(on mode)"에서의 제 2 정합 트랜지스터(902)를 갖는 이러한 구성은 결과적으로, 도 5 내지 도 8에서 설명 및 제시된 바와 유사한 (즉, 비피크 회로망에 대한) PAE 및 전력 출력 특성을 나타낸다.
제 2 정합 트랜지스터(902)가 턴오프되도록 구성되는 경우, 능동 정합 회로의 출력(208)은 임피던스(ZR) 및 인덕터(903)를 거쳐 그라운드에 연결되게 되며, 이에 따라 피크 회로망의 특성이 나타나게 된다. 인덕터의 인덕턴스 값을 변경시킴으로써 대역폭(B) 내에서의 일정 주파수에서 PAE 및 출력 전력을 최적화시키는 것이 가능하다. 이것은 결과적으로, 도 10 내지 도 13에서 제시되고 아래에서 설명되는 바와 같이 PAE 및 출력 전력의 피크가 일어나게 한다. 전형적인 인덕터 값은 1 내지 10 nH 범위에 있을 수 있다. 그러나, 본 발명의 범위 내에서 다른 값들이 또한 가능하다.
도 3, 도 9a 및 도 9b와 연계되어 설명된 각각의 정합 회로망은, 인덕터, 커패시터, 혹은 이러한 것들 및/또는 다른 컴포넌트들의 조합을 포함할 수 있고, 이러한 조합은 병렬 연결 및/또는 직렬 연결을 포함한다.
도 9a 및 도 9b에 따른 능동 정합 회로망은 소위 피크 회로망을 구현하는 방법에 관한 예이고, 이 회로망이 피크 회로망으로 불리는 이유는, 이 회로망이, 대역폭(B) 내에서, PAE 및 출력 전력의 피크를 일으킴과 아울러 소신호 증폭의 정도는 덜하기 때문이다. 이러한 것이 도 10 및 도 13에 예시된다.
도 3, 도 9a, 및 도 9b에 설명되는 바와 같은 능동 정합 회로망은 일반적인 용어로 다음과 같은 것을 포함하는 것으로서 정의될 수 있다.
Figure 112011105581613-pct00003
출력 신호에 부스트(boost)를 제공하도록 구성된 적어도 하나의 증폭기와, 그리고
Figure 112011105581613-pct00004
대역폭(B)에 걸쳐 분산 전력 증폭기의 출력 임피던스를 조정하도록 구성된 정합 장치.
도 10은 x-축(1002) 상의 주파수에 따른 y-축(1001) 상의 PAE(퍼센트)를 나타낸 것이다. 이러한 퍼센트는 전체 분산 전력 증폭기에 공급된 총 dc-전력으로 Pout-Pin을 나눔으로써 계산된다. 그래프(1003)는 턴온된 제 2 정합 트랜지스터(902)를 갖는 도 3 혹은 도 9b에 따른 능동 정합 비피크 회로망 구성을 사용하는 PAE 값을 나타낸다. 알 수 있는 바와 같이, PAE 값은 본 경우에 주파수 대역 1-12 GHz에서 대략 30% 정도로 상당히 일정하다.
그래프(1004)는, 도 9b의 예에서 제 2 정합 트랜지스터(902)가 턴오프되고 인덕터(903)가 제 2 정합 트랜지스터(902)를 단락시키는 경우, 주파수에 따른 PAE 값을 나타낸다. 이것은 피크 회로망을 나타낸다. 본 예에서, 10 nH의 인덕턴스를 갖는 인덕터가 사용되었으며, 이것은 결과적으로 대략 3 GHz에서 PAE 피크를 일으킨다. 본 발명의 이러한 예는 또한 추가적 장점을 가지는바, 즉 전체 PAE 성능이 전체 대역폭(B)에 걸쳐 개선된다.
도 11은 x-축(1102) 상의 주파수에 따른, y-축(1101) 상의 피크 회로망과 비피크 회로망 간의 PAE 값에서의 차이(퍼센트)를 나타낸 그래프(1103)이다. 알 수 있는 바와 같이, 본 발명의 이러한 예에서, 전체 주파수 범위 1-12 GHz에 걸쳐 양의 차이가 존재한다.
도 12는 x-축(1202) 상의 주파수에 따른, y-축(1201) 상의 피크 회로망과 비피크 회로망 간의 출력 전력에서의 차이(dB)를 나타낸 그래프(1203)이다. 알 수 있는 바와 같이, 본 발명의 이러한 예에서, 전체 주파수 범위 1-12 GHz에 걸쳐 양의 차이가 존재한다.
도 13은 x-축(1302) 상의 주파수에 따른, y-축(1301) 상의 피크 회로망과 비피크 회로망 간의 소신호 증폭에서의 차이(dB)를 나타낸다. 그래프(1303)는 피크 회로망을 갖는 경우의 증폭을 나타내고, 그래프(1304)는 비피크 회로망을 갖는 경우의 증폭을 나타낸다. 본 발명의 이러한 예에서 알 수 있는 바와 같이, 전체 주파수 범위 1-12 GHz에 걸쳐 피크 회로망과 비피크 회로망 간에 양의 차이가 존재한다.
도 5 내지 도 8 및 도 10 내지 도 13에 제시된 시뮬레이션 결과는 본 발명을 구현함으로써 달성되는 결과의 예를 보여주기 위한 것이다.
본 발명은 또한 대역폭(B)에 걸쳐 동작하는 분산 전력 증폭기를 설계하는 방법을 포함한다. 이러한 분산 전력 증폭기는 입력측(201)과 출력측(202)을 구비하고, 입력측(201)은 입력 신호를 수신하기 위한 입력 단자(IN)를 가지고, 출력측(202)은 출력 신호를 제공하기 위한 출력 단자(OUT)를 가지며, 입력 단자(IN)는 입력 전송 라인(205)에 연결되고, 출력 단자(OUT)는 출력 전송 라인(209)에 연결된다. 입력 신호는, 입력 전송 라인과 출력 전송 라인 사이에 연결된 증폭기들을 통해, 입력 전송 라인으로부터 출력 전송 라인으로, 연속적으로 결합된다. 양쪽 전송 라인들은 두 개의 말단을 가지며, 여기서 전력 분배기(203)가 입력 단자(IN)에 연결되어, 입력 신호를, 입력 전송 라인(205)으로의 제 1 경로 및 능동 정합 회로(207, 900a, 900b)의 입력(206)으로의 제 2 경로로 분할한다. 능동 정합 회로는 출력 전송 라인(209)에 연결되는 출력(208)을 갖고, 출력 전송 라인의 나머지 말단은 출력 단자(OUT)에 연결되어, 대역폭(B)에 걸쳐 PAE 성능 개선 및 전력 출력의 증대를 달성하게 된다.
본 발명은 또한 대역폭(B)에 걸쳐 동작하는 기존의 분산 전력 증폭기를 수정하는 방법을 포함하고, 이러한 분산 전력 증폭기는 입력측(201)을 구비하고, 입력측(201)은 입력 전송 라인(205)에 연결되어 입력 신호를 수신하는 입력 단자(IN)를 갖는다. 이러한 기존의 분산 전력 증폭기는 또한 출력측(202)을 구비하고, 출력측(202)은 출력 전송 라인(209)에 연결되어 출력 신호를 제공하는 출력 단자(OUT)를 갖는다. RF 신호와 같은 입력 신호는, 입력 전송 라인과 출력 전송 라인 사이에 연결된 증폭기들을 통해, 입력 전송 라인으로부터 출력 전송 라인으로, 연속적으로 결합되고, 양쪽 전송 라인들은 두 개의 말단을 갖는다. 전력 분배기(203)가 입력 단자(IN)와 입력 전송 라인 사이에 삽입되어, 입력 신호를, 입력 전송 라인(205)으로의 제 1 경로 및 삽입된 능동 정합 회로(207, 900a, 900b)의 입력(206)으로의 제 2 경로로 분할하고, 삽입된 능동 정합 회로의 출력(208)은 출력 전송 라인(209)에 연결된다. 출력 전송 라인의 나머지 말단이 출력 단자(OUT)에 연결되어, 기존의 분산 전력 증폭기에 대해 대역폭(B)에 걸쳐 PAE 성능 개선 및 전력 출력의 증대를 달성하게 된다.
본 발명은 앞서 설명된 예들 및 실시예들에 한정되지 않으며, 특허청구범위 내에서 자유롭게 변경될 수 있다.

Claims (16)

  1. 대역폭(B)에 걸쳐 동작하도록 되어 있는 분산 전력 증폭기(distributed power amplifier)-상기 분산 전력 증폭기는 입력측(201)과 출력측(202)을 구비하고, 상기 입력측(201)은 입력 신호를 수신하도록 되어 있는 입력 단자(IN)를 가지고, 상기 출력측(202)은 출력 신호를 제공하도록 되어 있는 출력 단자(OUT)를 가지며, 상기 입력 단자(IN)는 입력 전송 라인(205)에 연결되고, 상기 출력 단자(OUT)는 출력 전송 라인(209)에 연결되며, 상기 입력 신호는, 상기 입력 전송 라인과 상기 출력 전송 라인 사이에 연결된 증폭기들을 통해, 상기 입력 전송 라인으로부터 상기 출력 전송 라인으로, 연속적으로 결합되도록 되어 있고, 양쪽 전송 라인들은 두 개의 말단을 가짐-에 있어서,
    상기 입력 단자(IN)에 전력 분배기(power splitter)(203)가 연결되어, 상기 전력 분배기(203)가 상기 입력 신호를, 상기 입력 전송 라인(205)으로의 제 1 경로 및 능동 정합 회로(active matching circuit)(207, 900a, 900b)의 입력(206)으로의 제 2 경로로 분할하도록 되어 있고, 상기 능동 정합 회로는 상기 출력 전송 라인(209)에 연결되는 출력(208)을 갖고, 상기 출력 전송 라인의 나머지 말단은 상기 출력 단자(OUT)에 연결되어, 상기 대역폭(B)에 걸쳐 PAE(Power Added Efficiency) 성능 개선 및 전력 출력의 증대를 달성할 수 있도록 되며,
    Figure 112016038531797-pct00048
    상기 입력 전송 라인은 직렬로 연결된 m개의 전송 라인 섹션(transmission line section)들(Lin)을 포함하고, 여기서 n은 1 내지 m의 범위에 있는 정수이고,
    Figure 112016038531797-pct00049
    상기 출력 단자(OUT)는 상기 분산 전력 증폭기의 상기 출력측(202)에 위치하고, 상기 출력 전송 라인(209)의 출력 말단(217)에 연결되고, 상기 출력 전송 라인은 직렬로 연결된 m개의 전송 라인 섹션들(Lon)을 포함하고, 여기서 n은 1 내지 m의 범위에 있는 정수이고,
    Figure 112016038531797-pct00050
    상기 입력 전송 라인(205) 및 상기 출력 전송 라인(209)에 증폭기들(A1 내지 Am-1)이 연결되고, 상기 증폭기들(A1 내지 Am-1) 각각은 입력 단자, 출력 단자, 및 그라운드 단자(ground terminal)를 가지며, 상기 입력 단자는 상기 입력 전송 라인에 연결되고, 상기 출력 단자는 상기 출력 전송 라인에 연결되고, 그리고 각각의 그라운드 단자는 그라운드에 연결되고,
    Figure 112016038531797-pct00051
    상기 입력 전송 라인에서의 전송 라인 섹션들의 각각의 쌍(Lip/Lip+1) 사이의 하나의 포인트로부터, 상기 출력 전송 라인에서의 전송 라인 섹션들의 각각의 쌍(Lop/Lop+1) 사이의 하나의 포인트까지, 하나의 증폭기 연결이 존재하며, 여기서 p는 1 내지 m-1의 범위에 있는 정수이고,
    Figure 112016038531797-pct00052
    상기 능동 정합 회로의 출력(208)은 상기 출력 전송 라인(209)의 반대편 말단(220)에 연결되고,
    상기 능동 정합 회로(207, 900a, 900b)는,
    Figure 112016038531797-pct00053
    상기 출력 신호에 부스트(boost)를 제공하도록 되어 있는 적어도 하나의 증폭기와, 그리고
    Figure 112016038531797-pct00054
    상기 대역폭(B)에 걸쳐 상기 분산 전력 증폭기의 출력 임피던스를 조정하도록 되어 있는 정합 장치를 포함하는 것을 특징으로 하는 분산 전력 증폭기.
  2. 삭제
  3. 제1항에 있어서,
    반대편 입력 전송 라인 말단(215)에서 부하(216)가 그라운드에 연결되는 것을 특징으로 하는 분산 전력 증폭기.
  4. 제1항에 있어서,
    반대편 출력 전송 라인 말단(220)에서 제 1 출력 부하(221)가 그라운드에 연결되고, 상기 출력 말단(217)에서 제 2 출력 부하(222)가 그라운드에 연결되는 것을 특징으로 하는 분산 전력 증폭기.
  5. 제1항에 있어서,
    상기 능동 정합 회로(207, 900a, 900b)는 비피크 회로망(non-peak network)인 것을 특징으로 하는 분산 전력 증폭기.
  6. 제1항에 있어서,
    상기 능동 정합 회로(207)는 게이트 단자(341), 드레인 단자(342) 및 소스 단자(343)를 구비한 트랜지스터(340)를 포함하고,
    Figure 112016038531797-pct00013
    상기 입력 신호의 상기 제 2 경로는 상기 능동 정합 회로(207)의 입력(206)에 연결되고,
    Figure 112016038531797-pct00014
    상기 능동 정합 회로의 입력(206)은 입력 부하(ZS)를 거쳐 상기 트랜지스터(340)의 상기 게이트 단자(341)에 연결되고,
    Figure 112016038531797-pct00015
    상기 드레인 단자(342)는 출력 부하(ZL)를 거쳐 상기 능동 정합 회로(207)의 출력(208)에 연결되고,
    Figure 112016038531797-pct00016
    상기 능동 정합 회로의 출력(208)은 상기 반대편 출력 전송 라인 말단(220)에 연결되고,
    Figure 112016038531797-pct00017
    상기 트랜지스터(340)의 상기 소스 단자(343)는 그라운드에 연결되는 것을 특징으로 하는 분산 전력 증폭기.
  7. 제1항에 있어서,
    상기 능동 정합 회로(207, 900a, 900b)는 피크 회로망(peak network)인 것을 특징으로 하는 분산 전력 증폭기.
  8. 제7항에 있어서,
    상기 능동 정합 회로(900a)는 네 개의 컴포넌트들인 제 1 정합 임피던스(Z1), 증폭기 장치(Ak), 제 2 정합 임피던스(Z2) 및 회로 장치(Ap)를 포함하고, 상기 컴포넌트들은 상기 제 1 정합 임피던스(Z1), 상기 증폭기 장치(Ak), 상기 제 2 정합 임피던스(Z2), 상기 회로 장치(Ap) 순으로 직렬로 연결되고, 각각의 컴포넌트는 두 개의 말단을 가지며, 상기 제 1 정합 임피던스의 자유단(free end)이 상기 능동 정합 회로(900a)의 입력(206)에 연결되고, 상기 회로 장치(Ap)의 자유단이 상기 능동 정합 회로(900a)의 출력(208)에 연결되는 것을 특징으로 하는 분산 전력 증폭기.
  9. 제8항에 있어서,
    상기 능동 정합 회로(900b)는 제 1 정합 트랜지스터(901) 및 제 2 정합 트랜지스터(902)를 포함하고,
    Figure 112011105581613-pct00018
    상기 능동 정합 회로의 입력(206)은 제 3 정합 임피던스(Z3)를 거쳐 상기 제 1 정합 트랜지스터(901)의 게이트 단자에 연결되고,
    Figure 112011105581613-pct00019
    상기 제 1 정합 트랜지스터(901)의 소스 단자는 그라운드에 연결되고, 상기 제 1 정합 트랜지스터(901)의 드레인 단자는 제 4 정합 임피던스(Z4)를 거쳐 상기 능동 정합 회로의 출력(208)에 연결되고,
    Figure 112011105581613-pct00020
    상기 능동 정합 회로의 출력(208)은 상기 출력 전송 라인(209)의 반대편 말단(220)에 연결되고,
    Figure 112011105581613-pct00021
    상기 제 2 정합 트랜지스터(902)의 소스 단자는 그라운드에 연결되고, 상기 제 2 정합 트랜지스터(902)의 드레인 단자는 임피던스(ZR)를 거쳐 상기 능동 정합 회로의 출력(208)에 연결되고,
    Figure 112011105581613-pct00022
    상기 제 2 정합 트랜지스터의 소스 단자와 드레인 단자 사이에 인덕터(903)가 연결되고,
    Figure 112011105581613-pct00023
    상기 제 2 정합 트랜지스터(902)의 게이트 단자가 제어 전압 소스(904)와 직렬로 연결된 DC 바이어싱 임피던스(ZB)를 거쳐 그라운드에 연결되는 것을 특징으로 하는 분산 전력 증폭기.
  10. 제9항에 있어서,
    상기 제 2 정합 트랜지스터(902)는 상기 제어 전압 소스(904)의 전압의 변경에 의해 턴온(turn on) 및 턴오프(turn off)되도록 되어 있는 것을 특징으로 하는 분산 전력 증폭기.
  11. 제9항에 있어서,
    상기 제 2 정합 트랜지스터(902)가 턴온되도록 되어 있을 때, 상기 능동 정합 회로의 출력(208)은 상기 임피던스(ZR)를 통해 그라운드로 단락되어 비피크 회로망을 따르는 특성이 나타나는 것을 특징으로 하는 분산 전력 증폭기.
  12. 제9항에 있어서,
    상기 제 2 정합 트랜지스터(902)가 턴오프됨으로써 상기 능동 정합 회로의 출력(208)이 상기 임피던스(ZR) 및 상기 인덕터(903)를 거쳐 그라운드로 연결되게 되어 피크 회로망을 따르는 특성이 나타나는 것을 특징으로 하는 분산 전력 증폭기.
  13. 대역폭(B)에 걸쳐 동작하도록 되어 있는 분산 전력 증폭기(distributed power amplifier)-상기 분산 전력 증폭기는 입력측(201)과 출력측(202)을 구비하고, 상기 입력측(201)은 입력 신호를 수신하도록 되어 있는 입력 단자(IN)를 가지고, 상기 출력측(202)은 출력 신호를 제공하도록 되어 있는 출력 단자(OUT)를 가지며, 상기 입력 단자(IN)는 입력 전송 라인(205)에 연결되고, 상기 출력 단자(OUT)는 출력 전송 라인(209)에 연결되며, 상기 입력 신호는, 상기 입력 전송 라인과 상기 출력 전송 라인 사이에 연결된 증폭기들을 통해, 상기 입력 전송 라인으로부터 상기 출력 전송 라인으로, 연속적으로 결합되도록 되어 있고, 양쪽 전송 라인들은 두 개의 말단을 가짐-에 있어서,
    상기 입력 단자(IN)에 전력 분배기(power splitter)(203)가 연결되어, 상기 전력 분배기(203)가 상기 입력 신호를, 상기 입력 전송 라인(205)으로의 제 1 경로 및 능동 정합 회로(active matching circuit)(207, 900a, 900b)의 입력(206)으로의 제 2 경로로 분할하도록 되어 있고, 상기 능동 정합 회로는 상기 출력 전송 라인(209)에 연결되는 출력(208)을 갖고, 상기 출력 전송 라인의 나머지 말단은 상기 출력 단자(OUT)에 연결되어, 상기 대역폭(B)에 걸쳐 PAE(Power Added Efficiency) 성능 개선 및 전력 출력의 증대를 달성할 수 있도록 되며,
    상기 입력 전송 라인은 입력 말단(204)에서의 제 5 DC 차단 커패시터(213)로 시작하여 상기 입력 말단(204)의 반대편에 있는 말단인 반대편 입력 전송 라인 말단(215)에서의 제 6 DC 차단 커패시터(214)로 끝나며,
    상기 출력 전송 라인(209)은 출력 말단(217)에서의 제 7 DC 차단 커패시터(218)로 끝나고 상기 출력 말단(217)의 반대편에 있는 말단인 반대편 출력 전송 라인 말단(220)에서의 제 8 DC 차단 커패시터(219)로 시작하는 것을 특징으로 하는 분산 전력 증폭기.
  14. 대역폭(B)에 걸쳐 동작하는 분산 전력 증폭기-상기 분산 전력 증폭기는 입력측(201)과 출력측(202)을 구비하고, 상기 입력측(201)은 입력 신호를 수신하기 위한 입력 단자(IN)를 가지고, 상기 출력측(202)은 출력 신호를 제공하기 위한 출력 단자(OUT)를 가지며, 상기 입력 단자(IN)는 입력 전송 라인(205)에 연결되고, 상기 출력 단자(OUT)는 출력 전송 라인(209)에 연결되며, 상기 입력 신호는, 상기 입력 전송 라인과 상기 출력 전송 라인 사이에 연결된 증폭기들을 통해, 상기 입력 전송 라인으로부터 상기 출력 전송 라인으로, 연속적으로 결합되고, 양쪽 전송 라인들은 두 개의 말단을 가짐-를 설계하는 방법에 있어서,
    상기 입력 단자(IN)에 전력 분배기(203)가 연결되어, 상기 전력 분배기(203)가 상기 입력 신호를, 상기 입력 전송 라인(205)으로의 제 1 경로 및 능동 정합 회로(207, 900a, 900b)의 입력(206)으로의 제 2 경로로 분할하고, 상기 능동 정합 회로는 상기 출력 전송 라인(209)에 연결되는 출력(208)을 갖고, 상기 출력 전송 라인의 나머지 말단은 상기 출력 단자(OUT)에 연결되어, 상기 대역폭(B)에 걸쳐 PAE 성능 개선 및 전력 출력의 증대를 달성할 수 있도록 되며,
    Figure 112016038531797-pct00055
    상기 입력 전송 라인은 직렬로 연결된 m개의 전송 라인 섹션(transmission line section)들(Lin)을 포함하고, 여기서 n은 1 내지 m의 범위에 있는 정수이고,
    Figure 112016038531797-pct00056
    상기 출력 단자(OUT)는 상기 분산 전력 증폭기의 상기 출력측(202)에 위치하고, 상기 출력 전송 라인(209)의 출력 말단(217)에 연결되고, 상기 출력 전송 라인은 직렬로 연결된 m개의 전송 라인 섹션들(Lon)을 포함하고, 여기서 n은 1 내지 m의 범위에 있는 정수이고,
    Figure 112016038531797-pct00057
    상기 입력 전송 라인(205) 및 상기 출력 전송 라인(209)에 증폭기들(A1 내지 Am-1)이 연결되고, 상기 증폭기들(A1 내지 Am-1) 각각은 입력 단자, 출력 단자, 및 그라운드 단자를 가지며, 상기 입력 단자는 상기 입력 전송 라인에 연결되고, 상기 출력 단자는 상기 출력 전송 라인에 연결되고, 그리고 각각의 그라운드 단자는 그라운드에 연결되고,
    Figure 112016038531797-pct00058
    상기 입력 전송 라인에서의 전송 라인 섹션들의 각각의 쌍(Lip/Lip+1) 사이의 하나의 포인트로부터, 상기 출력 전송 라인에서의 전송 라인 섹션들의 각각의 쌍(Lop/Lop+1) 사이의 하나의 포인트까지, 하나의 증폭기 연결이 존재하며, 여기서 p는 1 내지 m-1의 범위에 있는 정수이고,
    Figure 112016038531797-pct00059
    상기 능동 정합 회로의 출력(208)은 상기 출력 전송 라인(209)의 반대편 말단(220)에 연결되고,
    상기 능동 정합 회로(207, 900a, 900b)는,
    Figure 112016038531797-pct00060
    상기 출력 신호에 부스트를 제공하는 적어도 하나의 증폭기와, 그리고
    Figure 112016038531797-pct00061
    상기 대역폭(B)에 걸쳐 상기 분산 전력 증폭기의 출력 임피던스를 조정하는 정합 장치를 포함하는 것을 특징으로 하는 분산 전력 증폭기 설계 방법.
  15. 삭제
  16. 대역폭(B)에 걸쳐 동작하는 기존의 분산 전력 증폭기-상기 분산 전력 증폭기는 입력측(201)과 출력측(202)을 구비하고, 상기 입력측(201)은 입력 전송 라인(205)에 연결되어 입력 신호를 수신하는 입력 단자(IN)를 가지고, 상기 출력측(202)은 출력 전송 라인(209)에 연결되어 출력 신호를 제공하는 출력 단자(OUT)를 가지고, 상기 입력 신호는, 상기 입력 전송 라인과 상기 출력 전송 라인 사이에 연결된 증폭기들을 통해, 상기 입력 전송 라인으로부터 상기 출력 전송 라인으로, 연속적으로 결합되고, 양쪽 전송 라인들은 두 개의 말단을 가짐-를 수정하는 방법에 있어서,
    상기 입력 단자(IN)와 상기 입력 전송 라인 사이에 전력 분배기(203)가 삽입되어, 상기 전력 분배기(203)가 상기 입력 신호를, 상기 입력 전송 라인(205)으로의 제 1 경로 및 삽입된 능동 정합 회로(207, 900a, 900b)의 입력(206)으로의 제 2 경로로 분할하고, 상기 삽입된 능동 정합 회로의 출력(208)은 상기 출력 전송 라인(209)에 연결되고, 상기 출력 전송 라인의 나머지 말단은 상기 출력 단자(OUT)에 연결되어, 상기 기존의 분산 전력 증폭기에 대해 상기 대역폭(B)에 걸쳐 PAE 성능 개선 및 전력 출력의 증대를 달성할 수 있도록 되며,
    Figure 112016038531797-pct00062
    상기 입력 전송 라인은 직렬로 연결된 m개의 전송 라인 섹션(transmission line section)들(Lin)을 포함하고, 여기서 n은 1 내지 m의 범위에 있는 정수이고,
    Figure 112016038531797-pct00063
    상기 출력 단자(OUT)는 상기 분산 전력 증폭기의 상기 출력측(202)에 위치하고, 상기 출력 전송 라인(209)의 출력 말단(217)에 연결되고, 상기 출력 전송 라인은 직렬로 연결된 m개의 전송 라인 섹션들(Lon)을 포함하고, 여기서 n은 1 내지 m의 범위에 있는 정수이고,
    Figure 112016038531797-pct00064
    상기 입력 전송 라인(205) 및 상기 출력 전송 라인(209)에 증폭기들(A1 내지 Am-1)이 연결되고, 상기 증폭기들(A1 내지 Am-1) 각각은 입력 단자, 출력 단자, 및 그라운드 단자(ground terminal)를 가지며, 상기 입력 단자는 상기 입력 전송 라인에 연결되고, 상기 출력 단자는 상기 출력 전송 라인에 연결되고, 그리고 각각의 그라운드 단자는 그라운드에 연결되고,
    Figure 112016038531797-pct00065
    상기 입력 전송 라인에서의 전송 라인 섹션들의 각각의 쌍(Lip/Lip+1) 사이의 하나의 포인트로부터, 상기 출력 전송 라인에서의 전송 라인 섹션들의 각각의 쌍(Lop/Lop+1) 사이의 하나의 포인트까지, 하나의 증폭기 연결이 존재하며, 여기서 p는 1 내지 m-1의 범위에 있는 정수이고,
    Figure 112016038531797-pct00066
    상기 능동 정합 회로의 출력(208)은 상기 출력 전송 라인(209)의 반대편 말단(220)에 연결되고,
    상기 능동 정합 회로(207, 900a, 900b)는,
    Figure 112016038531797-pct00067
    상기 출력 신호에 부스트(boost)를 제공하도록 되어 있는 적어도 하나의 증폭기와, 그리고
    Figure 112016038531797-pct00068
    상기 대역폭(B)에 걸쳐 상기 분산 전력 증폭기의 출력 임피던스를 조정하도록 되어 있는 정합 장치를 포함하는 것을 특징으로 하는 분산 전력 증폭기 수정 방법.
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