JP4305618B2 - 負性抵抗回路、及びアクティブフィルタ - Google Patents
負性抵抗回路、及びアクティブフィルタ Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明はトランジスタと分布定数線路を用いた負性抵抗回路及びその負性抵抗回路を用いたアクティブフィルタに関する。
【０００２】
【従来の技術】
マイクロ波やミリ波等の高周波帯で使用する発振回路やアクティブフィルタ等には負性抵抗回路が用いられる。負性抵抗回路としては、従来、図１９に示す構成が知られている。
【０００３】
図１９は従来の負性抵抗回路の構成を示す回路図である。
【０００４】
図１９は、例えば特許文献１の図１に記載された電圧制御発振回路と同様の構成である。特許文献１では所望の周波数範囲で発振する回路を得るために共振器や負性抵抗回路を構成する各素子の定数が設定されている。したがって、特許文献１に記載された構成でも各素子の定数を最適に選択すれば発振しない回路が得られる。その場合、図１９に示した回路とキャパシタンス素子やインダクタンス素子とをそれぞれ複数個用いて組み合わせることでアクティブフィルタを構成できる。以下では、図１９に示した回路をアクティブフィルタで利用する場合で説明する。
【０００５】
図１９に示すように、従来の負性抵抗回路は、電界効果トランジスタ（ＦＥＴ）１０１を備え、ＦＥＴ１０１のドレイン（Ｄ）からゲート（Ｇ）に正帰還させることで負性抵抗ＲNを得る構成である。ＦＥＴ１０１のソースには、所望の周波数範囲で容量性となり、ソースを直流的に接地するλ／４＜ｌｓ＜λ／２（λは所望周波数の１波長）の長さに設定された第１の分布定数線路（長さｌｓ）１０２ｄが接続されている。
【０００６】
ＦＥＴ１０１のゲート（Ｇ）には、第２の分布定数線路（長さｌｇ）１０３を介して高周波的に接地電位に短絡するキャパシタンス素子１０７ａが接続されている。また、ＦＥＴ１０１のゲートにはバイアス電源１０６により第２の分布定数線路１０３を介して所定のバイアス電圧Ｖｇが印加される。
【０００７】
ＦＥＴ１０１のドレインには、第３の分布定数線路（長さｌｄ）１０４が接続され、第３の分布定数線路１０４にはキャパシタンス素子１０７ｂにより高周波的にドレインを接地電位に短絡する第４の分布定数線路１１７が接続されている。また、ＦＥＴ１０１のドレインには、キャパシタンス素子１０７ｂと並列に接続されたバイアス電源１０５により第３、４の分布定数線路１０４、１１７を介してバイアス電圧Ｖｄが印加される。なお、第４の分布定数線路１１７の長さは所望の周波数の１／４波長に設定される。このような長さに設定することで、第３の分布定数線路１０４と第４の分布定数線路１１７の接続点から見て、所望の周波数における第４の分布定数線路１１７のインピーダンスが無限大となる。これにより所望の周波数においては第４の分布定数線路１１７の影響を無視できる。
【０００８】
第３の分布定数線路１０４と出力端子間には、ＦＥＴ１０１のドレインに印加するバイアス電圧Ｖｄが出力端子から漏洩するのを防止するため、高周波で低リアクタンスとなるキャパシタンス素子１０８が挿入されている。
【０００９】
なお、図１９に示した負性抵抗回路の負性抵抗値は、ＦＥＴ１０１の３つの端子（Ｓ、Ｇ、Ｄ）に接続された第１〜第３の分布定数線路１０２ｄ、１０３、１０４の長さｌｓ，ｌｇ，ｌｄによって調整される。
【００１０】
【特許文献１】
特開平１０−９３３４８号
【００１１】
【発明が解決しようとする課題】
例えば、図１９に示した負性抵抗回路を用いて広帯域なアクティブフィルタを構成する場合、発振することなく安定して動作する回路を得るためには、広い帯域内で一定の負性抵抗値を持つ負性抵抗回路が必要とされる。
【００１２】
図２０に示すように、アクティブフィルタを、例えば所望の周波数のｎ／４波長の分布定数線路（ｎは正の整数）からなる共振器１１９と、共振器１１９を終端する負性抵抗回路１１８とを有する構成にすると、共振器１１９を無損失とするためには負性抵抗回路１１８の抵抗値ＲNを以下のように設定する必要がある。なお、共振器１１９の負性抵抗回路１１８と接続されない端部は、ｎが奇数のとき開放され、ｎが偶数のとき接地電位に短絡される。
【００１３】
まず、負性抵抗回路１１８から出力される電磁波が共振器１１９の他端で反射されて負性抵抗回路１１８へ戻るまでの損失Ｌは下記式（１）で表される。
【００１４】
また、負性抵抗回路１１８の反射利得Γは下記式（２）で表される。
【００１５】
したがって、下記式（３）の条件を満足すれば、共振器１１９全体が無損失と見なすことができる。式（３）を負性抵抗値ＲNについて解くと、負性抵抗値ＲNが満足すべき条件式（４）が得られる。
【００１６】
【数１】
（但し、Ｚ0は分布定数線路の特性インピーダンス、λは所望の周波数の波長、αは減衰定数）
【００１７】
この式（４）で示す負性抵抗の絶対値は、数Ω程度（例えば、ＧａＡｓ上に形成した接地間距離７０μｍの１／４波長コプレーナ線路型共振器の場合、電磁界シミュレータにより計算した結果は〜１Ωであった）である。
【００１８】
実際の回路では、共振器１１９と負性抵抗回路１１８の接続点や開放端（または短絡端）における放射による損失のため、負性抵抗値が上記式（４）よりも大きくなるが、アクティブフィルタとして用いる場合に必要な抵抗値は、通常、１０Ω以下である。
【００１９】
図１９に示した従来の負性抵抗回路の負性抵抗値の周波数特性を図２１のグラフに示す。なお、図２１はシミュレーション結果である。
【００２０】
図２１に示すように、従来の負性抵抗回路は、３５ＧＨｚ〜６０ＧＨｚでは一定で、かつ比較的小さな負性抵抗値が得られるが、６０ＧＨｚを越えると負性抵抗値が急激に増大し、その後急激に減少する。したがって、広帯域で一定な負性抵抗値、特に数Ω程度の小さな負性抵抗値を得ることが困難であった。
【００２１】
また、従来の負性抵抗回路を用いたアクティブフィルタでは、負性抵抗回路１１８と共振器１１９とを直接接続するため、ＦＥＴの特性ばらつきによってフィルタ特性が大きく変動する問題があった。したがって、所望のフィルタ特性を得るためにＦＥＴの各端子に接続する分布定数線路の長さをそれぞれ調整しなければならないため、調整が困難であるという問題があった。
【００２２】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、広い帯域で一定な負性抵抗値が得られるとともに、調整し易い構造の分布定数線路から成る負性抵抗回路を提供することを目的とする。
【００２３】
【課題を解決するための手段】
上記目的を達成するため本発明の負性抵抗回路は、電界効果トランジスタと、
前記電界効果トランジスタの３つの端子にそれぞれ接続される第１の分布定数線路と、
を有する負性抵抗回路であって、
前記負性抵抗回路の出力端子は、前記電界効果トランジスタのゲートに接続された前記第１の分布定数線路を介して設けられ、
前記出力端子と接地電位間に接続されるインダクタンス素子を有し、
該インダクタンス素子の値により負性抵抗値が調整される構成である。
【００２４】
このとき、前記インダクタンス素子は、
信号導体と接地電位間を接続する、所望の周波数の１／４波長よりも短い第２の分布定数線路であってもよく、
前記第１及び第２の分布定数線路は、
信号導体と該信号導体を所定の隙間を有して挟むように配置される接地導体から成るコプレーナ型であり、
前記インダクタンス素子は、
前記隙間の一方のみを横切って前記信号導体と前記接地導体とを接続する導体片であってもよい。
【００２５】
また、本発明の負性抵抗回路の他の構成は、電界効果トランジスタと、
前記電界効果トランジスタの３つの端子にそれぞれ接続される第１の分布定数線路と、
を有する負性抵抗回路であって、
前記負性抵抗回路の出力端子は、前記電界効果トランジスタのゲートに接続された前記第１の分布定数線路を介して設けられ、
前記出力端子と接地電位間に接続されるキャパシタンス素子を有し、
該キャパシタンス素子の値により負性抵抗値が調整される構成である。
【００２６】
このとき、前記キャパシタンス素子は、
信号導体から分岐しつつ先端が開放された、所望の周波数の１／４波長よりも短い第２の分布定数線路であってもよく、
前記第１及び第２の分布定数線路は、
信号導体と該信号導体を所定の隙間を有して挟むように配置される接地導体から成るコプレーナ型であり、
前記キャパシタンス素子は、
前記信号導体から分岐しつつ先端が開放された導体片であってもよい。
【００２８】
また、前記電界効果トランジスタのソースまたはドレインに複数の第１の分布定数線路が並列に接続されていてもよく、
前記複数の第１の分布定数線路のうちの一つが、
所望の周波数の１／４波長より長く１／２波長より短い、先端が接地電位に短絡された分布定数線路であってもよい。
【００２９】
または、前記複数の第１の分布定数線路のうちの一つが、
所望の周波数の１／４波長よりも短く、先端が開放された分布定数線路であり、
他は先端が接地電位に短絡された分布定数線路であってもよい。
【００３１】
さらに、前記ゲートに所定の直流電圧を供給するためのバイアス電源と、
前記バイアス電源と前記ゲートに接続された第１の分布定数線路間に接続される抵抗器と、
を有する構成であってもよい。
【００３２】
一方、本発明のアクティブフィルタは、
上記いずれか記載の負性抵抗回路と、
前記負性抵抗回路と直列に接続される共振器と、
を有する構成である。
【００３３】
上記のように構成された負性抵抗回路では、負性抵抗回路の出力端子と接地電位間に接続されるインダクタンス素子、またはキャパシタンス素子を有することで、負性抵抗値を容易に調整することができる。
【００３４】
また、電界効果トランジスタのソースまたはドレインに複数の分布定数線路が並列に接続されていることで、広い周波数範囲で一定な負性抵抗値が得られるように容易に調整できる。
【００３５】
また、電界効果トランジスタのゲート側に出力端子を設けた構成であるため、従来の負性抵抗回路のように、直流に対してインピーダンスが小さく、所望周波数でインピーダンスが無限大となる出力側の分布定数線路が不要になる。
【００３６】
【発明の実施の形態】
次に本発明について図面を参照して説明する。
【００３７】
（第１の実施の形態）
図１は本発明の負性抵抗回路の第１の実施の形態の構成を示す回路図であり、図２は図１に示したインダクタンス素子の構成例を示す図であり、同図（ａ）は分布定数線路による対称型の構成を示す平面図、同図（ｂ）は非対称型の構成を示す平面図である。
【００３８】
図１に示すように、第１の実施の形態の負性抵抗回路は、電界効果トランジスタ（ＦＥＴ）１を備え、ＦＥＴ１のドレイン（Ｄ）からゲート（Ｇ）に正帰還させることで負性抵抗を得る構成である。ＦＥＴ１のソースには、所望の周波数範囲で容量性となり、ソースを直流的に接地するλ／４＜ｌｓ＜λ／２（λは所望周波数の１波長）の長さに設定された第１の分布定数線路（長さｌｓ１）２ａが接続される。
【００３９】
ＦＥＴ１のドレイン（Ｄ）には、第２の分布定数線路（長さｌｄ）３を介して、高周波的に接地電位に短絡するキャパシタンス素子７ａが接続されている。また、ＦＥＴ１のドレインにはバイアス電源５により第２の分布定数線路３を介して所定のバイアス電圧Ｖｄが印加される。
【００４０】
ＦＥＴ１のゲートには、第３の分布定数線路（長さｌｇ）４が接続されている。また、ＦＥＴ１のゲートには、抵抗値が大きい抵抗器９（数ＫΩ）を介してバイアス電源６より所定のバイアス電圧Ｖｇが印加される。第３の分布定数線路４と出力端子間には、ＦＥＴ１のゲートに印加するバイアス電圧Ｖｇが出力端子から漏洩するのを防止するため、高周波で低リアクタンスとなるキャパシタンス素子８が挿入されている。さらに、出力端子と接地電位間には負性抵抗値を調整するためのインダクタンス素子１０が接続されている。
【００４１】
インダクタンス素子１０は、例えば、伝送線路をコプレーナ型で構成する場合、図２（ａ）に示すように、信号導体１１とその両側に隙間１２を挟んで形成される接地導体１３とを接続する、所望の周波数における波長に対して十分に短い導体片１４（長さｌ）を設けることで実現できる。または、図２（ｂ）に示すように、信号導体１１の両側に隙間１２を挟んで形成される接地導体１３のうち、一方の接地導体１３と信号導体１１とを接続する、上記波長に対して十分に短い導体片１４（長さｌ）を設けることで実現できる。
【００４２】
図３に示すグラフは、インダクタンス素子１０を図２（ａ）に示した構成（対称型）、及び図２（ｂ）に示した構成（非対称型）とした場合の導体片１４の長さｌに対するインダクタンスＬの変化を示すシミュレーション結果である。図３に示すように、インダクタンス素子１０を非対称型の導体片１４を用いて構成した方がより大きなインダクタンスを得ることが可能であり、小型化できることが分かる。
【００４３】
図１に示すように、本実施形態の負性抵抗回路では、入力インピーダンスが大きいＦＥＴ１のゲート側に出力端子を設けた構成であるため、ＦＥＴ１のゲートに電流を供給する必要がほとんど無い。したがって、所定のバイアス電流をドレインに供給する従来の負性抵抗回路のように、直流に対してインピーダンスが小さく、所望周波数でインピーダンスが無限大となる出力側の分布定数線路が不要になる。そのため、従来の構成に比べて回路構成が簡易になり小型化できる。
【００４４】
このような構成において、本実施形態の負性抵抗回路では、所望の周波数範囲で負性抵抗値がほぼ一定となるようにＦＥＴ１の各端子に接続する第１の分布定数線路２ａの長さｌｓ１、第２の分布定数線路３の長さｌｄ、及び第３の分布定数線路４の長さｌｇがそれぞれ調整される。また、負性抵抗値は出力端子と接地電位間に接続されるインダクタンス素子１０の値によって調整される。
【００４５】
次に、図１に示した負性抵抗回路の第１の分布定数線路２ａ〜第３の分布定数線路４の長さ及びインダクタンス素子１０の値により負性抵抗値が調整可能となる理由を図面を用いて説明する。なお、以下では、図１に示した負性抵抗回路の出力端子に５０Ωの負荷が接続され、キャパシタンス素子７ａの容量Ｃ＝３．０ｐＦ、バイアス電圧Ｖｄ＝３．０Ｖ、バイアス電圧Ｖｇ＝−０．４Ｖ、抵抗器９の抵抗値Ｒ＝１０ＫΩ、キャパシタンス素子８の容量が直流成分の遮断に必要な十分に大きい値である場合を例にして説明する。
【００４６】
まず、負性抵抗回路の出力端子に接続されるインダクタンス素子１０を６０ｐＨで固定し、ＦＥＴ１のソースに接続する第１の分布定数線路２ａを負性抵抗回路として必要な帯域（４０〜８０ＧＨｚ）において容量性となる長さ（ｌｓ１＝７００μｍ）に設定する。また、ＦＥＴ１のドレインに接続する第２の分布定数線路３を上記帯域内で誘導性となる長さ（ｌｄ＝５０μｍ）に設定する。最後に、ＦＥＴ１のゲートに接続する第３の分布定数線路４の長さｌｇを上記帯域内で負性抵抗値がほぼ平坦になるように調整する。
【００４７】
図４は図１に示した第３の分布定数線路の長さにより負性抵抗値の周波数特性が変化する様子を示すグラフである。なお、図４はシミュレーション結果である。
【００４８】
図４に示すように、第３の分布定数線路４の長さｌｇが短いと（ｌｇ＝４２０μｍ）負性抵抗値が低い周波数で大きくなり、第３の分布定数線路４の長さｌｇが長いと（ｌｇ＝６２０μｍ）負性抵抗値が高い周波数で大きくなる。図４に示す例では、第３の分布定数線路４の長さｌｇ＝５２０μｍのとき、必要な帯域（４０〜８０ＧＨｚ）において負性抵抗値がほぼ一定になることが分かる。なお、第３の分布定数線路４の長さｌｇを変えても負性抵抗が得られる周波数範囲は変化しない。
【００４９】
一方、第３の分布定数線路４の長さｌｇ＝５２０μｍで固定し、ＦＥＴ１のドレインに接続する第２の分布定数線路３の長さｌｄを変化させると、負性抵抗特性は図５に示すグラフのようになる。
【００５０】
図５は図１に示した第２の分布定数線路の長さにより負性抵抗値の周波数特性が変化する様子を示すグラフである。なお、図５はシミュレーション結果である。
【００５１】
図５に示すように、第２の分布定数線路３の長さｌｄ＝５０μｍのとき負性抵抗が得られる周波数範囲は４０〜８０ＧＨｚであり、ｌｄ＝３００μｍのとき負性抵抗が得られる周波数範囲は４０〜７０ＧＨｚとなり、ｌｄ＝５００μｍのとき負性抵抗が得られる周波数範囲は４０〜５０ＧＨｚとなる。すなわち、第２の分布定数線路３の長さｌｄを長くすると、負性抵抗が得られる上限の周波数が低下していくことが分かる。これは、負性抵抗が得られる上限の周波数以上においては第２の分布定数線路３が容量性となるためである。
【００５２】
上記第１の分布定数線路２ａ〜第３の分布定数線路４の長さの調整が完了後、インダクタンス素子１０の値のみを変化させると負性抵抗特性は図６に示すグラフのようになる。
【００５３】
図６は図１に示したインダクタンス素子の値により負性抵抗値の周波数特性が変化する様子を示すグラフである。なお、図６はシミュレーション結果である。
【００５４】
図６に示すように、負性抵抗値はインダクタンス素子１０の値Ｌ＝４０ｐＨのとき、約−２Ω（平坦部位の値）であり、Ｌ＝６０ｐＨのとき、約−３Ω（平坦部位の値）であり、Ｌ＝８０ｐＨのとき、約−４Ω（平坦部位の値）となる。すなわち、負性抵抗値はインダクタンス素子１０の値に比例する。但し、図６に示す例では、インダクタンス素子１０の値が変化すると負性抵抗特性の平坦性も変化している。
【００５５】
図１に示した回路は、インダクタンス素子１０を除く回路構成を抵抗器Ｒで置き換えると、図７に示す回路と等価となる。
【００５６】
したがって、図１に示した回路全体のインピーダンスＺは、
【００５７】
【数２】
で表すことが可能であり、Ｌ＝０のときＺ＝０、Ｌ＝∞のときＺ＝Ｒとなる。このことからも、図１に示した回路の負性抵抗値がインダクタンス素子１０の値で調整できることが分かる。
【００５８】
（第２の実施の形態）
図８は本発明の負性抵抗回路の第２の実施の形態の構成を示す回路図である。
【００５９】
図８に示すように、第２の実施の形態の負性抵抗回路は、図１に示した第１の分布定数線路２ａ（長さｌｓ１）と並列に第４の分布定数線路２ｂ（長さｌｓ２）がＦＥＴのソース（Ｓ）に接続された構成である（但し、ｌｓ１＞ｌｓ２）。その他の構成は第１の実施の形態と同様であるため、その説明は省略する。
【００６０】
このような構成では、ＦＥＴのソースから見て第１の分布定数線路２ａ及び第４の分定数線路２ｂの反射係数の位相が周波数に対して非線形に変化する。図９はこの様子を示したグラフである。図９に示したグラフは、第１の分布定数線路２ａの長さｌｓ１を７００μｍで固定し、第４の分布定数線路２ｂの長さｌｓ２をｌｓ１＞ｌｓ２の条件下で変化させたときの周波数変化に対する位相特性を示している。なお、図９の「シングルスタブ」は図１に示したＦＥＴのソースに第１の分布定数線路２ａのみ接続された構成の特性を示し、「ダブルスタブ」は図８に示したＦＥＴのソースに第１の分布定数線路２ａ及び第４の分布定数線路２ｂが接続された構成の特性を示している。
【００６１】
図９に示すように、ＦＥＴのソースに第１の分布定数線路２ａのみ接続された構成では、周波数の変化に対して位相が線形に変化する。一方、ＦＥＴのソースに第１の分布定数線路２ａ及び第４の分布定数線路２ｂが接続された構成では、それらの分布定数線路が容量性となる周波数の上限を保ったまま該上限以下の周波数変化に対して位相が非線形に変化する。また、第４の分布定数線路２ｂの長さｌｓ２を変化させることで非線形性特性を調整できることが分かる。但し、第４の分布定数線路２ｂの長さｌｓ２を変化させると容量性となる下限の周波数が高くなる。
【００６２】
本実施形態の負性抵抗回路では、第１の実施の形態と同様に所望の周波数範囲で負性抵抗値がほぼ一定となるようにＦＥＴ１の各端子に接続する第１の分布定数線路の長さｌｓ１、第２の分布定数線路の長さｌｄ、第３の分布定数線路の長さｌｇ、及び第４の分布定数線路２ｂがそれぞれ調整される。
【００６３】
このとき、本実施形態の負性抵抗回路では、上記上限以下の周波数変化に対して位相変化に非線形性を持たせることができるため、第１の実施の形態に比べて広帯域で一定な負性抵抗値を容易に得ることができる。
【００６４】
このとき、負性抵抗値は第１の実施の形態と同様に出力端子と接地電位間に接続されるインダクタンス素子の値によって調整される。
【００６５】
図１０は図８に示したインダクタンス素子の値により負性抵抗値の周波数特性が変化する様子を示すグラフである。なお、図８はシミュレーション結果である。
【００６６】
図１０に示すように、本実施形態の負性抵抗回路では、第１の実施の形態と同様にインダクタンス素子の値に比例する負性抵抗値が得られる。また、インダクタンスの変化に対する負性抵抗特性の平坦性は第１の実施の形態に比べて改善していることが分かる。本実施形態では、ＦＥＴのソースに接続する分布定数線路による位相の非線形性により誘導性から容量性に転換する周波数が高くなる。したがって、図１０に示すように、負性抵抗が得られる下限の周波数が高くなる。
【００６７】
（第３の実施の形態）
図１１は本発明の負性抵抗回路の第３の実施の形態の構成を示す回路図である。
【００６８】
図１１に示すように、第３の実施の形態の負性抵抗回路は、ＦＥＴのソースに接続する分布定数線路として、所望の周波数の１／４波長以下の長さに設定され、かつ先端が開放された第５の分布定数線路２ｃ（長さｌｓ３）と、第５の分布定数線路２ｃと並列に接続される先端が接地電位に短絡された第６の分布定数線路２ｄ（長さｌｓ４）とを有する構成である。その他の構成は第１の実施の形態と同様であるため、その説明は省略する。
【００６９】
このような構成でも、図１２に示すようにＦＥＴのソースから見て第５の分布定数線路２ｃ及び第６の分定数線路２ｄの反射係数の位相が周波数に対して非線形に変化する。したがって、本実施形態の負性抵抗回路も第２の実施の形態と同様の効果を得ることができる。
【００７０】
なお、第２の実施の形態及び第３の実施の形態では、ＦＥＴのソースに２つの分布定数線路が接続される構成を示しているが、ソースに接続する分布定数線路の数は３つ以上であってもよい。その場合、複数の分布定数線路を全て接地電位に短絡する構成では（第２の実施の形態参照）、いずれか一つを所望の周波数範囲で容量性となり、ソースを直流的に接地するλ／４＜ｌｓ＜λ／２の長さに設定し、他の分布定数線路をそれよりも短く設定すればよい。
【００７１】
また、複数の分布定数線路のうち、少なくともいずれか一つを開放する構成では（第３の実施の形態）、先端が開放された分布定数線路を１／４波長以下に設定し、先端が接地電位に短絡された分布定数線路を１／２波長以下に設定すればよい。
【００７２】
（第４の実施の形態）
図１３は本発明の負性抵抗回路の第４の実施の形態の構成を示す回路図である。
【００７３】
第４の実施の形態の負性抵抗回路は、図１３に示すように、図１に示した第１の実施の形態の出力端子に接続されたインダクタンス素子に代えて、キャパシタンス素子１５を接続した構成である。その他の構成は第１の実施の形態と同様であるため、その説明は省略する。
【００７４】
キャパシタンス素子１５は、例えば、伝送線路をコプレーナ型で構成する場合、図１４に示すように、接地導体２３内に隙間２２を挟んで形成される信号導体２１から分岐するように設けられた、所望の周波数における波長に対して十分に短い先端が開放された導体片１６で実現できる。このように、キャパシタンス素子を導体片（分布定数線路）で構成することで、集中定数を用いた構成に比べて高精度なキャパシタンス素子を実現できる。
【００７５】
ところで、図１３に示した回路は、キャパシタンス素子１５を除く回路構成を抵抗器Ｒで置き換えると、図１５に示す回路と等価となる。
【００７６】
したがって、図１３に示した回路全体のインピーダンスＺは、
【００７７】
【数３】
となり、Ｃ＝０のときＺ＝Ｒ、Ｃ＝∞のときＺ＝０となる。このことから、図１３に示した回路の負性抵抗値はキャパシタンス素子１５の値で調整できることが分かる。
【００７８】
（第５の実施の形態）
図１６は本発明の負性抵抗回路の第５の実施の形態の構成を示す回路図である。
【００７９】
図１６に示すように、第５の実施の形態の負性抵抗回路は、図８に示した第２の実施の形態の構成から出力端子と接地電位間に接続されたインダクタンス素子を除去した構成である。その他の構成は第２の実施の形態と同様であるため、その説明は省略する。
【００８０】
負性抵抗値は、従来の技術で説明したようにＦＥＴの３つの端子に接続する各分布定数線路の長さを変更することでも調整が可能である。
【００８１】
本実施例の負性抵抗回路は、第２の実施の形態の負性抵抗回路と同様に、ＦＥＴのソースに接続する分布定数線路が２本であるため、広い帯域で一定な負性抵抗値が得やすい効果がある。したがって、従来の負性抵抗回路よりも、ＦＥＴの３つの端子に接続する各分布定数線路の長さで負性抵抗値を容易に調整できる。
【００８２】
第５の実施の形態では、図８に示した第２の実施の形態の構成から出力端子と接地電位間に接続されたインダクタンス素子を除去した構成を示したが、図１１に示した第３の実施の形態の構成からインダクタンス素子を除去した構成も同様の効果を有している。
【００８３】
なお、上記第１の実施の形態〜第５の実施の形態では、電界効果トランジスタ（ＦＥＴ）を用いて負性抵抗回路を構成した例を示したが、ＦＥＴに代えてバイポーラトランジスタを用いた場合も同様の特性及び効果を得ることができる。
【００８４】
また、本発明の負性抵抗回路は、第１の実施の形態〜第５の実施の形態で示したＦＥＴのソースとドレインを入れ換えた回路構成であってもよい。その場合、ドレインに複数の分布定数線路が接続される。なお、調整が複雑になるがＦＥＴのゲートに複数の分布定数線路を接続する構成も本発明の変形例として許容できる。
【００８５】
さらに、第１の実施の形態〜第５の実施の形態では、インダクタンス素子及びキャパシタンス素子を、コプレーナ型の伝送線路上に導体片を設けることで実現する例を示したが、インダクタンス素子及びキャパシタンス素子には集中定数素子を用いてもよい。また、伝送線路がマイクロストリップ線路である場合は、負性抵抗回路が搭載される基板に、基板の裏面に形成された接地導体と繋がるスルーホールを設け、マイクロストリップ線路上に設けた導体片を、スルーホールを介して回路搭載面に形成された接地導体と接続することでインダクタンス素子を実現してもよい。また、マイクロストリップ線路から分岐され、先端が開放された導体片によってキャパシタンス素子を実現してもよい。
【００８６】
（第６の実施の形態）
第６の実施の形態では、第１の実施の形態〜第５の実施の形態で示した負性抵抗回路を用いたアクティブフィルタを提案する。
【００８７】
図１７は本発明のアクティブフィルタの一構成例を示す回路図である。
【００８８】
図１７に示すアクティブフィルタは、高域通過フィルタの構成例であり、入出力端子間に直列に接続された複数のキャパシタンス素子Ｃ1〜Ｃn-1（ｎは正の整数）と、各キャパシタンス素子間の接続ノードと接地電位間に直列に接続されるインダクタンス素子Ｌ1〜Ｌn、及び負性抵抗回路ＲN1〜ＲNnとを有する構成である。負性抵抗回路ＲN1〜ＲNnには第１の実施の形態〜第５の実施の形態で示した回路が用いられる。
【００８９】
このような構成の高域通過フィルタの損失の主要因はインダクタンス素子による損失であるので、各インダクタンス素子Ｌ1〜Ｌnの抵抗成分と負性抵抗回路の抵抗値ＲN1〜ＲNnが等しいとき、図１７に示した高域通過フィルタは無損失とみなせる。
【００９０】
インダクタンス素子Ｌ1〜Ｌnには、所望の周波数の１／４波長（λ／４）よりも十分に短い分布定数線路（特性インピーダンスＺ0、減衰定数α、伝搬係数β、長さｌn）を用いて実現することが可能であり、そのときのインダクタンスは式（５）で近似できる。また、必要な負性抵抗値は式（６）で表すことができる。
【００９１】
【数４】
【００９２】
なお、第１の実施の形態〜第５の実施の形態で示した負性抵抗回路は、１端子対回路であるため低域通過フィルタは実現できないが、例えば、図１８に示す並列接続型のフィルタを構成すれば、帯域通過フィルタに用いることができる。
【００９３】
図１８は本発明のアクティブフィルタの他の構成例を示す回路図である。
【００９４】
図１８に示す帯域通過フィルタは、直列に接続された２つの負性抵抗回路ＲN及び共振器３０と、共振器３０間を結合する第１のキャパシタンス素子３１と、入力端子と出力端子間を結合するインダクタンス素子３２と、一方の共振器３０と入力端子間を結合する第２のキャパシタンス素子３３と、他方の共振器３０と出力端子間を結合する第３のキャパシタンス素子３４とを有する構成である。負性抵抗回路ＲN1〜ＲNnは第１の実施の形態〜第５の実施の形態で示した回路が用いられ、共振器３０は、例えば、所望の周波数の１／４波長の分布定数線路を用いて構成される。
【００９５】
また、インダクタンス素子３２は、図２で示した分布定数線路で形成することが可能であり、第１のキャパシタンス素子３１、第２のキャパシタンス素子３３、及び第３のキャパシタンス素子３４は、所定の隙間を有して配置された２本の伝送線路で形成することが可能である。
【００９６】
なお、図１８に示した帯域通過フィルタでは、２つの直列に接続した負性抵抗回路ＲN及び共振器を用いた構成を示したが、負性抵抗回路ＲN及び共振器の数はいくつであっても帯域通過フィルタを構成できる。このような帯域通過フィルタの構成は、例えば、Uwe Rosenberg et al., "Novel Coupling Schemes for Microwave Resonator Filters" IEEE IMS2002 Digest, pp.1605-1608に記載されている。
【００９７】
本実施形態のアクティブフィルタの構成によれば、第１の実施の形態〜第５の実施の形態で示した広い帯域内で一定の負性抵抗値を持つ負性抵抗回路を用いて構成しているため、発振することなく安定して動作するフィルタ回路を得ることができる。
【００９８】
【発明の効果】
本発明は以上説明したように構成されているので、以下に記載する効果を奏する。
【００９９】
負性抵抗回路の出力端子と接地電位間に接続されるインダクタンス素子、またはキャパシタンス素子を有することで、負性抵抗値を容易に調整することができる。
【０１００】
また、トランジスタの３つの端子のうちの少なくともいずれか一つ（特にトランジスタが電界効果トランジスタの場合はそのソース）に複数の分布定数線路が並列に接続されていることで、広い周波数範囲で一定な負性抵抗値が得られるように容易に調整できる。
【０１０１】
また、電界効果トランジスタのゲート側に出力端子を設けた構成であるため、従来の負性抵抗回路のように、直流に対してインピーダンスが小さく、所望周波数でインピーダンスが無限大となる出力側の分布定数線路が不要になる。そのため、従来の構成に比べて回路構成が簡易になり小型化できる。
【０１０２】
一方、本発明のアクティブフィルタは、広い帯域内で一定の負性抵抗値を持つ本発明の負性抵抗回路を用いて構成するため、発振することなく安定して動作するフィルタ回路を得ることができる。
【図面の簡単な説明】
【図１】本発明の負性抵抗回路の第１の実施の形態の構成を示す回路図である。
【図２】図１に示したインダクタンス素子の構成例を示す図であり、同図（ａ）は分布定数線路による対称型の構成を示す平面図、同図（ｂ）は非対称型の構成を示す平面図である。
【図３】図１に示したインダクタンス素子の分布定数線路の長さに対するインダクタンスの変化を示すシミュレーション結果である。
【図４】図１に示した第３の分布定数線路の長さにより負性抵抗値の周波数特性が変化する様子を示すグラフである。
【図５】図１に示した第２の分布定数線路の長さにより負性抵抗値の周波数特性が変化する様子を示すグラフである。
【図６】図１に示したインダクタンス素子の値により負性抵抗値の周波数特性が変化する様子を示すグラフである。
【図７】図１に示した負性抵抗回路の等価回路を示す回路図である。
【図８】本発明の負性抵抗回路の第２の実施の形態の構成を示す回路図である。
【図９】図８に示した負性抵抗回路のＦＥＴのソースから見た第１の分布定数線路及び第４の分定数線路の周波数に対する反射係数の位相の変化を示すグラフである。
【図１０】図８に示したインダクタンス素子の値により負性抵抗値の周波数特性が変化する様子を示すグラフである。
【図１１】本発明の負性抵抗回路の第３の実施の形態の構成を示す回路図である。
【図１２】図１１に示した負性抵抗回路のＦＥＴのソースから見た第５の分布定数線路及び第６の分定数線路の周波数に対する反射係数の位相の変化を示すグラフである。
【図１３】本発明の負性抵抗回路の第４の実施の形態の構成を示す回路図である。
【図１４】図１３に示したキャパシタンス素子の分布定数線路を用いた構成例を示す平面図である。
【図１５】図１３に示した負性抵抗回路の等価回路を示す回路図である。
【図１６】本発明の負性抵抗回路の第５の実施の形態の構成を示す回路図である。
【図１７】本発明のアクティブフィルタの一構成例を示す回路図である。
【図１８】本発明のアクティブフィルタの他の構成例を示す回路図である。
【図１９】従来の負性抵抗回路の構成を示す回路図である。
【図２０】負性抵抗回路を用いて損失補償する構成例を示す回路図である。
【図２１】図１９に示した負性抵抗回路の負性抵抗値の周波数特性を示すグラフである。
【符号の説明】
１ ＦＥＴ
２ａ 第１の分布定数線路
２ｂ 第４の分布定数線路
２ｃ 第５の分布定数線路
２ｄ 第６の分布定数線路
３ 第２の分布定数線路
４ 第３の分布定数線路
５、６ バイアス電源
７ａ、８ キャパシタンス素子
９ 抵抗器
１０、３２ インダクタンス素子
１１、２１ 信号導体
１２、２２ 隙間
１３、２３ 接地導体
１４、１６ 導体片
１５ キャパシタンス素子
３０ 共振器
３１ 第１のキャパシタンス素子
３３ 第２のキャパシタンス素子
３４ 第３のキャパシタンス素子
【発明の属する技術分野】
本発明はトランジスタと分布定数線路を用いた負性抵抗回路及びその負性抵抗回路を用いたアクティブフィルタに関する。
【０００２】
【従来の技術】
マイクロ波やミリ波等の高周波帯で使用する発振回路やアクティブフィルタ等には負性抵抗回路が用いられる。負性抵抗回路としては、従来、図１９に示す構成が知られている。
【０００３】
図１９は従来の負性抵抗回路の構成を示す回路図である。
【０００４】
図１９は、例えば特許文献１の図１に記載された電圧制御発振回路と同様の構成である。特許文献１では所望の周波数範囲で発振する回路を得るために共振器や負性抵抗回路を構成する各素子の定数が設定されている。したがって、特許文献１に記載された構成でも各素子の定数を最適に選択すれば発振しない回路が得られる。その場合、図１９に示した回路とキャパシタンス素子やインダクタンス素子とをそれぞれ複数個用いて組み合わせることでアクティブフィルタを構成できる。以下では、図１９に示した回路をアクティブフィルタで利用する場合で説明する。
【０００５】
図１９に示すように、従来の負性抵抗回路は、電界効果トランジスタ（ＦＥＴ）１０１を備え、ＦＥＴ１０１のドレイン（Ｄ）からゲート（Ｇ）に正帰還させることで負性抵抗ＲNを得る構成である。ＦＥＴ１０１のソースには、所望の周波数範囲で容量性となり、ソースを直流的に接地するλ／４＜ｌｓ＜λ／２（λは所望周波数の１波長）の長さに設定された第１の分布定数線路（長さｌｓ）１０２ｄが接続されている。
【０００６】
ＦＥＴ１０１のゲート（Ｇ）には、第２の分布定数線路（長さｌｇ）１０３を介して高周波的に接地電位に短絡するキャパシタンス素子１０７ａが接続されている。また、ＦＥＴ１０１のゲートにはバイアス電源１０６により第２の分布定数線路１０３を介して所定のバイアス電圧Ｖｇが印加される。
【０００７】
ＦＥＴ１０１のドレインには、第３の分布定数線路（長さｌｄ）１０４が接続され、第３の分布定数線路１０４にはキャパシタンス素子１０７ｂにより高周波的にドレインを接地電位に短絡する第４の分布定数線路１１７が接続されている。また、ＦＥＴ１０１のドレインには、キャパシタンス素子１０７ｂと並列に接続されたバイアス電源１０５により第３、４の分布定数線路１０４、１１７を介してバイアス電圧Ｖｄが印加される。なお、第４の分布定数線路１１７の長さは所望の周波数の１／４波長に設定される。このような長さに設定することで、第３の分布定数線路１０４と第４の分布定数線路１１７の接続点から見て、所望の周波数における第４の分布定数線路１１７のインピーダンスが無限大となる。これにより所望の周波数においては第４の分布定数線路１１７の影響を無視できる。
【０００８】
第３の分布定数線路１０４と出力端子間には、ＦＥＴ１０１のドレインに印加するバイアス電圧Ｖｄが出力端子から漏洩するのを防止するため、高周波で低リアクタンスとなるキャパシタンス素子１０８が挿入されている。
【０００９】
なお、図１９に示した負性抵抗回路の負性抵抗値は、ＦＥＴ１０１の３つの端子（Ｓ、Ｇ、Ｄ）に接続された第１〜第３の分布定数線路１０２ｄ、１０３、１０４の長さｌｓ，ｌｇ，ｌｄによって調整される。
【００１０】
【特許文献１】
特開平１０−９３３４８号
【００１１】
【発明が解決しようとする課題】
例えば、図１９に示した負性抵抗回路を用いて広帯域なアクティブフィルタを構成する場合、発振することなく安定して動作する回路を得るためには、広い帯域内で一定の負性抵抗値を持つ負性抵抗回路が必要とされる。
【００１２】
図２０に示すように、アクティブフィルタを、例えば所望の周波数のｎ／４波長の分布定数線路（ｎは正の整数）からなる共振器１１９と、共振器１１９を終端する負性抵抗回路１１８とを有する構成にすると、共振器１１９を無損失とするためには負性抵抗回路１１８の抵抗値ＲNを以下のように設定する必要がある。なお、共振器１１９の負性抵抗回路１１８と接続されない端部は、ｎが奇数のとき開放され、ｎが偶数のとき接地電位に短絡される。
【００１３】
まず、負性抵抗回路１１８から出力される電磁波が共振器１１９の他端で反射されて負性抵抗回路１１８へ戻るまでの損失Ｌは下記式（１）で表される。
【００１４】
また、負性抵抗回路１１８の反射利得Γは下記式（２）で表される。
【００１５】
したがって、下記式（３）の条件を満足すれば、共振器１１９全体が無損失と見なすことができる。式（３）を負性抵抗値ＲNについて解くと、負性抵抗値ＲNが満足すべき条件式（４）が得られる。
【００１６】
【数１】
【００１７】
この式（４）で示す負性抵抗の絶対値は、数Ω程度（例えば、ＧａＡｓ上に形成した接地間距離７０μｍの１／４波長コプレーナ線路型共振器の場合、電磁界シミュレータにより計算した結果は〜１Ωであった）である。
【００１８】
実際の回路では、共振器１１９と負性抵抗回路１１８の接続点や開放端（または短絡端）における放射による損失のため、負性抵抗値が上記式（４）よりも大きくなるが、アクティブフィルタとして用いる場合に必要な抵抗値は、通常、１０Ω以下である。
【００１９】
図１９に示した従来の負性抵抗回路の負性抵抗値の周波数特性を図２１のグラフに示す。なお、図２１はシミュレーション結果である。
【００２０】
図２１に示すように、従来の負性抵抗回路は、３５ＧＨｚ〜６０ＧＨｚでは一定で、かつ比較的小さな負性抵抗値が得られるが、６０ＧＨｚを越えると負性抵抗値が急激に増大し、その後急激に減少する。したがって、広帯域で一定な負性抵抗値、特に数Ω程度の小さな負性抵抗値を得ることが困難であった。
【００２１】
また、従来の負性抵抗回路を用いたアクティブフィルタでは、負性抵抗回路１１８と共振器１１９とを直接接続するため、ＦＥＴの特性ばらつきによってフィルタ特性が大きく変動する問題があった。したがって、所望のフィルタ特性を得るためにＦＥＴの各端子に接続する分布定数線路の長さをそれぞれ調整しなければならないため、調整が困難であるという問題があった。
【００２２】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、広い帯域で一定な負性抵抗値が得られるとともに、調整し易い構造の分布定数線路から成る負性抵抗回路を提供することを目的とする。
【００２３】
【課題を解決するための手段】
上記目的を達成するため本発明の負性抵抗回路は、電界効果トランジスタと、
前記電界効果トランジスタの３つの端子にそれぞれ接続される第１の分布定数線路と、
を有する負性抵抗回路であって、
前記負性抵抗回路の出力端子は、前記電界効果トランジスタのゲートに接続された前記第１の分布定数線路を介して設けられ、
前記出力端子と接地電位間に接続されるインダクタンス素子を有し、
該インダクタンス素子の値により負性抵抗値が調整される構成である。
【００２４】
このとき、前記インダクタンス素子は、
信号導体と接地電位間を接続する、所望の周波数の１／４波長よりも短い第２の分布定数線路であってもよく、
前記第１及び第２の分布定数線路は、
信号導体と該信号導体を所定の隙間を有して挟むように配置される接地導体から成るコプレーナ型であり、
前記インダクタンス素子は、
前記隙間の一方のみを横切って前記信号導体と前記接地導体とを接続する導体片であってもよい。
【００２５】
また、本発明の負性抵抗回路の他の構成は、電界効果トランジスタと、
前記電界効果トランジスタの３つの端子にそれぞれ接続される第１の分布定数線路と、
を有する負性抵抗回路であって、
前記負性抵抗回路の出力端子は、前記電界効果トランジスタのゲートに接続された前記第１の分布定数線路を介して設けられ、
前記出力端子と接地電位間に接続されるキャパシタンス素子を有し、
該キャパシタンス素子の値により負性抵抗値が調整される構成である。
【００２６】
このとき、前記キャパシタンス素子は、
信号導体から分岐しつつ先端が開放された、所望の周波数の１／４波長よりも短い第２の分布定数線路であってもよく、
前記第１及び第２の分布定数線路は、
信号導体と該信号導体を所定の隙間を有して挟むように配置される接地導体から成るコプレーナ型であり、
前記キャパシタンス素子は、
前記信号導体から分岐しつつ先端が開放された導体片であってもよい。
【００２８】
また、前記電界効果トランジスタのソースまたはドレインに複数の第１の分布定数線路が並列に接続されていてもよく、
前記複数の第１の分布定数線路のうちの一つが、
所望の周波数の１／４波長より長く１／２波長より短い、先端が接地電位に短絡された分布定数線路であってもよい。
【００２９】
または、前記複数の第１の分布定数線路のうちの一つが、
所望の周波数の１／４波長よりも短く、先端が開放された分布定数線路であり、
他は先端が接地電位に短絡された分布定数線路であってもよい。
【００３１】
さらに、前記ゲートに所定の直流電圧を供給するためのバイアス電源と、
前記バイアス電源と前記ゲートに接続された第１の分布定数線路間に接続される抵抗器と、
を有する構成であってもよい。
【００３２】
一方、本発明のアクティブフィルタは、
上記いずれか記載の負性抵抗回路と、
前記負性抵抗回路と直列に接続される共振器と、
を有する構成である。
【００３３】
上記のように構成された負性抵抗回路では、負性抵抗回路の出力端子と接地電位間に接続されるインダクタンス素子、またはキャパシタンス素子を有することで、負性抵抗値を容易に調整することができる。
【００３４】
また、電界効果トランジスタのソースまたはドレインに複数の分布定数線路が並列に接続されていることで、広い周波数範囲で一定な負性抵抗値が得られるように容易に調整できる。
【００３５】
また、電界効果トランジスタのゲート側に出力端子を設けた構成であるため、従来の負性抵抗回路のように、直流に対してインピーダンスが小さく、所望周波数でインピーダンスが無限大となる出力側の分布定数線路が不要になる。
【００３６】
【発明の実施の形態】
次に本発明について図面を参照して説明する。
【００３７】
（第１の実施の形態）
図１は本発明の負性抵抗回路の第１の実施の形態の構成を示す回路図であり、図２は図１に示したインダクタンス素子の構成例を示す図であり、同図（ａ）は分布定数線路による対称型の構成を示す平面図、同図（ｂ）は非対称型の構成を示す平面図である。
【００３８】
図１に示すように、第１の実施の形態の負性抵抗回路は、電界効果トランジスタ（ＦＥＴ）１を備え、ＦＥＴ１のドレイン（Ｄ）からゲート（Ｇ）に正帰還させることで負性抵抗を得る構成である。ＦＥＴ１のソースには、所望の周波数範囲で容量性となり、ソースを直流的に接地するλ／４＜ｌｓ＜λ／２（λは所望周波数の１波長）の長さに設定された第１の分布定数線路（長さｌｓ１）２ａが接続される。
【００３９】
ＦＥＴ１のドレイン（Ｄ）には、第２の分布定数線路（長さｌｄ）３を介して、高周波的に接地電位に短絡するキャパシタンス素子７ａが接続されている。また、ＦＥＴ１のドレインにはバイアス電源５により第２の分布定数線路３を介して所定のバイアス電圧Ｖｄが印加される。
【００４０】
ＦＥＴ１のゲートには、第３の分布定数線路（長さｌｇ）４が接続されている。また、ＦＥＴ１のゲートには、抵抗値が大きい抵抗器９（数ＫΩ）を介してバイアス電源６より所定のバイアス電圧Ｖｇが印加される。第３の分布定数線路４と出力端子間には、ＦＥＴ１のゲートに印加するバイアス電圧Ｖｇが出力端子から漏洩するのを防止するため、高周波で低リアクタンスとなるキャパシタンス素子８が挿入されている。さらに、出力端子と接地電位間には負性抵抗値を調整するためのインダクタンス素子１０が接続されている。
【００４１】
インダクタンス素子１０は、例えば、伝送線路をコプレーナ型で構成する場合、図２（ａ）に示すように、信号導体１１とその両側に隙間１２を挟んで形成される接地導体１３とを接続する、所望の周波数における波長に対して十分に短い導体片１４（長さｌ）を設けることで実現できる。または、図２（ｂ）に示すように、信号導体１１の両側に隙間１２を挟んで形成される接地導体１３のうち、一方の接地導体１３と信号導体１１とを接続する、上記波長に対して十分に短い導体片１４（長さｌ）を設けることで実現できる。
【００４２】
図３に示すグラフは、インダクタンス素子１０を図２（ａ）に示した構成（対称型）、及び図２（ｂ）に示した構成（非対称型）とした場合の導体片１４の長さｌに対するインダクタンスＬの変化を示すシミュレーション結果である。図３に示すように、インダクタンス素子１０を非対称型の導体片１４を用いて構成した方がより大きなインダクタンスを得ることが可能であり、小型化できることが分かる。
【００４３】
図１に示すように、本実施形態の負性抵抗回路では、入力インピーダンスが大きいＦＥＴ１のゲート側に出力端子を設けた構成であるため、ＦＥＴ１のゲートに電流を供給する必要がほとんど無い。したがって、所定のバイアス電流をドレインに供給する従来の負性抵抗回路のように、直流に対してインピーダンスが小さく、所望周波数でインピーダンスが無限大となる出力側の分布定数線路が不要になる。そのため、従来の構成に比べて回路構成が簡易になり小型化できる。
【００４４】
このような構成において、本実施形態の負性抵抗回路では、所望の周波数範囲で負性抵抗値がほぼ一定となるようにＦＥＴ１の各端子に接続する第１の分布定数線路２ａの長さｌｓ１、第２の分布定数線路３の長さｌｄ、及び第３の分布定数線路４の長さｌｇがそれぞれ調整される。また、負性抵抗値は出力端子と接地電位間に接続されるインダクタンス素子１０の値によって調整される。
【００４５】
次に、図１に示した負性抵抗回路の第１の分布定数線路２ａ〜第３の分布定数線路４の長さ及びインダクタンス素子１０の値により負性抵抗値が調整可能となる理由を図面を用いて説明する。なお、以下では、図１に示した負性抵抗回路の出力端子に５０Ωの負荷が接続され、キャパシタンス素子７ａの容量Ｃ＝３．０ｐＦ、バイアス電圧Ｖｄ＝３．０Ｖ、バイアス電圧Ｖｇ＝−０．４Ｖ、抵抗器９の抵抗値Ｒ＝１０ＫΩ、キャパシタンス素子８の容量が直流成分の遮断に必要な十分に大きい値である場合を例にして説明する。
【００４６】
まず、負性抵抗回路の出力端子に接続されるインダクタンス素子１０を６０ｐＨで固定し、ＦＥＴ１のソースに接続する第１の分布定数線路２ａを負性抵抗回路として必要な帯域（４０〜８０ＧＨｚ）において容量性となる長さ（ｌｓ１＝７００μｍ）に設定する。また、ＦＥＴ１のドレインに接続する第２の分布定数線路３を上記帯域内で誘導性となる長さ（ｌｄ＝５０μｍ）に設定する。最後に、ＦＥＴ１のゲートに接続する第３の分布定数線路４の長さｌｇを上記帯域内で負性抵抗値がほぼ平坦になるように調整する。
【００４７】
図４は図１に示した第３の分布定数線路の長さにより負性抵抗値の周波数特性が変化する様子を示すグラフである。なお、図４はシミュレーション結果である。
【００４８】
図４に示すように、第３の分布定数線路４の長さｌｇが短いと（ｌｇ＝４２０μｍ）負性抵抗値が低い周波数で大きくなり、第３の分布定数線路４の長さｌｇが長いと（ｌｇ＝６２０μｍ）負性抵抗値が高い周波数で大きくなる。図４に示す例では、第３の分布定数線路４の長さｌｇ＝５２０μｍのとき、必要な帯域（４０〜８０ＧＨｚ）において負性抵抗値がほぼ一定になることが分かる。なお、第３の分布定数線路４の長さｌｇを変えても負性抵抗が得られる周波数範囲は変化しない。
【００４９】
一方、第３の分布定数線路４の長さｌｇ＝５２０μｍで固定し、ＦＥＴ１のドレインに接続する第２の分布定数線路３の長さｌｄを変化させると、負性抵抗特性は図５に示すグラフのようになる。
【００５０】
図５は図１に示した第２の分布定数線路の長さにより負性抵抗値の周波数特性が変化する様子を示すグラフである。なお、図５はシミュレーション結果である。
【００５１】
図５に示すように、第２の分布定数線路３の長さｌｄ＝５０μｍのとき負性抵抗が得られる周波数範囲は４０〜８０ＧＨｚであり、ｌｄ＝３００μｍのとき負性抵抗が得られる周波数範囲は４０〜７０ＧＨｚとなり、ｌｄ＝５００μｍのとき負性抵抗が得られる周波数範囲は４０〜５０ＧＨｚとなる。すなわち、第２の分布定数線路３の長さｌｄを長くすると、負性抵抗が得られる上限の周波数が低下していくことが分かる。これは、負性抵抗が得られる上限の周波数以上においては第２の分布定数線路３が容量性となるためである。
【００５２】
上記第１の分布定数線路２ａ〜第３の分布定数線路４の長さの調整が完了後、インダクタンス素子１０の値のみを変化させると負性抵抗特性は図６に示すグラフのようになる。
【００５３】
図６は図１に示したインダクタンス素子の値により負性抵抗値の周波数特性が変化する様子を示すグラフである。なお、図６はシミュレーション結果である。
【００５４】
図６に示すように、負性抵抗値はインダクタンス素子１０の値Ｌ＝４０ｐＨのとき、約−２Ω（平坦部位の値）であり、Ｌ＝６０ｐＨのとき、約−３Ω（平坦部位の値）であり、Ｌ＝８０ｐＨのとき、約−４Ω（平坦部位の値）となる。すなわち、負性抵抗値はインダクタンス素子１０の値に比例する。但し、図６に示す例では、インダクタンス素子１０の値が変化すると負性抵抗特性の平坦性も変化している。
【００５５】
図１に示した回路は、インダクタンス素子１０を除く回路構成を抵抗器Ｒで置き換えると、図７に示す回路と等価となる。
【００５６】
したがって、図１に示した回路全体のインピーダンスＺは、
【００５７】
【数２】
【００５８】
（第２の実施の形態）
図８は本発明の負性抵抗回路の第２の実施の形態の構成を示す回路図である。
【００５９】
図８に示すように、第２の実施の形態の負性抵抗回路は、図１に示した第１の分布定数線路２ａ（長さｌｓ１）と並列に第４の分布定数線路２ｂ（長さｌｓ２）がＦＥＴのソース（Ｓ）に接続された構成である（但し、ｌｓ１＞ｌｓ２）。その他の構成は第１の実施の形態と同様であるため、その説明は省略する。
【００６０】
このような構成では、ＦＥＴのソースから見て第１の分布定数線路２ａ及び第４の分定数線路２ｂの反射係数の位相が周波数に対して非線形に変化する。図９はこの様子を示したグラフである。図９に示したグラフは、第１の分布定数線路２ａの長さｌｓ１を７００μｍで固定し、第４の分布定数線路２ｂの長さｌｓ２をｌｓ１＞ｌｓ２の条件下で変化させたときの周波数変化に対する位相特性を示している。なお、図９の「シングルスタブ」は図１に示したＦＥＴのソースに第１の分布定数線路２ａのみ接続された構成の特性を示し、「ダブルスタブ」は図８に示したＦＥＴのソースに第１の分布定数線路２ａ及び第４の分布定数線路２ｂが接続された構成の特性を示している。
【００６１】
図９に示すように、ＦＥＴのソースに第１の分布定数線路２ａのみ接続された構成では、周波数の変化に対して位相が線形に変化する。一方、ＦＥＴのソースに第１の分布定数線路２ａ及び第４の分布定数線路２ｂが接続された構成では、それらの分布定数線路が容量性となる周波数の上限を保ったまま該上限以下の周波数変化に対して位相が非線形に変化する。また、第４の分布定数線路２ｂの長さｌｓ２を変化させることで非線形性特性を調整できることが分かる。但し、第４の分布定数線路２ｂの長さｌｓ２を変化させると容量性となる下限の周波数が高くなる。
【００６２】
本実施形態の負性抵抗回路では、第１の実施の形態と同様に所望の周波数範囲で負性抵抗値がほぼ一定となるようにＦＥＴ１の各端子に接続する第１の分布定数線路の長さｌｓ１、第２の分布定数線路の長さｌｄ、第３の分布定数線路の長さｌｇ、及び第４の分布定数線路２ｂがそれぞれ調整される。
【００６３】
このとき、本実施形態の負性抵抗回路では、上記上限以下の周波数変化に対して位相変化に非線形性を持たせることができるため、第１の実施の形態に比べて広帯域で一定な負性抵抗値を容易に得ることができる。
【００６４】
このとき、負性抵抗値は第１の実施の形態と同様に出力端子と接地電位間に接続されるインダクタンス素子の値によって調整される。
【００６５】
図１０は図８に示したインダクタンス素子の値により負性抵抗値の周波数特性が変化する様子を示すグラフである。なお、図８はシミュレーション結果である。
【００６６】
図１０に示すように、本実施形態の負性抵抗回路では、第１の実施の形態と同様にインダクタンス素子の値に比例する負性抵抗値が得られる。また、インダクタンスの変化に対する負性抵抗特性の平坦性は第１の実施の形態に比べて改善していることが分かる。本実施形態では、ＦＥＴのソースに接続する分布定数線路による位相の非線形性により誘導性から容量性に転換する周波数が高くなる。したがって、図１０に示すように、負性抵抗が得られる下限の周波数が高くなる。
【００６７】
（第３の実施の形態）
図１１は本発明の負性抵抗回路の第３の実施の形態の構成を示す回路図である。
【００６８】
図１１に示すように、第３の実施の形態の負性抵抗回路は、ＦＥＴのソースに接続する分布定数線路として、所望の周波数の１／４波長以下の長さに設定され、かつ先端が開放された第５の分布定数線路２ｃ（長さｌｓ３）と、第５の分布定数線路２ｃと並列に接続される先端が接地電位に短絡された第６の分布定数線路２ｄ（長さｌｓ４）とを有する構成である。その他の構成は第１の実施の形態と同様であるため、その説明は省略する。
【００６９】
このような構成でも、図１２に示すようにＦＥＴのソースから見て第５の分布定数線路２ｃ及び第６の分定数線路２ｄの反射係数の位相が周波数に対して非線形に変化する。したがって、本実施形態の負性抵抗回路も第２の実施の形態と同様の効果を得ることができる。
【００７０】
なお、第２の実施の形態及び第３の実施の形態では、ＦＥＴのソースに２つの分布定数線路が接続される構成を示しているが、ソースに接続する分布定数線路の数は３つ以上であってもよい。その場合、複数の分布定数線路を全て接地電位に短絡する構成では（第２の実施の形態参照）、いずれか一つを所望の周波数範囲で容量性となり、ソースを直流的に接地するλ／４＜ｌｓ＜λ／２の長さに設定し、他の分布定数線路をそれよりも短く設定すればよい。
【００７１】
また、複数の分布定数線路のうち、少なくともいずれか一つを開放する構成では（第３の実施の形態）、先端が開放された分布定数線路を１／４波長以下に設定し、先端が接地電位に短絡された分布定数線路を１／２波長以下に設定すればよい。
【００７２】
（第４の実施の形態）
図１３は本発明の負性抵抗回路の第４の実施の形態の構成を示す回路図である。
【００７３】
第４の実施の形態の負性抵抗回路は、図１３に示すように、図１に示した第１の実施の形態の出力端子に接続されたインダクタンス素子に代えて、キャパシタンス素子１５を接続した構成である。その他の構成は第１の実施の形態と同様であるため、その説明は省略する。
【００７４】
キャパシタンス素子１５は、例えば、伝送線路をコプレーナ型で構成する場合、図１４に示すように、接地導体２３内に隙間２２を挟んで形成される信号導体２１から分岐するように設けられた、所望の周波数における波長に対して十分に短い先端が開放された導体片１６で実現できる。このように、キャパシタンス素子を導体片（分布定数線路）で構成することで、集中定数を用いた構成に比べて高精度なキャパシタンス素子を実現できる。
【００７５】
ところで、図１３に示した回路は、キャパシタンス素子１５を除く回路構成を抵抗器Ｒで置き換えると、図１５に示す回路と等価となる。
【００７６】
したがって、図１３に示した回路全体のインピーダンスＺは、
【００７７】
【数３】
【００７８】
（第５の実施の形態）
図１６は本発明の負性抵抗回路の第５の実施の形態の構成を示す回路図である。
【００７９】
図１６に示すように、第５の実施の形態の負性抵抗回路は、図８に示した第２の実施の形態の構成から出力端子と接地電位間に接続されたインダクタンス素子を除去した構成である。その他の構成は第２の実施の形態と同様であるため、その説明は省略する。
【００８０】
負性抵抗値は、従来の技術で説明したようにＦＥＴの３つの端子に接続する各分布定数線路の長さを変更することでも調整が可能である。
【００８１】
本実施例の負性抵抗回路は、第２の実施の形態の負性抵抗回路と同様に、ＦＥＴのソースに接続する分布定数線路が２本であるため、広い帯域で一定な負性抵抗値が得やすい効果がある。したがって、従来の負性抵抗回路よりも、ＦＥＴの３つの端子に接続する各分布定数線路の長さで負性抵抗値を容易に調整できる。
【００８２】
第５の実施の形態では、図８に示した第２の実施の形態の構成から出力端子と接地電位間に接続されたインダクタンス素子を除去した構成を示したが、図１１に示した第３の実施の形態の構成からインダクタンス素子を除去した構成も同様の効果を有している。
【００８３】
なお、上記第１の実施の形態〜第５の実施の形態では、電界効果トランジスタ（ＦＥＴ）を用いて負性抵抗回路を構成した例を示したが、ＦＥＴに代えてバイポーラトランジスタを用いた場合も同様の特性及び効果を得ることができる。
【００８４】
また、本発明の負性抵抗回路は、第１の実施の形態〜第５の実施の形態で示したＦＥＴのソースとドレインを入れ換えた回路構成であってもよい。その場合、ドレインに複数の分布定数線路が接続される。なお、調整が複雑になるがＦＥＴのゲートに複数の分布定数線路を接続する構成も本発明の変形例として許容できる。
【００８５】
さらに、第１の実施の形態〜第５の実施の形態では、インダクタンス素子及びキャパシタンス素子を、コプレーナ型の伝送線路上に導体片を設けることで実現する例を示したが、インダクタンス素子及びキャパシタンス素子には集中定数素子を用いてもよい。また、伝送線路がマイクロストリップ線路である場合は、負性抵抗回路が搭載される基板に、基板の裏面に形成された接地導体と繋がるスルーホールを設け、マイクロストリップ線路上に設けた導体片を、スルーホールを介して回路搭載面に形成された接地導体と接続することでインダクタンス素子を実現してもよい。また、マイクロストリップ線路から分岐され、先端が開放された導体片によってキャパシタンス素子を実現してもよい。
【００８６】
（第６の実施の形態）
第６の実施の形態では、第１の実施の形態〜第５の実施の形態で示した負性抵抗回路を用いたアクティブフィルタを提案する。
【００８７】
図１７は本発明のアクティブフィルタの一構成例を示す回路図である。
【００８８】
図１７に示すアクティブフィルタは、高域通過フィルタの構成例であり、入出力端子間に直列に接続された複数のキャパシタンス素子Ｃ1〜Ｃn-1（ｎは正の整数）と、各キャパシタンス素子間の接続ノードと接地電位間に直列に接続されるインダクタンス素子Ｌ1〜Ｌn、及び負性抵抗回路ＲN1〜ＲNnとを有する構成である。負性抵抗回路ＲN1〜ＲNnには第１の実施の形態〜第５の実施の形態で示した回路が用いられる。
【００８９】
このような構成の高域通過フィルタの損失の主要因はインダクタンス素子による損失であるので、各インダクタンス素子Ｌ1〜Ｌnの抵抗成分と負性抵抗回路の抵抗値ＲN1〜ＲNnが等しいとき、図１７に示した高域通過フィルタは無損失とみなせる。
【００９０】
インダクタンス素子Ｌ1〜Ｌnには、所望の周波数の１／４波長（λ／４）よりも十分に短い分布定数線路（特性インピーダンスＺ0、減衰定数α、伝搬係数β、長さｌn）を用いて実現することが可能であり、そのときのインダクタンスは式（５）で近似できる。また、必要な負性抵抗値は式（６）で表すことができる。
【００９１】
【数４】
なお、第１の実施の形態〜第５の実施の形態で示した負性抵抗回路は、１端子対回路であるため低域通過フィルタは実現できないが、例えば、図１８に示す並列接続型のフィルタを構成すれば、帯域通過フィルタに用いることができる。
【００９３】
図１８は本発明のアクティブフィルタの他の構成例を示す回路図である。
【００９４】
図１８に示す帯域通過フィルタは、直列に接続された２つの負性抵抗回路ＲN及び共振器３０と、共振器３０間を結合する第１のキャパシタンス素子３１と、入力端子と出力端子間を結合するインダクタンス素子３２と、一方の共振器３０と入力端子間を結合する第２のキャパシタンス素子３３と、他方の共振器３０と出力端子間を結合する第３のキャパシタンス素子３４とを有する構成である。負性抵抗回路ＲN1〜ＲNnは第１の実施の形態〜第５の実施の形態で示した回路が用いられ、共振器３０は、例えば、所望の周波数の１／４波長の分布定数線路を用いて構成される。
【００９５】
また、インダクタンス素子３２は、図２で示した分布定数線路で形成することが可能であり、第１のキャパシタンス素子３１、第２のキャパシタンス素子３３、及び第３のキャパシタンス素子３４は、所定の隙間を有して配置された２本の伝送線路で形成することが可能である。
【００９６】
なお、図１８に示した帯域通過フィルタでは、２つの直列に接続した負性抵抗回路ＲN及び共振器を用いた構成を示したが、負性抵抗回路ＲN及び共振器の数はいくつであっても帯域通過フィルタを構成できる。このような帯域通過フィルタの構成は、例えば、Uwe Rosenberg et al., "Novel Coupling Schemes for Microwave Resonator Filters" IEEE IMS2002 Digest, pp.1605-1608に記載されている。
【００９７】
本実施形態のアクティブフィルタの構成によれば、第１の実施の形態〜第５の実施の形態で示した広い帯域内で一定の負性抵抗値を持つ負性抵抗回路を用いて構成しているため、発振することなく安定して動作するフィルタ回路を得ることができる。
【００９８】
【発明の効果】
本発明は以上説明したように構成されているので、以下に記載する効果を奏する。
【００９９】
負性抵抗回路の出力端子と接地電位間に接続されるインダクタンス素子、またはキャパシタンス素子を有することで、負性抵抗値を容易に調整することができる。
【０１００】
また、トランジスタの３つの端子のうちの少なくともいずれか一つ（特にトランジスタが電界効果トランジスタの場合はそのソース）に複数の分布定数線路が並列に接続されていることで、広い周波数範囲で一定な負性抵抗値が得られるように容易に調整できる。
【０１０１】
また、電界効果トランジスタのゲート側に出力端子を設けた構成であるため、従来の負性抵抗回路のように、直流に対してインピーダンスが小さく、所望周波数でインピーダンスが無限大となる出力側の分布定数線路が不要になる。そのため、従来の構成に比べて回路構成が簡易になり小型化できる。
【０１０２】
一方、本発明のアクティブフィルタは、広い帯域内で一定の負性抵抗値を持つ本発明の負性抵抗回路を用いて構成するため、発振することなく安定して動作するフィルタ回路を得ることができる。
【図面の簡単な説明】
【図１】本発明の負性抵抗回路の第１の実施の形態の構成を示す回路図である。
【図２】図１に示したインダクタンス素子の構成例を示す図であり、同図（ａ）は分布定数線路による対称型の構成を示す平面図、同図（ｂ）は非対称型の構成を示す平面図である。
【図３】図１に示したインダクタンス素子の分布定数線路の長さに対するインダクタンスの変化を示すシミュレーション結果である。
【図４】図１に示した第３の分布定数線路の長さにより負性抵抗値の周波数特性が変化する様子を示すグラフである。
【図５】図１に示した第２の分布定数線路の長さにより負性抵抗値の周波数特性が変化する様子を示すグラフである。
【図６】図１に示したインダクタンス素子の値により負性抵抗値の周波数特性が変化する様子を示すグラフである。
【図７】図１に示した負性抵抗回路の等価回路を示す回路図である。
【図８】本発明の負性抵抗回路の第２の実施の形態の構成を示す回路図である。
【図９】図８に示した負性抵抗回路のＦＥＴのソースから見た第１の分布定数線路及び第４の分定数線路の周波数に対する反射係数の位相の変化を示すグラフである。
【図１０】図８に示したインダクタンス素子の値により負性抵抗値の周波数特性が変化する様子を示すグラフである。
【図１１】本発明の負性抵抗回路の第３の実施の形態の構成を示す回路図である。
【図１２】図１１に示した負性抵抗回路のＦＥＴのソースから見た第５の分布定数線路及び第６の分定数線路の周波数に対する反射係数の位相の変化を示すグラフである。
【図１３】本発明の負性抵抗回路の第４の実施の形態の構成を示す回路図である。
【図１４】図１３に示したキャパシタンス素子の分布定数線路を用いた構成例を示す平面図である。
【図１５】図１３に示した負性抵抗回路の等価回路を示す回路図である。
【図１６】本発明の負性抵抗回路の第５の実施の形態の構成を示す回路図である。
【図１７】本発明のアクティブフィルタの一構成例を示す回路図である。
【図１８】本発明のアクティブフィルタの他の構成例を示す回路図である。
【図１９】従来の負性抵抗回路の構成を示す回路図である。
【図２０】負性抵抗回路を用いて損失補償する構成例を示す回路図である。
【図２１】図１９に示した負性抵抗回路の負性抵抗値の周波数特性を示すグラフである。
【符号の説明】
１ ＦＥＴ
２ａ 第１の分布定数線路
２ｂ 第４の分布定数線路
２ｃ 第５の分布定数線路
２ｄ 第６の分布定数線路
３ 第２の分布定数線路
４ 第３の分布定数線路
５、６ バイアス電源
７ａ、８ キャパシタンス素子
９ 抵抗器
１０、３２ インダクタンス素子
１１、２１ 信号導体
１２、２２ 隙間
１３、２３ 接地導体
１４、１６ 導体片
１５ キャパシタンス素子
３０ 共振器
３１ 第１のキャパシタンス素子
３３ 第２のキャパシタンス素子
３４ 第３のキャパシタンス素子
Claims (11)
- 電界効果トランジスタと、
前記電界効果トランジスタの３つの端子にそれぞれ接続される第１の分布定数線路と、
を有する負性抵抗回路であって、
前記負性抵抗回路の出力端子は、前記電界効果トランジスタのゲートに接続された前記第１の分布定数線路を介して設けられ、
前記出力端子と接地電位間に接続されるインダクタンス素子を有し、
該インダクタンス素子の値により負性抵抗値が調整される負性抵抗回路。 - 前記インダクタンス素子は、
信号導体と接地電位間を接続する、所望の周波数の１／４波長よりも短い第２の分布定数線路である請求項１記載の負性抵抗回路。 - 前記第１及び第２の分布定数線路は、
信号導体と該信号導体を所定の隙間を有して挟むように配置される接地導体から成るコプレーナ型であり、
前記インダクタンス素子は、
前記隙間の一方のみを横切って前記信号導体と前記接地導体とを接続する導体片である請求項２記載の負性抵抗回路。 - 電界効果トランジスタと、
前記電界効果トランジスタの３つの端子にそれぞれ接続される第１の分布定数線路と、
を有する負性抵抗回路であって、
前記負性抵抗回路の出力端子は、前記電界効果トランジスタのゲートに接続された前記第１の分布定数線路を介して設けられ、
前記出力端子と接地電位間に接続されるキャパシタンス素子を有し、
該キャパシタンス素子の値により負性抵抗値が調整される負性抵抗回路。 - 前記キャパシタンス素子は、
信号導体から分岐しつつ先端が開放された、所望の周波数の１／４波長よりも短い第２の分布定数線路である請求項４記載の負性抵抗回路。 - 前記第１及び第２の分布定数線路は、
信号導体と該信号導体を所定の隙間を有して挟むように配置される接地導体から成るコプレーナ型であり、
前記キャパシタンス素子は、
前記信号導体から分岐しつつ先端が開放された導体片である請求項５記載の負性抵抗回路。 - 前記電界効果トランジスタのソースまたはドレインに複数の第１の分布定数線路が並列に接続された請求項１乃至６のいずれか１項記載の負性抵抗回路。
- 前記複数の第１の分布定数線路のうちの一つが、
所望の周波数の１／４波長より長く１／２波長より短い、先端が接地電位に短絡された分布定数線路である請求項７記載の負性抵抗回路。 - 前記複数の第１の分布定数線路のうちの一つが、
所望の周波数の１／４波長よりも短く、先端が開放された分布定数線路であり、
他は先端が接地電位に短絡された分布定数線路である請求項７記載の負性抵抗回路。 - 前記ゲートに所定の直流電圧を供給するためのバイアス電源と、
前記バイアス電源と前記ゲートに接続された第１の分布定数線路間に接続される抵抗器と、
を有する請求項１乃至９のいずれか１項記載の負性抵抗回路。 - 請求項１乃至１０のいずれか１項記載の負性抵抗回路と、
前記負性抵抗回路と直列に接続される共振器と、
を有するアクティブフィルタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002355307A JP4305618B2 (ja) | 2002-12-06 | 2002-12-06 | 負性抵抗回路、及びアクティブフィルタ |
| PCT/JP2003/015523 WO2004054091A1 (ja) | 2002-12-06 | 2003-12-04 | 負性抵抗回路、及びアクティブフィルタ |
| US10/537,661 US20060044055A1 (en) | 2002-12-06 | 2003-12-04 | Negative-resistance circuit and active filter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002355307A JP4305618B2 (ja) | 2002-12-06 | 2002-12-06 | 負性抵抗回路、及びアクティブフィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004193636A JP2004193636A (ja) | 2004-07-08 |
| JP4305618B2 true JP4305618B2 (ja) | 2009-07-29 |
Family
ID=32500784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002355307A Expired - Fee Related JP4305618B2 (ja) | 2002-12-06 | 2002-12-06 | 負性抵抗回路、及びアクティブフィルタ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20060044055A1 (ja) |
| JP (1) | JP4305618B2 (ja) |
| WO (1) | WO2004054091A1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2569345A (en) | 2017-12-14 | 2019-06-19 | Univ Pretoria | A negative-resistance circuit and active filter for millimetre wave frequencies |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4338582A (en) * | 1978-09-29 | 1982-07-06 | Rca Corporation | Electronically tunable resonator circuit |
| JP2537791B2 (ja) * | 1986-03-07 | 1996-09-25 | 松下電器産業株式会社 | マイクロ波発振器 |
| JP3381283B2 (ja) * | 1991-12-24 | 2003-02-24 | 株式会社デンソー | 可変リアクタンス回路およびこれを用いた可変整合回路 |
| US5373264A (en) * | 1993-01-21 | 1994-12-13 | Hewlett-Packard Company | Negative resistance oscillator with electronically tunable base inductance |
| JPH06232633A (ja) * | 1993-02-03 | 1994-08-19 | Nippon Telegr & Teleph Corp <Ntt> | 三端子負性素子発振器 |
| US5550520A (en) * | 1995-04-11 | 1996-08-27 | Trw Inc. | Monolithic HBT active tuneable band-pass filter |
| JP3610692B2 (ja) * | 1996-09-13 | 2005-01-19 | 株式会社デンソー | 電圧制御発振器 |
| JPH10145143A (ja) * | 1996-11-11 | 1998-05-29 | Sharp Corp | マイクロ波・ミリ波注入型同期発振器 |
| JP2000228602A (ja) * | 1999-02-08 | 2000-08-15 | Alps Electric Co Ltd | 共振線路 |
-
2002
- 2002-12-06 JP JP2002355307A patent/JP4305618B2/ja not_active Expired - Fee Related
-
2003
- 2003-12-04 US US10/537,661 patent/US20060044055A1/en not_active Abandoned
- 2003-12-04 WO PCT/JP2003/015523 patent/WO2004054091A1/ja active Application Filing
Also Published As
| Publication number | Publication date |
|---|---|
| US20060044055A1 (en) | 2006-03-02 |
| JP2004193636A (ja) | 2004-07-08 |
| WO2004054091A1 (ja) | 2004-06-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
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|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20041222 |
|
| A621 | Written request for application examination |
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|
| RD04 | Notification of resignation of power of attorney |
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|
| A131 | Notification of reasons for refusal |
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|
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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