JP4305618B2 - 負性抵抗回路、及びアクティブフィルタ - Google Patents
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Description
【発明の属する技術分野】
本発明はトランジスタと分布定数線路を用いた負性抵抗回路及びその負性抵抗回路を用いたアクティブフィルタに関する。
【0002】
【従来の技術】
マイクロ波やミリ波等の高周波帯で使用する発振回路やアクティブフィルタ等には負性抵抗回路が用いられる。負性抵抗回路としては、従来、図19に示す構成が知られている。
【0003】
図19は従来の負性抵抗回路の構成を示す回路図である。
【0004】
図19は、例えば特許文献1の図1に記載された電圧制御発振回路と同様の構成である。特許文献1では所望の周波数範囲で発振する回路を得るために共振器や負性抵抗回路を構成する各素子の定数が設定されている。したがって、特許文献1に記載された構成でも各素子の定数を最適に選択すれば発振しない回路が得られる。その場合、図19に示した回路とキャパシタンス素子やインダクタンス素子とをそれぞれ複数個用いて組み合わせることでアクティブフィルタを構成できる。以下では、図19に示した回路をアクティブフィルタで利用する場合で説明する。
【0005】
図19に示すように、従来の負性抵抗回路は、電界効果トランジスタ(FET)101を備え、FET101のドレイン(D)からゲート(G)に正帰還させることで負性抵抗RNを得る構成である。FET101のソースには、所望の周波数範囲で容量性となり、ソースを直流的に接地するλ/4<ls<λ/2(λは所望周波数の1波長)の長さに設定された第1の分布定数線路(長さls)102dが接続されている。
【0006】
FET101のゲート(G)には、第2の分布定数線路(長さlg)103を介して高周波的に接地電位に短絡するキャパシタンス素子107aが接続されている。また、FET101のゲートにはバイアス電源106により第2の分布定数線路103を介して所定のバイアス電圧Vgが印加される。
【0007】
FET101のドレインには、第3の分布定数線路(長さld)104が接続され、第3の分布定数線路104にはキャパシタンス素子107bにより高周波的にドレインを接地電位に短絡する第4の分布定数線路117が接続されている。また、FET101のドレインには、キャパシタンス素子107bと並列に接続されたバイアス電源105により第3、4の分布定数線路104、117を介してバイアス電圧Vdが印加される。なお、第4の分布定数線路117の長さは所望の周波数の1/4波長に設定される。このような長さに設定することで、第3の分布定数線路104と第4の分布定数線路117の接続点から見て、所望の周波数における第4の分布定数線路117のインピーダンスが無限大となる。これにより所望の周波数においては第4の分布定数線路117の影響を無視できる。
【0008】
第3の分布定数線路104と出力端子間には、FET101のドレインに印加するバイアス電圧Vdが出力端子から漏洩するのを防止するため、高周波で低リアクタンスとなるキャパシタンス素子108が挿入されている。
【0009】
なお、図19に示した負性抵抗回路の負性抵抗値は、FET101の3つの端子(S、G、D)に接続された第1〜第3の分布定数線路102d、103、104の長さls,lg,ldによって調整される。
【0010】
【特許文献1】
特開平10−93348号
【0011】
【発明が解決しようとする課題】
例えば、図19に示した負性抵抗回路を用いて広帯域なアクティブフィルタを構成する場合、発振することなく安定して動作する回路を得るためには、広い帯域内で一定の負性抵抗値を持つ負性抵抗回路が必要とされる。
【0012】
図20に示すように、アクティブフィルタを、例えば所望の周波数のn/4波長の分布定数線路(nは正の整数)からなる共振器119と、共振器119を終端する負性抵抗回路118とを有する構成にすると、共振器119を無損失とするためには負性抵抗回路118の抵抗値RNを以下のように設定する必要がある。なお、共振器119の負性抵抗回路118と接続されない端部は、nが奇数のとき開放され、nが偶数のとき接地電位に短絡される。
【0013】
まず、負性抵抗回路118から出力される電磁波が共振器119の他端で反射されて負性抵抗回路118へ戻るまでの損失Lは下記式(1)で表される。
【0014】
また、負性抵抗回路118の反射利得Γは下記式(2)で表される。
【0015】
したがって、下記式(3)の条件を満足すれば、共振器119全体が無損失と見なすことができる。式(3)を負性抵抗値RNについて解くと、負性抵抗値RNが満足すべき条件式(4)が得られる。
【0016】
【数1】
(但し、Z0は分布定数線路の特性インピーダンス、λは所望の周波数の波長、αは減衰定数)
【0017】
この式(4)で示す負性抵抗の絶対値は、数Ω程度(例えば、GaAs上に形成した接地間距離70μmの1/4波長コプレーナ線路型共振器の場合、電磁界シミュレータにより計算した結果は〜1Ωであった)である。
【0018】
実際の回路では、共振器119と負性抵抗回路118の接続点や開放端(または短絡端)における放射による損失のため、負性抵抗値が上記式(4)よりも大きくなるが、アクティブフィルタとして用いる場合に必要な抵抗値は、通常、10Ω以下である。
【0019】
図19に示した従来の負性抵抗回路の負性抵抗値の周波数特性を図21のグラフに示す。なお、図21はシミュレーション結果である。
【0020】
図21に示すように、従来の負性抵抗回路は、35GHz〜60GHzでは一定で、かつ比較的小さな負性抵抗値が得られるが、60GHzを越えると負性抵抗値が急激に増大し、その後急激に減少する。したがって、広帯域で一定な負性抵抗値、特に数Ω程度の小さな負性抵抗値を得ることが困難であった。
【0021】
また、従来の負性抵抗回路を用いたアクティブフィルタでは、負性抵抗回路118と共振器119とを直接接続するため、FETの特性ばらつきによってフィルタ特性が大きく変動する問題があった。したがって、所望のフィルタ特性を得るためにFETの各端子に接続する分布定数線路の長さをそれぞれ調整しなければならないため、調整が困難であるという問題があった。
【0022】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、広い帯域で一定な負性抵抗値が得られるとともに、調整し易い構造の分布定数線路から成る負性抵抗回路を提供することを目的とする。
【0023】
【課題を解決するための手段】
上記目的を達成するため本発明の負性抵抗回路は、電界効果トランジスタと、
前記電界効果トランジスタの3つの端子にそれぞれ接続される第1の分布定数線路と、
を有する負性抵抗回路であって、
前記負性抵抗回路の出力端子は、前記電界効果トランジスタのゲートに接続された前記第1の分布定数線路を介して設けられ、
前記出力端子と接地電位間に接続されるインダクタンス素子を有し、
該インダクタンス素子の値により負性抵抗値が調整される構成である。
【0024】
このとき、前記インダクタンス素子は、
信号導体と接地電位間を接続する、所望の周波数の1/4波長よりも短い第2の分布定数線路であってもよく、
前記第1及び第2の分布定数線路は、
信号導体と該信号導体を所定の隙間を有して挟むように配置される接地導体から成るコプレーナ型であり、
前記インダクタンス素子は、
前記隙間の一方のみを横切って前記信号導体と前記接地導体とを接続する導体片であってもよい。
【0025】
また、本発明の負性抵抗回路の他の構成は、電界効果トランジスタと、
前記電界効果トランジスタの3つの端子にそれぞれ接続される第1の分布定数線路と、
を有する負性抵抗回路であって、
前記負性抵抗回路の出力端子は、前記電界効果トランジスタのゲートに接続された前記第1の分布定数線路を介して設けられ、
前記出力端子と接地電位間に接続されるキャパシタンス素子を有し、
該キャパシタンス素子の値により負性抵抗値が調整される構成である。
【0026】
このとき、前記キャパシタンス素子は、
信号導体から分岐しつつ先端が開放された、所望の周波数の1/4波長よりも短い第2の分布定数線路であってもよく、
前記第1及び第2の分布定数線路は、
信号導体と該信号導体を所定の隙間を有して挟むように配置される接地導体から成るコプレーナ型であり、
前記キャパシタンス素子は、
前記信号導体から分岐しつつ先端が開放された導体片であってもよい。
【0028】
また、前記電界効果トランジスタのソースまたはドレインに複数の第1の分布定数線路が並列に接続されていてもよく、
前記複数の第1の分布定数線路のうちの一つが、
所望の周波数の1/4波長より長く1/2波長より短い、先端が接地電位に短絡された分布定数線路であってもよい。
【0029】
または、前記複数の第1の分布定数線路のうちの一つが、
所望の周波数の1/4波長よりも短く、先端が開放された分布定数線路であり、
他は先端が接地電位に短絡された分布定数線路であってもよい。
【0031】
さらに、前記ゲートに所定の直流電圧を供給するためのバイアス電源と、
前記バイアス電源と前記ゲートに接続された第1の分布定数線路間に接続される抵抗器と、
を有する構成であってもよい。
【0032】
一方、本発明のアクティブフィルタは、
上記いずれか記載の負性抵抗回路と、
前記負性抵抗回路と直列に接続される共振器と、
を有する構成である。
【0033】
上記のように構成された負性抵抗回路では、負性抵抗回路の出力端子と接地電位間に接続されるインダクタンス素子、またはキャパシタンス素子を有することで、負性抵抗値を容易に調整することができる。
【0034】
また、電界効果トランジスタのソースまたはドレインに複数の分布定数線路が並列に接続されていることで、広い周波数範囲で一定な負性抵抗値が得られるように容易に調整できる。
【0035】
また、電界効果トランジスタのゲート側に出力端子を設けた構成であるため、従来の負性抵抗回路のように、直流に対してインピーダンスが小さく、所望周波数でインピーダンスが無限大となる出力側の分布定数線路が不要になる。
【0036】
【発明の実施の形態】
次に本発明について図面を参照して説明する。
【0037】
(第1の実施の形態)
図1は本発明の負性抵抗回路の第1の実施の形態の構成を示す回路図であり、図2は図1に示したインダクタンス素子の構成例を示す図であり、同図(a)は分布定数線路による対称型の構成を示す平面図、同図(b)は非対称型の構成を示す平面図である。
【0038】
図1に示すように、第1の実施の形態の負性抵抗回路は、電界効果トランジスタ(FET)1を備え、FET1のドレイン(D)からゲート(G)に正帰還させることで負性抵抗を得る構成である。FET1のソースには、所望の周波数範囲で容量性となり、ソースを直流的に接地するλ/4<ls<λ/2(λは所望周波数の1波長)の長さに設定された第1の分布定数線路(長さls1)2aが接続される。
【0039】
FET1のドレイン(D)には、第2の分布定数線路(長さld)3を介して、高周波的に接地電位に短絡するキャパシタンス素子7aが接続されている。また、FET1のドレインにはバイアス電源5により第2の分布定数線路3を介して所定のバイアス電圧Vdが印加される。
【0040】
FET1のゲートには、第3の分布定数線路(長さlg)4が接続されている。また、FET1のゲートには、抵抗値が大きい抵抗器9(数KΩ)を介してバイアス電源6より所定のバイアス電圧Vgが印加される。第3の分布定数線路4と出力端子間には、FET1のゲートに印加するバイアス電圧Vgが出力端子から漏洩するのを防止するため、高周波で低リアクタンスとなるキャパシタンス素子8が挿入されている。さらに、出力端子と接地電位間には負性抵抗値を調整するためのインダクタンス素子10が接続されている。
【0041】
インダクタンス素子10は、例えば、伝送線路をコプレーナ型で構成する場合、図2(a)に示すように、信号導体11とその両側に隙間12を挟んで形成される接地導体13とを接続する、所望の周波数における波長に対して十分に短い導体片14(長さl)を設けることで実現できる。または、図2(b)に示すように、信号導体11の両側に隙間12を挟んで形成される接地導体13のうち、一方の接地導体13と信号導体11とを接続する、上記波長に対して十分に短い導体片14(長さl)を設けることで実現できる。
【0042】
図3に示すグラフは、インダクタンス素子10を図2(a)に示した構成(対称型)、及び図2(b)に示した構成(非対称型)とした場合の導体片14の長さlに対するインダクタンスLの変化を示すシミュレーション結果である。図3に示すように、インダクタンス素子10を非対称型の導体片14を用いて構成した方がより大きなインダクタンスを得ることが可能であり、小型化できることが分かる。
【0043】
図1に示すように、本実施形態の負性抵抗回路では、入力インピーダンスが大きいFET1のゲート側に出力端子を設けた構成であるため、FET1のゲートに電流を供給する必要がほとんど無い。したがって、所定のバイアス電流をドレインに供給する従来の負性抵抗回路のように、直流に対してインピーダンスが小さく、所望周波数でインピーダンスが無限大となる出力側の分布定数線路が不要になる。そのため、従来の構成に比べて回路構成が簡易になり小型化できる。
【0044】
このような構成において、本実施形態の負性抵抗回路では、所望の周波数範囲で負性抵抗値がほぼ一定となるようにFET1の各端子に接続する第1の分布定数線路2aの長さls1、第2の分布定数線路3の長さld、及び第3の分布定数線路4の長さlgがそれぞれ調整される。また、負性抵抗値は出力端子と接地電位間に接続されるインダクタンス素子10の値によって調整される。
【0045】
次に、図1に示した負性抵抗回路の第1の分布定数線路2a〜第3の分布定数線路4の長さ及びインダクタンス素子10の値により負性抵抗値が調整可能となる理由を図面を用いて説明する。なお、以下では、図1に示した負性抵抗回路の出力端子に50Ωの負荷が接続され、キャパシタンス素子7aの容量C=3.0pF、バイアス電圧Vd=3.0V、バイアス電圧Vg=−0.4V、抵抗器9の抵抗値R=10KΩ、キャパシタンス素子8の容量が直流成分の遮断に必要な十分に大きい値である場合を例にして説明する。
【0046】
まず、負性抵抗回路の出力端子に接続されるインダクタンス素子10を60pHで固定し、FET1のソースに接続する第1の分布定数線路2aを負性抵抗回路として必要な帯域(40〜80GHz)において容量性となる長さ(ls1=700μm)に設定する。また、FET1のドレインに接続する第2の分布定数線路3を上記帯域内で誘導性となる長さ(ld=50μm)に設定する。最後に、FET1のゲートに接続する第3の分布定数線路4の長さlgを上記帯域内で負性抵抗値がほぼ平坦になるように調整する。
【0047】
図4は図1に示した第3の分布定数線路の長さにより負性抵抗値の周波数特性が変化する様子を示すグラフである。なお、図4はシミュレーション結果である。
【0048】
図4に示すように、第3の分布定数線路4の長さlgが短いと(lg=420μm)負性抵抗値が低い周波数で大きくなり、第3の分布定数線路4の長さlgが長いと(lg=620μm)負性抵抗値が高い周波数で大きくなる。図4に示す例では、第3の分布定数線路4の長さlg=520μmのとき、必要な帯域(40〜80GHz)において負性抵抗値がほぼ一定になることが分かる。なお、第3の分布定数線路4の長さlgを変えても負性抵抗が得られる周波数範囲は変化しない。
【0049】
一方、第3の分布定数線路4の長さlg=520μmで固定し、FET1のドレインに接続する第2の分布定数線路3の長さldを変化させると、負性抵抗特性は図5に示すグラフのようになる。
【0050】
図5は図1に示した第2の分布定数線路の長さにより負性抵抗値の周波数特性が変化する様子を示すグラフである。なお、図5はシミュレーション結果である。
【0051】
図5に示すように、第2の分布定数線路3の長さld=50μmのとき負性抵抗が得られる周波数範囲は40〜80GHzであり、ld=300μmのとき負性抵抗が得られる周波数範囲は40〜70GHzとなり、ld=500μmのとき負性抵抗が得られる周波数範囲は40〜50GHzとなる。すなわち、第2の分布定数線路3の長さldを長くすると、負性抵抗が得られる上限の周波数が低下していくことが分かる。これは、負性抵抗が得られる上限の周波数以上においては第2の分布定数線路3が容量性となるためである。
【0052】
上記第1の分布定数線路2a〜第3の分布定数線路4の長さの調整が完了後、インダクタンス素子10の値のみを変化させると負性抵抗特性は図6に示すグラフのようになる。
【0053】
図6は図1に示したインダクタンス素子の値により負性抵抗値の周波数特性が変化する様子を示すグラフである。なお、図6はシミュレーション結果である。
【0054】
図6に示すように、負性抵抗値はインダクタンス素子10の値L=40pHのとき、約−2Ω(平坦部位の値)であり、L=60pHのとき、約−3Ω(平坦部位の値)であり、L=80pHのとき、約−4Ω(平坦部位の値)となる。すなわち、負性抵抗値はインダクタンス素子10の値に比例する。但し、図6に示す例では、インダクタンス素子10の値が変化すると負性抵抗特性の平坦性も変化している。
【0055】
図1に示した回路は、インダクタンス素子10を除く回路構成を抵抗器Rで置き換えると、図7に示す回路と等価となる。
【0056】
したがって、図1に示した回路全体のインピーダンスZは、
【0057】
【数2】
で表すことが可能であり、L=0のときZ=0、L=∞のときZ=Rとなる。このことからも、図1に示した回路の負性抵抗値がインダクタンス素子10の値で調整できることが分かる。
【0058】
(第2の実施の形態)
図8は本発明の負性抵抗回路の第2の実施の形態の構成を示す回路図である。
【0059】
図8に示すように、第2の実施の形態の負性抵抗回路は、図1に示した第1の分布定数線路2a(長さls1)と並列に第4の分布定数線路2b(長さls2)がFETのソース(S)に接続された構成である(但し、ls1>ls2)。その他の構成は第1の実施の形態と同様であるため、その説明は省略する。
【0060】
このような構成では、FETのソースから見て第1の分布定数線路2a及び第4の分定数線路2bの反射係数の位相が周波数に対して非線形に変化する。図9はこの様子を示したグラフである。図9に示したグラフは、第1の分布定数線路2aの長さls1を700μmで固定し、第4の分布定数線路2bの長さls2をls1>ls2の条件下で変化させたときの周波数変化に対する位相特性を示している。なお、図9の「シングルスタブ」は図1に示したFETのソースに第1の分布定数線路2aのみ接続された構成の特性を示し、「ダブルスタブ」は図8に示したFETのソースに第1の分布定数線路2a及び第4の分布定数線路2bが接続された構成の特性を示している。
【0061】
図9に示すように、FETのソースに第1の分布定数線路2aのみ接続された構成では、周波数の変化に対して位相が線形に変化する。一方、FETのソースに第1の分布定数線路2a及び第4の分布定数線路2bが接続された構成では、それらの分布定数線路が容量性となる周波数の上限を保ったまま該上限以下の周波数変化に対して位相が非線形に変化する。また、第4の分布定数線路2bの長さls2を変化させることで非線形性特性を調整できることが分かる。但し、第4の分布定数線路2bの長さls2を変化させると容量性となる下限の周波数が高くなる。
【0062】
本実施形態の負性抵抗回路では、第1の実施の形態と同様に所望の周波数範囲で負性抵抗値がほぼ一定となるようにFET1の各端子に接続する第1の分布定数線路の長さls1、第2の分布定数線路の長さld、第3の分布定数線路の長さlg、及び第4の分布定数線路2bがそれぞれ調整される。
【0063】
このとき、本実施形態の負性抵抗回路では、上記上限以下の周波数変化に対して位相変化に非線形性を持たせることができるため、第1の実施の形態に比べて広帯域で一定な負性抵抗値を容易に得ることができる。
【0064】
このとき、負性抵抗値は第1の実施の形態と同様に出力端子と接地電位間に接続されるインダクタンス素子の値によって調整される。
【0065】
図10は図8に示したインダクタンス素子の値により負性抵抗値の周波数特性が変化する様子を示すグラフである。なお、図8はシミュレーション結果である。
【0066】
図10に示すように、本実施形態の負性抵抗回路では、第1の実施の形態と同様にインダクタンス素子の値に比例する負性抵抗値が得られる。また、インダクタンスの変化に対する負性抵抗特性の平坦性は第1の実施の形態に比べて改善していることが分かる。本実施形態では、FETのソースに接続する分布定数線路による位相の非線形性により誘導性から容量性に転換する周波数が高くなる。したがって、図10に示すように、負性抵抗が得られる下限の周波数が高くなる。
【0067】
(第3の実施の形態)
図11は本発明の負性抵抗回路の第3の実施の形態の構成を示す回路図である。
【0068】
図11に示すように、第3の実施の形態の負性抵抗回路は、FETのソースに接続する分布定数線路として、所望の周波数の1/4波長以下の長さに設定され、かつ先端が開放された第5の分布定数線路2c(長さls3)と、第5の分布定数線路2cと並列に接続される先端が接地電位に短絡された第6の分布定数線路2d(長さls4)とを有する構成である。その他の構成は第1の実施の形態と同様であるため、その説明は省略する。
【0069】
このような構成でも、図12に示すようにFETのソースから見て第5の分布定数線路2c及び第6の分定数線路2dの反射係数の位相が周波数に対して非線形に変化する。したがって、本実施形態の負性抵抗回路も第2の実施の形態と同様の効果を得ることができる。
【0070】
なお、第2の実施の形態及び第3の実施の形態では、FETのソースに2つの分布定数線路が接続される構成を示しているが、ソースに接続する分布定数線路の数は3つ以上であってもよい。その場合、複数の分布定数線路を全て接地電位に短絡する構成では(第2の実施の形態参照)、いずれか一つを所望の周波数範囲で容量性となり、ソースを直流的に接地するλ/4<ls<λ/2の長さに設定し、他の分布定数線路をそれよりも短く設定すればよい。
【0071】
また、複数の分布定数線路のうち、少なくともいずれか一つを開放する構成では(第3の実施の形態)、先端が開放された分布定数線路を1/4波長以下に設定し、先端が接地電位に短絡された分布定数線路を1/2波長以下に設定すればよい。
【0072】
(第4の実施の形態)
図13は本発明の負性抵抗回路の第4の実施の形態の構成を示す回路図である。
【0073】
第4の実施の形態の負性抵抗回路は、図13に示すように、図1に示した第1の実施の形態の出力端子に接続されたインダクタンス素子に代えて、キャパシタンス素子15を接続した構成である。その他の構成は第1の実施の形態と同様であるため、その説明は省略する。
【0074】
キャパシタンス素子15は、例えば、伝送線路をコプレーナ型で構成する場合、図14に示すように、接地導体23内に隙間22を挟んで形成される信号導体21から分岐するように設けられた、所望の周波数における波長に対して十分に短い先端が開放された導体片16で実現できる。このように、キャパシタンス素子を導体片(分布定数線路)で構成することで、集中定数を用いた構成に比べて高精度なキャパシタンス素子を実現できる。
【0075】
ところで、図13に示した回路は、キャパシタンス素子15を除く回路構成を抵抗器Rで置き換えると、図15に示す回路と等価となる。
【0076】
したがって、図13に示した回路全体のインピーダンスZは、
【0077】
【数3】
となり、C=0のときZ=R、C=∞のときZ=0となる。このことから、図13に示した回路の負性抵抗値はキャパシタンス素子15の値で調整できることが分かる。
【0078】
(第5の実施の形態)
図16は本発明の負性抵抗回路の第5の実施の形態の構成を示す回路図である。
【0079】
図16に示すように、第5の実施の形態の負性抵抗回路は、図8に示した第2の実施の形態の構成から出力端子と接地電位間に接続されたインダクタンス素子を除去した構成である。その他の構成は第2の実施の形態と同様であるため、その説明は省略する。
【0080】
負性抵抗値は、従来の技術で説明したようにFETの3つの端子に接続する各分布定数線路の長さを変更することでも調整が可能である。
【0081】
本実施例の負性抵抗回路は、第2の実施の形態の負性抵抗回路と同様に、FETのソースに接続する分布定数線路が2本であるため、広い帯域で一定な負性抵抗値が得やすい効果がある。したがって、従来の負性抵抗回路よりも、FETの3つの端子に接続する各分布定数線路の長さで負性抵抗値を容易に調整できる。
【0082】
第5の実施の形態では、図8に示した第2の実施の形態の構成から出力端子と接地電位間に接続されたインダクタンス素子を除去した構成を示したが、図11に示した第3の実施の形態の構成からインダクタンス素子を除去した構成も同様の効果を有している。
【0083】
なお、上記第1の実施の形態〜第5の実施の形態では、電界効果トランジスタ(FET)を用いて負性抵抗回路を構成した例を示したが、FETに代えてバイポーラトランジスタを用いた場合も同様の特性及び効果を得ることができる。
【0084】
また、本発明の負性抵抗回路は、第1の実施の形態〜第5の実施の形態で示したFETのソースとドレインを入れ換えた回路構成であってもよい。その場合、ドレインに複数の分布定数線路が接続される。なお、調整が複雑になるがFETのゲートに複数の分布定数線路を接続する構成も本発明の変形例として許容できる。
【0085】
さらに、第1の実施の形態〜第5の実施の形態では、インダクタンス素子及びキャパシタンス素子を、コプレーナ型の伝送線路上に導体片を設けることで実現する例を示したが、インダクタンス素子及びキャパシタンス素子には集中定数素子を用いてもよい。また、伝送線路がマイクロストリップ線路である場合は、負性抵抗回路が搭載される基板に、基板の裏面に形成された接地導体と繋がるスルーホールを設け、マイクロストリップ線路上に設けた導体片を、スルーホールを介して回路搭載面に形成された接地導体と接続することでインダクタンス素子を実現してもよい。また、マイクロストリップ線路から分岐され、先端が開放された導体片によってキャパシタンス素子を実現してもよい。
【0086】
(第6の実施の形態)
第6の実施の形態では、第1の実施の形態〜第5の実施の形態で示した負性抵抗回路を用いたアクティブフィルタを提案する。
【0087】
図17は本発明のアクティブフィルタの一構成例を示す回路図である。
【0088】
図17に示すアクティブフィルタは、高域通過フィルタの構成例であり、入出力端子間に直列に接続された複数のキャパシタンス素子C1〜Cn-1(nは正の整数)と、各キャパシタンス素子間の接続ノードと接地電位間に直列に接続されるインダクタンス素子L1〜Ln、及び負性抵抗回路RN1〜RNnとを有する構成である。負性抵抗回路RN1〜RNnには第1の実施の形態〜第5の実施の形態で示した回路が用いられる。
【0089】
このような構成の高域通過フィルタの損失の主要因はインダクタンス素子による損失であるので、各インダクタンス素子L1〜Lnの抵抗成分と負性抵抗回路の抵抗値RN1〜RNnが等しいとき、図17に示した高域通過フィルタは無損失とみなせる。
【0090】
インダクタンス素子L1〜Lnには、所望の周波数の1/4波長(λ/4)よりも十分に短い分布定数線路(特性インピーダンスZ0、減衰定数α、伝搬係数β、長さln)を用いて実現することが可能であり、そのときのインダクタンスは式(5)で近似できる。また、必要な負性抵抗値は式(6)で表すことができる。
【0091】
【数4】
【0092】
なお、第1の実施の形態〜第5の実施の形態で示した負性抵抗回路は、1端子対回路であるため低域通過フィルタは実現できないが、例えば、図18に示す並列接続型のフィルタを構成すれば、帯域通過フィルタに用いることができる。
【0093】
図18は本発明のアクティブフィルタの他の構成例を示す回路図である。
【0094】
図18に示す帯域通過フィルタは、直列に接続された2つの負性抵抗回路RN及び共振器30と、共振器30間を結合する第1のキャパシタンス素子31と、入力端子と出力端子間を結合するインダクタンス素子32と、一方の共振器30と入力端子間を結合する第2のキャパシタンス素子33と、他方の共振器30と出力端子間を結合する第3のキャパシタンス素子34とを有する構成である。負性抵抗回路RN1〜RNnは第1の実施の形態〜第5の実施の形態で示した回路が用いられ、共振器30は、例えば、所望の周波数の1/4波長の分布定数線路を用いて構成される。
【0095】
また、インダクタンス素子32は、図2で示した分布定数線路で形成することが可能であり、第1のキャパシタンス素子31、第2のキャパシタンス素子33、及び第3のキャパシタンス素子34は、所定の隙間を有して配置された2本の伝送線路で形成することが可能である。
【0096】
なお、図18に示した帯域通過フィルタでは、2つの直列に接続した負性抵抗回路RN及び共振器を用いた構成を示したが、負性抵抗回路RN及び共振器の数はいくつであっても帯域通過フィルタを構成できる。このような帯域通過フィルタの構成は、例えば、Uwe Rosenberg et al., "Novel Coupling Schemes for Microwave Resonator Filters" IEEE IMS2002 Digest, pp.1605-1608に記載されている。
【0097】
本実施形態のアクティブフィルタの構成によれば、第1の実施の形態〜第5の実施の形態で示した広い帯域内で一定の負性抵抗値を持つ負性抵抗回路を用いて構成しているため、発振することなく安定して動作するフィルタ回路を得ることができる。
【0098】
【発明の効果】
本発明は以上説明したように構成されているので、以下に記載する効果を奏する。
【0099】
負性抵抗回路の出力端子と接地電位間に接続されるインダクタンス素子、またはキャパシタンス素子を有することで、負性抵抗値を容易に調整することができる。
【0100】
また、トランジスタの3つの端子のうちの少なくともいずれか一つ(特にトランジスタが電界効果トランジスタの場合はそのソース)に複数の分布定数線路が並列に接続されていることで、広い周波数範囲で一定な負性抵抗値が得られるように容易に調整できる。
【0101】
また、電界効果トランジスタのゲート側に出力端子を設けた構成であるため、従来の負性抵抗回路のように、直流に対してインピーダンスが小さく、所望周波数でインピーダンスが無限大となる出力側の分布定数線路が不要になる。そのため、従来の構成に比べて回路構成が簡易になり小型化できる。
【0102】
一方、本発明のアクティブフィルタは、広い帯域内で一定の負性抵抗値を持つ本発明の負性抵抗回路を用いて構成するため、発振することなく安定して動作するフィルタ回路を得ることができる。
【図面の簡単な説明】
【図1】本発明の負性抵抗回路の第1の実施の形態の構成を示す回路図である。
【図2】図1に示したインダクタンス素子の構成例を示す図であり、同図(a)は分布定数線路による対称型の構成を示す平面図、同図(b)は非対称型の構成を示す平面図である。
【図3】図1に示したインダクタンス素子の分布定数線路の長さに対するインダクタンスの変化を示すシミュレーション結果である。
【図4】図1に示した第3の分布定数線路の長さにより負性抵抗値の周波数特性が変化する様子を示すグラフである。
【図5】図1に示した第2の分布定数線路の長さにより負性抵抗値の周波数特性が変化する様子を示すグラフである。
【図6】図1に示したインダクタンス素子の値により負性抵抗値の周波数特性が変化する様子を示すグラフである。
【図7】図1に示した負性抵抗回路の等価回路を示す回路図である。
【図8】本発明の負性抵抗回路の第2の実施の形態の構成を示す回路図である。
【図9】図8に示した負性抵抗回路のFETのソースから見た第1の分布定数線路及び第4の分定数線路の周波数に対する反射係数の位相の変化を示すグラフである。
【図10】図8に示したインダクタンス素子の値により負性抵抗値の周波数特性が変化する様子を示すグラフである。
【図11】本発明の負性抵抗回路の第3の実施の形態の構成を示す回路図である。
【図12】図11に示した負性抵抗回路のFETのソースから見た第5の分布定数線路及び第6の分定数線路の周波数に対する反射係数の位相の変化を示すグラフである。
【図13】本発明の負性抵抗回路の第4の実施の形態の構成を示す回路図である。
【図14】図13に示したキャパシタンス素子の分布定数線路を用いた構成例を示す平面図である。
【図15】図13に示した負性抵抗回路の等価回路を示す回路図である。
【図16】本発明の負性抵抗回路の第5の実施の形態の構成を示す回路図である。
【図17】本発明のアクティブフィルタの一構成例を示す回路図である。
【図18】本発明のアクティブフィルタの他の構成例を示す回路図である。
【図19】従来の負性抵抗回路の構成を示す回路図である。
【図20】負性抵抗回路を用いて損失補償する構成例を示す回路図である。
【図21】図19に示した負性抵抗回路の負性抵抗値の周波数特性を示すグラフである。
【符号の説明】
1 FET
2a 第1の分布定数線路
2b 第4の分布定数線路
2c 第5の分布定数線路
2d 第6の分布定数線路
3 第2の分布定数線路
4 第3の分布定数線路
5、6 バイアス電源
7a、8 キャパシタンス素子
9 抵抗器
10、32 インダクタンス素子
11、21 信号導体
12、22 隙間
13、23 接地導体
14、16 導体片
15 キャパシタンス素子
30 共振器
31 第1のキャパシタンス素子
33 第2のキャパシタンス素子
34 第3のキャパシタンス素子
Claims (11)
- 電界効果トランジスタと、
前記電界効果トランジスタの3つの端子にそれぞれ接続される第1の分布定数線路と、
を有する負性抵抗回路であって、
前記負性抵抗回路の出力端子は、前記電界効果トランジスタのゲートに接続された前記第1の分布定数線路を介して設けられ、
前記出力端子と接地電位間に接続されるインダクタンス素子を有し、
該インダクタンス素子の値により負性抵抗値が調整される負性抵抗回路。 - 前記インダクタンス素子は、
信号導体と接地電位間を接続する、所望の周波数の1/4波長よりも短い第2の分布定数線路である請求項1記載の負性抵抗回路。 - 前記第1及び第2の分布定数線路は、
信号導体と該信号導体を所定の隙間を有して挟むように配置される接地導体から成るコプレーナ型であり、
前記インダクタンス素子は、
前記隙間の一方のみを横切って前記信号導体と前記接地導体とを接続する導体片である請求項2記載の負性抵抗回路。 - 電界効果トランジスタと、
前記電界効果トランジスタの3つの端子にそれぞれ接続される第1の分布定数線路と、
を有する負性抵抗回路であって、
前記負性抵抗回路の出力端子は、前記電界効果トランジスタのゲートに接続された前記第1の分布定数線路を介して設けられ、
前記出力端子と接地電位間に接続されるキャパシタンス素子を有し、
該キャパシタンス素子の値により負性抵抗値が調整される負性抵抗回路。 - 前記キャパシタンス素子は、
信号導体から分岐しつつ先端が開放された、所望の周波数の1/4波長よりも短い第2の分布定数線路である請求項4記載の負性抵抗回路。 - 前記第1及び第2の分布定数線路は、
信号導体と該信号導体を所定の隙間を有して挟むように配置される接地導体から成るコプレーナ型であり、
前記キャパシタンス素子は、
前記信号導体から分岐しつつ先端が開放された導体片である請求項5記載の負性抵抗回路。 - 前記電界効果トランジスタのソースまたはドレインに複数の第1の分布定数線路が並列に接続された請求項1乃至6のいずれか1項記載の負性抵抗回路。
- 前記複数の第1の分布定数線路のうちの一つが、
所望の周波数の1/4波長より長く1/2波長より短い、先端が接地電位に短絡された分布定数線路である請求項7記載の負性抵抗回路。 - 前記複数の第1の分布定数線路のうちの一つが、
所望の周波数の1/4波長よりも短く、先端が開放された分布定数線路であり、
他は先端が接地電位に短絡された分布定数線路である請求項7記載の負性抵抗回路。 - 前記ゲートに所定の直流電圧を供給するためのバイアス電源と、
前記バイアス電源と前記ゲートに接続された第1の分布定数線路間に接続される抵抗器と、
を有する請求項1乃至9のいずれか1項記載の負性抵抗回路。 - 請求項1乃至10のいずれか1項記載の負性抵抗回路と、
前記負性抵抗回路と直列に接続される共振器と、
を有するアクティブフィルタ。
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