JP2015213297A - 並列キャパシタおよび高周波半導体装置 - Google Patents

並列キャパシタおよび高周波半導体装置 Download PDF

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Abstract

【課題】複数のＦＥＴチップの増幅出力を合成する高周波半導体装置において、出力信号間の位相ずれが小さく、合成損失を補償する整合回路用並列キャパシタを提供する。
【解決手段】高周波半導体装置２００は、パッケージ２０１内に、ＦＥＴチップ２０２が配置されており、ＦＥＴチップの入力側には入力整合回路２０３が、出力側には出力整合回路２０４が設けられている。入力整合回路は、誘電体基板２０５の表面上に設けられた分配線路２０６及び入力並列キャパシタ１０ｉｎを具備する。出力整合回路は、合流線路２０９及び出力並列キャパシタ１０ｏｕｔを具備する。分配線路、並列キャパシタ、ＦＥＴチップ、合流線路間は、接続導体２０７、２１０、２１４、２１８で接続されている。並列キャパシタは、両端部のキャパシタの単独動作時容量が、中央部に配置されるキャパシタの単独動作時容量よりも小さくなるように、電極の大きさが変えられている。
【選択図】図２３

Description

本発明の実施形態は、並列キャパシタおよび高周波半導体装置に関する。
例えば複数の電界効果トランジスタ（ＦＥＴ）セルによって構成されるＦＥＴチップがパッケージ内に並列に配列された高周波半導体装置は、パッケージ内部に入出力整合回路を有する。入力整合回路は、分配回路および複数のキャパシタが並列に配列された並列キャパシタによって構成され、出力整合回路は、合成回路および同様の並列キャパシタによって構成される。
このような高周波半導体装置に高周波が入力されると、その高周波は、分配線路によって複数に分配され、分配された各々の高周波は、並列キャパシタの各キャパシタを介して、ＦＥＴチップの各セルに入力される。複数のＦＥＴチップの各セルから出力された複数の高周波の各々は、並列キャパシタの各キャパシタを介して合流線路に入力され、一つに合成されて出力される。
図２４は、従来の並列キャパシタを上方から見た場合の模式的な平面図である。図２４に示されるように、上述の各整合回路に適用される従来の並列キャパシタ２０００は、互いに面積が等しい複数の上部電極２０１３を、誘電体基板２０１２の表面上に、互いに離間するように設けるとともに、誘電体基板２０１２の裏面上に、一枚の下部電極１０１４を設けることによって構成される、複数のキャパシタ２０１１を備える。
特開平１１−２３８８５１号公報 特開２００８−２７１０４４号公報 特開平１１−３１２９３２号公報
図２５Ａ、図２５Ｂ、および図２５Ｃはそれぞれ、図２４の一点鎖線Ｘ−Ｘ´に沿った従来の並列キャパシタの模式的な断面図である。図２５Ａ、図２５Ｂ、および図２５Ｃにおいて、図２４に示される複数のキャパシタ２０１１のうち、両方の端部のキャパシタ２０１１には、２０１１ｅなる符合を付し、両端部のキャパシタ２０１１ｅの間に挟まれる中央部のキャパシタ２０１１には、２０１１ｃなる符合を付している。同様に、複数の上部電極２０１３のうち、誘電体基板２０１２の両方の端部に配置される上部電極２０１３には、２０１３ｅなる符合を付し、誘電体基板２０１２の両端部に挟まれる中央部に配置される上部電極２０１３には、２０１３ｃなる符合を付している。
図２５Ａおよび図２５Ｂに示すように、ＲＦ電源１５から出力される高周波を、複数の上部電極２０１３ｅ、２０１３ｃのうち、いずれか一つのみに印加した場合のキャパシタ２０１１ｅ、２０１１ｃの容量を、単独動作時容量Ｃｅｓ、Ｃｃｓと称する。例えば図２５Ａに示されるように、図中の左端の上部電極２０１３ｅのみに高周波を印加した場合のキャパシタ２０１１ｅの容量を単独動作時容量Ｃｅｓと称し、図２５Ｂに示されるように、図中の中央の上部電極２０１３ｃのみに高周波を印加した場合のキャパシタ２０１１ｃの容量を単独動作時容量Ｃｃｓと称する。図２５Ｃに示すように、ＲＦ電源１５から出力される高周波を、複数の上部電極２０１３ｅ、２０１３ｃの全てに同時に印加した場合の各キャパシタ２０１１ｅ、２０１１ｃの容量を、同時動作時容量Ｃｅｐ、Ｃｃｐと称する。
図２６Ａおよび図２６Ｂはそれぞれ、従来の並列キャパシタを構成する各キャパシタの単独動作時容量を説明するための説明図であり、図２６Ｃは、従来の並列キャパシタを構成する各キャパシタの同時動作時容量を説明するための説明図である。
図２６Ａに示すように、ＲＦ電源１５から出力される高周波を、並列キャパシタ２０００の左端の上部電極２０１３ｅのみに印加すると、電気力線Ｅが、高周波が印加されるキャパシタ２０１１ｅの一方において隣接するキャパシタ２０１１ｃまで伸び、いわゆるカップリングが発生し、カップリング容量Ｃｅ−ｃｕｐが発生する。さらに、電気力線Ｅは、高周波が印加されるキャパシタ２０１１ｅの他方である外部方向に向かって膨らみ、いわゆるフリンジング容量Ｃｅ−ｆｒｉｎｇが発生する。この結果、キャパシタ２０１１ｅの単独動作時容量は、本来のキャパシタ容量Ｃｅから、カップリング容量Ｃｅ−ｃｕｐおよびフリンジング容量Ｃｅ−ｆｒｉｎｇだけ増加する。なお、本来のキャパシタ容量Ｃｅとは、カップリング容量Ｃｅ−ｃｕｐおよびフリンジング容量Ｃｅ−ｆｒｉｎｇを含まず、上部電極２０１３ｅの面積Ｓｅによって決まる容量を意味する。以下に説明する本来のキャパシタ容量Ｃｃについても同様の意味を有する。
図２６Ｂに示すように、ＲＦ電源１５から出力される高周波を、並列キャパシタ２０００の中央の上部電極２０１３ｃのみに印加すると、電気力線Ｅが、高周波が印加されるキャパシタ２０１１ｃの両方において隣接するキャパシタ２０１１ｃ、２０１１ｅまで伸び、いわゆるカップリングが発生し、カップリング容量Ｃｃ−ｃｕｐが発生する。この結果、キャパシタ２０１１ｃの単独動作時容量は、本来のキャパシタ容量Ｃｃから、カップリング容量Ｃｃ−ｃｕｐだけ増加する。
ここで、高周波を、並列キャパシタ２０００の中央の上部電極２０１３ｃのみに印加した場合、カップリングに寄与する上部電極２０１３ｃ、２０１３ｅが、高周波が印加される上部電極２０１３ｃの両側にカップリングに寄与する上部電極、具体的には２０１３ｃ、２０１３ｅが、配置されているため、カップリング容量Ｃｃ−ｃｕｐは、カップリング容量Ｃｅ−ｃｕｐより大きいことがある。特に、上部電極２０１３ｃ、２０１３ｅが互いに近接配置されている場合、カップリング容量Ｃｃ−ｃｕｐは、カップリング容量Ｃｅ−ｃｕｐとフリンジング容量Ｃｅ−ｆｒｉｎｇとの合計より大きくなる。
このように、従来の並列キャパシタ２０００においては、互いに等しい面積を有する複数の上部電極２０１３ｅ、２０１３ｃが設けられていても、両端部のキャパシタ２０１１ｅの単独動作時容量と、中央部のキャパシタ２０１１ｃの単独動作時容量と、が異なる場合がある。
図２６Ｃに示すように、ＲＦ電源１５から出力される高周波を、並列キャパシタ２０００の全ての上部電極２０１３ｅ、２０１３ｃに同時に印加する（全てのキャパシタ２０１１ｅ、２０１１ｃを同時に動作させる）と、上部電極２０１３ｅと、上部電極２０１３ｃと、が同電位であるため、誘電体基板２０１２内には、図示するような電気力線Ｅが発生する。
すなわち、両端部のキャパシタ２０１１ｅにおいては、上部電極２０１３ｅから下部電極２０１４に向かって直線状に伸びる電気力線Ｅが発生する。さらに、キャパシタ２０１１ｅの外部方向に向かって膨らむような電気力線Ｅも発生する。したがって、キャパシタ２０１１ｅの同時動作時容量Ｃｅｐは、本来のキャパシタ容量Ｃｅから、フリンジング容量Ｃｅ−ｆｒｉｎｇだけ増加する。
中央部のキャパシタ２０１１ｃにおいては、このキャパシタ２０１１ｃの上部電極２０１３ｃが、周囲の上部電極２０１３ｃ、２０１３ｅと近接しているため、上部電極２０１３ｃから下部電極２０１４に向かって直線状に伸びる電気力線Ｅのみが発生し、このキャパシタ２０１１ｃの外部方向に向かって膨らむような電気力線Ｅは発生し難い。したがって、キャパシタ２０１１ｃの同時動作時容量Ｃｃｐは、本来のキャパシタ容量Ｃｃに近時近似する。
このように、従来の並列キャパシタ２０００においては、互いに等しい面積を有する複数の上部電極２０１３ｅ、２０１３ｃが設けられていても、両端部のキャパシタ２０１１ｅの同時動作時容量と、中央部のキャパシタ２０１１ｃの同時動作時容量と、が異なる場合がある。
上部電極２０１３ｅ、２０１２ｃの間隔を、誘電体基板２０１２の厚さより十分広くすれば、中央部のキャパシタ２０１１ｃにおいても、キャパシタ２０１１ｃの外部方向に向かって膨らむような電気力線Ｅが発生する。したがって、キャパシタ２０１１ｃの同時動作時容量Ｃｃｐは、本来のキャパシタ容量Ｃｃから、フリンジング容量Ｃｅ−ｆｒｉｎｇだけ増加する。
しかしながら、一般に、複数のキャパシタ２０１１ｃ、２０１１ｅは、ＦＥＴチップを構成する複数のＦＥＴセルの間隔とほぼ等しい間隔で配置されるため、上部電極２０１３ｅ、２０１２ｃの間隔は、誘電体基板２０１２の厚さより狭い。したがって、図２６Ｃを参照して説明したように、従来の並列キャパシタ２０００においては、両端部のキャパシタ２０１１ｅの同時動作時容量Ｃｅｐと、中央部のキャパシタ２０１１ｃの同時動作時容量Ｃｃｐと、が異なる場合がある。
このような従来の並列キャパシタ２０００を有する従来の高周波半導体装置において、出力される高周波の電力が所望の電力より小さい場合がある。このようなことが起こる原因の一つは、従来の並列キャパシタ２０００を構成する複数のキャパシタ２０１１ｃ、２０１１ｅの各々の同時動作時容量Ｃｃｐ、Ｃｅｐに差が生じているためである、と考えられる。各キャパシタ２０１１ｃ、２０１１ｅの同時動作時容量Ｃｃｐ、Ｃｅｐに差があると、各キャパシタ２０１１ｃ、２０１１ｅから出力される高周波の位相にずれが生じる。出力整合回路の合成回路において、互いに位相がずれた状態で高周波が合成されるため、高周波の出力電力が低下する。
実施形態の並列キャパシタは誘電体基板、複数の上部電極、および下部電極、を備える。前記誘電体基板は、両端部および前記両端部間の中央部を含む。前記複数の上部電極は、前記誘電体基板の表面の上部電極領域に、互いに離間するように一列に設けられている。前記下部電極は、前記誘電体基板の裏面のうち、前記上部電極領域に対応する領域を含み、かつこの領域より広い下部電極領域の全面に、設けられている。前記誘電体基板の前記両端部に配置される前記上部電極、前記下部電極、および前記誘電体基板、によって構成される両端部のキャパシタの単独動作時容量は、前記誘電体基板の前記中央部に配置される前記上部電極、前記下部電極、および前記誘電体基板、によって構成される中央部のキャパシタの単独動作時容量より小さくする。
第１の実施例に係る並列キャパシタを上方から見た場合の模式的な平面図である。 第１の実施例に係る並列キャパシタを下方から見た場合の模式的な平面図である。 図１及び図２に示す一点鎖線Ｘ−Ｘ´に沿った並列キャパシタの模式的な断面図である。 比較例に係る並列キャパシタを上方から見た場合の模式的な平面図である。 第１の実施例の第１の変形例に係る並列キャパシタを上方から見た場合の模式的な平面図である。 第１の実施例の第２の変形例に係る並列キャパシタを上方から見た場合の模式的な平面図である。 第１の実施例の第３の変形例に係る並列キャパシタを上方から見た場合の模式的な平面図である。 第２の実施例に係る並列キャパシタを上方から見た場合の模式的な平面図である。 第２の実施例に係る並列キャパシタを下方から見た場合の模式的な平面図である。 図８、図９の一点鎖線Ｘ−Ｘ´に沿った第２の実施例に係る並列キャパシタの模式的な断面図である。 第２の実施例の変形例に係る並列キャパシタの、図１０に対応する断面図である。 第３の実施例に係る並列キャパシタを上方から見た場合の模式的な平面図である。 第３の実施例に係る並列キャパシタを下方から見た場合の模式的な平面図である。 図１２、図１３の一点鎖線Ｘ−Ｘ´に沿った第３の実施例に係る並列キャパシタの模式的な断面図である。 第３の実施例の第１の変形例に係る並列キャパシタの、図１４に対応する断面図である。 第３の実施例の第２の変形例に係る並列キャパシタの、図１４に対応する断面図である。 第４の実施例に係る並列キャパシタを上方から見た場合の模式的な平面図である。 第４の実施例に係る並列キャパシタを下方から見た場合の模式的な平面図である。 第４の実施例の第１の変形例に係る並列キャパシタを下方から見た場合の模式的な平面図である。 第４の実施例の第２の変形例に係る並列キャパシタを下方から見た場合の模式的な平面図である。 第４の実施例の第３の変形例に係る並列キャパシタを下方から見た場合の模式的な平面図である。 第１の実施例に係る並列キャパシタを具備する高周波半導体装置を模式的に示す斜視図である。 第１の実施例に係る並列キャパシタを具備する高周波半導体装置を上方から見た場合の模式的な平面図である。 従来の並列キャパシタを上方から見た場合の模式的な平面図である。 図２４の一点鎖線Ｘ−Ｘ´に沿った従来の並列キャパシタの左端の上部電極２０１３ｅのみに高周波を印加した状態を示す模式的な断面図である。 図２４の一点鎖線Ｘ−Ｘ´に沿った従来の並列キャパシタの中央の上部電極２０１３ｃのみに高周波を印加した状態を示す模式的な断面図である。 図２４の一点鎖線Ｘ−Ｘ´に沿った従来の並列キャパシタの複数の上部電極２０１３ｅ、２０１３ｃの全てに同時に高周波を印加した状態を示す模式的な断面図である。 従来の並列キャパシタを構成する各キャパシタの単独動作時容量を説明するための説明図である。 従来の並列キャパシタを構成する各キャパシタの単独動作時容量を説明するための説明図である。 従来の並列キャパシタを構成する各キャパシタの同時動作時容量を説明するための説明図である。
以下、本実施形態について図面を参照しながら説明する。なお、図中、同一または同等の部分には同一の符号を付す。
本実施形態の並列キャパシタは、誘電体基板、複数の上部電極、および下部電極、を備える。前記誘電体基板は、両端部および前記両端部間の中央部を含む。前記複数の上部電極は、前記誘電体基板の表面の上部電極領域に、互いに離間するように一列に設けられている。前記下部電極は、前記誘電体基板の裏面のうち、前記上部電極領域に対応する領域を含み、かつこの領域より広い下部電極領域の全面に、設けられている。前記誘電体基板の前記両端部に配置される前記上部電極、前記下部電極、および前記誘電体基板、によって構成される両端部のキャパシタの単独動作時容量は、前記誘電体基板の前記中央部に配置される前記上部電極、前記下部電極、および前記誘電体基板、によって構成される中央部のキャパシタの単独動作時容量より小さい。
本実施形態の高周波半導体装置は複数の電界効果トランジスタ（ＦＥＴ）セルによって構成されるＦＥＴチップ高周波電力増幅器、入力整合回路、および出力整合回路、を具備する。前記複数の高周波電力増幅器は、並列に配置されている。前記入力整合回路は、前記複数の高周波電力増幅器に接続されており、分配線路および並列キャパシタによって構成される。前記出力整合回路は、前記複数の高周波電力増幅器に接続されており、合流線路および並列キャパシタによって構成される。前記並列キャパシタは、誘電体基板、複数の上部電極、および下部電極、を備える。前記誘電体基板は、両端部および前記両端部間の中央部を含む。前記複数の上部電極は、前記誘電体基板の表面の上部電極領域に、互いに離間するように一列に設けられている。前記下部電極は、前記誘電体基板の裏面のうち、前記上部電極領域に対応する領域を含み、かつこの領域より広い下部電極領域の全面に、設けられている。前記誘電体基板の前記両端部に配置される前記上部電極、前記下部電極、および前記誘電体基板、によって構成される両端部のキャパシタの単独動作時容量は、前記誘電体基板の前記中央部に配置される前記上部電極、前記下部電極、および前記誘電体基板、によって構成される中央部のキャパシタの単独動作時容量より小さい。
（第１の実施例）
以下、第１の実施例の並列キャパシタについて詳細に説明する。図１は、第１の実施例に係る並列キャパシタを上方から見た場合の模式的な平面図であり、図２は、第１の実施例に係る並列キャパシタを下方から見た場合の模式的な平面図である。また、図３は、図１、図２の一点鎖線Ｘ−Ｘ´に沿った並列キャパシタの模式的な断面図である。
図１〜図３に示すように、並列キャパシタ１０は、複数個（例えば４個）のキャパシタ１１ｃ、１１ｅを同一の誘電体基板１２に設けることにより構成されている。
図１および図３に示すように、誘電体基板１２は、キャパシタ１１ｃ、１１ｅの配列方向を長手方向とする長方形状の誘電体であって、場所によらず一定の厚さを有する。この誘電体基板１２の表面のうち、図中の二点鎖線で囲まれる帯状の領域Ａ上には、概ね長方形状の複数の上部電極１３ｃ、１３ｅが、互いに離間するように一列に設けられている。
なお、以下の説明において、帯状の領域Ａを、上部電極領域Ａと称する。また、誘電体基板１２のうち、両方の端部に配置される上部電極１３ｅが設けられる部分を端部１２ｅと称し、誘電体基板１２のうち、両端部１２ｅに挟まれる部分を中央部１２ｃと称する。
また、以下の説明において、誘電体基板１２の長手方向に平行な方向を第１の方向と称し、図１または図２に示す平面において、誘電体基板１２の長手方向に垂直な方向を第２の方向と称する。
図１に示すように、誘電体基板１２の両端部１２ｅに形成される上部電極１３ｅの第１の方向における長さＷ１ｅは、誘電体基板１２の中央部１２ｃに形成される上部電極１３ｃの第１の方向における長さＷ１ｃと実質的に等しくなっている。
また、誘電体基板１２の両端部１２ｅに形成される上部電極１３ｅの第２の方向における長さＷ２ｅは、誘電体基板１２の中央部１２ｃに形成される上部電極１３ｃの第２の方向における長さＷ２ｃより短くなっている。
これによって、誘電体基板１２の両端部１２ｅに形成される上部電極１３ｅの面積Ｓｅは、誘電体基板１２の中央部１２ｃに形成される上部電極１３ｃの面積Ｓｃより小さくなっている。
図２および図３に示すように、誘電体基板１２の裏面のうち、帯状の領域Ｂ上の全面には、概ね長方形状の下部電極１４が設けられている。
なお、以下の説明において、帯状の領域Ｂを、下部電極領域Ｂと称する。下部電極領域Ｂは、上部電極領域Ａに対応する領域（上部電極領域Ａの直下に相当する領域）を全て含み、かつこの対応する領域より広い帯状の領域である。下部電極領域Ｂは、上部電極領域Ａに対応する領域より一回り程度はみ出す広い領域であることが、より好ましい。
このように構成された並列キャパシタ１０には、上部電極１３ｃ、１３ｅ、下部電極１４、およびこれらの電極１３ｃ、１３ｅ、１４間の誘電体基板１２（１２ｃ、１２ｅ）、によって構成されるキャパシタ１１ｃ、１１ｅが複数個含まれている。
上述のように、誘電体基板１２の両端部１２ｅに設けられた上部電極１３ｅの面積Ｓｅは、誘電体基板１２の中央部１２ｃに設けられた上部電極１３ｃの面積Ｓｃより小さくなっている。したがって、複数個のキャパシタ１１ｃ、１１ｅのうち、誘電体基板１２の両端部１２ｅに設けられた上部電極１３ｅを含むキャパシタ１１ｅ（両端部のキャパシタ１１ｅ）の単独動作時容量Ｃｅｓは、誘電体基板１２の中央部１２ｃに設けられた上部電極１３ｃを含むキャパシタ１１ｃ（中央部のキャパシタ１１ｃ）の単独動作時容量Ｃｃｓより小さくなっている。両端部のキャパシタ１１ｅの単独動作時容量Ｃｅｓと、中央部のキャパシタ１１ｃの単独動作時容量Ｃｅｓと、の差は、従来の並列キャパシタ２０００における、両端部のキャパシタ２０１１ｅの単独動作時容量Ｃｅｓと、中央部のキャパシタ２０１１ｃの単独動作時容量Ｃｅｓと、の差と比較しても、大きくなる。
しかしながら、従来の並列キャパシタ２０００と比較して、両端部のキャパシタ１１ｅの同時動作時容量Ｃｅｐと、中央部のキャパシタ１１ｃの同時動作時容量Ｃｃｐと、の差を小さくすることができる。特に上部電極１３ｅの面積Ｓｅの調整により、全てのキャパシタ１１ｃ、１１ｅの並列動作時における同時動作時容量Ｃｅｐ、Ｃｃｐを等しくすることができる。なぜならば、上部電極１３ｅの面積Ｓｅが、上部電極１３ｃの面積Ｓｃより小さくなっており、両端部のキャパシタ１１ｅの本来のキャパシタ容量Ｃｅが、中央部のキャパシタ１１ｃの本来のキャパシタ容量Ｃｃより小さくなっている。
これに対して、図４に示すように、比較例に係る並列キャパシタ１０００においては、上部電極１０１３ｅの面積Ｓｅ´が、上部電極１０１３ｃの面積Ｓｃ´より大きくなっており、両端部のキャパシタ１０１１ｅの本来のキャパシタ容量Ｃｅが、中央部のキャパシタ１０１１ｃの本来のキャパシタ容量Ｃｃより大きくなっている。したがって、両端部のキャパシタ１０１１ｅの単独動作時容量Ｃｅｓと、中央部のキャパシタ１０１１ｃの単独動作時容量Ｃｃｓと、の差を、従来の並列キャパシタ２０００と比較して小さくすることができる。しかしながら、両端部のキャパシタ１０１１ｅの同時動作時容量Ｃｅｓは、中央部のキャパシタ１０１１ｃの同時動作時容量Ｃｃｓより大きくなり、これらの差は、従来の並列キャパシタ２０００と比較して大きくなる。
以上に説明したように、第１の実施例に係る並列キャパシタ１０においては、両端部のキャパシタ１１ｅの上部電極１３ｅの面積Ｓｅを、中央部のキャパシタ１１ｃの上部電極１３ｃの面積Ｓｃより小さくすることによって、両端部のキャパシタ１１ｅの単独動作時容量Ｃｅｓを、中央部のキャパシタ１１ｃの単独動作時容量Ｃｃｓより小さくしている。この結果、このような並列キャパシタ１０を並列動作させた場合、それぞれのキャパシタ１１ｃ、１１ｅの並列動作時における同時動作時容量Ｃｅｐ、Ｃｃｐの差を小さくすることができる。
第１の実施例に係る並列キャパシタ１０においては、両端部のキャパシタ１１ｅの上部電極１３ｅの面積Ｓｅを、中央部のキャパシタ１１ｃの上部電極１３ｃの面積Ｓｃより小さくすることにより、両端部のキャパシタ１１ｅの単独動作時容量Ｃｅｓを、中央部のキャパシタ１１ｃの単独動作時容量Ｃｃｓより小さくしているが、上部電極１３ｅの面積Ｓｅが上部電極１３ｃの面積Ｓｃより小さければ、両端部のキャパシタ１１ｅの上部電極１３ｅの形状は、図１に示す形状に限定されない。
（第１の実施例の変形例）
図５は、第１の実施例の第１の変形例に係る並列キャパシタ２０を上方から見た場合の模式的な平面図である。なお、図５において、第１の実施例に係る並列キャパシタ１０と同一部分については同一符号を付している。
図５に示すように、誘電体基板１２の両端部１２ｅに形成される上部電極２３ｅの第１の方向における長さＷ１ｅは、誘電体基板１２の中央部１２ｃに形成される上部電極２３ｃの第１の方向における長さＷ１ｃより短くなっている。
誘電体基板１２の両端部１２ｅに形成される上部電極２３ｅの第２の方向における長さＷ２ｅは、誘電体基板１２の中央部１２ｃに形成される上部電極２３ｃの第２の方向における長さＷ２ｃと、実質的に等しくなっている。
これによって、誘電体基板１２の両端部１２ｅに形成される上部電極２３ｅの面積Ｓｅを、誘電体基板１２の中央部１２ｃに形成される上部電極２３ｃの面積Ｓｃより小さくし、両端部のキャパシタ２１ｅの単独動作時容量Ｃｅｓを、中央部のキャパシタ２１ｃの単独動作時容量Ｃｃｓより小さくしてもよい。
図６は、第１の実施例の第２の変形例に係る並列キャパシタ３０を上方から見た場合の模式的な平面図である。なお、図６において、第１の実施例に係る並列キャパシタ１０と同一部分については同一符号を付している。
図６に示すように、誘電体基板１２の中央部１２ｃの上部電極３３ｃは、第１の方向における長さがＷ１ｃ、第２の方向における長さがＷ２ｃの長方形状に形成される。そして、誘電体基板１２の両端部１２ｅに形成される上部電極３３ｅは、第１の方向における長さがＷ１ｅ（＝Ｗ１ｃ）、第２の方向における長さがＷ２ｅ（＝Ｗ２ｃ）の長方形の中央に開口部３６を有するリング形状となるように形成される。
これによって、誘電体基板１２の両端部１２ｅに形成される上部電極２３ｅの面積Ｓｅを、誘電体基板１２の中央部１２ｃに形成される上部電極２３ｃの面積Ｓｃより小さくし、両端部のキャパシタ３１ｅの単独動作時容量Ｃｅｓを、中央部のキャパシタ３１ｃの単独動作時容量Ｃｃｓより小さくしてもよい。
図７は、第１の実施例の第３の変形例に係る並列キャパシタ４０を上方から見た場合の模式的な平面図である。なお、図７において、第１の実施例に係る並列キャパシタ１０と同一部分については同一符号を付している。
図７に示すように、誘電体基板１２の中央部１２ｃの上部電極４３ｃは、第１の方向における長さがＷ１ｃ、第２の方向における長さがＷ２ｃの長方形状に形成される。そして、誘電体基板１２の両端部１２ｅに形成される上部電極４３ｅは、第１の方向における長さがＷ１ｅ（＝Ｗ１ｃ）、第２の方向における長さがＷ２ｅ（＝Ｗ２ｃ）の長方形の一部に切欠き部４７を有する形状となるように形成される。
これによって、誘電体基板１２の両端部１２ｅに形成される上部電極４３ｅの面積Ｓｅを、誘電体基板１２の中央部１２ｃに形成される上部電極４３ｃの面積Ｓｃより小さくし、両端部のキャパシタ４１ｅの単独動作時容量Ｃｅｓを、中央部のキャパシタ４１ｃの単独動作時容量Ｃｃｓより小さくしてもよい。
以上に説明した第１〜第３の変形例に係る並列キャパシタ２０、３０、４０であっても、両端部のキャパシタ２１ｅ、３１ｅ、４１ｅの単独動作時容量Ｃｅｓが、中央部のキャパシタ２１ｃ、３１ｃ、４１ｃの単独動作時容量Ｃｃｓより小さいため、第１の実施例に係る並列キャパシタ１０と同様の効果を得ることができる。
第１の実施例に係る並列キャパシタ１０においては、両端部のキャパシタ１１ｅの上部電極１３ｅの面積Ｓｅを、中央部のキャパシタ１１ｃの上部電極１３ｃの面積Ｓｃより小さくすることにより、両端部のキャパシタ１１ｅの単独動作時容量Ｃｅｓを、中央部のキャパシタ１１ｃの単独動作時容量Ｃｃｓより小さくし、これによって、キャパシタ１１ｃ、１１ｅの並列動作時における同時動作時容量Ｃｅｐ、Ｃｃｐの差を小さくすることができる。
言い換えれば、複数のキャパシタの並列動作時における同時動作時容量Ｃｅｐ、Ｃｃｐの差を小さくするためには、両端部のキャパシタの単独動作時容量Ｃｅｓを、中央部のキャパシタの単独動作時容量Ｃｃｓより小さくすればよい。
一般にキャパシタの容量Ｃは、以下の式を用いて表現することができる。
Ｃ＝ε×（Ｓ／ｄ）
ただし、εは誘電体の誘電率、Ｓは電極の面積、ｄは電極間の距離、を示す。
上述の式から明らかなように、容量Ｃを小さくする手段としては、第１の実施例のように電極の面積Ｓを小さくする以外に、電極間の距離ｄを長くしてもよいし、また誘電体の誘電率εを低くしてもよい。以下に、これらの手段を適用した並列キャパシタについて説明する。
（第２の実施例）
図８は、第２の実施例に係る並列キャパシタを上方から見た場合の模式的な平面図であり、図９は、第２の実施例に係る並列キャパシタを下方から見た場合の模式的な平面図である。また、図１０は、図８、図９の一点鎖線Ｘ−Ｘ´に沿った第２の実施例に係る並列キャパシタの模式的な断面図である。
図８〜図１０に示す並列キャパシタ５０も、第１の実施例に係る並列キャパシタ１０と同様に、複数個（例えば４個）のキャパシタ５１ｃ、５１ｅを同一の誘電体基板５２に設けることにより構成されている。
図８および図１０に示すように、誘電体基板５２は、キャパシタ５１ｃ、５１ｅの配列方向を長手方向とする長方形状の誘電体である。この誘電体基板５２の表面のうち、帯状の上部電極領域Ａ上には、概ね長方形状であり、かつ互いに等しい面積Ｓを有する複数の上部電極５３ｃ、５３ｅが、互いに離間するように一列に設けられている。
また、図８および図１０に示すように、誘電体基板５２の裏面のうち、下部電極領域Ｂ上の全面には、概ね長方形状の下部電極５４が設けられている。なお、下部電極領域Ｂは、上部電極領域Ａに対応する領域（上部電極領域Ａの直下に相当する領域）を全て含み、かつこの対応する領域より広い帯状の領域である。下部電極領域Ｂは、上部電極領域Ａに対応する領域より一回り程度はみ出す広い領域であることが、より好ましい。
このように構成された並列キャパシタ５０は、上部電極５３ｃ、５３ｅ、下部電極５４、およびこれらの電極５３ｃ、５３ｅ、５４間の誘電体基板５２、によって構成されるキャパシタ５１ｃ、５１ｅが並列に複数個設けられることによって構成されている。図１０に示すように、両端部のキャパシタ５１ｅの誘電体基板５２、すなわち両端部の誘電体基板５２ｅの厚さｄｅが、中央部のキャパシタ５１ｃの誘電体基板５２、すなわち中央部の誘電体基板５２ｃの厚さｄｃより厚くなっている。したがって、両端部のキャパシタ５１ｅの単独動作時容量Ｃｅｓは、中央部のキャパシタ５１ｃの単独動作時容量Ｃｃｓより小さくなっている。
以上に説明したように、第２の実施例に係る並列キャパシタ５０においては、両端部のキャパシタ５１ｅの誘電体基板５２（両端部の誘電体基板５２ｅ）の厚さｄｅを、中央部のキャパシタ５１ｃの誘電体基板５２（中央部の誘電体基板５２ｃ）の厚さｄｃより厚くすることによって、第１の実施例に係る並列キャパシタ１０と同様に、両端部のキャパシタ５１ｅの単独動作時容量Ｃｅｓを、中央部のキャパシタ５１ｃの単独動作時容量Ｃｃｓより小さくしている。この結果、このような並列キャパシタ５０を並列動作させた場合、それぞれのキャパシタ５１ｃ、５１ｅの並列動作時における同時動作時容量Ｃｅｐ、Ｃｃｐの差を小さくすることができる。
（変形例）
図１１は、第２の実施例の変形例に係る並列キャパシタの、図１０に対応する断面図である。なお、図１１において、第２の実施例に係る並列キャパシタ５０と同一部分については同一符号を付している。
図１１に示すように、変形例に係る並列キャパシタ６０において、両端部のキャパシタ６１ｅに含まれる両端部の誘電体基板６２ｅの一部の厚さｄｅのみが、中央部のキャパシタ６１ｃに含まれる中央部の誘電体基板６２ｃの厚さｄｃより厚くなっていてもよい。この場合であっても、両端部のキャパシタ６１ｅの単独動作時容量Ｃｅｓを、中央部のキャパシタ６１ｃの単独動作時容量Ｃｃｓより小さくすることができる。
なお、両端部のキャパシタ６１ｅに含まれる誘電体基板６２（両端部の誘電体基板６２ｅ）の表面には段差があるため、上部電極６３ｅは、この段差に沿って誘電体基板６２の表面に接するように設けられる。
以上に説明した変形例に係る並列キャパシタ６０であっても、両端部のキャパシタ６１ｅの単独動作時容量Ｃｅｓが、中央部の６１ｃの単独動作時容量Ｃｃｓより小さいため、第２の実施例に係る並列キャパシタ５０と同様の効果を得ることができる。
（第３の実施例）
図１２は、第３の実施例に係る並列キャパシタを上方から見た場合の模式的な平面図であり、図１３は、第３の実施例に係る並列キャパシタを下方から見た場合の模式的な平面図である。また、図１４は、図１２、図１３の一点鎖線Ｘ−Ｘ´に沿った第３の実施例に係る並列キャパシタの模式的な断面図である。
図１２〜図１４に示す並列キャパシタ７０も、第１の実施例に係る並列キャパシタ１０と同様に、複数個（例えば４個）のキャパシタ７１ｃ、７１ｅを同一の誘電体基板７２に設けることにより構成されている。
図１２および図１４に示すように、誘電体基板７２は、キャパシタ７１ｃ、７１ｅの配列方向を長手方向とする長方形状の誘電体である。この誘電体基板７２の表面のうち、帯状の上部電極領域Ａ上には、概ね長方形状であり、かつ互いに等しい面積Ｓを有する複数の上部電極７３ｃ、７３ｅが、互いに離間するように一列に設けられている。
また、図１３および図１４に示すように、誘電体基板７２の裏面のうち、下部電極領域Ｂ上の全面には、概ね長方形状の下部電極７４が設けられている。なお、下部電極領域Ｂは、上部電極領域Ａに対応する領域（上部電極領域Ａの直下に相当する領域）を全て含み、かつこの対応する領域より広い帯状の領域である。下部電極領域Ｂは、上部電極領域Ａに対応する領域より一回り程度はみ出す広い領域であることが、より好ましい。
このように構成された並列キャパシタ７０は、上部電極７３ｃ、７３ｅ、下部電極７４、およびこれらの電極７３ｃ、７３ｅ、７４間の誘電体基板７２、によって構成されるキャパシタ７１ｃ、７１ｅを並列に複数個設けることにより構成されている。図１４に示すように、中央部のキャパシタ７１ｃの誘電体基板７２（中央部の誘電体基板７２ｃ）の全体は、誘電率εｃを有する第１の誘電体材料７２−１によって構成され、両端部のキャパシタ７１ｅの誘電体基板７２（両端部の誘電体基板７２ｅ）の全体は、誘電率εｃより小さい誘電率εｅを有する第２の誘電体材料７２−２によって構成される。したがって、両端部のキャパシタ７１ｅの単独動作時容量Ｃｅｓは、中央部のキャパシタ７１ｃの単独動作時容量Ｃｃｓより小さくなっている。
以上に説明したように、第３の実施例に係る並列キャパシタ７０においては、両端部の誘電体基板７２ｅの誘電率εｅを、中央部の誘電体基板７２ｃの誘電率εｃより小さくすることによって、第１の実施例に係る並列キャパシタ１０と同様に、両端部のキャパシタ７１ｅの単独動作時容量Ｃｅｓを、中央部のキャパシタ７１ｃの単独動作時容量Ｃｃｓより小さくしている。この結果、このような並列キャパシタ７０を並列動作させた場合、それぞれのキャパシタ７１ｃ、７１ｅの並列動作時における同時動作時容量Ｃｅｐ、Ｃｃｐの差を小さくすることができる。
（第１、第２の変形例）
図１５は、第３の実施例の第１の変形例に係る並列キャパシタ８０の、図１４に対応する断面図である。また、図１６は、第３の実施例の第２の変形例に係る並列キャパシタ９０の、図１４に対応する断面図である。なお、図１５および図１６において、第３の実施例に係る並列キャパシタ７０と同一部分については同一符号を付している。
図１５および図１６に示すように、誘電体基板８２、９２のうち、中央部のキャパシタ８１ｃ、９１ｃに含まれる中央部の誘電体基板８２ｃ、９２ｃにおいては、誘電率εｃが大きい第１の誘電体材料７２−１のみによって構成される。そして、両端部のキャパシタ８１ｅ、９１ｅに含まれる両端部の誘電体基板８２ｅ、９２ｅの一部分のみを、誘電率εｅが小さい第２の誘電体材料７２−２によって構成し、他の部分を、誘電率εｃが大きい第１の誘電体材料７２−１によって構成してもよい。この場合であっても、両端部のキャパシタ８１ｅ、９１ｅの単独動作時容量Ｃｅｓを、中央部のキャパシタ８１ｃ、９１ｃの単独動作時容量Ｃｃｓより小さくすることができる。
以上に説明した第１、第２の変形例に係る並列キャパシタ８０、９０であっても、両端部のキャパシタ８１ｅ、９１ｅの単独動作時容量Ｃｅｓが、中央部のキャパシタ８１ｃ、９１ｃの単独動作時容量Ｃｃｓより小さいため、第３の実施例に係る並列キャパシタ７０と同様の効果を得ることができる。
（第４の実施例）
図１７は、第４の実施例に係る並列キャパシタを上方から見た場合の模式的な平面図であり、図１８は、第４の実施例に係る並列キャパシタを下方から見た場合の模式的な平面図である。第４の実施例の並列キャパシタ１００は、第１の実施例の並列キャパシタ１０と同様に、複数個（例えば４個）のキャパシタ１０１（１０１ｃ、１０１ｅ）を備える。図１７に示すように、並列キャパシタ１００は、複数個のキャパシタ１０１が同一の誘電体基板１０２上に配置されている。
誘電体基板１０２は、キャパシタ１０１の配列方向に延在する板状の誘電体である。誘電体基板１０２の厚さは、場所によらず一定である。この誘電体基板１０２の表面には、複数の上部電極１０３（１０３ｃ、１０３ｅ）が、互いに離間するように一列に設けられている。複数の上部電極１０３は、全て四角形(長方形或いは正方形）であり、全て同じ面積Ｓとなっている。なお、第１の実施例と同じく、誘電体基板１０２の配列方向側の端辺に沿って設けられた空白領域の幅は、上部電極１０３の離間間隔の１／２よりも大きい。
誘電体基板１０２の裏面には、長方形の１枚の下部電極１０４が設置されている。誘電体基板１０２の裏面のうち、上部電極１０３ｃに対向する領域には、全面に下部電極１０４が配置されている。誘電体基板１０２の裏面のうち、上部電極１０３ｅに対向する領域の一部は、下部電極１０４が配置されていない空白領域となっている。
下部電極１０４は、図１８に示すように、配列方向の幅Ｗ１ｆが、図面左端の上部電極１０３ｅの左端辺（左辺）から図面右端の上部電極５３ｅの右端辺（右辺）までの距離Ｗ１ｇよりも小さくなっている。そして、下部電極５４は、誘電体基板１０２の左辺から下部電極１０４の左辺までの距離Ｗ１ｄが、誘電体基板５２の左辺から左端の上部電極１０３ｅの左辺までの距離Ｗ１ｆより大きくなるように、及び、誘電体基板１０２の右辺から下部電極１０４の右辺までの距離Ｗ１ｄが誘電体基板１０２の右辺から右端の上部電極１０３ｅの右辺までの距離Ｗ１ｆより大きくなるように、誘電体基板１０２の裏面に配置される。これにより、上部電極１０３ｅは、一部に下部電極１０４が対向していない非対向領域を有することとなる。
これによって、端部キャパシタ５１ｅの電極対向面積は、中央部キャパシタ１０１ｃの電極対向面積よりも小さくなるので、端部キャパシタ１０１ｅの単独動作時容量Ｃｅｓは、中央部のキャパシタ１０１ｃの単独動作時容量Ｃｃｓよりも小さくなる。これにより、キャパシタ１０１ｃ、１０１ｅの並列動作時における同時動作時容量Ｃｅｐ、Ｃｃｐの差を小さくすることができる。
（第４の実施例の変形例）
第４の実施例では、下部電極１０４の形状を図１８に示す形状とすることにより、端部キャパシタ１０１ｅの電極対向面積を中央部キャパシタ１０１ｃの電極対向面積よりも小さくした。しかし、端部キャパシタ１０１ｅの電極対向面積が中央部キャパシタ１０１ｃの電極対向面積よりも小さくなるのであれば、下部電極１０４の形状は、図１８に示す形状に限定されない。
図１９は、第４の実施例の第１の変形例の並列キャパシタ１１０を下方から見た図である。誘電体基板１０２の裏面には、１枚の下部電極１１４が設置されている。下部電極１１４は、その角部分に切欠き部１１７を有している。そのため、上部電極１０３ｅに対向する領域の一部は、下部電極１１４が配置されていない空白領域となっている。
図２０は、第４の実施例の第２の変形例の並列キャパシタ１２０を下方から見た図である。誘電体基板１０２の裏面には、１枚の下部電極１２４が設置されている。下部電極１２４は、上部電極１０３ｅと対向する部分に開口部１２６を有している。そのため、上部電極１０３ｅに対向する領域の一部は、下部電極１２４が配置されていない空白領域となっている。
図２１は、第４の実施例の第３の変形例の並列キャパシタ１３０を下方から見た図である。誘電体基板１０２の裏面には、１枚の下部電極１２４が設置されている。下部電極１３４は、配列方向の端辺に切欠き部１３７を有している。そのため、上部電極１０３ｅに対向する領域の一部は、下部電極１３４が配置されていない空白領域となっている。
以上に説明した第１〜第３の変形例の並列キャパシタ１１０、１２０、１３０であっても、端部キャパシタ１０１ｅの単独動作時容量Ｃｅｓが、中央部キャパシタ１０１ｃの単独動作時容量Ｃｃｓよりも小さいため、第４の実施例の並列キャパシタ１００と同様の効果を得ることができる。
（応用例）
以上に説明した各実施例に係る並列キャパシタ１０、２０、３０、４０、５０、６０、７０、８０、９０、１００、１１０、１２０、１３０は、高周波半導体装置の入出力整合回路の一部に適用することができる。高周波半導体装置には、例えば複数の電界効果トランジスタ（ＦＥＴ）セルを並列に配列することによって構成されたＦＥＴチップが複数配置されている。
図２２は、一例として、例えば第１の実施例に係る入力並列キャパシタ１０ｉｎ、出力並列キャパシタ１０ｏｕｔを備える高周波半導体装置２００を模式的に示す斜視図であり、図２３は、第１の実施例に係る並列キャパシタ１０を備える高周波半導体装置２００を模式的に示す上面図である。なお、図２２においては、後述する各接続導体を省略して示している。
図２２および図２３に示すように、この高周波半導体装置２００において、高周波半導体パッケージ２０１内には、ＦＥＴチップ２０２が複数配置されており、複数のＦＥＴチップ２０２の入力側には入力整合回路２０３が、複数のＦＥＴチップ２０２の出力側には出力整合回路２０４が、それぞれ設けられている。
入力整合回路２０３は、誘電体基板２０５の表面上に設けられた分配線路２０６および並列キャパシタ１０ｉｎを具備する。入力整合回路２０３は、分配線路２０６の複数に分割された出力端部と並列キャパシタ１０ｉｎとを、ワイヤー等の接続導体２０７によって接続することによって構成されている。
出力整合回路２０４は、誘電体基板２０８の表面上に設けられた合流線路２０９および並列キャパシタ１０ｏｕｔを具備する。出力整合回路２０４は、合流線路２０９の複数に分割されている入力端部と並列キャパシタ１０ｏｕｔとを、ワイヤー等の接続導体２１０によって接続することによって構成されている。
入力整合回路２０３の分配線路２０６の入力端部は、高周波半導体パッケージ２０１が有する入力リード線２１１に接続された入力パターン２１２と、パッケージ２０１の内部において、接続導体２１３によって接続されている。入力整合回路２０３の並列キャパシタ１０ｉｎの各々の上部電極１３ｃ、１３ｅと複数のＦＥＴチップ２０２の各セルとが、ワイヤー等の接続導体２１４によって接続されている。
同様に、出力整合回路２０４の合流線路２０９の出力端部は、高周波半導体パッケージ２０１が有する出力リード線２１５に接続された出力パターン２１６と、パッケージ２０１の内部において、接続導体２１７によって接続されている。出力整合回路２０４の並列キャパシタ１０ｏｕｔの各々の上部電極１３ｃ、１３ｅと複数のＦＥＴチップ２０２の各セルとが、ワイヤー等の接続導体２１８によって接続されている。
このような高周波半導体装置２００の入力リード線２１１から所定の高周波が入力されると、その高周波は、分配線路２０６によって複数に分配される。分配された複数の高周波は、並列キャパシタ１０ｉｎの上部電極１３ｃ、１３ｅに入力され、並列キャパシタ１０ｉｎは、並列動作する。
この並列キャパシタ１０ｉｎに含まれる複数のキャパシタの並列動作時における同時動作時容量Ｃｅｐ、Ｃｃｐの差は小さいため、複数のキャパシタから出力される複数の高周波の位相差を小さくすることができる。
このようにして並列キャパシタ１０ｉｎから出力される複数の高周波の各々は、ＦＥＴチップ２０２の各セルに入力され、高周波の電力が増幅される。増幅された高周波は、出力合成回路２０４の並列キャパシタ１０ｏｕｔに入力される。そして、並列キャパシタ１０ｏｕｔは、並列動作する。
この並列キャパシタ１０ｏｕｔにおいても、これに含まれる複数のキャパシタの並列動作時における同時動作時容量Ｃｅｐ、Ｃｃｐの差は小さいため、複数のキャパシタから出力される複数の高周波の位相差を小さくすることができる。
このようにして並列キャパシタ１０ｏｕｔから出力される複数の高周波は、合成回路２０９において最終的に一つに合成され、出力リード線１１５から出力される。合成回路２０９に入力される合成前の複数の高周波の位相差は小さいため、合成時において複数の高周波が互いにその電力を打ち消し合うことが抑制される。その結果、合成回路２０９から出力される高周波の電力の低下を抑制することができる。高い合成効率が得られる。
以上に説明したように、例えば第１の実施例に係る並列キャパシタ１０ｉｎ、１０ｏｕｔ、高周波半導体装置２００の入出力整合回路２０３、２０４の一部に適用することにより、従来の並列キャパシタ２０００（図２４）を適用した高周波半導体装置から出力される高周波と比較して、出力リード線２１５から出力される高周波の電力の低下を抑制することができ、高周波半導体装置２００の出力特性を向上させることができる。
なお、図示は省略するが、第１の実施例に係る並列キャパシタ１０以外の上述のいずれの並列キャパシタ２０、３０、４０、５０、６０、７０、８０、９０、１００、１１０、１２０、１３０を適用しても、同様に、高周波半導体装置の出力特性を向上させることができる。
なお、上述の各実施例は、種々の変更及び応用が可能である。
例えば、第１、第４の実施例の並列キャパシタは、端部キャパシタの電極対向面積を中央部キャパシタの電極対向面積より小さくすることにより、端部キャパシタの単独動作時容量Ｃｅｓを中央部キャパシタの単独動作時容量Ｃｃｓよりも小さくしたが、第１、第４の実施例の並列キャパシタは、端部キャパシタの電極対向面積を中央部キャパシタの電極対向面積より小さくすることに加えて、第２の実施例の並列キャパシタと同様に、端部キャパシタの電極間距離を中央部キャパシタの電極間距離より大きくすることにより、端部キャパシタの単独動作時容量Ｃｅｓを中央部キャパシタの単独動作時容量Ｃｃｓよりも小さくしてもよい。
また、第１、第４の実施例の並列キャパシタは、端部キャパシタの電極対向面積を中央部キャパシタの電極対向面積より小さくすることに加えて、第３の実施例の並列キャパシタと同様に、端部キャパシタの電極間距離を中央部キャパシタの電極間誘電率より小さくすることにより、端部キャパシタの単独動作時容量Ｃｅｓを中央部キャパシタの単独動作時容量Ｃｃｓよりも小さくしてもよい。
また、第２の実施例の並列キャパシタは、端部キャパシタの電極間距離を中央部キャパシタの電極間距離より大きくすることにより、端部キャパシタの単独動作時容量Ｃｅｓを中央部キャパシタの単独動作時容量Ｃｃｓよりも小さくしたが、第２の実施例の並列キャパシタは、端部キャパシタの電極間距離を中央部キャパシタの電極間距離より大きくすることに加えて、第１、第４の実施例の並列キャパシタと同様に、端部キャパシタの電極対向面積を中央部キャパシタの電極対向面積より小さくすることにより、端部キャパシタの単独動作時容量Ｃｅｓを中央部キャパシタの単独動作時容量Ｃｃｓよりも小さくしてもよい。
また、第２の実施例の並列キャパシタは、端部キャパシタの電極間距離を中央部キャパシタの電極間距離より大きくすることに加えて、第３の実施例の並列キャパシタと同様に、端部キャパシタの電極間誘電率を中央部キャパシタの電極間誘電率より小さくすることにより、端部キャパシタの単独動作時容量Ｃｅｓを中央部キャパシタの単独動作時容量Ｃｃｓよりも小さくしてもよい。
また、第３の実施例の並列キャパシタは、端部キャパシタの電極間誘電率を中央部キャパシタの電極間誘電率より小さくすることにより、端部キャパシタの単独動作時容量Ｃｅｓを中央部キャパシタの単独動作時容量Ｃｃｓよりも小さくしたが、第３の実施例の並列キャパシタは、端部キャパシタの電極間誘電率を中央部キャパシタの電極間誘電率より大きくすることに加えて、第１、第４の実施例の並列キャパシタと同様に、端部キャパシタの電極対向面積を中央部キャパシタの電極対向面積より小さくすることにより、端部キャパシタの単独動作時容量Ｃｅｓを中央部キャパシタの単独動作時容量Ｃｃｓよりも小さくしてもよい。
また、第３の実施例の並列キャパシタは、端部キャパシタの電極間誘電率を中央部キャパシタの電極間誘電率より大きくすることに加えて、第２の実施例の並列キャパシタと同様に、端部キャパシタの電極間距離を中央部キャパシタの電極間距離より大きくすることにより、端部キャパシタの単独動作時容量Ｃｅｓを中央部キャパシタの単独動作時容量Ｃｃｓよりも小さくしてもよい。
本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０、２０、３０、４０、５０、６０、７０、８０、９０、１００、１１０、１２０、１３０、１０００、２０００…並列キャパシタ
２０１１…キャパシタ
１１ｃ、２１ｃ、３１ｃ、４１ｃ、５１ｃ、９１ｃ、１０１ｃ、１０１１ｃ、２０１１ｃ…中央部キャパシタ
１１ｅ、２１ｅ、３１ｅ、４１ｅ、５１ｅ、９１ｅ、１０１ｅ、１０１１ｅ、２０１１ｅ…端部キャパシタ
１２、５２、９２、１０２、２０５、２０８、１０１２、２０１２…誘電体基板
１２ｃ、５２ｃ、９２ｃ、１０２ｃ…中央部
１２ｅ、５２ｃ、９２ｅ、１０２ｅ…端部
１１２−１…第１の誘電体材料
１１２−２…第２の誘電体材料
２０１３…上部電極
１３ｃ、２３ｃ、３３ｃ、４３ｃ、５３ｃ、１０３ｃ、１０１３ｃ、２０１３ｃ…中央上部電極
１３ｅ、２３ｅ、３３ｅ、４３ｅ、５３ｅ、１０３ｅ、１０１３ｅ、２０１３ｅ…端部上部電極
１４、５４、７４、１０４、１１４、１２４、１３４、１０１４、２０１４…下部電極
１５…ＲＦ電源
３６…開口部
４７、１１７、１３７…切欠き部
２００…高周波半導体装置
２０１…高周波半導体パッケージ
２０２…ＦＥＴチップ
１０ｉｎ…入力並列キャパシタ
１０ｏｕｔ…出力並列キャパシタ
２０３…入力整合回路
２０４…出力整合回路
２０６…分配線路
２０７、２１０、２１３、２１４、２１７、２１８…接続導体
２０９…合成線路
２１１…入力リード線
２１２…入力パターン
２１５…出力リード線
２１６…出力パターン

Claims (19)

  1. 両端部および前記両端部間の中央部を含む誘電体基板と、
    この誘電体基板の表面の上部電極領域に、互いに離間するように一列に設けられた複数の上部電極と、
    前記誘電体基板の裏面のうち、前記上部電極領域に対応する領域を含み、この領域より広い下部電極領域の全面に設けられた下部電極と、
    を備え、
    前記誘電体基板の前記両端部に配置される前記上部電極、前記下部電極、および前記誘電体基板、によって構成される両端部のキャパシタの単独動作時容量は、前記誘電体基板の前記中央部に配置される前記上部電極、前記下部電極、および前記誘電体基板、によって構成される中央部のキャパシタの単独動作時容量より小さいことを特徴とする並列キャパシタ。
  2. 前記誘電体基板の前記両端部に配置される前記上部電極の面積は、前記誘電体基板の前記中央部に配置される前記上部電極の面積より小さいことを特徴とする請求項１に記載の並列キャパシタ。
  3. 前記複数の上部電極の配列方向を第１の方向、前記第１の方向に対して垂直な方向を第２の方向とし、
    前記誘電体基板の前記両端部に配置される前記上部電極の前記第２の方向における長さは、前記誘電体基板の前記中央部に配置される前記上部電極の前記第２の方向における長さより短いことを特徴とする請求項２に記載の並列キャパシタ。
  4. 前記複数の上部電極の配列方向を第１の方向、前記第１の方向に対して垂直な方向を第２の方向とし、
    前記誘電体基板の前記両端部に配置される前記上部電極の前記第１の方向における長さは、前記誘電体基板の前記中央部に配置される前記上部電極の前記第１の方向における長さより短いことを特徴とする請求項２に記載の並列キャパシタ。
  5. 前記誘電体基板の前記両端部に配置される前記上部電極は、中央付近に開口部をもったリング状であることを特徴とする請求項２に記載の並列キャパシタ。
  6. 前記誘電体基板の前記両端部に配置される前記上部電極は、切欠き部を有することを特徴とする請求項２に記載の並列キャパシタ。
  7. 前記誘電体基板の前記両端部の厚さは、前記誘電体基板の前記中央部の厚さより厚いことを特徴とする請求項１に記載の並列キャパシタ。
  8. 前記誘電体基板の前記両端部の全体の厚さは、前記誘電体基板の前記中央部の厚さより厚いことを特徴とする請求項７に記載の並列キャパシタ。
  9. 前記誘電体基板の前記両端部の一部の厚さのみが、前記誘電体基板の前記中央部の厚さより厚いことを特徴とする請求項７に記載の並列キャパシタ。
  10. 前記誘電体基板の前記中央部は、第１の誘電体材料により形成され、
    前記誘電体基板の前記両端部は、前記第１の誘電体材料より誘電率が小さい第２の誘電体材料を含むことを特徴とする請求項１に記載の並列キャパシタ。
  11. 前記誘電体基板の前記両端部の全体が、前記第２の誘電体材料により構成されることを特徴とする請求項１０に記載の並列キャパシタ。
  12. 前記誘電体基板の前記両端部の一部のみが、前記第２の誘電体材料により構成されることを特徴とする請求項１０に記載の並列キャパシタ。
  13. 前記誘電体基板の前記両端部に配置される前記下部電極の面積は、前記誘電体基板の前記中央部に配置される前記下部電極の面積より小さいことを特徴とする請求項１に記載の並列キャパシタ。
  14. 前記誘電体基板の前記下部電極が配置された面のうち、前記両端部のキャパシタの前記上部電極に対向する領域の一部は、前記下部電極が配置されていない空白領域となっている、
    請求項１３に記載の並列キャパシタ。
  15. 両端部および前記両端部間の中央部を含む誘電体基板と、
    この誘電体基板の表面の上部電極領域に、互いに離間するように一列に設けられた複数の上部電極と、
    前記誘電体基板の裏面のうち、前記上部電極領域に対応する領域を含み、この領域より広い下部電極領域の全面に設けられた下部電極と、
    を備え、
    前記誘電体基板の前記両端部に配置される前記上部電極、前記下部電極、および前記誘電体基板、によって構成される両端部のキャパシタの同時動作時容量が、前記誘電体基板の前記中央部に配置される前記上部電極、前記下部電極、および前記誘電体基板、によって構成される中央部のキャパシタの同時動作時容量とほぼ等しいことを特徴とする並列キャパシタ。
  16. 前記両端部のキャパシタの前記上部電極の面積を、前記中央部のキャパシタの前記上部電極の面積より小さくすることにより、
    前記両端部のキャパシタの同時動作時容量を、前記中央部のキャパシタの同時動作時容量と概ね等しくすることを特徴とする請求項１５に記載の並列キャパシタ。
  17. 前記両端部のキャパシタの前記誘電体基板の厚さを、前記中央部のキャパシタの前記誘電体基板の厚さより厚くすることにより、
    前記両端部のキャパシタの同時動作時容量を、前記中央部のキャパシタの同時動作時容量と概ね等しくすることを特徴とする請求項１５に記載の並列キャパシタ。
  18. 前記中央部のキャパシタの前記誘電体基板を、第１の誘電体材料より構成し、かつ
    前記両端部のキャパシタの前記誘電体基板を、前記第１の誘電体材料より小さい誘電率を有する第２の誘電体材料を含むように構成することにより、
    前記両端部のキャパシタの同時動作時容量を、前記中央部のキャパシタの同時動作時容量と概ね等しくすることを特徴とする請求項１５に記載の並列キャパシタ。
  19. 並列に配置された複数の高周波電力増幅器と、
    これらの高周波電力増幅器に接続され、分配線路および並列キャパシタによって構成される入力整合回路と、
    前記複数の高周波電力増幅器に接続され、合流線路および並列キャパシタによって構成される出力整合回路と、
    を具備し、
    前記並列キャパシタのそれぞれは、
    両端部および前記両端部間の中央部を含む誘電体基板と、
    この誘電体基板の表面の上部電極領域に、互いに離間するように一列に設けられた複数の上部電極と、
    前記誘電体基板の裏面のうち、前記上部電極領域に対応する領域を含み、この領域より広い下部電極領域の全面に設けられた下部電極と、
    を備え、
    前記誘電体基板の前記両端部に配置される前記上部電極、前記下部電極、および前記誘電体基板、によって構成される両端部のキャパシタの単独動作時容量は、前記誘電体基板の前記中央部に配置される前記上部電極、前記下部電極、および前記誘電体基板、によって構成される中央部のキャパシタの単独動作時容量より小さいことを特徴とする高周波半導体装置。
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