CN103490732A - 放大器电路 - Google Patents

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CN103490732A CN201310182184.3A CN201310182184A CN103490732A CN 103490732 A CN103490732 A CN 103490732A CN 201310182184 A CN201310182184 A CN 201310182184A CN 103490732 A CN103490732 A CN 103490732A
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埃欧丹·K·斯维奇塔罗夫
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Abstract

根据本发明的一个方面，提出了一种集成多赫尔蒂放大器电路，包括:主输入端子、峰值输入端子和输出端子;沿第一方向彼此偏移的主输入导体和峰值输入导体;沿第二方向延伸的输出导体;主放大器级;峰值放大器级;主输入连接集合，配置为将所述主放大器级输入耦合至所述主输入导体;主输出连接集合，配置为将所述主放大器级输出耦合至所述输出导体;峰值输入连接集合，配置为将所述峰值放大器级输入耦合至所述峰值输入导体;以及峰值输出连接集合，配置为将所述峰值放大器级输出耦合至所述输出导体。

Description

放大器电路
技术领域
本发明涉及一种放大器电路，具体地尽管不是排除地涉及一种包括多赫尔蒂(Doherty)放大器电路在内的高功率射频放大器。
背景技术
使用负载线调制技术作为用于改善总功率放大器(PA)效率的装置已经出现了一段时间。
由于多赫尔蒂型放大器当处理可变功率级别(这在多载波无线通信系统中是常见的)时的高效率，多赫尔蒂型放大器广泛地用于无线通信中的功率放大器(PA)。多赫尔蒂放大器包括主放大器和峰值放大器。主放大器处理高达一定转变点的功率级别，并且峰值放大器在大于所述转变点的功率级别下操作。与类似地额定单级AB-或A-类放大器相比，典型地是不同类别的主放大器和峰值放大器一起可以递送改进的补偿功率级别效率。
在说明书中对于现有公布文件的列举或讨论不应该看作是承认所述文件是现有技术或者是公知常识。
发明内容
根据本发明的一个方面，提出了一种集成多赫尔蒂放大器电路，包括：
主输入端子、峰值输入端子和输出端子；
沿第一方向彼此偏移的主输入导体和峰值输入导体，其中所述主输入导体和所述峰值输入导体都沿与第一方向垂直的第二方向延伸，并且其中所述主输入导体的输入端耦合至所述主输入端子，并且所述峰值输入导体的输入端耦合至所述峰值输入端子；
沿第二方向延伸的输出导体，其中所述输出导体的输出端耦合至所述输出端子；
主放大器级，所述主放大器级沿第二方向延伸并且具有主放大器级输入和主放大器级输出；
峰值放大器级，所述峰值放大器级沿第二方向延伸并且具有峰值放大器级输入和峰值放大器级输出；
主输入连接集合，配置为将所述主放大器级输入耦合至所述主输入导体；
主输出连接集合，配置为将所述主放大器级输出耦合至所述输出导体；
峰值输入连接集合，配置为将所述峰值放大器级输入耦合至所述峰值输入导体；以及
峰值输出连接集合，配置为将所述峰值放大器级输出耦合至所述输出导体。
上述限定的输入导体、放大器级和输出导体的结构可以允许将相干信号提供给主放大器级和峰值放大器级内的多个晶体管放大器、同相地重新组合。这种同相地重新组合可以在保持输出信号相干性的同时允许更大的功率输出和更高的效率。
可以将所述端子、导体和放大器级设置在陶瓷或塑料封装上或者设置在电介质衬底上。第一和第二方向可以都在衬底的平面中。电介质衬底可以是硅或薄层。
主放大器级可以是A类或AB类放大器。峰值放大器级可以是B类或C类放大器。
晶体管可以是场效应晶体管。场效应晶体管的使用可以在诸如移动电话基站之类的应用中允许与采用双极型晶体管的是实施方式相比改进的功率效率。主放大器级输入可以包括场效应晶体管或晶体管的栅极连接。主放大器级输出可以包括场效应晶体管或晶体管的漏极连接。峰值放大器级输入可以包括场效应晶体管或晶体管的栅极连接。峰值放大器级输出可以包括场效应晶体管或晶体管的漏极连接。
主放大器级可以包括多个主晶体管。多个晶体管的提供使得针对要求增加的功率输出的应用能够实现功率缩放和改进的性能。主晶体管可以沿第二方向间隔开。峰值放大器级可以包括多个峰值晶体管。峰值晶体管可以沿第二方向相互偏移地间隔开。主放大器级输入可以包括相应主晶体管的栅极端子。主放大器级输出可以包括相应主晶体管的漏极端子。峰值放大器级输入可以包括相应峰值晶体管的栅极端子。峰值放大器级输出可以包括相应峰值晶体管的漏极端子。
放大器电路可以具有沿第二方向偏移的输入侧和相对的输出侧。峰值输入导体的输入端和/或主输入导体的输入端可以更靠近放大器的输入侧而不是输出侧。输出导体的输出端可以更靠近放大器电路的输出侧而不是输入侧。
主放大器级输入和主放大器级输出可以在主放大器级的相对边缘上。主放大器级输入和主放大器级输出可以沿第二方向延伸。峰值放大器级输入和峰值放大器级输出可以在峰值放大器级的相对边缘上。峰值放大器级输入和峰值放大器级输出可以沿第二方向延伸。这些结构可以使得能够针对主和/或峰值放大器级输入和输出实现容易的连接性，并且也提供紧凑的电路布局。
这里定义的“集合连接”可以指的是单一的连接。另外，可以互换地使用术语“连接”和“多个连接”。
主输入连接集合、主输出连接集合、峰值输入连接集合和峰值输出连接集合内的多个连接可以沿第二方向间隔开。这可以允许将单独的连接与所述主放大器级或峰值放大器级中的单独晶体管或晶体管的子集相关联。
主输出连接集合可以将主放大器级输出间接地耦合至输出导体。所述间接耦合可以经由峰值放大器级输出路由，并且可以包括峰值输出连接集合。这种结构的元件可以替代地表达为经由主输出连接集合的主放大器级输出和峰值放大器级输出之间的直接连接。这种结构可以降低对于由主输出连接集合提供的相移阻抗的要求，并且因此使得能够使用较短的连接，使得主放大器级和峰值放大器级可以位置靠近在一起。
主输出连接集合可以配置为放大器的工作频率下向信号提供90°相移。替代地，主输入连接集合可以配置为提供90°的正奇数整数倍。90°的倍数可以是90°。90°的倍数可以不是0°。降低相移倍数具有在工作频率下增加放大器带宽的效果。
所述电路还可以包括一个或多个输入电容性元件。输入电容性元件可以提供对于放大器级的输入阻抗匹配。输入电容性元件可以配置为将主放大器级输入耦合至主输入导体。输入电容性元件可以配置为将峰值放大器级输入耦合至峰值输入导体。当讨论电容性元件时，短语“将特征A耦合至特征B”可以意味着电容性元件的极板电流耦合至特征A和特征B两者，也就是说所述连接是特征A和B之间的电学连接。
应该理解的是这里所述的电容性元件每一个均包括两个极板。这里，对于电容性元件的连接或耦合的参考可以意味着与电容性元件的第一极板的连接。元件的第一极板可以位于衬底的第一表面上。在这种情况下，放大器级也可以位于衬底的第一表面上。可以在平行平面内找到电容性元件的相应第二极板。平行平面可以是衬底的相对表面。第二电容性元件可以电流耦合至地。第二电容性元件可以经由与衬底背面直接接触的导电板电流耦合至地。
所述电路还可以包括至少一个附加电容性元件。所述至少一个附加电容性元件可以配置为向主放大器级提供电容性耦合。也就是说，附加的电容性元件可以配置为在主放大器级和地之间提供电容性耦合或者提供接地连接。附加的电容性元件可以向由主放大器级产生的互调制产品提供对地的低阻抗路由。所述至少一个附加的电容性元件可以电流耦合至峰值放大器级和输出导体。至少一个附加的电容性元件可以配置为向峰值放大器级和输出导体提供电容性耦合。也就是说，附加的电容性元件可以配置为在峰值放大器级和地之间提供电容性耦合。附加的电容性元件可以配置为在输出导体和地之间提供电容性耦合。按照这种方式，附加的电容性元件可以提供输出阻抗匹配。
所述电路还可以包括附加的端子。所述电路还可以包括附加的接合引线。所述附加的接合引线可以配置为将至少一个附加的电容性元件耦合至附加的端子。所述附加的接合引线可以具有对具有与互调制频率产品相对应频率的信号用作低通滤波器的阻抗。
主放大器级可以包括多个主放大器子级(substage)。峰值放大器级可以包括多个峰值放大器子级。主放大器级子级的每一个可以设置在分离的晶体管管芯上。峰值放大器级的每一个可以设置在分离的晶体管管芯上。多个晶体管的提供允许改进的功率缩放能力。
第一和第二主放大器子级可以与分离的附加电容器元件相关联。第一和第二主放大器子级可以与分离的输入电容性元件相关联。
每一个峰值放大器子级可以与分离的输出电容性元件相关联。每一个主放大器子级可以与分离的输出电容性元件相关联。
所述电路还可以包括输出电容性元件。输出电容性元件可以配置为将输出导体耦合至输出端子。也就是说，输出电容性元件可以配置为在输出导体和地之间提供电容性耦合。输出电容性元件可以配置为在输出端子和地之间提供电容性耦合。输出电容性元件可以配置为将输出导体电流耦合至输出端子。输出电容性元件可以提供放大器和输出负载之间的阻抗匹配，从而改进了电路的性能。
输出端子可以设置在电路的与主输入端子相对的一侧上。输出端子可以设置在电路的与峰值输入端子相对的一侧上。为了便于连接，主输入端子和峰值输入端子可以设置在电路的相同侧上。
除非另有声明，“耦合”可以是电流耦合，也就是说可以是连接。“电流耦合”可以看作是实现电子流的耦合。换句话说，“电流耦合”可以看作是导电耦合。两个元件之间的电流耦合可以由接合引线提供。类似地，这里的术语“相连”可以意味着电流相连。这里的术语“相连”也可以意味着物理相连。
主输入连接集合内的连接沿第二方向的间隔可以与主输出连接集合的连接的间隔相对应。峰值输入连接集合的沿连接的第二方向的间隔可以与峰值输出连接集合的连接的间隔相对应。主输入连接集合的沿连接的第二方向的间隔可以与主放大器级的晶体管的位置相对应。峰值输入连接集合的沿连接的第二方向的间隔可以与峰值放大器级的晶体管的位置相对应。
主放大器级可以位于主输入导体和输出导体之间。峰值放大器级可以位于峰值输入导体和输出导体之间。输出导体可以位于主输入导体和峰值输入导体之间。放大器电路的这些结构可以减小放大器电路占用的面积。
也公开了一种多赫尔蒂放大器，包括：
主放大器级和峰值放大器级；
主输入端子和峰值输入端子，分别耦合至所述主放大器级和所述峰值放大器级；
输出端子；
多个相等长度的导电路径，通过所述主输入端子和所述输出端子之间的主放大器级；以及
多个相等长度的导电路径，通过所述峰值输入端子和所述输出端子之间的峰值放大器级。
等于另一个路径长度的路径长度可以意味着路径长度中的差异导致了采取不同路径的信号之间实质上没有或者足够小的相移。实质上没有相移意味着在沿两个路径传播的信号之间的相移差小于(10，5，1，0.1，0.05或0.01)。对于将要放大的信号的典型频率可以是100、200、500、1000或5000MHz。替代地，如果路径长度的差异小于例如10000、1000、100、10或1nm，路径长度可以等于另一个路径长度。
在一些实施例中，主输入导体和峰值输入导体的阻抗可以设置为增加沿导体传播的信号中的相移，以便错开主放大器级或峰值放大器级内的单独晶体管的功率需求。也就是说，主输入导体和峰值输入导体的特性可以随着相距相关联输入端子的距离而变化。这种特性可以是输入导体的宽度。
附图说明
下面参考附图作为说明性示范实施例详细地描述本发明，其中：
图1说明了多赫尔蒂放大器电路的示意图；
图2说明了根据本发明实施例的电路配置的顶视图；
图3a说明了图2的电路实现方式的示意图；
图3b说明了图2所示电路的侧视图；
图3c说明了图3a中的示意图的侧视图；
图4说明了具有多个主放大器子级和峰值放大器子级的电路；
图5说明了具有输入电容性元件和二次谐波输出端子的电路；
图6说明了具有针对每一个峰值放大器子级的独立输出匹配网络的电路；
图7说明了具有公共输出匹配网络的电路；
图8说明了将每一个子级设置在独立的晶体管管芯上的电路；
图9说明了图8中的那些电路的晶体管管芯表示；以及
图10说明了可以包括本发明实施例的封装设备。
具体实施方式
这里公开了一种设备，所述设备可以提供以下的一个或多个：紧凑的高功率集成多赫尔蒂功率放大器，允许改进的放大RF和信号带宽、保留的相位相干性、容易的功率和频率缩放和减小的尺寸。所述配置可以允许主放大器级和峰值放大器级的单独激励，使其适用于包含数字信号分裂的先进放大器概念。
本发明的实施例涉及一种放大器电路，所述放大器电路包括放大器级内的多个晶体管，其中来自各个晶体管的输出信号进行组合、并且在所述放大器的输出处实质上彼此同相。在一些实施例中，将每一个放大器级内的多个晶体管并联设置、并且设置为在晶体管管芯上或者在多个晶体管管芯上具有线性的空间分布。输入信号可以由几何地设置为与晶体管的线性结构平行的输入导体来提供。晶体管的线性结构的结果是将相对相移引入到馈送至单独晶体管的输入信号，从位于放大器输入的远端开始所述晶体管的相移增加。这种相移是由于信号沿晶体管的线性结构长度的传播花费的时间导致的。然而，当每一个晶体管处理信号所花费的时间实质上相同时，在单独晶体管的输出处保留了这些相对相移。如果沿也与晶体管的线性结构几何地平行的输出导体对来自晶体管的线性结构的输出信号进行组合，那么可以抵消单独晶体管的输出信号的相对相移，从而使得信号恢复彼此同相。这种效应要求将输入信号施加至收集输出信号的晶体管线性结构的相对末端，从而确保了放大器级的输入和输出之间的所有信号路径的总路径长度相同。
在图1中说明了双向多赫尔蒂放大器。双向多赫尔蒂放大器包括两个放大器级1、2，这些放大器级的第一放大器级是峰值放大器1，并且这些放大器级的第二放大器级是主放大器2。峰值放大器1对相移的输入信号进行放大，而主放大器102对未偏移的输入信号进行放大。通过分配器级3将相移引入到相移的输入信号。组合器级4对来自放大器级1、2的输出信号同相地组合，并且向负载5提供输出的已放大信号。相移的峰值信号的使用降低了当接收峰值放大器级别信号时放大器的即时功耗需求。
在同步或异步实现方式中，经典的多赫尔蒂功率放大器(DPA)成为用于基站高效率放大器的当前工业标准。为了进一步改进性能，已经提供了多赫尔蒂放大器的最新实现作为单独的集成电路封装，而不是作为分立部件。然而，随着对于高RF带宽和数据率传输不断增加的需求，迅速地达到了现有技术实现方式的性能的物理限制。
当在限制在几十MHz范围的RF带宽(BW)操作时，分立的DPA高效率地递送。在其他因素中，操作的BW受限于由匹配网络和延长线路引入的附加电学路径的存在的限制，要求所述匹配网络和延长线路以确保信号的相位相干性和放大器的最优功能。将这些部件典型地放置于利用分立晶体管实现的两个放大支路的输出和功率组合器之间。
集成解决方案通过在匹配网络之前对两个放大支路进行组合，部分地克服了性能上的这些限制。集成解决方案的特定实施方式可以要求在低功率级别发生功率组合。为了实现较高的放大器功率输出，可以将多个基本单元(主放大器和峰值功率放大器的集合)并联连接。然而在这种结构中，不能够分离地激励单独对的主功率放大器和峰值功率放大器，因此可能对工作带宽的灵活性进行了折衷。本发明的一些实施例通过允许主放大器级和峰值放大器级的分离激励，解决了这种问题。
当主放大器和峰值放大器共享相同的衬底时，集成DPA也经受了不需要的电学反馈回路，因此使得放大器的性能退化，所述性能包括放大器的增益和稳定性。为了克服这种限制，本发明的实施例允许多个晶体管管芯收纳所述主放大器级和峰值放大器级。
另外，分立和集成的DPA都提供由输入相位和功率分配网络强加的有限工作带宽。实际上。由于这些考虑，在实际应用中集成解决方案通常提供更加有限的工作带宽。本发明通过对放大器级的每一个内的晶体管放大的信号进行同相重新组合、并且通过减小重新组合主信号和峰值信号所必要的相移，允许改进的带宽。
图2说明了根据本发明实施例的多赫尔蒂放大器电路100。多赫尔蒂放大器电路100包主放大器级110和峰值放大器级112。将所述电路100设置在具有第一方向151和第二方向152的平面衬底101上。第一方向151和第二方向152均在衬底101的平面中。第一方向151与第二方向152垂直。可以将第二方向152看作是信号传播通过电路100的输入-输出方向。
两个分离的大LDMOS晶体管管芯可以适用于用作多赫尔蒂放大器电路100的主放大器级110和峰值放大器级112。所述晶体管管芯可以从如图2所示的配置提供200-250W或以上的峰值功率输出。
图2所示的结构可应用于对称配置，其中所述主放大器级110和峰值放大器级112具有相等的总栅极宽度，或者可应用于不对称配置，其中主放大器级110和峰值放大器级112具有不相等的总栅极宽度。主放大器级110和峰值放大器级112可以具有类似的几何尺寸。
多赫尔蒂放大器电路100也包括：主输入端子104、峰值输入端子106和输出端子108。可以将信号施加至主输入端子104和峰值输入端子106。在将信号提供给主输入端子104和峰值输入端子106之前，所述信号可以相对于彼此相移90°(1/4波长)。两个分离的输入端子104、106允许主放大器级110和峰值放大器级112的单独激励。这种结构允许数字受控的输入信号分配，确保了针对较宽带宽的改进性能。
多赫尔蒂放大器电路100也包括沿第一方向151彼此偏移的主输入导体114和峰值输入导体116。该实施例中的主输入导体114和峰值输入导体116每一个均具有“L”形状。主输入导体114和峰值输入导体116每一个均可以看作是具有第一部分114a、116a和第二部分114b、116b。主输入导体114和峰值输入导体116的第一部分114a、116a都沿第一方向151延伸。主输入导体114和峰值输入导体116的第二部分114b、116b都沿第二方向152延伸。主输入导体114的第二部分114b与主放大器级110并排地延伸。峰值输入导体116的第二部分116b与峰值放大器级112并排地延伸。
主输入导体114和峰值输入导体116的第二部分114b、116b每一个均可以看作是具有输入端(在图2的左手侧上)。主输入导体114和峰值输入导体116的第一部分114a、116a在相关联第二部分114b、116b的输入端处与相应的第二部分114b、116b相连。
如下面更加详细地描述，主输入导体114和峰值输入导体116的第一部分114a、116a与主输入端子104、峰值输入端子106相连。这些连接从输入端子104、106向主输入导体114和峰值输入导体116的相应第二部分114b、116b的输入端提供输入信号。在一些其他实施例中，可以省略主输入导体114的第一部分114a和/或峰值输入导体116的第一部分116a。在这些实施例中，主输入导体114和峰值输入导体116的第二部分114b、116b的输入端可以与相关联的输入端子104、106直接相连。
电路100也包含输出导体118，用于接收通过i)峰值放大器112；以及主放大器110的信号。下面提供另外的细节。输出导体118在主放大器级110和峰值放大器级112之间具有沿第一方向151延伸的第一部分118a和沿第二方向152延伸的第二部分118b。输出导体118的第一部分118a的中点耦合至输出导体118的第二部分118b的末端。该示例中的输出导体118形成“T”形形状。
输出端子108耦合至输出导体118的第一部分118a。例如，可以将主输入导体114、峰值输入导体116或输出导体118的任一个或全部实现为电介质衬底101上的金属迹线。在一些其他实施例中，可以将输出导体118的第二部分118b单独地看作输出导体118。
主放大器级110位于主输入导体114的第二部分114b和输出导体118的第二部分118b之间，所述第二部分沿第一方向151彼此偏移。主放大器级110在相对的边缘上具有主放大器级输入120和主放大器级输出124。主放大器级110及其输入120和输出140沿第二方向152延伸。主放大器级输入120面对主输入导体114的第二部分114b并且与其平行。连接122的主输入集合提供多个电流传导路径(在图2中示出了4个)以将主放大器级输入120连接至主输入导体114。电流传导路径允许信号的电流表示沿所述连接流动。可以通过接合引线提供图中所示的各种连接。主放大器级输出124馈送输出导体118的第二部分118b并且与其平行。如下所述，该示例中规定主放大器级输出124经由峰值放大器级112间接耦合至输出导体118。
峰值放大器级112位于峰值输入导体116的第二部分116b和输出导体118的第二部分118b之间，所述第二部分都沿第一方向151彼此偏移。峰值放大器级112具有峰值放大器级输入128和峰值放大器级输出126。峰值放大器级112及其输入128和输出126沿第二方向152延伸。峰值放大器级输入128面对峰值输入导体116的第二部分116b并且与其平行。连接130的峰值输入集合提供多个电流传导路径(图2中示出了4个)，将峰值放大器级输入128连接至峰值输入导体116。
峰值放大器级输出126面对所述输出导体的第二部分并且与其平行。输出导体的第二部分118b在峰值放大器112的峰值放大器级输出126和主放大器110的主放大器级输出124之间。峰值放大器级输出126也与输出导体118b的第二部分平行。
连接132的峰值输出集合提供多个电流传导路径(图2中示出了5个)，以将峰值放大器级输出126连接至输出导体118。
在图2所示的示例中，连接125的主输出集合提供多个电流传导路径(图2中示出了5个)，以将主放大器级输出124直接连接至峰值放大器级输出126。然后，来自主放大器级输出124的信号可以经由连接132的峰值输出集合传递至输出导体118。主放大器级输出124和峰值放大器级输出126之间的直接连接代替与输出导体118的直接连接的优势在于：可以在主放大器级输出124和峰值放大器级输出126之间仍然提供所要求的90°相移的同时，将主放大器级110和峰值放大器级112放置得靠近在一起。在该示例中，主放大器级110和峰值放大器级112的输出信号在峰值放大器级输出126处进行组合。实际上由于这种设计，因为可以将放大器级110、112放置得如此靠近在一起，连接125的主输出集合可以配置为在放大器的工作频率下提供90°相移，而不是长连接所要求的90°的奇数整数倍(例如，如果不可以实现90°相移，可能要求270°或540°相移)。减小由放大器100引入的相移可以允许增加带宽。因此，通过直接在晶体管管芯上将来自主放大器级110和峰值放大器级112的信号进行组合，图2所示的结构提供实质上更宽的工作带宽。
替代地，连接125的主输出集合可以将主放大器级输出124直接连接至输出导体118。
主放大器级110和峰值放大器级112每一个均包括多个基本单元(晶体管)。所述晶体管可以设置为线性且功能并联。晶体管可以是场效应晶体管。这些晶体管每一个均具有共同形成峰值放大器级输入120和主放大器级输入128的漏极以及共同形成峰值放大器级输出124和主放大器级输出126的栅极。
单独的晶体管可以排列为沿第二方向152平行。这种排列的结果是由于沿相应的主输入导体114或峰值输入导体116的第二部分的长度的信号传播中的延迟，将相对相移引入到馈送至更加远离主输入端子104或峰值输入端子106的晶体管的信号。类似地，沿峰值放大器级输出126的长度对单独晶体管的输出信号进行组合，以确保所有放大的信号的同相组合，从而保留了输出信号相干性。也就是说，应该理解的是在图2所示的示例中，在峰值放大器级输出126处将来自主放大器级110和峰值放大器级112的输出信号彼此同相地组合。
连接132的峰值输出集合将主放大器级输出124以及峰值放大器级输出126耦合至输出导体118。替代地，可以将峰值放大器级输出126看作是包括输出导体118，在这种情况下不要求连接132的峰值输出集合。在这种替代方式中，输出端子可以直接与峰值放大器级输出的末端(在图2实施例中的右手一侧上)相连。
在图2所示的实施例中，其中连接125的主输出接合集合将主放大器级输出124直接耦合至峰值放大器级输出126，在主输入端子104和主放大器级输入122之间引入的相移应该等于在峰值放大器级输入端子106和峰值放大器级输入128之间引入的相移，以确保在峰值放大器级输出126处将信号彼此同相地进行组合。然而，对于电路100的正确运行，在相应放大器级(可以认为所述放大器级包括输入端子饿相关联的放大器级输入之间的所有连接和导体)的输入侧引入的相位延迟的绝对值可能不重要；所述相位延迟的绝对值只需要对于两个级相同即可。在许多应用中，为了简化电路设计，由连接122的主输入集合和连接130的峰值输入集合产生的相位延迟可以彼此相等。也就是说，用于实现连接的接合引线的个数对于连接122、130的主输入集合和峰值输入集合可以是相同的。
图3a示出了图2所示的电路100的实现方式的示意图。在图3中使用与图2中相同的参考数字。
电路100位于包括电介质衬底182的平面衬底101上。例如，电介质衬底182可以包括硅或薄层。绝缘体环184在电介质衬底182周围延伸。绝缘体环184可以是陶瓷。将电介质衬底182和绝缘体环184设置在导体层186的顶部上。导体层186可以包括金属。电介质衬底182与导体层186直接接触。因此，电介质衬底的相对面上的电容性元件与导体层186接触。导体层186可以延伸以形成凸缘(flange)，所述凸缘可以用于将导体层接地、并且用于将电路与外部装置或板相连。
图3a的实施例与图2所示实施例的区别在于示出了桥型导体180。桥型导体180沿第二方向152延伸，并且位于主放大器级110和峰值放大器级112之间。
连接125的主输出集合需要是特定的长度，以便提供导致90°相移的阻抗。然而，这使得应用中必要的引线长度导致接合引线如此之长，使得它们变得缠绕在一起或者要求附加的支撑。桥型导体180可以辅助设置适当长的连接125的主输出接合集合。
在图3a中，连接125的主输出集合包括第一部分125a和第二部分125b。第一部分125a将主放大器级输出124连接至桥型导体180。第二部分125b将桥型导体180连接至峰值输出级126。
该示例中的输出导体118形成了“L”形状。应该理解的是输出导体118可以采取多种形状。然而，输出导体118必须至少沿第二方向152延伸。
图3b示出了图2所示电路100的截面。从图3b中可以看出，通过接合引线的回路提供了连接122的主输入集合、连接125的主输出集合、连接130的峰值输入集合、连接132的峰值输出集合。接合引线的每一个回路具有特定阻抗。接合引线的集合的阻抗依赖于所述集合内的连接的个数、连接的高度、厚度、制造连接的材料以及外部环境条件。并联地增加附加接合引线增加了连接集合的功率输运能力。然而，这种添加也整体上减小了连接的接合的特定阻抗。接合引线阻抗的减小以及因此它们引入的信号传播延迟(相移)可以通过改变接合引线的长度和高度来补偿。
图3b所示的结构通过改变连接122、125、130、132的长度(从而调节回路的高度)和/或如果需要改变主放大器级110和峰值放大器级112的晶体管管芯之间的距离，允许电路设计者容易地调节或优化在不同射频工作频带使用的电路。如果要求连接125的主输出集合的长度令人惊讶地长以便提供必要的相移，可以使用中间支撑(未示出)。具体地，可以通过上面具有接合引线连接的电介质衬底上的金属条带提供中间支撑。替代地，除了接合引线连接之外可以使用MOS电容器的计算值以便修改电感，在这种情况下可以减小所要求的连接125的主输出集合的物理长度。
实际上，漏极侧电流可以大于栅极侧电流，因此可以在级输出124、126处比在级输入120、128处使用更多的接合引线，以便输出这种附加的电流。
图3c说明了图3a中的示意图的侧视图。图3c的示意图与图3d所示的电路横截面实质上相同。然而，桥型连接器180的结构的侧视图(如上参考图3a所述)在图3c中是可见的。
应该理解的是可以将图2和图3中所示特征的一个或多个看作是可选的，因为仍然没有它们也可以实现这里公开的优点的一个或多个。
图4说明了根据本发明另一个实施例的电路400。在图之间存在公共特征时将使用对应的参考数字。对于大多数部分，将不会针对后续附图分离地讨论实质上相同的特征。
图4说明了一个示例，其中在保留输出相位相干性的同时可以容易地将电路400的功率输出能力按比例增加。在图4中，通过将两个或更多个放大器子级并联连接来实现功率缩放。放大器子级可以是与图3a所示的放大器级110、112类似的晶体管管芯。在将多个晶体管管芯用于每一个放大器级的情况下，可以将所述放大器级看作包括多个放大器子级。
在图4中，主放大器级包括沿第二方向452彼此偏移的第一主放大器子级410a和第二主放大器子级410b。峰值放大器级包括沿第二方向452彼此偏移的第一峰值放大器子级412a和第二峰值放大器子级412b。
除了增加晶体管的个数以便增加放大器电路400的功率输出能力之外或者替代地，可以增加晶体管管芯的栅极宽度。
图5说明了根据本发明另一个实施例的电路500，所述电路包括主预匹配网络540和峰值预匹配网络542。可以通过针对单独晶体管管芯的一个或多个或者全部提供输入预匹配网络来扩展多赫尔蒂放大器电路的基本功能。这可以通过减小输入失配来改进功率性能。
主预匹配网络540包括MOS电容器元件544、546以及连接522的主输入集合。主电容器元件544、546都沿第二方向552延伸，并且沿第二方向552彼此偏移。主电容器元件544、546位于主输入导体514和主放大器级输入520之间。主电容器元件544、546每一个均从主输入导体514和主放大器级输入520沿第一方向551偏移。主电容器元件544、546的相应第一极板耦合至主输入导体514和主放大器级输入520两者。主电容器元件544、546的相应第二极板(图5不可见)配置为耦合至地。主电容器元件544、546也通过连接522的主输入集合电流耦合至主输入导体514和主放大器级输入520两者。应该理解的是作为替代方式，可以通过连续的主输入电容器元件来提供主电容器元件544、546。
峰值预匹配网络542包括MOS电容器元件548、550和连接530的峰值输入集合。峰值电容器元件548、550两者都沿第二方向552延伸，并且沿第二方向552彼此偏移。峰值电容器元件548、558位于峰值输入导体516和峰值放大器级输入528之间。峰值电容器元件548、550每一个均从峰值输入导体516和峰值放大器级输入528沿第一方向551偏移。峰值电容器元件548、550耦合至峰值输入导体516和峰值放大器级输入528两者。峰值电容器元件548、550的相应第一极板也通过连接530的峰值输入集合电流耦合至峰值输入导体516和峰值放大器级输入528两者。峰值电容器元件548、550的相应第二极板(图5中不可见)配置为耦合至地。应该理解的是作为替代，可以通过连续的峰值输入电容器元件提供分离的峰值电容器元件544、546。
图5所示的实施例也包括位于主放大器级输出524和输出导体518之间的第一和第二附加电容器元件553、554。附加电容器元件553、554可以用作附加端子560的阻抗路径的一部分。这种结构允许对于由主放大器级产生的不需要的互调制信号的接地路由。
第一和第二附加电容器元件553、554从主放大器级输出524和输出导体518沿第一方向551偏移。第一附加电容器元件553和第二附加电容器元件554耦合至主放大器级输出524。第一附加电容器元件553和第二附加电容器元件554的相应第一极板通过第一附加元件连接556电流耦合至主放大器级输出524，通过接合引线或引线提供所述第一附加元件连接。峰值电容器元件548、550的相应第二极板(图5中不可见)配置为耦合至地。第一附加元件连接556的电感可以配置为向一些相对低频率的信号提供非常低的阻抗。由接合引线或引线提供的第三附加元件连接558将第一附加电容器元件553耦合至附加端子560。
由并联谐振(或储能)电路提供谐振频率，其中主放大器级的漏极-源极电容与第一附加元件连接556和第一附加电容器元件553的串联组合并联连接。可以将谐振频率选择为在多赫尔蒂放大器电路500的工作频带之外。优选地，所述谐振频率应该是比工作频带小200-300MHz或以上，以便避免干扰放大器的操作。
第一附加电容器元件553的一个端子连接至地，并且第二端子经由附加元件连接558连接至附加端子560。也可以将高电容的电容器设置在图5所示电路的外部，并且连接在附加端子560和地之间。这种配置可以为由功率放大器(PA)产生的二阶互调制产品的低阻抗路由。这种配置也改进了PA对信号进行放大的能量，同时将添加至信号的失真电平最小化，并且允许在较宽的调制带宽发生放大。如果由第一和第二附加电容器元件553、554提供的电容足够大，使得可以通过自己从主放大器级输出524到地的二阶产品提供低阻抗路由，外部电容器和附加端子560可能不是必要的。
第一附加电容器元件553和第二附加电容器元件554沿第二方向552彼此偏移。第一附加电容性元件553和第二附加电容器元件554通过第三附加元件连接562彼此电流耦合，所述第三附加元件连接562由接合引线或引线提供。应该理解的是作为替代，分离的峰值电容器元件544、546可以由连续的峰值输入电容器元件提供。
图6说明了根据本发明实施例的电路600，具有针对分离的子级610a、610b、612a、612b的单独或分离的第一和第二输出匹配网络670a、670b，以改进与输出端子耦合的外部负载的分界面(阻抗匹配)。改进输出阻抗匹配的结果是更有效的功率传递。
第一和第二匹配网络670a、670b每一个均包括MOS电容器元件672、674以及连接632的峰值输出集合的子级。每一个峰值放大器子级612a、612b具有与其相关联的自己的匹配网络670a、670b(每一个均包括输出电容性元件672、674)。也就是说，第一峰值放大器子级612a与输出电容性元件672的第一极板电流耦合，而第二峰值放大器子级612b与输出电容性元件674的第一极板电流耦合。输出电容性元件672、674的相应第二极板(图6中不可见)配置为耦合接地。
输出电容性元件672、674都沿第二方向652延伸，并且沿第二方向652彼此偏移。输出电容性元件672、674位于输出导体618和峰值放大器级输出626之间，并且沿第一方向651与输出导体618和峰值放大器级输出626偏移。输出电容性元件672、674耦合至输出导体618和峰值放大器级输出626。输出电容性元件672、674也通过连接632的峰值输出集合电流地耦合至输出导体618和峰值放大器级输出626。应该理解的是作为替代，分离的输出电容性元件644、646可以通过练习的输出输入电容器元件来提供。
图7说明了根据本发明实施例的电路700，具有用于第一和第二主放大器子级710a、710b以及第一和第二峰值放大器子级712a、712b的公共输出匹配网络780。改进输出阻抗匹配的结果是更有效的功率传递。
公共输出匹配网络780包括输出导体的第一部分718a、输出电容性元件782、连接784的输出集合以及输出端子708。
输出导体718a的第一部分沿第一方向751延伸、并且耦合至沿第二方向752延伸的输出导体718的第二部分718b。输出端子708也可以看作是沿第一方向751延伸。输出电容性元件782沿第一方向751延伸，并且位于输出导体718a的第一部分和输出端子708之间。输出电容性元件782的第一极板耦合输出导体的第一部分718a和输出端子708。输出电容性元件782的第二极板(图7中不可见)配置为耦合至地。连接784的输出集合提供了输出导体的第一部分718a和输出电容性元件782的第一极板之间、以及输出电容性元件782的第一极板和输出端子708之间的电流耦合。
在图6和图7的实施例中，将输出匹配网络670、780定位于来自峰值放大器级输出626、726处输出的峰值放大器级和主放大器级的信号组合之后改进了多赫尔蒂放大器电路600、700的工作带宽，并且减小了对于输出端子608、708处的负载阻抗匹配的要求。
图8示出了本发明的实施例，其中可以将与放大器子级810a、810b、812a、812b的每一个相关联的无源部件集成到相应的晶体管管芯811a、811b、813a、813b上。每一个晶体管管芯811a、811b、813a、813b包括：放大器子级810a、810b、812a、812b，其中所述放大器子级包括子级输入和子级输出；以及输入电容性元件。将参考图9进一步详细地讨论代表性子级的晶体管管芯的布局。
图9的代表性子级910a中所示的部件可以涉及参考前述图中的许多不同部件。例如，应该理解的是图9的子级910a可以涉及图8的主子级810a、810b或者峰值子级812a、812b。
图9的实施例说明了都沿第二方向延伸、并且沿第一方向951彼此分离的输入导体914和输出导体918。晶体管管芯911a处于输入导体914和输出导体918之间。附加晶体管管芯911b处于邻近于晶体管管芯911a，也就是说沿第二方向952与晶体管管芯911a偏移。
晶体管管芯911a包括：放大器子级910，具有子级输入和子级输出；输入电容性元件944；第一和第二电容性输出元件952a、952b；以及集成电感器922b。电容性元件944位于晶体管管芯911a上以便面对输入导体914。输入连接集合的接合引线922a将输入导体914电流耦合至输入电容性元件944的第一极板。输入电容性元件944的第二极板(图9中不可见)配置为耦合至地。输入连接集合也包括芯片上的集成电感器922b，或者替代地将输入电容性元件944的第一极板电流耦合至子级输入的接合引线。电容性连接集合的接合引线956a、956b将子级输出耦合至第一和第二电容性输出元件952a、952b。子级输出面对输出集电极918，并且通过连接925的输出集合(经由图9未示出的部件)耦合至输出集电极918。
由接合引线提供的附加元件连接962将晶体管管芯911a的第二电容性输出元件952b的第一极板与耦合至附加晶体管管芯911b的第一电容性输出元件。第二电容性输出元件952b的第二极板(图9中不可见)配置为耦合至地。
图10说明了可以包括本发明实施例的已封装设备。图10的平面衬底包括金属并且由金属凸缘1001包围。平面衬底和金属凸缘可以是单片构造。各宗电容器元件的第二电容性极板可以与所述平面衬底直接物理和电学接触。金属凸缘1001可以用作接地端子，从而实现电容性元件的相应第二极板和地之间的连接。
可以将晶体管管芯、电容器元件和电介质衬底1003装配到金属凸缘1001上。

Claims (15)

1.一种集成多赫尔蒂放大器电路(100)，包括：
主输入端子(104)、峰值输入端子(106)和输出端子(108)；
沿第一方向(151)彼此偏移的主输入导体(114)和峰值输入导体(116)，其中所述主输入导体(104)和所述峰值输入导体(106)都沿与第一方向(151)垂直的第二方向(152)延伸，并且其中所述主输入导体(114)的输入端耦合至所述主输入端子(104)，并且所述峰值输入导体(116)的输入端耦合至所述峰值输入端子(106)；
沿第二方向(152)延伸的输出导体(118)，其中所述输出导体(118)的输出端耦合至所述输出端子(108)；
主放大器级(110)，所述主放大器级沿第二方向(152)延伸并且具有主放大器级输入(120)和主放大器级输出(124)；
峰值放大器级(112)，所述峰值放大器级沿第二方向(152)延伸并且具有峰值放大器级输入(126)和峰值放大器级输出(128)；
主输入连接集合(122)，配置为将所述主放大器级输入(120)耦合至所述主输入导体(114)；
主输出连接集合(125)，配置为将所述主放大器级输出(124)耦合至所述输出导体(118)；
峰值输入连接集合(130)，配置为将所述峰值放大器级输入(128)耦合至所述峰值输入导体(116)；以及
峰值输出连接集合(132)，配置为将所述峰值放大器级输出(126)耦合至所述输出导体(118)。
2.根据权利要求1所述的电路(100)，其中所述主放大器级(110)包括多个主晶体管，所述主晶体管沿第二方向(152)间隔开，并且所述峰值放大器级(112)包括多个峰值晶体管，所述多个峰值晶体管沿第二方向(152)间隔开，其中所述主放大器级输入(120)包括相应主晶体管的栅极端子，以及所述主放大器级输出(124)包括相应主晶体管的漏极端子，并且所述峰值放大器级输入(128)包括相应峰值晶体管的栅极端子，以及所述峰值放大器级输出(126)包括相应峰值晶体管的漏极端子。
3.根据权利要求1或2所述的电路(100)，其中所述放大器电路(100)具有沿第二方向(152)偏移的输入侧和相对的输出侧，其中所述峰值输入导体(116)的输入端和所述主输入导体(114)的输入端都更靠近输入侧而不是输出侧，并且所述输出导体(118)的输出端更靠近输出侧而不是输入侧。
4.根据任一前述权利要求所述的电路(100)，其中所述主放大器级输入和主放大器级输出(120，124)在所述主放大器级(110)的相对边缘上，并且沿第二方向(152)延伸，并且其中所述峰值放大器级输入和峰值放大器级输出(126，128)在所述峰值放大器级(112)的相对边缘上，并且沿第二方向(152)延伸。
5.根据任一前述权利要求所述的电路(100)，其中所述主输入连接集合(122)、主输出连接集合(125)、峰值输入连接集合(130)和峰值输出连接集合(132)内的连接沿第二方向(152)间隔开。
6.根据任一前述权利要求所述的电路(100)，其中所述主输出连接集合(125)经由峰值放大器级输出(126)和峰值输出连接集合(132)将所述主放大器级输出(124)间接地耦合至所述输出导体(118)。
7.根据权利要求6所述的电路(100)，其中所述连接(125)的主输出集合配置为在所述放大器的工作频率处向信号提供90°相移。
8.根据任一前述权利要求所述的电路(500)，还包括一个或多个输入电容性元件(544，546，548，550)，所述输入电容性元件配置为将所述主放大器级输入(520)耦合至所述主输入导体(514)和/或将所述峰值放大器级输入(528)耦合至所述峰值输入导体(516)。
9.根据任一前述权利要求所述的电路(500；600)，还包括至少一个附加电容性元件(553，554；672，674)，所述至少一个附加电容性元件配置为向所述主放大器级和/或峰值放大器级提供电容性耦合。
10.根据权利要求9所述的电路(500)，还包括附加的端子(560)，其中附加的接合引线(558)将所述至少一个附加的电容性元件(553)耦合至所述附加的端子(560)。
11.根据任一前述权利要求所述的电路(400)，其中所述主放大器级(410)包括多个主放大器子级(410a，410b)，并且/或者所述峰值放大器级(412)包括多个峰值放大器子级(412a，412b)，其中每一个子级(410a，410b，412a，412b)设置在分离的晶体管管芯上。
12.根据权利要求11所述的电路(500)，其中所述第一和第二主放大器子级与分离的附加电容器元件(553，554)和/或分离的输入电容性元件(544，546，548，550)相关联。
13.根据权利要求11或12所述的电路(600)，其中每一个峰值放大器子级(612a，612b)与分离的输出电容性元件(672，674)相关联。
14.根据任一前述权利要求所述的电路(700)，包括输出电容性元件(782)，所述输出电容性元件配置为电流耦合在所述输出导体(718a)和所述输出端子(708)之间。
15.根据任一前述权利要求所述的电路(100)，其中将所述输出端子(108)设置在所述电路(100)的与所述主输入端子(104)和所述峰值输入端子(106)相对的一侧上。
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