JP2013232536A - 可変容量デバイス及びその駆動方法 - Google Patents

Abstract

【課題】耐電力を向上させる。
【解決手段】実施形態による可変容量デバイスは、第１のＭＥＭＳ可変容量素子１０ａと、第１のＭＥＭＳ可変容量素子の一端と直列に接続された一端を有する第２のＭＥＭＳ可変容量素子１０ｂと、を具備し、ダウンステート時において、第１のＭＥＭＳ可変容量素子の第１の容量値は、第２のＭＥＭＳ可変容量素子の第２の容量値と異なる。
【選択図】図５

Description

本発明の実施形態は、ＭＥＭＳ（Micro-Electro-Mechanical Systems）可変容量素子を有する可変容量デバイス及びその駆動方法に関する。

ＭＥＭＳを可変容量素子に適用したデバイス（以下、ＭＥＭＳ可変容量デバイスと称す）は、低い損失、高いアイソレーション、高い線形性を実現できることから、次世代携帯端末のマルチバンド・マルチモード化を実現するキーデバイスとして期待されている。

ＭＥＭＳ可変容量デバイスが、例えば、ＧＳＭ（登録商標）（Global System for Mobile communications）規格の無線システムに適用される場合、そのＭＥＭＳ可変容量デバイスは、３５ｄＢｍ程度のＲＦ（Radio frequency）パワーが印加されている状態で、スイッチングすることが要求される。つまり、高いＲＦパワーが印加されている状態で、ＭＥＭＳ可変容量デバイスを構成する上部電極が下部電極側に下がった状態（ダウンステート：ダウンステート）から、上部電極を下部電極側から上方へ引き上げた状態（アップステート：アップステート）に戻すことが要求される。このようなＲＦパワーが印加されている状態におけるスイッチング動作は、ホットスイッチングと呼ばれる。

以上のように、ＭＥＭＳ可変容量デバイスにおけるホットスイッチング動作では、高いＲＦパワーが印加された状態で、ＭＥＭＳ可変容量デバイスの容量値を可変できるようにし、耐電力を向上させることが望まれている。

特開２０１１−６６１５６号公報

耐電力を向上させることが可能な可変容量デバイス及びその駆動方法を提供する。

実施形態による可変容量デバイスは、第１のＭＥＭＳ可変容量素子と、前記第１のＭＥＭＳ可変容量素子の一端と直列に接続された一端を有する第２のＭＥＭＳ可変容量素子と、を具備し、ダウンステート時において、前記第１のＭＥＭＳ可変容量素子の第１の容量値は、前記第２のＭＥＭＳ可変容量素子の第２の容量値と異なる。

第１の実施形態に係るＭＥＭＳ可変容量デバイスを示す等価回路図。 第１の実施形態に係るＭＥＭＳ可変容量デバイスを示す平面図及び断面図。 第１の実施形態に関するＭＥＭＳ可変容量素子のプルイン及びプルアウトについて説明するための図。 第１の実施形態に関するＭＥＭＳ可変容量素子の容量値と電位差の関係を説明するための図。 第１の実施形態に係るＭＥＭＳ可変容量デバイスの駆動状態を示す平面図及び断面図。 第１の実施形態に係るＭＥＭＳ可変容量素子の上部電極及び下部電極間の距離ｇと電位差ΔＶ１、ΔＶ２との関係を示す図。 第２の実施形態に係るＭＥＭＳ可変容量デバイスを示す平面図及び断面図。 第２の実施形態に係るＭＥＭＳ可変容量デバイスの駆動方法を説明するための図。 第３の実施形態に係るＭＥＭＳ可変容量デバイスを示す等価回路図。 第３の実施形態に係るＭＥＭＳ可変容量デバイスの構造例１を示す概略的な断面図。 第３の実施形態に係るＭＥＭＳ可変容量デバイスの構造例２を示す概略的な断面図。 第４の実施形態に係るＭＥＭＳ可変容量デバイスを示す等価回路図。 第４の実施形態に係る他のＭＥＭＳ可変容量デバイスを示す等価回路図。 第５の実施形態に係るＭＥＭＳ可変容量デバイスを示す等価回路図。 第５の実施形態に係るＭＥＭＳ可変容量デバイスのバイアス方法１を示す図。 第５の実施形態に係るＭＥＭＳ可変容量デバイスのバイアス方法２を示す図。 第６の実施形態に係る複数のＭＥＭＳ可変容量デバイスを有する容量バンクを示す等価回路図。 第７の実施形態に係るＭＥＭＳ可変容量デバイスを示す平面図及び断面図。

以下、実施の形態について、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

［１］第１の実施形態
［１−１］構成
図１を用いて、第１の実施形態に係るＭＥＭＳ可変容量デバイスの概略的な構成について説明する。

図１に示すように、第１の実施形態のＭＥＭＳ可変容量デバイス１００は、２つのＭＥＭＳ可変容量素子１０ａ、１０ｂを有している。第１の可変容量素子１０ａと第２の可変容量素子１０ｂとは、互いに直列に接続されている。第１及び第２の可変容量素子１０ａ、１０ｂがダウンステートにおいて、第１の可変容量素子１０ａの容量値Ｃ１と第２の可変容量素子１０ｂの容量値Ｃ２とは、互いに異なっている。

ＭＥＭＳ可変容量デバイス１００の端子Ｎ１、Ｎ２間の電位差がΔＶの場合、第１の可変容量素子１０ａに加わる電位差はΔＶ１（ＣＶ／Ｃ１）となり、第２の可変容量素子１０ｂに加わる電位差はΔＶ２（ＣＶ／Ｃ２）となる。ここで、Ｃは、端子Ｎ１、Ｎ２間の容量値Ｃ１と容量値Ｃ２の合成容量値である。

第１の実施形態では、第１の可変容量素子１０ａの容量値Ｃ１は、第２の可変容量素子１０ｂの容量値Ｃ２よりも大きく設定されている。このため、端子Ｎ１、Ｎ２間に電位差ΔＶが印加されているとき、第１の可変容量素子１０ａに加わる電位差ΔＶ１は、第２の可変容量素子１０ｂに加わる電位差ΔＶ２よりも小さくなる。これにより、第１及び第２の可変容量素子１０ａ、１０ｂを共にダウンステートからアップステートに駆動させる場合、第１の可変容量素子１０ａが、第２の可変容量素子１０ｂよりも先にプルアウトする。

［１−２］構造
図２（ａ）及び（ｂ）を用いて、第１の実施形態に係るＭＥＭＳ可変容量デバイスの構造について説明する。尚、図２（ｂ）は、図２（ａ）のＩＩＢ−ＩＩＢ線に沿った断面図である。

図２（ａ）及び（ｂ）に示すように、本実施形態に係るＭＥＭＳ可変容量デバイス１００は、基板１上に、直列接続された２つの可変容量素子１０ａ、１０ｂを有している。第１の可変容量素子１０ａは、下部電極１１ａと上部電極１３とを含んで構成されている。第２の可変容量素子１０ｂは、下部電極１１ｂと上部電極１３とを含んで構成されている。

第１及び第２の可変容量素子１０ａ、１０ｂがダウンステートのとき、第１の可変容量素子１０ａの容量値Ｃ１は、第２の可変容量素子１０ｂの容量値Ｃ２よりも大きく設定されている。つまり、上部電極１３と下部電極１１ａとのオーバーラップ面積は、上部電極１３と下部電極１１ｂとのオーバーラップ面積よりも大きくなっている。尚、容量値Ｃ１、Ｃ２に不均一性を持たせる方法は、上部電極１３及び下部電極１１ａ、１１ｂ間のオーバーラップ面積を変える方法に限定されず、例えば、絶縁膜１２ａ、１２ｂの厚さ、第１及び第２の可変容量素子１０ａ、１０ｂの誘電率等を変える方法でもよい。

基板１は、例えば、ガラス等の絶縁性基板、シリコン基板上に設けられた層間絶縁膜である。基板１がシリコン基板上の層間絶縁膜である場合、シリコン基板の表面には、トランジスタ等の素子が設けられてもよい。それらの素子は、ロジック回路や記憶回路を構成する。層間絶縁膜は、それらの回路を覆うように、シリコン基板上に設けられる。すなわち、ＭＥＭＳ可変容量デバイス１００は、例えば、シリコン基板上の回路の上方に設けられる。

尚、例えば、オシレータのようなノイズの発生源になる回路は、ＭＥＭＳ可変容量デバイス１００の下方に、配置しないことが望ましい。また、層間絶縁膜内にシールドメタルを設けることにより、下層の回路からのノイズがＭＥＭＳ可変容量デバイス１００に伝播するのを抑制してもよい。また、シリコン基板上の層間絶縁膜は、その寄生容量を小さくするため、誘電率の低い材料が用いられることが望ましい。例えば、層間絶縁膜として、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）が用いられる。また、寄生容量を小さくするために、層間絶縁膜の膜厚は厚いことが望ましい。

下部電極１１ａ、１１ｂは、互いに電気的に絶縁して基板１上に配置される。下部電極１１ａ、１１ｂは、例えば、四角形の平面形状を有している。例えば、下部電極１１ａはシグナル電極として機能し、下部電極１１ｂはグランド電極として機能する。

下部電極１１ａ、１１ｂ上には、絶縁膜１２ａ、１２ｂがそれぞれ形成されている。絶縁膜１２ａ、１２ｂは、互いに同じ膜厚でもよいし、異なる膜厚でもよい。

上部電極１３は、下部電極１１ａ、１１ｂの上方に配置され、下部電極１１ａ、１１ｂと対向する。上部電極１３は、例えば、四角形状の平面形状を有し、Ｘ方向に延在している。上部電極１３は、可動式であり、基板１の表面に対して上下方向（垂直方向）に動く。すなわち、上部電極１３と下部電極１１ａ、１１ｂとの間の距離が変化し、この変化に伴い、可変容量素子１０ａ、１０ｂの容量値Ｃ１、Ｃ２が変化する。尚、上部電極１３は、その上面からその底面に向かって貫通する開口部（貫通孔）を有してもよい。上部電極１３及び下部電極１１ａ、１１ｂの平面形状は、円形や楕円形等の種々の形状に変形してもよい。

上部電極１３の一辺には、バイアス線１４の一端が接続されている。このバイアス線１４の一端は、上部電極１３上に設けられている。バイアス線１４と上部電極１３との接合部は、積層構造になっている。バイアス線１４は、例えば、メアンダ状の平面形状を有している。尚、バイアス線１４は、上部電極１３と一体として形成されてもよい。

四角形状の上部電極１３の四隅には、４つのばね構造部１６の一端がそれぞれ接続されている。このばね構造部１６の一端は、上部電極１３上に設けられている。ばね構造部１６と上部電極１３との接合部は、積層構造になっている。ばね構造部１６は、例えば、メアンダ状の平面形状を有している。

バイアス線１４の他端は、アンカー部１５に接続され、ばね構造部１６の他端は、アンカー部１７に接続されている。アンカー部１５、１７は、基板１上に設けられ、例えば上部電極１３と同一配線レベルに形成されている。

上部電極１３は、バイアス線１４及びアンカー部１５を介して、電位（電圧）が供給される。上部電極１３は、ばね構造部１６及びアンカー部１７によって、中空に支持されている。つまり、下部電極１１ａ、１１ｂと上部電極１３との間には、空隙（キャビティ）が設けられている。

下部電極１１ａ、１１ｂ及び上部電極１３は、駆動回路（図示せず）に電気的に接続されている。上部電極１３は、駆動回路により、バイアス線１４を介して駆動電圧が印加される。尚、上部電極１３及び下部電極１１ａ、１１ｂへの駆動電圧は、抵抗素子（図示せず）を介して印加してもよい。これにより、高周波（ＲＦ）信号は、バイアス線１４の経路にリークしない。

下部電極１１ａ、１１ｂ及び上部電極１３は、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）、金（Ａｕ）又は白金（Ｐｔ）等の金属、これらの金属のいずれか１つを含む合金が用いられる。

バイアス線１４は、例えば、導電体材料で構成される。バイアス線１４は、上部電極１３又は下部電極１１ａ、１１ｂと同じ材料が用いられてもよい。

ばね構造部１６は、絶縁体材料、半導体材料、導電体材料のいずれで構成されてもよい。ここで、絶縁体材料としては、例えば、酸化シリコン、窒化シリコンが挙げられる。半導体材料としては、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）、シリコン（Ｓｉ）及びシリコンゲルマニウム（ＳｉＧｅ）が挙げられる。導電体材料としては、例えば、タングステン（Ｗ）、モリブデン（Ｍｏ）、アルミニウム−チタニウム（ＡｌＴｉ）合金が挙げられる。ばね構造部１６は、バイアス線１４と異なる材料で構成されてもよい。

アンカー部１５、１７は、例えば、導電体材料で構成される。アンカー部１５、１７は、下部電極１１ａ、１１ｂ、上部電極１３、バイアス線１４、ばね構造部１６のいずれかと同じ材料で構成されてもよいし、異なる材料で構成されてもよい。アンカー部１５、１７は、互いに同じ材料で構成されてもよいし、互いに異なる材料で構成されてもよい。

尚、ばね構造部１６に用いられる材料は、例えば、脆性材料であることが望ましく、バイアス線１４に用いられる材料は、例えば、延性材料であることが望ましい。但し、ばね構造部１６に、脆性材料以外の材料が用いられてもよいし、バイアス線１４と同じ材料が用いられてもよい。

ここで、脆性材料とは、その材料からなる部材に応力を与えて破壊する場合に、その部材が塑性変化（形状の変化）をほとんど生じないで破壊される材料のことをいう。延性材料とは、その材料からなる部材に応力を与えて破壊する場合に、その部材が大きな塑性変化（延び）を生じてから破壊される材料のことをいう。一般に、脆性材料を用いた部材を破壊するのに要するエネルギー（応力）は、延性材料を用いた部材を破壊するのに要するエネルギーより小さい。つまり、脆性材料を用いた部材は、延性材料を用いた部材より、破壊されやすい。

脆性材料を用いたばね構造部１６のばね定数ｋ２は、例えば、ばね構造部１６の線幅、ばね構造部１６の膜厚、及びばね構造部１６の湾曲部（フレクチャー（Flexure））を適宜設定することによって、延性材料を用いたバイアス線１４のばね定数ｋ１よりも大きくされる。

本実施形態のように、延性材料のバイアス線１４及び脆性材料のばね構造部１６が上部電極２に接続されている場合、上部電極１３が上方に引き上げられた状態（アップステート）における上部電極１３及び下部電極１１ａ、１１ｂ間の間隔は、脆性材料を用いたばね構造部１６のばね定数ｋ２によって、実質的に決定される。

上記のように、脆性材料を用いたばね構造部１６は、クリープ現象が起こりにくい。そのため、ＭＥＭＳ可変容量デバイス１００の駆動を複数回繰り返しても、アップステート時における上部電極１３及び下部電極１１ａ、１１ｂ間の間隔の変動は、少ない。尚、クリープ現象とは、経年変化が増大する現象、又は、ある部材に応力が与えられたときに、部材の歪み（形状の変化）が増大する現象のことである。

延性材料を用いたバイアス線１４は、複数回の駆動によって、クリープ現象が生じる場合がある。しかし、バイアス線１４のばね定数ｋ１は、脆性材料を用いたばね構造部１６のばね係数ｋ２に比較して小さく設定されている。よって、アップステート時における上部電極１３及び下部電極１１ａ、１１ｂ間の間隔に、延性材料を用いたバイアス線１４の形状の変化（たわみ）が、大きな影響を与えることはない。

このように、延性材料を用いたばね構造（バイアス線１４）と脆性材料を用いたばね構造（ばね構造部１６）をＭＥＭＳ可変容量デバイス１００に適用することによって、損失が低いという利点を保持しつつ、クリープ現象による特性劣化の小さいＭＥＭＳ可変容量デバイス（ＭＥＭＳ可変容量デバイス）１００を提供できる。

本実施形態のＭＥＭＳ可変容量デバイス１００では、駆動式の上部電極１３によって、静電アクチュエータが構成されている。このようなＭＥＭＳ可変容量デバイス１００は、上部電極１３と下部電極１１ａ、１１ｂとの間に電位差を与えることによって、静電引力が生じる。上部電極１３と下部電極１１ａ、１１ｂとの間に生じた静電引力によって、上部電極１３が基板１表面に対して垂直方向（上下方向）に動く。これにより、容量素子１０ａ、１０ｂを形成する上部電極１３と下部電極１１ａ、１１ｂとの距離が変動する。この距離の変動によって、ＭＥＭＳ可変容量デバイス１００の容量値（静電容量値）Ｃ１、Ｃ２が変化する。

本実施形態のＭＥＭＳ可変容量デバイス１００では、下部電極１１ａ、１１ｂ（端子Ｎ１、Ｎ２）間に、可変な静電容量（容量結合）を有する可変容量素子１０ａ、１０ｂが直列接続されている。この直列接続された静電容量（合成容量）Ｃ１、Ｃ２が、ＭＥＭＳ可変容量デバイス１００の可変容量となる。

［１−３］原理
図３を用いて、第１の実施形態に関するＭＥＭＳ可変容量デバイスの駆動原理（静電アクチュエータの動作）について説明する。

図３に示すように、下部電極１１と上部電極１３との間の電位差ΔＶがプルイン電圧Ｖ_ｐｉ以上になると、上部電極１３が下部電極１１側に下がり、プルインする。一方、下部電極１１と上部電極１３との間の電位差ΔＶがプルアウト電圧Ｖ_ｐｏ以下になると、上部電極１３が下部電極１１から離れ、プルアウトする。

ここで、ＭＥＭＳ可変容量デバイス１００がダウンステートからアップステートへ移行する際のホットスイッチング動作について説明する。ＭＥＭＳ可変容量デバイス１００に実効電圧Ｖ_ｅｆｆのＲＦパワーが印加されているとすると、ダウンステートにおいて、この電圧Ｖ_ｅｆｆに起因した静電引力が働く。このため、上部電極１３を支えるばね構造部１６が弱い（ばね定数が小さい）と、この静電引力に打ち勝つことができず、駆動電圧をオフにしても、アップステートにできない（プルアウトできない）。具体的には、Ｖ_ｅｆｆ＞Ｖ_ｐｏの場合に、プルアウトできなくなる。つまり、ばね構造部１６を強くする（ばね定数を大きくする）と、プルアウト電圧Ｖ_ｐｏが高くなり、プルアウトし易くなる。しかし、ダウンステートにする時に、高い駆動電圧が必要となり、スイッチング時間と消費電流が増大する。

図４を用いて、ｎ個の容量素子を直列に接続し、端子Ｎ１、Ｎ２間に電位差Ｖが印加されている場合の、各容量素子にかかる電位差ΔＶｉについて説明する。ここで、ｎ個の容量素子の全体の容量値Ｃは、式（１）に示す通りである。

各容量素子にかかる電位差ΔＶｉは、式（２）に示すように、各容量素子の容量値Ｃｉが大きいほど、小さくなる。

従って、第１の実施形態では、第１の可変容量素子１０ａの容量値Ｃ１は、第２の可変容量素子１０ｂの容量値Ｃ２よりも大きい。このため、端子Ｎ１、Ｎ２間に電位差Ｖが印加されているとき、第１の可変容量素子１０ａに加わる電位差ΔＶ１は、第２の可変容量素子１０ｂに加わる電位差ΔＶ２よりも小さくなる。よって、Ｃ１＞Ｃ２の場合、ΔＶ１＜ΔＶ２となり、第１の可変容量素子１０ａが第２の可変容量素子１０ｂよりも先にプルアウトすることになる。

［１−４］動作
図５及び図６を用いて、第１の実施形態に係るＭＥＭＳ可変容量デバイスの動作について説明する。尚、図５（ｂ）は、図５（ａ）のＶＢ−ＶＢ線に沿った断面図である。

第１の実施形態では、第１及び第２の可変容量素子１０ａ、１０ｂがＣ１＞Ｃ２の関係を満たす場合、上述するように、ΔＶ１＜ΔＶ２となり、第２の可変容量素子１０ｂよりも先に第１の可変容量素子１０ａがプルアウトする。

具体的には、図５（ｂ）に示すように、第１の可変容量素子１０ａの側の上部電極１３の端が浮き上がり、第１の可変容量素子１０ａ側の上部電極１３の端部と下部電極１１ａ（絶縁膜１２ａ）との間が距離ｇだけ離間する。この際、第２の可変容量素子１０ｂ側の上部電極１３の端部と下部電極１１ｂ（絶縁膜１２ｂ）とは接したままである。

ここで、図５（ａ）に示すように、上部電極１３のサイズを定義する。つまり、上部電極１３のＸ方向の幅を２Ｌとし、パラメータａを用いると、上部電極１３と下部電極１１ａとがオーバーラップする幅は（１＋ａ）Ｌとなり、上部電極１３と下部電極１１ｂとがオーバーラップする幅は（１−ａ）Ｌとなる。このような場合、容量値Ｃ１、Ｃ２は、ｇの関数として、以下の式（３）、式（４）のようになる。

式（３）及び式（４）に基づいて、可変容量素子１０ａ、１０ｂに印加される電位差ΔＶ１、ΔＶ２に関するグラフを図６に示す。尚、図６では、下部電極１１ａ、１１ｂ上の絶縁膜１２ａ、１２ｂの厚さｔｄは１００ｎｍ、比誘電率εｒは７、ａは０．３、Ｎ１−Ｎ２間の電位差Ｖは３０Ｖ、プルアウト電圧Ｖ_ｐｏを１２Ｖと仮定している。

図６から分かるように、第１の可変容量素子１０ａ側の上部電極１３の端部と下部電極１１ａとの間に隙間がないとき（ｇ＝０）、Ｎ１−Ｎ２間に電圧Ｖ＝３０Ｖを印加すると、第１の可変容量素子１０ａには電位差ΔＶ１＝１０．５Ｖが印加され、第２の可変容量素子１０ｂには電位差ΔＶ２＝１９．５Ｖが印加される。ここで、電位差ΔＶ１（１０．５Ｖ）は、プルアウト電圧Ｖ_ｐｏ（１２Ｖ）よりも低いため、第１の可変容量素子１０ａ側の上部電極１３の端部が浮き上がり、プルアウトする。続いて、ｇ＝１００ｎｍ以上になると、第２の可変容量素子１０ｂに印加される電位差ΔＶ２は、プルアウト電圧Ｖ_ｐｏ（１２Ｖ）より低くなり、第２の可変容量素子１０ｂ側の上部電極１３もプルアウトする。これにより、上部電極１３の全体がアップステートになる。

尚、第１の可変容量素子１０ａ側の上部電極１３の端部がｇ＝１４０ｎｍだけ浮き上がった際、容量値Ｃ１の減少に伴い、ΔＶ１が上昇する。しかし、このときのΔＶ１は、プルイン電圧Ｖ_ｐｉより十分低いため、第１の可変容量素子１０ａ側の上部電極１３が再度下に下がる（すなわちプルインする）ことはない。

［１−５］効果
上記第１の実施形態によれば、２つの可変容量素子１０ａ、１０ｂが互いに直列接続され、ダウンステート時の第１の可変容量素子１０ａの容量値Ｃ１が第２の可変容量素子１０ｂの容量値Ｃ２よりも大きく設定されている。このため、ダウンステートからアップステートに駆動する際、容量値Ｃ１の大きな第１の可変容量素子１０ａに印加される電圧ΔＶ１が、容量値Ｃ２の小さい第２の可変容量素子１０ｂに印加される電圧ΔＶ２より小さくなる。これにより、第１の可変容量素子１０ａが、第２の可変容量素子１０ｂよりも先にプルアウトする。このように、本実施形態では、２つの可変容量素子１０ａ、１０ｂを、同時にプルアウトさせるのではなく、時間差を設けて順次プルアウトさせる。このため、高いＲＦパワーが印加された状態でも、ＭＥＭＳ可変容量デバイス１００の容量値を可変できるようになり、すなわちホットスイッチングが可能になり、ＭＥＭＳ可変容量デバイス１００の耐電力及び耐電圧を向上させることができる。

例えば、図５及び図６で説明したパラメータａ（ａ＞０）を用いると、本実施形態は、容量値Ｃ１、Ｃ２が均一な場合（ａ＝０）と比べて、耐電圧を（１＋ａ）倍向上させることができる。

尚、容量値Ｃ１、Ｃ２の合成容量Ｃ（＝Ｃ１Ｃ２／（Ｃ１＋Ｃ２））は、（１−ａ２）倍になって減少するが、この合成容量Ｃの減少率は、耐電圧の向上率に比べれば小さい。このため、全体としては、本実施形態による利益の方が大きい。例えばａ＝０．１とすると、耐電圧は１０％向上し、容量値の減少は１％に過ぎない。

［２］第２の実施形態
第２の実施形態では、２つの可変容量素子１０ａ、１０ｂの上部電極１３ａ、１３ｂを独立に動かすことが可能である。尚、第２の実施形態では、第１の実施形態と異なる点について主に説明する。

［２−１］構造
図７（ａ）及び（ｂ）を用いて、第２の実施形態のＭＥＭＳ可変容量デバイスの構造について説明する。尚、図７（ｂ）は、図７（ａ）のＶＩＩＢ−ＶＩＩＢ線に沿った断面図である。

図７（ａ）及び（ｂ）に示すように、第２の実施形態において、第１の実施形態と異なる点は、２つの可変容量素子１０ａ、１０ｂの上部電極１３ａ、１３ｂを独立に動かすことができる点である。つまり、第１の実施形態では、可動式の上部電極１３は、２つの可変容量素子１０ａ、１０ｂで共有されていたのに対し、第２の実施形態では、可動式の上部電極１３ａ、１３ｂは、互いに電気的に絶縁され、２つの可変容量素子１０ａ、１０ｂで別々に設けられている。また、第１の実施形態では、下部電極１１ａ、１１ｂは、２つの可変容量素子１０ａ、１０ｂで別々に設けられていたのに対し、第２の実施形態では、下部電極１１は、２つの可変容量素子１０ａ、１０ｂで共有されている。

第２の実施形態では、第１の可変容量素子１０ａの容量値Ｃ１を、第２の可変容量素子１０ｂの容量値Ｃ２より大きくするために、例えば、上部電極１３ａの面積を、上部電極１３ｂの面積よりも大きくしている。

上部電極１３ａ、１３ｂのそれぞれは、複数のばね構造部１６とバイアス線１４が接続されている。ばね構造部１６は、アンカー部１７に接続されている。バイアス線１４は、アンカー部１５に接続されている。アンカー部１５は、コンタクト１８を介して配線１９に接続されている。配線１９は、基板１上に形成され、例えば、下部電極１１と同一レベルに配置されている。

［２−２］動作
図８を用いて、第１及び第２の可変容量素子１０ａ、１０ｂの両方を、ダウンステートからアップステートに移行させる場合について説明する。ここで、第１の可変容量素子１０ａに印加される電位差をΔＶ１とし、第２の可変容量素子１０ｂに印加される電位差をΔＶ２とする。

図８に示すように、まず、時刻ｔ１で、ΔＶ１の小さい第１の可変容量素子１０ａをプルアウトさせる。第１の可変容量素子１０ａがアップステートになると、容量値Ｃ１が減少し、ダウンステートの第２の可変容量素子１０ｂの容量値Ｃ２より小さくなる。この時点で、ΔＶ２が小さくなるので、時刻ｔ２で、第２の可変容量素子１０ｂをプルアウトさせる。

このように、第１及び第２の可変容量素子１０ａ、１０ｂ（上部電極１３ａ、１３ｂ）を独立に動かし、容量値の大きいものから先にプルアウトさせる。

［２−３］効果
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。

さらに、第２の実施形態では、上部電極１３ａ、１３ｂを互いに電気的に分離して設けることで、第１及び第２の可変容量素子１０ａ、１０ｂを独立に動かすことができる。

［３］第３の実施形態
上記第１及び第２の実施形態では、可変容量素子１０ａ、１０ｂが２つの場合について説明した。これに対し、第３の実施形態では、可変容量素子が３つ以上の場合について説明する。尚、第３の実施形態では、第１及び第２の実施形態と異なる点について主に説明する。

［３−１］構成
図９を用いて、第３の実施形態のＭＥＭＳ可変容量デバイスの概略的な構成について説明する。

図９に示すように、第３の実施形態のＭＥＭＳ可変容量デバイス１００は、ｎ個の可変容量素子１０ａ、１０ｂ、・・・、１０ｎが直列に接続されている。

このような第３の実施形態では、ｎ個の可変容量素子１０ａ、１０ｂ、・・・、１０ｎをプルアウトさせる場合、ｎ個の可変容量素子１０ａ、１０ｂ、・・・、１０ｎの中で容量値Ｃ１、Ｃ２、・・・、Ｃｎが最も大きいものからプルアウトさせる。

ここで、容量値は、ｎ個のうちの一部が不均一になっているだけでもよい。例えば、Ｃ１＝・・・＝Ｃ３＝Ｃａ、Ｃ４＝Ｃｂ、Ｃ５＝・・・＝Ｃ８＝Ｃａ、Ｃ９＝Ｃｃ、Ｃ１０＝・・・＝Ｃ１５＝Ｃａとして、Ｃｂ＞Ｃｃの関係があればよい。この場合は、容量値Ｃ４の可変容量素子１０ｄを一番先にプルアウトさせる。

尚、容量値が最も高い可変容量素子は、端子Ｎ１−Ｎ２間において、例えば端部や中央部等、どこに配置されてもよい。また、高周波信号が端子Ｎ１から入力される場合は、端子Ｎ１側に近い可変容量素子ほど容量値が高くなるように可変容量素子を並べ、端子Ｎ１側に近い可変容量素子から先にプルアウトさせてもよい。また、直列に接続させる可変容量素子の総数は、奇数でも偶数でもよい。

［３−２］構造例１
図１０を用いて、第３の実施形態のＭＥＭＳ可変容量デバイスの構造例１について説明する。

図１０に示すように、構造例１のＭＥＭＳ可変容量デバイス１００は、４つの可変容量素子１０ａ、１０ｂ、１０ｃ、１０ｄを有している。

第１の可変容量素子１０ａは、下部電極１１ａと上部電極１３ａとで構成され、容量値Ｃ１を有している。第２の可変容量素子１０ｂは、下部電極１１ｂと上部電極１３ａとで構成され、容量値Ｃ２を有している。第３の可変容量素子１０ｃは、下部電極１１ｂと上部電極１３ｂとで構成され、容量値Ｃ３を有している。第４の可変容量素子１０ｄは、下部電極１１ｃと上部電極１３ｂとで構成され、容量値Ｃ４を有している。つまり、上部電極１３ａは、第１及び第２の可変容量素子１０ａ、１０ｂで共有され、上部電極１３ｂは、第３及び第４の可変容量素子１０ｃ、１０ｄで共有され、下部電極１１ｂは、第２及び第３の可変容量素子１０ｂ、１０ｃで共有されている。これにより、４つの可変容量素子１０ａ、１０ｂ、１０ｃ、１０ｄは、直列に接続されている。

ここで、ダウンステート時における４つの可変容量素子１０ａ、１０ｂ、１０ｃ、１０ｄの各容量値Ｃ１、Ｃ２、Ｃ３、Ｃ４は、例えば、Ｃ１＝Ｃ２＝Ｃａ、Ｃ３＝Ｃ４＝Ｃｂ、Ｃａ＞Ｃｂと設定してもよい。この場合、第１及び第２の可変容量素子１０ａ、１０ｂが、第３及び第４の可変容量素子１０ｃ、１０ｄよりも先にプルアウトする。

［３−３］構造例２
図１１を用いて、第３の実施形態のＭＥＭＳ可変容量デバイスの構造例２について説明する。

図１１に示すように、構造例２のＭＥＭＳ可変容量デバイス１００は、３つの可変容量素子１０ａ、１０ｂ、１０ｃを有している。

第１の可変容量素子１０ａは、下部電極１１ａと上部電極１３ａとで構成され、容量値Ｃ１を有している。第２の可変容量素子１０ｂは、下部電極１１ｂと上部電極１３ａとで構成され、容量値Ｃ２を有している。第３の可変容量素子１０ｃは、下部電極１１ｂと上部電極１３ｂとで構成され、容量値Ｃ３を有している。つまり、上部電極１３ａは、第１及び第２の可変容量素子１０ａ、１０ｂで共有され、下部電極１１ｂは、第２及び第３の可変容量素子１０ｂ、１０ｃで共有されている。これにより、３つの可変容量素子１０ａ、１０ｂ、１０ｃは、直列に接続されている。上部電極１３ｂは、コンタクト１８を介して、基板１上の配線１９に接続されている。

ここで、ダウンステート時における３つの可変容量素子１０ａ、１０ｂ、１０ｃの各容量値Ｃ１、Ｃ２、Ｃ３は、例えば、Ｃ１＝Ｃ２＝Ｃａ、Ｃ３＝Ｃｂ、Ｃａ＞Ｃｂと設定してもよい。この場合、第１及び第２の可変容量素子１０ａ、１０ｂが、第３の可変容量素子１０ｃよりも先にプルアウトする。

［３−４］効果
上記第３の実施形態によれば、３つ以上の可変抵抗素子を有するＭＥＭＳ可変容量デバイス１００の場合も、第１及び第２の実施形態と同様の効果を得ることができる。

さらに、第３の実施形態では、可変抵抗素子の数を増やすことで、ＭＥＭＳ可変容量デバイス１００の駆動時に、各可変容量素子に印加される電圧を下げることができるため、耐電力をさらに向上させることができる。

［４］第４の実施形態
第４の実施形態では、直列接続された可変容量素子の両端に、固定容量素子をさらに追加している。尚、第４の実施形態では、第１乃至第３の実施形態と異なる点について主に説明する。

［４−１］構成
図１２及び図１３を用いて、第４の実施形態のＭＥＭＳ可変容量デバイスの構成について説明する。

図１２及び図１３に示すように、第４の実施形態では、直列接続された可変容量素子の両端に、固定容量素子２０ａ、２０ｂを設けている。固定容量素子２０ａ、２０ｂ間には、２つの可変容量素子１０ａ、１０ｂが設けられてもよいし（図１２）、３つ以上の可変容量素子１０ａ、１０ｂ、・・・、１０ｎが設けられてもよい（図１３）。

固定容量素子２０ａ、２０ｂの容量値ＣＭは、いずれかの可変容量素子の容量値と同じであってもよいし、異なってもよい。固定容量素子２０ａ、２０ｂは、直列接続された可変容量素子の両端に設けることに限定されず、一端のみに設けてもよい。

［４−２］効果
上記第４の実施形態によれば、上記第１乃至第３の実施形態と同様の効果を得ることができる。

さらに、第４の実施形態では、直列接続された可変容量素子の両端に、固定容量素子２０ａ、２０ｂを設けている。これにより、ＭＥＭＳ可変容量デバイス１００の駆動時に、各容量素子（可変容量素子及び固定容量素子）に印加される電圧を下げることができるため、耐電力をさらに向上させることができる。また、固定容量素子２０ａ、２０ｂにより、外部にＲＦ信号がリークすることを抑制できる。

［５］第５の実施形態
第５の実施形態では、例えば図１２のＭＥＭＳ可変容量デバイス１００の駆動を実現するためのバイアス回路について説明する。尚、第５の実施形態のバイアス回路は、図１２のＭＥＭＳ可変容量デバイス１００に適用することに限定されず、例えば、上部電極が独立して駆動する構造のＭＥＭＳ可変容量デバイス等に適用可能である。また、ここでは、第１乃至第４の実施形態と異なる点について主に説明する。

［５−１］構成
図１４を用いて、第５の実施形態のＭＥＭＳ可変容量デバイスの構成について説明する。

図１４に示すように、第５の実施形態のＭＥＭＳ可変容量デバイス１００は、バイアス回路３０を有している。バイアス回路３０は、抵抗値Ｒ１、Ｒ２、Ｒ３の抵抗素子３１ａ、３１ｂ、３１ｃの一端（端子ＮＢ１、ＮＢ２、ＮＢ３）に電圧を供給する。抵抗素子３１ａの両端は、端子ＮＣ１、ＮＢ１にそれぞれ接続されている。抵抗素子３１ｂの両端は、端子ＮＣ２、ＮＢ２にそれぞれ接続されている。抵抗素子３１ｃの両端は、端子ＮＣ３、ＮＢ３にそれぞれ接続されている。端子ＮＣ１は、第１の可変容量素子１０ａの一方の電極及び第１の固定容量素子２０ａの一方の電極に接続されている。端子ＮＣ２は、第１の可変容量素子１０ａの他方の電極及び第２の可変容量素子１０ｂの一方の電極に接続されている。端子ＮＣ３は、第２の可変容量素子１０ｂの他方の電極及び第２の固定容量素子２０ｂの一方の電極に接続されている。端子ＮＢ１、ＮＢ２、ＮＢ３は、バイアス回路３０に接続されている。

尚、固定容量素子２０ａ、２０ｂは、端子Ｎ１、Ｎ２間の両端にあることが望ましい。これにより、ＲＦ信号がリークすることを防止できる。

［５−２］バイアス方法１
図１５を用いて、第５の実施形態のＭＥＭＳ可変容量デバイスのバイアス方法１について説明する。このバイアス方法１では、抵抗素子３１ａ、３１ｂ、３１ｃの抵抗値Ｒ１、Ｒ２、Ｒ３は、全て同じである（Ｒ１＝Ｒ２＝Ｒ３）。また、ＶＡは、ダウンステートを維持するための駆動電圧であり、このＶＡより電圧が低くなるとプルアップする。

図１５に示すように、まず、時刻ｔ＝０から時刻ｔ１まで、端子ＮＢ１、ＮＢ３に電圧ＶＡが印加される。続いて、時刻ｔ１から時刻ｔ２まで、端子ＮＢ３の印加電圧はＶＡのままであるが、端子ＮＢ１の印加電圧はゼロにする。その後、時刻ｔ２において、端子ＮＢ３の印加電圧をゼロにする。尚、このバイアス動作時、端子ＮＢ２の印加電圧は、常にゼロである。

このようなバイアス方法１では、時刻ｔ１で端子ＮＢ１の印加電圧をゼロにし、時刻ｔ２で端子ＮＢ３の印加電圧をゼロにする。つまり、第１及び第２の可変容量素子１０ａ、１０ｂに対して、異なるタイミングで電位差を与えている。このため、時刻ｔ１で、第１の可変容量素子１０ａが先にアップステートとなり、その後、時刻ｔ２で、第２の可変容量素子１０ｂがアップステートとなる。

尚、バイアス方法１において、抵抗素子３１ｂの抵抗値Ｒ２は、抵抗素子３１ａ、３１ｃの抵抗値Ｒ１、Ｒ３と必ずしも同じである必要はなく、抵抗値Ｒ１、Ｒ３より高くても低くてもよい。

［５−３］バイアス方法２
図１６を用いて、第５の実施形態のＭＥＭＳ可変容量デバイスのバイアス方法２について説明する。このバイアス方法２では、抵抗素子３１ａの抵抗値Ｒ１は、抵抗素子３１ｃの抵抗値Ｒ３より小さい（Ｒ１＜Ｒ３）。尚、抵抗素子３１ｂの抵抗値Ｒ２は、抵抗素子３１ａ、３１ｃの抵抗値Ｒ１、Ｒ３のいずれか一方と同じでもよいし、異なってもよい。

図１６に示すように、まず、時刻ｔ＝０から時刻ｔ１まで、端子ＮＢ１、ＮＢ３に電圧ＶＡが印加される。続いて、時刻ｔ１において、端子ＮＢ１、ＮＢ３の印加電圧を共にゼロにする。ここで、抵抗素子Ｒ１は抵抗値Ｒ３より小さいので、端子ＮＣ１の電位が端子ＮＣ３の電位よりも先に低下する。このため、端子ＮＣ１の電位は、時刻ｔ１と時刻ｔ２との間でゼロとなり、端子ＮＣ３の電位は、時刻ｔ２あたりでゼロとなる。

このようなバイアス方法２では、時刻ｔ１において、端子ＮＢ１、ＮＢ３の印加電圧を共にゼロにし、第１及び第２の可変容量素子１０ａ、１０ｂに対して、同じタイミングで電位差を与えているが、抵抗素子３１ａ、３１ｃの抵抗値Ｒ１、Ｒ３が異なる。このように、Ｒ１＜Ｒ３の関係があるため、バイアス方法２では、端子ＮＢ１、ＮＢ３に同時に電位差を与えても、配線遅延が生じ、ＭＥＭＳ可変容量素子１００の端子ＮＣ１、ＮＣ３の電圧変位に時間差が生じる。このため、時刻ｔ１と時刻ｔ２との間で、第１の可変容量素子１０ａが先にアップステートとなり、その後、時刻ｔ２で、第２の可変容量素子１０ｂがアップステートとなる。

［５−４］効果
第５の実施形態では、可変容量素子１０ａ、１０ｂ、１０ｃに、抵抗素子３１ａ、３１ｂ、３１ｃを介してバイアス回路３０を接続している。そして、このバイアス回路３０を用いて、第１及び第２の可変容量素子１０ａ、１０ｂに対して、異なるタイミングで電位差が与えられている。これにより、第１及び第２の可変容量素子１０ａ、１０ｂのプルアップのタイミングをずらすことができる。このため、第５の実施形態によれば、上記第１乃至第４の実施形態と同様の効果を得ることができる。

さらに、第５の実施形態では、抵抗素子３１ａ、３１ｂ、３１ｃを設けることで、端子ＮＢ１、ＮＢ２、ＮＢ３側にＲＦ信号がリークすることを抑制できる。

［６］第６の実施形態
第６の実施形態では、複数のＭＥＭＳ可変容量デバイスを有する容量バンクの例である。尚、第６の実施形態では、第１乃至第５の実施形態と異なる点について主に説明する。

［６−１］構成
図１７を用いて、第６の実施形態の容量バンクの構成について説明する。

図１７のように、第６の実施形態では、複数のＭＥＭＳ可変容量デバイス１００_１、１００_２、・・・、１００_ｍを用いて、容量バンク２００を構成している。複数のＭＥＭＳ可変容量デバイス１００_１、１００_２、・・・、１００_ｍは、第１乃至第５の実施形態で述べたＭＥＭＳ可変容量デバイス１００のいずれかによって構成されている。複数のＭＥＭＳ可変容量デバイス１００_１、１００_２、・・・、１００_ｍは、互いに同じ構成にしてもよいし、互いに異なる構成にしてもよい。複数のＭＥＭＳ可変容量デバイス１００_１、１００_２、・・・、１００_ｍにおいて、直列に接続する可変容量素子の個数：ｎ１、ｎ２、・・・、ｎｍは、同じでも異なってもよい。

尚、複数のＭＥＭＳ可変容量デバイス１００_１、１００_２、・・・、１００_ｍは、それぞれ独立してアップステート及びダウンステートの２つの状態になるよう制御することが可能である。

［６−２］効果
第６の実施形態によれば、上記第１乃至第５の実施形態と同様の効果を得ることができる。

［７］第７の実施形態
第７の実施形態では、可変容量素子の上部電極を駆動するための駆動電極をさらに設けた例である。ここでは、第１の実施形態と異なる点について主に説明する。

［７−１］構造
図１８（ａ）及び（ｂ）を用いて、第７の実施形態のＭＥＭＳ可変容量デバイスの構造について説明する。尚、図１８（ｂ）は、図１８（ａ）のＸＶＩＩＩＢ−ＸＶＩＩＩＢ線に沿った断面図である。

図１８（ａ）及び（ｂ）に示すように、第７の実施形態において、第１の実施形態と異なる点は、上部電極１３を駆動する駆動電極４０をさらに設けた点である。つまり、第１の実施形態では、上部電極１３と駆動用電極が一体で形成されていたのに対し、第７の実施形態では、上部電極１３と駆動電極４０が分離して形成されている。

駆動電極４０は、基板１上に形成され、下部電極１１ａ、１１ｂと同一レベルに配置されている。

［７−２］効果
上記第７の実施形態によれば、第１の実施形態と同様の効果を得ることができる。

さらに、第７の実施形態では、上部電極１３と別に駆動電極４０が設けられている。これにより、駆動電極４０をＲＦ電極（上部電極１３及び下部電極１１ａ、１１ｂ）から分離できるため、ローパスフィルタを無くすことができる。

尚、第７の実施形態では、第２乃至第６の実施形態のＭＥＭＳ可変容量デバイスに適用することも可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…基板、１０、１０ａ、１０ｂ…可変容量素子、１１、１１ａ、１１ｂ、１１ｃ…下部電極、１２、１２ａ、１２ｂ…絶縁膜、１３、１３ａ、１３ｂ…上部電極、１４…バイアス線、１５、１７…アンカー部、１６…ばね構造部、１８…コンタクト、１９…配線、２０ａ、２０ｂ…固定容量素子、３０…バイアス回路、３１ａ、３１ｂ、３１ｃ…抵抗素子、４０…駆動電極、１００…ＭＥＭＳ可変容量デバイス、２００…容量バンク。

Claims (5)

1. 第１のＭＥＭＳ可変容量素子と、
   前記第１のＭＥＭＳ可変容量素子の一端と直列に接続された一端を有する第２のＭＥＭＳ可変容量素子と、
   前記第１のＭＥＭＳ可変容量素子の他端に直列に接続された第１の固定容量素子と、
   前記第２のＭＥＭＳ可変容量素子の他端に直列に接続された第２の固定容量素子と、
   前記第１のＭＥＭＳ可変容量素子の前記他端に接続された一端を有する第１の抵抗素子と、
   前記第１のＭＥＭＳ可変容量素子の前記一端及び前記第２のＭＥＭＳ可変容量素子の前記一端に接続された一端を有する第２の抵抗素子と、
   前記第２のＭＥＭＳ可変容量素子の前記他端に接続された一端を有する第３の抵抗素子と、
   前記第１の抵抗素子の他端、前記第２の抵抗素子の他端及び前記第３の抵抗素子の他端に電圧を供給するバイアス回路と、
   を具備し、
   前記第１のＭＥＭＳ可変容量素子を構成する第１の上部電極と前記第２のＭＥＭＳ可変容量素子を構成する第２の上部電極とは、互いに電気的に分離し、互いに独立して駆動し、
   前記第１のＭＥＭＳ可変容量素子の前記他端から高周波信号が入力される場合、ダウンステート時において、前記第１のＭＥＭＳ可変容量素子の第１の容量値は、前記第２のＭＥＭＳ可変容量素子の第２の容量値より大きい、可変容量デバイス。
2. 第１のＭＥＭＳ可変容量素子と、
   前記第１のＭＥＭＳ可変容量素子の一端と直列に接続された一端を有する第２のＭＥＭＳ可変容量素子と、
   を具備し、
   ダウンステート時において、前記第１のＭＥＭＳ可変容量素子の第１の容量値は、前記第２のＭＥＭＳ可変容量素子の第２の容量値と異なる、可変容量デバイス。
3. 前記第１のＭＥＭＳ可変容量素子の他端に直列に接続された第１の固定容量素子と、
   前記第２のＭＥＭＳ可変容量素子の他端に直列に接続された第２の固定容量素子と、
   前記第１のＭＥＭＳ可変容量素子の前記他端に接続された一端を有する第１の抵抗素子と、
   前記第１のＭＥＭＳ可変容量素子の前記一端及び前記第２のＭＥＭＳ可変容量素子の前記一端に接続された一端を有する第２の抵抗素子と、
   前記第２のＭＥＭＳ可変容量素子の前記他端に接続された一端を有する第３の抵抗素子と、
   前記第１の抵抗素子の他端、前記第２の抵抗素子の他端及び前記第３の抵抗素子の他端に電圧を供給するバイアス回路と、
   をさらに具備する、請求項２に記載の可変容量デバイス。
4. 前記第１のＭＥＭＳ可変容量素子の前記他端から高周波信号が入力される場合、前記第１の容量値は、前記第２の容量値より大きい、請求項２に記載の可変容量デバイス。
5. 第１のＭＥＭＳ可変容量素子と、
   前記第１のＭＥＭＳ可変容量素子と直列に接続された第２のＭＥＭＳ可変容量素子と、
   を具備する可変容量デバイスの駆動方法であって、
   前記第１及び第２のＭＥＭＳ可変容量素子を共にダウンステートから共にアップステートに駆動させる際、前記第１のＭＥＭＳ可変容量素子を前記第２のＭＥＭＳ可変容量素子よりも先にプルアウトさせる、可変容量デバイスの駆動方法。

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