JP2016171224A - 可変容量バンク装置 - Google Patents

Abstract

【課題】ＭＥＭＳ素子を用いた複数の容量バンクの並列接続による、高信頼性で高耐電力の可変容量バンク装置を提供する。【解決手段】容量バンクの各々は、基板１０上に設けられた下部電極２１、２２と、下部電極２１との間に固定の第１の静電容量が形成される第１の駆動電極３１と、下部電極２２との間に固定の第２の静電容量が形成される第２の駆動電極３２と、駆動電極３１との間に可変の第３の静電容量が形成され、かつ、駆動電極３２との間に可変の第４の静電容量が形成される共通の上部電極４０と、を具備している。第１及び第２の静電容量は、同一の容量バンクで同じに設定され、かつ、異なる容量バンク間で異なるように設定される。第３及び第４の静電容量は、同一の容量バンクでも異なる容量バンク間でも同じに設定されている。【選択図】図４

Description

本発明の実施形態は、可変容量バンク装置に関する。

近年、ＭＥＭＳ（Micro-Electro-Mechanical Systems）を用いた可変容量素子において、ＲＦ耐電力向上のため、ＭＥＭＳ素子とＭＩＭ（Metal Insulator Metal）素子を直列接続した構造が提案されている。そして、２つのＭＥＭＳ素子と２つのＭＩＭ素子の直列接続で容量バンクを構成し、複数の容量バンクを並列接続した可変容量バンク装置が提案されている。

この種の装置においては、各々の容量バンクのＭＥＭＳ部分の面積を異ならせることにより、２ビットの可変容量を実現することができる。しかし、ＭＥＭＳ部分の面積を異ならせることは、組み合わせによる製造ばらつきの影響が大きい。特に、可変容量数を増やすと、製造ばらつきの影響は更に増大し、信頼性が大きく低下する。

特開２０１１−６６１５６号公報

発明が解決しようとする課題は、ＭＥＭＳ素子を用いた複数の容量バンクの並列接続による、高信頼性で高耐電力の可変容量バンク装置を提供することである。

実施形態は、可変容量を形成するための複数の容量バンクを並列接続してなる可変容量バンク装置であって、前記容量バンクの各々は、基板上に設けられた第１及び第２の下部電極と、前記第１の下部電極との間に固定の第１の静電容量が形成される第１の駆動電極と、前記第２の下部電極との間に固定の第２の静電容量が形成される第２の駆動電極と、前記第１及び第２の駆動電極との対向方向に移動可能に設けられ、前記第１の駆動電極との間に可変可能な第３の静電容量が形成され、且つ前記第２の駆動電極との間に可変可能な第４の静電容量が形成される共通の上部電極と、を具備し、前記第１の下部電極と前記第２の下部電極との間の容量値は、前記第１、第２、第３及び第４の静電容量が直列接続された合成容量の値で決定され、前記合成容量の値が前記可変容量として用いられ、前記第１及び第２の静電容量は、同一の容量バンクで同じ容量Ｃ_M に設定され、且つ前記容量Ｃ_M は異なる容量バンク間で異なるように設定され、前記第３及び第４の静電容量は、同一の容量バンクで同じ容量Ｃ_S に設定され、且つ前記容量Ｃ_S は異なる容量バンク間でも同じに設定されている。

第１の実施形態に係わる可変容量バンク装置の概略構成を示す模式図と回路構成図。 比較例の概略構成を示す模式図と回路構成図。 第１の実施形態の可変容量バンク装置の容量特性を示す特性図。 第１の実施形態に用いた１つの容量バンクの概略構成を示す平面図。 図４の矢視Ａ−Ａ’断面図及び矢視Ｂ−Ｂ’断面図。 図４の容量バンクを駆動させるための構成例を示す図。 図４の容量バンクの動作を説明するための図。 図４の容量バンクの製造工程を示す断面図。 第２の実施形態に係わる可変容量バンク装置の概略構成を示す平面図。 第３の実施形態に係わる可変容量バンク装置の基本構成を示す平面図。 図１０の矢視Ｃ−Ｃ’断面図及び矢視Ｄ−Ｄ’断面図。 第３の実施形態に係わる可変容量バンク装置の概略構成を示す平面図。

以下、実施形態の可変容量バンク装置を、図面を参照して説明する。

（第１の実施形態）
図１（ａ）（ｂ）は第１の実施形態に係わる可変容量バンク装置を説明するためのもので、図１（ａ）は平面的な模式図、図１（ｂ）は回路構成図である。図２（ａ）（ｂ）は比較例に係わる可変容量バンク装置を説明するためのもので、図２（ａ）は平面的な模式図、図２（ｂ）は回路構成図である。

同一構成（同一容量）の２つのＭＥＭＳ素子と同一構成（同一容量）の２つのＭＩＭ素子とを直列に接続して１つの容量バンクが形成され、これらを並列接続することにより可変容量バンク装置が構成されている。即ち、２つのＭＩＭ素子１０１，１０２（ＭＩＭ１）と２つのＭＥＭＳ素子１０３，１０４（ＭＥＭＳ１）を直列接続することにより第１の容量バンク１００が形成され、２つのＭＩＭ素子２０１，２０２（ＭＩＭ２）と２つのＭＥＭＳ素子２０３，２０４（ＭＥＭＳ２）を直列接続することにより第２の容量バンク２００が形成されている。そして、第１及び第２の容量バンク１００，２００を並列接続することにより、２ビットの可変容量バンク装置が構成されている。

図２（ａ）（ｂ）に示す比較例の構成では、ＭＩＭ２の容量（面積）はＭＩＭ１の１／２であり、ＭＥＭＳ２の容量（面積）はＭＥＭＳ１の１／２となっている。即ち、ＭＥＭＳ１の容量（オンしたときの最大容量）をＣ_S1、ＭＥＭＳ２の容量（オンしたときの最大容量）をＣ_S2、ＭＩＭ１の容量をＣ_M1、ＭＩＭ２の容量をＣ_M2とすると、
Ｃ_S2＝ (1/2)Ｃ_S1、Ｃ_M2＝ (1/2)Ｃ_M1
となっている。

なお、後述するように、ＭＥＭＳ素子は可動電極が固定電極に最も近付いたとき（オン：down-state）が最大容量となり、可動電極が固定電極に最も離れたとき（オフ：up-state）が最小容量となる。そして、オフ時の容量はオン時の容量に比して極めて小さく、実質的にゼロと見なすことができる。

複数の容量バンクを並列接続した可変容量バンク装置の総出力Ｃ_ALL は、
Ｃ_ALL ＝ΣＣｋ …（１）
で表される。但し、Ｃｋはｋ番目の容量バンクの容量値であり、
Ｃｋ＝Ｃ_Sk×Ｃ_Mk ／｛２（Ｃ_Sk＋Ｃ_Mk ）｝ …（２）
である。

ここで、計算を簡略化するために、図２の構成において、ＭＥＭＳ１がオンの時の容量Ｃ_S1とＭＩＭ１の容量Ｃ_M1が共に等しく、これをＣとする。

前記（２）式から、ＭＥＭＳ１がオンの時の第１の容量バンク１００の容量Ｃ１は、
Ｃ１＝Ｃ×Ｃ／｛２（Ｃ＋Ｃ）｝＝Ｃ／４
となる。

さらに、ＭＥＭＳ２がオンの時の第２の容量バンク２００の容量Ｃ２は、
Ｃ２＝(1/2)Ｃ×(1/2)Ｃ／｛２（(1/2)Ｃ＋(1/2)Ｃ）｝＝Ｃ／８
となる。即ち、比較例の場合と同様となる。

従って、ＭＥＭＳ１，２が共にオフの場合（状態１）は、
Ｃ_ALL ＝０
ＭＥＭＳ２がオンで、ＭＥＭＳ１がオフの場合（状態２）は、
Ｃ_ALL ＝Ｃ２＝ (1/8)Ｃ
ＭＥＭＳ１がオンで、ＭＥＭＳ２がオフの場合（状態３）は、
Ｃ_ALL ＝Ｃ１＝ (2/8)Ｃ
ＭＥＭＳ１，２が共にオンの場合（状態４）は、
Ｃ_ALL ＝Ｃ１＋Ｃ２＝ (3/8)Ｃ
となる。

このように、ＭＥＭＳ１，２のオン／オフにより、０，(1/8)Ｃ，(2/8)Ｃ、(3/8)Ｃの４つの容量値を取ることが可能となる。即ち、図３に示すように、２ビットの可変容量バンクを構成できることになる。なお、図３では、(1/8)Ｃを０．３に規格化して示している。

一方、本実施形態の構成では、図１（ａ）（ｂ）に示すように、ＭＩＭ２の容量（面積）Ｃ_M2はＭＩＭ１の容量Ｃ_M1の１／３であり、ＭＥＭＳ２の容量（面積）Ｃ_S2はＭＥＭＳ１の容量Ｃ_S1と同じとなっている。即ち、ＭＥＭＳ２がオンの時の容量Ｃ_S2はＭＥＭＳ１がオンの時の容量Ｃ_S2と同じとなっている。

この場合、ＭＥＭＳ１がオンの時の第１の容量バンク１００の容量Ｃ１は、Ｃ_S1とＣ_M1が共に等しくこれをＣとすると、比較例の場合と同じく、
Ｃ１＝Ｃ×Ｃ／｛２（Ｃ＋Ｃ）｝＝Ｃ／４
となる。

一方、ＭＥＭＳ２がオンの時の第２の容量バンク２００の容量Ｃ２は、
Ｃ２＝(1/3)Ｃ×Ｃ／｛２（(1/3)Ｃ＋Ｃ）｝＝Ｃ／８
となる。

従って、ＭＥＭＳ１，２のオン・オフにより、比較例と同様に、０，(1/8)Ｃ，(2/8)Ｃ、(3/8)Ｃの４値を取ることができ、前記図３に示す場合と同様に、２ビットの可変容量バンクを構成できることになる。

このように本実施形態によれば、第１及び第２の容量バンク１００，２００のＭＥＭＳ容量部の構造（面積）を共通にし、第２の容量バンク２００のＭＩＭ面積を第１の容量バンク１００のＭＩＭ面積の１／３にすることで、２ビットの可変容量バンクを実現することができる。そしてこの場合、ＭＥＭＳ構造の共通化により、製造時の容量ばらつきを抑制することができる。

また、ＭＥＭＳ面積が小さくなると、動作回数の増加がもたらす容量低下率が相対的に大きくなり、信頼性が低下する。さらに、ＭＥＭＳ面積が小さくなると、高い駆動電圧が必要になる。これに対し本実施形態では、第１及び第２の容量バンク１００，２００間で、ＭＥＭＳ面積を変えることなくＭＩＭ面積のみを変えることにより、信頼性が低い小面積のＭＥＭＳ素子の使用を回避することができる。しかも、駆動電圧の高い小面積のＭＥＭＳ素子の使用を回避することもできる。

ここで、１つの容量バンクの基本構成、動作、及び製造方法を説明しておく。

（基本構成）
図４は、２つのＭＥＭＳ素子と２つのＭＩＭ素子からなる容量バンクの一例を示す平面図である。図５（ａ）は図４の矢視Ａ−Ａ’断面図であり、図５（ｂ）は図４の矢視Ｂ−Ｂ’断面図である。

基板１０の表面部に、第１及び第２の下部電極２１，２２が埋め込み形成されている。下部電極２１，２２は、Ｙ方向よりもＸ方向の方が長い矩形状に形成され、互いに平行となるようにＸ方向に沿って並列配置されている。

基板１０は、例えばガラスなどの絶縁性基板やシリコン基板である。基板１０としてシリコン基板を用いた場合、シリコン基板の表面領域（半導体領域）に、電界効果トランジスタなどの素子が設けられてもよい。それらの素子は、ロジック回路や記憶回路を構成している。

下部電極２１，２２は対を成し、一方２１がシグナル電極として機能し、他方２２がグランド電極として機能し、２つの電極２１，２２間の電位差が、容量バンクの出力（ＲＦパワー／ＲＦ電圧）として扱われる。下部電極２１の電位は可変であり、下部電極２２の電位は一定の電位（例えばグランド電位）に設定される。下部電極２１，２２には、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）や金（Ａｕ）などの金属、又はこれらの何れか１つを含む合金が用いられる。

基板１０上及び下部電極２１，２２上に、シリコン酸化膜等の絶縁膜１１が形成されている。この絶縁膜１１には、寄生容量を小さくするためＴＥＯＳ（Tetra Ethyl Ortho Silicate）等が用いられる。

第１の下部電極２１上に、絶縁膜１１を介して第１の駆動電極３１が形成され、第２の下部電極２２上に絶縁膜１１を介して第２の駆動電極３２が形成されている。第１及び第２の駆動電極３１，３２は、例えばアルミニウム（Ａｌ）、アルミニウム合金、銅（Ｃｕ）等の金属で形成され、第１及び第２の下部電極２１，２２と同じ大きさ又はそれよりも僅かに大きく形成されている。そして、第１及び第２の駆動電極３１，３２の表面は保護絶縁膜３５で覆われている。

ここで、第１及び第２の下部電極２１，２２と第１及び第２の駆動電極３１，３２でＭＩＭ素子が構成されている。

第１及び第２の駆動電極３１，３２の上方にこれらの電極３１，３２と対向するように、共通の上部電極４０が形成されている。この上部電極４０には、例えば、アルミニウム（Ａｌ）、アルミニウム合金、銅（Ｃｕ）、金（Ａｕ）又は白金（Ｐｔ）などの金属が用いられる。また、上部電極４０は、Ｙ方向よりもＸ方向の方が長い矩形状に形成され、第１及び第２の駆動電極３１，３２を跨ぐように配置されている。

ここで、第１及び第２の駆動電極３１，３２と上部電極４０でＭＥＭＳ素子が構成されている。なお、上部電極４０は、その上面からその底面に向かって貫通する開口部（貫通孔）を有してもよい。

絶縁膜１１上に、アンカー部５１が形成されている。このアンカー部５１の下端部は、絶縁膜１１上に形成された配線３３に固定されている。そして、上部電極４０の一部は導電性のバネ部４１を介してアンカー部５１の上端部に接続されている。これにより、上部電極４０は配線３３に電気的に接続されるようになっている。

バネ部４１は、例えば上部電極４０と一体に形成され、上部電極１０とバネ部４１とは、１つに繋がった単層構造になっている。バネ部４１は、例えばメアンダ状の平面形状を有している。

絶縁膜１１上に、上部電極４０の４隅に対応して４つのアンカー部５２が形成されている。これらのアンカー部５２の下端部は、絶縁膜１１上に形成されたダミー配線３４に保護絶縁膜３５を介して固定されている。そして、上部電極４０の４隅は、バネ部５３を介してアンカー部５２の上端部にそれぞれ接続されている。これにより、上部電極４０は上下方向に移動可能となっている。

バネ部５３には、酸化シリコン、窒化シリコンのような絶縁性を有する材料を用いればよいし、ポリシリコン（ｐｏｌｙ−Ｓｉ）、シリコン（Ｓｉ）及びシリコンゲルマニウム（ＳｉＧｅ）のような半導体材料を用いてもよい。さらに、タングステン（Ｗ）、モリブデン（Ｍｏ）、アルミニウム−チタニウム（ＡｌＴｉ）合金のような導電性を有する材料を用いることも可能である。

バネ部５３のバネ定数はバネ部４１のバネ定数よりも大きく設定されており、上部電極４０が上方に引き上げられた状態（up-stateと呼ぶ）における容量電極間の間隔は、バネ部５３のばね定数によって、実質的に決定されるものとなっている。

図４の容量バンクにおいて、下部電極２１，２２間の合成容量は、下部電極２１と駆動電極３１との間の固定の第１の静電容量、下部電極２２と駆動電極３２との間の固定の第２の静電容量、駆動電極３１と上部電極４０との間の可変の第３の静電容量、及び駆動電極３２と上部電極４０との間の可変の第４の静電容量を直列接続した合成容量となり、例えば前記（２）式で表される。

図４の容量バンクは、上部電極４０と駆動電極３１，３２との間に電位差を与えることによって、静電引力が生じる。上部電極４０と駆動電極３１，３２との間に生じた静電引力によって、上部４０が基板表面（駆動電極）に対して垂直方向（上下方向）に動き、上部電極４０と駆動電極３１，３２との間隔が変動する。容量素子を形成する電極間の距離が変動することによって、ＭＥＭＳ素子の可変容量値（静電容量）Ｃ_S が変化する。これに伴って、容量電極（ここでは、シグナル電極２１）の電位が変位し、高周波（ＲＦ：Radio frequency）の信号が、容量電極（シグナル／グランド電極）から出力される。

図４の容量バンクにおいて、シグナル電極２１とグランド電極２２との間に、２つの固定容量Ｃ_M と２つの可変容量Ｃ_S とが直列接続されている。この直列接続された静電容量（合成容量）が、容量バンクの可変容量となり、出力（ＲＦ電圧ＶＲＦ）を生成するための可変容量として用いられる。

（動作）
図６（ａ）は、図４及び図５の容量バンクを駆動させるための全体構成を模式的に示している。図６（ａ）に示されるように、容量バンクにおいて、上部電極４０及び駆動電極３１，３２は、ローパスフィルタ（ＬＰＦ）７を介して、電位供給回路８に接続される。

電位供給回路８は、例えば昇圧回路を含んでおり、外部から入力された電圧を、昇圧回路によって昇圧し、供給電位Ｖinを出力する。供給電位Ｖinは、ローパスフィルタ７に入力される。供給電位Ｖinは、バイアス電位Ｖｂ又はグランド電位Ｖgnd である。

図６（ｂ）は、ローパスフィルタ７の一例を示す等価回路図である。図６（ｂ）に示す例において、ローパスフィルタ７は、２つの抵抗素子７１，７２と１つの固定容量素子７３とから構成される。２つの抵抗素子７１，７２は、直列に接続されている。直列接続された２つの抵抗素子７１，７２の接続点ｎｄに、固定容量素子７３の一端が接続される。固定容量素子７３の他端は、例えば、グランド端子ｇｄに接続される。

ローパスフィルタ７を通過した信号（出力電位）Ｖout が、容量バンクのバイアス電位Ｖｂ又はグランド電位Ｖgnd として、上部電極４０及び駆動電極３１，３２に供給される。ローパスフィルタ７が電位供給回路８と電極４０，３１３２との間に挿入されることによって、電位供給回路８から発生するノイズ（高い周波数成分）が、容量バンクのＲＦ出力部（電極２１，２２，４０）に伝播するのを、防止する。

以上のように、容量バンクは、上部電極４０と駆動電極３１，３２とに供給された電位によって、駆動される。

図５（ａ）及び図７を用いて、容量バンクの動作について、より具体的に説明する。図７は、図４の容量バンクにおける、各電極４０，３１，３２、ローパスフィルタ７ａ，７ｂ，７ｃ、及び電位供給回路８ａ，８ｂ，８ｃとの接続関係を示している。また、図５（ａ）及び図７は、容量バンクの駆動時のそれぞれ異なる状態を示している。

図７に示されるように、上部電極４０は、ローパスフィルタ７ａを経由して、電位供給回路８ａに接続される。第１の駆動電極３１は、ローパスフィルタ７ｂを経由して、電位供給回路８ｂに接続される。第２の駆動電極３２は、ローパスフィルタ７ｃを経由して、電位供給回路８ｃに接続される。図７に示される例では、２つの駆動電極３１，３２は、それぞれ異なる電位供給回路８ｂ，８ｃに接続されている。

容量バンクが駆動される場合、上部電極４０と駆動電極３１，３２との間に、電位差が与えられる。例えば、上部電極４０にグランド電位Ｖgnd（例えば０Ｖ）が供給され、駆動電極３１，３２にバイアス電位Ｖｂが供給されることによって、容量バンクは駆動される。上部電極４０が下側へ向かって駆動する場合において、バイアス電位Ｖｂは、例えば３０Ｖ程度である。

与えられた電位差に起因して、電極４０，３１，３２間に静電引力が発生する。上部電極４０と駆動電極３１，３２との間の電位差が小さい、又は電位差が無い場合、図５（ａ）に示すように、上部電極４０は、上へ上がった状態になっている。

上部電極４０と駆動電極３１，３２との間の電位差がある値以上になると、上部電極４０と駆動電極３１，３２との間に生じる静電引力によって、可動な上部電極４０は動き始め、駆動電極３１，３２側へ引き寄せられる。その結果として、上部電極４０は、駆動電極３１，３２側へ下がる。可動な上部電極４０が動き始める電位差は、プルイン電圧とよばれる。

上部電極４０と駆動電極３１，３２との間の電位差がある値（プルイン電圧）以上になって、例えば、図７に示されるように、上部電極４０が駆動電極３１，３２側へ下がった状態のことを、down-state と呼ぶ。これに対して、上部電極４０と駆動電極３１，３２との間の電位差がプルイン電圧より小さくて、例えば、図５（ａ）に示されるように、上部電極４０が上へ上がった状態のことを up-state と呼ぶ。

また、上部電極４０を、down-state から up-state に戻す場合には、上部電極４０と駆動電極３１，３２との間に、ある値以上の電位差（以下、プルアウト電圧と呼ぶ）が与えられる。

（製造方法）
図４の容量バンクの製造方法について、説明する。

まず、図８（ａ）に示すように、基板１０内に、例えばフォトリソグラフィー技術及びＲＩＥ（Reactive Ion Etching）法を用いて、溝を形成する。その後、基板１０上及び溝内に、例えばＣＶＤ（Chemical Vapor deposition）法又はスパッタ法を用いて、導電体を堆積させる。そして、基板１０の上面をストッパとして、導電体に対して、ＣＭＰ（Chemical Mechanical Polishing）法による平坦化処理を実行する。これによって、基板１０の溝内に、下部電極２１，２２が、自己整合的に埋め込まれる。

次いで、図８（ｂ）に示すように、例えばＣＶＤ法や熱酸化法などを用いて、基板１０の表面上及び下部電極２１，２２上に絶縁膜１１を堆積させる。続いて、例えばＣＶＤ法やスパッタ法を用いて、絶縁膜１１上に導電体を堆積させ、この導電体をフォトリソグラフィー技術及びＲＩＥ法を用いて、所定の形状に加工する。これによって、下部電極２１，２２と上下に重なる位置に、駆動電極３１，３２がそれぞれ形成される。さらに、例えばＣＶＤ法や熱酸化法など用いて、駆動電極３１，３２上に保護絶縁膜３５を形成させる。

この結果として、下部電極２１，２２と駆動電極３１，３２に挟まれた保護絶縁膜３５によって、２つのＭＩＭ素子が形成される。なお、駆動電極３１，３２が形成されるのと同時に、絶縁膜１１上に、ＭＥＭＳデバイスの配線やダミー層が、駆動電極３１，３２と同じ材料を用いて、形成されてもよい。

次いで、図８（ｃ）に示すように、例えばＣＶＤ法や塗布法などを用いて、絶縁膜１１，３５上に犠牲層９８を形成する。犠牲層９８は、下層に形成された材料及び犠牲層より上層に形成される後述の材料に対して、所定のエッチング選択比を確保できればよい。

続いて、上部電極４０となる導電体を、例えばＣＶＤ法やスパッタ法を用いて、犠牲層９８上に堆積させる。犠牲層９８上の導電体は、例えばフォトリソグラフィー技術及びＲＩＥ法を用いて、所定の形状に加工される。これによって、上部電極４０が形成される。

この後、犠牲層９８が、例えばウェットエッチングを用いて、選択的に除去される。これによって、前記図５に示されるように、上部電極４０と駆動電極３１，３２との間に、キャビティ（空隙）が形成される。

なお、アンカー部５１，５２は、上部電極４０の導電体の形成の前に犠牲層９８に開口部を設けておき、開口部内に導電体を埋め込むことにより形成される。さらに、バネ部４１は、導電体をパターニングすることにより形成される。また、バネ部５３は、上部電極４０及びバネ部４１を形成した後に、上部電極４０とアンカー部５２とを接続するように、犠牲層９８上に絶縁膜のパターンを形成しておけばよい。

以上の工程によって、前記図４及び図５に示されるように、積層電極構造の容量バンクが完成する。

（第２の実施形態）
図９は、第２の実施形態に係わる可変容量バンク装置の概略構成を示す平面図である。なお、図４と同一部分には同一符号を付して、その詳しい説明は省略する。

本実施形態は、前記図４に示した容量バンクを２つ用いて可変容量バンク装置を構成したものである。

基板１０上に、第１の容量バンク１００と第２の容量バンク２００が隣接配置されている。

第１の容量バンク１００は、前記図４と同様に、第１及び第２の下部電極１２１，１２２、第１及び第２の駆動電極１３１，１３２、及び上部電極１４０等から構成されている。同様に、第２の容量バンク２００は、第１及び第２の下部電極２２１，２２２、第１及び第２の駆動電極２３１，２３２、及び上部電極２４０等から構成されている。

下部電極１２１，２２１は第１及び第２の容量バンク１００，２００間で連続して設けられているが、下部電極２２１の方が下部電極１２１よりも幅が狭くなっている。同様に、下部電極１２２，２２２は第１及び第２の容量バンク１００，２００間で連続して設けられているが、下部電極２２２の方が下部電極１２２よりも幅が狭くなっている。即ち、下部電極２２１，２２２の面積は下部電極１２１，１２２の面積よりも小さくなっている。より具体的には、下部電極２２１，２２２の面積（厳密には駆動電極２３１，２３２との重なり面積）は下部電極１２１，１２２の面積（厳密には駆動電極１３１，１３２との重なり面積）の１／３となっている。

また、上部電極１４０がバネ部１４１を介してアンカー部１５１に接続され、上部電極２４０がバネ部２４１を介してアンカー部２５１に接続されるのは、図４の構成と同様である。さらに、上部電極１４０がバネ部１５３によりアンカー部１５２に支持され、上部電極２４０がバネ部２５３によりアンカー部２５２に支持されるのは、図４の構成と同様である。

このような構成であれば、先の第１の実施形態と同様に、第１の容量バンク１００の下部電極１２１，１２２と駆動電極１３１，１３２でＭＩＭ素子（ＭＩＭ１）１０１，１０３を形成することができ、駆動電極１３１，１３２と上部電極１４０でＭＥＭＳ素子（ＭＥＭＳ１）１０３，１０４を形成することができる。さらに、第２の容量バンク２００の下部電極２２１，２２２と駆動電極２３１，２３２でＭＩＭ素子（ＭＩＭ２）２０１，２０２を形成することができ、駆動電極２３１，２３２と上部電極２４０でＭＥＭＳ素子（ＭＥＭＳ２）２０３，２０４を形成することができる。

そして、下部電極２２１，２２２の幅が下部電極１２１，１２２の幅の１／３となっているので、ＭＩＭ素子２０１，２０２の静電容量をＭＩＭ素子１０１，１０２の静電容量の１／３に設定することができる。

従って、先の第１の実施形態と同様に、ＭＥＭＳ１，２のオンオフにより４つの容量値を取ることが可能となり、２ビットの可変容量バンクを実現することができる。さらに、第１及び第２の容量バンク１００，２００でＭＥＭＳ構造は共通化し、ＭＩＭ構造（下部電極の面積）を変えるのみで良いため、第１の実施形態と同様の効果が得られる。

（第３の実施形態）
図１０は、第３の実施形態に係わる可変容量バンク装置の基本構成を示す平面図である。図１１（ａ）は図１０の矢視Ｃ−Ｃ’断面図、図１１（ｂ）は図１０の矢視Ｄ−Ｄ’断面図である。

基板１０上に、下部電極２１，２２を共通とする２つの容量バンク１００，２００が設けられている。下部電極２１，２２はＹ方向に延在して設けられ、互いに平行配置されている。ここで、基板１０としては絶縁性の基板を用いるか、シリコン等の半導体基板上に絶縁膜を設けたものを用いれば良い。

基板１０上で、下部電極２１，２２間に、第１のバンク容量１００を構成するための駆動電極１３１，１３２が形成されている。下部電極２１，２２及び駆動電極１３１，１３２の表面は保護絶縁膜３５で覆われている。

保護絶縁膜３５上に、一部が第１の下部電極２１に接続された第１の補助電極１２１ａが形成され、この補助電極１２１ａは第１の駆動電極１３１と一部重なっている。保護絶縁膜３５上に、一部が第２の下部電極２２に接続された第２の補助電極１２２ａが形成され、この補助電極１２２ａは第２の駆動電極１３２と一部重なっている。即ち、補助電極１２１ａ，１２２ａを下部電極２１，２２の一部と見なすと、下部電極２１，２２の一部が駆動電極１３１，１３２の一部上に重なっている。そして、補助電極１２１ａと駆動電極１３１との重なり部分、及び補助電極１２２ａと駆動電極１３２との重なり部分で、それぞれＭＩＭ素子を形成するものとなっている。

駆動電極１３１，１３２の上方に、駆動電極１３１，１３２の別の一部と対向するように上部電極１４０が設けられている。この上部電極１４０は、前記図４の例と同様に、バネ部及びアンカー部により上下方向に移動可能となっている。これにより、第１の容量バンク１００が構成されている。

第２のバンク容量２００は第１のバンク容量１００と実質的に同じ構成であるが、補助電極２２１ａ，２２２ａと駆動電極２３１，２３２の重なり部分の面積が補助電極１２１ａ，１２２ａと駆動電極１３１，１３２の重なり部分の面積と異なっている。具体的には、補助電極２２１ａ，２２２ａと駆動電極２３１，２３２の重なり部分の面積は、補助電極１２１ａ，１２２ａと駆動電極１３１，１３２の重なり部分の面積の１／３となっている。

即ち、下部電極２１，２２及び補助電極１２１ａ，１２２ａと駆動電極１３１，１３２とでＭＩＭ１を構成し、下部電極２１，２２及び補助電極２２１ａ，２２２ａと駆動電極２３１，２３２とでＭＩＭ１よりも容量の小さいＭＩＭ２を構成している。

図１２は、本実施形態に係わる可変容量バンク装置の概略構成をより具体的に示す平面図である。

図１０の構成に加え、第１の容量バンク１００の上部電極１４０は、バネ部１４１を介してアンカー部１５１に接続され、第２の容量バンク２００の上部電極２４０は、バネ部２４１を介してアンカー部２５１に接続されている。また、第１の容量バンク１００の上部電極１４０は、バネ部１５３及びアンカー部１５２により支持され、上下方向に移動可能となっている。さらに、第２の容量バンク２００の上部電極２４０は、バネ部２５３及びアンカー部２５２により支持され、上下方向に移動可能となっている。

従って本実施形態においても、第１の容量バンク１００の下部電極２１，２２と駆動電極１３１，１３２でＭＩＭ素子（ＭＩＭ１）１０１，１０２を形成することができ、駆動電極１３１，１３２と上部電極１４０でＭＥＭＳ素子（ＭＥＭＳ２）１０３，１０４を形成することができる。さらに、第２の容量バンク２００の下部電極２１，２２と駆動電極２３１，２３２でＭＩＭ素子（ＭＩＭ２）２０１，２０２を形成することができ、駆動電極２３１，２３２と上部電極２４０でＭＥＭＳ素子（ＭＥＭＳ２）２０３，２０４を形成することができる。

なお、図１２の例では、補助電極１２１ａ，１２２ａ，２２１ａ，２２２ａの代わりに補助電極１３１ａ，１３２ａ，２３１ａ，２３２ａを用いている。補助電極１３１ａ，１３２ａは保護絶縁膜３５上に形成され、一部が駆動電極１３１，１３２に接続され、一部が保護絶縁膜３５上で下部電極２１，２２と重なっている。即ち、補助電極１３１ａ，１３２ａを駆動電極１３１，１３２の一部と見なすと、駆動電極１３１，１３２の一部が下部電極２１，２２の一部上に重なっている。

補助電極２３１ａ，２３２ａも同様に、一部が駆動電極２３１，２３２に接続され、一部が保護絶縁膜３５上で下部電極２１，２２と重なっている。即ち、補助電極２３１ａ，２３２ａを駆動電極２３１，２３２の一部と見なすと、駆動電極２３１，２３２の一部が下部電極２１，２２の一部上に重なっている。そして、補助電極２３１ａ，２３２ａと下部電極２１，２２の重なり部分の面積は、補助電極１３１ａ，１３２ａと下部電極２１，２２の重なり部分の面積の１／３となっている。

この場合も、前記図１０及び図１１の場合と同様に、下部電極２１，２２と駆動電極１３１，１３２（及び補助電極１３１ａ，１３２ａ）とでＭＩＭ１を構成し、下部電極２１，２２と駆動電極２３１，２３２（及び補助電極２３１ａ，２３２ａ）とでＭＩＭ１よりも容量の小さいＭＩＭ２を構成することができる。

即ち、ＭＩＭ素子形成のためには、補助電極は下部電極と駆動電極の何れに接続してもよく、下部電極の一部が駆動電極の一部上に重なっても良いし、駆動電極の一部が下部電極の一部上に重なっていても良い。

このような構成であれば、第２の実施形態と同様に、ＭＥＭＳ１，２のオン／オフにより４つの容量値を取ることが可能となり、２ビットの可変容量バンクを実現することができる。従って、第１の実施形態と同様の効果が得られる。

また、本実施形態では、下部電極２１，２２を基板１０内に埋め込むのではなく、基板１０上に駆動電極１３１，１３２，２３１，２３２と同時に形成できるため、製造プロセスの簡略化を図ることができる利点もある。

（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。

実施形態では、２つの容量バンクを並列接続した場合を説明したが、３つ以上の容量バンクを並列接続することにより、よりビット数の多い可変容量バンク装置を実現することができる。例えば、３つの容量バンクを用いる場合、実施形態の第１及び第２の容量バンクに加え第３の容量バンクを設け、第３の容量バンクのＭＥＭＳ素子がオンの時の容量をＣ／１６にすれば良い。このことから、第３の容量バンクのＭＩＭ素子（ＭＩＭ３）の容量をＭＩＭ１の容量の１／７にすればよい。このためには、第３の容量バンクの下部電極（下部電極と駆動電極との重なり部分）の面積を第１の容量バンクの下部電極（下部電極と駆動電極との重なり部分）の面積の１／７にすれば良い。

また、各々の容量バンクにおける第１のＭＥＭＳ素子の容量と第２のＭＥＭＳ素子の容量とは必ずしも完全に同一である必要はなく、多少のずれは許容範囲である。さらに、第１及び第２のＭＥＭＳ素子の容量は、異なる容量バンク間において必ずしも完全に同一である必要はなく、多少のずれは許容範囲である。同様に、各々の容量バンクにおける第１のＭＩＭ素子の容量と第２のＭＩＭ素子の容量とは必ずしも完全に同一である必要はなく、多少のずれは許容範囲である。同一に設計しても、製造プロセス時のリソグラフィずれ等により、多少の違いが生じる場合があるが、本発明はこれを当然に含むものである。

本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１０…基板
１１…絶縁膜
２１，１２１，２２１…第１の下部電極
２２，１２２，２２２…第２の下部電極
３１，１３１，２３１…第１の駆動電極
３２，１３２，２３２…第２の駆動電極
３３…配線
３４…ダミー配線
３５…保護絶縁膜
４０，１４０，２４０…上部電極
４１，５３…バネ部
５１，５２…アンカー部
１００…第１の容量バンク
１０１，１０２，２０１，２０２…ＭＩＭ素子
１０３，１０４，２０３，２０４…ＭＥＭＳ素子
１２１ａ，２２１ａ，１３１ａ，２３１ａ…第１の補助電極
１２２ａ，２２２ａ，１３２ａ，２３２ａ…第２の補助電極
２００…第２の容量バンク

Claims (12)

1. 可変容量を形成するための複数の容量バンクを並列接続してなる可変容量バンク装置であって、前記容量バンクの各々は、
   基板上に設けられた第１及び第２の下部電極と、
   前記第１の下部電極との間に固定の第１の静電容量が形成される第１の駆動電極と、
   前記第２の下部電極との間に固定の第２の静電容量が形成される第２の駆動電極と、
   前記第１及び第２の駆動電極との対向方向に移動可能に設けられ、前記第１の駆動電極との間に可変可能な第３の静電容量が形成され、且つ前記第２の駆動電極との間に可変可能な第４の静電容量が形成される共通の上部電極と、を具備し、
   前記第１の下部電極と前記第２の下部電極との間の容量値は、前記第１、第２、第３及び第４の静電容量が直列接続された合成容量の値で決定され、前記合成容量の値が前記可変容量として用いられ、
   前記第１及び第２の静電容量は、同一の容量バンクで同じ容量Ｃ_M に設定され、且つ前記容量Ｃ_M は異なる容量バンク間で異なるように設定され、
   前記第３及び第４の静電容量は、同一の容量バンクで同じ容量Ｃ_S に設定され、且つ前記容量Ｃ_S は異なる容量バンク間でも同じに設定されていることを特徴とする可変容量バンク装置。
2. 前記上部電極の面積は、異なる容量バンクで同じに設定され、
   前記上部電極と前記第１及び第２の駆動電極との各重なり面積は、同じ容量バンクで同じ面積Ｓ_S に設定され、且つ面積Ｓ_S は異なる容量バンクでも同じに設定され、
   前記第１の下部電極と前記第１の駆動電極との重なり面積と、前記第２の下部電極と前記第２の駆動電極との重なり面積とは、同一の容量バンクで同じに面積Ｓ_M に設定され、且つ前記面積Ｓ_M は、異なる容量バンク間で異なるように設定されていることを特徴とする請求項１記載の可変容量バンク装置。
3. 前記第１及び第２の駆動電極は前記基板上に設けられ、前記第１及び第２の下部電極の一部は、前記第１及び第２の駆動電極の一部上に絶縁膜を介して設けられ、前記上部電極は、前記第１及び第２の駆動電極の別の一部上に設けられていることを特徴とする請求項１又は２に記載の可変容量バンク装置。
4. 前記第１及び第２の駆動電極は前記基板上に設けられ、前記第１及び第２の駆動電極の一部は、前記第１及び第２の下部電極の一部上に絶縁膜を介して設けられ、前記上部電極は、前記第１及び第２の駆動電極の別の一部上に設けられていることを特徴とする請求項１又は２に記載の可変容量バンク装置。
5. 前記第１及び第２の駆動電極は、前記第１及び第２の下部電極上に絶縁膜を介して設けられ、前記上部電極は、前記第１及び第２の駆動電極の上方に設けられていることを特徴とする請求項１又は２に記載の可変容量バンク装置。
6. 可変容量を形成するための第１及び第２の容量バンクを並列接続してなる可変容量バンク装置であって、前記第１及び第２の容量バンクの各々は、
   基板上に設けられ、互いに同じ面積に形成された第１及び第２の下部電極と、
   前記第１の下部電極との間に固定の第１の静電容量が形成される第１の駆動電極と、
   前記第２の下部電極との間に固定の第２の静電容量が形成される、前記第１の駆動電極と同じ面積に形成された第２の駆動電極と、
   前記第１及び第２の駆動電極との対向方向に移動可能に設けられ、前記第１の駆動電極との間に可変可能な第３の静電容量が形成され、且つ前記第２の駆動電極との間に可変可能な第４の静電容量が形成される共通の上部電極と、を具備し、
   前記第１の下部電極と前記第２の下部電極との間の容量値は、前記第１、第２、第３及び第４の静電容量が直列接続された合成容量の値で決定され、前記合成容量の値が前記可変容量として用いられ、
   前記第１及び第２の静電容量は、同一の容量バンクで同じ容量Ｃ_M に設定され、且つ前記容量Ｃ_M は異なる容量バンク間で異なるように設定され、
   前記第３及び第４の静電容量は、同一の容量バンクで同じ容量Ｃ_S に設定され、且つ前記容量Ｃ_S は異なる容量バンク間でも同じに設定されていることを特徴とする可変容量バンク装置。
7. 前記第２の容量バンクの前記容量Ｃ_M は、前記第１の容量バンクの前記容量Ｃ_M の１／３であることを特徴とする請求項６に記載の可変容量バンク装置。
8. 前記第１及び第２の駆動電極は前記基板上に設けられ、前記第１及び第２の下部電極の一部は、前記第１及び第２の駆動電極の一部上に絶縁膜を介して設けられ、前記上部電極は、前記第１及び第２の駆動電極の別の一部上に設けられ、
   前記第２の容量バンクの前記各下部電極と前記各駆動電極との重なり部分の面積は、前記第１の容量バンクの前記各下部電極と前記各駆動電極との重なり部分の面積の１／３であることを特徴とする請求項７に記載の可変容量バンク装置。
9. 前記第１及び第２の駆動電極は前記基板上に設けられ、前記第１及び第２の駆動電極の一部は、前記第１及び第２の下部電極の一部上に絶縁膜を介して設けられ、前記上部電極は、前記第１及び第２の駆動電極の別の一部上に設けられ、
   前記第２の容量バンクの前記各下部電極と前記各駆動電極との重なり部分の面積は、前記第１の容量バンクの前記各下部電極と前記各駆動電極との重なり部分の面積の１／３であることを特徴とする請求項７に記載の可変容量バンク装置。
10. 前記第１及び第２の駆動電極は、前記第１及び第２の下部電極上に絶縁膜を介して設けられ、前記上部電極は、前記第１及び第２の駆動電極の上方に設けられ、
    前記第２の容量バンクの前記各下部電極の面積は、前記第１の容量バンクの前記各下部電極の面積の１／３であることを特徴とする請求項７に記載の可変容量バンク装置。
11. 前記上部電極は、前記基板上に設けられたアンカー部によって、前記第１及び第２の駆動電極の上方に中空に支持され、前記上部電極と前記第１及び第２の駆動電極との間の電位差によって移動可能に設けられていることを特徴とする請求項１乃至１０の何れかに記載の可変容量バンク装置。
12. 可変容量を形成するための複数の容量バンクを並列接続してなる可変容量バンク装置であって、
    前記容量バンクの各々は、固定容量を形成するための固定キャパシタと、可変容量を形成するためのＭＥＭＳキャパシタと、を直列接続して構成され、
    前記固定キャパシタの静電容量は、異なる容量バンク間で異なるように設定され、
    前記ＭＥＭＳキャパシタの静電容量は、異なる容量バンク間でも同じに設定されていることを特徴とする可変容量バンク装置。

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