JP2016058695A - 電子デバイス - Google Patents

Abstract

【課題】可変キャパシタの性能を短時間で的確に評価することが可能な電子デバイスを提供する。【解決手段】実施形態に係る電子デバイスは、第１及び第２の電極を有し、第１及び第２の電極間に印加された電圧に応じて、第１及び第２の電極間の距離が第１の距離である第１の状態と、第１及び第２の電極間の距離が第１の距離よりも小さい第２の距離である第２の状態とを示す可変キャパシタ１０と、第１及び第２の電極間に電圧を印加する電圧印加回路２０と、第１及び第２の電極間に印加された電極間電圧に基づく第１の電圧を検出する電圧検出回路３０とを備え、可変キャパシタ、電圧印加回路及び電圧検出回路が同一のチップ１００内に設けられている。【選択図】図１

Description

本発明の実施形態は、電子デバイスに関する。

ＭＥＭＳ（micro electro mechanical systems）技術を用いた可変キャパシタが半導体基板上に形成された電子デバイスが提案されている。この可変キャパシタは、電極間に印加された電圧に応じて電極間の距離が変化し、キャパシタンスが変化する。具体的には、相対的に電極間の距離が大きい状態（プルアウト状態、アップステート）及び相対的に電極間の距離が小さい状態（プルイン状態、ダウンステート）の２つの状態を設定することが可能である。

このような可変キャパシタでは、プルアウト状態からプルイン状態に移行するまでの時間、プルアウト状態からプルイン状態に移行するときの閾電圧、及びプルイン状態からプルアウト状態に移行するときの閾電圧等が、可変キャパシタの性能を評価するための重要なパラメータとなる。

しかしながら、従来は、可変キャパシタの性能を短時間で的確に評価することが困難であった。

特開２００９−５１２２１０号公報

可変キャパシタの性能を短時間で的確に評価することが可能な電子デバイスを提供する。

実施形態に係る電子デバイスは、第１及び第２の電極を有し、前記第１及び第２の電極間に印加された電圧に応じて、前記第１及び第２の電極間の距離が第１の距離である第１の状態と、前記第１及び第２の電極間の距離が前記第１の距離よりも小さい第２の距離である第２の状態とを示す可変キャパシタと、前記第１及び第２の電極間に電圧を印加する電圧印加回路と、前記第１及び第２の電極間に印加された電極間電圧に基づく第１の電圧を検出する電圧検出回路と、を備え、前記可変キャパシタ、前記電圧印加回路及び前記電圧検出回路が同一のチップ内に設けられている。

実施形態に係る電子デバイスの基本的な構成を示したブロック図である。 実施形態に係り、可変キャパシタの構成を模式的に示した断面図である。 実施形態に係る電子デバイスの具体的な構成を示した電気回路図である。 実施形態に係り、プルイン時間を求めるための動作を示した図である。 実施形態に係り、プルイン時間を求める動作における各部分の状態を示した図である。 実施形態に係り、プルイン期間を求める方法を示したフローチャートである。 実施形態に係り、入力電圧とプルイン電圧との関係について示した図である。 実施形態に係り、プルイン電圧を求める原理について示した図である。 実施形態に係り、プルイン電圧を求める方法を示したフローチャートである。 実施形態に係り、プルアウト電圧を求める原理について示した図である。 実施形態に係り、プルアウト電圧を求める方法を示したフローチャートである。

以下、図面を参照して実施形態を説明する。

図１は、実施形態に係る電子デバイスの基本的な構成を示したブロック図である。

図１に示すように、本実施形態に係る電子デバイスは、可変キャパシタ１０、電圧印加回路２０、電圧検出回路３０、定電圧供給回路４０及び放電回路５０を備えており、これらの回路が同一のチップ（半導体チップ）１００内に設けられている。なお、チップ１００内には、可変キャパシタ１０の駆動制御を行う回路等も含まれている。

図２は、可変キャパシタ１０の構成を模式的に示した断面図である。

可変キャパシタ１０は、ＭＥＭＳ（micro electro mechanical systems）技術を用いて形成されたＭＥＭＳ素子であり、下部電極（第１の電極）１１と、下部電極１１に対向する上部電極（第２の電極）１２と、下部電極１１上に設けられた絶縁膜１３と、上部電極１２に接続された弾性部材（バネ）１４とを備えている。弾性部材１４によって上部電極１２が支えられている。可変キャパシタ（ＭＥＭＳ素子）１０は、半導体基板２０１及び絶縁領域２０１等を含む下地領域上に形成されている。

可変キャパシタ１０は、下部電極１１及び上部電極１２間に印加された電圧に応じて、下部電極１１及び上部電極１２間の距離が第１の距離である第１の状態（プルアウト状態、アップステート）と、下部電極１１及び上部電極１２間の距離が第１の距離よりも小さい第２の距離である第２の状態（プルイン状態、ダウンステート）とを示すように構成されている。すなわち、下部電極１１及び上部電極１２間に働く静電気力に応じて、下部電極１１及び上部電極１２間の距離が変化する。下部電極１１及び上部電極１２間の距離が変化することで、可変キャパシタ１０のキャパシタンスが変化する。

図３は、実施形態に係る電子デバイスの具体的な構成を示した電気回路図である。

電圧印加回路２０は、可変キャパシタ１０の下部電極１１及び上部電極１２間に電圧を印加するためのものである。この電圧印加回路２０は、入力電圧をブーストするブースト回路で構成されている。ブースト回路で入力電圧をブーストする期間は可変である。また、ブースト回路の入力電圧も可変である。

電圧印加回路（ブースト回路）２０は、スイッチＳＷＴ１、ＳＷＴ２、ＳＷＴ３、ＳＷＢ１、ＳＷＢ２及びＳＷＢ３、並びにブーストキャパシタＣＢＴＴ及びＣＢＴＢを含んでいる。

スイッチＳＷＴ１、ＳＷＴ２及びＳＷＴ３、並びにブーストキャパシタＣＢＴＴは、可変キャパシタ１０の上部電極１２に電圧を印加する場合に用いられる。この場合には、他のスイッチＳＷＢ１、ＳＷＢ２及びＳＷＢ３、並びに他のブーストキャパシタＣＢＴＢは、実質的に機能しない。具体的には、プルダウンスイッチＳＷＤＴをオフ状態にし、プルダウンスイッチＳＷＤＢをオン状態にすることで、スイッチＳＷＴ１、ＳＷＴ２及びＳＷＴ３、並びにブーストキャパシタＣＢＴＴを機能させ、スイッチＳＷＢ１、ＳＷＢ２及びＳＷＢ３、並びに他のブーストキャパシタＣＢＴＢを実質的に機能させないようにしている。

一方、スイッチＳＷＢ１、ＳＷＢ２及びＳＷＢ３、並びにブーストキャパシタＣＢＴＢは、可変キャパシタ１０の下部電極１１に電圧を印加する場合に用いられる。この場合には、他のスイッチＳＷＴ１、ＳＷＴ２及びＳＷＴ３、並びに他のブーストキャパシタＣＢＴＴは、実質的に機能しない。具体的には、プルダウンスイッチＳＷＤＢをオフ状態にし、プルダウンスイッチＳＷＤＴをオン状態にすることで、スイッチＳＷＢ１、ＳＷＢ２及びＳＷＢ３、並びにブーストキャパシタＣＢＴＢを機能させ、スイッチＳＷＴ１、ＳＷＴ２及びＳＷＴ３、並びに他のブーストキャパシタＣＢＴＴを実質的に機能させないようにしている。

電圧印加回路２０で生成された電圧は、ロウパスフィルタＬＰＦＴ或いはロウパスフィルタＬＰＦＢを介して可変キャパシタ１０に印加される。具体的には、可変キャパシタ１０の上部電極１２に電圧を印加する場合には、ロウパスフィルタＬＰＦＴを介して可変キャパシタ１０の上部電極１２に電圧が印加される。可変キャパシタ１０の下部電極１１に電圧を印加する場合には、ロウパスフィルタ ＬＰＦＢを介して可変キャパシタ１０の下部電極１１に電圧が印加される。

また、電圧印加回路２０で生成された電圧は、スイッチ６１、キャパシタ６２及び６３を含む分圧回路６０で分圧される。具体的には、可変キャパシタ１０の上部電極１２に電圧を印加する場合には、ロウパスフィルタＬＰＦＴ側にスイッチ６１が接続される。可変キャパシタ１０の下部電極１１に電圧を印加する場合には、ロウパスフィルタＬＰＦＢ側にスイッチ６１が接続される。なお、図３に示した例では、ロウパスフィルタＬＰＦＴ及びＬＰＦＢの入力側に分圧回路６０が接続されているが、ロウパスフィルタＬＰＦＴ及びＬＰＦＢの出力側に分圧回路６０を接続するようにしてもよい。

電圧検出回路３０は、可変キャパシタ１０の下部電極１１及び上部電極１２間に印加された電極間電圧に基づく電圧（第１の電圧）を検出するものである。この電圧検出回路３０によって検出される電圧は、電極間電圧そのものでもよいし、電極間電圧に関連して得られる電圧でもよい。

電圧検出回路３０は、コンパレータ３１、レファレンス電圧生成回路３２及び逐次比較回路（レファレンス電圧設定回路）３３を含んでいる。

電圧検出回路からは３０からは、可変キャパシタ１０の電極間電圧に基づくデジタル電圧が出力される。すなわち、電圧検出回路３０は、デジタル電圧を生成するためのＡＤコンバータで構成されており、ＡＤコンバータでＡＤ変換されたデジタル電圧値が電圧検出回路３０から出力される。本実施形態では、ＡＤコンバータとして逐次比較型ＡＤコンバータを用いる。逐次比較型ＡＤコンバータを用いることで、高速で電圧検出を行うことが可能である。

コンパレータ３１は、分圧回路６０で分圧された電圧（第１の電圧）をレファレンス電圧と比較するものである。レファレンス電圧は、レファレンス電圧生成回路３２で生成される。コンパレータ３１の出力には、逐次比較回路（レファレンス電圧設定回路）３３が接続されている。この逐次比較回路３３では、コンパレータ３１の出力に基づいてロジック処理が行われ、ロジック処理結果に基づくレファレンス電圧をレファレンス電圧生成回路３２に設定する。逐次比較回路３３からはデジタル値が出力され、このデジタル値が可変キャパシタ１０の電極間電圧に基づくデジタル電圧値に対応する。電圧検出回路３０の具体的な動作は、以下の通りである。

コンパレータ３１では、分圧回路６０で分圧された電圧（分圧電圧）をレファレンス電圧と比較する。分圧電圧がレファレンス電圧よりも高い場合には、コンパレータ３１の出力論理値はハイとなる。逐次比較回路３３では、コンパレータ３１の出力論理値に基づき、レファレンス電圧を増加させる。分圧電圧がレファレンス電圧よりも低い場合には、コンパレータ３１の出力論理値はロウとなる。逐次比較回路３３では、コンパレータ３１の出力論理値に基づき、レファレンス電圧を減少させる。

その後、分圧電圧が更新されたレファレンス電圧と比較され、比較結果（コンパレータ３１の出力論理値）に応じてレファレンス電圧を増加又は減少させる。このようにして、分圧電圧を更新されたレファレンス電圧と順次比較し、順次比較によって得られたデジタル値がデジタル電圧値として逐次比較回路３３から出力される。すなわち、分圧電圧に対応したデジタル電圧値が逐次比較回路３３から出力される。

定電圧供給回路４０は、電圧印加回路２０（ブースト回路）に定電圧を供給するものであり、チャージポンプ回路によって構成されている。

放電回路５０は、可変キャパシタに蓄積された電荷を放電するものである。放電動作は、定電流放電である。放電回路５０は、スイッチ５１と、スイッチ５１を制御する制御回路５２を含んでいる。具体的には、可変キャパシタ１０の上部電極１２に電圧が印加されていた場合には、ロウパスフィルタＬＰＦＴ側にスイッチ５１が接続され、上部電極１２に蓄積されている電荷が放電される。可変キャパシタ１０の下部電極１１に電圧が印加されていた場合には、ロウパスフィルタＬＰＦＢ側にスイッチ５１が接続され、下部電極１１に蓄積されている電荷が放電される。

上述したように、本実施形態に係る電子デバイスは、可変キャパシタ１０、電圧印加回路２０、電圧検出回路３０、定電圧供給回路４０及び放電回路５０が同一のチップ（半導体チップ）１００内に設けられており、いわゆるＢＩＳＴ（built in self test）回路が構成されている。

次に、図１、図２及び図３に示した電子デバイスで行われる動作を説明する。

可変キャパシタの性能を評価するためのパラメータとして、プルイン時間（プルイン期間）、プルイン電圧及びプルアウト電圧が重要である。

プルイン電圧は、可変キャパシタがアップステート（プルアウト状態）からダウンステート（プルイン状態）に移行するための閾電圧である。プルイン電圧以上の電圧が可変キャパシタの電極間に印加されることで、可変キャパシタはアップステートからダウンステートに移行する。

プルアウト電圧は、可変キャパシタがダウンステート（プルイン状態）からアップステート（プルアウト状態）に移行するための閾電圧である。プルアウト電圧以下の電圧が可変キャパシタの電極間に印加されることで、可変キャパシタはダウンステートからアップステートに移行する。

プルイン時間は、可変キャパシタをプルアウト状態からプルイン状態に移行させる際の時間であり、プルイン電圧以上の電圧を電極間に印加してから実際にプルイン状態に移行するまでの閾時間である。プルイン時間以上、プルイン電圧以上の電圧を電極間に印加することで、可変キャパシタはアップステートからダウンステートに移行する。

なお、以下の説明では、可変キャパシタ１０の下部電極１１を定電位（例えば、グラウンド電位）に固定し、可変キャパシタ１０の上部電極１２に電圧を印加する場合について説明する。したがって、図３のスイッチＳＷＤＢはオン状態であり、可変キャパシタ１０の下部電極１１はグラウンド電位に固定されている。

まず、プルイン時間を求める方法について説明する。図４は、プルイン時間を求めるための動作を示した図である。横軸は時間であり、縦軸は可変キャパシタの電極間電圧（Ｖact）である。図５は、プルイン時間を求める動作における各部分の状態を示した図である。

期間Ｐ１では、図３のスイッチＳＷＴ１はオン状態、スイッチＳＷＴ２はオフ状態、スイッチＳＷＴ３はオン状態である。そのため、ブーストキャパシタＣＢＴＴは、定電圧供給回路４０の出力電圧Ｖholdに充電される。したがって、可変キャパシタ１０の電極間電圧Ｖactは、電圧Ｖholdである。この電圧Ｖholdは、プルイン電圧（閾電圧Ｖth1）よりも低いため、可変キャパシタ１０はアップステートである。

期間Ｐ２では、スイッチＳＷＴ１はオフ状態、スイッチＳＷＴ２はオフ状態、スイッチＳＷＴ３はオフ状態である。そのため、ブーストキャパシタＣＢＴＴは、フローティング状態である。したがって、可変キャパシタ１０の電極間電圧Ｖact は電圧Ｖholdに維持され、可変キャパシタ１０はアップステートに維持される。

期間Ｐ３及び期間Ｐ４は、電圧印加回路（ブースト回路）２０でブースト動作が行われるブースト期間である。具体的には、以下の通りである。

期間Ｐ３では、スイッチＳＷＴ１はオフ状態、スイッチＳＷＴ２はオン状態、スイッチＳＷＴ３はオフ状態である。そのため、ブーストキャパシタＣＢＴＴによって電圧印加回路（ブースト回路）２０の入力電圧Ｖholdがブーストされ、電圧印加回路２０の出力電圧は上昇する。このとき、ブーストキャパシタＣＢＴＴの電荷が、可変キャパシタ１０及び寄生キャパシタ（図示せず）に分配される。その結果、電極間電圧Ｖact1は、プルイン電圧（閾電圧Ｖth1）よりも高くなる。

しかしながら、電極間電圧がプルイン電圧より高くなっても、可変キャパシタ１０は直ちにダウンステートに移行するわけではない。すなわち、プルイン期間以上、プルイン電圧以上の電圧を電極間に印加しなければ、可変キャパシタ１０はダウンステートに移行しない。したがって、期間Ｐ３では、可変キャパシタ１０はアップステートであり、電極間電圧Ｖact1は以下のように表される。

Ｖact1＝Ｖhold＋{Ｃbt/(Ｃbt＋Ｃup＋Ｃpara)}×Ｖhold
ただし、ＣbtはブーストキャパシタＣＢＴＴのキャパシタンス、Ｃupは可変キャパシタ１０のアップステートでのキャパシタンス、Ｃparaは寄生キャパシタンスである。

期間Ｐ４でも、期間Ｐ３と同様に、スイッチＳＷＴ１はオフ状態、スイッチＳＷＴ２はオン状態、スイッチＳＷＴ３はオフ状態である。ところが、期間Ｐ３でプルイン期間が終了し、期間Ｐ３から期間Ｐ４に移行する際に、可変キャパシタ１０はアップステートからダウンステートに移行する。その結果、可変キャパシタ１０のキャパシタンスが増加する。したがって、期間Ｐ４では、可変キャパシタ１０の電極間電圧Ｖact2は以下のように表される。

Ｖact2＝Ｖhold＋{Ｃbt/(Ｃbt＋Ｃdown＋Ｃpara)}×Ｖhold
ただし、Ｃdownは可変キャパシタ１０のダウンステートでのキャパシタンスである。

なお、期間Ｐ４では、電極間電圧Ｖact2がプルイン電圧よりも低くなるが、ダウンステート時には、電極間電圧がプルアウト電圧以下にならないとアップステートには移行しない。したがって、期間Ｐ４では、電極間電圧Ｖact2がプルイン電圧より低くても、ダウンステートが維持される。

期間Ｐ５では、スイッチＳＷＴ１はオン状態、スイッチＳＷＴ２はオフ状態、スイッチＳＷＴ３はオン状態である。したがって、期間Ｐ１と同様に、可変キャパシタ１０の電極間電圧Ｖactは、電圧Ｖholdである。この電圧Ｖholdも、プルイン電圧よりも低いが、プルアウト電圧よりも高い。したがって、期間Ｐ５でもダウンステートが維持される。

上述したシーケンスを行うことにより、プルイン期間を求めることができる。すなわち、期間Ｐ３から期間Ｐ４に移行する際に、可変キャパシタ１０はアップステートからダウンステートに移行し、電極間電圧が降下している。したがって、期間Ｐ３がプルイン期間に対応する。

以上のように、ブースト回路でブーストされた入力電圧をプルイン期間（閾期間）以上、下部電極１１及び上部電極１２間に印加することで、可変キャパシタ１０はアップステートからダウンステートに移行する。したがって、電圧検出回路３０で電極間電圧に基づく第１の電圧（図３の例では分割回路６０の分圧電圧）を求めることにより、プルイン期間（閾期間）を求めることができる。

ところで、プルイン期間を求めるためには、プルイン期間以上のブースト期間を設定する必要がある。ところが、必要以上にブースト期間を長くすることが望ましくない場合もある。

図６は、短いブースト期間でプルイン期間を求める方法を示したフローチャートである。図６のフローチャートに示した方法は、チップ１００の外部のプログラムによってチップ１００の内部の状態を設定することで実行される。

まず、所定の初期設定を行う（Ｓ１１）。次に、ブースト期間を設定する（Ｓ１２）。続いて、設定されたブースト期間でブースト動作を実行し、プルイン電圧以上の電圧を可変キャパシタ１０の電極間に印加する（Ｓ１３）。そして、電圧検出回路３０で電極間電圧に基づく電圧を検出する（Ｓ１４）。検出された電圧（デジタル電圧）は、内部レジスタに格納しておく。さらに、電圧検出回路３０での検出結果に基づき、検出電圧が変化しているか否かを判断する（Ｓ１５）。すなわち、検出電圧がアップステートからダウンステートへの移行に伴う変化（図４の期間Ｐ３から期間Ｐ４への移行に伴う変化に対応）をしているか否かを判断する。

Ｓ１５のステップで変化がないと判断された場合には、Ｓ１２のステップに戻る。Ｓ１２のステップでは、所定の長さだけブースト期間を増加させて、新たなブースト期間を設定する。そして、新たなブースト期間でＳ１３〜Ｓ１５のステップを実行する。このようにして、Ｓ１５のステップで電圧変化があると判断されるまで、ブースト期間を段階的に増加させながら、Ｓ１３〜Ｓ１５のステップを実行する。

Ｓ１５のステップで電圧変化があると判断された場合には、検出電圧の変化時点をプルイン期間の終了時点とみなす。これにより、プルイン期間が求められる（Ｓ１６）。具体的には、その時点で設定されているブースト期間をプルイン期間とする。

以上のようにして、短いブースト期間でプルイン期間を求めることができる。

次に、プルイン電圧を求める方法について説明する。

電圧印加回路（ブースト回路）２０で入力電圧をブーストすることにより、可変キャパシタ１０の電極間電圧がプルイン電圧（第１の閾電圧）以上になったときに、可変キャパシタはプルアウト状態（アップステート）からプルイン状態（ダウンステート）に移行する。したがって、電圧検出回路３０で電極間電圧に基づく電圧（第１の電圧）を検出することでプルイン電圧を求めること可能である。

図７は、入力電圧とプルイン電圧との関係について示した図である。横軸は時間であり、縦軸は可変キャパシタの電極間電圧（Ｖact）である。

すでに説明したことからわかるように、可変キャパシタ１０の電極間にプルイン電圧以上の電圧を印加しなければ、可変キャパシタ１０はアップステートからダウンステートに移行しない。図７の例では、電圧印加回路（ブースト回路）２０の入力電圧がＶhold1である場合には、ブースト動作によってプルイン電圧（第１の閾電圧Ｖth1）以上の電圧が可変キャパシタ１０に印加されるため、可変キャパシタ１０はダウンステートに移行する。一方、電圧印加回路（ブースト回路）２０の入力電圧がＶhold2である場合には、プルイン電圧（第１の閾電圧Ｖth1）以上の電圧は可変キャパシタ１０に印加されないため、可変キャパシタ１０はダウンステートに移行することはできない。また、図７に示すように、アップステートからダウンステートに移行する際には、電極間電圧が降下する。

したがって、入力電圧Ｖholdを段階的に増加させることで電極間電圧を段階的に増加させ、ブースト動作を実行した後の電極間電圧をプロットすれば、プルイン電圧を求めることができる。

図８は、プルイン電圧を求めるための原理を示した図である。横軸は電圧印加回路（ブースト回路）２０の入力電圧Ｖholdであり、縦軸はブースト動作を実行した後の電極間電圧（Ｖact）である。ブースト動作期間は、プルイン期間よりも十分に長くなるようにしている。

図８に示すように、電極間電圧がプルイン電圧（第１の閾電圧Ｖth1）に達するまでは、入力電圧Ｖholdを増加させるにしたがって電極間電圧Ａactも増加する。ところが、電極間電圧がプルイン電圧に達すると、可変キャパシタ１０がアップステートからダウンステートに移行するため、可変キャパシタ１０のキャパシタンスが増加し、電極間電圧はその前の測定点の電極間電圧よりも低くなる。したがって、電極間電圧が最大になったときの電極間電圧を概ねプルイン電圧とみなすことができる。

図９は、プルイン電圧を求める方法を示したフローチャートである。図９のフローチャートに示した方法は、チップ１００の外部のプログラムによってチップ１００の内部の状態を設定することで実行される。

まず、所定の初期設定を行う（Ｓ２１）。次に、ブースト回路の入力電圧Ｖholdを設定する（Ｓ２２）。続いて、設定された入力電圧Ｖholdでブースト動作を実行し、可変キャパシタ１０にブースト電圧を印加する（Ｓ２３）。このとき、プルイン期間以上の十分長い期間でブースト動作を実行する。そして、電圧検出回路３０で電極間電圧に基づく電圧を検出する（Ｓ２４）。すなわち、ブースト電圧を印加した後の電圧を検出する（Ｓ２４）。検出された電圧（デジタル電圧）は、内部レジスタに格納しておく。

次に、電圧検出回路３０での検出結果に基づき、検出電圧がその前の測定点での検出電圧よりも下がっているか否かを判断する（Ｓ２５）。

Ｓ２５のステップで、検出電圧がその前の測定点での検出電圧よりも下がっていないと判断された場合には、Ｓ２２のステップに戻る。Ｓ２２のステップでは、所定の電圧だけ入力電圧Ｖholdを増加させて、新たな入力電圧Ｖholdを設定する。そして、新たな入力電圧ＶholdでＳ２３〜Ｓ２５のステップを実行する。このようにして、Ｓ２５のステップで、検出電圧がその前の測定点での検出電圧よりも下がっていると判断されるまで、入力電圧Ｖholdを段階的に増加させながら、Ｓ２３〜Ｓ２５のステップを実行する。

Ｓ２５のステップで、検出電圧がその前の測定点での検出電圧よりも下がっていると判断された場合には、その前の測定点での電極間電圧をプルイン電圧とみなす。これにより、プルイン電圧が求められる（Ｓ２６）。具体的には、電圧検出回路３０での検出電圧と電極間電圧との関係を予め求めておくことで、プルイン電圧を求めることができる。

以上のようにして、プルイン電圧を求めることができる。

次に、プルアウト電圧を求める方法について説明する。

図１及び図３に示した放電回路５０で可変キャパシタ１０に蓄積されている電荷を放電することによって、可変キャパシタ１０の電極間に印加された電圧がプルアウト電圧（第２の閾電圧）以下になると、可変キャパシタ１０がプルイン状態（ダウンステート）からプルアウト状態（アップステート）に移行する。したがって、電圧検出回路３０で電極間電圧に基づく電圧（第１の電圧）を検出することでプルアウト電圧を求めること可能である。

図１０は、プルアウト電圧を求める原理について示した図である。横軸は放電時間であり、縦軸は可変キャパシタ１０の電極間電圧（Ｖact）である。

可変キャパシタ１０がプルイン状態（ダウンステート）であるときに、可変キャパシタ１０に充電されている電荷を定電流回路によって放電すると、可変キャパシタ１０の電極間電圧は一定の割合で減少していく。プルイン状態（ダウンステート）からプルアウト状態（アップステート）に移行すると、可変キャパシタ１０のキャパシタンスが減少する。そのため、プルアウト状態では、電極間電圧の減少する割合が大きくなる。したがって、電極間電圧の減少する割合が変化したときの電極間電圧をプルアウト電圧（第２の閾電圧Ｖth2）とみなすことができる。

図１１は、プルアウト電圧を求める方法を示したフローチャートである。図１１のフローチャートに示した方法は、チップ１００の外部のプログラムによってチップ１００の内部の状態を設定することで実行される。

まず、所定の初期設定を行う（Ｓ３１）。次に、ブースト回路の入力電圧Ｖholdを設定する（Ｓ３２）。続いて、設定された入力電圧Ｖholdでブースト動作を実行し、可変キャパシタ１０をプルイン状態（ダウンステート）に設定する（Ｓ３３）。そして、電圧検出回路３０で電極間電圧に基づく電圧を検出する（Ｓ３４）。検出された電圧（デジタル電圧）は、内部レジスタに格納しておく。さらに、放電回路５０により、可変キャパシタ１０に充電されている電荷を所定時間、放電する（Ｓ３５）。具体的には、所定時間、定電流放電を行う。

次に、電圧検出回路３０での検出結果に基づき、電極間電圧の減少割合が変化しているか否かを判断する（Ｓ３６）。

Ｓ３６のステップで、電極間電圧の減少割合が変化していないと判断された場合には、Ｓ３４のステップに戻る。そして、Ｓ３４〜Ｓ３６のステップを実行する。すなわち、Ｓ３５のステップで、可変キャパシタ１０に充電されている電荷を再び所定時間、定電流で放電する。このようにして、Ｓ３６のステップで、電極間電圧の減少割合が変化していると判断されるまで、放電動作を繰り返し行いながら、Ｓ３４〜Ｓ３６のステップを実行する。

Ｓ３６のステップで、電極間電圧の減少割合が変化していると判断された場合には、電極間電圧の減少割合が変化した時点での電極間電圧をプルアウト電圧とみなす。これにより、プルアウト電圧が求められる（Ｓ３７）。具体的には、電圧検出回路３０での検出電圧と電極間電圧との関係を予め求めておくことで、プルアウト電圧を求めることができる。

以上のようにして、プルアウト電圧を求めることができる。

以上のように、本実施形態によれば、可変キャパシタ（ＭＥＭＳ素子）１０、可変キャパシタ１０の電極間に電圧を印加する電圧印加回路２０、及び電極間電圧に基づく電圧を検出する電圧検出回路３０等が、同一のチップ１００内に設けられている。そのため、可変キャパシタの性能を評価するための重要なパラメータ（プルイン期間、プルイン電圧、プルアウト電圧等）の決定に必要な電極間電圧に基づく電圧を、チップ１００内での動作に基づいて検出することができる。したがって、チップ１００内の電圧検出回路３０で検出された電圧に基づいて、可変キャパシタ１０の性能を短時間で的確に評価することが可能である。例えば、電圧検出回路３０で検出された電圧をデジタル電圧として出力することで、上記パラメータ（プルイン期間、プルイン電圧、プルアウト電圧等）を短時間で的確に求めることができる。

仮に、電極間電圧をオシロスコープで測定するような方法を用いた場合には、量産時の性能評価方法としての導入が困難であるが、本実施形態の方法を採用することで、量産時にも可変キャパシタの性能を短時間で的確に評価することが可能となる。

なお、上述した実施形態では、可変キャパシタ１０の下部電極１１を一定電位（例えば、グラウンド電位）に固定し、可変キャパシタ１０の上部電極１２に電圧を印加する場合について説明した。しかしながら、可変キャパシタ１０の上部電極１２を一定電位（例えば、グラウンド電位）に固定し、可変キャパシタ１０の下部電極１１に電圧を印加する場合についても、上述した実施形態と同様の動作を行うことが可能である。具体的には、図３のスイッチＳＷＤＴをオン状態として、可変キャパシタ１０の上部電極１２をグラウンド電位に固定する。そして、上述した実施形態の上部電極１２側のスイッチＳＷＴ１、ＳＷＴ２及びＳＷＴ３と同様に、下部電極１１側のスイッチＳＷＢ１、ＳＷＢ２及びＳＷＢ３を制御すればよい。

以下、上述した実施形態について付記する。

［付記１］
第１及び第２の電極を有し、前記第１及び第２の電極間に印加された電圧に応じて、前記第１及び第２の電極間の距離が第１の距離である第１の状態と、前記第１及び第２の電極間の距離が前記第１の距離よりも小さい第２の距離である第２の状態とを示す可変キャパシタと、
前記第１及び第２の電極間に電圧を印加する電圧印加回路と、
前記第１及び第２の電極間に印加された電極間電圧に基づく第１の電圧を検出する電圧検出回路と、
を備え、
前記可変キャパシタ、前記電圧印加回路及び前記電圧検出回路が同一のチップ内に設けられている
ことを特徴とする電子デバイス。

［付記２］
前記電圧検出回路からは前記電極間電圧に基づくデジタル電圧が出力される
ことを特徴とする付記１に記載の電子デバイス。

［付記３］
前記電圧検出回路は、前記デジタル電圧を生成するためのＡＤコンバータを含む
ことを特徴とする付記２に記載の電子デバイス。

［付記４］
前記ＡＤコンバータは、逐次比較型ＡＤコンバータである
ことを特徴とする付記３に記載の電子デバイス。

［付記５］
前記電圧検出回路は、
前記第１の電圧をレファレンス電圧と比較するコンパレータと、
前記レファレンス電圧を生成するレファレンス電圧生成回路と、
前記コンパレータの出力に基づいて前記レファレンス電圧を設定するレファレンス電圧設定回路と、
を含むことを特徴とする付記１に記載の電子デバイス。

［付記６］
前記可変キャパシタが前記第１の状態から前記第２の状態に移行する際に前記電極間電圧は降下する
ことを特徴とする付記１に記載の電子デバイス。

［付記７］
前記電圧印加回路は、入力電圧をブーストするブースト回路を含む
ことを特徴とする付記１に記載の電子デバイス。

［付記８］
前記ブースト回路で入力電圧をブーストする期間は可変である
ことを特徴とする付記７に記載の電子デバイス。

［付記９］
前記ブースト回路でブーストされた入力電圧を閾期間以上、前記第１及び第２の電極間に印加することで、前記可変キャパシタは前記第１の状態から前記第２の状態に移行する
ことを特徴とする付記７に記載の電子デバイス。

［付記１０］
前記電圧検出回路は、前記閾期間を求めるために前記第１の電圧を検出する
ことを特徴とする付記９に記載の電子デバイス。

［付記１１］
前記閾期間は、前記ブースト回路で入力電圧をブーストする期間を段階的に増加させることで求められる
ことを特徴とする付記１０に記載の電子デバイス。

［付記１２］
前記ブースト回路の入力電圧は可変である
ことを特徴とする付記７に記載の電子デバイス。

［付記１３］
前記ブースト回路で入力電圧をブーストすることによって前記第１及び第２の電極間に印加された電圧が第１の閾電圧以上になったときに、前記可変キャパシタは前記第１の状態から前記第２の状態に移行する
ことを特徴とする付記７に記載の電子デバイス。

［付記１４］
前記電圧検出回路は、前記第１の閾電圧を求めるために前記第１の電圧を検出する
ことを特徴とする付記１３に記載の電子デバイス。

［付記１５］
前記第１の閾電圧は、前記第１及び第２の電極間に印加される電圧を段階的に増加させることで求められる
ことを特徴とする付記１４に記載の電子デバイス。

［付記１６］
前記チップ内に設けられ、前記ブースト回路に定電圧を供給する定電圧供給回路をさらに備える
ことを特徴とする付記７に記載の電子デバイス。

［付記１７］
前記定電圧供給回路は、チャージポンプ回路を含む
ことを特徴とする付記１６に記載の電子デバイス。

［付記１８］
前記チップ内に設けられ、前記可変キャパシタに蓄積された電荷を放電する放電回路をさらに備える
ことを特徴とする付記１に記載の電子デバイス。

［付記１９］
前記放電回路で前記可変キャパシタに蓄積された電荷を放電することによって前記第１及び第２の電極間に印加された電圧が第２の閾電圧以下になったときに、前記可変キャパシタは前記第２の状態から前記第１の状態に移行する
ことを特徴とする付記１８に記載の電子デバイス。

［付記２０］
前記電圧検出回路は、前記第２の閾電圧を求めるために前記第１の電圧を検出する
ことを特徴とする付記１９に記載の電子デバイス。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…可変キャパシタ １１…下部電極 １２…上部電極
１３…絶縁膜 １４…弾性部材
２０…電圧印加回路
３０…電圧検出回路 ３１…コンパレータ
３２…レファレンス電圧生成回路 ３３…逐次比較回路
４０…定電圧供給回路
５０…放電回路 ５２…制御回路
６０…分圧回路
１００…チップ

Claims (8)

1. 第１及び第２の電極を有し、前記第１及び第２の電極間に印加された電圧に応じて、前記第１及び第２の電極間の距離が第１の距離である第１の状態と、前記第１及び第２の電極間の距離が前記第１の距離よりも小さい第２の距離である第２の状態とを示す可変キャパシタと、
   前記第１及び第２の電極間に電圧を印加する電圧印加回路と、
   前記第１及び第２の電極間に印加された電極間電圧に基づく第１の電圧を検出する電圧検出回路と、
   を備え、
   前記可変キャパシタ、前記電圧印加回路及び前記電圧検出回路が同一のチップ内に設けられている
   ことを特徴とする電子デバイス。
2. 前記電圧検出回路からは前記電極間電圧に基づくデジタル電圧が出力される
   ことを特徴とする請求項１に記載の電子デバイス。
3. 前記電圧検出回路は、前記デジタル電圧を生成するためのＡＤコンバータを含む
   ことを特徴とする請求項２に記載の電子デバイス。
4. 前記電圧印加回路は、入力電圧をブーストするブースト回路を含む
   ことを特徴とする請求項１に記載の電子デバイス。
5. 前記ブースト回路でブーストされた入力電圧を閾期間以上、前記第１及び第２の電極間に印加することで、前記可変キャパシタは前記第１の状態から前記第２の状態に移行する
   ことを特徴とする請求項４に記載の電子デバイス。
6. 前記ブースト回路で入力電圧をブーストすることによって前記第１及び第２の電極間に印加された電圧が第１の閾電圧以上になったときに、前記可変キャパシタは前記第１の状態から前記第２の状態に移行する
   ことを特徴とする請求項４に記載の電子デバイス。
7. 前記チップ内に設けられ、前記可変キャパシタに蓄積された電荷を放電する放電回路をさらに備える
   ことを特徴とする請求項１に記載の電子デバイス。
8. 前記放電回路で前記可変キャパシタに蓄積された電荷を放電することによって前記第１及び第２の電極間に印加された電圧が第２の閾電圧以下になったときに、前記可変キャパシタは前記第２の状態から前記第１の状態に移行する
   ことを特徴とする請求項７に記載の電子デバイス。

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