JP2013230523A

JP2013230523A - Ｍｅｍｓ素子

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Publication number: JP2013230523A
Application number: JP2012103994A
Authority: JP
Inventors: Yuriko Kato; 百合子加藤; Hiroaki Yamazaki; 宏明山崎; Etsuji Ogawa; 悦治小川; Takayuki Masunaga; 孝幸益永
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2012-04-27
Filing date: 2012-04-27
Publication date: 2013-11-14
Also published as: TWI525777B; US20130285163A1; US9045330B2; TW201409645A

Abstract

【課題】信頼性の向上を図るＭＥＭＳ素子を提供する。
【解決手段】本実施形態によるＭＥＭＳ素子は、基板上に固定された第１電極１２と、前記第１電極の上方に対向して配置され、上下方向に可動である第２電極１６と、を具備し、前記第２電極は、その上面から下面まで貫通する第２開口部１７，３７を有し、前記第１電極は、前記第２開口部の少なくとも一部に対応する位置に、その上面から下面まで貫通する第１開口部１３，３３を有する。
【選択図】図３

Description

本発明の実施形態は、ＭＥＭＳ素子に関する。

機械的可動部を有するＭＥＭＳ（Micro Electro Mechanical Systems）素子が提案されている。このＭＥＭＳ素子は、固定された下部電極と上下方向に可動な上部電極を有する。これら下部電極と上部電極との間の容量を変化させることにより、例えば圧力センサ、可変容量、マイクロポンプ等のデバイスに応用することができる。

しかしながら、ＭＥＭＳ素子において、寄生容量の発生が問題になっている。この寄生容量は、主に下部電極と半導体基板との間に生じ、下部電極の面積に比例して大きくなる。すなわち、寄生容量を低減するために、下部電極の面積縮小が必要となる。

特開２０１１−１１４９８８号公報

寄生容量の低減を図るＭＥＭＳ素子を提供する。

本実施形態によるＭＥＭＳ素子は、基板上に固定された第１電極と、前記第１電極の上方に対向して配置され、上下方向に可動である第２電極と、を具備し、前記第２電極は、その上面から下面まで貫通する第２開口部を有し、前記第１電極は、前記第２開口部の少なくとも一部に対応する位置に、その上面から下面まで貫通する第１開口部を有する。

第１の実施形態に係るＭＥＭＳ素子の構造を示す平面図であり、主に上部電極の構造を示す図。第１の実施形態に係るＭＥＭＳ素子の構造を示す平面図であり、主に下部電極の構造を示す図。第１の実施形態に係るＭＥＭＳ素子の構造を示す断面図。第１の実施形態に係るＭＥＭＳ素子の製造工程を示す断面図。図４に続く、第１の実施形態に係るＭＥＭＳ素子の製造工程を示す断面図。図５に続く、第１の実施形態に係るＭＥＭＳ素子の製造工程を示す断面図。図６に続く、第１の実施形態に係るＭＥＭＳ素子の製造工程を示す断面図。比較例１におけるＭＥＭＳ素子の構造を示す断面図。比較例１における寄生容量と第１の実施形態における寄生容量とを示すグラフ。第１の実施形態に係るＭＥＭＳ素子の構造の変形例１を示す平面図であり、主に上部電極の構造を示す図。第１の実施形態に係るＭＥＭＳ素子の構造の変形例１を示す平面図であり、主に下部電極の構造を示す図。第１の実施形態に係るＭＥＭＳ素子の構造の変形例１を示す断面図。第１の実施形態に係るＭＥＭＳ素子の構造の変形例２を示す平面図であり、主に上部電極の構造を示す図。第１の実施形態に係るＭＥＭＳ素子の構造の変形例２を示す平面図であり、主に下部電極の構造を示す図。第１の実施形態に係るＭＥＭＳ素子の構造の変形例２を示す断面図。第１の実施形態に係るＭＥＭＳ素子の構造の変形例３を示す平面図であり、主に上部電極の構造を示す図。第１の実施形態に係るＭＥＭＳ素子の構造の変形例３を示す平面図であり、主に下部電極の構造を示す図。第１の実施形態に係るＭＥＭＳ素子の構造の変形例４を示す平面図であり、主に上部電極の構造を示す図。第１の実施形態に係るＭＥＭＳ素子の構造の変形例５を示す平面図であり、主に上部電極の構造を示す図。第２の実施形態に係るＭＥＭＳ素子の構造を示す平面図であり、主に上部電極の構造を示す図。第２の実施形態に係るＭＥＭＳ素子の構造を示す平面図であり、主に下部電極の構造を示す図。第２の実施形態に係るＭＥＭＳ素子の構造を示す断面図。第２の実施形態に係るＭＥＭＳ素子の製造工程を示す断面図。図１９に続く、第２の実施形態に係るＭＥＭＳ素子の製造工程を示す断面図。比較例２におけるＭＥＭＳ素子の製造工程を示す断面図。

本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。また、重複した説明は、必要に応じて行う。

＜第１の実施形態＞
図１乃至図１３を用いて、第１の実施形態に係るＭＥＭＳ素子について説明する。第１の実施形態では、上部電極１６が犠牲層１５を除去するための第２開口部（ホール１７、スリット３７）を有し、下部電極１２が第２開口部に対応する位置に第１開口部（ホール１３、スリット３３）を有する。これにより、下部電極１２の面積を縮小し、寄生容量の低減を図ることができる。以下に、第１の実施形態について詳説する。

［構造］
まず、図１乃至図３を用いて、第１の実施形態に係るＭＥＭＳ素子の構造について説明する。

図１は、第１の実施形態に係るＭＥＭＳ素子の構造を示す平面図であり、主に上部電極１６の構造を示す図である。図２は、第１の実施形態に係るＭＥＭＳ素子の構造を示す平面図であり、主に下部電極１２の構造を示す図である。図３は、第１の実施形態に係るＭＥＭＳ素子の構造を示す断面図であり、図１および図２におけるＡ−Ａ線に沿った断面図である。

図１乃至図３に示すように、第１の実施形態に係るＭＥＭＳ素子は、半導体基板１０上の層間絶縁層１１上に設けられた下部電極１２および上部電極１６を備える。

半導体基板１０は、例えば、シリコン基板である。層間絶縁層１１は、例えば、ＳｉＨ_４やＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料とした酸化シリコン（ＳｉＯ_Ｘ）で構成される。以下の説明において、半導体基板１０および層間絶縁層１１を基板と称する場合がある。

半導体基板１０の表面には、電界効果トランジスタなどの素子が設けられてもよい。それらの素子は、ロジック回路や記憶回路を構成する。層間絶縁層１１は、それらの回路を覆うように、半導体基板１０上に設けられる。それゆえ、ＭＥＭＳ素子は、半導体基板１０上の回路の上方に設けられる。

なお、例えば、オシレータのようなノイズの発生源になる回路は、ＭＥＭＳ素子の下方に、配置しないことが望ましい。また、半導体基板１０と層間絶縁層１１との間にシールドメタルを設けて、下層の回路からのノイズが、ＭＥＭＳ素子に伝播することを抑制してもよい。

下部電極１２は、基板上に形成され、固定される。下部電極１２は、例えば基板の表面に平行した平板形状である。下部電極１２は、例えばアルミニウム（Ａｌ）、Ａｌを主成分とする合金、銅（Ｃｕ）、金（Ａｕ）、または白金（Ｐｔ）で構成される。下部電極１２は、下部電極１２と同じ材料で構成された配線２７に接続され、それを介して種々の回路に接続される。下部電極１２の表面には、例えば、ＳｉＯ_Ｘ、窒化シリコン（ＳｉＮ）、またはＳｉＯ_ＸやＳｉＮよりも高誘電率を有するｈｉｇｈ−ｋ材料で構成される下部電極保護層１４が形成される。

上部電極１６は、下部電極１２の上方に形成され、中空状態に支持され、上下方向（基板に対して垂直方向）に可動である。上部電極１６は、基板１０の表面に平行した平板形状であり、下部電極１２に対向して配置される。すなわち、上部電極１６は、第１方向（図１および図２における左右方向（長手方向））および第１方向に直交する第２方向（図１および図２における上下方向（短手方向））に広がる平面（基板１０の表面に平行した平面、以下、単に平面と称す）において下部電極１２にオーバーラップしている。上部電極１６は、例えばＡｌ、Ａｌを主成分とする合金、Ｃｕ、Ａｕ、またはＰｔで構成される。すなわち、上部電極１５は、延性材料で構成される。延性材料とは、その材料からなる部材に応力を与えて破壊する場合に、その部材が大きな塑性変化（延び）を生じてから破壊される材料のことである。しかし、これに限らず、上部電極１５は、タングステン（Ｗ）等の脆性材料で構成されてもよい。

なお、図面において、下部電極１２および上部電極１６の平面における形状は、長方形であるが、これに限らず、正方形、円形、または楕円形であってもよい。

中空に支持された可動な上部電極１６には、第１ばね部２４および複数の第２ばね部２１が接続される。これら第１ばね部２４および第２ばね部２１は、異なる材料で構成される。

第１ばね部２４の一端は、上部電極１６の第１方向の一端（端部）に接続される。第１ばね部２４は、例えば、上部電極１６と一体に形成される。すなわち、上部電極１６と第１ばね部２４とは、１つに繋がった単層構造であり、同レベルに形成される。第１ばね部２４は、例えば、メアンダ状の平面形状を有する。言い換えると、第１ばね部２４は、平面において、細くかつ長く形成され、曲がりくねった形状を有する。

第１ばね部２４は、例えば、導電性を有する延性材料から構成され、上部電極１６と同じ材料で構成される。すなわち、第１ばね部２４は、例えば、Ａｌ、Ａｌを主成分とする合金、Ｃｕ、ＡｕまたはＰｔなどの金属材料で構成される。

第１ばね部２４の他端には、第１アンカー部２５が接続される。この第１アンカー部２５によって、上部電極１６が支持される。第１アンカー部２５は、例えば、第１ばね部２４と一体に形成される。このため、第１アンカー部２５は、例えば、導電性を有する延性材料から構成され、上部電極１６および第１ばね部２４と同じ材料で構成される。第１アンカー部２５は、例えば、Ａｌ、Ａｌを主成分とする合金、Ｃｕ、ＡｕまたはＰｔなどの金属材料で構成される。なお、第１アンカー部２５は、上部電極１６および第１ばね部２４と異なる材料で構成されてもよい。

第１アンカー部２５は、配線２６上に設けられる。配線２６は、層間絶縁層１１上に設けられ、下部電極１２と同じ材料で構成される。配線２６表面は、図示せぬ絶縁層によって、覆われている。絶縁層は、例えば下部電極保護層１４と一体に形成される。この絶縁層には開口部が設けられ、この開口部を経由して第１アンカー部２５は、配線２６に直接接触する。すなわち、上部電極１６は、第１ばね部２４および第１アンカー部２５を介して配線２６に電気的に接続され、種々の回路に接続される。これにより、上部電極１６には、配線２６、第１アンカー部２５、および第１ばね部２４を介して電位（電圧）が供給される。

また、長方形状の上部電極１６の四隅（第１方向および第２方向の端部のそれぞれ）に、第２ばね部２１が１つずつ接続される。なお、本例では、第２ばね部２１が４個設けられているが、この個数に限定されない。

第２ばね部２１の一端は、上部電極１６上に設けられる。このため、第２ばね部２１と上部電極１６との接合部は、積層構造になっている。第２ばね部２１の他端は、第２アンカー部２３上に設けられる。このため、第２ばね部２１と第２アンカー部２３との接合部は、積層構造になっている。この第２アンカー部２３によって、上部電極１６が支持される。また、第２ばね部２１は、上部電極１６と第２アンカー部２３との間において、中空状態であり、上部電極１６と同レベルに形成される。また、第２ばね部２１は、上部電極１６と第２アンカー部２３との間において、例えば、メアンダ状の平面形状を有している。

第２アンカー部２３は、ダミー電極２２上に設けられる。ダミー電極２２は、層間絶縁層１１上に設けられ、下部電極１２と同じ材料で構成される。このダミー電極２２は、回路等と絶縁分離され、浮遊状態である。ダミー電極２２表面は、例えば下部電極保護層１４と一体に形成される絶縁層によって、覆われている。この絶縁層には開口部が設けられ、この開口部を経由して第２アンカー部２３は、ダミー電極２２に直接接する。なお、第２アンカー部２３は、ダミー電極２２に直接接触していなくてもよい。

第２ばね部２１は、例えば、脆性材料で構成される。脆性材料とは、その材料からなる部材に応力を与えて破壊する場合に、その部材が塑性変化（形状の変化）をほとんど生じないで破壊される材料のことである。

第２ばね部２１として脆性材料を用いることにより、延性材料を用いた場合に発生するばね部でのクリープ現象を抑制することができる。なお、材料のクリープ現象とは、経年変化、または、ある部材に応力が与えられたときに、部材の歪み（形状の変化）が増大する現象のことである。

なお、第２ばね部２１は延性材料で構成されてもよいし、第２ばね部２１が導電性の材料である場合、第１ばね２４は形成されなくてもよい。

第１の実施形態において、上部電極１６は、その上面から下面まで貫通するホール１７を有する。このホール１７は、後述する製造工程において、下部電極１２と上部電極１６との間に形成された犠牲層１５を除去するためのものである。すなわち、このホール１７を介した等方的なエッチングにより、犠牲層１５を除去することができる。

なお、図面において、上部電極１６は４つのホール１７を有しているが、これに限らず、１〜３つまたは５つ以上であってもよい。また、上部電極１６を複数の領域に分割した場合、複数のホール１７は各領域において均等に配置されることが望ましい。これにより、犠牲層１５のエッチングレートを大きくすることができる。また、上部電極１６の平面における形状は、正方形であるが、これに限らず、長方形、円形、または楕円形であってもよい。

一方、下部電極１２は、その上面から下面まで貫通するホール１３を有する。このホール１３は、平面においてホール１７に対応する位置に形成される。すなわち、ホール１３とホール１７とは、平面においてオーバーラップしている。言い換えると、ホール１３以外の下部電極１２とホール１７以外の上部電極１６とは、オーバーラップしている。また、ホール１３の面積は、ホール１７の面積と同等またはホール１７の面積よりも大きいことが望ましいが、これに限らず、ホール１３の面積は、ホール１７の面積よりも小さくてもよい。このとき、平面において、面積が大きいほうのホール（例えばホール１３）は、面積が小さいほうのホール（例えばホール１７）をその領域内に含むように形成される。また、下部電極１２の平面における形状は、上部電極１６と同様に正方形であるが、これに限らず、長方形、円形、または楕円形であってもよい。

ＭＥＭＳ素子の実質容量は上部電極１６と下部電極１２とのオーバーラップ面積に比例し、ＭＥＭＳ素子の寄生容量は下部電極１２の面積に比例する。すなわち、ＭＥＭＳ素子の実質容量を大きくするためにはオーバーラップ面積を大きくする一方、寄生容量を小さくするためには下部電極１２の面積を小さくする必要がある。

第１の実施形態では、下部電極１２において上部電極１６のホール１７に対応する位置にホール１３を設けることにより、ＭＥＭＳ素子の実質容量を低減することなく、寄生容量を低減することができる。ＭＥＭＳ素子における実質容量および寄生容量の詳細については、後述する。

［製造方法］
次に、図４乃至図７を用いて、第１の実施形態に係るＭＥＭＳ素子の製造方法について説明する。ここでは、主に下部電極１２に設けられるホール１３および上部電極１６に設けられるホール１７の形成方法について説明する。

図４乃至図７は、第１の実施形態に係るＭＥＭＳ素子の製造工程を示す断面図であり、図１および図２におけるＡ−Ａ線に沿った断面図である。

まず、図４に示すように、例えばＰ−ＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法により、半導体基板１０上に、層間絶縁層１１が形成される。層間絶縁層１１は、例えば、ＳｉＨ_４やＴＥＯＳを原料としたＳｉＯ_Ｘで構成される。その後、例えばスパッタ法により、層間絶縁層１１上に一様に、金属層１２ａが形成される。金属層１２ａは、例えばＡｌ、Ａｌを主成分とする合金、Ｃｕ、Ａｕ、またはＰｔで構成される。

次に、図５に示すように、例えば、リソグラフィおよびＲＩＥ（Reactive Ion Etching）により、金属層１２ａがパターニングされる。これにより、層間絶縁層１１上に、下部電極１２が形成される。また、同時に層間絶縁層１１上に、ダミー電極２２、配線２６，２７が形成される。

このとき、下部電極１２に、その上面から下面まで貫通するホール１３が形成される。ホール１３は、後述する上部電極１６に形成されるホール１７に対応する位置に設けられる。ホール１３の平面における形状は、正方形であるが、これに限らず、長方形、円形、または楕円形であってもよい。

次に、図６に示すように、例えばＰ−ＣＶＤ法により、全面に下部電極保護層１４が形成される。これにより、下部電極１２、ダミー電極２２、および配線２６，２７の表面が、下部電極保護層１４によって覆われる。下部電極保護層１４は、例えば、ＳｉＯ_Ｘ、ＳｉＮ、またはｈｉｇｈ−ｋ材料で構成される。その後、例えばリソグラフィおよびＲＩＥにより、下部電極保護層１４がエッチングされる。これにより、配線２６およびダミー電極２２の上部に位置する下部電極保護層１４に開口部が形成され、配線２６およびダミー電極２２が露出する。なお、このとき、ダミー電極２２は露出されなくてもよい。

次に、下部電極保護層１４上に、犠牲層１５が塗布される。犠牲層１５は、例えばポリイミドなどの有機材料で構成される。その後、例えばリソグラフィおよびＲＩＥにより、犠牲層１５がパターニングされる。これにより、下部電極保護層１４の開口部上の犠牲層１５がエッチングされ、配線２６およびダミー電極２２が露出する。言い換えると、犠牲層１５に、下部電極保護層１４の開口部に連接する開口部が形成される。

次に、図７に示すように、例えばスパッタ法により、全面に、金属層が形成される。より具体的には、金属層は、開口部外の犠牲層１５の上面上、および開口部内の犠牲層１５（および下部電極保護層１４）の側面上に形成される。これにより、金属層は、開口部の底面において、配線２６およびダミー電極２２に接して形成される。金属層は、例えばＡｌ、Ａｌを主成分とする合金、Ｃｕ、Ａｕ、またはＰｔで構成される。

次に、例えばリソグラフィおよびウェットエッチングにより、金属層がパターニングされる。これにより、犠牲層１５上に下部電極１２に対向する上部電極１６が形成される。また、開口部のダミー電極２２上に、第２アンカー部２３が形成される。また、開口部の配線２６上に第１アンカー部２５が形成され、犠牲層１５上に上部電極１６と第１アンカー部２５とを接続する第１ばね部２４が形成される。

このとき、上部電極１６に、その上面から下面まで貫通するホール１７が形成される。ホール１７は、下部電極１２に形成されたホール１３に対応する位置に設けられる。ホール１７の平面における形状は、正方形であるが、これに限らず、長方形、円形、または楕円形であってもよい。

なお、上部電極１６等を構成する金属層のパターニングは、犠牲層１５がエッチングされないようにウェットエッチングにより行われることが望ましいが、これに限らない。また、一般的にウェットエッチングよりもＲＩＥのほうが、エッチング精度が高い。このため、下部電極１２をＲＩＥによりパターニングし、上部電極１６をウェットエッチングによりパターニングする場合、上部電極１６よりも下部電極１２のほうが小さくなるように形成されることが望ましい。言い換えると、上部電極１６に設けられるホール１７よりも下部電極１２に設けられるホール１３のほうが大きくなるように形成されることが望ましい。すなわち、ウェットエッチングによる上部電極１６のエッチング量をＲＩＥによる下部電極１２のエッチング量よりも小さくすることで、プロセスばらつきを低減することができる。

次に、例えばＰ−ＣＶＤ法により全面に脆性材料で構成される層が形成された後、リソグラフィおよびＲＩＥにより脆性材料で構成される層がエッチングされる。これにより、上部電極１６と第２アンカー部２３とに接続される第２ばね部２３が形成される。より具体的には、第２ばね部２３は、上部電極１６上、犠牲層１５上、および第２アンカー部２３上に連接するように形成される。

次に、図３に示すように、等方的なドライエッチング、例えばＯ_２系およびＡｒ系のアッシング処理により、端部側およびホール１７を介して犠牲層１５が除去される。このとき、上部電極１６を複数の領域に分割した場合、複数のホール１７は各領域において均等に配置されることで、犠牲層１５のエッチングレートを大きくすることができる。これにより、第１ばね部２４、第２ばね部２３、および上部電極１６を中空状態にする。言い換えると、下部電極１２と上部電極１６との間（上部電極１６下）に、上部電極１６の可動領域が形成される。

なお、実際には上部電極１６上にも可動領域を形成する必要がある。上部電極１６上の可動領域の形成方法に関しては、周知である種々の方法によって形成されるため、詳細は省略する。

例えば、脆性材料を用いた第２ばね部２３の形成後に、上部電極１６、第１ばね部２４、および第２ばね部２３上に、図示せぬ犠牲層が形成され、犠牲層上に図示せぬ絶縁層が形成される。その後、パターニング加工により絶縁層に貫通孔が形成され、犠牲層１５および図示せぬ犠牲層を、等方的なドライエッチング、例えばＯ_２系およびＡｒ系のアッシング処理により一括除去する。これにより、上部電極１６下だけでなく、上部電極１６上にも、上部電極１６の可動領域が形成される。

このようにして、第１の実施形態に係るＭＥＭＳ素子が形成される。

［効果］
上記第１の実施形態によれば、上部電極１６が犠牲層１５を除去するためのホール１７を有し、下部電極１２がホール１７に対応する位置にホール１３を有する。これにより、以下の効果を得ることができる。

図８は、比較例１におけるＭＥＭＳ素子の構造を示す断面図である。

図８に示すように、比較例１におけるＭＥＭＳ素子において、第１の実施形態と異なる点は、基板上に、下部電極１２ａおよび下部電極保護層１４ａが上部電極１６の下方にべたで（一面に）形成されている点である。

ここで、図８に示すように、比較例１におけるＭＥＭＳ素子の容量Ｃａは、ＭＥＭＳ素子の実質容量Ｃａ_ＭＥＭＳ（下部電極１２ａおよび上部電極１６間の容量）と、ＭＥＭＳ素子の寄生容量Ｃａ_ＰＡＲＡ（下部電極１２ａおよび半導体基板１０間の容量）とを用いて、以下の（１）式で表される。

ここで、ｇ_０は下部電極保護層１４ａの上面と上部電極１６の下面との距離、ｔ_ｄｉｅ１は下部電極保護層１４ａの膜厚、ｔ_ｄｉｅ２は層間絶縁層１１の膜厚（下部電極１２ａの下面と半導体基板１０の上面との距離）、Ｓａ_１は下部電極１２ａと上部電極１６とのオーバーラップする面積（上部電極１６の面積）、Ｓａ_２は下部電極１２ａの面積、ε_０は真空の誘電率、ε_ｄｉｅ１は下部電極保護層１４ａの比誘電率、ε_ｄｉｅ２は層間絶縁層１１の比誘電率を示している。

これに対し、図３に示すように、第１の実施形態におけるＭＥＭＳ素子の容量Ｃは、ＭＥＭＳ素子の実質容量Ｃ_ＭＥＭＳ（下部電極１２および上部電極１６間の容量）と、ＭＥＭＳ素子の寄生容量Ｃ_ＰＡＲＡ（下部電極１２および半導体基板１０間の容量）とを用いて、以下の（２）式で表される。

ここで、Ｓ_１は下部電極１２と上部電極１６とのオーバーラップする面積、Ｓ_２は下部電極１２の面積を示している。

ＭＥＭＳ素子において、上部電極１６を動かしてｇ_０を変化させることで、容量Ｃを可変にする。すなわち、実質容量Ｃ_ＭＥＭＳを可変にすることでＭＥＭＳ素子を動作させている。一方、寄生容量Ｃ_ＰＡＲＡは、不変である。このため、ＭＥＭＳ素子の動作において、容量Ｃに対して、可変である実質容量Ｃ_ＭＥＭＳの寄与を大きくし、不変である寄生容量Ｃ_ＰＡＲＡの寄与を小さくすることが必要である。

（２）式に示すように、ＭＥＭＳ素子の寄生容量Ｃ_ＰＡＲＡは下部電極１２の面積Ｓ_２に比例する。すなわち、寄生容量Ｃ_ＰＡＲＡの寄与を小さくするために、面積Ｓ_２を小さくする必要がある。第１の実施形態におけるＭＥＭＳ素子では、下部電極１２はホール１３を有する。このため、第１の実施形態における下部電極１２の面積Ｓ_２は、パターン形成されていないべたの状態で形成される比較例１における下部電極１２ａの面積Ｓａ_２よりもホール１３の面積分小さい。これにより、比較例１における寄生容量Ｃａ_ＰＡＲＡに対して、第１の実施形態における寄生容量Ｃ_ＰＡＲＡを小さくすることができる。

より具体的には、図９に示すように、比較例１における寄生容量Ｃａ_ＰＡＲＡに対して、第１の実施形態における寄生容量Ｃ_ＰＡＲＡを３０％程度低減することができる。これは、比較例１における下部電極１２ａの面積Ｓａ_２に対して、第１の実施形態における下部電極１２の面積Ｓ_２を３０％程度小さくしたためである。

また、（２）式に示すように、ＭＥＭＳ素子の実質容量Ｃ_ＭＥＭＳは下部電極１２と上部電極１６とのオーバーラップする面積Ｓ_１に比例する。すなわち、実質容量Ｃ_ＭＥＭＳの寄与を大きくするために、面積Ｓ_１を小さくしないようにする必要がある。第１の実施形態におけるＭＥＭＳ素子では、下部電極１２のホール１３は、上部電極１６のホール１７に対応する位置に設けられる。上部電極１６のホール１７部分は、もともと実質容量Ｃ_ＭＥＭＳに寄与しない部分である。すなわち、下部電極１２のホール１３を上部電極１６のホール１７に対応する位置に設けても、第１の実施形態におけるオーバーラップ面積Ｓ_１は、小さくならず、比較例１におけるオーバーラップ面積Ｓａ_１と同程度にすることができる。

すなわち、第１の実施形態では、下部電極１２が上部電極１６のホール１７に対応する位置にホール１３を有することで、実質容量Ｃ_ＭＥＭＳを低減することなく、寄生容量Ｃ_ＰＡＲＡを低減することができる。これにより、実質容量Ｃ_ＭＥＭＳの寄与を大きくし、寄生容量Ｃ_ＰＡＲＡの寄与を小さくすることができる。

なお、下部電極１２の面積と上部電極１６の面積とが同程度でもよく、下部電極１２の面積が上部電極１６の面積よりも小さくてもよく、下部電極１２の面積が上部電極１６の面積よりも大きくてもよい。言い換えると、ホール１３の面積とホール１７の面積とが同程度でもよく、ホール１３の面積がホール１７の面積よりも大きくてもよく、ホール１３の面積がホール１７の面積よりも小さくてもよい。

より具体的には、実質容量Ｃ_ＭＥＭＳの寄与を大きくし、寄生容量Ｃ_ＰＡＲＡの寄与を小さくすることを考慮して、下部電極１２の面積と上部電極１６の面積とが同程度であることが望ましい。また、寄生容量Ｃ_ＰＡＲＡの寄与を小さくすることを考慮して、下部電極１２の面積を上部電極１６の面積よりも小さくすることが望ましい。しかし、これらに限らず、下部電極１２の面積および上部電極１６の面積（ホール１３の面積とホール１７の面積）は、適宜設定可能である。

また、第１の実施形態は、上部電極１６に犠牲層１５の除去用のホール１７を有するＭＥＭＳ素子に適用可能である。このようなＭＥＭＳ素子としては、例えば、比較的面積が大きい上部電極１６を有する可変容量等が挙げられる。

［変形例１］
次に、図１０乃至図１２を用いて、第１の実施形態に係るＭＥＭＳ素子の構造の変形例１について説明する。

図１０は、第１の実施形態に係るＭＥＭＳ素子の構造の変形例１を示す平面図であり、主に上部電極１６の構造を示す図である。図１１は、第１の実施形態に係るＭＥＭＳ素子の構造の変形例１を示す平面図であり、主に下部電極１２の構造を示す図である。図１２は、第１の実施形態に係るＭＥＭＳ素子の構造の変形例１を示す断面図であり、図１０および図１１におけるＢ−Ｂ線に沿った断面図である。

図１０乃至図１２に示すように、変形例１において、上部電極１６は、その上面から下面まで貫通するスリット３７を有する。このスリット３７は、製造工程において、下部電極１２と上部電極１６との間に形成された犠牲層１５を除去するためのものである。すなわち、このスリット３７を介した等方的なエッチングにより、犠牲層１５を除去することができる。

スリット３７は、平面において上部電極１６の長手方向に延在するように形成される。また、スリット３７は、平面において上部電極１６の短手方向における中央部に形成される。なお、ここで、スリットとは、上述したホールよりも大きい面積を有するものを示し、その平面形状が長方形または楕円形であるものを示す。

一方、下部電極１２は、その上面から下面まで貫通するスリット３３を有する。このスリット３３は、平面においてスリット３７に対応する位置に形成される。すなわち、スリット３３とスリット３７とは、平面においてオーバーラップしている。言い換えると、スリット３３以外の下部電極１２とスリット３７以外の上部電極１６とは、オーバーラップしている。また、スリット３３の面積は、スリット３７の面積と同等またはスリット３７の面積よりも大きいことが望ましいが、これに限らず、スリット３３の面積は、スリット３７の面積よりも小さくてもよい。このとき、平面において、面積が大きいほうのスリット（例えばスリット３３）は、面積が小さいほうのスリット（例えばスリット３７）をその領域内に含むように形成される。

変形例１によれば、以下の効果を得ることができる。

上部電極１６がスリット３７を有する場合、スリット３７を有していない場合よりも短手方向において撓みやすい。すなわち、スリット３７を有する上部電極１６は、上下方向に動く際、短手方向において湾曲しやすい。

より具体的には、上部電極１６を下部電極１２に引きつける際、下部電極１２に駆動電圧が印加される。これにより、上部電極１６と下部電極１２との間に静電引力が発生し、上部電極１６が下部電極１２に引きつけられる。このとき、まず、スリット３７が設けられた部分、すなわち上部電極１６の短手方向における中央部が撓む。そして、上部電極１６における中央部と下部電極１２との隙間５０の寸法が小さくなる。ここで、静電引力は、上部電極１６の主面と下部電極１２の主面との間に形成される隙間５０の寸法の二乗に反比例する。そのため、隙間５０の寸法がより小さくなれば、より大きな静電引力が発生する。これにより、上部電極１６がより容易に下部電極１２に引きつけられる。そして、スリット３７が設けられた部分に牽引されることで、上部電極１６が湾曲するようにして撓む。続いて、隙間５０の寸法がより小さくなる部分、すなわちより大きな静電引力が発生する部分が漸次短手方向の周縁部に拡大していく。これにより、容易に上部電極１６を下部電極１２に引きつけ、ダウンステートの状態にすることができる。すなわち、駆動電圧の低減を図ることができる。

次に、上部電極１６を下部電極１２から離隔する際、下部電極１２への駆動電圧の印加が停止される。これにより、上部電極１６と下部電極１２との間に静電引力が解かれる。そして、駆動電圧による静電電圧が小さくなることで、上部電極１６が下部電極１２から離隔される。このとき、まず、上部電極１６の周縁部が、第２ばね部２１の弾性力により下部電極１２から離隔する。そして、上部電極１６の周縁部と下部電極１２との隙間５０の寸法が大きくなる。そのため、上部電極１６が下部電極１２から離隔した部分（周縁部）における静電引力が小さくなり、上部電極１６が容易に下部電極１２から離隔できる。そして、上部電極１６が下部電極１２から離隔した部分に牽引されることで上部電極１６が湾曲するようにして撓む。続いて、隙間５０の寸法がより大きくなる部分、すなわち静電引力がより小さくなる部分が漸次短手方向の中央部に拡大していく。これにより、容易に上部電極１６を下部電極１２から離隔し、アップステートの状態にすることができる。

なお、下部電極１２の面積と上部電極１６の面積とが同程度でもよく、下部電極１２の面積が上部電極１６の面積よりも小さくてもよく、下部電極１２の面積が上部電極１６の面積よりも大きくてもよい。言い換えると、スリット３３の面積とスリット３７の面積とが同程度でもよく、スリット３３の面積がスリット３７の面積よりも大きくてもよく、スリット３３の面積がスリット３７の面積よりも小さくてもよい。

より具体的には、実質容量Ｃ_ＭＥＭＳの寄与を大きくし、寄生容量Ｃ_ＰＡＲＡの寄与を小さくすることを考慮して、下部電極１２の面積と上部電極１６の面積とが同程度であることが望ましい。また、寄生容量Ｃ_ＰＡＲＡの寄与を小さくすることを考慮して、下部電極１２の面積を上部電極１６の面積よりも小さくすることが望ましい。しかし、これらに限らず、下部電極１２の面積および上部電極１６の面積（スリット３３の面積とスリット３７の面積）は、適宜設定可能である。

［変形例２］
次に、図１３乃至図１５を用いて、第１の実施形態に係るＭＥＭＳ素子の構造の変形例２について説明する。

図１３は、第１の実施形態に係るＭＥＭＳ素子の構造の変形例２を示す平面図であり、主に上部電極１６の構造を示す図である。図１４は、第１の実施形態に係るＭＥＭＳ素子の構造の変形例２を示す平面図であり、主に下部電極１２の構造を示す図である。図１５は、第１の実施形態に係るＭＥＭＳ素子の構造の変形例２を示す断面図であり、図１３および図１４におけるＣ−Ｃ線に沿った断面図である。

図１３乃至図１５に示すように、変形例２において、上部電極１６は、その上面から下面まで貫通するホール１７およびスリット３７を有する。これらホール１７およびスリット３７は、製造工程において、下部電極１２と上部電極１６との間に形成された犠牲層１５を除去するためのものである。すなわち、これらホール１７およびスリット３７を介した等方的なエッチングにより、犠牲層１５を除去することができる。

スリット３７は、平面において上部電極１６の長手方向に延在するように形成される。また、スリット３７は、平面において上部電極１６の短手方向における中央部に形成される。ホール１７は、平面において上部電極１６の周縁部に形成される。すなわち、ホール１７は、スリット３７の周辺に設けられる。また、ホール１７の面積は、スリット３７の面積よりも小さい。

一方、下部電極１２は、その上面から下面まで貫通するスリット３３を有する。このスリット３３は、平面においてスリット３７に対応する位置に形成される。すなわち、スリット３３とスリット３７とは、平面においてオーバーラップしている。言い換えると、スリット３３以外の下部電極１２とスリット３７およびホール１７以外の上部電極１６とは、オーバーラップしている。また、スリット３３の面積は、スリット３７の面積と同等またはスリット３７の面積よりも大きいことが望ましいが、これに限らず、スリット３３の面積は、スリット３７の面積よりも小さくてもよい。このとき、平面において、面積が大きいほうのスリット（例えばスリット３３）は、面積が小さいほうのスリット（例えばスリット３７）をその領域内に含むように形成される。

変形例２によれば、変形例１と同様の効果を得ることができる。

さらに、変形例２において、下部電極１２は、上部電極１６のホール１７に対応する位置にホール１３を有さない。言い換えると、下部電極１２は、上部電極１６のホール１７およびスリット３７のうち、スリット３７に対応するスリット３３のみを有する。これは、ホール１７よりもスリット３７のほうが大きい面積を有するためである。すなわち、変形例２では、プロセスの容易性の観点から、ＭＥＭＳ素子における寄生容量を低減させるために、下部電極１２により大きい面積を有するスリット３７に対応するスリット３３のみを優先的に形成する。なお、プロセスの容易性の観点から、できる限り、上部電極１６のホール１７に対応する位置にホール１３も形成することが望ましい。

［変形例３］
次に、図１６および図１７を用いて、第１の実施形態に係るＭＥＭＳ素子の構造の変形例３について説明する。

図１６は、第１の実施形態に係るＭＥＭＳ素子の構造の変形例３を示す平面図であり、主に上部電極１６の構造を示す図である。図１７は、第１の実施形態に係るＭＥＭＳ素子の構造の変形例３を示す平面図であり、主に下部電極１２の構造を示す図である。

図１６および図１７に示すように、変形例３において、上部電極１６は、その上面から下面まで貫通するスリット３７を有する。このスリット３７は、製造工程において、下部電極１２と上部電極１６との間に形成された犠牲層１５を除去するためのものである。すなわち、このスリット３７を介した等方的なエッチングにより、犠牲層１５を除去することができる。スリット３７は、平面において上部電極１６の長手方向に延在するように形成される。また、スリット３７は、平面において上部電極１６の短手方向における中央部に形成される。さらに、スリット３７は、平面において上部電極１６の長手方向の一端を開口する。言い換えると、上部電極１２は、長手方向の一端側でスリット３７により短手方向において分離する。

なお、ここで、スリット３７の面積とは、図１６に示すように、上部電極１６の長手方向の一端において端部を結んだ破線で区画される領域を示す。また、スリット３３の面積とは、図１７に示すように、下部電極１２の長手方向の一端において端部を結んだ破線で区画される領域を示す。

変形例３によれば、変形例１と同様の効果を得ることができる。

［変形例４］
次に、図１８を用いて、第１の実施形態に係るＭＥＭＳ素子の構造の変形例４について説明する。

図１８は、第１の実施形態に係るＭＥＭＳ素子の構造の変形例４を示す平面図であり、主に上部電極１６の構造を示す図である。

図１８に示すように、変形例４において、上部電極１６は、その上面から下面まで貫通するホール１７およびスリット３７を有する。これらホール１７およびスリット３７は、製造工程において、下部電極１２と上部電極１６との間に形成された犠牲層１５を除去するためのものである。すなわち、これらホール１７およびスリット３７を介した等方的なエッチングにより、犠牲層１５を除去することができる。

スリット３７は、平面において上部電極１６の長手方向に延在するように形成される。また、スリット３７は、平面において上部電極１６の短手方向における中央部に形成される。さらに、スリット３７は、平面において上部電極１６の長手方向の一端を開口する。言い換えると、上部電極１２は、長手方向の一端側でスリット３７により短手方向において分離する。

ホール１７は、平面において上部電極１６の周縁部に形成される。すなわち、ホール１７は、スリット３７の周辺に設けられる。また、ホール１７の面積は、スリット３７の面積よりも小さい。また、複数のホール１７のうち、上部電極１６の端部を開口するホール１７があってもよい。この上部電極１６の端部を開口するホール１７は、例えば、上部電極１６の長手方向の他端を開口する。言い換えると、上部電極１２は、長手方向の他端側でホール１７により短手方向において分離する。なお、ここで、上部電極１６の端部を開口するホール１７の面積とは、図１８に示すように、上部電極１６の長手方向の他端において端部を結んだ破線で区画される領域を示す。

一方、変形例４における下部電極１２は、変形例３における図１７と同様の構造を有する。すなわち、下部電極１２は、その上面から下面まで貫通するスリット３３を有する。このスリット３３は、平面においてスリット３７に対応する位置に形成される。

変形例４によれば、変形例２と同様の効果を得ることができる。

［変形例５］
次に、図１９を用いて、第１の実施形態に係るＭＥＭＳ素子の構造の変形例５について説明する。

図１９は、第１の実施形態に係るＭＥＭＳ素子の構造の変形例５を示す平面図であり、主に上部電極１６の構造を示す図である。

図１９に示すように、変形例５において、上部電極１６は、その上面から下面まで貫通するスリット３７およびスリット４７を有する。このスリット３７およびスリット４７は、製造工程において、下部電極１２と上部電極１６との間に形成された犠牲層１５を除去するためのものである。すなわち、このスリット３７およびスリット４７を介した等方的なエッチングにより、犠牲層１５を除去することができる。

スリット３７は、平面において上部電極１６の長手方向に延在するように形成される。また、スリット３７は、平面において上部電極１６の短手方向における中央部に形成される。

スリット４７は、平面において上部電極１６の短手方向に延在するように形成され、スリット３７と交差する。また、スリット４７は、例えば３つ形成される。３つのスリット４７はそれぞれ、例えば、平面においてスリット３７の長手方向における一端部、中央部、および他端部に交差するように形成される。

一方、変形例５における下部電極１２は、変形例２における図１４と同様の構造を有する。すなわち、下部電極１２は、その上面から下面まで貫通するスリット３３を有する。このスリット３３は、平面においてスリット３７に対応する位置に形成される。

変形例５によれば、変形例２と同様の効果を有する。

さらに、変形例５によれば、上部電極１６がスリット４７を有する。このスリット４７は、長手方向において、スリット３７の短手方向における効果と同様の効果を有する。すなわち、変形例２と比べて、より容易に上部電極１６を下部電極１２に引きつけ、ダウンステートの状態にすることができ、より駆動電圧の低減を図ることができる。また、より容易に上部電極１６を下部電極１２から離隔し、アップステートの状態にすることができる。

＜第２の実施形態＞
図２０乃至図２４を用いて、第２の実施形態に係るＭＥＭＳ素子について説明する。第２の実施形態では、下部電極１２におけるホール１３の中央部にダミー電極４１が設けられる。これにより、犠牲層１５の平坦性を向上させ、上部電極１６を所望の形状に形成することができる。以下に、第２の実施形態について詳説する。なお、第２の実施形態において、上記第１の実施形態と同様の点については説明を省略し、主に異なる点について説明する。

［構造］
まず、図２０乃至図２２を用いて、第２の実施形態に係るＭＥＭＳ素子の構造について説明する。

図２０は、第２の実施形態に係るＭＥＭＳ素子の構造を示す平面図であり、主に上部電極１６の構造を示す図である。図２１は、第２の実施形態に係るＭＥＭＳ素子の構造を示す平面図であり、主に下部電極１２の構造を示す図である。図２２は、第２の実施形態に係るＭＥＭＳ素子の構造を示す断面図であり、図２０および図２１におけるＤ−Ｄ線に沿った断面図である。

図２０乃至図２２に示すように、第２の実施形態において、上記第１の実施形態と異なる点は、下部電極１２におけるホール１３の中央部にダミー電極４１が設けられる点である。

より具体的には、ダミー電極４１は、層間絶縁層１１上におけるホール１３の中央部に形成される。このダミー電極４１は、下部電極１２と同時に形成される。このため、ダミー電極４１は、下部電極１２と同レベルで形成され、下部電極１２と同材料で構成される。また、ダミー電極４１は、下部電極１２と絶縁分離され、浮遊状態である。言い換えると、ダミー電極４１と下部電極１２との間に溝４２が形成され、溝４２内に下部電極保護層１４が形成されることで、ダミー電極４１と下部電極１２とは分離される。

［製造方法］
次に、図２３および図２４を用いて、第２の実施形態に係るＭＥＭＳ素子の製造方法について説明する。ここでは、主に下部電極１２に設けられるホール１３（溝４２）および上部電極１６に設けられるホール１７の形成方法について説明する。

図２３乃至図２４は、第２の実施形態に係るＭＥＭＳ素子の製造工程を示す断面図であり、図２０および図２１におけるＤ−Ｄ線に沿った断面図である。

まず、第１の実施形態における図４の工程が行われる。すなわち、半導体基板１０上に、層間絶縁層１１および金属層１２ａが順に形成される。

次に、図２３に示すように、例えば、リソグラフィおよびＲＩＥにより、金属層１２ａがパターニングされる。これにより、層間絶縁層１１上に、下部電極１２が形成される。また、同時に層間絶縁層１１上に、ダミー電極２２、配線２６，２７が形成される。

このとき、下部電極１２に、その上面から下面まで貫通するホール１３が形成され、ホール１３の中央部にダミー電極４１が形成される。言い換えると、下部電極１２とダミー電極４１が分離するように、その間に溝４２が形成される。

ホール１７内のダミー電極４１は、その後に形成される犠牲層１５の平坦性、および下部電極１２とのカップリング容量を考慮して形成される。すなわち、ダミー電極４１と下部電極１２とのカップリング容量が無視できる程度に、ダミー電極４１をその平面寸法が大きくなるように形成する。言い換えると、ダミー電極４１と下部電極１２とのカップリング容量が無視できる程度に、溝４２をその平面寸法（幅）が小さくなるように形成する。

次に、図２４に示すように、例えばＰ−ＣＶＤ法により、全面に下部電極保護層１４が形成される。これにより、下部電極１２、ダミー電極２２，４１、および配線２６，２７の表面が、下部電極保護層１４によって覆われる。その後、例えばリソグラフィおよびＲＩＥにより、下部電極保護層１４がエッチングされる。これにより、配線２６およびダミー電極２２の上部に位置する下部電極保護層１４に開口部が形成され、配線２６およびダミー電極２２が露出する。なお、このとき、ダミー電極２２は露出されなくてもよい。

次に、下部電極保護層１４上に、犠牲層１５が塗布される。犠牲層１５は、例えばポリイミドなどの有機材料で構成される。このとき、下部電極１２のホール１３内にダミー電極４１が形成されている。このため、犠牲層１５がホール１３の上方において凹部を形成することなく、平坦に形成される。

その後、例えばリソグラフィおよびＲＩＥにより、犠牲層１５がパターニングされる。これにより、下部電極保護層１４の開口部上の犠牲層１５がエッチングされ、配線２６およびダミー電極２２が露出する。言い換えると、犠牲層１５に、下部電極保護層１４の開口部に連接する開口部が形成される。次に、例えばスパッタ法により、全面に、金属層が形成される。より具体的には、金属層は、開口部外の犠牲層１５の上面上、および開口部内の犠牲層１５（および下部電極保護層１４）の側面上に形成される。

このとき、上部電極１６に、その上面から下面まで貫通するホール１７が形成される。ホール１７は、下部電極１２に形成されたホール１３に対応する位置に設けられる。

次に、例えばＰ−ＣＶＤ法により全面に脆性材料で構成される層が形成された後、リソグラフィおよびＲＩＥにより脆性材料で構成される層がエッチングされる。これにより、上部電極１６と第２アンカー部２３とに接続される第２ばね部２３が形成される。

次に、図２２に示すように、等方的なドライエッチング、例えばＯ_２系およびＡｒ系のアッシング処理により、端部側およびホール１７を介して犠牲層１５が除去される。これにより、第１ばね部２４、第２ばね部２３、および上部電極１６を中空状態にする。

このようにして、第２の実施形態に係るＭＥＭＳ素子が形成される。

［効果］
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。

さらに、第２の実施形態では、下部電極１２におけるホール１３の中央部にダミー電極４１が設けられる。これにより、以下の効果を得ることができる。

図２５は、比較例２におけるＭＥＭＳ素子の製造工程を示す断面図である。

図２５に示すように、比較例２におけるＭＥＭＳ素子の製造工程において、ホール１３を有する下部電極１２を形成した後に犠牲層１５ｂを形成した場合、ホール１３の上方において犠牲層１５ｂに凹部が形成されてしまうことがある。すなわち、犠牲層１５ｂの平坦性が劣化する。この凹部を有する犠牲層１５ｂ上に、ホール１７ｂを有する上部電極１６ｂを形成した場合、所望の形状の上部電極１６ｂを形成することができない。その結果、ＭＥＭＳ素子の上部電極１６ｂがダウンステートになった場合、上部電極１６ｂと下部電極保護層１４とが密着せず、隙間が生じ所望の特性が得られなくなる。

これに対し、第２の実施形態では、下部電極１２のホール１３内にダミー電極４１が設けられる。これにより、その上方に形成される犠牲層１５に凹部を形成することなく、その平坦性を向上することができる。

なお、第２の実施形態を第１の実施形態における変形例１乃至変形例５に適用することも可能である。

その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

１０…半導体基板、１１…層間絶縁層、１２…下部電極、１３，１７…ホール、１６…上部電極、３３，３７…スリット、４１…ダミー電極

Claims

基板上に固定された第１電極と、
前記第１電極の上方に対向して配置され、上下方向に可動である第２電極と、
を具備し、
前記第２電極は、その上面から下面まで貫通する第２開口部を有し、
前記第１電極は、前記第２開口部の少なくとも一部に対応する位置に、その上面から下面まで貫通する第１開口部を有する
ことを特徴とするＭＥＭＳ素子。
前記第１開口部の面積は、前記第２開口部の面積と同等または前記第２開口部の面積よりも大きいことを特徴とする請求項１に記載のＭＥＭＳ素子。
前記第２開口部の中央部に配置され、前記第２電極とは分離したダミー電極をさらに具備することを特徴とする請求項１または請求項２に記載のＭＥＭＳ素子。
前記第２開口部はホールおよびスリットで構成され、前記第１開口部は前記スリットの少なくとも一部に対応する位置に形成されることを特徴とする請求項１乃至請求項３のいずれか１項に記載のＭＥＭＳ素子。
前記第２スリットは、前記第２電極の長手方向に延在することを特徴とする請求項４に記載のＭＥＭＳ素子。
前記第２スリットは、前記第２電極の短手方向における中央部に形成されることを特徴とする請求項４または請求項５に記載のＭＥＭＳ素子。