JP6395980B2 - 電力分配合成器 - Google Patents

Description

この発明は、主としてマイクロ波帯およびミリ波帯の高周波信号を分配または合成する電力分配合成器に関するものである。

一般に、電力分配合成器は、高周波信号を分配、または合成するために広く用いられている。その中でも、ウィルキンソン型電力分配合成器は、分配器として機能する際において出力端子間のアイソレーションを、または合成器として機能する際において入力端子間のアイソレーションを確保する必要がある場合に用いられる。

従来のウィルキンソン型電力分配合成器は，１つの共通端子と、２つの入出力端子とを備える。共通端子は信号分配時には入力端子となり、信号合成時には出力端子となる。２つの入出力端子は信号分配時には出力端子となり、信号合成時には入力端子となる。共通端子と各入出力端子とはそれぞれ四分の一波長(λ／４)インピーダンス変成器で接続される。また、各入出力端子間は１つの吸収抵抗と呼ばれるアイソレーション抵抗を介して接続される。

例えば下記特許文献１には、このようなウィルキンソン型電力分配合成器において、各々の入出力端子とアイソレーション抵抗との間に、動作周波数に対して半波長(λ／２)、または半波長の整数倍の電気長となる伝送線路を設ける構成が開示されている。特許文献１に記載された電力分配合成器は、入出力端子間を結ぶ電力伝搬経路において、２つの四分の一波長インピーダンス変成器を介して２つの入出力端子が接続される経路と、アイソレーション抵抗(吸収抵抗)を介して２つの入出力端子が接続される経路との位相差が１８０度の奇数倍となるように伝送線路を構成して、設計自由度の向上を実現している。
ここで半波長の整数倍とは、周波数なので厳密には０と負を除いた自然数(１，２，３，…)倍となる(以下同様)。

また、例えば下記特許文献２には、各々の入出力端子とアイソレーション抵抗との間に、伝送線路およびスタブを設ける構成のウィルキンソン型電力分配合成器が開示されている。この特許文献２に記載された電力分配合成器は、各々の入出力端子とアイソレーション抵抗との間に、伝送線路として分布定数線路を設けている。これにより、アイソレーション抵抗の寄生リアクタンス成分の影響から劣化した各入出力端子における反射特性、および入出力端子間のアイソレーションを、改善させた電力分配合成器を提供することができる。また、各々の入出力端子とアイソレーション抵抗との間に設けた伝送線路へスタブを挿入することにより、分布定数線路の線路長を短縮することができ、回路を小型化できる電力分配合成器を提供することができる。

米国特許第４８７５０２号明細書 特開２０００−１０６５０１号公報

多層基板から構成されたウィルキンソン型電力分配合成器は、多層基板内層に四分の一波長インピーダンス変成器等のストリップ導体パターンを設け、表層にアイソレーション抵抗としてチップ抵抗器を設け、これらのストリップ導体パターンとチップ抵抗器をヴィアと呼ばれる層間接続用導体により結ぶ構造となることがある。このような構造の電力分配合成器では、基板厚が増し、ストリップ導体パターンが内層深くに配置される程、ヴィアの電気長ならびにヴィア部分で生じたインピーダンス不連続による影響が無視できなくなり、共通端子における反射特性、各入出力端子における反射特性、および入出力端子間のアイソレーションが劣化する。

上記特許文献１に示す構成の電力分配合成器では、各々の入出力端子とアイソレーション抵抗との間に、動作周波数に対して半波長、または半波長の整数倍の電気長となる伝送線路を設けることから、表層のアイソレーション用チップ抵抗器と内層のストリップ導体パターンとを接続するヴィアの電気長の影響を吸収できる。しかしながら、ヴィア部分で生じたインピーダンス不連続による影響から、各入出力端子における反射特性、および入出力端子間のアイソレーションが劣化するという問題がある。

また、上記特許文献２に示す構成の電力分配合成器でも、各々の入出力端子とアイソレーション抵抗との間に、動作周波数(２．１６ＧＨｚ)に対して半波長に近い電気長(約１６４ｄｅｇ(物理長：４２．６ｍｍ))の伝送線路として分布定数線路を設けることから、表層のアイソレーション用チップ抵抗器と内層のストリップ導体パターンとを接続するヴィアの電気長の影響を吸収できる。しかしながら、ヴィア部分で生じたインピーダンスの不連続による影響から、各入出力端子における反射特性、および入出力端子間のアイソレーションが劣化するという問題がある。

さらに、特許文献２に示す構成の電力分配合成器では、各々の入出力端子とアイソレーション抵抗との間に設けた伝送線路へスタブを挿入することにより、動作周波数に対して半波長に近い電気長である伝送線路の短縮を図ることができるものの、ヴィア部分で生じたインピーダンスの不連続による影響から、各入出力端子における反射特性、および入出力端子間のアイソレーションが劣化することに対する改善については、示唆も明示もされていない。

この発明は上記のような課題を解決するためになされたもので、多層基板を用いて電力分配合成器を構成する場合において、小形かつ積層構造に適した構造であるとともに、共通端子および各入出力端子における反射特性およびアイソレーション特性が良好な電力分配合成器を得ることを目的とする。

この発明は、分配する高周波信号を入力するまたは合成された高周波信号を出力する共通端子と、分配された高周波信号を出力するまたは合成する高周波信号を入力する第１および第２の入出力端子と、一端が前記共通端子に接続され他端が前記第１の入出力端子に接続された第１の四分の一波長のインピーダンス変成器と、一端が前記共通端子に接続され他端が前記第２の入出力端子に接続された第２の四分の一波長のインピーダンス変成器と、前記第１の入出力端子に関わる高周波信号と前記第２の入出力端子に関わる高周波信号との干渉を防止するアイソレーション抵抗と、前記アイソレーション抵抗と前記第１の入出力端子とを接続する半波長に対して整数倍の長さとなる第１の線路と、前記アイソレーション抵抗と前記第２の入出力端子とを接続する半波長に対して整数倍の長さとなる第２の線路と、を備え、前記第１の線路および前記第２の線路は、それぞれインピーダンスが異なる線路部が少なくとも２つ以上縦続に接続されてなり、前記第１の線路は線路の長手方向の中心または中心よりも前記第１の入出力端子側に位置した線路部に第１のスタブを設け、前記第２の線路は線路の長手方向の中心または中心よりも前記第２の入出力端子側に位置した線路部に第２のスタブを設けた、電力分配合成器等にある。

この発明では、多層基板を用いて電力分配合成器を構成する場合において、小形かつ積層構造に適した構造であるとともに、共通端子および各入出力端子における反射特性およびアイソレーション特性が良好な電力分配合成器を提供できる。

この発明の実施の形態１による電力分配合成器の構成の一例を示す透視斜視図である。 図３の多層基板で構成された従来構造の電力分配合成器と図１のこの発明の構造の電力分配合成器に関する偶奇モード動作時に係わるシミュレーション結果を示す説明図である。 多層基板で構成された従来構造の電力分配合成器の構成の一例を示す透視斜視図である。 図３の多層基板で構成された従来構造の電力分配合成器と図１のこの発明の構造の電力分配合成器に関する反射特性およびアイソレーション特性に係わる電力分配時のシミュレーション結果を示す図である。 この発明の実施の形態１による電力分配合成器の等価回路図である。 多層基板で構成された従来構造の電力分配合成器の等価回路図である。 この発明の実施の形態１による電力分配合成器の構成の別の例を示す透視斜視図である。 この発明の実施の形態１による電力分配合成器の構成のさらに別の例を示す透視斜視図である。 この発明の実施の形態１による電力分配合成器の構成のさらに別の例を示す図である。 この発明の実施の形態１による電力分配合成器の構成のさらに別の例を示す透視斜視図である。 この発明の実施の形態２による電力分配合成器の構成の一例を示す透視斜視図である。 この発明の実施の形態３による電力分配合成器の構成の一例を示す透視斜視図である。 この発明の実施の形態４による電力分配合成器の構成の一例を示す透視斜視図である。 この発明の実施の形態３による電力分配合成器の構成の別の例を示す透視斜視図である。 この発明の実施の形態５による電力分配合成器の構成の一例を示す透視斜視図である。 この発明の実施の形態５による電力分配合成器の構成の別の例を示す透視斜視図である。

この発明によれば、電力分配合成器は多層基板によるウィルキンソン型電力分配合成器として構成される。ウィルキンソン型電力分配合成器は、多層基板内層には四分の一波長(λ／４)インピーダンス変成器を構成するストリップ導体パターンが設けられ、表層にはアイソレーション抵抗としてチップ抵抗器が設けられる。ストリップ導体パターンとチップ抵抗器は、ヴィアとストリップ導体からなる半波長(λ／２)の整数倍の伝送線路により結ばれる。そして特に、ヴィアと入出力端子との間に配置したストリップ導体にスタブを設ける。この構成により、電力合成分配器の偶奇モード動作において、主として奇モード動作時に入出力端子における反射特性を改善することが実現できることから、ヴィアで生じたインピーダンスの不連続による影響を抑制し、共通端子ならびに各入出力端子における反射特性、および入出力端子間のアイソレーションを良好に保てる。

上述の説明では、ストリップ導体パターンとチップ抵抗器が、ヴィアとストリップ導体からなる半波長(λ／２)の整数倍の伝送線路であって半波長の奇数倍の伝送線路で結ばれている例を示しているが、これに限らず、ストリップ導体パターンとチップ抵抗器が、ヴィアとストリップ導体からなる半波長(λ／２)の整数倍の伝送線路であって半波長の偶数倍の伝送線路で結ばれていてもよい。半波長(λ／２)の偶数倍の伝送線路においては、この構成により、電力合成分配器の偶奇モード動作において、主として偶モード動作時に入出力端子における反射特性を改善することが実現できることから、ヴィアで生じたインピーダンスの不連続による影響を抑制し、共通端子ならびに各入出力端子における反射特性、および入出力端子間のアイソレーションを良好に保てる。

以下、この発明による電力分配合成器を各実施の形態に従って図面を用いて説明する。なお、各実施の形態において、同一もしくは相当部分は同一符号で示し、また重複する説明は省略する。

実施の形態１．
図１はこの発明の実施の形態１による電力分配合成器の一例を示す構成図であり、透視斜視図として示されている。この実施の形態１では、主に多層基板から構成され、多層基板内層に四分の一波長(λ／４)インピーダンス変成器のストリップ導体パターンを設け、表層にはアイソレーション抵抗としてチップ抵抗器を設け、ストリップ導体パターンとチップ抵抗器がヴィアとストリップ導体からなる半波長(λ／２)の整数倍の伝送線路により結ばれる構造を有するウィルキンソン型電力分配合成器について説明する。

図１において、共通端子１００１、入出力端子１０１１、入出力端子１０１２、四分の一波長インピーダンス変成器ストリップ導体２００１、四分の一波長インピーダンス変成器ストリップ導体２００２、伝送線路ストリップ導体２１１１、伝送線路ストリップ導体２１１２、伝送線路ストリップ導体２１２１、伝送線路ストリップ導体２１２２、スタブ２４０１、スタブ２４０２は、誘電体層５００１と誘電体層５００２との間に配置されている。

ドットのハッチンクで示された接地導体３００２、チップ抵抗器実装用導体パターン２３０１、チップ抵抗器実装用導体パターン２３０２、チップ抵抗器４００１は、誘電体層５００２における誘電体層５００１が配置された面と反対の面に配置されている。

接地導体３００１は、誘電体層５００１における誘電体層５００２が配置された面と反対の面に配置されている。

ヴィア２２０１、ヴィア２２０２は、誘電体層５００２を貫いて配置されている。

λ／４インピーダンス変成器ストリップ導体２００１は、共通端子１００１と入出力端子１０１１とを接続する。
λ／４インピーダンス変成器ストリップ導体２００２は、共通端子１００１と入出力端子１０１２とを接続する。

伝送線路ストリップ導体２１１１、スタブ２４０１、伝送線路ストリップ導体２１２１、ヴィア２２０１、チップ抵抗器実装用導体パターン２３０１は、入出力端子１０１１とチップ抵抗器４００１とを接続する。
伝送線路ストリップ導体２１１２、スタブ２４０２、伝送線路ストリップ導体２１２２、ヴィア２２０２、チップ抵抗器実装用導体パターン２３０２は、入出力端子１０１２とチップ抵抗器４００１とを接続する。

チップ抵抗器実装用導体パターン２３０１、チップ抵抗器実装用導体パターン２３０２は、接地導体３００２に設けられた切り欠き６００１内に配置されている。

アイソレーション抵抗としてのチップ抵抗器４００１は、チップ抵抗器実装用導体パターン２３０１とチップ抵抗器実装用導体パターン２３０２とを接続し、チップ抵抗器４００１の一端がチップ抵抗器実装用導体パターン２３０１上に位置し、チップ抵抗器４００１の他端がチップ抵抗器実装用導体パターン２３０２上に位置するように実装される。

スタブ２４０１は、伝送線路ストリップ導体２１１１と伝送線路ストリップ導体２１２１との間に設けられる。スタブ２４０２は、伝送線路ストリップ導体２１１２と伝送線路ストリップ導体２１２２との間に設けられる。

図２は、特許文献１に開示されている従来構造の電力分配合成器を多層基板により構成した場合の図３に透視斜視図で例示した電力分配合成器と、図１に示したこの発明の実施の形態１による電力分配合成器との、偶奇モード動作時に係わるスミスチャートで示したシミュレーション結果を示す図である。特許文献１の場合をＡ、この発明の実施の形態１の場合をＢで示す。

また、本シミュレーションに関わる実施の形態１による電力分配合成器は、伝送線路ストリップ導体２１１１と伝送線路ストリップ導体２１２１とチップ抵抗器実装用導体パターン２３０１とヴィア２２０１とを合わせた長さ、ならびに伝送線路ストリップ導体２１１２と伝送線路ストリップ導体２１２２とチップ抵抗器実装用導体パターン２３０２とヴィア２２０２とを合わせた長さが、半波長(λ／２)の奇数倍である場合について示す。

なお、このシミュレーションでは、図３の従来の電力分配合成器の例と、図１のこの発明の電力分配合成器における対称面で等分割し、分割された面を電気壁(奇モード動作時)または磁気壁(偶モード動作時)として計算している。図２の(ａ)は奇モード動作時の入出力端子１０１１または入出力端子１０１２における反射特性、(ｂ)は偶モード動作時の入出力端子１０１１または入出力端子１０１２における反射特性、および(ｃ)は偶モード動作時の共通端子１００１における反射特性について、比帯域２０％の範囲で示している。

図２の(ａ)において、奇モード動作時の入出力端子１０１１または入出力端子１０１２における反射特性に着目すると、図３の従来の電力分配合成器と比べて、図１のこの発明の電力分配合成器は、スミスチャートの中央(反射ゼロ点)に近い特性を得られていることが分かる。
また、(ｂ)の偶モード動作時の入出力端子１０１１または入出力端子１０１２における反射特性、および(ｃ)の偶モード動作時の共通端子１００１における反射特性は、図３の従来の電力分配合成器と、図１のこの発明の電力分配合成器とで大きく変化していないことが分かる。

図４は、図３の多層基板で構成された従来の電力分配合成器と、図１のこの発明の構造の電力分配合成器についての反射特性およびアイソレーション特性に係わる電力分配時のシミュレーション結果を示す図である。(ａ)が図３の従来の電力分配合成器の結果、(ｂ)が図１のこの発明の電力分配合成器の結果、を示す。
図４の(ａ)(ｂ)において、点線Ａは共通端子１００１における反射特性、長めの破線Ｂは入出力端子１０１１または入出力端子１０１２における反射特性、実線Ｃは共通端子１００１から入出力端子１０１１または入出力端子１０１２への通過特性(分配特性)、一点鎖線Ｄは入出力端子１０１１と入出力端子１０１２との間のアイソレーション特性、を示している。

図４の(ａ)において、例えば、規格化周波数(Normalized Frequency)が１であるところの、長めの破線Ｂで示す入出力端子１０１１または入出力端子１０１２における反射特性、および一点鎖線Ｄで示す入出力端子１０１１と入出力端子１０１２との間のアイソレーション特性に着目すると、従来の電力分配合成器に係わるシミュレーション結果は、それぞれ反射量−１７ｄＢ、アイソレーション量−１６ｄＢと劣化した値となっていることが分かる。

図４の(ｂ)において、例えば、規格化周波数が１であるところの、長めの破線Ｂで示す入出力端子１０１１または入出力端子１０１２における反射特性、および一点鎖線Ｄで示す入出力端子１０１１と入出力端子１０１２との間のアイソレーション特性に着目すると、この発明の電力分配合成器に係わるシミュレーション結果は、それぞれ反射量−３４ｄＢ、アイソレーション量−２７ｄＢと良好な値となっていることが分かる。

以上のことから明らかなように、この実施の形態１における電力分配合成器によれば、スタブ２４０１、およびスタブ２４０２を設けることで、伝送線路ストリップ導体２１２１、ヴィア２２０１と、チップ抵抗器実装用導体パターン２３０１とで生じたインピーダンス不連続、および伝送線路ストリップ導体２１２２、ヴィア２２０２と、チップ抵抗器実装用導体パターン２３０２とで生じたインピーダンス不連続、の影響により劣化した奇モード動作時の入出力端子における反射特性を改善でき、電力分配動作および電力合成動作時に良好な各種反射特性およびアイソレーション特性を有する電力分配合成器を得ることができる効果を奏する。

図５は、図１のこの発明の実施の形態１による電力分配合成器の等価回路図である。
図６は、図３の多層基板で構成された従来構造の電力分配合成器の等価回路図である。
図５と図６の等価回路図を比較すると、図６の入出力端子００１１，００１２側の伝送線路である伝送線路０１３１および伝送線路０１３２が、図５ではそれぞれ伝送線路０３３１、伝送線路０４３１、スタブ００５１と、伝送線路０３３２、伝送線路０４３２、スタブ００５２とに置き換えられている。

図５において、伝送線路０２３１は伝送線路０３３１、伝送線路０４３１とは異なるインピーダンスとなり、伝送線路０２３２は伝送線路０３３２と伝送線路０４３２とは異なるインピーダンスとなり、インピーダンス不連続を生じる。

この実施の形態１では、２層の誘電体層５００１，５００２からなる多層基板で構成された電力分配合成器とした。しかし、これに限るものではなく、３層以上の誘電体層からなる多層基板で構成された電力分配合成器としてもよい。

図７は、４層の誘電体層からなる多層基板で構成されたこの発明の実施の形態１による電力分配合成器を示す構成図であり、透視斜視図として示されている。
図７の例では、誘電体層５００２における誘電体層５００１が配置された面とは反対の面に誘電体層５００３が配置され、誘電体層５００３における誘電体層５００２が配置された面とは反対の面に誘電体層５００４が配置されている。

また、誘電体層５００２と誘電体層５００３の間には接地導体３０１１が配置され、誘電体層５００３と誘電体層５００４の間には接地導体３０１２が配置されている。

接地導体３００２、チップ抵抗器実装用導体パターン２３０１、チップ抵抗器実装用導体パターン２３０２、チップ抵抗器４００１は、誘電体層５００４における誘電体層５００３が配置された面と反対の面に配置されている。

接地導体３０１１には、切り欠き６１１１、切り欠き６１１２が設けられており、接地導体３０１２には、切り欠き６１２１、切り欠き６１２２が設けられている。

ヴィア２２１１およびヴィア２２１２が、誘電体層５００２、誘電体層５００３、誘電体層５００４を貫くとともに、接地導体３０１１においては切り欠き６１１１および切り欠き６１１２を、接地導体３０１２においては切り欠き６１２１および切り欠き６１２２を貫いて配置されている。

伝送線路ストリップ導体２１１１、スタブ２４０１、伝送線路ストリップ導体２１２１、ヴィア２２１１、チップ抵抗器実装用導体パターン２３０１は、入出力端子１０１１とチップ抵抗器４００１とを接続する。

伝送線路ストリップ導体２１１２、スタブ２４０２、伝送線路ストリップ導体２１２２、ヴィア２２１２、チップ抵抗器実装用導体パターン２３０２は、入出力端子１０１２とチップ抵抗器４００１とを接続する。

図７の例では、多層基板の基板総数および基板厚が増し、ヴィアの電気長が動作周波数に対して半波長を越えても、上述の例と同様の効果が得られる。

また、図１の構成では、ヴィア２２０１およびヴィア２２０２が誘電体層５００２のみ貫いて製造される例を示したが、これに限るものではなく、図８に示すように、誘電体層５００１を貫いて製造された構造としてもよい。図８に透視斜視図として示された電力分配合成器では、製造上、ヴィア２２０１がスタブ２５０１を有し、ヴィア２２０２がスタブ２５０２を有しており、スタブ２５０１およびスタブ２５０２がインピーダンス不連続部として動作する場合においても、上述の例と同様の効果が得られる。

誘電体層５００１における誘電体層５００２が配置された面とは反対の面に誘電体層５０１１が配置される。また、誘電体層５０１１における誘電体層５００１が配置された面とは反対の面に接地導体３００１が配置されている。
なおこの構成は、図７の構成においても実施可能であり、ヴィア２２０１がスタブ２５０１を有し、ヴィア２２０２がスタブ２５０２を有し、スタブ２５０１およびスタブ２５０２が図８に示すように、誘電体層５００１を貫いて製造された構造としてもよい。また図８に示すように、誘電体層５００１における誘電体層５００２が配置された面とは反対の面には誘電体層５０１１が配置される。

さらに、上記の例では、電力および信号を伝送するヴィアを用いた電力分配合成器とした。しかし、これに限るものではなく、接地導体として動作するヴィアも用いた電力分配合成器としてもよい。図９は、接地導体として動作するヴィアも用いたこの発明の実施の形態１による電力分配合成器を示す構成図である。図９の(ａ)が図１等と同様の透視斜視図、(ｂ)は誘電体層５００１と誘電体層５００２に配置されたストリップ導体および接地導体として動作するヴィアを、誘電体層および接地導体なしで示した上面図である。

図９の例では、接地外導体用ヴィア７００１および接地外導体用ヴィア７００２が誘電体層５００１および誘電体層５００２を貫き、接地導体３００１と接地導体３００２とを接続している。また、接地外導体用ヴィア７００１はヴィア２２０１をヴィア２２０１の軸方向と直行する面内で周囲を取り囲むようにヴィア２２０１と平行に複数本配置される。同様に、接地外導体用ヴィア７００２もヴィア２２０２をヴィア２２０２の軸方向と直行する面内で周囲を取り囲むようにヴィア２２０２と平行に複数本配置される。

図９に示した電力分配合成器では、信号導体として働くヴィア２２０１，２２０２の周囲に、接地導体として働くヴィア７００１，７００２を設けることにより、層間接続部において同軸モードでの信号伝送が実現でき、電力漏洩を抑えられ、低損失な電力分配合成器を得ることができるとともに、上述の例と同様の効果が得られる。

また、上記の例では、偶奇モード動作において奇モード時にのみ調整可能なスタブを設ける例について示した。しかしながら、これに限るものでなく、偶モード時のみ調整可能なスタブを同時に設けることにより、偶奇モードの調整を個別に行ってもよい。図１０は、偶奇モード動作において各モード時にのみ調整可能なスタブを設けたこの発明の実施の形態１による電力分配合成器を示す構成図であり、透視斜視図として示されている。

図１０の例では、λ／４インピーダンス変成器ストリップ導体２００１とλ／４インピーダンス変成器ストリップ導体２００２が接続する点に、スタブ２４００を配置している。

図１０に示した電力分配合成器では、スタブ２４００、スタブ２４０１、スタブ２４０２を設けることにより、設計自由度の高い電力分配合成器を得られるとともに、上述の例と同様の効果が得られる。

実施の形態２．
上記実施の形態１では、ストリップ線路を用いた構成の電力分配合成器について説明したが、マイクロストリップ線路を用いた構成の電力分配合成器としてもよい。
図１１はこの発明の実施の形態２によるマイクロストリップ線路を用いた電力分配合成器を示す構成図であり、透視斜視図として示されている。マイクロストリップ線路とは上述の各例のストリップ線路において内部導体の上部の誘電体層と外部導体を不要にした構造でなる。
図１１の電力分配合成器では、上述の各例の符号１００１，２００１，１０１１，２１１１，２４０１，２１２１，２１２２，２４０２，２１１２，１０１２，２００２で示す内部導体がマイクロストリップ線路で構成されている。従って誘電体層５００２における誘電体層５００１が配置された面と反対の面には接地導体が配置されていない。

この実施の形態２によれば、マイクロストリップ線路を用いることで、各伝送線路におけるインピーダンスの制御範囲を広げることができ、設計自由度を向上させることができると共に、上記実施の形態１と同様の効果が得られる。

実施の形態３．
上記実施の形態１および２では、共通端子１００１と入出力端子１０１１および１０１２とを各々λ／４インピーダンス変成器で接続する電力分配合成器について説明した。この発明ではさらに、共通端子１００１にλ／４インピーダンス変成器の一端を接続するとともに、λ／４インピーダンス変成器の他端と入出力端子１０１１および１０１２とを各々λ／４伝送線路で接続する電力分配合成器としてもよい。
図１２は、この発明の実施の形態３による電力分配合成器を示す構成図であり、透視斜視図として示されている。

この実施の形態３における図１２の例では、共通端子１００１に四分の一波長(λ／４)インピーダンス変成器ストリップ導体２０１０を接続し、λ／４インピーダンス変成器ストリップ導体２０１０の共通端子１００１が接続された端子とは反対の端子と入出力端子１０１１とを四分の一波長(λ／４)ストリップ導体２０１１で接続し、λ／４インピーダンス変成器ストリップ導体２０１０の共通端子１００１が接続された端子とは反対の端子と入出力端子１０１２とを四分の一波長(λ／４)ストリップ導体２０１２で接続している。

この実施の形態３によれば、共通端子１００１とλ／４ストリップ導体２０１１およびλ／４ストリップ導体２０１２との間に、λ／４インピーダンス変成器ストリップ導体２０１０を設けることにより、λ／４インピーダンス変成器ストリップ導体２０１０で低インピーダンスの伝送線路を構成できることから、電力分配合成器の設計自由度を向上させることができると共に、上記実施の形態１と同様の効果が得られる。
なお、図１０の電力分配合成器と同様に、λ／４ストリップ導体２０１１とλ／４ストリップ導体２０１２との間に図１４に示すようにスタブ２４００を設けてもよい。

実施の形態４．
上記実施の形態１、２および３では、チップ抵抗器４００１が多層基板の表層に実装された電力分配合成器について説明したが、チップ抵抗器４００１は多層基板内層に実装された電力分配合成器としてもよい。
図１３は、この発明の実施の形態４による電力分配合成器を示す構成図であり、透視斜視図として示されている。

この実施の形態４における図１３の例では、チップ抵抗器４００１は誘電体層５００３内に配置されており、誘電体層５００３における誘電体層５００２が配置された面とは反対の面に接地導体３００３が配置されている。

この実施の形態４によれば、チップ抵抗器４００１を誘電体層５００３内に配置することにより、多層基板表層の占有面積を削減できると共に、上記実施の形態１と同様の効果が得られる。

なおこの発明の特徴として、上記各実施の形態において、
例えば伝送線路ストリップ導体２１１１と伝送線路ストリップ導体２１２１は、第１の導体縦続線路(2111,2121)を構成する。
また例えば伝送線路ストリップ導体２１１２と伝送線路ストリップ導体２１２２は、第２の導体縦続線路(2112,2122)を構成する。
第１の導体縦続線路(2111,2121)および第２の導体縦続線路(2112,2122)は、ともにインピーダンスが異なる線路部を少なくとも２つ以上縦続接続させて構成されたものであればよい。
そして第１の導体縦続線路(2111,2121)は線路の長手方向の中心または中心よりも第１の入出力端子１０１１側に位置した線路部に第１のスタブ(2401)を設けていればよい。
また第２の導体縦続線路(2112,2122)は線路の長手方向の中心または中心よりも第２の入出力端子１０１２側に位置した線路部に第２のスタブ(2402)を設けていればよい。
またヴィア２２０１，２２０２は垂直接続導体、接地外導体用ヴィア７００１および接地外導体用ヴィア７００２は接地垂直導体を構成する。

実施の形態５．
上記各実施の形態の説明では主に、入出力端子１０１１からチップ抵抗器実装用導体パターン２３０１までの間、ならびに入出力端子１０１２からチップ抵抗器実装用導体パターン２３０２までの間にスタブをそれぞれ１つずつ設ける場合について説明したが、スタブを２つずつ以上設けてもよい。

なお、この発明の特徴として、上記各実施の形態において、
伝送線路ストリップ導体２１１１と伝送線路ストリップ導体２１２１とチップ抵抗器実装用導体パターン２３０１とヴィア２２０１とを合わせた長さ、ならびに伝送線路ストリップ導体２１１２と伝送線路ストリップ導体２１２２とチップ抵抗器実装用導体パターン２３０２とヴィア２２０２とを合わせた長さが、半波長(λ／２)の整数倍のうち奇数倍である場合には、奇モード動作時の入出力端子における反射特性を調整でき、電力分配動作および電力合成動作時に良好な各種反射特性およびアイソレーション特性を有する電力分配合成器を得ることができる効果を奏する。
また、伝送線路ストリップ導体２１１１と伝送線路ストリップ導体２１２１とチップ抵抗器実装用導体パターン２３０１とヴィア２２０１とを合わせた長さ、ならびに伝送線路ストリップ導体２１１２と伝送線路ストリップ導体２１２２とチップ抵抗器実装用導体パターン２３０２とヴィア２２０２とを合わせた長さが、半波長(λ／２)の整数倍のうち偶数倍である場合には、偶モード動作時の入出力端子における反射特性を調整でき、電力分配動作および電力合成動作時に良好な各種反射特性およびアイソレーション特性を有する電力分配合成器を得ることができる効果を奏する。
なお、上述の線路の長さが半波長(λ／２)の奇数倍の場合でも、また線路の長さが半波長(λ／２)の偶数倍の場合でも、それぞれの場合にスタブの数を１個または複数個とすることができる。

入出力端子１０１１からチップ抵抗器実装用導体パターン２３０１までの間、ならびに入出力端子１０１２からチップ抵抗器実装用導体パターン２３０２までの間にλ／４波長間隔でスタブを２つずつ以上設けることで、偶モード動作時の入出力端子における反射特性を各々調整でき、電力分配動作および電力合成動作時に良好な各種反射特性およびアイソレーション特性を有する電力分配合成器を得ることができる効果を奏する。

この実施の形態５における図１５の例では、図１５からは長さの関係が分かり辛いが、伝送線路ストリップ導体２１１１と伝送線路ストリップ導体２１２１と伝送線路ストリップ導体２１３１とチップ抵抗器実装用導体パターン２３０１とヴィア２２０１からなる半波長に対して偶数倍の長さとなる第１の線路において、長手方向の中心または中心よりも入出力端子１０１１側に位置した線路部にスタブ２４０１を設け、かつスタブ２４０１より入出力端子１０１１側に四分の１波長離れた線路部にスタブ２４１１を設けている。

また、伝送線路ストリップ導体２１１２と伝送線路ストリップ導体２１２２と伝送線路ストリップ導体２１３２とチップ抵抗器実装用導体パターン２３０２とヴィア２２０２からなる半波長に対して偶数倍の長さとなる第２の線路において、長手方向の中心または中心よりも入出力端子１０１２側に位置した線路部にスタブ２４０２を設け、かつスタブ２４０２より入出力端子１０１２側に四分の１波長離れた線路部にスタブ２４１２を設けている。

この実施の形態５における図１５の例では、ストリップ線路を用いた場合について説明しているが、この限りではなくマイクロストリップ線路を用いても良い。図１６は、この発明の実施の形態５によるマイクロストリップ線路を用いた電力分配合成器を示す構成図であり、透視斜視図として示されている。マイクロストリップ線路とは上述の各例のストリップ線路において、接地導体３００２等として示された内部導体の上部の誘電体層と外部導体を不要にした構造でなる。

また図５において、
共通端子０００１は共通端子１００１に、伝送線路００２１、００２２はλ／４インピーダンス変成器ストリップ導体２００１，２００２に、入出力端子００１１、００１２は入出力端子１０１１，１０１２に、抵抗００４１はチップ抵抗器４００１に、それぞれ相当する。
図５の、伝送線路０３３１，０４３１，０２３１は伝送線路ストリップ導体２１１１，２１２１、チップ抵抗器実装用導体パターン２３０１、ヴィア２２０１に相当し、図１５，１６の場合はさらに、伝送線路ストリップ導体２１３１が含まれる。
伝送線路０３３２，０４３２，０２３２は伝送線路ストリップ導体２１１２，２１２２、チップ抵抗器実装用導体パターン２３０２、ヴィア２２０２に相当し、図１５，１６の場合はさらに、伝送線路ストリップ導体２１３２が含まれる。
スタブ００５１はスタブ２４０１に相当し、図１５，１６の場合はさらにスタブ２４１１が含まれる。スタブ００５２はスタブ２４０２に相当し、図１５，１６の場合はさらにスタブ２４１２が含まれる。

また、この発明は上記各実施の形態の例に限定されるものではなく、これらの可能な組み合わせを全て含む。

この発明は、分配する高周波信号を入力するまたは合成された高周波信号を出力する共通端子(1001)と、
分配された高周波信号を出力するまたは合成する高周波信号を入力する第１および第２の入出力端子(1011,1012)と、
一端が前記共通端子に接続され他端が前記第１の入出力端子に接続された第１の四分の一波長のインピーダンス変成器(2001)と、
一端が前記共通端子に接続され他端が前記第２の入出力端子に接続された第２の四分の一波長のインピーダンス変成器(2002)と、
前記第１の入出力端子に関わる高周波信号と前記第２の入出力端子に関わる高周波信号との干渉を防止するアイソレーション抵抗(4001)と、
前記アイソレーション抵抗と前記第１の入出力端子とを接続する半波長に対して整数倍の長さとなる第１の線路(2111,2121,2201,2301)と、
前記アイソレーション抵抗と前記第２の入出力端子とを接続する半波長に対して整数倍の長さとなる第２の線路(2112,2122,2202,2302)と、
を備え、
前記第１の線路(2111,2121,2201,2301)および前記第２の線路(2112,2122,2202,2302)は、それぞれインピーダンスが異なる線路部が少なくとも２つ以上縦続に接続されてなり、
前記第１の線路(2111,2121,2201,2301)は線路の長手方向の中心または中心よりも前記第１の入出力端子側に位置した線路部に第１のスタブ(2401)を設け、
前記第２の線路(2112,2122,2202,2302)は線路の長手方向の中心または中心よりも前記第２の入出力端子側に位置した線路部に第２のスタブ(2402)を設けた、
電力分配合成器にある。

またこの発明は、分配する高周波信号を入力するまたは合成された高周波信号を出力する共通端子(1001)と、
分配された高周波信号を出力するまたは合成する高周波信号を入力する第１および第２の入出力端子(1011,1012)と、
一端が前記共通端子に接続された四分の一波長のインピーダンス変成器(2010)と、
一端が前記インピーダンス変成器に接続され他端が前記第１の入出力端子に接続された第１の四分の一波長の線路(2011)と、
一端が前記インピーダンス変成器に接続され他端が前記第２の入出力端子に接続された第２の四分の一波長の線路(2012)と、
前記第１の入出力端子に関わる高周波信号と前記第２の入出力端子に関わる高周波信号との干渉を防止するアイソレーション抵抗(4001)と、
前記アイソレーション抵抗と前記第１の入出力端子とを接続する半波長に対して整数倍の長さとなる第１の線路(2111,2121,2201,2301)と、
前記アイソレーション抵抗と前記第２の入出力端子とを接続する半波長に対して整数倍の長さとなる第２の線路(2112,2122,2202,2302)と、
を備え、
前記第１の線路(2111,2121,2201,2301)および前記第２の線路(2112,2122,2202,2302)は、それぞれインピーダンスが異なる線路部が少なくとも２つ以上縦続に接続されてなり、
前記第１の線路(2111,2121,2201,2301)は線路の長手方向の中心または中心よりも前記第１の入出力端子側に位置した線路部に第１のスタブ(2401)を設け、
前記第２の線路(2112,2122,2202,2302)は線路の長手方向の中心または中心よりも前記第２の入出力端子側に位置した線路部に第２のスタブ(2402)を設けた、
電力分配合成器にある。

また、前記第１のインピーダンス変成器(2001)と前記第２のインピーダンス変成器(2002)との間に第３のスタブ(2400)を設けた。
また、前記第１の四分の一波長の線路(2011)と前記第２の四分の一波長の線路(2012)との間に第３のスタブ(2400)を設けた。

また、多層基板における、
前記各端子、変成器、線路、スタブをそれぞれ形成する多層基板内層のストリップ導体と、
前記抵抗を形成する表面実装されたチップ抵抗器(4001)と、
前記ストリップ導体と前記チップ抵抗とを接続する垂直接続導体(2201,2202)と、
から構成される。
また、多層基板における、
前記各端子、変成器、線路、スタブをそれぞれ形成する多層基板内層のストリップ導体と、
前記抵抗を形成する多層基板内層に実装されたチップ抵抗器(4001)と、
前記ストリップ導体と前記チップ抵抗とを接続する垂直接続導体(2201,2202)と、
から構成される。
また、前記垂直接続導体(2201,2202)の周囲に接地垂直導体(7001,7002)を有する。

また、前記第１の線路(2111,2121,2201,2301)および前記第２の線路(2112,2122,2202,2302)は、半波長に対して奇数倍の長さを有する。
また、前記第１の線路(2111,2121,2201,2301)および前記第２の線路(2112,2122,2202,2302)は、半波長に対して偶数倍の長さを有する。
また、前記第１の線路(2111,2121,2201,2301)は、前記第１のスタブと前記第１の入出力端子側との間の線路部に第４のスタブ(2411)を設け、
前記第２の線路(2112,2122,2202,2302)は、前記第２のスタブと前記第２の入出力端子側との間の線路部に第５のスタブ(2412)を設けた。

産業上の利用の可能性

この発明による電力分配合成器は、多くの分野で使用されている電力分配合成器に適用可能である。

０００１，１００１ 共通端子、００１１，００１２、１０１１，１０１２ 入出力端子、００２１，００２２，０１３１，０１３２，０２３１，０２３２，０３３１，０３３２，０４３１，０４３２ 伝送線路、００４１ 抵抗、００５１，００５２，２４００，２４０１，２４０２，２４１１，２４１２，２５０１，２５０２ スタブ、２１１１，２１１２，２１２１，２１２２，２１３１，２１３２ 伝導線路ストリップ導体、２００１，２００２ λ／４インピーダンス変成器ストリップ導体(λ／４インピーダンス変成器)、２０１０ λ／４インピーダンス変成器ストリップ導体(λ／４インピーダンス変成器)、２０１１，２０１２ λ／４ストリップ導体(λ／４線路)、２２０１，２２０２，２２１１，２２１２，２５０１， ヴィア、２３０１，２３０２ チップ抵抗器実装用導体パターン、３００１，３００２，３００３，３０１１，３０１２ 接地導体、４００１ チップ抵抗器、５００１−５００４，５０１１ 誘電体層、７００１，７００２ 接地外導体用ヴィア。

Claims (10)

1. 分配する高周波信号を入力するまたは合成された高周波信号を出力する共通端子と、
   分配された高周波信号を出力するまたは合成する高周波信号を入力する第１および第２の入出力端子と、
   一端が前記共通端子に接続され他端が前記第１の入出力端子に接続された第１の四分の一波長のインピーダンス変成器と、
   一端が前記共通端子に接続され他端が前記第２の入出力端子に接続された第２の四分の一波長のインピーダンス変成器と、
   前記第１の入出力端子に関わる高周波信号と前記第２の入出力端子に関わる高周波信号との干渉を防止するアイソレーション抵抗と、
   前記アイソレーション抵抗と前記第１の入出力端子とを接続する半波長に対して整数倍の長さとなる第１の線路と、
   前記アイソレーション抵抗と前記第２の入出力端子とを接続する半波長に対して整数倍の長さとなる第２の線路と、
   を備え、
   前記第１の線路および前記第２の線路は、それぞれインピーダンスが異なる線路部が少なくとも２つ以上縦続に接続されてなり、
   前記第１の線路は線路の長手方向の中心または中心よりも前記第１の入出力端子側に位置した線路部に第１のスタブを設け、
   前記第２の線路は線路の長手方向の中心または中心よりも前記第２の入出力端子側に位置した線路部に第２のスタブを設けた、
   電力分配合成器。
2. 分配する高周波信号を入力するまたは合成された高周波信号を出力する共通端子と、
   分配された高周波信号を出力するまたは合成する高周波信号を入力する第１および第２の入出力端子と、
   一端が前記共通端子に接続された四分の一波長のインピーダンス変成器と、
   一端が前記インピーダンス変成器に接続され他端が前記第１の入出力端子に接続された第１の四分の一波長の線路と、
   一端が前記インピーダンス変成器に接続され他端が前記第２の入出力端子に接続された第２の四分の一波長の線路と、
   前記第１の入出力端子に関わる高周波信号と前記第２の入出力端子に関わる高周波信号との干渉を防止するアイソレーション抵抗と、
   前記アイソレーション抵抗と前記第１の入出力端子とを接続する半波長に対して整数倍の長さとなる第１の線路と、
   前記アイソレーション抵抗と前記第２の入出力端子とを接続する半波長に対して整数倍の長さとなる第２の線路と、
   を備え、
   前記第１の線路および前記第２の線路は、それぞれインピーダンスが異なる線路部が少なくとも２つ以上縦続に接続されてなり、
   前記第１の線路は線路の長手方向の中心または中心よりも前記第１の入出力端子側に位置した線路部に第１のスタブを設け、
   前記第２の線路は線路の長手方向の中心または中心よりも前記第２の入出力端子側に位置した線路部に第２のスタブを設けた、
   電力分配合成器。
3. 前記第１のインピーダンス変成器と前記第２のインピーダンス変成器との間に第３のスタブを設けた、請求項１に記載の電力分配合成器。
4. 前記第１の四分の一波長の線路と前記第２の四分の一波長の線路との間に第３のスタブを設けた、請求項２に記載の電力分配合成器。
5. 多層基板における、
   前記各端子、変成器、線路、スタブをそれぞれ形成する多層基板内層のストリップ導体と、
   前記抵抗を形成する表面実装されたチップ抵抗器と、
   前記ストリップ導体と前記チップ抵抗とを接続する垂直接続導体と、
   から構成される請求項１から４までのいずれか１項に記載の電力分配合成器。
6. 多層基板における、
   前記各端子、変成器、線路、スタブをそれぞれ形成する多層基板内層のストリップ導体と、
   前記抵抗を形成する多層基板内層に実装されたチップ抵抗器と、
   前記ストリップ導体と前記チップ抵抗とを接続する垂直接続導体と、
   から構成される請求項１から４までのいずれか１項に記載の電力分配合成器。
7. 前記垂直接続導体の周囲に接地垂直導体を有する、請求項５または６に記載の電力分配合成器。
8. 前記第１の線路および前記第２の線路は、半波長に対して奇数倍の長さを有する請求項１から７までのいずれか１項に記載の電力分配合成器。
9. 前記第１の線路および前記第２の線路は、半波長に対して偶数倍の長さを有する請求項１から７までのいずれか１項に記載の電力分配合成器。
10. 前記第１の線路は、前記第１のスタブと前記第１の入出力端子側との間の線路部に第４のスタブを設け、
    前記第２の線路は、前記第２のスタブと前記第２の入出力端子側との間の線路部に第５のスタブを設けた、
    請求項１から９までのいずれか１項に記載の電力分配合成器。

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