JP5465102B2 - 電力合成分配器 - Google Patents

Description

この発明は、マイクロ波帯で使用される電力合成分配器に関するものである。

一般に、電力合成分配器は、電力を合成、または分配するために広く用いられている。
従来から、２つの分岐側端子と１つの合成側端子とを有する電力合成分配器において、分岐側端子間のアイソレーション特性を改善するために、分岐側端子間に抵抗素子を接続する技術が提案されている（たとえば、特許文献１、非特許文献１参照）。

上記構成の電力合成分配器においては、電力合成分配器の対称面を電気壁と仮定した奇モード動作時における分岐側端子での反射を「０」、かつ電力合成分配器の対称面を磁気壁と仮定した偶モード動作時における分岐側端子での反射を「０」となるように設計することにより、分岐側端子間のアイソレーション特性を良好にしている。

特開２００９−１７１４２号公報

Ｅ．Ｗｉｌｋｉｎｓｏｎ，"Ａｎ Ｎ−Ｗａｙ Ｈｙｂｒｉｄ Ｐｏｗｅｒ Ｄｉｖｉｄｅｒ，"ＩＥＥＥ Ｔｒａｎｓ．，ｖｏｌ．ＭＴＴ−８，ｐｐ．１１６−１１８，１９６０．

従来の電力合成分配器は、分岐側端子間に接続された抵抗素子の抵抗値が製造誤差によって変動した場合、奇モード動作時の分岐側端子から入力された電力において、抵抗素子の抵抗値変化に起因して反射波が生じるので、分岐側端子間のアイソレーション特性が劣化するという課題があった。

この発明は、上記のような課題を解決するためになされたものであり、抵抗素子の抵抗値が製造誤差によって変動しても、分岐側端子間のアイソレーション特性劣化を最小限に抑制することのできる電力合成分配器を得ることを目的とする。

この発明に係る電力合成分配器は、分岐点を介して各一端が接続され、かつ各他端が接続された同一回路構成の第１分岐線路および第２分岐線路と、分岐点に設けられた合成側端子と、第１分岐線路に設けられた第１分岐側端子と、第２分岐線路に設けられた第２分岐側端子と、第１分岐線路と第２分岐線路との間に挿入された複数の抵抗素子と、を備え、第１分岐側端子および第２分岐側端子は、第１分岐線路および第２分岐線路において、分岐点からの電気長が等しく、かつ第１分岐線路および第２分岐線路の各他端を除く位置にそれぞれ設けられ、複数の抵抗素子は、第１分岐線路および第２分岐線路において、分岐点からの電気長が等しい位置にそれぞれ設けられ、複数の抵抗素子のうちの少なくとも２つは、第１分岐線路および第２分岐線路における接続位置の間隔が、１／４波長の奇数倍に設定されたものである。

この発明によれば、接続線路間に１／４波長だけ離して抵抗素子を並列接続する構成とすることにより、電力合成分配器の対称面を電気壁と仮定した奇モード動作時において、製造誤差などによって抵抗素子の抵抗値が設計値とは異なったとしても、各抵抗素子から生じる反射電力が互いに打ち消し合い反射特性が劣化しないので、分岐側端子間のアイソレーション特性の劣化を最小限に抑制することができる。

この発明の実施の形態１に係る電力合成分配器を示す回路図である。 図１の回路の偶モード動作時の状態を示す等価回路図である。 図１の回路の奇モード動作時の状態を示す等価回路図である。 この発明の実施の形態１に係る電力合成分配器の第１変形例を示す回路図である。 この発明の実施の形態１に係る電力合成分配器の第２変形例を示す回路図である。 この発明の実施の形態２に係る電力合成分配器を示す回路図である。 図６の回路の偶モード動作時の状態を示す等価回路図である。 図６の回路の奇モード動作時の状態を示す等価回路図である。 この発明の実施の形態２に係る電力合成分配器の第１変形例を示す回路図である。 この発明の実施の形態３に係る電力合成分配器を示す回路図である。 図１０の回路の偶モード動作時の状態を示す等価回路図である。 図１０の回路の奇モード動作時の状態を示す等価回路図である。 この発明の実施の形態３に係る電力合成分配器の第１変形例を示す回路図である。 この発明の実施の形態４に係る電力合成分配器を示す平面図である。 図１４内のＤ−Ｄ線による断面図である。 この発明の実施の形態５に係る電力合成分配器を示す回路図である。 この発明の実施の形態５に係る電力合成分配器の第１変形例を示す回路図である。

実施の形態１．
以下、図面を参照しながら、この発明の実施の形態１について説明する。なお、各図において、同一、または相当する部分には、同一符号が付されている。
図１はこの発明の実施の形態１に係る電力合成分配器を示す回路図である。

図１において、電力合成分配器は、合成側端子１０１と、第１分岐側端子１０２と、第２分岐側端子１０３と、並設された第１分岐線路Ｌ１１および第２分岐線路Ｌ１２と、第１分岐線路Ｌ１１および第２分岐線路Ｌ１２の各一端を接続する分岐点１５０とを備えている。

第１分岐線路Ｌ１１および第２分岐線路Ｌ１２は、同一回路構成からなり、各一端（分岐点１５０）には合成側端子１０１が接続されており、各他端は互いに（直接または抵抗素子を介して）接続されている。
第１分岐線路Ｌ１１および第２分岐線路Ｌ１２は、第１接続点１５１および第２接続点１５２を介して直列接続されたインピーダンス変成器１１０、第１接続線路１２１および第２接続線路１２２を備えている。

第１分岐線路Ｌ１１の第１接続点１５１には、第１分岐側端子１０２が接続され、第２分岐線路Ｌ１２の第１接続点１５１には、第２分岐側端子１０３が接続されている。
また、第１分岐線路Ｌ１１と第２分岐線路Ｌ１２との間には、第１抵抗素子１３１および第２抵抗素子１３２が挿入されている。
第１抵抗素子１３１は、１対の第１接続点１５１の間に挿入され、第２抵抗素子１３２は、１対の第２接続点１５２の間に挿入されている。

合成側端子１０１、第１分岐側端子１０２および第２分岐側端子１０３と、グランドとの間には、それぞれ、インピーダンスＺ０の負荷抵抗１４１が接続されている。
インピーダンス変成器１１０、第１接続線路１２１および第２接続線路１２２は、それぞれ、電気長が１／４波長の奇数倍に設定された伝送線路により構成されている。
インピーダンス変成器１１０のインピーダンスＺｔは、以下の式（１）で表される。

第２接続線路１２２のインピーダンスＺ２は、任意の値である。
一方、第１抵抗素子１３１の抵抗値２Ｒ１と、第２抵抗素子１３２の抵抗値２Ｒ２と、第１接続線路１２１のインピーダンスＺ１と、負荷抵抗１４１のインピーダンスＺ０との関係は、以下の式（２）で表されるものとする。

次に、図２および図３を参照しながら、図１に示したこの発明の実施の形態１による動作について説明する。
図２は図１の回路の偶モード動作時の状態を示す等価回路図であり、図３は図１の回路の奇モード動作時の状態を示す等価回路図である。

まず、第１分岐側端子１０２および第２分岐側端子１０３から「等振幅同相」の電力が入力された場合（図１の電力合成分配器の「偶モード動作時」）を考えると、図１内のＡ−Ａ線による断面を「磁気壁」と仮定することができる。

このとき、第１抵抗素子１３１および第２抵抗素子１３２は、電気的には接続されていない状態となり、また、第２接続線路１２２の先端は開放状態となるので、偶モード動作時の回路は、等価的に図２のようになる。
また、この場合、Ａ−Ａ線による断面を「磁気壁」と仮定することができるので、合成側端子１０１に接続される負荷抵抗１４１のインピーダンスは「２×Ｚ０」となる。

図２において、合成側端子１０１に接続されている負荷抵抗１４１は、インピーダンス変成器１１０によってインピーダンス変成されるので、第１接続点１５１におけるインピーダンス変成器１１０側のインピーダンスは「Ｚ０」となる。

また、第１接続線路１２１および第２接続線路１２２は、それぞれ、電気長が１／４波長の伝送線路であり、また、第２接続線路１２２の先端が開放状態になっていることから、第１接続点１５１における第１接続線路１２１側のインピーダンスは「無限大」となる。

つまり、図２に示した偶モード動作時において、第１分岐側端子１０２における第１接続点１５１側のインピーダンスは「Ｚ０」となるので、第１分岐側端子１０２から入力された電力は、反射されることなく、合成側端子１０１に接続された負荷抵抗１４１に入力される。

次に、第１分岐側端子１０２および第２分岐側端子１０３から「等振幅逆相」の電力が入力された場合（図１の電力合成分配器の「奇モード動作時」）を考えると、図１内のＡ−Ａ線による断面を「電気壁」と仮定することができる。

このとき、第１抵抗素子１３１および第２抵抗素子１３２の抵抗値は、Ａ−Ａ線によって半分の値Ｒ１、Ｒ２となり、また、第２接続線路１２２の先端は短絡状態（接地）となるので、奇モード動作時の回路は、等価的に図３のようになる。
また、Ａ−Ａ線による断面を「電気壁」と仮定することができるので、合成側端子１０１は短絡（接地）される。

図３において、インピーダンス変成器１１０および第２接続線路１２２は、いずれも、電気長が１／４波長の奇数倍の伝送線路であり、また、先端が短絡（接地）されているので、第１接続点１５１におけるインピーダンス変成器１１０側のインピーダンスと、第２接続点１５２における第２接続線路１２２側のインピーダンスとは、それぞれ「無限大」となる。

また、第１抵抗素子１３１および第２抵抗素子１３２の抵抗値は、それぞれＲ１、Ｒ２となるので、第１接続点１５１における第１抵抗素子１３１側のインピーダンスは「Ｒ１」となり、第１接続点１５１における第１接続線路１２１側のインピーダンスは、以下のようになる。

したがって、前述の式（２）の関係から、第１接続点１５１における第１抵抗素子１３１側のインピーダンスと、第１接続点１５１における第１接続線路１２１側のインピーダンスとは、いずれも「２Ｚ０」となり、第１分岐側端子１０２から第１接続点１５１側をみたインピーダンスは「Ｚ０」となる。
つまり、奇モード動作時（図３）において、第１分岐側端子１０２から入力された電力は、第１抵抗素子１３１および第２抵抗素子１３２に等分配され、それぞれ吸収される。

図１において、第１分岐側端子１０２から電力が入力された場合の特性は、偶モード動作時の特性と奇モード動作時の特性とを重ね合わせた特性となる。
したがって、第１分岐側端子１０２から入力された電力は、合成側端子１０１に出力される分、および、第１抵抗素子１３１と第２抵抗素子１３２とによって消費される分のみとなり、第２分岐側端子１０３に出力されることはない。
この結果、第１分岐側端子１０２と第２分岐側端子１０３との間のアイソレーション特性は良好となる。

次に、製造誤差によって、第１抵抗素子１３１および第２抵抗素子１３２の抵抗値が、それぞれ設計値から逸脱した場合について考慮する。
ただし、第１抵抗素子１３１および第２抵抗素子１３２は、同一ロットの製造物とし、設計値からの抵抗値変化の割合は、ほぼ同じ値とする。

まず、図２に示した偶モード動作時の等価回路においては、第１分岐側端子１０２から入力された電力は、反射されることなく、合成側端子１０１に接続された負荷抵抗１４１に入力される。

一方、図３に示した奇モード動作時の等価回路においては、第１接続点１５１におけるインピーダンス変成器１１０側のインピーダンスと、第２接続点１５２における第２接続線路１２２側のインピーダンスとは、それぞれ「無限大」となっているが、第１抵抗素子１３１および第２抵抗素子１３２の抵抗値は、前述の式（２）の関係を満たしていない。

したがって、第１分岐側端子１０２から入力された電力は、第１抵抗素子１３１および第２抵抗素子１３２で一部反射されて、第１分岐側端子１０２側へと戻る。
しかし、第１接続線路１２１の電気長が１／４波長であることから、第１抵抗素子１３１からの反射波と、第２抵抗素子１３２の反射波とは、互いに逆相となって打ち消し合うので、第１分岐側端子１０２での反射電力は、ほぼ「０」となる。

以上のように、この発明の実施の形態１（図１）に係る電力合成分配器は、分岐点１５０を介して各一端が接続され、かつ各他端が接続された同一回路構成の第１分岐線路Ｌ１１および第２分岐線路Ｌ１２と、分岐点１５０に設けられた合成側端子１０１と、第１分岐線路Ｌ１１に設けられた第１分岐側端子１０２と、第２分岐線路Ｌ１２に設けられた第２分岐側端子１０３と、第１分岐線路Ｌ１１と第２分岐線路Ｌ１２との間に挿入された第１抵抗素子１３１および第２抵抗素子１３２（複数の抵抗素子）と、を備えている。

第１分岐側端子１０２および第２分岐側端子１０３は、第１分岐線路Ｌ１１および第２分岐線路Ｌ１２において、分岐点１５０からの電気長が等しく、かつ第１分岐線路Ｌ１１および第２分岐線路Ｌ１２の各他端を除く位置にそれぞれ設けられている。

第１抵抗素子１３１および第２抵抗素子１３２（複数の抵抗素子）は、第１分岐線路Ｌ１１および第２分岐線路Ｌ１２において、分岐点１５０からの電気長が等しい位置にそれぞれ設けられている。
第１抵抗素子１３１および第２抵抗素子１３２（複数の抵抗素子のうちの少なくとも２つ）は、第１分岐線路Ｌ１１および第２分岐線路Ｌ１２における接続位置の間隔が、１／４波長の奇数倍に設定されている。

第１分岐線路Ｌ１１および第２分岐線路Ｌ１２は、それぞれ、複数の１／４波長の伝送線路が縦続接続された構成からなっている。
第１分岐側端子１０２および第２分岐側端子１０３は、第１分岐線路Ｌ１１および第２分岐線路Ｌ１２の他端から、それぞれ１／４波長の整数倍離れた位置に設けられ、第１抵抗素子１３１および第２抵抗素子１３２（複数の抵抗素子）は、分岐点から１／４波長の整数倍離れた位置に設けられている。
複数の抵抗素子のうちの少なくとも１つは、第１分岐線路Ｌ１１および第２分岐線路Ｌ１２において、分岐点１５０からの電気長が等しい位置を互いに接続するように設けられている。

より具体的には、第１分岐側端子１０２および第２分岐側端子１０３は、分岐点１５０からそれぞれ１／４波長だけ離れた位置に設けられている。
また、第１抵抗素子１３１および第２抵抗素子１３２（複数の抵抗素子）は、分岐点１５０からそれぞれ１／４波長および１／２波長だけ離れた位置において、第１分岐線路Ｌ１１と第２分岐線路Ｌ１２とを接続するように設けられている。
さらに、第１分岐線路Ｌ１１および第２分岐線路Ｌ１２は、各々の他端同士が接続されている。

これにより、第１抵抗素子１３１および第２抵抗素子１３２の抵抗値が、製造誤差などによって変化しても、偶モード動作時および奇モード動作時における各分岐側端子１０２、１０３での反射特性は良好となるので、第１分岐側端子１０２と第２分岐側端子１０３との間のアイソレーション特性は良好となる。

なお、上記説明では、合成側端子１０１および各分岐側端子１０２、１０３の各負荷抵抗１４１のインピーダンスをＺ０としたが、これに限定されることはなく、任意のインピーダンス値であってもよい。
ただし、この場合、インピーダンス変成器１１０、第１接続線路１２１、第２接続線路１２２、第１抵抗素子１３１および第２抵抗素子１３２の各インピーダンス値は、インピーダンス整合が成り立つように決定される必要がある。

また、各抵抗値Ｒ１、Ｒ２および各インピーダンス値Ｚ１、Ｚ０の関係を、式（２）を満たすように決定したが、これに限定されることはなく、奇モード動作時において、各分岐側端子１０２、１０３での反射特性が良好となるように、インピーダンス整合が成り立つ値であれば、同様の効果が得られることは言うまでもない。

また、図１では、２個の抵抗素子（第１、第２抵抗素子１３１、１３２）のみを用いたが、図４のように、１対の第２接続線路１２２の各一端の間に第３抵抗素子１３３を挿入してもよい。

さらに、図５のように、１対の第２接続線路１２２の各一端に、第３接続点１５３および第４接続点１５４を介して、第３接続線路１２３を直列接続するとともに、１対の第４接続点１５４の間に第４抵抗素子１３４を挿入してもよい。
１対の第３接続線路１２３は、電気長が１／４波長の奇数倍に設定された伝送線路により構成されており、各々の先端部が相互接続されている。

以下、同様に、偶モード動作時において、１対の第１接続点１５１の相互間に接続される接続線路の合計の電気長が１波長の整数倍となるように、接続線路の数および電気長を決定し、４つ以上の抵抗素子を多段接続してもよい。
このように、複数の抵抗素子を多段構成とすることにより、各抵抗素子の１つ当りで消費される電力が抑制されるので、耐電力性が向上する。

実施の形態２．
なお、上記実施の形態１（図１）では、インピーダンス変成器１１０と第１接続線路２２１との第１接続点１５１に第１抵抗素子１３１を接続したが、図６のように、第１接続線路２２１と第２接続線路２２２との第２接続点２５２に第１抵抗素子２３１を接続してもよい。
図６はこの発明の実施の形態２に係る電力合成分配器を示す回路図であり、各回路要素Ｌ２１、Ｌ２２、２０１〜２５２は、前述（図１参照）の各回路要素Ｌ１１、Ｌ１２、１０１〜１５２と同様のものである。

図６において、電力合成分配器は、合成側端子２０１と、第１分岐側端子２０２と、第２分岐側端子２０３と、インピーダンス変成器２１０と、第１接続線路２２１と、第２接続線路２２２と、第１抵抗素子２３１と、第２抵抗素子２３２と、分岐点２５０と、第１および第２接続点２５１、２５２と、を備えている。

インピーダンス変成器２１０、第１接続線路２２１および第２接続線路２２２は、それぞれ、電気長が１／４波長の奇数倍に設定された伝送線路により構成されている。
合成側端子２０１および各分岐側端子２０２、２０３には、それぞれ、インピーダンスＺ０の負荷抵抗２４１が接続されている。また、図６内のＢ−Ｂ線による断面は、合成分配器の対称面を表している。

インピーダンス変成器２１０のインピーダンスＺｔは、前述の式（１）で表される。
また、第１抵抗素子２３１の抵抗値２Ｒ２１と、第２抵抗素子２３２の抵抗値２Ｒ２２と、第１接続線路２２１のインピーダンスＺ２１と、第１接続線路２２２のインピーダンスＺ２２との関係は、以下の式（３）〜式（６）で表される。

次に、図７および図８を参照しながら、図６に示したこの発明の実施の形態２による動作について説明する。
図７および図８は、前述の図２および図３に対応しており、図７は図６の回路の偶モード動作時の状態を示す等価回路図であり、図８は図６の回路の奇モード動作時の状態を示す等価回路図である。

図６において、各分岐側端子２０２、２０３から「等振幅同相」の電力が入力された場合（図６の電力合成分配器の「偶モード動作時」）を考えると、図６内のＢ−Ｂ線による断面を「磁気壁」と仮定することができる。

このとき、第１抵抗素子２３１と第２抵抗素子２３２とは、電気的には接続されていない状態になり、また、第２接続線路２２２の先端は開放状態となるので、偶モード動作時の回路は、等価的に図７のようになる。
また、この場合、Ｂ−Ｂ線による断面を「磁気壁」と仮定することができるので、合成側端子２０１に接続される負荷抵抗２４１のインピーダンスは「２Ｚ０」となる。

図７において、合成側端子２０１に接続されている負荷抵抗２４１は、インピーダンス変成器２１０によってインピーダンス変成されるので、第１接続点２５１におけるインピーダンス変成器２１０側のインピーダンスはＺ０となる。

また、第１接続線路２２１および第２接続線路２２２は、それぞれ、電気長が１／４波長の奇数倍の伝送線路であり、また、第２接続線路２２２の先端が開放状態となっていることから、第１接続点２５１における第１接続線路２２１側のインピーダンスは「無限大」となる。
つまり、図７に示した偶モード動作時においては、第１分岐側端子２０２における第１接続点２５１側のインピーダンスは「Ｚ０」となるので、第１分岐側端子２０２から入力された電力は、反射されることなく、合成側端子２０１に接続された負荷抵抗２４１に入力される。

次に、各分岐側端子２０２、２０３から「等振幅逆相」の電力が入力された場合（図６の電力合成分配器の「奇モード動作時」）を考えると、図６内のＢ−Ｂ線による断面を「電気壁」と仮定することができる。

このとき、第１抵抗素子２３１および第２抵抗素子２３２の抵抗値は、Ｂ−Ｂ線によって半分の値Ｒ２１、Ｒ２２となるので、奇モード動作時の回路は、等価的に図８のようになる。
また、Ｂ−Ｂ線による断面を「電気壁」と仮定することができるので、合成側端子２０１は短絡される。

図８において、インピーダンス変成器２１０は、電気長が１／４波長の奇数倍の伝送線路であって、先端が短絡されているので、第１接続点２５１におけるインピーダンス変成器２１０側のインピーダンスは「無限大」となる。
また、第１抵抗素子２３１および第２抵抗素子２３２の抵抗値は、それぞれ、Ｒ２１、Ｒ２２となる。

また、式（３）〜式（６）から、第２接続点２５２における第１抵抗素子２３１側のインピーダンスは「２ＺＡ」であり、第２接続点２５２における第２接続線路２２２側のインピーダンスは「２ＺＡ」であることから、第２接続点２５２における第１抵抗素子２３１と第２抵抗素子２３２との合成抵抗は「ＺＡ」となる。

そして、第１接続線路２２１は、インピーダンス値が式（４）の関係を満たしており、電気長が１／４の奇数倍であることから、インピーダンス変成器として動作するので、第１接続点２５１における第１接続線路２２１側のインピーダンスは「Ｚ０」となる。
つまり、第１分岐側端子２０２から入力された電力は、第１抵抗素子２３１および第２抵抗素子２３２に等分配されて、それぞれ吸収される。

図６において、第１分岐側端子２０２から電力が入力された場合の特性は、偶モード動作時の特性と奇モード動作時の特性とを重ね合わせた特性となる。
したがって、第１分岐側端子２０２から入力された電力は、合成側端子２０１に出力される分、および、第１抵抗素子２３１と第２抵抗素子２３２とで消費される分のみとなり、第２分岐側端子２０３に出力されることはない。
つまり、第１分岐側端子２０２と第２分岐側端子２０３との間のアイソレーション特性は良好となる。

次に、製造誤差によって、第１抵抗素子２３１および第２抵抗素子２３２の抵抗値が、それぞれ設計値から逸脱した場合について考慮する。
ただし、第１抵抗素子２３１および第２抵抗素子２３２は、同一ロットの製造物とし、設計値からの抵抗値変化の割合は、ほぼ同じ値とする。

まず、図７に示した偶モード動作時の等価回路においては、第１分岐側端子２０２から入力された電力は、反射されることなく、合成側端子２０１に接続された負荷抵抗２４１に入力される。

一方、図８に示した奇モード動作時の等価回路においては、第１接続点２５１におけるインピーダンス変成器２１０側のインピーダンスは「無限大」となっているが、第１抵抗素子２３１および第２抵抗素子２３２の抵抗値は設計値からずれているので、第１分岐側端子２０２から入力された電力は、第１抵抗素子２３１および第２抵抗素子２３２で一部反射されて、第１分岐側端子２０２側へ戻る。

しかし、第２接続線路２２１の電気長が１／４波長であることから、第１抵抗素子２３１からの反射電力と、第２抵抗素子２３２の反射電力とは、相互に逆相となって打ち消し合うので、第１分岐側端子２０２での反射電力は、ほぼ「０」となる。

これにより、前述の実施の形態１と同様に、第１抵抗素子２３１および第２抵抗素子２３２の抵抗値が製造誤差によって変化しても、第１分岐側端子２０２から入力された電力は、合成側端子２０１に出力される分、および、第１抵抗素子２３１と第２抵抗素子２３２とで消費される分のみとなるので、第２分岐側端子２０３に出力されることはない。
つまり、各抵抗素子２３１、２３２の抵抗値が製造誤差によって変動しても、第１分岐側端子２０２と第２分岐側端子２０３との間のアイソレーション特性は良好となる。

以上のように、この発明の実施の形態２（図６）によれば、第１分岐側端子２０２および第２分岐側端子２０３は、分岐点３５０からそれぞれ１／４波長だけ離れた位置に設けられ、第１抵抗素子２３１（複数の抵抗素子のうちの１つ）は、第１分岐線路Ｌ２１の他端と第２分岐線路Ｌ２２の他端とを接続するように設けられ、第１抵抗素子２３１および第２抵抗素子２３２（複数の抵抗素子のうちの２つ）は、分岐点２５０から１／２波長だけ離れた位置において、それぞれ一端が接続され、かつ他端が接地されるように設けられているので、前述の実施の形態１と同様に、各抵抗素子の抵抗値が製造誤差によって変動しても、各分岐側端子間のアイソレーション特性劣化を最小限に抑制することができる。

なお、上記説明では、合成側端子２０１および各分岐側端子２０２、２０３の負荷抵抗２４１のインピーダンスをＺ０としたが、これに限定されることはなく、任意のインピーダンス値であってもよい。
ただし、この場合、インピーダンス変成器２１０、第１接続線路２２１、第２接続線路２２２、第１抵抗素子２３１および第２抵抗素子２３２の各インピーダンス値は、インピーダンス整合が成り立つように決定される必要がある。

また、各抵抗値Ｒ２１、Ｒ２２および各インピーダンス値Ｚ２２、Ｚ２１、Ｚ０の関係を、式（３）〜式（６）を満たすように決定したが、これに限定されることはなく、偶モード動作時および奇モード動作時において、各分岐側端子２０２、２０３での反射特性が良好となるように、インピーダンス整合が成り立つ値であれば、同様の効果が得られることは言うまでもない。

さらに、図６では、２個の抵抗素子（第１、第２抵抗素子２３１、２３２）のみを用いたが、図９のように、１対の第２接続線路２２２の各一端に、第３接続点２５３および第４接続点２５４を介して、第３接続線路２２３を直列接続するとともに、１対の第４接続点２５４の間に第３抵抗素子２３３を挿入してもよい。
１対の第３接続線路２２３は、電気長が１／４波長の奇数倍に設定された伝送線路により構成されており、各々の先端部が相互接続されている。

以下、同様に、偶モード動作時において、第１接続点２５１における第１接続線路２２１側のインピーダンスが無限大となるように、接続線路の数および電気長を決定し、４つ以上の抵抗素子を多段接続してもよい。
このように、複数の抵抗素子を多段構成とすることにより、各抵抗素子の１つ当りで消費される電力が小さくなるので、耐電力性が向上する。

実施の形態３．
なお、上記実施の形態２（図６）では、１対の第２接続点２５２の間に第１抵抗素子２３１を挿入したが、図１０のように、１対の第２接続点２５２の各々に第１抵抗素子３３１を接続するとともに、第１抵抗素子３３１の各一端を接地し、１対の第２接続点３５２の間に第４接続線路３２４を挿入してもよい。

図１０はこの発明の実施の形態３に係る電力合成分配器を示す回路図であり、各回路要素Ｌ３１、Ｌ３２、３０１〜３５２は、前述（図６参照）の各回路要素Ｌ２１、Ｌ２２、２０１〜２５２と同様のものである。

図１０において、電力合成分配器は、合成側端子３０１と、第１分岐側端子３０２と、第２分岐側端子３０３と、インピーダンス変成器３１０と、第１接続線路３２１と、第２接続線路３２２と、第１抵抗素子３３１と、第２抵抗素子３３２と、第４接続線路３２４と、第１接続点３５１および第２接続点３５２と、を備えている。
この場合、第１抵抗素子３３１は、第２接続点３５２とグランドとの間に挿入され、第２抵抗素子３３２は、第２接続線路３２２の先端とグランドとの間に挿入されている。

インピーダンス変成器３１０、第１接続線路３２１および第２接続線路３２２は、それぞれ、電気長が１／４波長の奇数倍に設定された伝送線路により構成されている。
また、第４接続線路３２４は、電気長が１／２波長の整数倍に設定された伝送線路により構成されている。

合成側端子３０１および各分岐側端子３０２、３０３には、それぞれ、インピーダンスＺ０の負荷抵抗３４１が接続されている。
また、図１０内のＣ−Ｃ線による断面は、合成分配器の対称面を表している。

第４接続線路３２４のインピーダンスは任意であるが、インピーダンス変成器３１０のインピーダンスＺｔは、前述の式（１）で表される。
また、第１抵抗素子３３１の抵抗値Ｒ３１と、第２抵抗素子３３２の抵抗値Ｒ３２と、第１接続線路３２１および第１接続線路３２１のインピーダンスＺ３１と、第２接続線路３２２のインピーダンスＺ３２との関係は、以下の式（７）〜式（１０）で表される。

次に、図１１および図１２を参照しながら、図１０に示したこの発明の実施の形態３による動作について説明する。
図１１および図１２は、前述の図７および図８に対応しており、図１１は図１０の回路の偶モード動作時の状態を示す等価回路図であり、図１２は図１０の回路の奇モード動作時の状態を示す等価回路図である。

まず、各分岐側端子３０２、３０３から「等振幅同相」の電力が入力された場合（図１０の電力合成分配器の「偶モード動作時」）を考えると、図１０内のＣ−Ｃ線による断面を「磁気壁」と仮定することができる。

このとき、第４接続線路３２４は、Ｃ−Ｃ線によって半分の電気長（１／４波長の奇数倍）となり、先端が開放状態となることから、偶モード動作時の回路は、等価的に図１１のようになる。
また、Ｃ−Ｃ線による断面を「磁気壁」と仮定することができるので、合成側端子３０１に接続される負荷抵抗３４１のインピーダンスは「２Ｚ０」となる。

図１１において、合成側端子３０１に接続されている負荷抵抗３４１は、インピーダンス変成器３１０によってインピーダンス変成されるので、第１接続点３５１におけるインピーダンス変成器３１０側のインピーダンスは「Ｚ０」となる。
一方、図１１において、第４接続線路３２４は、電気長が１／４波長の奇数倍であり、先端が開放状態となっていることから、第２接続点３５２のインピーダンスは「０」となる。

また、第１接続線路３２１の電気長は、１／４波長の奇数倍であることから、第１接続点３５１における第１接続線路３２１側のインピーダンスは「無限大」となる。
つまり、図１１に示した偶モード動作時においては、第１分岐側端子３０２から入力された電力は、反射されることなく、合成側端子３０１に接続された負荷抵抗３４１に入力される。

次に、各分岐側端子３０２、３０３から「等振幅逆相」の電力が入力された場合（図１０の電力合成分配器の「奇モード動作時」）を考えると、図１０内のＣ−Ｃ線による断面を「電気壁」と仮定することができる。
このとき、第４接続線路３２４は、電気長が半分となり、かつ先端が短絡状態となり、また、合成側端子３０１は短絡されるので、奇モード動作時の回路は、等価的に図１２のようになる。

図１２において、インピーダンス変成器３１０は、電気長が１／４波長の奇数倍の伝送線路であり、先端が短絡されているので、第１接続点３５１におけるインピーダンス変成器３１０側のインピーダンスは「無限大」となる。

また、第４接続線路３２４の電気長は１／４波長の奇数倍であり、先端が短絡されていることから、第２接続点３５２における第４接続線路３２４側のインピーダンスは無限大となる。
また、第１抵抗素子３３１および第２抵抗素子３３２の抵抗値は、それぞれ、Ｒ３１、Ｒ３２となる。

また、式（７）〜式（１０）から、第２接続点３５２における第１抵抗素子３３１側のインピーダンスは「２ＺＡ」であり、第２接続点３５２における第２接続線路３２２側のインピーダンスは「２ＺＡ」であり、第２接続点３５２における第１抵抗素子３３１と第２抵抗素子３３２の合成抵抗は「ＺＡ」となる。

さらに、第１接続線路３２１のインピーダンス値は、式（８）の関係となっており、電気長が１／４の奇数倍であることから、インピーダンス変成器として動作するので、第１接続点３５１における第１接続線路３２１側のインピーダンスは「Ｚ０」となる。
つまり、第１分岐側端子３０２から入力された電力は、第１抵抗素子３３１および第２抵抗素子３３２に等分配されて、それぞれ吸収される。

図１０において、第１分岐側端子３０２から電力が入力された場合の特性は、偶モード動作時の特性と、奇モード動作時の特性とを重ね合わせた特性となる。
したがって、第１分岐側端子３０２から入力された電力は、合成側端子３０１に出力される分、および、第１抵抗素子３３１と第２抵抗素子３３２とで消費される分のみとなり、第２分岐側端子３０３へは出力されない。
つまり、第１分岐側端子２０２と第２分岐側端子３０３との間のアイソレーション特性は良好となる。

次に、製造誤差により第１抵抗素子３３１および第２抵抗素子３３２の抵抗値が、それぞれ設計値から逸脱した場合について考慮する。
ただし、第１抵抗素子３３１および第２抵抗素子３３２は、同一ロットの製造物とし、設計値からの変化の割合は、ほぼ同じ値とする。

まず、図１１に示した偶モード動作時の等価回路においては、第１分岐側端子３０２から入力された電力は、反射されることなく、合成側端子３０１に接続された負荷抵抗３４１に入力される。

一方、図１２に示した奇モード動作時の等価回路においては、第１接続点３５１におけるインピーダンス変成器３１０側のインピーダンスは無限大となっているが、第１抵抗素子３３１および第２抵抗素子３３２の値は設計値からずれているので、第１分岐側端子３０２から入力された電力は、第１抵抗素子３３１と第２抵抗素子３３２で一部反射されて、第１分岐側端子３０２側へ戻る。

しかし、第２接続線路３２１の電気長が１／４波長であることから、第１抵抗素子３３１からの反射電力と、第２抵抗素子３３２の反射電力とは、互いに逆相となって打ち消し合うので、第１分岐側端子３０２での反射電力は、ほぼ「０」となる。

これにより、第１抵抗素子３３１および第２抵抗素子３３２の抵抗値が製造誤差によって変化しても、第１分岐側端子３０２から入力された電力は、合成側端子３０１に出力される分、および、第１抵抗素子３３１と第２抵抗素子３３２とで消費される分のみとなり、第２分岐側端子３０３に出力されることはない。
つまり、抵抗素子の抵抗値が製造誤差により変動しても、第１分岐側端子３０２と第２分岐側端子３０３との間のアイソレーション特性は良好となる。

以上のように、この発明の実施の形態３（図１０）によれば、第１抵抗素子３３１および第２抵抗素子３３２（複数の抵抗素子のうちの少なくとも２つ）は、第１分岐線路Ｌ３１および第２分岐線路Ｌ３２において、分岐点３５０からの電気長が等しい位置にそれぞれ一端が接続され、かつ他端が接地されるように設けられているので、前述の実施の形態１、２と同様に、各抵抗素子の抵抗値が製造誤差によって変動しても、各分岐側端子間のアイソレーション特性劣化を最小限に抑制することができる。

なお、上記説明では、合成側端子３０１および各分岐側端子３０２、３０３の負荷抵抗のインピーダンスをＺ０としたが、これに限定されることはなく、任意の値であってもよい。
ただし、この場合、インピーダンス変成器３１０、第１接続線路３２１、第２接続線路３２２、第１抵抗素子３３１および第２抵抗素子３３２の各インピーダンス値は、インピーダンス整合が成り立つように決定される必要がある。

また、各抵抗値Ｒ３１、Ｒ３２および各インピーダンス値Ｚ３２、Ｚ３１、Ｚ０の関係を、式（７）〜式（１０）を満たすように決定したが、これに限定されることはなく、奇モード動作時において、各分岐側端子３０２、３０３での反射特性が良好となるようにインピーダンス整合が成り立つ値であれば、同様の効果が得られる。

さらに、図１０では、２個の抵抗素子（第１、第２抵抗素子３３１、３３２）のみを用いたが、図１３のように、１対の第２接続線路３２２の各一端に、第３接続点３５３を介して、第３接続線路３２３を直列接続するとともに、１対の第３接続線路３２３の各先端とグランドとの間に第３抵抗素子３３３を挿入してもよい。
第３接続線路３２３は、電気長が１／４波長の奇数倍に設定された伝送線路により構成されている。

以下、前述と同様に、複数の接続線路と４つ以上の抵抗素子とを多段接続してもよい。
このように、複数の抵抗素子を多段構成とすることにより、各抵抗素子の１つ当りで消費される電力が小さくなるので、耐電力性が向上する。

実施の形態４．
なお、上記実施の形態１〜３（図１、図６、図１０）では、主に回路構成のみについて説明したが、たとえば図１４のように、電力合成分配器をトリプレート線路で構成してもよい。
図１４はこの発明の実施の形態４に係るトリプレート線路を用いた電力合成分配器を示す平面図であり、各回路要素４０１〜４３２は、前述（図１参照）の各回路要素１０１〜１３２と同様のものである。

図１４において、電力合成分配器は、誘電体基板４００と、合成側端子４０１と、第１分岐側端子４０２と、第２分岐側端子４０３と、インピーダンス変成器４１０と、第１接続線路４２１と、第２接続線路４２２と、第１抵抗素子４３１と、第２抵抗素子４３２とを備えている。

インピーダンス変成器４１０、第１接続線路４２１および第２接続線路４２２は、電気長が１／４波長の奇数倍に設定された伝送線路により構成されている。
図１５は図１４内のＤ−Ｄ線による断面図であり、図１５において、誘電体基板４００は、上下面に地導体４４１を備えている。また、インピーダンス変成器４１０は、誘電体基板４００内に配設されている。

次に、図１４および図１５に示したこの発明の実施の形態４による動作について説明する。
なお、この発明の実施の形態４における偶モード動作時および奇モード動作時の等価回路は、図２および図３に示した通りである。

図１４および図１５のトリプレート線路構成においても、前述と同様に、第１抵抗素子４３１および第２抵抗素子４３２の抵抗値が製造誤差によって変化しても、第１分岐側端子４０２から入力された電力は、合成側端子４０１に出力される分、および、第１抵抗素子４３１と第２抵抗素子４３２とで消費される分のみとなり、第２分岐側端子４０３に出力されることはない。

つまり、第１抵抗素子４３１および第２抵抗素子４３２の抵抗値が製造誤差によって変動しても、第１分岐側端子４０２と第２分岐側端子４０３との間のアイソレーション特性は良好となる。
また、図１４、図１５では、電力合成分配器をトリプレート線路で構成したが、これに限定されることはなく、マイクロストリップ線路やコプレナー線路など、任意の線路形状を適用した電力合成分配器においても、同様の作用効果を奏することは言うまでもない。

実施の形態５．
なお、前述の実施の形態２（図６）では、１対の第２接続点２５２の間に第１抵抗素子２３１を挿入したが、図１６のように、１対の第２接続点２５２の各々に第１抵抗素子５３１を接続するとともに、第１抵抗素子５３１の各一端を接地してもよい。
図１６はこの発明の実施の形態５に係る電力合成分配器を示す回路図であり、各回路要素Ｌ２１、Ｌ２２、２０１〜２５２は、前述（図６参照）と同様のものである。また、第１抵抗素子５３１は、前述の第１抵抗素子２３１に対応している。

図１６において、電力合成分配器は、合成側端子２０１と、第１分岐側端子２０２と、第２分岐側端子２０３と、インピーダンス変成器２１０と、第１接続線路２２１と、第２接続線路２２２と、第２抵抗素子２３２と、第１抵抗素子５３１と、第１接続点２５１および第２接続点２５２と、を備えている。

インピーダンス変成器２１０、第１接続線路２２１および第２接続線路２２２は、電気長が１／４波長の奇数倍に設定された伝送線路により構成されている。
合成側端子２０１および各分岐側端子２０２、２０３には、それぞれ、インピーダンスＺ０の負荷抵抗２４１が接続されている。
また、図１６内のＥ−Ｅ線による断面は、合成分配器の対称面を表している。

次に、図１６に示したこの発明の実施の形態５による動作について説明する。
なお、この発明の実施の形態５における偶モード動作時および奇モード動作時の等価回路は、図７および図８に示した通りである。

図１６の回路構成においても、第１抵抗素子５３１および第２抵抗素子２３２の抵抗値が製造誤差によって変化しても、第１分岐側端子２０２から入力された電力は、合成側端子２０１に出力される分、および、第１抵抗素子５３１と第２抵抗素子２３２とで消費される分のみとなり、第２分岐側端子２０３に出力されることはない。
つまり、第１抵抗素子５３１および第２抵抗素子２３２の抵抗値が製造誤差によって変動しても、第１分岐側端子２０２と第２分岐側端子２０３との間のアイソレーション特性は良好となる。

なお、合成側端子２０１および各分岐側端子２０２、２０３の負荷抵抗２４１のインピーダンスをＺ０としたが、これに限定されることはなく、任意の値であってもよい。
ただし、インピーダンス変成器２１０、第１接続線路２２１、第２接続線路２２２、第１抵抗素子５３１および第２抵抗素子２３２のインピーダンス値は、インピーダンス整合が成り立つように決定される必要がある。

また、各抵抗値Ｒ２１、Ｒ２２および各インピーダンス値Ｚ２２、Ｚ２１、Ｚ０の関係を、式（３）〜式（６）となるように決定したが、これに限定されることはなく、偶モード動作時および奇モード動作時において、各分岐側端子２０２、２０３での反射特性が良好となるようにインピーダンス整合が成り立つ値であれば、同様の効果が得られる。

さらに、図１６では、２個の抵抗素子（第１、第２抵抗素子５３１、２３２）のみを用いたが、図１７のように、１対の第２接続線路２２２の各一端に、第３接続点２５３および第４接続点２５４を介して、第３接続線路２２３を直列接続するとともに、１対の第４接続点２５４の間に第３抵抗素子２３３を挿入してもよい。
１対の第３接続線路２２３は、電気長が１／４波長の奇数倍に設定された伝送線路により構成されており、各々の先端部が相互接続されている。

以下、同様に、偶モード動作時において、第１接続点２５１における第１接続線路２２１側のインピーダンスが無限大となるように、接続線路の数および電気長を決定し、４つ以上の抵抗素子を多段接続してもよい。
このように、複数の抵抗素子を多段構成とすることにより、各抵抗素子の１つ当りで消費される電力が小さくなるので、耐電力性が向上する。

上記実施の形態１〜５において、好適な回路構成および実装構成について説明したが、電力合成分配器の用途および要求仕様などに応じて、上記実施の形態１〜５の構成を任意に組み合わせることも可能であり、いずれの場合も前述と同様の作用効果を奏することは言うまでもない。

１０１、２０１、３０１、４０１ 合成側端子、１０２、２０２、３０２、４０２ 第１分岐側端子、１０３、２０３、３０３、４０３ 第２分岐側端子、１１０、２１０、３１０、４１０ インピーダンス変成器、１２１、２２１、３２１、４２１ 第１接続線路、１２２、２２２、３２２、４２２ 第２接続線路、１２３、２２３、３２３ 第３接続線路、１３１、２３１、３３１、４３１、５３１ 第１抵抗素子、１３２、２３２、３３２、４３２ 第２抵抗素子、１３３、２３３、３３３ 第３抵抗素子、１３４ 第４抵抗素子、１４１、２４１、３４１ 負荷抵抗、１５０、２５０、３５０ 分岐点、１５１、２５１、３５１ 第１接続点、１５２、２５２、３５２ 第２接続点、１５３、２５３、３５３ 第３接続点、１５４、２５４ 第４接続点、３２４ 第４接続線路、４００ 誘電体基板、４４１ 地導体、Ｌ１１、Ｌ２１、Ｌ３１ 第１分岐線路、Ｌ１２、Ｌ２２、Ｌ３２ 第２分岐線路。

Claims (8)

1. 分岐点を介して各一端が接続され、かつ各他端が接続された同一回路構成の第１分岐線路および第２分岐線路と、
   前記分岐点に設けられた合成側端子と、
   前記第１分岐線路に設けられた第１分岐側端子と、
   前記第２分岐線路に設けられた第２分岐側端子と、
   前記第１分岐線路と前記第２分岐線路との間に挿入された複数の抵抗素子と、を備え、
   前記第１分岐側端子および前記第２分岐側端子は、前記第１分岐線路および前記第２分岐線路において、前記分岐点からの電気長が等しく、かつ前記第１分岐線路および前記第２分岐線路の各他端を除く位置にそれぞれ設けられ、
   前記複数の抵抗素子は、前記第１分岐線路および前記第２分岐線路において、前記分岐点からの電気長が等しい位置にそれぞれ設けられ、
   前記複数の抵抗素子のうちの少なくとも２つは、前記第１分岐線路および前記第２分岐線路における接続位置の間隔が、１／４波長の奇数倍に設定されたことを特徴とする電力合成分配器。
2. 前記第１分岐線路と前記第２分岐線路は、それぞれ、複数の１／４波長の伝送線路を縦続接続した構成からなることを特徴とする請求項１に記載の電力合成分配器。
3. 前記第１分岐側端子および前記第２分岐側端子は、前記第１分岐線路および前記第２分岐線路の他端から、それぞれ１／４波長の整数倍離れた位置に設けられたことを特徴とする請求項１または請求項２に記載の電力合成分配器。
4. 前記複数の抵抗素子は、前記分岐点から１／４波長の整数倍離れた位置に設けられたことを特徴とする請求項１から請求項３までのいずれか１項に記載の電力合成分配器。
5. 前記複数の抵抗素子のうちの少なくとも１つは、前記第１分岐線路および前記第２分岐線路において、前記分岐点からの電気長が等しい位置を互いに接続するように設けられたことを特徴とする請求項１から請求項４までのいずれか１項に記載の電力合成分配器。
6. 前記複数の抵抗素子のうちの少なくとも２つは、前記第１分岐線路および前記第２分岐線路において、前記分岐点からの電気長が等しい位置にそれぞれ一端が接続され、かつ他端が接地されるように設けられたことを特徴とする請求項１から請求項５までのいずれか１項に記載の電力合成分配器。
7. 前記第１分岐側端子および前記第２分岐側端子は、前記分岐点からそれぞれ１／４波長だけ離れた位置に設けられ、
   前記複数の抵抗素子は、前記分岐点からそれぞれ１／４波長および１／２波長だけ離れた位置において、前記第１分岐線路と前記第２分岐線路とを接続するように設けられ、
   前記第１分岐線路および前記第２分岐線路は、各々の他端同士が接続されたことを特徴とする請求項１から請求項５までのいずれか１項に記載の電力合成分配器。
8. 前記第１分岐側端子および前記第２分岐側端子は、前記分岐点からそれぞれ１／４波長だけ離れた位置に設けられ、
   前記複数の抵抗素子のうちの１つは、前記第１分岐線路の他端と前記第２分岐線路の他端とを接続するように設けられ、
   前記複数の抵抗素子のうちの２つは、前記分岐点から１／２波長だけ離れた位置において、それぞれ一端が接続され、かつ他端が接地されるように設けられたことを特徴とする請求項１から請求項６までのいずれか１項に記載の電力合成分配器。

Images