JP2010251904A - 電力分配合成器 - Google Patents

Abstract

【課題】２段以上の多段インピーダンス変成器からなる電力分配合成器において、中心周波数近傍から帯域端までの広帯域に亘り、アイソレーション抵抗のリアクタンス成分を低減する。
【解決手段】この発明は、２段以上の多段ウィルキンソン形電力分配合成器において、ストリップ導体２２とストリップ導体２４との接続部と、ストリップ導体２３とストリップ導体２７との接続部の間にはアイソレーション抵抗を構成する抵抗膜３１が設けられ、ストリップ導体２４とストリップ導体２５との接続部と、ストリップ導体２７とストリップ導体２８との接続部の間には、アイソレーション抵抗を構成する抵抗膜３２が設けられている。また、抵抗膜３２を配置した位置に、アイソレーション抵抗リアクタンス成分補償用容量素子を構成するオープンスタブ４１、４２を設けた。
【選択図】 図１

Description

この発明は、電力分配合成器に関し、より詳細には、多段ウィルキンソン形電力分配合成器に関する。

従来のウィルキンソン形電力分配合成器は、分配器として機能する際の分配端子の間に設けられるアイソレーション抵抗（吸収抵抗）のリアクタンス成分を補償するため、分配端子とアイソレーション抵抗の間に使用周波数において全長が１／２波長程度となる延長線路を設けていた。（例えば、特許文献１）
本構成により、使用周波数および使用周波数近傍において、アイソレーション抵抗のリアクタンス成分が低減できるため，アイソレーション抵抗の大きさ、長さが波長に比べて無視できない周波数において、良好な反射特性、分配特性または合成特性、アイソレーション特性を得ることが可能である。

特開平１-２４１２０２号公報（第１図）

しかしながら、従来のウィルキンソン形電力分配合成器におけるアイソレーション抵抗のリアクタンス成分補償方法は、帯域幅が広い２段以上の多段ウィルキンソン形電力分配合成器において、中心周波数近傍においては上記効果を得ることができるものの、中心周波数から離れた帯域端において同効果が得られないという問題点があった。
また、上記延長線路の長さは中心周波数において約１／２波長必要となり、ウィルキンソン形電力分配合成器主線路に使用される１／４波長インピーダンス変成器と比較し大きくなり、回路の小形化が困難であるという問題点があった。

この発明は上記のような問題点を解決するためになされたもので、２段以上の多段ウィルキンソン形電力分配合成器において、上記約１／２波長延長線路を用いずにアイソレーション抵抗のリアクタンス成分を補償し、アイソレーション抵抗の大きさ、長さが波長に比べて無視できない周波数において、良好な反射特性、分配特性または合成特性、アイソレーション特性を得る多段ウィルキンソン形電力分配合成器を提供することを目的とする。

さらに、上記約１／２波長延長線路を用いない構成とし、同多段ウィルキンソン形電力分配合成器の小形化を目的とする。

この発明に係わる電力分配合成器は、分配する高周波信号を入力する、あるいは合成された高周波信号を出力する共通端子と、分配された高周波信号を出力する、あるいは合成する高周波信号を入力する第１の入出力端子と第２の入出力端子と、一端が前記共通端子に接続され他端が前記第１の入出力端子に接続された、第１段から第Ｎ段（Ｎは２以上の整数）までのＮ個のインピーダンス変成器からなる第１の多段インピーダンス変成器と、一端が前記共通端子に接続され他端が前記第２の入出力端子に接続された、第１段から第Ｎ段（Ｎは２以上の整数）までのＮ個のインピーダンス変成器からなる第２の多段インピーダンス変成器と、を備え、前記第１の多段インピーダンス変成器と前記第２の多段インピーダンス変成器それぞれの第（Ｍ−１）段（Ｍは２≦Ｍ≦Ｎの整数）と第Ｍ段のインピーダンス変成器の接続部を第（Ｍ−１）接続部、第Ｎ段のインピーダンス変成器と前記第１の入出力端子または前記第２の入出力端子の接続部を第Ｎ接続部とし、前記第１の多段インピーダンス変成器と前記第２の多段インピーダンス変成器それぞれの第（Ｍ−１）接続部間および第Ｎ接続部間にそれぞれ接続した第１から第Ｎ抵抗素子を設けると共に、第１接続部から第Ｎ接続部の少なくとも一つに第１の容量素子を設けたことを特徴とするものである。

この発明によれば、２段以上の多段インピーダンス変成器からなる電力分配合成器において、中心周波数近傍から帯域端までの広帯域に亘り、アイソレーション抵抗のリアクタンス成分を低減でき、良好な反射特性、分配特性または合成特性、アイソレーション特性を得られる効果がある。
また、電力分配合成器を小形化できる効果がある。

本発明の実施の形態１に係わる電力分配合成器の構造を示す構成説明図である。 図１のA−A'面に電気壁境界条件を設定した奇モード励振時における等価回路を示す１ポート回路の回路図である。 図１のA−A'面に磁気壁境界条件を設定した偶モード励振時における等価回路を示す２ポート回路の回路図である。 本発明の実施の形態２に係わる電力分配合成器の構造を示す構成説明図である。 本発明の実施の形態３に係わる電力分配合成器の構造を示す構成説明図である。 本発明の実施の形態４に係わる電力分配合成器の構造を示す構成説明図である。 本発明の実施の形態５に係わる電力分配合成器の構造を示す構成説明図である。 本発明の実施の形態６に係わる電力分配合成器の構造を示す構成説明図である。

実施の形態１．
図１は、本発明の実施の形態１に係わる電力分配合成器の構造を示す構成説明図であり、図１(a)は上面図、図１(b)は図１(a)におけるA−A'面についての断面図である。
図１に示すように、誘電体基板１０の裏面には接地導体１１が設けられている。また、誘電体基板１０の表面には共通端子を構成するストリップ導体２１、分配端子を構成するストリップ導体２２、２３が設けられ、ストリップ導体２１とストリップ導体２２の間には、２段のインピーダンス変成器を構成するストリップ導体２４、２５が、ストリップ導体２１とストリップ導体２３の間には、２段のインピーダンス変成器を構成するストリップ導体２７、２８がそれぞれ設けられている。ここで、使用周波数帯の中心周波数における波長をλとすると、ストリップ導体２４、２５、２７、２８の長さはおおよそλ/4の奇数倍に設定することが望ましい。
ストリップ導体２２とストリップ導体２４との接続部と、ストリップ導体２３とストリップ導体２７との接続部の間にはアイソレーション抵抗を構成する抵抗膜３１が設けられ、ストリップ導体２４とストリップ導体２５との接続部と、ストリップ導体２７とストリップ導体２８との接続部の間には、アイソレーション抵抗を構成する抵抗膜３２が設けられている。また、抵抗膜３２を配置した位置に、アイソレーション抵抗リアクタンス成分補償用容量素子を構成するオープンスタブ４１、４２が設けられている。

本例では，誘電体基板１０の裏面に接地導体１１を、誘電体基板１０の表面に各種ストリップ導体を形成したマイクロストリップ線路で形成した電力分配合成器について説明しているが、本願発明の電力分配合成器は、ストリップ線路、コプレーナ線路、埋め込み形マイクロストリップ線路、サスペンデッド線路等の他の線路形式を用いて形成しても良い。また、アイソレーション抵抗として抵抗膜を用いている例を用いて説明するが、後述のようにチップ抵抗を用いても良く、チップ抵抗または抵抗膜とストリップ導体を組み合わせてアイソレーション抵抗を構成しても良い。

また本例では、図１に示す対称面A−A'面について完全対称となる分配比１：１の電力分配合成器について便宜上説明するが、図１におけるストリップ導体２４とストリップ導体２７は同一形状で無くても良く、同様に、ストリップ導体２５とストリップ導体２８は同一形状で無くても良い。本願発明の電力分配合成器は、上記のように、ストリップ導体２４とストリップ導体２７、あるいは、ストリップ導体２５とストリップ導体２８を同一形状とせず、分配比を１：１ではない不等分配としても良い。

以降、図１に例示する電力分配合成器について、対称面A−A'面に磁気壁境界条件および電気壁境界条件を設定した偶奇モード励振解析における等価回路を用い、効果について説明する。
第一に、奇モード励振時について説明する。図２に、図１のA−A'面に電気壁境界条件を設定した奇モード励振時における等価回路を示す。A−A'面が電気壁境界条件となるため、図２に示すような１ポート回路となる。図２に示すように、図１におけるストリップ導体２４で構成する伝送線路を特性インピーダンスZ1，電気長φ1の伝送線路モデル１２４で、ストリップ導体２５で構成する伝送線路を特性インピーダンスZ2，電気長φ2の伝送線路モデル１２５で、オープンスタブ４１で構成する伝送線路を特性インピーダンスZ3，電気長φ3の伝送線路モデル１４１でそれぞれ表現することができる。

また、図２に示すように、図１に示した抵抗膜３１の部分は、抵抗値R1/2を有する抵抗の両端に、特性インピーダンスZr1，電気長θ1の伝送線路モデルを適用し、抵抗膜の大きさ、長さを考慮できるアイソレーション抵抗等価回路１３１により表現することができる。同様に、抵抗膜３２は、抵抗値R2/2を有する抵抗の両端に、特性インピーダンスZr2，電気長θ2の伝送線路モデルを適用したアイソレーション抵抗等価回路１３２により表現することができる。

図２において、先端を短絡したアイソレーション抵抗等価回路１３１の入力インピーダンスZin_r1は、θ1がゼロ以外において基本的に複素数で表され、Zin_r1の虚数部に相当するリアクタンス成分が、本電力分配合成器の特性を劣化させる要因となる。但し、上記Zin_r1の虚数部がゼロとなる条件は以下に示す数式で与えられ、同条件を満足すれば、アイソレーション抵抗等価回路１３１即ち抵抗膜３１のリアクタンス成分を除去することが可能である。つまり、既知の抵抗膜物理長に対応するθ1、および既知のアイソレーション抵抗値R1に対し、入力リアクタンスをゼロとする特性インピーダンスZr1が存在することを意味する。特性インピーダンスZr1は、図１においては抵抗膜３１の幅の関数であり、抵抗膜３１の幅を調整することにより、抵抗膜長により生じるリアクタンス成分を除去することができる。

上記条件をアイソレーション抵抗等価回路１３１に適用すると、補償すべきリアクタンスはアイソレーション抵抗等価回路１３２に集約される。先端を短絡したアイソレーション抵抗等価回路１３２の入力インピーダンスZin_r2は複素数で表され、Zin_r2の虚数部の符号を正、つまり誘導性に選ぶことができる。誘導性のリアクタンス成分は、容量性素子を並列に付加することにより打ち消すことができるため、伝送線路モデル１４１により表されるオープンスタブの特性インピーダンスZ3，電気長φ3を調整することによりリアクタンス成分を除去することが可能である。

次に偶モード励振時について説明する。図３に、図１のA−A'面に磁気壁境界条件を設定した偶モード励振時における等価回路を示す。A−A'面が磁気壁境界条件となるため、図３に示すような２ポート回路となる。
境界条件、ポート数を除いては、図２と同じ回路構成となるため、各部の詳細な説明は省略する。
図３において、アイソレーション抵抗等価回路１３１、１３２は、先端開放のオープンスタブとして機能するため、θ1およびθ2が45度以下において、先端を開放したアイソレーション抵抗等価回路１３１、１３２の入力インピーダンスリアクタンス成分は容量性を示し、伝送線路モデル１４１は、奇モード励振において説明したように、リアクタンス成分は容量性を示す。また、伝送線路モデル１２４の電気長φ1は通常90度の奇数倍に選ばれるため、アイソレーション抵抗等価回路１３１の容量性リアクタンスと、アイソレーション抵抗等価回路１３２および伝送線路モデル１４１の容量性リアクタンスは互いに打ち消し合い、リアクタンス成分を低減することが可能となる。

以上説明したように、図１に示す電力分配合成器は、A−A'面に磁気壁境界条件および電気壁境界条件を設定した偶奇モード励振時双方において、抵抗膜部で生じるリアクタンス成分を低減することができ、電力分配合成器の特性劣化を軽減することができる。
また、上記のように、図１に示すオープンスタブ４１、４２は容量性リアクタンスを示し、オープンスタブ長は１／４波長より短くできるため、従来の１／２波長延長線路を用いる構成に比べ回路の小形化が可能である。

以上のように、実施の形態１に係わる電力分配合成器は、アイソレーション抵抗の大きさ、長さが波長に比べて無視できない周波数において、良好な反射特性、分配特性または合成特性、アイソレーション特性を得ることができるとともに、回路の小形化が可能である。

実施の形態２．
図４は、本発明の実施の形態２に係わる電力分配合成器の構造を示す構成説明図であり、図４(a)は上面図、図４(b)は図４(a)におけるA−A'面についての断面図である。
実施の形態１では、２段のウィルキンソン形電力分配合成器を例に挙げ、効果を説明したが、３段以上の多段ウィルキンソン形電力分配合成器においても同様な効果があり、ここでは、３段のウィルキンソン形電力分配合成器について説明する。
図４に示した電力分配合成器の構造は、図１に示した電力分配合成器の構造にストリップ導体２６、２９、抵抗膜３３、オープンスタブ４３、４４が付加され、３段ウィルキンソン形電力分配合成器を構成している。
その他の構成については、前述の実施の形態１と同様であり、その説明を省略する。

図４のA−A'面に電気壁境界条件を設定した奇モード励振時においては、抵抗膜３１に対し実施の形態１で説明した数１の条件を与えることで、抵抗膜３１のリアクタンス成分を除去することができる。また、抵抗膜３２のリアクタンス成分は、オープンスタブ４１、４２により、抵抗膜３３のリアクタンス成分は、オープンスタブ４３、４４によりそれぞれ除去することができ、奇モード励振時の抵抗膜により生じるリアクタンス成分を打ち消すことが可能である。
一方、図４のA−A'面に磁気壁境界条件を設定した偶モード励振時においては、抵抗膜３１、抵抗膜３２およびオープンスタブ４１、４２、抵抗膜３３およびオープンスタブ４３、４４はいずれも容量性リアクタンスを示す。また、抵抗膜３１、３２、３３の配置位置は、ストリップ導体２４、２５、２７、２８で隔てられており、ストリップ導体２４、２５、２７、２８の電気長は通常90度の奇数倍に設定される。従って、抵抗膜３１、３２、３３を配置した位置における容量性リアクタンスは、隣り合う容量性リアクタンス同士が打ち消す効果を得ることができ、抵抗膜配置部において生じるリアクタンス成分を低減することが可能である。
上記効果は４段以上の多段ウィルキンソン形電力分配合成器においても同様に得ることができる。

以上のように、実施の形態２に係わる３段以上の電力分配合成器は、実施の形態１で説明した効果と同様な効果を得ることができる。

実施の形態３．
図５は、本発明の実施の形態３に係わる電力分配合成器の構造を示す構成説明図であり、図５(a)は上面図、図５(b)は図５(a)におけるA−A'面についての断面図である。
図５に示した電力分配合成器の構造は、図１に示した電力分配合成器の構造における抵抗膜３１、をチップ抵抗６１と引き出し線路用ストリップ導体６３、６５で置き換え、抵抗膜３２をチップ抵抗６２と引き出し線路用ストリップ導体６４、６６で置き換えた構成である。
その他の構成については、前述の実施の形態１と同様であり、その説明を省略する。
図５に示す電力分配合成器の偶奇モード励振時の等価回路は、図１示した電力分配合成器と同様、図２および図３により表現できる。図２、図３において、アイソレーション抵抗等価回路１３１におけるθ1、Zr1の値は引き出し線路用ストリップ導体６３、６５の形状で決まるため、数１に示したリアクタンス成分を除去する条件は、ストリップ導体６３、６５の形状を調整することにより満たすことができ、実施の形態１で述べた効果と同様な効果を得ることができる。
加えて、図５の構成ではアイソレーション抵抗にチップ抵抗を適用するため、抵抗膜で構成する場合に比べアイソレーション抵抗部の小形化が可能である。

以上のように、実施の形態３に係わる電力分配合成器は、実施の形態１で説明した効果に加え、アイソレーション抵抗部の小形化が可能である。

実施の形態４．
図６は、本発明の実施の形態４に係わる電力分配合成器の構造を示す構成説明図であり、図６(a)は上面図、図６(b)は図６(a)におけるA−A'面についての断面図である。
図６に示した電力分配合成器の構造は、図１に示した電力分配合成器の構造におけるオープンスタブ４１をチップコンデンサ７１と導体パターン７３、７５、接地用柱状導体７７で置き換え、オープンスタブ４２をチップコンデンサ７２と導体パターン７４、７６、接地用柱状導体７８で置き換えた構成である。ここで、接地用柱状導体７７は導体パターン７５と接地導体１１を電気的に接続し、接地用柱状導体７８は導体パターン７６と接地導体１１を電気的に接続している。
その他の構成については、前述の実施の形態１と同様であり、その説明を省略する。
なお、図６では、アイソレーション抵抗は抵抗膜３１、３２により構成しているが、実施の形態３で示したチップ抵抗を適用しても良い。

図６に示す電力分配合成器の構成は、チップコンデンサ７１と導体パターン７３、７５、接地用柱状導体７７により容量性リアクタンスを構成することが可能であり、同様に、チップコンデンサ７２と導体パターン７４、７６、接地用柱状導体７８により容量性リアクタンスを構成することが可能である。従って、実施の形態１で述べた効果と同様な効果を得ることができる。
加えて、図６の構成ではアイソレーション抵抗リアクタンス成分補償用容量素子にチップコンデンサを適用するため、オープンスタブで構成する場合に比べ容量素子部の小形化が可能である。

以上のように、実施の形態４に係わる電力分配合成器は、実施の形態１で説明した効果に加え、アイソレーション抵抗リアクタンス成分補償用容量素子部の小形化が可能である。

実施の形態５．
図７は、本発明の実施の形態５に係わる電力分配合成器の構造を示す構成説明図であり、図７(a)は上面図、図７(b)は図７(a)におけるA−A'面についての断面図である。
図７に示した電力分配合成器の構造は、図１に示した電力分配合成器の構造におけるストリップ導体２５とストリップ導体２８の接続部と、ストリップ導体２１の間に、ストリップ導体２１で構成する伝送線路に比べて特性インピーダンスが低い低インピーダンス伝送線路５１を挿入した構成である。
その他の構成については、前述の実施の形態１と同様であり、その説明を省略する。
なお、図７では、アイソレーション抵抗は抵抗膜３１、３２により構成しているが、実施の形態３で示したチップ抵抗を適用しても良く、アイソレーション抵抗リアクタンス成分補償用容量素子部はオープンスタブ４１、４２で構成しているが、実施の形態４で示したチップコンデンサを適用しても良い。

実施の形態１で説明したように、図７のA−A'面に磁気壁を設定した偶モード励振時には、容量性リアクタンス成分を有する抵抗膜３１と、同じく容量性リアクタンス成分を有する抵抗膜３２、オープンスタブ４１は互いに打ち消し合い、抵抗膜部で生じるリアクタンス成分を低減することができるが、打ち消し量が完全で無い場合がある。
例えば、偶モード励振時の抵抗膜３２とオープンスタブ４１の容量性リアクタンスが、抵抗膜３１の容量性リアクタンスに比べ大きい場合、抵抗膜３２を配置した位置に容量性リアクタンスが残留し、特性改善が不十分である。
上記の場合、図７に示す構成によれば、ストリップ導体２５、２８の電気長が90度の奇数倍に設定されることから、低インピーダンス伝送線路５１が上記容量性リアクタンスの残留分を打ち消すことが可能となる。
また、低インピーダンス伝送線路５１は、図７のA−A'面に電気壁を設定した奇モード励振時においては、A−A'面が短絡面となり、低インピーダンス伝送線路５１を挿入した影響は無視できる。

以上より、低インピーダンス伝送線路５１を挿入することにより、偶奇モード励振時双方において、上記残留するリアクタンス成分を打ち消すことが可能となる。
ここでは、低インピーダンス伝送線路５１を挿入する例を用いて説明したが、上記のような場合、容量性を得る構成を適用すれば良く、A−A'面に沿って延伸させたオープンスタブによる構成や、チップコンデンサと短絡手段を組み合わせた構成で代用しても良い。

以上のように、実施の形態５に係わる電力分配合成器は、実施の形態１で説明した効果に加え、偶モード励振時に残留するアイソレーション抵抗配置部のリアクタンス成分を補償することができる。

実施の形態６．
図８は、本発明の実施の形態６に係わる電力分配合成器の構造を示す構成説明図であり、図８(a)は上面図、図８(b)は図８(a)におけるA−A'面についての断面図である。
図８に示した電力分配合成器の構造は、図７に示した低インピーダンス伝送線路５１の代わりに高インピーダンス伝送線路５２を設けた構成である。
その他の構成については、前述の実施の形態５と同様であり、その説明を省略する。

実施の形態５では、偶モード励振時の抵抗膜３２とオープンスタブ４１の容量性リアクタンスが、抵抗膜３１の容量性リアクタンスに比べ大きい場合を説明したが、ここでは、偶モード励振時の抵抗膜３２とオープンスタブ４１の容量性リアクタンスが、抵抗膜３１の容量性リアクタンスに比べ小さい場合について説明する。このとき、抵抗膜３２を配置した位置に誘導性リアクタンスが残留し、特性改善が不十分である。
上記の場合、図８に示す構成によれば、ストリップ導体２５、２８の電気長が90度の奇数倍に設定されることから、高インピーダンス伝送線路５２が上記誘導性リアクタンスの残留分を打ち消すことが可能となる。
また、実施の形態５で説明したように、図８のA−A'面に電気壁を設定した奇モード励振時においては、高インピーダンス伝送線路５２を挿入した影響は無視できる。

以上より、高インピーダンス伝送線路５２を挿入することにより、偶奇モード励振時双方において、上記残留するリアクタンス成分を打ち消すことが可能となる。
ここでは、高インピーダンス伝送線路５２を挿入する例を用いて説明したが、上記のような場合、誘導性を得る構成を適用すれば良く、A−A'面に沿って延伸させたショートスタブによる構成や、チップコイルによる構成で代用しても良い。

以上のように、実施の形態６に係わる電力分配合成器は、実施の形態１で説明した効果に加え、偶モード励振時に残留するアイソレーション抵抗配置部のリアクタンス成分を補償することができる。

１０ 誘電体基板、１１ 接地導体、２１ 共通端子を構成するストリップ導体、２２、２３ 分配端子を構成するストリップ導体、２４、２５ ２段のインピーダンス変成器を構成するストリップ導体、２６ ストリップ導体、２７、２８ ２段のインピーダンス変成器を構成するストリップ導体、２９ ストリップ導体、３０、３１、３２、３３ アイソレーション抵抗を構成する抵抗膜、４１、４２、４３，４４ アイソレーション抵抗リアクタンス成分補償用容量素子を構成するオープンスタブ、５１ 低インピーダンス伝送線路、５２ 高インピーダンス伝送線路、６１、６２ チップ抵抗、６３、６４、６５、６６ 引き出し線路用ストリップ導体、７１、７２ チップコンデンサ、７３、７４、７５、７６ 導体パターン、７７、７８ 接地用柱状導体、１２４、１２５ 伝送線路モデル、１３１、１３２ アイソレーション抵抗等価回路、１４１ 伝送線路モデル。

Claims (13)

1. 分配する高周波信号を入力する、あるいは合成された高周波信号を出力する共通端子と、分配された高周波信号を出力する、あるいは合成する高周波信号を入力する第１の入出力端子と第２の入出力端子と、一端が前記共通端子に接続され他端が前記第１の入出力端子に接続された、第１段から第Ｎ段（Ｎは２以上の整数）までのＮ個のインピーダンス変成器からなる第１の多段インピーダンス変成器と、一端が前記共通端子に接続され他端が前記第２の入出力端子に接続された、第１段から第Ｎ段（Ｎは２以上の整数）までのＮ個のインピーダンス変成器からなる第２の多段インピーダンス変成器と、を備え、前記第１の多段インピーダンス変成器と前記第２の多段インピーダンス変成器それぞれの第（Ｍ−１）段（Ｍは２≦Ｍ≦Ｎの整数）と第Ｍ段のインピーダンス変成器の接続部を第（Ｍ−１）接続部、第Ｎ段のインピーダンス変成器と前記第１の入出力端子または前記第２の入出力端子の接続部を第Ｎ接続部とし、前記第１の多段インピーダンス変成器と前記第２の多段インピーダンス変成器それぞれの第（Ｍ−１）接続部間および第Ｎ接続部間にそれぞれ接続した第１から第Ｎ抵抗素子を設けると共に、第１接続部から第Ｎ接続部の少なくとも一つに第１の容量素子を設けたことを特徴とする電力分配合成器。
2. 前記第１から第Ｎ抵抗素子の少なくとも一つが抵抗膜により構成されたことを特徴とする請求項１記載の電力分配合成器。
3. 前記第１から第Ｎ抵抗素子の少なくとも一つがチップ抵抗により構成されたことを特徴とする請求項１記載の電力分配合成器。
4. 前記第１の容量素子の少なくとも一つがオープンスタブにより構成されたことを特徴とする請求項１、２、又は３記載の電力分配合成器。
5. 前記第１の容量素子の少なくとも一つがチップコンデンサと前記チップコンデンサの一端を接地する短絡手段により構成されたことを特徴とする請求項１、２、又は３記載の電力分配合成器。
6. 前記共通端子と前記第１の多段インピーダンス変成器および前記第２の多段インピーダンス変成器との接続部位に第２の容量素子を設けたことを特徴とする請求項１〜５のいずれか１項に記載の電力分配合成器。
7. 前記共通端子と前記第１の多段インピーダンス変成器および前記第２の多段インピーダンス変成器との接続部位に第１の誘導素子を設けたことを特徴とする請求項１〜５のいずれか１項に記載の電力分配合成器。
8. 前記第２の容量素子が、前記接続部位に形成された前記共通端子の特性インピーダンスよりも低い特性インピーダンスを有する伝送線路により構成されたことを特徴とする請求項６記載の電力分配合成器。
9. 前記第２の容量素子が、オープンスタブにより構成されたことを特徴とする請求項６記載の電力分配合成器。
10. 前記第２の容量素子が、チップコンデンサと前記チップコンデンサの一端を接地する短絡手段により構成されたことを特徴とする請求項６記載の電力分配合成器。
11. 前記第１の誘導素子が、前記接続部位に形成された前記共通端子の特性インピーダンスよりも高い特性インピーダンスを有する伝送線路により構成されたことを特徴とする請求項７記載の電力分配合成器。
12. 前記第１の誘導素子が、ショートスタブにより構成されたことを特徴とする請求項７記載の電力分配合成器。
13. 前記第１の誘導素子が、チップコイルにより構成されたことを特徴とする請求項７記載の電力分配合成器。

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