KR102171190B1 - 소형화 된 가이젤 결합기 - Google Patents

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Abstract

본 발명의 실시 예에 따른 가이젤 결합기는, 신호를 입력 받는 제1,2 입력단, 상기 제1,2 입력단에서 입력되는 신호를 하나의 신호로 출력하는 하나의 출력단, 상기 제1,2 입력단에서 출력단까지 신호를 전송하는 전송 선로를 포함하여 구성되며, 상기 전송 선로의 적어도 일부는, 세라믹 칩으로 구성되며, 상기 세라믹 칩의 적어도 둘 이상의 레이어가 적층 될 수 있다.

Description

소형화 된 가이젤 결합기{Gysel combiner having a miniaturized structure}
본 발명은 전송 선로의 적어도 일부를 칩 형태로 구현하여 소형화 된 가이젤 결합기에 관한 것이다.
일반적으로 가이젤 결합기는 입력되는 두 개의 신호를 하나의 신호로 결합하여 출력하는 소자이다.
가이젤 결합기는 입력단과 출력단의 임피던스 및 종단저항 값에 따라, 상기 입력단과 출력단을 연결하는 전송 선로의 임피던스 값이 결정된다.
도 1은 2 개의 입력 신호가 결합되는 구조의 종래의 가이젤 결합기의 회로도이다.
입력단, 출력단 및 종단 저항의 임피던스가 50옴으로 정해져 있는 경우, 전송 선로의 임피던스는, Z1, Z2에서는 70.7옴, Z3, Z4에서는 50옴으로 결정되며, Z5, Z6에서는 25옴으로 결정될 수 있다.
한편, 상술한 것과 같이 입력단, 출력단, 종단저항 및 전송 선로의 임피던스가 결정되는 경우, 기존의 평판형 회로에서는 가이젤 결합기의 면적을 줄이기 위해 각 전송선로를 미앤더 라인(meander line) 등으로 구현하게 되지만 하나의 평면상에 구현해야 되는 한계가 있다. 또한 Z5, Z6 의 전송선로의 경우, 임피던스의 값이 낮을 수록 가이젤 결합기의 주파수 대역폭이 넓어지는 특성이 있으므로, 평판형 회로에서는 임피던스 값을 낮추기 위해 상기 전송 선로의 폭을 상대적으로 크게 설계해야 되며, 이는 가이젤 결합기를 소형화 하면서 주파수 대역 특성을 우수하게 설계하는데 한계가 있다.
따라서, 본 발명에서는 가이젤 결합기의 크기를 줄이기 위해서, 전송 선로의 일부를 칩으로 제작하여, 가이젤 결합기의 크기를 줄이는 것을 제안한다.
한국공개특허공보 10-1998-0014205 호
본 발명은 크기가 줄어든 가이젤 결합기를 제공한다.
구체적으로, 가이젤 결합기의 전송 선로의 일부 영역을 칩 형태로 제작함으로써, 크기가 줄어든 가이젤 결합기를 제공한다.
본 발명의 실시 예에 따른 가이젤 결합기는, 신호를 입력 받는 제1,2 입력단, 상기 제1,2 입력단에서 입력되는 신호를 하나의 신호로 출력하는 하나의 출력단, 상기 제1,2 입력단에서 출력단까지 신호가 전송되는 전송 선로를 포함하여 구성되며, 상기 전송 선로의 적어도 일부는, 둘 이상의 레이어가 적층되는 적층 구조의 칩을 포함하여 구성될 수 있다.
상기 전송 선로는, 상기 제1 입력단과 출력단 사이의 전송 선로인 Z1, 상기 제2 입력단과 출력단 사이의 전송 선로인 Z2, 상기 제1 입력단과 제1 종단 저항 사이 전송 선로인 Z3, 상기 제2 입력단과 제2 종단 저항 사이 전송 선로인 Z4, 상기 제1 종단 저항 및 제2 종단 저항 사이의 전송 선로인 Z5, Z6를 포함하여 구성되며, 상기 Z3, Z5 전송 선로는 적층 구조의 제1 칩으로 형성되고, 상기 Z4, Z6 전송 선로는 적층 구조의 제2 칩으로 형성될 수 있다.
상기 적층 구조의 제1 칩은, 서로 다른 제1,2 레이어를 포함하여 구성되며, 상기 제1 레이어에는 Z3 전송 선로가 구비되고, 상기 제2 레이어에는 Z5 전송 선로가 구비되며 상기 적층 구조의 제2 칩은, 서로 다른 제3,4 레이어를 포함하여 구성되며, 상기 제3 레이어에는 Z4 전송 선로가 구비되고, 상기 제4 레이어에는 Z6 전송 선로가 구비될 수 있다.
상기 제1,2 입력단과 출력단은 서로 대향하는 위치에 형성될 수 있다.
상기 적층 구조의 제1,2 칩 각각은, 그라운드 레이어를 더 포함하여 구성될 수 있다.
상기 적층 구조의 제1,2 칩은 적층 구조를 가지는 하나의 칩으로 통합될 수 있다.
구체적으로, 상기 적층 구조를 가지는 하나의 칩은, 서로 다른 2개의 레이어 또는 서로 다른 4개의 레이어를 포함하여 구성되고, 상기 적층 구조를 가지는 하나의 칩이 서로 다른 2개의 레이어를 포함하여 구성되는 경우, 상기 서로 다른 2개의 레이어 중 어느 하나의 레이어에는 Z3 및 Z4 전송 선로가 구비되고, 다른 하나의 레이어에는 Z5 및 Z6 전송 선로가 구비되고, 상기 적층 구조를 가지는 하나의 칩이 서로 다른 4개의 레이어를 포함하여 구성되는 경우, 상기 서로 다른 4개의 레이어 중 어느 하나의 레이어에는 Z3 전송 선로가 구비되고, 다른 하나의 레이어에는 Z4 전송 선로가 구비되고 또 다른 하나의 레이어에는 Z5 전송 선로가 구비되고, 나머지 하나의 레이어에는 Z6 전송 선로가 구비될 수 있다.
본 발명의 다른 실시 예에 따른 가이젤 결합기는, 신호를 입력 받는 제1,2 입력단, 상기 제1,2 입력단에서 입력되는 신호를 하나의 신호로 출력하는 하나의 출력단, 상기 제1,2 입력단에서 출력단까지 신호가 전송되는 전송 선로를 포함하여 구성되며, 상기 전송 선로는, 둘 이상의 레이어가 적층되는 적층 구조의 칩을 포함하여 구성될 수 있다.
상기 전송 선로는, 상기 제1 입력단과 출력단 사이의 전송 선로인 Z1, 상기 제2 입력단과 출력단 사이의 전송 선로인 Z2, 상기 제1 입력단과 제1 종단 저항 사이 전송 선로인 Z3, 상기 제2 입력단과 제2 종단 저항 사이 전송 선로인 Z4, 상기 제1 종단 저항 및 제2 종단 저항 사이의 전송 선로인 Z5, Z6를 포함하여 구성되며, 상기 Z1, Z3, Z5 전송 선로는 적층 구조의 제1 칩으로 형성되고, 상기 Z2, Z4, Z6 전송 선로는 적층 구조의 제2 칩으로 형성될 수 있다.
상기 적층 구조의 제1 칩은, 서로 다른 제1,2,5 레이어를 포함하여 구성되며, 상기 제1 레이어에는 Z3 전송 선로가 구비되고, 상기 제2 레이어에는 Z5 전송 선로가 구비되고 상기 제5 레이어에는 Z1 전송 선로가 구비되며, 상기 적층 구조의 제2 칩은, 서로 다른 제3,4,6 레이어를 포함하여 구성되며, 상기 제3 레이어에는 Z4 전송 선로가 구비되고, 상기 제4 레이어에는 Z6 전송 선로가 구비되고, 상기 제6 레이어에는 Z2 전송 선로가 구비될 수 있다.
상기 적층 구조의 제1,2 칩 각각은, 그라운드 레이어를 더 포함하여 구성될 수 있다.
상기 적층 구조의 제1,2 칩은 적층 구조를 가지는 하나의 칩으로 통합될 수 있다.
구체적으로, 상기 적층 구조를 가지는 하나의 칩은, 서로 다른 3개의 레이어 또는 서로 다른 6개의 레이어를 포함하여 구성되고, 상기 적층 구조를 가지는 하나의 칩이 서로 다른 3개의 레이어를 포함하여 구성되는 경우, 상기 서로 다른 3개의 레이어 중 어느 하나의 레이어에는 Z1 및 Z2 전송 선로가 구비되고, 다른 하나의 레이어에는 Z3 및 Z4 전송 선로가 구비되고, 또 다른 하나의 레이어에는 Z5 및 Z6 전송 선로가 구비되고, 상기 적층 구조를 가지는 하나의 칩이 서로 다른 6개의 레이어를 포함하여 구성되는 경우, 상기 서로 다른 6개의 레이어 중 어느 하나의 레이어에는 Z1 전송 선로가 구비되고, 다른 하나의 레이어에는 Z2 전송 선로가 구비되고, 또 다른 하나의 레이어에는 Z3 전송 선로가 구비되고, 또 다른 하나의 레이어에는 Z4 전송 선로가 구비되고, 또 다른 하나의 레이어에는 Z5 전송 선로가 구비되고, 나머지 하나의 레이어에는 Z6 전송 선로가 구비될 수 있다.
본 발명은 가이젤 결합기의 크기를 줄일 수 있다.
구체적으로, 가이젤 결합기의 전송 선로의 일부분을 둘 이상의 레이어가 적층되는 칩 형태로 제작함으로써, 가이젤 결합기의 크기가 줄어들 수 있다.
도 1은 종래의 가이젤 결합기의 회로도이다.
도 2 및 도 3은 본 발명의 실시 예에 따른 가이젤 결합기의 회로도이다.
도 4는 본 발명의 실시 예 및 본 발명의 다른 실시 예에 따른 가이젤 결합기의 단면도이다.
도 5는 본 발명의 다른 실시 예에 따른 가이젤 결합기의 회로도이다.
도 6은 본 발명의 또 다른 실시 예에 따른 가이젤 결합기의 회로도이다.
도 7은 본 발명의 또 다른 실시 예에 따른 가이젤 결합기의 구성도이다.
아래에서는 첨부한 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시 예를 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면부호를 붙였다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예컨대, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
명세서 전체에 서, 어떤 부분이 다른 부분과 “연결”되어 있다고 할 때, 이는 “직접적으로 연결”되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 “전기적으로 연결”되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 “포함”한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 본원 명세서 전체에서 사용되는 정도의 용어 “~(하는) 단계” 또는 “~의 단계”는 “~를 위한 단계”를 의미하지 않는다.
본 발명에서 사용되는 용어는 본 발명에서의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어들을 선택하였으나, 이는 당 분야에 종사하는 기술자의 의도 또는 판례, 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 발명의 설명 부분에서 상세히 그 의미를 기재할 것이다. 따라서 본 발명에서 사용되는 용어는 단순한 용어의 명칭이 아닌, 그 용어가 가지는 의미와 본 발명의 전반에 걸친 내용을 토대로 정의되어야 한다.
1. 본 발명의 실시 예에 따른 가이젤 결합기
도 1은 종래의 가이젤 결합기의 회로도이다.
도 2는 본 발명의 실시 예에 따른 가이젤 결합기의 회로도이다.
이하에서는, 도 1과 도2를 비교하여 설명하도록 한다.
종래의 가이젤 결합기는, 도 1과 같이 두 개의 제1,2 입력단(101,201)과 하나의 출력단(10)으로 구성될 수 있다.
구체적으로, 가이젤 결합기는, 제1 입력단(101)과 출력단(10) 사이의 전송 선로인 Z1, 상기 제2 입력단(201)과 출력단(10) 사이의 전송 선로인 Z2, 상기 제1 입력단(101)과 제1 종단 저항(102) 사이 전송 선로인 Z3, 상기 제2 입력단(201)과 제2 종단 저항(202) 사이 전송 선로인 Z4, 상기 제1 종단 저항(102) 및 제2 종단 저항(202) 사이의 전송 선로인 Z5, Z6를 포함하여 구성될 수 있다.
한편, 상기 제1 종단 저항(102) 및 제2 종단 저항(202) 사이의 전송 선로를 Z5와 Z6으로 구분한 이유는, 본 발명의 가이젤 결합기는 두 개의 입력을 하나의 출력으로 결합하는 결합기이므로, Z5와 Z6이 단순히 직렬로 연결된 것으로 회로도가 표현되지만, 본 발명을 세 개 이상의 입력을 하나의 출력으로 결합하는 결합기에 적용하는 경우에는 제1,2,3 종단 저항 사이의 전송 선로가 Y자 형태로 연결되기 때문에, 상기 제1 종단 저항 및 제2 종단 저항 사이의 전송 선로를 Z5와 Z6으로 구분하여 표현한 것이다. 다시 말해, 하나의 입력단에 연결되는 전송 선로는 Z1, Z3, Z5이고, 다른 나머지 하나의 입력단에 연결되는 전송 선로는 Z2, Z4, Z6이다.
한편, 종래의 가이젤 결합기에서 전송 선로 Z1 내지 Z6 의 이상적인 전기적 길이는 모두 90도 이다.
한편, 가이젤 결합기는 상기 제1,2 입력단(101,201)에서 출력단(10) 쪽(Z1, Z2 전송 선로)으로 대부분의 전력이 전달되고, 제1,2 입력단(101,201)에서 제1,2 종단 저항 쪽(102,202)(Z5, Z6 전송 선로)으로는 상대적으로 낮은 전력이 전달된다.
한편, Z5, Z6의 전송 선로의 경우, 임피던스를 낮게 설계할수록 가이젤 결합기의 주파수 대역폭이 넓어지는 특성이 있으므로, 임피던스를 낮게 설계하는 것이 유리하다.
예를 들어, 상기 제1,2 입력단(101,201), 출력단(10)의 임피던스 및 제1,2 종단 저항(102,202)이 50옴인 경우, 상기 Z1, Z2의 임피던스는 70.7옴이고, Z3, Z4의 임피던스는, 50옴일 수 있다. 한편, Z5, Z6의 임피던스는 25옴일 수 있다.
한편, 가이젤 결합기는, 가이젤 결합기 단독으로 사용될 수도 있지만, 다양한 시스템에 탑재되어 사용되기 때문에 가이젤 결합기가 소형화 될수록 전체 시스템의 크기가 줄어들 수 있으므로, 가이젤 결합기가 소형화 될수록 유리하다.
한편, 각 전송 선로의 임피던스는, 각 입력단(101) 및 출력단(201)의 임피던스와 종단 저항(102,202) 값에 따라 정해지기 때문에, 각 전송선로의 임피던스를 유지하면서 가이젤 결합기를 소형화 해야 한다. 이러한 문제점을 해결하기 위한 방법으로는, 첫째, 높은 유전율을 가지는 물질을 사용하거나, 둘째, 전송 선로의 적어도 일부를 마이크로 스트립 라인으로 구현하던 것을 스트립 라인으로 구현 함으로써 각 전송 선로의 임피던스를 유지하면서, 폭을 줄일 수 있으며, 이를 통해 전송선로 레이아웃의 집적도를 향상시켜 가이젤 결합기의 크기를 줄일 수 있다.
그러나, 상기 두 가지 방법 모두 가이젤 결합기의 크기를 줄일 수는 있지만, 하나의 평면상에 전송선로를 구비하기 때문에 가이젤 결합기의 크기를 줄이는데 한계가 있었다.
따라서, 본 발명에서는 각 전송 선로를 칩 내부에 계층을 구분하여 적층시킴으로써, 가이젤 결합기의 크기를 크게 줄일 수 있다.
이하, 본 발명에서는 상기 적층 구조를 가지는 칩을 세라믹 칩으로 명명하여 설명하지만, 이는 적층 구조를 가지는 칩을 세라믹 칩으로 한정하는 의미는 아니다. 즉, 세라믹 칩 외에도 적층 구조를 가지는 칩이라면 어느 칩이든 본원 발명의 세라믹 칩을 대체하여 사용될 수 있다.
상기 전송 선로의 임피던스는 전송 선로의 특성 임피던스와 종단 저항의 임피던스, 저항 값 내지 입/출력단의 임피던스 등을 포괄적으로 용이하게 설명하기 위해 사용한 것이며, 상기 전송 선로의 특성 임피던스는 선로의 규격과 구조, 유전체 등의 분포 매질의 특성에 따라 결정되는 임피던스를 의미한다.
상기 종래의 가이젤 결합기의 전송 선로 Z3 및 Z5를 둘 이상의 레이어가 적층되는 제1 세라믹 칩으로 구현하고, 전송 선로 Z4 및 Z6을 둘 이상의 레이어가 적층되는 제2 세라믹 칩으로 구현함으로써, 가이젤 결합기의 전체적인 크기는 줄이면서 동일한 성능을 발휘하도록 한다.
한편, 본 발명의 실시 예에서는 전송 선로 Z3, Z5를 제1 세라믹 칩으로 구성하는 것으로 한정하고, 전송 선로 Z4, Z6을 제2 세라믹 칩으로 구성하는 것으로 한정하였지만, 상기 제1, 2 세라믹 칩은 둘 이상의 레이어가 적층되는 다양한 형태의 칩이 사용될 수 있다.
한편, 가이젤 결합기는 상기 제1,2 입력단(101,201)에서 출력단(10) 쪽(Z1,Z2 전송 선로)으로 대부분의 전력이 전달되고, 제1,2 입력단에서 제1,2 종단 저항 쪽(Z3, Z4, Z5, Z6 전송 선로)으로는 상대적으로 적은 전력이 전달되기 때문에 상대적으로 적은 파워가 인가되는 Z3, Z4, Z5, Z6 전송 선로를 적층 구조를 가지는 칩으로 구현하는 것이 가장 바람직할 수 있다.
구체적으로, 상기 Z3, Z5 전송 선로는 제1 세라믹 칩으로 형성되고, 상기 Z4, Z6 전송 선로는 제2 세라믹 칩으로 형성될 수 있다.
한편, 상기 제1 세라믹 칩은, 서로 다른 제1,2 레이어를 포함하여 구성되며, 상기 제1 레이어에는 Z3 전송 선로가 구비되고, 상기 제2 레이어에는 Z5 전송 선로가 구비될 수 있다.
다시 말해, 종래의 가이젤 결합기는 Z3과 Z5 전송 선로가 동일한 평면 상에 구비되지만, 본 발명의 실시 예에 따른 가이젤 결합기는 Z3과 Z5 전송 선로가 칩 내부에 적층되어 구성된다.
한편, 상기 제2 세라믹 칩은, 서로 다른 제3,4 레이어를 포함하여 구성되며, 상기 제3 레이어에는 Z4 전송 선로가 구비되고, 상기 제4 레이어에는 Z6 전송 선로가 구비될 수 있다.
다시 말해, 종래의 가이젤 결합기는 Z4과 Z6 전송 선로가 동일한 평면 상에 구비되지만, 본 발명의 실시 예에 따른 가이젤 결합기는 Z4과 Z6 전송 선로가 칩 내부에 적층되어 구성된다.
이로 인해, 상기 Z3과 Z5 전송 선로가 위 아래로 구비되고, 상기 Z4와 Z6 전송 선로가 위 아래로 구비되어, 본 발명의 가이젤 결합기의 두께는 종래의 가이젤 결합기보다 제1 세라믹 칩 또는 제 2 세라믹 칩 두께만큼 두꺼워 지지만, 폭(또는 너비) 및 길이 등 가이젤 결합기의 면적은, 적어도 Z5 또는 Z6 전송 선로가 배치되는 면적만큼 줄어들 수 있다.
한편, 상기 Z1 내지 Z6 각각의 임피던스는 일반적인 가이젤 결합기와 동일할 수 있다. 따라서, 상술한 바와 같이 상기 Z3, Z5 전송 선로를 제1세라믹 칩으로 형성하고, 상기 Z4, Z6 전송 선로를 제2 세라믹 칩으로 형성하여 가이젤 결합기를 제작하여도, 가이젤 결합기의 특성은 유지된다.
한편, 상술한 본 발명의 실시 예에 따른 가이젤 결합기는, 제1,2 세라믹 칩을 각각 구비하여 구성되는 것으로 설명하였지만, 이에 한정되지 않고, 상기 제1,2 세라믹 칩을 하나의 칩으로 결합하여 구성할 수도 있다.
예를 들어, 도 3과 같이 한 개의 칩에 상기 Z3 내지 Z6 전송 선로를 모두 구비할 수 있다.
구체적으로 제1 세라믹 칩의 제1 레이어에 형성되는 Z3과 제2 세리믹 칩의 제3 레이어에 형성되는 Z4가 하나의 레이어에 함께 형성되고, 제2 레이어에 형성되는 Z5와 제4 레이어에 형성되는 Z6이 상기 하나의 레이어와는 다른 레이어에 함께 형성될 수 있다.
즉, 한 개의 세라믹 칩에는 두 개의 레이어가 구비되고, 상기 두 개의 레이어 중 어느 하나의 레이어에는 Z3과 Z4 전송 선로가 형성되고, 다른 레이어에는 Z5와 Z6 전송 선로가 형성될 수 있다.
또 다른 예로는, 상기 제1 세라믹 칩의 제1,2 레이어와 상기 제2 세라믹 칩의 제 3,4 레이어 4개를 모두 적층한 하나의 세라믹 칩으로 구성될 수도 있다.
다시 말해, 두 개의 레이어를 가지는 두 개의 칩을 사용하여 Z3 내지 Z6 전송 선로를 구현하는 대신에 4개의 레이어를 가지는 하나의 칩을 사용하여 가이젤 결합기를 구현할 수도 있다.
한편, 상기 제1, 2, 3, 4 레이어는 금, 은, 구리 등과 같이 전도성이 높은 매질로 상기 전송 선로가 구비될 수 있다.
한편, 상술한 제1, 2 세라믹 칩 각각은 제1, 2 레이어 및 제3, 4 레이어 만으로 구비되는 것으로 설명하였으나, 도 4와 같이 레이어의 구성 및 배치에 따라 그라운드(접지) 면(레이어)이 추가로 구비될 수 있다.
또한, 상기 제1, 2 세라믹 칩은 유전체 세라믹 조성물 내부에 상기 적층된 레이어와 그라운드(접지)를 더 포함할 수 있다. 또한, 제1, 2 상기 세라믹 칩은 위, 아래 및 측면에 전극을 형성할 수 있으며, PCB의 그라운드 면에 실장하여 스트립 선로를 구현할 수 있다.
한편, 상기 세라믹 칩 내부의 각 전송 선로의 전기적 길이는 90도 크거나 작을 수 있다. 예를 들어, 시스템 내에서 가이젤 결합기의 배치 혹은 가이젤 결합기 내부의 세라믹 칩의 배치에 따라 전기적 길이가 90도 보다 작게 구비될 수 있으며, 이를 보상하는 전송 선로 (D) 를 더 포함 할 수 있다.
한편, 상기 제1,2 세라믹 칩은 칩의 형태에 따라 측면 단자를 포함하여 구성될 수도 있다.
구체적으로 측면 단자는, 세라믹 칩의 위/아래 전극을 연결하는 용도 및 내부 전송 선로를 외부로 연결하거나 서로 다른 레이어를 연결하는 용도로 사용될 수 있다.
한편, 종래의 가이젤 결합기는 상기 제1,2 입력단(101,201)과 출력단(10)을 서로 대향하는 방향에 배치하기 위해서는 제1,2 입력단(101,201)의 입력 선로를 길게 배치해야 하는 단점이 있었다.
그러나 상술한 본 발명의 가이젤 결합기는, Z5 또는 Z6 전송 선로만큼 길이가 줄어 들었으므로, 제1,2 입력단(101,201)을 출력단(10)과 대향하는 방향에 구비될 때 Z5 또는 Z6 길이만큼 입력 선로를 길게 배치하지 않을 수 있다.
2. 본 발명의 다른 실시 예에 따른 가이젤 결합기
한편, 본 발명의 실시 예에서는 대부분의 전력이 전달되는 전송 선로 Z1과 Z2의 경우에는 세라믹 칩으로 구현하지 않았지만, 도 5와 같이 Z1과 Z2도 하나의 세라믹 칩에 Z4 내지 Z6 모두를 포함하여 칩의 허용 전력 범위 내에서 사용할 수도 있다.
구체적으로, 하나의 칩 내부에 상기 Z1과 Z2를 하나의 레이어에 형성하고, 상기 Z3과 Z4를 다른 레이어에 형성하고, 상기 Z5과 Z6을 또 다른 레이어에 형성함으로써, Z1 내지 Z6 전송 선로 모두를 적층 형태로 구현할 수 있다.
또 다른 예로, 상기 Z1과 Z2 각각을 제1 세라믹 칩의 제5 레이어, 제2 세라믹 칩의 제6 레이어에 구비하고, 상기 Z3과 Z4 각각을 상술한 본 발명의 실시 예에 따라 제1 레이어 및 제3 레이어에 구비하고, 상기 Z5와 Z6 각각을 제2 레이어 및 제4 레이어에 구비함으로써, 전송 선로를 적층 형태로 구현할 수 있다.
다시 말해, 상기 제1 세라믹 칩은 Z1 전송 선로가 형성되는 제5 레이어, Z3 전송 선로가 형성되는 제1 레이어, Z5 전송 선로가 형성되는 제2 레이어를 포함하여 구성되고, 상기 제2 세라믹 칩은 Z2 전송 선로가 형성되는 제6 레이어, Z4 전송 선로가 형성되는 제3 레이어, Z6 전송 선로가 형성되는 제4 레이어를 포함하여 구성될 수 있다.
한편, 상술한 제1,2 세라믹 칩은 전송 선로가 구비되는 레이어 만으로 구성되는 것으로 설명하였으나, 도 4의 (d)와 같이 칩의 형태에 따라 그라운드(접지) 면(레이어)을 추가로 포함하여 구성될 수 있다.
3. 본 발명의 또 다른 실시 예에 따른 가이젤 결합기.
이하에서는, 도 6 및 도 7을 참조하여 본 발명의 또 다른 실시 예에 따른 가이젤 결합기를 설명한다.
도 6은 본 발명의 또 다른 실시 예에 따른 가이젤 결합기의 회로도이고 도 7은, 본 발명의 또 다른 실시 예에 따른 가이젤 결합기의 실제 구성도이다.
본 발명의 또 다른 실시 예에 따른 가이젤 결합기는, 신호를 입력 받는 제1,2 입력단(101,201), 상기 제1,2 입력단(101,201)에서 입력되는 신호를 하나의 신호로 출력하는 하나의 출력단(10), 상기 제1,2 입력단(101,201)에서 출력단(10)까지 신호가 전송되는 전송 선로를 포함하여 구성되며, 상기 전송 선로의 적어도 일부는, 둘 이상의 레이어가 적층되는 적층 구조의 세라믹 칩을 포함하여 구성되고, 나머지 전송 선로의 적어도 일부는, 칩형 집중회로 소자를 포함하여 구성될 수 있다.
구체적으로, 상기 전송 선로는, 상기 제1 입력단(101)과 출력단(10) 사이의 전송 선로인 Z1, 상기 제2 입력단(201)과 출력단(10) 사이의 전송 선로인 Z2, 상기 제1 입력단(101)과 제1 종단 저항(102) 사이 전송 선로인 Z3, 상기 제2 입력단(201)과 제2 종단 저항(202) 사이 전송 선로인 Z4, 상기 제1 종단 저항(102) 및 제2 종단 저항(202) 사이의 전송 선로인 Z5, Z6을 포함하여 구성되며, 상기 Z1, Z3 전송 선로는 적층 구조의 제1 세라믹 칩으로 형성되고, 상기 Z2, Z4 전송 선로는 적층 구조의 제2 세라믹 칩으로 형성되며, 상기 Z5, Z6 전송 선로는 칩형 집중회로 소자로 형성될 수 있다.
도 6을 참조하면, 가이젤 결합기의 Z5, Z6 전송 선로는 L(인덕터), C(커패시터)를 포함하는 회로로 구현될 수 있다.
이와 같이 L(인덕터)와 C(커패시터) 각각을 칩형 집중소자로 대체함으로써, 전송 선로 Z5, Z6의 면적을 줄일 수 있다.
도 7은 Z1 내지 Z4는 적층 구조를 가지는 세라믹 칩으로 구현하고, Z5, Z6 각각을 칩형 집중소자로 구현한 것을 나타낸 도면이다.
구체적으로, 상기 적층 구조의 제1 세라믹 칩은, 서로 다른 제1,2 레이어를 포함하여 구성되며, 상기 제1 레이어에는 Z1 전송 선로가 구비되고, 상기 제2 레이어에는 Z3 전송 선로가 구비되며, 상기 적층 구조의 제2 세라믹 칩은, 서로 다른 제3,4 레이어를 포함하여 구성되며, 상기 제3 레이어에는 Z2 전송 선로가 구비되고, 상기 제4 레이어에는 Z4 전송 선로가 구비될 수 있다.
그리고, 상기 칩형 집중소자를 Z5, Z6이 구현되도록 PCB 상에 실장 함으로써, 가이젤 결합기의 크기를 소형화 할 수 있다.
상술한 본 발명의 또 다른 실시 예에서는, Z1 내지 Z4 전송 선로를 세라믹 칩으로 구현하는 것으로 설명하였지만 Z1 내지 Z4 중 일부만을 세라믹 칩 형태로 구현하고, 나머지 전송 선로는 종래 대로 PCB 상의 전송 선로로 형성할 수 있다.
예를 들어, Z1 및 Z2는 종래와 같이 PCB 상에 전송 선로를 형성하고 Z3 및 Z4를 하나의 세라믹 칩 제1 레이어 및 제2 레이어 각각에 형성하고, Z5 및 Z6을 칩형 집중 소자로 형성할 수도 있다.
한편, 상술한 가이젤 결합기는, 2개의 입력단(101,201)과 하나의 출력단(10)으로 구성되는 결합기로만 설명하였지만 상술한 가이젤 결합기의 하나의 출력단(10)으로 신호가 입력되는 경우, 2개의 입력단(101,102)으로 상기 출력단으로 입력된 신호가 분배되는 출력되는 분배기로도 사용될 수 있다.
한편, 본 발명의 기술적 사상은 상기 실시 예에 따라 구체적으로 기술되었으나, 상기 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지해야 한다. 또한, 본 발명의 기술분야에서 당업자는 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
10 : 출력단
101 : 제1 입력단
102 : 제1 종단저항
201 : 제2 입력단
202 : 제2 종단저항

Claims (17)

  1. 삭제
  2. 신호를 입력받는 제1, 2 입력단;
    상기 제1, 2 입력단에서 입력되는 신호를 하나의 신호로 출력하는 하나의 출력단;
    상기 제1, 2 입력단에서 출력단까지 신호가 전송되는 전송선로;
    를 포함하여 구성되며,
    상기 전송 선로의 적어도 일부는,
    둘 이상의 레이어가 적층되는 적층구조의 칩을 포함하여 구성되고,
    상기 전송 선로는,
    상기 제1 입력단과 출력단 사이의 전송 선로인 Z1;
    상기 제2 입력단과 출력단 사이의 전송 선로인 Z2;
    상기 제1 입력단과 제1 종단 저항 사이 전송 선로인 Z3;
    상기 제2 입력단과 제2 종단 저항 사이 전송 선로인 Z4;
    상기 제1 종단 저항 및 제2 종단 저항 사이의 전송 선로인 Z5, Z6;
    를 포함하여 구성되며,
    상기 Z3, Z5 전송 선로는 적층 구조의 제1 칩으로 형성되고,
    상기 Z4, Z6 전송 선로는 적층 구조의 제2 칩으로 형성되는 것을 특징으로 하는 가이젤 결합기.
  3. 청구항 2에 있어서,
    상기 적층 구조의 제1 칩은,
    서로 다른 제1,2 레이어를 포함하여 구성되며,
    상기 제1 레이어에는 Z3 전송 선로가 구비되고, 상기 제2 레이어에는 Z5 전송 선로가 구비되며
    상기 적층 구조의 제2 칩은,
    서로 다른 제3,4 레이어를 포함하여 구성되며,
    상기 제3 레이어에는 Z4 전송 선로가 구비되고, 상기 제4 레이어에는 Z6 전송 선로가 구비되는 것을 특징으로 하는 가이젤 결합기.
  4. 청구항 2에 있어서,
    상기 제1,2 입력단과 출력단은 서로 대향하는 위치에 형성되는 것을 특징으로 하는 가이젤 결합기.
  5. 청구항 2항 또는 3항 중 어느 한 항에 있어서,
    상기 적층 구조의 제1,2 칩 각각은,
    그라운드 레이어를 더 포함하여 구성되는 것을 특징으로 하는 가이젤 결합기.
  6. 청구항 2항 또는 3항 중 어느 한 항에 있어서,
    상기 적층 구조의 제1,2 칩은 적층 구조를 가지는 하나의 칩으로 통합되는 것을 특징으로 하는 가이젤 결합기.
  7. 청구항 6에 있어서,
    상기 적층 구조를 가지는 하나의 칩은,
    서로 다른 2개의 레이어 또는 서로 다른 4개의 레이어를 포함하여 구성되고,
    상기 적층 구조를 가지는 하나의 칩이 서로 다른 2개의 레이어를 포함하여 구성되는 경우,
    상기 서로 다른 2개의 레이어 중 어느 하나의 레이어에는 Z3 및 Z4 전송 선로가 구비되고, 다른 하나의 레이어에는 Z5 및 Z6 전송 선로가 구비되고,
    상기 적층 구조를 가지는 하나의 칩이 서로 다른 4개의 레이어를 포함하여 구성되는 경우,
    상기 서로 다른 4개의 레이어 중 어느 하나의 레이어에는 Z3 전송 선로가 구비되고,
    다른 하나의 레이어에는 Z4 전송 선로가 구비되고
    또 다른 하나의 레이어에는 Z5 전송 선로가 구비되고,
    나머지 하나의 레이어에는 Z6 전송 선로가 구비되는 것을 특징으로 하는 가이젤 결합기.
  8. 삭제
  9. 신호를 입력 받는 제1,2 입력단;
    상기 제1,2 입력단에서 입력되는 신호를 하나의 신호로 출력하는 하나의 출력단;
    상기 제1,2 입력단에서 출력단까지 신호가 전송되는 전송 선로;
    를 포함하여 구성되며,
    상기 전송 선로는,
    둘 이상의 레이어가 적층되는 적층 구조의 칩을 포함하여 구성되고,
    상기 제1 입력단과 출력단 사이의 전송 선로인 Z1;
    상기 제2 입력단과 출력단 사이의 전송 선로인 Z2;
    상기 제1 입력단과 제1 종단 저항 사이 전송 선로인 Z3;
    상기 제2 입력단과 제2 종단 저항 사이 전송 선로인 Z4;
    상기 제1 종단 저항 및 제2 종단 저항 사이의 전송 선로인 Z5, Z6;
    를 포함하여 구성되며,
    상기 Z1, Z3, Z5 전송 선로는 적층 구조의 제1 칩으로 형성되고,
    상기 Z2, Z4, Z6 전송 선로는 적층 구조의 제2 칩으로 형성되는 것을 특징으로 하는 가이젤 결합기.
  10. 청구항 9에 있어서,
    상기 적층 구조의 제1 칩은,
    서로 다른 제1,2,5 레이어를 포함하여 구성되며,
    상기 제1 레이어에는 Z3 전송 선로가 구비되고, 상기 제2 레이어에는 Z5 전송 선로가 구비되고 상기 제5 레이어에는 Z1 전송 선로가 구비되며
    상기 적층 구조의 제2 칩은,
    서로 다른 제3,4,6 레이어를 포함하여 구성되며,
    상기 제3 레이어에는 Z4 전송 선로가 구비되고, 상기 제4 레이어에는 Z6 전송 선로가 구비되고, 상기 제6 레이어에는 Z2 전송 선로가 구비되는 것을 특징으로 하는 가이젤 결합기.
  11. 청구항 9항 또는 10항에 있어서,
    상기 적층 구조의 제1,2 칩 각각은,
    그라운드 레이어를 더 포함하여 구성되는 것을 특징으로 하는 가이젤 결합기.
  12. 청구항 9항 또는 10항에 있어서,
    상기 적층 구조의 제1,2 칩은 적층 구조를 가지는 하나의 칩으로 통합되는 것을 특징으로 하는 가이젤 결합기.
  13. 청구항 12에 있어서,
    상기 적층 구조를 가지는 하나의 칩은,
    서로 다른 3개의 레이어 또는 서로 다른 6개의 레이어를 포함하여 구성되고,
    상기 적층 구조를 가지는 하나의 칩이 서로 다른 3개의 레이어를 포함하여 구성되는 경우,
    상기 서로 다른 3개의 레이어 중 어느 하나의 레이어에는 Z1 및 Z2 전송 선로가 구비되고, 다른 하나의 레이어에는 Z3 및 Z4 전송 선로가 구비되고, 또 다른 하나의 레이어에는 Z5 및 Z6 전송 선로가 구비되고,
    상기 적층 구조를 가지는 하나의 칩이 서로 다른 6개의 레이어를 포함하여 구성되는 경우,
    상기 서로 다른 6개의 레이어 중 어느 하나의 레이어에는 Z1 전송 선로가 구비되고,
    다른 하나의 레이어에는 Z2 전송 선로가 구비되고
    또 다른 하나의 레이어에는 Z3 전송 선로가 구비되고,
    또 다른 하나의 레이어에는 Z4 전송 선로가 구비되고,
    또 다른 하나의 레이어에는 Z5 전송 선로가 구비되고,
    나머지 하나의 레이어에는 Z6 전송 선로가 구비되는 것을 특징으로 하는 가이젤 결합기.
  14. 삭제
  15. 신호를 입력 받는 제1,2 입력단;
    상기 제1,2 입력단에서 입력되는 신호를 하나의 신호로 출력하는 하나의 출력단;
    상기 제1,2 입력단에서 출력단까지 신호가 전송되는 전송 선로;
    를 포함하여 구성되며,
    상기 전송 선로의 적어도 일부는, 둘 이상의 레이어가 적층되는 적층 구조의 칩을 포함하여 구성되고,
    나머지 전송 선로의 적어도 일부는, 칩형 집중회로 소자를 포함하여 구성되며,
    상기 전송 선로는,
    상기 제1 입력단과 출력단 사이의 전송 선로인 Z1;
    상기 제2 입력단과 출력단 사이의 전송 선로인 Z2;
    상기 제1 입력단과 제1 종단 저항 사이 전송 선로인 Z3;
    상기 제2 입력단과 제2 종단 저항 사이 전송 선로인 Z4;
    상기 제1 종단 저항 및 제2 종단 저항 사이의 전송 선로인 Z5, Z6;
    를 포함하여 구성되며,
    상기 Z1, Z3 전송 선로는 적층 구조의 제1 칩으로 형성되고,
    상기 Z2, Z4 전송 선로는 적층 구조의 제2 칩으로 형성되며,
    상기 Z5, Z6은 칩형 집중회로 소자로 형성되는 것을 특징으로 하는 가이젤 결합기.
  16. 청구항 15에 있어서,
    상기 적층 구조의 제1 칩은,
    서로 다른 제1,2 레이어를 포함하여 구성되며,
    상기 제1 레이어에는 Z1 전송 선로가 구비되고, 상기 제2 레이어에는 Z3 전송 선로가 구비되며
    상기 적층 구조의 제2 칩은,
    서로 다른 제3,4 레이어를 포함하여 구성되며,
    상기 제3 레이어에는 Z2 전송 선로가 구비되고, 상기 제4 레이어에는 Z4 전송 선로가 구비되는 것을 특징으로 하는 가이젤 결합기.

  17. 청구항 2항, 9항, 15항 중 어느 한 항에 있어서,
    상기 출력단으로 신호가 입력되는 경우,
    상기 제1, 2 입력단으로 상기 출력단으로 입력된 신호가 분배되어 출력되는 것을 특징으로 하는 가이젤 결합기.
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