JP6509744B2 - フィルムフレームウェハアプリケーションのためのエッチングチャンバシールドリングを用いたレーザ・プラズマエッチングウェハダイシング - Google Patents

フィルムフレームウェハアプリケーションのためのエッチングチャンバシールドリングを用いたレーザ・プラズマエッチングウェハダイシング Download PDF

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Description

優先権
本出願は、２０１３年１月２５日に出願された米国仮特許出願第６１／７５７，０３１号の非仮出願であり、優先権を主張し、全ての目的のためにその全体が参照により援用される。
本発明の実施形態は、半導体処理の分野に関し、特に、各ウェハが複数の集積回路を上に有する半導体ウェハをダイシングする方法に関する。
関連技術の説明
半導体ウェハ処理では、集積回路は、シリコン又は他の半導体材料からなるウェハ（基板ともいう）上に形成されている。一般に、半導体、導電体又は絶縁体のいずれかである様々な材料の層が、集積回路を形成するために利用される。これらの材料は、様々な周知のプロセスを用いて堆積され、エッチングされ、これによって集積回路を形成する。各ウェハは、ダイとして知られる集積回路を含む多数の個々の領域を形成するように処理される。
集積回路形成プロセスに続いて、ウェハは「ダイシング」され、これによってパッケージ化するために、又はより大規模な回路内でパッケージ化されていない形態で使用するために、互いに個々のダイに分離される。ウェハダイシング用に使用される２つの主要な技術は、スクライビングとソーイングである。スクライビングでは、ダイヤモンドを先端に付けたスクライブが、予め形成されたスクライブラインに沿ってウェハ表面を横切って移動する。これらのスクライブラインは、ダイ間の空間に沿って延びている。これらの空間は、一般に「ストリート」と呼ばれている。ダイヤモンドスクライブは、ストリートに沿って、ウェハ表面に浅い傷を形成する。ローラなどによる圧力の印加時に、ウェハは、スクライブラインに沿って分離する。ウェハ内での破断は、ウェハ基板の結晶格子構造に従う。スクライビングは、約１０ミル（１インチの１０００分の１）又はそれ以下の厚さであるウェハに対して使用することができる。より厚いウェハに対しては、ソーイングが、現在のところ、ダイシングするのに好適な方法である。
ソーイングでは、１分当たり高回転数で回転するダイヤモンドが先端に付いた鋸（ソー）が、ウェハ表面に接触し、ストリートに沿ってウェハを切断（ソーイング）する。ウェハは、支持部材（例えば、フィルムフレーム全域に亘って伸ばされた接着フィルム）上に取り付けられ、鋸が垂直及び水平の両方のストリートに繰り返し印加される。スクライビング又はソーイングのいずれにおいても１つの問題は、チップ（欠け）及びゴージ（削り溝）が切断されたダイ端部に沿って形成される可能性があることである。また、亀裂が形成され、ダイの端部から基板内へと伝播し、集積回路を動作不能にする可能性がある。正方形又は長方形のダイの片側のみが結晶構造の方向にスクライブ可能であるので、チッピング（欠け）及びクラッキング（割れ）は、スクライビングにおいて特に問題である。その結果、ダイのもう一方の側の劈開は、ギザギザの分離ラインをもたらす。チッピング及びクラッキングのために、集積回路への損傷を防止するための追加の間隔がウェハ上のダイ間に必要となる（例えば、チップ及びクラックは、実際の集積回路からある距離に維持される）。間隔要件の結果として、標準サイズのウェハ上にはそれほど多くのダイを形成することはできず、もしもそうでないならば回路用に使用可能であったウェハの実質的な領域が無駄になる。鋸の使用は、半導体ウェハ上の実質的な領域の無駄を悪化させる。鋸の刃は、約１５ミクロンの厚さである。このように、鋸によって作られた切り口を取り巻く割れ及びその他の損傷が、集積回路に悪影響を及ぼさないことを保証するために、３００〜５００ミクロンはしばしばダイのそれぞれの回路を分離しなければならない。更に、切断後、各ダイは、ソーイングプロセスから生じる粒子及び他の汚染物質を除去するために実質的なクリーニングを必要とする。
プラズマダイシングもまた使用されてきたが、同様に制限を有するかもしれない。例えば、プラズマダイシングの実施を妨げる１つの制限は、コストであるかもしれない。レジストをパターニングするための標準的なリソグラフィ操作は、実行コストが桁違いに高くなる可能性がある。プラズマダイシングの実施を妨げる可能性のあるもう一つの制限は、一般的に遭遇する金属（例えば、銅）のプラズマ処理は、ストリートに沿ってダイシングする際に、製造の問題又はスループットの限界を作る可能性があることである。
概要
複数の集積回路（ＩＣ）を含む半導体ウェハ又は基板をダイシングのための方法、装置及びシステムが、本明細書に記載される。
一実施形態では、複数の集積回路を含む半導体ウェハをダイシングする方法は、半導体ウェハをフィルムフレームに結合する工程と、半導体ウェハの上方にマスクを形成する工程を含む。マスクは、集積回路を覆い保護する。本方法は、レーザスクライビングプロセスによってマスクをパターニングし、これによってパターニングされたマスクに集積回路間の半導体ウェハの領域を露出させるギャップを提供する工程を含む。本方法は、フィルムフレームに結合された半導体ウェハをプラズマエッチングチャンバへ搬送する工程と、半導体ウェハの何れの部分をもチャンバシールドリングによって覆うことなく、チャンバシールドリングによってフィルムフレームを覆う工程を含む。本方法は更に、パターニングされたマスク内のギャップを貫通して半導体ウェハをプラズマエッチングし、これによって半導体ウェハをフィルムフレームに結合させながら個片化された集積回路を形成する工程を含む。
一実施形態によれば、複数の集積回路（ＩＣ）を含む基板をダイシングする方法は、基板をフィルムフレームに結合する工程と、基板の上にＩＣを覆い保護するマスクを形成する工程を含む。本方法は、レーザスクライビングプロセスによってマスクをパターニングし、これによってパターニングされたマスクにＩＣ間の基板の領域を露出させるギャップを提供する工程を含む。本方法は、レーザスクライビングプロセスによってパターニングされたマスク内のギャップ内の基板の全厚さをアブレーション加工し、これによってＩＣを個片化する工程を含む。本方法は、フィルムフレームに結合された基板をプラズマエッチングチャンバへ搬送する工程と、基板の何れの部分をもチャンバシールドリングによって覆うことなく、チャンバシールドリングによってフィルムフレームを覆う工程を含む。本方法は更に、レーザスクライビングプロセスによって露出された基板表面をプラズマエッチングする工程を含む。
一実施形態では、複数の集積回路を含む半導体ウェハをダイシングする方法は、半導体ウェハをフィルムフレームに結合する工程と、半導体ウェハの上方にマスクを形成する工程を含む。マスクは、集積回路を覆い保護する。本方法は、プラズマチャンバの温度制御されたチャック表面の上に半導体ウェハを配置し、温度制御されたチャック表面の周囲に配置された温度制御された環状リングの上面の上にフィルムフレームを配置する工程を含む。本方法は、半導体ウェハの何れの部分をもチャンバシールドリングによって覆うことなく、チャンバシールドリングによってフィルムフレームを覆う工程を含む。本方法は更に、半導体ウェハをフィルムフレームに結合させながら、半導体ウェハをプラズマエッチングする工程を含む。
一実施形態では、複数の集積回路（ＩＣ）を含む半導体ウェハをダイシングするためのシステムは、半導体ウェハの上方に配置されたマスクをパターニングし、これによってＩＣ間の半導体ウェハの領域を露出させるトレンチを形成するためのレーザスクライブモジュールを含む。本システムはまた、パターニングされたマスク内のギャップを貫通して半導体ウェハをプラズマエッチングし、これによって個片化されたＩＣを形成するためのレーザスクライブモジュールに結合されたプラズマエッチングチャンバを含む。プラズマエッチングチャンバは、エッチングプロセス中にフィルムフレームに結合されながら半導体ウェハを支持するための温度制御されたチャックと、半導体ウェハの何れの部分をも覆うことなくフィルムフレームを覆うように構成されたチャンバシールドリングとを含む。
本発明の実施形態は、添付図面の図中において、例として示され、限定するものではない。
本発明の一実施形態に係る、複数の集積回路を含む半導体ウェハをダイシングする方法における操作を示すフローチャートである。 本発明の一実施形態に係る、図１の操作１０１に対応する、半導体ウェハをダイシングする方法を実施する間の、複数の集積回路を含む半導体ウェハの断面図を示す。 本発明の一実施形態に係る、図１の操作１０４に対応する、半導体ウェハをダイシングする方法を実施する間の、複数の集積回路を含む半導体ウェハの断面図を示す。 本発明の一実施形態に係る、図１の操作１０６に対応する、半導体ウェハをダイシングする方法を実施する間の、複数の集積回路を含む半導体ウェハの断面図を示す。 本発明の一実施形態に係る、半導体ウェハ又は基板のストリート領域内に存在することができる材料のスタックの断面図を示す。 〜 本発明の実施形態に係る、半導体ウェハをダイシングする方法の様々な操作の断面図を示す。 本発明の一実施形態に係る、ウェハ又は基板のレーザ・プラズマダイシング用のツールレイアウトのブロック図を示す。 一実施形態に係るチャンバシールドリングを含むエッチングチャンバの概略を示す。
詳細な説明
各ウェハが複数の集積回路を上に有する半導体ウェハのダイシング方法が記載される。以下の説明では、本発明の実施形態の完全な理解を提供するために、多数の特定の詳細（例えば、温度制御ハードウェア及び技術によるレーザ・プラズマエッチングウェハダイシングのアプローチ）が記載される。本発明の実施形態は、これらの特定の詳細なしに実施できることが、当業者には明らかであろう。他の例では、周知の態様（例えば、集積回路の製造）は、本発明の実施形態を不必要に曖昧にしないために、詳細には説明されない。更に、図に示される様々な実施形態は、例示であり、必ずしも縮尺通りに描かれていないことを理解すべきである。
初期のレーザスクライブとその後のプラズマエッチングを含むハイブリッドウェハ又は基板のダイシング工程は、ダイ個片化のために実施することができる。レーザスクライブプロセスはきれいにマスク層、有機及び無機誘電体層と、デバイス層を除去することができる。レーザスクライブプロセスは、ウェハ又は基板半導体の露出で、又は半導体基板の全厚さを貫通するアブレーションの後に終了することができる。ダイシング工程のプラズマエッチング部分は、次に、半導体基板の残りのバルクの厚さを貫通して（例えば、チップ／ダイを個片化するためにバルク単結晶シリコンを貫通して）エッチングするために使用する、又はレーザアブレーションによって損傷を受けた半導体を除去してダイ強度を向上させるために使用することができる。
ハイブリッドのウェハ又は基板のダイシングプロセスでは、ダイシングされるウェハは、概して、反応性接着フィルム（例えば、ＵＶ除去ダイシングテープ）によってテープフィルムフレーム上に取り付けられる。テープフィルムフレームは、従来のピックアンドプレース装置に適し、ハイブリッドダイシングプロセス中に、プラズマエッチングチャンバ内でのロボットハンドリング及びクランピングにも適しているタイプのものであってもよい。典型的には、フィルムフレームは、環帯を形成するためにスタンピングされた金属（例えば、ステンレス鋼）からできている。
一実施形態では、フレーム上に取り付けられた半導体ウェハは、基板のプラズマエッチングの際にテープフィルムフレームを覆うような寸法の誘電体シールドリングを含むプラズマエッチングチャンバ内でエッチングされる。このようなプラズマエッチング中に、フレームは、シールドリングで覆われた場合、高密度エッチングプラズマによる加熱を受けにくいことが見出された。フレームと基板の熱膨張係数が大幅に異なる可能性があるので、低い温度にフレームを維持することは、有利なことに、エッチングプロセス中に基板内の応力を低減する。更に、基板半導体が比較的厚い（例えば、１００μｍ以下より大きい）場合には、フィルムフレームのプラズマ加熱がフレームの温度を１３０℃以上に上昇させることが見出された。このような高い温度では、テープフィルム（例えば、ポリマー材料、有機接着剤）は、接着不良を引き起こして蒸発する。これらの高い温度はまた、大部分のマスク材料に架橋を引き起こすか、又はそうでなければ、分解して蒸発し、ウェハ上に配置されたデバイス構造及びエッチングされた構造内に再付着しやすい汚染物質をもたらす。しかしながら、シールドリングの存在下では、フレームの最高温度は、厚いウェハに関連した長いプラズマエッチング時間でさえ、１００℃を超えないことが見出されており、これは、多くのマスク材料や、フレームに基板を取り付けるために用いられるテープフィルムの臨界温度を安全に下回る。
一実施形態では、チャンバシールドリングは、テープフィルムフレームの内径よりも小さいが、基板の外径（Ｏ．Ｄ．）よりも大きい内径（Ｉ．Ｄ．）を有した環状になるように寸法設定され、これによってフレームを完全に覆う。シールドリングＩ．Ｄ．は、有利なことに、基板Ｏ．Ｄ．よりも大きく、これによってたとえエッチングチャンバ内で及び／又はフレーム中心に対して多少ずれても、エッチングの任意の部分をマスキングするのを回避する及び／又はウェハの任意の部分に接触する。
一実施形態では、プラズマエッチングチャンバは、チャンバシールドリングを含むように構成される。チャンバシールドリングは、エッチングプロセスの間に、ウェハ及びフレームが上に配置されたチャックに移動自在に固定することができる。一実施形態では、チャンバシールドリングは、シールドリングを昇降させる複数のリフターピン上に配置され、これによってロボットによる材料搬送中にウェハ・オン・フレーム（フレーム上のウェハ）の通過を可能にし、プラズマがシールドリングとフレームの間に維持されていない処理中に、シールドリングがフレームに十分に近接して配置されることを可能にする。
一実施形態では、上記のアプローチに適したウェハ厚さは、どこでも２５ミクロン（μｍ）〜８００μｍ、又はそれ以上である。ＩＣメモリチップの場合、メモリ容量が増加すると、マルチ機能及び連続パッケージングの小型化は、超薄型ウェハダイシングを必要とする可能性がある。論理デバイスチップ／プロセッサの場合、主要な課題は、ＩＣ性能の増加と、低ｋ及び他の材料の採用にある。十分なチップの整合性を保証するために、約１００ミクロン〜７６０ミクロンの範囲内のウェハの厚さが、このような用途に使用される。プロセッサチップの設計／製造業者は、ウェハストリート内にテストエレメントグループ（ＴＥＧ又はテストパターン）並びにアライメントパターンを配置することができる。こうして、（少なくともウェハの上面で）約５０ミクロン〜１００ミクロンの範囲内のカーフ幅が、隣接するチップを分離し、テストパターンのみを除去するために必要とされる可能性がある。主な焦点は、層間剥離のない、効率的なダイシングプロセスを達成することである。
本明細書に記載される実施形態は、特に、約１００ミクロン〜５００ミクロンの範囲内の厚さ（特に、約１００ミクロン〜６００ミクロンの範囲内の厚さ）と、約５０ミクロン〜２００ミクロンの範囲内（特に、約５０ミクロン〜１００ミクロンの範囲内）のウェハの前面で測定された許容されるダイシングカーフ幅（例えば、レーザ／ソーハイブリッドプロセス内で、ウェハの裏面から測定された対応する典型的なカーフ幅は、約３０〜５０ミクロン）とを有するプロセッサチップを有するＩＣウェハのダイシングアプリケーションに対処することができる。１以上の実施形態は、上記のようにウェハをダイシングするためのハイブリッドレーザスクライビング＋プラズマエッチングのアプローチに向けられている。
図１は、本発明の一実施形態に係る、複数の集積回路を含む半導体ウェハをダイシングする方法１００の操作を示す。図２Ａ〜２Ｃは、方法１００の実行中における複数の集積回路を含む半導体ウェハの断面図を示し、一方、図４Ａ〜４Ｅは、方法１００が実行されたときの、半導体ウェハのテープフィルムフレームへの着脱及びプラズマエッチング中のフレームの被覆の断面図を示す。
方法１００の操作１０１及び対応する図２Ａを参照すると、マスク２０２が、半導体ウェハ又は基板２０４の上方に形成される。ウェハ又は基板２０４は、キャリアフィルムの少なくとも片面上に接着剤が配置された接着フィルム２１４の上に配置される。接着フィルム２１４は、図４Ａ〜４Ｅに関連してより詳細に説明されるように、フィルムフレーム上に更に配置される（図２Ａ〜２Ｃには図示せず）。図４Ａに示されるように、マスク２０２用に記載された材料のいずれであってもよいマスク４１０が、例えば、レジスト又は他の材料のスピンコーティングによって、半導体ウェハ４００のアクティブ面４０２上に配置される。図４Ａには、コンフォーマルでない平坦化されたマスクとして図示されている（例えば、バンプの上方のマスク４１０の厚さは、谷部におけるマスク４１０の厚さよりも小さい）が、代替の一実施形態では、マスク４１０は、コンフォーマルマスクである。コンフォーマルマスクの実施形態は、有利なことに、トポグラフィー（例えば、２０μｍのバンプ）の上方にマスク４１０の十分な厚さを確保し、これによってプラズマエッチングダイシング操作の期間を存続する。コンフォーマルマスクの形成は、例えば、ＣＶＤ法によって、又は当技術分野で既知の他の任意のプロセスによってできる。
半導体ウェハ４００の材料特性の厚さに応じて、ウェハ４００をフィルムフレームに取り付ける前又は後にマスク４１０を貼り付けることができる。図１Ａ及び図４Ａに示される例示的な実施形態では、マスクは、半導体ウェハ４００をフィルムフレームに取り付ける前に貼り付けられる。このような特定の実施形態では、ウェハ４００は、５０μｍを超える厚さ、非常に有利な実施形態では、１００〜１５０μｍの厚さを有する。代替的な実施形態では、マスク４１０は、半導体ウェハ４００をフィルムフレームに取り付けた後に貼り付けられる。このような特定の実施形態では、ウェハ４００は、５００μｍ未満の厚さを有する。
図２Ａに示されるように、マスク２０２は、半導体ウェハ２０４の表面上に形成された集積回路（ＩＣ）２０６を覆い保護し、また、半導体ウェハ２０４の表面から１０〜２０μｍ上へ突出するバンプも保護する。マスク２０２はまた、隣接する集積回路２０６間に形成された介在ストリート２０７も覆う。
本発明の一実施形態によると、マスク２０２及び４１０を形成する工程は、例えば、フォトレジスト層又はＩ線パターニング層又は水溶性層が挙げられるが、これらに限定されない層を形成する工程を含む。例えば、ポリマー層（例えば、フォトレジスト層）は、リソグラフィプロセスで使用するのに適したそれ以外の材料で構成されてもよい。一実施形態では、フォトレジスト層は、例えば、２４８ナノメートル（ｎｍ）レジスト、１９３ｎｍレジスト、１５７ｎｍレジスト、極紫外（ＥＵＶ）レジスト、又は増感剤を加えたフェノール樹脂マトリックスが挙げられるが、これらに限定されないポジ型フォトレジスト材料で構成される。別の一実施形態では、フォトレジスト層は、ネガ型フォトレジスト材料で構成される。
水溶性の実施形態では、水溶性層は、多層マスクスタックの第１（底部）層のみ、又はマスクの層のみである。他のより従来のマスキング材料（例えば、フォトレジスト、無機誘電体ハードマスク（例えば、二酸化ケイ素、又はシルセスキオキサン））とは異なり、水溶性層を含むマスクは、下にあるパッシベーション層及び／又はバンプを損傷することなく容易に除去することができる。水溶性層がマスクである場合には、水溶性層は、従来のスクライビングプロセスの間に使用される単なる汚染保護層以上であり、その代わりに後続のストリートのプラズマエッチングの際に保護を提供する。このように、一実施形態では、水溶性層は、後続のプラズマエッチングプロセスに耐えるのに十分な厚さであり、エッチャントプラズマに曝露されると損傷を受ける、酸化される、又はさもなければ汚染される可能性のある銅であるバンプさえ保護する。別の一実施形態では、バンプは、プラズマエッチング中に露出されてもよい。水溶性層の最小厚さは、後続のプラズマエッチング（例えば、図１の操作１０６）によって達成される選択性の関数である。プラズマエッチングの選択性は、少なくとも水溶性層の材料／組成及び用いられるエッチングプロセスの両方に依存する。一般的に、利用されるプラズマが、比較的低いイオン衝撃エネルギーを有している場合には、マスク材料上のエッチングの選択性は改善され、薄い水溶性層を可能にする。
一実施形態では、水溶性材料は、水溶性ポリマーを含む。多くのそのようなポリマーは、例えば、洗濯及び買い物袋、刺繍、環境にやさしい包装等のアプリケーション用に市販されている。しかしながら、本発明用の水溶性材料の選択は、最大膜厚、エッチング耐性、温度安定性、基板への材料の塗布及び基板からの材料の除去機構、及び微小汚染への厳しい要求によって複雑化されている。ストリート内では、水溶性層の最大厚さＴｍａｘは、アブレーションによってマスキングを貫通してパターニングするレーザの能力によって制限される。水溶性層は、ＩＣ４２５、４２６及び／又はストリートパターンが形成されないストリート（図２Ａの２０７）の端部の上方ではるかにより厚くなるかもしれない。このように、Ｔｍａｘは、一般的に、レーザ波長に関連する光学的変換効率の関数である。Ｔｍａｘがストリートと関連しているように、構造トポグラフィ、ストリート幅、及び水溶性層を塗布する方法は、所望のＴｍａｘを達成するように選択することができる。特定の実施形態では、水溶性層は、２０μｍ未満である厚さＴｍａｘを有し、有利には、多数回のレーザパスを要求するより厚いマスクと共に、１０μｍ未満である厚さＴｍａｘを有する。
一実施形態では、水溶性層は、（例えば、基板半導体の化学的エッチングレートを向上させるために）材料の温度を上昇させるかもしれないときに、その後のプラズマエッチングプロセスの間の過度の架橋を避けるために、少なくとも６０℃で熱的に安定であり、好ましくは１００℃で安定であり、理想的には１２０℃で安定である。一般的に、過度の架橋は、材料の溶解性に悪影響を与え、マスク層のエッチング後の除去をより困難にする。実施形態に応じて、水溶性層２０２、４１０は、ＩＣパッシベーション層及びバンプ（例えば、図４Ａの４１２）を覆うように基板の上に湿式塗布されるか、又はドライフィルムラミネートとして塗布されるかのいずれかが可能である。塗布の両モードに対して、例示的な材料は、ポリ（ビニルアルコール）、ポリ（アクリル酸）、ポリ（メタクリル酸）、ポリ（アクリルアミド）、又はポリ（エチレンオキシド）の少なくとも１つを含み、多数の他の水溶性材料もまた、特にドライフィルムラミネートとして、容易に利用可能である。ラミネート用のドライフィルムは、水溶性材料のみを含むことが可能であり、又は、水溶性であってもなくてもよい接着層を更に含むことも可能である。特定の一実施形態では、ドライフィルムは、ＵＶ露光により接着結合強度を減少させるＵＶ感応性接着層を含む。このようなＵＶ露光は、その後のプラズマストリートエッチング中に行ってもよい。
実験的に、ポリ（ビニルアルコール）（ＰＶＡ）は、例示的な異方性シリコンプラズマエッチングプロセス（例えば、約１：２０（ＰＶＡ：シリコン））に対して、１μｍ／分〜１．５μｍ／分のエッチング速度を有し、プラズマエッチングの等方性を向上させる条件に対して更により低いエッチング速度を有することが見出された。他の例示的な材料は、同様のエッチング性能を提供することができる。このように、ＩＣの最上部のバンプ面の上方の最小の厚さは、レーザスクライブ深さの厚さ並びにアブレーション側壁から測定されたときのスクライブダメージ層の厚さの両方の関数である要求されるプラズマエッチングによって決定されることができる。フェムト秒レーザが使用される例示的な実施形態では、水溶性層は、１０μｍ未満、有利には５μｍ未満の最小厚さを有し、これはアブレーションダメージを除去するためにプラズマエッチングプロセスで基板の少なくとも１〜３μｍを除去するための十分なマージンを提供する。より厚い基板を個片化するためにプラズマエッチングが使用される場合、追加的なマスクの厚さを提供してもよい。
一実施形態では、半導体ウェハ又は基板２０４（図２Ａ〜２Ｃ）及び４００（図４Ａ〜４Ｅ）は、製造プロセスに耐えるのに適しており、その上に半導体処理層を好適に配置することができる材料で構成される。例えば、一実施形態では、半導体ウェハ又は基板２０４は、ＩＶ族系材料（例えば、結晶シリコン、ゲルマニウム又はシリコン／ゲルマニウムが挙げられるが、これらに限定されない）で構成される。特定の一実施形態では、半導体ウェハ２０４を提供する工程は、単結晶シリコン基板を提供する工程を含む。特定の一実施形態では、単結晶シリコン基板は、不純物原子によってドープされる。別の一実施形態では、半導体ウェハ又は基板２０４は、ＩＩＩ−Ｖ族材料又はＩＩＩ-Ｎ（例えば、発光ダイオード（ＬＥＤ）の製造に使用されるＧａＮなど）から構成される。
図２Ａを参照すると、半導体ウェハ又は基板２０４は、半導体デバイスのアレイが集積回路４０６の一部として、その上又は中に配置される。このような半導体デバイスの例としては、シリコン基板内に製造され、誘電体層に囲まれたメモリデバイス又は相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタを含むが、これらに限定されない。複数の金属相互接続が、誘電体層を取り囲んで、デバイス又はトランジスタの上方に形成され、集積回路２０６を形成するようにデバイス又はトランジスタを電気的に結合するのに使用することができる。導電性バンプ及びパッシベーション層は、相互接続層の上方に形成することができる。ストリート２０７を構成する材料は、集積回路２０６を形成するために使用される材料と類似又は同じであることができる。例えば、ストリート２０７は、誘電材料、半導体材料、メタライゼーションの層から構成することができる。一実施形態では、１以上のストリート２０７は、集積回路２０６の実際のデバイスと類似のテストデバイスを含む。
図１Ａに戻ると、方法１００は、操作１０２で、接着フィルムによって半導体ウェハをフィルムフレームに結合する工程によって進む。一実施形態では、図２Ａ〜２Ｃ中のＵＶ反応性接着フィルム２１４及び図４Ａ〜４Ｈ中のＵＶ反応性接着フィルム４０６は、少なくとも第１接着層（第２接着層は、両面実施形態用のキャリアフィルムの反対側に存在するかもしれない）の下に配置されたキャリアフィルムを含むダイシングテープである。一実施形態では、接着剤は、ＵＶ光への曝露の際に弱化（すなわち、解放）する接着性を有する１以上の材料から構成される。このような一実施形態では、キャリアフィルムは、ポリ塩化ビニルで構成され、１つ又は２つの接着層は、アクリル系接着層である。
一実施形態では、図４Ｂに示されるように、ウェハを接着フィルムに結合する工程は、１つの接着層４０４Ａをフィルムフレーム４０８に接触させる工程を含む。図示の実施形態では、ＵＶ反応接着フィルムは、例えば、従来のウェハテープアプリケータによって、まずフィルムフレーム４０８に貼り付けられ、その後第２接着面４０４Ｂを半導体ウェハ４００に接触させる（図４Ｂ）。フィルムフレーム４０８は、ウェハよりも大きい（例えば、直径３００ｍｍウェハに対して〜３８０ｍｍ）ので、ウェハ４００は、露出した接着剤と接触する前に、テープ付けされたフィルムフレーム４０８に位置合わせすることができる。代替の一実施形態では、ＵＶ反応性接着フィルムは、例えば、従来のウェハテープアプリケータによって、第２接着面をフィルムフレーム４０８に接触させる前に、まず半導体ウェハ４００に貼り付けられる。このような実施形態では、両面ＵＶ反応性テープの第１面が、（前面４０２とは反対の）ウェハ裏面に貼り付けられ、その後、テープ付けされたウェハは、テープ付けされていないフィルムフレームと位置合わせされ、フィルムフレームと接触する。
図４Ｃに示されるように、接着剤４０４Ａを手段としてフィルムフレーム４０８の一方の面に貼り付けられた接着フィルム４０６によって、半導体ウェハ４００は、マスク４１０を露出して他方の接着層４０４Ｂに固定される。半導体ウェハ４００は非常に脆い場合、まずキャリア基板に接着剤を塗布することが有利であるが、代替の実施形態では、両面接着フィルム４０６（例えば、接着層４０４Ｂ）が、まずウェハ４００に貼り付けられ、その後、接着フィルムの他方の面（例えば、接着層４０４Ａ）がフィルムフレーム４０８に貼り付けられてもよい。
図１に戻ると、キャリア上に取り付けられた半導体ウェハを用いて、方法１００は、レーザスクライビング操作１０４へと進む。図２Ｂは、パターニングされたマスク２０８にギャップ２１０を提供するためにレーザスクライビングプロセスによってパターニングされたマスク２０２の近位断面図を提供する。ギャップ２１０を有するパターニングされたマスク２０８は、集積回路２０６間に半導体ウェハ又は基板２０４の領域を露出させる。図４Ｄは、ウェハ４００が接着フィルム４０６によってフィルムフレーム４０８に固定されながら、ギャップ４１２を形成するレーザスクライブプロセスの遠位断面図を提供する。
図２Ｂを参照すると、レーザスクライビングプロセスは、概して、集積回路２０６間に存在するストリート２０７の材料を除去することである。本発明の一実施形態によれば、レーザスクライビングプロセスでマスク２０２をパターニングする工程は、集積回路２０６間の半導体ウェハ２０４の領域内にトレンチ２１２を部分的に形成する工程を含む。一実施形態では、レーザスクライビングプロセスによってマスク２０２をパターニングする工程は、フェムト秒範囲内のパルス幅をもつレーザを使用する工程を含む。具体的には、可視スペクトル又は紫外線（ＵＶ）又は赤外線（ＩＲ）の波長（これら３つを合わせて、広帯域光スペクトル）を有するレーザが使用され、これによってフェムト秒ベースのレーザ（すなわち、フェムト秒（１０−１５秒）オーダーのパルス幅を有するレーザ）を提供することができる。一実施形態では、アブレーションは、波長に依存しない、又は本質的には波長に依存しないので、複雑な膜（例えば、マスク２０２、ストリート２０７、及びひょっとすると半導体ウェハ又は基板２０４の一部の膜）に適している。
レーザパラメータの選択（例えば、パルス幅）は、クリーンなレーザスクライブ切断を実現するために、チッピング、マイクロクラック、層間剥離を最小化する、成功したレーザスクライビング・ダイシングプロセスを開発するのに重要である可能性がある。レーザスクライブ切断がクリーンであればあるほど、最終的なダイ個片化のために実行することができるエッチングプロセスはよりスムーズになる。半導体デバイスウェハにおいては、異なる材料の種類（例えば、導体、絶縁体、半導体）及び厚さの多くの機能層が、典型的には、その上に配置される。このような材料は、有機材料（例えば、ポリマー）、金属、又は無機誘電体（例えば、二酸化ケイ素及び窒化ケイ素）を含むことができるが、これらに限定されない。
ウェハ又は基板上に配置された個々の集積回路の間のストリートは、集積回路自身と類似又は同じ層を含むことができる。例えば、図３は、本発明の一実施形態に係る、半導体ウェハ又は基板のストリート領域内で使用することができる材料のスタックの断面図を示す。図３を参照すると、ストリート領域３００は、シリコン基板の上部３０２、第１二酸化ケイ素層３０４、第１エッチストップ層３０６、（例えば、二酸化ケイ素の誘電率４．０よりも低い誘電率を有する）第１低Ｋ誘電体層３０８、第２エッチストップ層３１０、第２低Ｋ誘電体層３１２、第３エッチストップ層３１４、非ドープシリカガラス（ＵＳＧ）層３１６、第２二酸化ケイ素層３１８、及びフォトレジスト３２０の層を、図示の相対的な厚さで含む。銅メタライゼーション３２２は、第１及び第３のエッチストップ層３０６及び３１４の間に、第２エッチストップ層３１０を貫通して配置される。特定の一実施形態では、第１、第２、第３エッチストップ層３０６、３１０、３１４は、窒化シリコンで構成され、一方、低Ｋ誘電体層３０８及び３１２は、炭素ドープ酸化シリコン材料で構成される。
従来のレーザ照射（例えば、ナノ秒ベース又はピコ秒ベースのレーザ照射）の下では、ストリート３００の材料は、光吸収及びアブレーションメカニズムの面で、かなり異なって振る舞う。例えば、誘電体層（例えば、二酸化ケイ素）は、通常の条件下では市販されているレーザの波長に対して基本的に透明である。対照的に、金属、有機物（例えば、低Ｋ材料）及びシリコンは、（特に、ナノ秒ベース又はピコ秒ベースのレーザ照射に応答して）非常に容易に光子に結合可能である。しかしながら、一実施形態では、フェムト秒ベースのレーザプロセスは、低Ｋ材料の層及び銅の層をアブレーション加工する前に、二酸化ケイ素の層をアブレーション加工することによって、二酸化ケイ素の層、低Ｋ材料の層、及び銅の層をパターニングするために使用される。特定の一実施形態では、約４００フェムト秒以下のパルスが、マスク、ストリート、及びシリコン基板の一部を除去するフェムト秒ベースのレーザ照射プロセスで使用される。
本発明の一実施形態によると、好適なフェムト秒ベースのレーザプロセスは、通常、様々な材料内で非線形相互作用をもたらす高いピーク強度（照度）によって特徴付けられる。このような一実施形態では、フェムト秒レーザ光源は、約１０フェムト秒〜５００フェムト秒の範囲内のパルス幅を有するが、好ましくは１００フェムト秒〜４００フェムト秒の範囲内である。一実施形態では、フェムト秒レーザ光源は、約２００ナノメートル〜１５７０ナノメートルの範囲内の波長を有するが、好ましくは２５０ナノメートル〜５４０ナノメートルの範囲内である。一実施形態では、レーザ及び対応する光学系は、作業面で約３ミクロン〜１５ミクロンの範囲内の焦点を提供するが、好ましくは、約５ミクロン〜１０ミクロンの範囲内である。
作業面での空間ビームプロファイルは、シングルモード（ガウシアン）であるか、又は整形されたトップハットプロファイルを有していてもよい。一実施形態では、レーザ光源は、約２００ｋＨｚ〜１０ＭＨｚの範囲内のパルス繰り返しレートを有するが、好ましくは、約５００ｋＨｚ〜５ＭＨｚの範囲内である。一実施形態では、レーザ光源は、作業面で約０．５μＪ〜１００μＪの範囲内のパルスエネルギーを送出するが、好ましくは約１μＪ〜５μＪの範囲内である。一実施形態では、レーザスクライビングプロセスは、ワークピース表面に沿って約５００ｍｍ／秒〜５ｍ／秒の範囲内の速度で走るが、好ましくは、約６００ｍｍ／秒〜２ｍ／秒の範囲内である。
スクライビングプロセスは、単一のパスのみ、又は複数のパスで実行可能であるが、一実施形態では、好ましくは１〜２パスのみである。一実施形態では、ワークピース内のスクライビング深さは、約５ミクロン〜５０ミクロンの深さの範囲内であるが、好ましくは、約１０ミクロン〜２０ミクロンの深さの範囲内である。レーザは、特定のパルス繰り返しレートの単一パルス列又はパルスバーストの列のいずれかで印加することができる。一実施形態では、生成されたレーザ光のカーフ幅は、約２ミクロン〜１５ミクロンの範囲内であるが、シリコンウェハのスクライビング／ダイシングでは、デバイス／シリコン界面で測定されたときに、好ましくは約６ミクロン〜１０ミクロンの範囲内である。
無機誘電体（例えば二酸化ケイ素）のイオン化を達成し、無機誘電体の直接的なアブレーションの前に下地の損傷によって引き起こされる層間剥離及び欠けを最小限に抑えるのに十分に高いレーザ強度を提供するなどの利益及び利点によって、レーザパラメータを選択することができる。また、パラメータは、正確に制御されたアブレーション幅（例えば、カーフ幅）及び深さと共に、産業用途に意味のあるプロセススループットを提供するように選択することができる。上述したように、ピコ秒ベース及びナノ秒ベースのレーザアブレーションプロセスと比較して、フェムト秒ベースのレーザは、このような利点を提供するのにはるかにより適している。しかしながら、フェムト秒ベースのレーザアブレーションのスペクトル内においてさえ、特定の波長が他よりも優れたパフォーマンスを提供する場合がある。例えば、一実施形態では、近紫外又は紫外範囲内の波長を有するフェムト秒レーザベースのプロセスは、近赤外又は赤外範囲内の波長を有するフェムト秒ベースのレーザプロセスよりもクリーンなアブレーションプロセスを提供する。このような特定の一実施形態では、半導体ウェハ又は基板のスクライビングに適したフェムト秒ベースのレーザプロセスは、約５４０ナノメートル以下の波長を有するレーザに基づく。このような特定の一実施形態では、約５４０ナノメートル以下の波長を有するレーザの、パルスは約４００フェムト秒以下が使用される。しかしながら、代替の一実施形態では、デュアルレーザ波長（例えば、赤外線レーザと紫外線レーザの組み合わせ）が使用される。
方法１００を進めると、ウェハ・オン・フレームアセンブリは、例えば、図６に図示されるように、レーザスクライブモジュールから、プラズマエッチングチャンバを含むプラズマエッチングモジュールへ搬送される。操作１０５では、少なくともウェハは、温度制御された（冷却された）チャックの上面の上に配置される。例示的な実施形態では、温度制御されたチャック表面は、０℃未満に冷却される。図４Ｄに示されるように、プラズマエッチングプロセス用のエッチングチャンバ内にロードされた際に、ウェハ４００は、接着フィルムによってフィルムフレームに取り付けられながら、チャック４０８Ａ上に配置される。一実施形態では、フィルムフレーム４０８は、直径がチャック４０８Ａよりも大きく、したがって、チャック４０８Ａを囲む外側環状リング４０８Ｂの上に載る。したがって、フィルムフレーム４０８の冷却は、環状リング４０８Ｂを通してチャック４０８Ａまで熱伝導を介して行われる、又は環状リング４０８Ｂもまた温度制御される場合は、環状リング４０８Ｂへ直接行われる。代替の一実施形態では、温度制御されたチャック４０８Ａは、ウェハ４００及びフィルムフレーム４０８の両方を更に支持するのに十分大きい。例えば、ウェハ４００が３００ｍｍウェハであり、フィルムフレームが３８０〜４００ｍｍの外径を有する場合、チャックは、４００ｍｍ又はそれ以上の外径（例えば、４５０〜４６０ｍｍ）を有することができる。
図４Ｄに更に図示されるように、フィルムフレーム上のウェハのチャンバ内への搬送に続いて、シールドリング４５０が、フレーム４０８に近接して配置される。実施形態では、シールドリング４５０は、誘電体材料（例えば、エッチングチャンバードウェアにとって従来の任意のセラミックス（例えば、イットリア、アルミナなど）である。実施形態では、シールドリング４５０は、実質的にフレーム４０８のすべてを覆い、プラズマ曝露からフレームの全部分を保護するように寸法決めされ、チャック４０８Ａとセンタリングされる。例示的な実施形態では、シールドリング４５０は、ウェハの外径（Ｏ．Ｄ．Ｗ）よりも大きいＩ．Ｄ．ＳＲを有する環状形状である。例えば、３００ｍｍ基板の一実施形態では、シールドリングのＩ．Ｄ．は、３０５〜３７５ｍｍである。このように、シールドリング４５０は、エッチングプロセス中に基板４００の何れの部分をもマスクしない。シールドリング４５０は、一般的に、基板４００のＯ．Ｄ．（Ｏ．Ｄ．Ｗ）と、フレーム４０８のＩ．Ｄ．（Ｉ．Ｄ．ＴＦ）との間の距離に亘るテープ４０６の一部を覆う。更なる実施形態では、シールドリング４５０は、フレームのＯ．Ｄ．（Ｏ．Ｄ．ＴＦ）より大きい外径（Ｏ．Ｄ．ＳＲ）を有する。やがて確立される基準を備えた多くのフレーム構成があるが、典型的なフレームは、３８０〜３８５ｍｍのＯ．Ｄ．を有する。したがって、このような実施形態では、シールドリング４５０は、少なくとも３８０ｍｍの、有利には３８５ｍｍよりも大きい（例えば、４００ｍｍの）Ｏ．Ｄ．を有する。
例示的な実施形態では、シールドリングは、上昇位置と下降位置との間でシールドリングを上下動させるように構成された１組のリフターピンによって、プラズマエッチングチャンバに取り付けられる。上昇位置では、シールドリング４５０は、シールドリング４５０とチャック４０８Ａとの間でフィルムフレーム４０８上の基板４００の通過を可能にする。下降位置では、シールドリング４５０は、フィルムフレーム４０８の上面の上方（又はフィルムフレーム４０８の上に配置されたテープ４０６の上面の上方）のわずか５ｍｍにある。下降位置では、シールドリング４５０は、有利なことに、フィルムフレーム４０８（又はフィルムフレーム４０８の上に配置されたテープ４０６の上面）と直接接触してはおらず、しかしながら、シールドリング４５０とフレーム４０８との間にプラズマが形成されないことを保証するのに十分近接している（例えば、プラズマ条件に対するデバイ長内にある）。例示的な実施形態では、下降した場合、シールドリングとフレーム４０８（又は上にあるテープ４０６）の上面との間に、少なくとも１ｍｍ、しかしながら５ｍｍ未満のギャップが存在する。（例えば、リング４０８Ｂ内に埋め込まれた）リフターピンは、上昇（搬送）位置と下降（処理）位置の間で、シールドリング４５０を昇降させることができる。
シールドリングを適所（例えば、下降位置）に備えて、方法１００は、半導体ウェハがプラズマエッチングされるプラズマエッチング操作１０６を継続し、これによって、スクライブがウェハの全厚さを通過しなかったＩＣ（例えば、５０〜７５μｍを超える半導体基板の厚さ）を個片化するか、及び／又はアブレーション経路に沿って見つかった熱損傷を受けた半導体を除去する。図２Ｃに図示されるように、プラズマエッチフロントは、パターニングされたマスク２０８内のギャップ２１０を貫通して進み、これによって個片化された集積回路２０６を形成する。本発明の一実施形態によれば、半導体ウェハをエッチングする工程は、レーザスクライビングプロセスによって形成されたトレンチをエッチングして、最終的に半導体ウェハを完全に貫通してエッチングする工程を含む。これは、基板２０４のための図２Ｃと、ウェハ４００のための図４Ｅの両方に図示される。図２Ｃ及び図４Ｅによって図示される例示的な実施形態では、プラズマエッチングは、トレンチ４１６によって分離した半導体ウェハ４００の個別化された部分４１４（例えば、４１４Ａ及び４１４Ｂ）を有する接着フィルム２１４、４０６上でそれぞれ停止される。
特定の一実施形態では、エッチングプロセス中に、半導体ウェハ２０４の材料のエッチング速度は、毎分２５ミクロンよりも大きい。ダイの個片化プロセスのプラズマエッチング部分のために、超高密度プラズマ源を使用することができる。このようなプラズマエッチングプロセスを実行するのに適した処理チャンバの例は、米国カリフォルニア州サニーベールのアプライドマテリアルズ（Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ）から入手可能なＡｐｐｌｉｅｄ Ｃｅｎｔｕｒａ（商標名）Ｓｉｌｖｉａ（商標名）Ｅｔｃｈシステムである。Ａｐｐｌｉｅｄ Ｃｅｎｔｕｒａ（商標名）Ｓｉｌｖｉａ（商標名）Ｅｔｃｈシステムは、容量及び誘導ＲＦ結合を組み合わせ、これは、磁気強化によって提供される改良を加えても、容量結合のみによって可能なイオン密度及びイオンエネルギーよりもはるかに独立した制御を与える。この組み合わせは、イオン密度のイオンエネルギーからの効果的な分離を可能にし、これによって非常に低圧でさえ、潜在的に損傷をもたらす高いＤＣバイアスレベル無しに、比較的高密度のプラズマを達成する。多重ＲＦ源構成はまた、非常に広いプロセスウィンドウをもたらす。しかしながら、例えば、スループットが最も重要でない場合は、少なくとも理論上は、シリコンをエッチング可能な任意のプラズマエッチングチャンバを使用することができる。
例示的な一実施形態では、本質的に精密なプロファイル制御と実質的にスカラップの無い側壁を維持しながら、従来のシリコンエッチング速度（例えば、４０μｍ又はそれ以上）を約４０％超えるエッチング速度で、単結晶シリコン基板又はウェハ２０４をエッチングするために、ディープシリコンエッチングが使用される。特定の一実施形態では、スルーシリコンビア型のエッチングプロセスが使用される。エッチングプロセスは、一般的に、フッ素系ガス（例えば、ＮＦ３、ＳＦ６、ＳｉＦ４、Ｃ４Ｆ８、ＣＨＦ３、ＸｅＦ２）である反応ガス、又は比較的高いエッチング速度でシリコンをエッチングすることができる任意の他の反応ガスから生成されるプラズマに基づく。
更なる実施形態では、プラズマエッチング操作１０６は、スクライブされたトレンチの側壁から半導体の厚みを除去する。個片化されたダイは、信頼性の高いダイのピックアンドプレースプロセス及び後続のアセンブリプロセスを保証するのに十分高いダイ破断強度を必要とする。粗く損傷のある側壁は、次のレーザアブレーション操作１０４が許容できないほどのダイ破断強度の低下を示すことが見出された。しかしながら、フェムト秒レーザに対するシリコン基板内のダメージ層が３μｍ未満の厚さであり、より高いダイ破断強度は、トレンチ２１２によって露出された側壁から半導体の同等の厚さを除去するためにプラズマエッチング操作１０６を実行することによって達成することができることが見出された。
１０μｍ／分の鉛直方向のエッチング速度と共に、プロセス条件に応じて、横方向のエッチング速度はその５０〜１００％の間であることが予想される。このように、エッチング時間は、基板の所望のアンダーカット及び／又は残りの厚さに応じて、一般的に１０〜９０秒の中にある。実施形態では、プラズマエッチング操作１０６中のウェハ温度は、最も高い化学的エッチング速度のためにプラズマエッチングプロセスの少なくとも一部に対して、少なくとも５０℃まで、有利には７０℃〜８０℃の間まで上昇されるが、マスク材料の過度な架橋と後続のマスク除去の困難性を防止するために、１００℃以下の温度にマスク層を維持するのが有利である。１００℃以下の温度では、マスクの水溶性は、有利に維持される。
（特に、エッチング操作１０６が基板４００を個片化する）実施形態では、少なくともプラズマエッチングの部分の間、裏面冷却ガス（例えば、Ｈｅ）の圧力を２０ミリトール未満、より有利には５ミリトール未満に低減させることが有利であることが見出された。チャック４０８Ａの表面を介して基板４００の裏面に供給されるガスの量は、そのような圧力では最小であるが、より高い裏面圧力は、特に、エッチフロントがウェハ厚さの最終部分（例えば、最後の５０μｍ）を通過する直前に、ウェハの激しい湾曲を誘発することが見出された。このような湾曲は、１以上のダイの壊滅的な破損につながる可能性があり、したがって回避されるべきである。実施形態では、全プラズマエッチング操作は、２０ｍＴ未満の裏面Ｈｅ圧力で実行され、一方、他の実施形態では、裏面Ｈｅ圧力は、エッチング時間の増加に伴い、エッチングレシピステップ間で低減され（例えば、時間の経過と共にランプダウンされ）、これによってチャック４０８Ａと基板４００の間で与えられた残りの最小基板厚さに対して許容される最良の冷却を可能にする。その後、パターニングされたマスク４１０は、個片化プロセスのレーザスクライブ及びプラズマエッチング部分の後、接着フィルム４０６の除去前に、除去される。
プラズマエッチング操作１０６の後、個片化された集積回路は、接着フィルムに結合されたままである。これによって、パッケージアセンブリハウスは、操作１０７で、従来のピックアンドプレースパッケージングプロセス内における任意のテープフレームと同様に、フィルムフレーム４０８を使用することができる。このような一実施形態では、ダイの取り外しは、従来のピックアンドプレース機によって個別のダイベースで行われる。あるいはまた、保護層（例えば、従来の保護ダイシングテープ）を接着フィルム４０６の反対面に（例えば、従来のダイシングテープ／テープフレームアプリケーションにおいてダイシングの前に半導体の面に実行されるように）塗布することができる。
単一のプロセスツールは、ハイブリッドレーザアブレーション・プラズマエッチング個片化プロセス内の多くの又はすべての操作を実行するように構成することができる。例えば、図５は、本発明の一実施形態に係る、ウェハ又は基板のレーザ・プラズマダイシング用のツールレイアウトのブロック図を示す。
図５を参照すると、プロセスツール５００は、複数のロードロック５０４が結合されたファクトリインタフェース５０２（ＦＩ）を含む。クラスタツール５０６は、ファクトリインタフェース５０２に結合される。クラスタツール５０６は、プラズマエッチングチャンバ５０８を含む。レーザスクライブ装置５１０も又はクトリインタフェース５０２に結合される。プロセスツール５００全体の設置面積は、一実施形態では、図５に示されるように、約３５００ミリメートル（３．５メートル）×約３８００ミリメートル（３．８メートル）であることができる。
一実施形態では、レーザスクライブ装置５１０は、レーザを収容する。このような一実施形態では、レーザは、フェムト秒ベースのレーザである。レーザは、マスクの利用を含むハイブリッドレーザ・エッチング個片化プロセスのレーザアブレーション部分（例えば、上述したレーザアブレーションプロセス）を実行するのに適している。一実施形態では、レーザに対してウェハ又は基板（又はそのキャリア）を移動させるために構成された可動ステージもまた、プロセスツール５００に含まれる。特定の一実施形態では、レーザもまた、移動可能である。レーザスクライブ装置５１０全体の設置面積は、一実施形態では、図５に示されるように、約２２４０ミリメートル×約１２７０ミリメートルであることができる。
一実施形態では、プラズマエッチングチャンバ５０８は、パターニングされたマスク内のギャップを貫通してウェハ又は基板をエッチングして、これによって複数の集積回路を個片化するように構成される。このような一実施形態では、プラズマエッチングチャンバ５０８は、ディープシリコンエッチングプロセスを行うように構成される。特定の一実施形態では、プラズマエッチングチャンバ５０８は、米国カリフォルニア州サニーベールのアプライドマテリアルズから入手可能なＡｐｐｌｉｅｄ Ｃｅｎｔｕｒａ（商標名） Ｓｉｌｖｉａ（商標名）Ｅｔｃｈシステムである。プラズマエッチングチャンバ５０８は、単結晶シリコン基板又はウェハの上又は中に収容された集積回路を個片化するために使用されるディープシリコンエッチング用に具体的に設計されてもよい。一実施形態では、高密度プラズマ源が、プラズマエッチングチャンバ５０８に含まれ、これによって高いシリコンエッチング速度を促進する。一実施形態では、複数のプラズマエッチングチャンバが、プロセスツール５００のクラスタツール５０６の部分に含まれ、これによって個片化又はダイシングプロセスの高い製造スループットを可能にする。
一実施形態では、プラズマエッチングチャンバ５０８は、プラズマ処理中にテープフレーム上に配置されながら、ウェハをクランプするためにチャンバ内に配置されたチャックを含む。ファクトリインタフェース５０２は、レーザスクライブ装置５１０を有する外部の製造施設とクラスタツール５０６との間をインタフェース接続するのに適した大気ポートであってもよい。ファクトリインタフェース５０２は、ウェハ（又はそのキャリア）を格納ユニット（例えば、正面開口式カセット一体型搬送・保管箱（ＦＯＵＰ））からクラスタツール５０６又はレーザスクライブ装置５１０のいずれか又はその両方へ搬送するためのアーム又はブレードを備えたロボットを含むことができる。
クラスタツール５０６は、個片化の方法において機能を実行するのに適した他のチャンバを含むことができる。例えば、一実施形態では、追加のエッチングチャンバの代わりに、堆積チャンバ５１２が含まれる。堆積チャンバ５１２は、ウェハ又は基板のレーザスクライビングの前に、ウェハ又は基板のデバイス層の上又は上方へのマスク堆積用に構成することができる。このような一実施形態では、堆積チャンバ５１２は、フォトレジスト層を堆積するのに適している。
実施形態は、テープフィルムフレームを覆うように構成されたチャンバシールドリングを備えたプラズマエッチングチャンバを更に含む。図６は、一実施形態に係る、チャンバシールドリングを含むエッチングチャンバの概略図を示す。
図６は、温度が制御されるコンポーネントを含むプラズマ処理システム６００の概略断面図を示す。一実施形態では、プラズマ処理システム６００は、プラットフォーム５００内でエッチングチャンバ５０８として使用される。プラズマ処理システム６００は、米国カリフォルニア州のアプライドマテリアルズによって製造されるＡｐｐｌｉｅｄ Ｃｅｎｔｕｒａ（商標名）Ｓｉｌｖｉａ（商標名）Ｅｔｃｈシステムが挙げられるが、これに限定されないプラズマエッチングチャンバを含む当該技術分野で知られている任意のタイプの処理チャンバとすることができる。
プラズマ処理システム６００は、接地されたチャンバ６０５を含む。（図６内で位置４００Ａ及び４００Ｂに図示される）処理されるワークピース（例えば、基板）４００は、位置４００Ｂの開口部６１５を介してロードされ、下の位置（４００Ａ）にある温度制御されたチャック４０８Ａに配置される。現在３００ｍｍ及び４５０ｍｍの直径を有する従来のシリコン基板によって業界で知られているように、基板の寸法は変化してもよい。特定の実施形態では、温度制御されたチャック４０８Ａは、（例えば、チラー６７７及び／又は温度制御装置６７５及び／又はコントローラ６７０によって）各々のゾーンがゾーン間で同じ又は異なることが可能な温度設定値に独立して制御可能な複数のゾーンを含む。例えば、温度制御されたチャック４０８Ａは、基板４００の中心に近接する内側熱ゾーンと基板４００の周縁部／端部に近接する外側熱ゾーンの両方を含むことができる。基板４００に取り付けられたフィルムフレーム４０８もまた、チャック４０８Ａの上に配置される。コントローラ６７０は、様々なサブプロセッサ及びサブコントローラを制御するために工業環境で使用可能な汎用データ処理システムの任意の形態のうちの１つとすることができる。一般的に、コントローラ６７０は、メモリ６７３及び入力／出力（Ｉ／Ｏ）回路６７４と通信する中央処理装置（ＣＰＵ）６７２を、他の共通のコンポーネントの中に含む。ＣＰＵ６７２によって実行されるソフトウェア命令は、システム６００に、例えば、プラズマエッチングチャンバ６０５内に基板４００をロードさせる、供給源６４５から処理ガスを導入させる、及び１以上のＲＦ源６２５、６２６、６３０からのＲＦエネルギーの送出を介してそれらをプラズマに励起させる。本発明の一部は、図１のエッチング方法１００を実行するためにエッチングシステム６００を制御するためのコンピュータ（又はその他の電子デバイス）をプログラミングするために使用することができる命令を内部に格納したコンピュータ可読媒体を含むことができるコンピュータプログラム製品として提供することができる。コンピュータ可読媒体は、フロッピー（登録商標）ディスク、光ディスク、ＣＤ−ＲＯＭ（コンパクトディスク読み出し専用メモリ）、磁気光学ディスク、ＲＯＭ（読み出し専用メモリ）、ＲＡＭ（ランダムアクセスメモリ）、ＥＰＲＯＭ（消去可能なプログラマブル読み出し専用メモリ）、ＥＥＰＲＯＭ（電気的に消去可能なプログラマブル読み出し専用メモリ）、磁気又は光カード、フラッシュメモリ、又は他の一般的に知られているタイプの電子命令を格納するのに適したコンピュータ可読記憶媒体を含むことができるが、これらに限定されない。更に、本発明は、コンピュータプログラム製品を含むプログラムファイルとしてダウンロードすることもでき、プログラムファイルは、遠隔のコンピュータから要求しているコンピュータへ転送することができる。
エッチングシステム６００は、（点線で描かれた）上昇位置４５０Ｂ及び下降位置４５０Ａから移動可能である（図６内の位置４５０Ａ及び４５０Ｂに図示される）チャンバシールドリング４５０を更に含み、ここでリング４５０は、プラズマ処理の間、基板４００の何れの部分をも覆うことなくフレーム４０８を遮蔽する。図６に図示されたチャンバシールドリング４５０は、図４Ｄの文脈において他の箇所に記載された特徴の１つ、いくつか、又はすべてを有することができる。
処理ガスは、ガス供給源６４５からマスフローコントローラ６４９を介してチャンバ６０５の内部に供給される。チャンバ６０５は、大容量真空ポンプスタック６５５に接続された排気弁６５１を介して排気される。
プラズマ電力がチャンバ６０５に印加されると、基板４００の上の処理領域内にプラズマが形成される。第１プラズマバイアス電源６２５は、伝送路６２８を介してチャック４０８Ａ（例えば、カソード）に結合され、これによってプラズマを励起する。プラズマバイアス電源６２５は、典型的には、約２ＭＨｚ〜６０ＭＨｚの間の低い周波数を有し、特定の一実施形態では、１３．５６ＭＨｚ帯である。例示的な実施形態では、プラズマ処理システム６００は、プラズマバイアス電源６２５と同じＲＦ整合器６２７に接続された２ＭＨｚ帯付近で動作する第２プラズマバイアス電源６２６を含み、これによって二重周波数バイアス電源を提供する。典型的な３００ｍｍ基板用の二重周波数バイアス電源の一実施形態では、１３．５６ＭＨｚのジェネレータは、５００Ｗ〜１００００Ｗの間で供給し、一方、２ＭＨｚのジェネレータは、０〜１００００Ｗの間の電力を供給し、全バイアス電力（Ｗｂ，ｔｏｔ）は、５００Ｗ〜２００００Ｗの間となる。二重周波数バイアス電源の別の一実施形態では、６０ＭＨｚのジェネレータは、１００Ｗ〜８０００Ｗの間で供給し、一方、２ＭＨｚのジェネレータは、０〜１００００Ｗの間の電力を供給し、全バイアス電力（Ｗｂ，ｔｏｔ）は、１００Ｗ〜２００００Ｗの間となる。
プラズマ電源６３０は、チャック４０８Ａに対して陽極とすることができるプラズマ発生要素６３５（例えば、シャワーヘッド）に整合器（図示せず）を介して結合され、これによってプラズマを励起するための高周波電源の電力を提供する。プラズマソース電源６３０は、通常、プラズマバイアス電源６２５よりも高い周波数（例えば、１００〜１８０ＭＨｚ）を有し、特定の実施形態では、１６２ＭＨｚ帯である。特定の実施形態では、トップソースは、１００Ｗ〜５０００Ｗの間を動作する。バイアス電源は、基板４００上のバイアス電圧により直接的に影響を与え、基板４００のイオン衝撃を制御し、一方、ソース電源は、プラズマ密度により直接的に影響を与える。
なお、これらの例示的な電力範囲は、３００ｍｍの直径を有するワークピース（例えば、１２インチウェハ）を処理するためであり、電力レベルは、少なくとも同じ電力密度（すなわち、ワット／基板面積単位）を維持するように、システムの次の世代に拡張することが期待できることに留意すべきである。例えば、システム６００が４５０ｍｍの基板用に構成される実施形態では、上記の電力範囲は、２〜２．５倍増加する。
なお、上記の説明は例示的なものであって限定的なものではないことを意図していることを理解すべきである。例えば、図中のフロー図は、本発明の特定の実施形態によって実行される操作の特定の順序を示しているが、そのような順序は必要とされない（例えば、代替の実施形態は、異なる順序で操作を実行する、特定の操作を組み合わせる、特定の操作を重複させる等ができる）ことを理解すべきである。更に、上記の説明を読んで理解することにより、当業者にとって多くの他の実施形態が明らかとなるであろう。本発明は特定の例示的な実施形態を参照して説明したが、本発明は上記実施形態に限定されるものではなく、添付の特許請求の範囲の趣旨及び範囲内で修正及び変更して実施することができることが認識されるであろう。したがって、本発明の範囲は、添付の特許請求の範囲を参照して、そのような特許請求の範囲が権利を認める均等物の全範囲と共に決定されるべきである。

Claims (15)

  1. 複数の集積回路を含む半導体ウェハをダイシングする方法であって、
    半導体ウェハをフィルムフレームに結合する工程と、
    半導体ウェハの上方に、集積回路を覆い保護するマスクを形成する工程と、
    レーザスクライビングプロセスによってマスクをパターニングし、これによってパターニングされたマスクに集積回路間の半導体ウェハの領域を露出させるギャップを提供する工程と、
    フィルムフレームに結合された半導体ウェハをプラズマエッチングチャンバへ搬送する工程と、
    半導体ウェハの何れの部分をもチャンバシールドリングによって覆うことなく、チャンバシールドリングによってフィルムフレームを覆う工程であって、チャンバシールドリングは、フィルムフレームの内径よりも小さいが、基板の外径よりも大きい内径を有する環状になるように寸法設計されており、チャンバシールドリングはフィルムフレームに接触はしていないが、チャンバシールドリングとフィルムフレームの間にプラズマが形成されない程度に近接している工程と、
    パターニングされたマスク内のギャップを貫通して半導体ウェハをプラズマエッチングし、これによって半導体ウェハをフィルムフレームに結合させながら個片化された集積回路を形成する工程とを含む方法。
  2. フィルムフレームに結合された半導体ウェハをプラズマエッチングチャンバへ搬送する工程は、半導体ウェハを温度制御されたチャック表面の上に配置する工程と、温度制御されたチャック表面の周囲に配置された温度制御された環状リングの上面の上にフィルムフレームを配置する工程を含む請求項１記載の方法。
  3. 温度制御されたチャック表面と温度制御された環状リングの上面を冷却する工程を含む請求項２記載の方法。
  4. 温度制御されたチャック表面と温度制御された環状リングの上面を冷却する工程は、チャック表面と環状リングの上面を０℃未満に冷却する工程を含む請求項２記載の方法。
  5. 温度制御されたチャック表面を冷却する工程は、半導体ウェハをプラズマエッチングしながら、温度制御されたチャック表面を貫通して半導体ウェハの裏面にガスを供給する工程を含む請求項３記載の方法。
  6. 温度制御されたチャック表面を貫通してガスを供給する工程は、３ｍＴよりも大きくない裏面圧力を維持するのに十分な流量を提供する工程を含む請求項５記載の方法。
  7. フィルムフレームに結合された半導体ウェハをプラズマエッチングチャンバへ搬送する工程は、半導体ウェハ及びフィルムフレームを温度制御されたチャック表面の上に配置する工程を含む請求項１記載の方法。
  8. シールドリングは、フィルムフレームよりも大きな外径を有する請求項１記載の方法。
  9. シールドリングは、上昇位置と下降位置との間でシールドリングを昇降させるように構成された１組のリフターピンによってプラズマエッチングチャンバに固定される請求項１記載の方法。
  10. チャンバシールドリングは、１〜５ｍｍのギャップによってフィルムフレームの上面から分離される請求項１記載の方法。
  11. 半導体ウェハは、２５〜３００μｍの範囲内の厚さを有し、直径が３００〜４５０ｍｍである請求項１記載の方法。
  12. 複数の集積回路（ＩＣ）を含む半導体ウェハをダイシングするためのシステムであって、
    半導体ウェハの上方に配置されたマスクをパターニングし、これによってＩＣ間の半導体ウェハの領域を露出させるトレンチを形成するためのレーザスクライブモジュールと、
    パターニングされたマスク内のギャップを貫通して半導体ウェハをプラズマエッチングし、これによって個片化されたＩＣを形成するためのレーザスクライブモジュールに結合されたプラズマエッチングチャンバであって、
    エッチングプロセス中にフィルムフレームに結合されながら半導体ウェハを支持するための温度制御されたチャックと、
    半導体ウェハの何れの部分をも覆うことなくフィルムフレームを覆うように構成されたチャンバシールドリングとを含み、チャンバシールドリングは、フィルムフレームの内径よりも小さいが、基板の外径よりも大きい内径を有する環状になるように寸法設計されており、チャンバシールドリングはフィルムフレームに接触はしていないが、チャンバシールドリングとフィルムフレームの間にプラズマが形成されない程度に近接しているプラズマエッチングチャンバとを含むシステム。
  13. プラズマエッチングチャンバは、
    フィルムフレームを支持するために温度制御されたチャックの周囲に配置された温度制御された環状リングを含む請求項１２記載のシステム。
  14. 複数の集積回路を含む半導体ウェハをダイシングする方法であって、
    半導体ウェハをフィルムフレームに結合する工程と、
    半導体ウェハの上方に、集積回路を覆い保護するマスクを形成する工程と、
    プラズマチャンバの温度制御されたチャック表面の上に半導体ウェハを配置し、温度制御されたチャック表面の周囲に配置された温度制御された環状リングの上面の上にフィルムフレームを配置する工程と、
    半導体ウェハの何れの部分をもチャンバシールドリングによって覆うことなく、チャンバシールドリングによってフィルムフレームを覆う工程であって、チャンバシールドリングは、フィルムフレームの内径よりも小さいが、基板の外径よりも大きい内径を有する環状になるように寸法設計されており、チャンバシールドリングはフィルムフレームに接触はしていないが、チャンバシールドリングとフィルムフレームの間にプラズマが形成されない程度に近接している工程と、
    半導体ウェハをフィルムフレームに結合させながら、半導体ウェハをプラズマエッチングする工程とを含む方法。
  15. 温度制御されたチャック表面と温度制御された環状リングの上面を冷却する工程を含む請求項１４記載の方法。
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