JP2015532542A - フィルムフレームアプリケーション用ｕｖ除去ダイシングテープの部分的前反応によるレーザ・プラズマエッチングウェハダイシング - Google Patents

フィルムフレームアプリケーション用ｕｖ除去ダイシングテープの部分的前反応によるレーザ・プラズマエッチングウェハダイシング Download PDF

Info

Publication number
JP2015532542A
JP2015532542A JP2015537761A JP2015537761A JP2015532542A JP 2015532542 A JP2015532542 A JP 2015532542A JP 2015537761 A JP2015537761 A JP 2015537761A JP 2015537761 A JP2015537761 A JP 2015537761A JP 2015532542 A JP2015532542 A JP 2015532542A
Authority
JP
Japan
Prior art keywords
semiconductor wafer
adhesive film
wafer
mask
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2015537761A
Other languages
English (en)
Inventor
モハマド カムルツァマン チョウデュリー
モハマド カムルツァマン チョウデュリー
ウェイシェン レイ
ウェイシェン レイ
トッド イーガン
トッド イーガン
ブラッド イートン
ブラッド イートン
マドハバ ラオ ヤラマンチリ
マドハバ ラオ ヤラマンチリ
アジャイ クマー
アジャイ クマー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of JP2015532542A publication Critical patent/JP2015532542A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67207—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H01L2221/68336—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding involving stretching of the auxiliary support post dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer

Abstract

ＵＶ反応性接着フィルムを用いたレーザ・プラズマエッチングによるウェハのダイシング方法及びシステム。方法は、ウェハ上に形成されたＩＣを覆うマスクを形成する工程を含む。半導体ウェハは、ＵＶ反応性接着フィルムによってフィルムフレームに結合される。ＵＶ反応性接着フィルムの前反応は、ウェハの縁部を越えて延在する接着剤の周辺部を反応させ、これによって露出した接着剤材料のプラズマエッチング耐性を改善し、エッチングチャンバ内での炭化水素の再堆積を削減する。マスクは、パターニングされたマスクにギャップを提供するために、レーザスクライビングによってパターニングされる。パターニングは、そこからＩＣが形成される薄膜層の下の半導体ウェハの領域を露出させる。半導体ウェハは、パターニングされたマスク内のギャップを貫通してプラズマエッチングされ、これによってＩＣを個片化する。その後、ＵＶ反応性接着剤の中心部が反応され、個片化されたＩＣがフィルムから分離される。

Description

関連出願の相互参照
本出願は、２０１２年１０月１７日に、「フィルムフレームアプリケーション用ＵＶ除去ダイシングテープの部分的前反応によるレーザ・プラズマエッチングウェハダイシング（ＬＡＳＥＲ ＡＮＤ ＰＬＡＳＭＡ ＥＴＣＨ ＷＡＦＥＲ ＤＩＣＩＮＧ ＷＩＴＨ ＰＡＲＴＩＡＬ ＰＲＥ−ＣＵＲＩＮＧ ＯＦ ＵＶ ＲＥＬＥＡＳＥ ＤＩＣＩＮＧ ＴＡＰＥ ＦＯＲ ＦＩＬＭ ＦＲＡＭＥ ＷＡＦＥＲ ＡＰＰＬＩＣＡＴＩＯＮ）」の名称で出願された米国仮特許出願第６１／７１５，１９０号に基づく優先権の利益を主張し、全目的のためにその全体が参照により本明細書に援用される。
分野
本発明の実施形態は、半導体処理の分野に関し、特に、各ウェハが複数の集積回路を上に有する半導体ウェハをダイシングする方法に関する。
関連技術の説明
半導体ウェハ処理では、集積回路は、シリコン又は他の半導体材料からなるウェハ（基板ともいう）上に形成されている。一般に、半導体、導電体又は絶縁体のいずれかである様々な材料の層が、集積回路を形成するために利用される。これらの材料は、様々な周知のプロセスを用いて堆積され、エッチングされ、これによって集積回路を形成する。各ウェハは、ダイとして知られる集積回路を含む多数の個々の領域を形成するように処理される。
集積回路形成プロセスに続いて、ウェハは「ダイシング」され、これによってパッケージ化するために、又はより大規模な回路内でパッケージ化されていない形態で使用するために、互いに個々のダイに分離される。ウェハダイシング用に使用される２つの主要な技術は、スクライビングとソーイングである。スクライビングでは、ダイヤモンドを先端に付けたスクライブが、予め形成されたスクライブラインに沿ってウェハ表面を横切って移動する。これらのスクライブラインは、ダイ間の空間に沿って延びている。これらの空間は、一般に「ストリート」と呼ばれている。ダイヤモンドスクライブは、ストリートに沿って、ウェハ表面に浅い傷を形成する。ローラなどによる圧力の印加時に、ウェハは、スクライブラインに沿って分離する。ウェハ内での破断は、ウェハ基板の結晶格子構造に従う。スクライビングは、約１０ミル（１インチの１０００分の１）又はそれ以下の厚さであるウェハに対して使用することができる。より厚いウェハに対しては、ソーイングが、現在のところ、ダイシングするのに好適な方法である。
ソーイングでは、１分当たり高回転数で回転するダイヤモンドが先端に付いた鋸（ソー）が、ウェハ表面に接触し、ストリートに沿ってウェハを切断（ソーイング）する。ウェハは、支持部材（例えば、フィルムフレーム全域に亘って伸ばされた接着フィルム）上に取り付けられ、鋸が垂直及び水平の両方のストリートに繰り返し印加される。スクライビング又はソーイングのいずれにおいても１つの問題は、チップ（欠け）及びゴージ（削り溝）が切断されたダイ端部に沿って形成される可能性があることである。また、亀裂が形成され、ダイの端部から基板内へと伝播し、集積回路を動作不能にする可能性がある。正方形又は長方形のダイの片側のみが結晶構造の方向にスクライブ可能であるので、チッピング（欠け）及びクラッキング（割れ）は、スクライビングにおいて特に問題である。その結果、ダイのもう一方の側の劈開は、ギザギザの分離ラインをもたらす。チッピング及びクラッキングのために、集積回路への損傷を防止するための追加の間隔がウェハ上のダイ間に必要となる（例えば、チップ及びクラックは、実際の集積回路からある距離に維持される）。間隔要件の結果として、標準サイズのウェハ上にはそれほど多くのダイを形成することはできず、もしもそうでないならば回路用に使用可能であったウェハの実質的な領域が無駄になる。鋸の使用は、半導体ウェハ上の実質的な領域の無駄を悪化させる。鋸の刃は、約１５ミクロンの厚さである。このように、鋸によって作られた切り口を取り巻く割れ及びその他の損傷が、集積回路に悪影響を及ぼさないことを保証するために、３００〜５００ミクロンはしばしばダイのそれぞれの回路を分離しなければならない。更に、切断後、各ダイは、ソーイングプロセスから生じる粒子及び他の汚染物質を除去するために実質的なクリーニングを必要とする。
プラズマダイシングもまた使用されてきたが、同様に制限を有するかもしれない。例えば、プラズマダイシングの実施を妨げる１つの制限は、コストであるかもしれない。レジストをパターニングするための標準的なリソグラフィ操作は、実行コストが桁違いに高くなる可能性がある。プラズマダイシングの実施を妨げる可能性のあるもう一つの制限は、一般的に遭遇する金属（例えば、銅）のプラズマ処理は、ストリートに沿ってダイシングする際に、製造の問題又はスループットの限界を作る可能性があることである。
概要
本発明の実施形態は、各々が複数の集積回路を上に有する半導体ウェハをダイシングする方法に向けられている。一実施形態によると、複数の集積回路を含む半導体ウェハをダイシングする方法は、マスクを半導体ウェハの上方に形成する工程を含む。マスクは、集積回路を覆い保護する。本方法は、紫外線（ＵＶ）反応性接着フィルムでフィルムフレームに半導体ウェハを結合する工程を含む。本方法は、半導体ウェハの縁部を越えて配置された接着フィルムの周辺部を前反応させる工程を含む。本方法は、集積回路間の半導体ウェハの領域を露出させるギャップをパターニングされたマスクに提供するために、レーザスクライビングプロセスでマスクをパターニングする工程を含む。本方法はまた、半導体ウェハを接着フィルムに固定しながら、個片化された集積回路を形成するために、パターニングされたマスク内のギャップを貫通して半導体ウェハをエッチングする工程を含む。
一実施形態によると、複数の集積回路をダイシング方法は、ＵＶ反応性接着フィルムによってマスクされた結晶シリコン基板をフィルムフレームに結合する工程を含む。本方法は、シリコン基板の縁部を越えて配置された接着フィルムの周辺部を前反応させる工程を含む。本方法は、レーザスクライビングプロセスによって、マスクをパターニングし、少なくとも二酸化ケイ素の層、低Ｋ材料の層、及び銅の層をパターニングし、これによって集積回路間のシリコン基板の領域を露出させる工程を含む。本方法は、個片化された集積回路を形成するために、露出した領域を貫通してシリコン基板をエッチングする工程を含む。本方法は、ＵＶ光への曝露によって、シリコン基板の縁部内に配置された接着フィルムの中心部を反応させる工程を含む。本方法はまた、反応した接着フィルムから個片化された集積回路を分離する工程を含む。
一実施形態では、複数の集積回路（ＩＣ）を含む半導体ウェハをダイシングするシステムは、ＩＣを覆い保護するマスクを半導体ウェハの上方に形成するための堆積チャンバを含む。本システムは、紫外線（ＵＶ）反応性接着フィルムでフィルムフレームに半導体ウェハを結合するための接着フィルムアプリケータを含む。本システムは、半導体ウェハの縁部を越えて配置された接着フィルムの周辺部を前反応させるための反応ステーションを含む。本システムは、集積回路間の半導体ウェハの領域を露出させるギャップをパターニングされたマスクに提供するために、レーザスクライビングプロセスでマスクをパターニングするためのレーザスクライブモジュールを含む。本システムはまた、半導体ウェハを接着フィルムに固定しながら、個片化された集積回路を形成するために、パターニングされたマスク内のギャップを貫通して半導体ウェハをエッチングするためのプラズマエッチングチャンバを含む。
本発明の実施形態は、添付図面の図中において、例として示され、限定するものではない。
本発明の一実施形態に係る、複数の集積回路を含む半導体ウェハをダイシングする方法における操作を示すフローチャートである。 本発明の一実施形態に係る、複数の集積回路を含む半導体ウェハをダイシングする方法における操作を示すフローチャートである。 本発明の一実施形態に係る、図１Ａの操作１０１に対応する、半導体ウェハをダイシングする方法を実施する間の、複数の集積回路を含む半導体ウェハの断面図を示す。 本発明の一実施形態に係る、図１Ａの操作１０４及び図１Ｂの操作１１５に対応する、半導体ウェハをダイシングする方法を実施する間の、複数の集積回路を含む半導体ウェハの断面図を示す。 本発明の一実施形態に係る、図１Ａの操作１０６及び図１Ｂの操作１１６に対応する、半導体ウェハをダイシングする方法を実施する間の、複数の集積回路を含む半導体ウェハの断面図を示す。 本発明の一実施形態に係る、半導体ウェハ又は基板のストリート領域内に存在することができる材料のスタックの断面図を示す。 〜 本発明の実施形態に係る、半導体ウェハをダイシングする方法の様々な操作の断面図を示す。 本発明の一実施形態に係る、ウェハ又は基板のレーザ・プラズマダイシング用のツールレイアウトのブロック図を示す。 本発明の一実施形態に係る、本明細書に記載の方法の任意の１以上をコンピュータシステムに実行させるための命令セットを内部で実行することができる例示的なコンピュータシステムのブロック図を示す。
詳細な説明
各ウェハが複数の集積回路を上に有する半導体ウェハのダイシング方法が記載される。以下の説明では、本発明の実施形態の完全な理解を提供するために、多数の特定の詳細（例えば、ＵＶ反応性接着フィルムによるレーザ・プラズマエッチングウェハダイシングのアプローチ）が記載される。本発明の実施形態は、これらの特定の詳細なしに実施できることが、当業者には明らかであろう。他の例では、周知の態様（例えば、集積回路の製造）は、本発明の実施形態を不必要に曖昧にしないために、詳細には説明されない。更に、図に示される様々な実施形態は、例示であり、必ずしも縮尺通りに描かれていないことを理解すべきである。
初期のレーザスクライブとその後のプラズマエッチングを含むハイブリッドウェハ又は基板のダイシング工程は、ダイ個片化のために実施することができる。レーザスクライブプロセスはきれいにマスク層、有機及び無機誘電体層と、デバイス層を除去することができる。レーザスクライブプロセスは、その後の曝露、又はウェハ又は基板の部分エッチング時に終了することができる。ダイシング工程のプラズマエッチング部分は、次に、ダイ又はチップ個片化又はダイシングを得、バルク単結晶シリコンを介して、ウェハ又は基板のバルクをエッチングするために使用することができる。
ハイブリッドのウェハ又は基板のダイシングプロセスでは、ダイシングされるウェハは、概して、ＵＶ反応性接着フィルム（例えば、ＵＶ除去ダイシングテープ）によってテープフィルムフレーム上に取り付けられる。テープフィルムフレームは、従来のピックアンドプレース装置に適し、ハイブリッドダイシングプロセス中に、プラズマエッチングチャンバ内でのロボットハンドリング及びクランピングにも適しているタイプのものであってもよい。
一実施形態では、半導体ウェハは、ウェハの縁部を越えて外へと延びる接着面の第２の周辺部と共に、片面又は両面ＵＶ反応性接着フィルムの接着面の第１の中心部上に取り付けられる。プラズマエッチングフェーズの間、プラズマエッチングチャンバ内にテープフレームをロードする前に、ＵＶフィルムの接着面の周辺部の反応が実行され、これによってプラズマエッチングプロセスに曝露されるであろうウェハ縁部を越えた領域内の接着剤を架橋反応させる。プラズマエッチングの間、高密度プラズマに曝露されたときに反応した接着剤は、蒸発してウェハ上に配置されたデバイス構造及びエッチングされた構造内に再堆積する可能性がより少ない。例えば、プラズマエッチングの間にエッチングの停止の発生は、ＵＶフィルムの周辺接着部の前反応によって低減又は排除することができる。
一実施形態では、ウェハ縁部を越えて延在する周辺接着部の前反応は、ＵＶ反応性接着フィルムの裏面又は前面のいずれかからＵＶ照射を通して実行される。ＵＶ照射がＵＶ反応性接着フィルムの裏面を通して実行される有利な実施形態では、ウェハに付着した接着剤の中心部は、シャドーマスク（例えば、ダイシングを受ける半導体ウェハとほぼ同じ直径を有するダミーウェハ）によって裏面側のＵＶ光から隠される。
プラズマエッチングの後、個々のダイは、ＵＶフィルムを解放するために接着面の中心部を反応させることによって、ＵＶ反応性接着フィルムから採取することができる。あるいはまた、フレームと共に第２のダイシングテープを半導体ウェハ及びＵＶ反応性接着フィルムから除去されたダイの前面にひとまとめに塗布し、その後、個々のダイは後続のパッケージング及び組み立て操作のためにテープ付けされたフレームから取り出される。
一実施形態では、上記のアプローチに適したウェハの厚さは、約５０ミクロン以上である。ＩＣメモリチップに対しては、メモリ容量が増加するのに伴い、マルチチップ機能及び連続パッケージングの小型化が、超薄型ウェハダイシングを必要とする可能性がある。ロジックデバイスチップ／プロセッサに対しては、主要な課題は、ＩＣの性能向上、低ｋ材料及び他の材料の採用にある。約１００ミクロン〜７６０ミクロンの範囲内のウェハの厚さは、十分なチップの完全性を確保するためにそのような用途に使用することができる。プロセッサチップの設計者／製造者は、テストエレメントグループ（ＴＥＧ又はテストパターン）並びにアライメントパターンをウェハストリート内に配置することができる。このため、少なくともウェハの上面で約５０ミクロン〜１００ミクロンの範囲内のカーフ幅が、隣接するチップを分離し、テストパターンのみを除去するために必要とされる場合がある。主要な焦点は、層間剥離のない、効率的なダイシングプロセスを達成することである。
本明細書内に記載される実施形態は、特に、約１００ミクロン〜８００ミクロンの範囲内の厚さ、より具体的には、約１００ミクロン〜６００ミクロンの範囲内の厚さと、約５０ミクロン〜２００ミクロンの範囲内、より具体的には、約５０ミクロン〜１００ミクロンの範囲内のウェハ前面で測定された許容できるダイシングカーフ幅（これは例えば、レーザ／ソーハイブリッドプロセスにおいて、ウェハの裏側から測定された約３０〜５０ミクロンの典型的なカーフ幅に対応する）を有するプロセッサチップを備えたＩＣウェハのダイシング用途に対処することができる。１以上の実施形態は、上述のようなウェハをダイシングするためのハイブリッドレーザスクライビング＋プラズマエッチングのアプローチに向けられる。
図１Ａは、本発明の一実施形態に係る、複数の集積回路を含む半導体ウェハをダイシングする方法１００の操作を示す。図１Ｂは、本発明の一実施形態に係る、複数の集積回路を含む半導体ウェハをダイシングする方法１４０の操作を示す。方法１４０は、より一般的な方法１００の１つの例示的な実施形態である。図２Ａ〜２Ｃは、方法１００及び１４０の実行中における複数の集積回路を含む半導体ウェハの断面図を示し、一方、図４Ａ〜４Ｈは、方法１００及び１４０の実行中における半導体ウェハのキャリア基板への着脱の断面図を示す。
方法１００の操作１０１及び対応する図２Ａを参照すると、マスク２０２が、半導体ウェハ又は基板２０４の上方に形成される。ウェハ又は基板２０４は、キャリアフィルムの少なくとも片面上に接着剤が配置されたＵＶ反応性接着フィルム２１４の上に配置される。ＵＶ反応性接着フィルム２１４は、図４Ａ〜４Ｈに関連してより詳細に説明されるように、フィルムフレーム上に更に配置されてもよい（図２Ａ〜２Ｃには図示せず）。図４Ａに示されるように、マスク２０２用に記載された材料のいずれであってもよいマスク４１０が、例えば、レジスト又は他の材料のスピンコーティングによって、半導体ウェハ４００のアクティブ面４０２上に配置される。図４Ａには、コンフォーマルでない平坦化されたマスクとして図示されている（例えば、バンプの上方のマスク４１０の厚さは、谷部におけるマスク４１０の厚さよりも小さい）が、代替の一実施形態では、マスク４１０は、コンフォーマルマスクである。コンフォーマルマスクの実施形態は、有利なことに、トポグラフィー（例えば、２０μｍのバンプ）の上方にマスク４１０の十分な厚さを確保し、これによってプラズマエッチングダイシング操作の期間を存続する。コンフォーマルマスクの形成は、例えば、ＣＶＤ法によって、又は当技術分野で既知の他の任意のプロセスによってできる。
半導体ウェハ４００の材料特性の厚さに応じて、ウェハ４００をフィルムフレームに取り付ける前又は後にマスク４１０を貼り付けることができる。図１Ａ及び図４Ａに示される例示的な実施形態では、マスクは、半導体ウェハ４００をフィルムフレームに取り付ける前に貼り付けられる。このような特定の実施形態では、ウェハ４００は、３５０μｍを超える厚さを有する。図１Ｂに示される例示的な実施形態では、マスクは、半導体ウェハ４００をフィルムフレームに取り付けた後に貼り付けられる。このような特定の実施形態では、ウェハ４００は、３５０μｍ未満の厚さを有する。
図２Ａに示されるように、マスク２０２は、半導体ウェハ２０４の表面上に形成された集積回路（ＩＣ）２０６を覆い保護し、また、半導体ウェハ２０４の表面から（例えば、１０〜２０μｍ）上へ突出するバンプも保護する。マスク２０２はまた、隣接する集積回路２０６間に形成された介在ストリート２０７も覆う。
本発明の一実施形態によると、マスク２０２及び４１０を形成する工程は、例えば、フォトレジスト層又はＩ線パターニング層が挙げられるが、これらに限定されない層を形成する工程を含む。例えば、ポリマー層（例えば、フォトレジスト層）は、リソグラフィプロセスで使用するのに適したそれ以外の材料で構成されてもよい。一実施形態では、フォトレジスト層は、例えば、２４８ナノメートル（ｎｍ）レジスト、１９３ｎｍレジスト、１５７ｎｍレジスト、極紫外（ＥＵＶ）レジスト、又は増感剤を加えたフェノール樹脂マトリックスが挙げられるが、これらに限定されないポジ型フォトレジスト材料で構成される。別の一実施形態では、フォトレジスト層は、ネガ型フォトレジスト材料で構成される。
一実施形態では、半導体ウェハ又は基板２０４（図２Ａ〜２Ｃ）及び半導体ウェハ又は基板４００（図４Ａ〜４Ｇ）は、製造プロセスに耐えるのに適しており、その上に半導体処理層を好適に配置することができる材料で構成される。例えば、一実施形態では、半導体ウェハ又は基板２０４は、ＩＶ族系材料（例えば、結晶シリコン、ゲルマニウム又はシリコン／ゲルマニウムが挙げられるが、これらに限定されない）で構成される。特定の一実施形態では、半導体ウェハ２０４を提供する工程は、単結晶シリコン基板を提供する工程を含む。特定の一実施形態では、単結晶シリコン基板は、不純物原子によってドープされる。別の一実施形態では、半導体ウェハ又は基板２０４は、ＩＩＩ−Ｖ族材料又はＩＩＩ族−Ｎ（例えば、発光ダイオード（ＬＥＤ）の製造に使用されるＧａＮなど）から構成される。
図２Ａを参照すると、半導体ウェハ又は基板２０４は、半導体デバイスのアレイが集積回路２０６の一部として、その上又は中に配置される。このような半導体デバイスの例としては、シリコン基板内に製造され、誘電体層に囲まれたメモリデバイス又は相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタを含むが、これらに限定されない。複数の金属相互接続が、誘電体層を取り囲んで、デバイス又はトランジスタの上方に形成され、集積回路２０６を形成するようにデバイス又はトランジスタを電気的に結合するのに使用することができる。導電性バンプ層及びパッシベーション層が相互接続層の上方に形成されてもよい。ストリート２０７を構成する材料は、集積回路２０６を形成するために使用される材料と類似又は同じであることができる。例えば、ストリート２０７は、誘電体材料、半導体材料、及び／又はメタライゼーションの層から構成することができる。一実施形態では、１以上のストリート２０７は、集積回路２０６の実際のデバイスと類似のテストデバイスを含む。
図１Ａに戻って、方法１００は、操作１０２で、ＵＶ反応性接着フィルムによって半導体ウェハをフィルムフレームに結合する工程によって進む。一実施形態では、図２Ａ〜２Ｃ中のＵＶ反応性接着フィルム２１４及び図４Ｂ〜４Ｈ中のＵＶ反応性接着フィルム４０６は、少なくとも第１の接着層又は接着面の下に配置されたキャリアフィルムを含むダイシングテープである（第２の接着層は、両面の実施形態用のキャリアフィルムの反対側に存在することができる）。一実施形態では、接着剤は、ＵＶ光への曝露によって弱化（すなわち、解放）する接着性を有する１以上の材料から構成される。このような一実施形態では、キャリアフィルムは、ポリ塩化ビニルで構成され、１つ又は２つの接着層は、アクリル系接着層である。
一実施形態では、図４Ｂに示されるように、ウェハを接着フィルムに結合する工程は、１つの接着層４０４Ａをフィルムフレーム４０８に接触させる工程を伴う。図示の実施形態では、ＵＶ反応接着フィルムは、例えば、従来のウェハテープアプリケータによって、まずフィルムフレーム４０８に貼り付けられ、その後、第２接着層又は接着面４０４Ｂを半導体ウェハ４００に接触させる（図４Ｂ）。フィルムフレーム４０８は、ウェハよりも大きい（例えば、直径３００ｍｍのウェハに対して３８０ｍｍ以内である）ので、ウェハ４００は、露出した接着剤と接触する前に、テープ付けされたフィルムフレーム４０８に位置合わせすることができる。代替実施形態では、ＵＶ反応性接着フィルムは、例えば、従来のウェハテープアプリケータによって、第２接着面をフィルムフレーム４０８に接触させる前に、まず半導体ウェハ４００に貼り付けられる。このような実施形態では、両面ＵＶ反応性テープの第１面が、（前面４０２とは反対の）ウェハ裏面に貼り付けられ、その後、テープ付けされたウェハは、テープ付けされていないフィルムフレームと位置合わせされ、フィルムフレームと接触する。
図４Ｃに示されるように、接着剤４０４Ａを手段としてフィルムフレーム４０８の一方の面に貼り付けられた接着フィルム４０６によって、半導体ウェハ４００は、マスク４１０を露出して他方の接着層４０４Ｂに固定される。半導体ウェハ４００は非常に脆い場合、まずキャリア基板に接着剤を塗布することが有利であるが、代替の実施形態では、両面接着フィルム４０６（例えば、接着層４０４Ｂ）が、まずウェハ４００に貼り付けられ、その後、接着フィルムの他方の面（例えば、接着層４０４Ａ）がフィルムフレーム４０８に貼り付けられてもよい。
図１Ａに戻ると、半導体ウェハをキャリア上に取り付けて、方法１００は、マスクされた半導体ウェハをＵＶ反応性接着フィルムによってフィルムフレームに結合して操作１０３へ進む。同様に、方法１４０（図１Ｂ）は、例えば、方法１００によってこれまでに準備されたアセンブリを入力出発物質として利用する操作１１３で始まる。その後、方法１００及び１４０は両方とも、キャリアフィルムのウェハと同じ側上のウェハ縁部を越えて延在する接着剤の周辺部の前反応に進む。言い換えると、ウェハによって接触されず、ウェハ縁部を越えてウェハ側の上に露出された接着層が前反応される。前反応操作（１０３、１１４）は、スクライビングプロセスの後続のプラズマエッチングフェーズの間にプラズマに曝露されるであろう接着材料を架橋するためのものである。一旦架橋されると、接着材料は、より耐エッチング性が増し、エッチングプロセス中に再堆積しがちである炭化水素を生み出しにくくなる。このような再堆積は、エッチング性能に悪影響を与え、エッチングの停止、チャンバ又はウェハの汚染、又はエッチングプロファイル制御の喪失のうちの１以上に潜在的に寄与することが見出されてきたので、前反応操作（例えば、図１Ａにおける１０３、図１Ｂにおける１１４）が有利であることが見出されている。
図４Ｃに示される一実施形態では、前反応の操作は、接着フィルム４０６の裏面及び／又はウェハ４００の裏面から発するＵＶ光に上側の接着剤を曝露させる工程を含む。このように、ＵＶ光の少なくとも一部は、前反応時に上（前）面の接着剤と相互作用する前に、接着フィルム４０６のキャリアフィルムを透過又は通過する。代替の一実施形態では、接着フィルム４０６の前（上）面及び／又はウェハ４００の前（上）面から発するＵＶ光が、前反応操作の間に使用されるが、裏面ＵＶ露光は、粒子付加物に対する、及び前面処理と関連する他の汚染に対する潜在的可能性を最小化するクリーンなプロセスであることが見出されている。図４Ｃに更に示されるように、マスク４０５は、接着剤の中心部が前反応中に反応されることから保護しながら、周囲のウェハ縁部４００Ａを越えた接着剤の周辺領域４１４は、照射される。一般的に、マスク４０５は、ウェハ４００とマスク４０５との間に配置された接着剤の反応を防止するためのＵＶバリアとして機能することができる任意の接触又は投影シャドーマスクであることができる。一実施形態では、マスク４０５は、ウェハ４００とほぼ同じ大きさであり、例えば、ウェハ４００と同じ直径（例えば、３００ｍｍ、４５０ｍｍ等）を有するシリコン半導体ウェハが挙げられるが、これらに限定されないダミーウェハであることができる。マスク４０５は、一般的に、前反応操作の間、ウェハ４００と位置合わせされるが、ダイの歩留まり損失を発生させることなく、事前のエッチングの部分的な反応の結果として、ダイシング後に接着性を失うことができるエッジビードの排除が、ウェハ４００上において典型的にはあるので、多少の位置ずれは許容される。
前反応に続いて、方法１００及び１４０は、レーザスクライブ操作（１０４及び１１５）及びプラズマエッチング操作（１０６及び１１６）に移る。図２Ｂは、パターニングされたマスク２０８に、集積回路２０６間の半導体ウェハ又は基板２０４の領域を露出させるギャップ２１０を提供するために、レーザスクライビングプロセスによってパターニングされたマスク２０２の近位断面図を提供する。図４Ｄは、基板４００が接着フィルム４０６によってフィルムフレーム４０８に固定されながら、ギャップ４１２を形成するレーザスクライブプロセスの遠位断面図を提供する。
図２Ｂを参照すると、レーザスクライビングプロセスは、概して、集積回路２０６間に存在するストリート２０７の材料を除去することである。本発明の一実施形態によれば、レーザスクライビングプロセスでマスク２０２をパターニングする工程は、集積回路２０６間の半導体ウェハ２０４の領域内にトレンチ２１２を部分的に形成する工程を含む。一実施形態では、レーザスクライビングプロセスによってマスク２０２をパターニングする工程は、フェムト秒範囲内のパルス幅をもつレーザを使用する工程を含む。具体的には、可視スペクトル又は紫外線（ＵＶ）又は赤外線（ＩＲ）の波長（これら３つを合わせて、広帯域光スペクトル）を有するレーザが使用され、これによってフェムト秒ベースのレーザ（すなわち、フェムト秒（１０−１５秒）オーダーのパルス幅を有するレーザ）を提供することができる。一実施形態では、アブレーションは、波長に依存しない、又は本質的には波長に依存しないので、複雑な膜（例えば、マスク２０２、ストリート２０７、及びひょっとすると半導体ウェハ又は基板２０４の一部の膜）に適している。
レーザパラメータの選択（例えば、パルス幅）は、クリーンなレーザスクライブ切断を実現するために、チッピング、マイクロクラック、層間剥離を最小化する、成功したレーザスクライビング・ダイシングプロセスを開発するのに重要である可能性がある。レーザスクライブ切断がクリーンであればあるほど、最終的なダイ個片化のために実行することができるエッチングプロセスはよりスムーズになる。半導体デバイスウェハにおいては、異なる材料の種類（例えば、導体、絶縁体、半導体）及び厚さの多くの機能層が、典型的には、その上に配置される。このような材料は、有機材料（例えば、ポリマー）、金属、又は無機誘電体（例えば、二酸化ケイ素及び窒化ケイ素）を含むことができるが、これらに限定されない。
ウェハ又は基板上に配置された個々の集積回路の間のストリートは、集積回路自身と類似又は同じ層を含むことができる。例えば、図３は、本発明の一実施形態に係る、半導体ウェハ又は基板のストリート領域内で使用することができる材料のスタックの断面図を示す。図３を参照すると、ストリート領域３００は、シリコン基板の上部３０２、第１二酸化ケイ素層３０４、第１エッチストップ層３０６、（例えば、二酸化ケイ素の誘電率４．０よりも低い誘電率を有する）第１低Ｋ誘電体層３０８、第２エッチストップ層３１０、第２低Ｋ誘電体層３１２、第３エッチストップ層３１４、非ドープシリカガラス（ＵＳＧ）層３１６、第２二酸化ケイ素層３１８、及びフォトレジスト３２０の層を、図示の相対的な厚さで含む。銅メタライゼーション３２２は、第１及び第３のエッチストップ層３０６及び３１４の間に、第２エッチストップ層３１０を貫通して配置される。特定の一実施形態では、第１、第２、第３エッチストップ層３０６、３１０、３１４は、窒化シリコンで構成され、一方、低Ｋ誘電体層３０８及び３１２は、炭素ドープ酸化シリコン材料で構成される。
従来のレーザ照射（例えば、ナノ秒ベース又はピコ秒ベースのレーザ照射）の下では、ストリート３００の材料は、光吸収及びアブレーションメカニズムの面で、かなり異なって振る舞う。例えば、誘電体層（例えば、二酸化ケイ素）は、通常の条件下では市販されているレーザの波長に対して基本的に透明である。対照的に、金属、有機物（例えば、低Ｋ材料）及びシリコンは、（特に、ナノ秒ベース又はピコ秒ベースのレーザ照射に応答して）非常に容易に光子に結合可能である。しかしながら、一実施形態では、フェムト秒ベースのレーザプロセスは、低Ｋ材料の層及び銅の層をアブレーション加工する前に、二酸化ケイ素の層をアブレーション加工することによって、二酸化ケイ素の層、低Ｋ材料の層、及び銅の層をパターニングするために使用される。特定の一実施形態では、約４００フェムト秒以下のパルスが、マスク、ストリート、及びシリコン基板の一部を除去するフェムト秒ベースのレーザ照射プロセスで使用される。
本発明の一実施形態によると、好適なフェムト秒ベースのレーザプロセスは、通常、様々な材料内で非線形相互作用をもたらす高いピーク強度（照度）によって特徴付けられる。このような一実施形態では、フェムト秒レーザ光源は、約１０フェムト秒〜５００フェムト秒の範囲内のパルス幅を有するが、好ましくは１００フェムト秒〜４００フェムト秒の範囲内である。一実施形態では、フェムト秒レーザ光源は、約２００ナノメートル〜１５７０ナノメートルの範囲内の波長を有するが、好ましくは２５０ナノメートル〜５４０ナノメートルの範囲内である。一実施形態では、レーザ及び対応する光学系は、作業面で約３ミクロン〜１５ミクロンの範囲内の焦点を提供するが、好ましくは、約５ミクロン〜１０ミクロンの範囲内である。
作業面での空間ビームプロファイルは、シングルモード（ガウシアン）であるか、又は整形されたトップハットプロファイルを有していてもよい。一実施形態では、レーザ光源は、約２００ｋＨｚ〜１０ＭＨｚの範囲内のパルス繰り返しレートを有するが、好ましくは、約５００ｋＨｚ〜５ＭＨｚの範囲内である。一実施形態では、レーザ光源は、作業面で約０．５μＪ〜１００μＪの範囲内のパルスエネルギーを送出するが、好ましくは約１μＪ〜５μＪの範囲内である。一実施形態では、レーザスクライビングプロセスは、ワークピース表面に沿って約５００ｍｍ／秒〜５ｍ／秒の範囲内の速度で走るが、好ましくは、約６００ｍｍ／秒〜２ｍ／秒の範囲内である。
スクライビングプロセスは、単一のパスのみ、又は複数のパスで実行可能であるが、一実施形態では、好ましくは１〜２パスである。一実施形態では、ワークピース内のスクライビング深さは、約５ミクロン〜５０ミクロンの深さの範囲内であるが、好ましくは、約１０ミクロン〜２０ミクロンの深さの範囲内である。レーザは、特定のパルス繰り返しレートの単一パルス列又はパルスバーストの列のいずれかで印加することができる。一実施形態では、生成されたレーザ光のカーフ幅は、約２ミクロン〜１５ミクロンの範囲内であるが、シリコンウェハのスクライビング／ダイシングでは、デバイス／シリコン界面で測定されたときに、好ましくは約６ミクロン〜１０ミクロンの範囲内である。
無機誘電体（例えば二酸化ケイ素）のイオン化を達成し、無機誘電体の直接的なアブレーションの前に下地の損傷によって引き起こされる層間剥離及び欠けを最小限に抑えるのに十分に高いレーザ強度を提供するなどの利益及び利点によって、レーザパラメータを選択することができる。また、パラメータは、正確に制御されたアブレーション幅（例えば、カーフ幅）及び深さと共に、産業用途に意味のあるプロセススループットを提供するように選択することができる。上述したように、ピコ秒ベース及びナノ秒ベースのレーザアブレーションプロセスと比較して、フェムト秒ベースのレーザは、このような利点を提供するのにはるかにより適している。しかしながら、フェムト秒ベースのレーザアブレーションのスペクトル内においてさえ、特定の波長が他よりも優れたパフォーマンスを提供する場合がある。例えば、一実施形態では、近紫外又は紫外範囲内の波長を有するフェムト秒レーザベースのプロセスは、近赤外又は赤外範囲内の波長を有するフェムト秒ベースのレーザプロセスよりもクリーンなアブレーションプロセスを提供する。このような特定の一実施形態では、半導体ウェハ又は基板のスクライビングに適したフェムト秒ベースのレーザプロセスは、約５４０ナノメートル以下の波長を有するレーザに基づく。このような特定の一実施形態では、約５４０ナノメートル以下の波長を有するレーザの、パルスは約４００フェムト秒以下が使用される。しかしながら、代替の一実施形態では、デュアルレーザ波長（例えば、赤外線レーザと紫外線レーザの組み合わせ）が使用される。
図１Ａ及び図１Ｂに戻ると、プラズマエッチング操作（１０６、１１６）では、半導体ウェハは、ＩＣを個片化するためにプラズマエッチングされる。プラズマエッチングの前面は、パターニングされたマスク２０８内でギャップ２１０を貫通して進み、これによって個片化された集積回路２０６を形成する。本発明の一実施形態によれば、半導体ウェハをエッチングする工程は、レーザスクライビングプロセスで形成されたトレンチをエッチングして、これによって最終的に半導体ウェハを貫通して完全にエッチングする工程を含む。これは、基板２０４に対しては図２Ｃ、基板４００に対しては（貫通トレンチ４１６の形態で）図４Ｅの両方に図示される。図２Ｃ及び図４Ｅに図示される例示的な実施形態では、プラズマエッチングは、トレンチ４１６によって分離された半導体ウェハ４００の個別化された部分４１４（例えば、４１４Ａ及び４１４Ｂ）によって接着フィルム２１４、４０６上でそれぞれ停止される。
図４Ｅに示されるように、プラズマエッチングプロセスの間、ウェハ４００は、接着フィルムによってフィルムフレームに取り付けられながら、チャック５０８Ａ上に配置される。チャック５０８Ａよりも大きいフィルムフレーム４０８は、チャック５０８Ａを取り囲む外側リング５０８Ｂに載置される。特定の一実施形態では、エッチングプロセスの間、半導体ウェハ４００の材料のエッチング速度は、毎分２５ミクロンよりも大きい。超高密度プラズマ源を、ダイの個片化プロセスのプラズマエッチング部分用に使用してもよい。このようなプラズマエッチングプロセスを行うのに適したプロセスチャンバの一例は、米国カリフォルニア州サニーベールのアプライドマテリアルズ（Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ）から入手可能なＡｐｐｌｉｅｄ Ｃｅｎｔｕｒａ（商標名） Ｓｉｌｖｉａ（商標名）Ｅｔｃｈシステムである。Ａｐｐｌｉｅｄ Ｃｅｎｔｕｒａ（商標名） Ｓｉｌｖｉａ（商標名）Ｅｔｃｈシステムは、容量性及び誘導性ＲＦ結合を組み合わせ、これによって容量結合のみで可能なものよりも、イオン密度及びイオンエネルギーをはるかに独立して制御し、更に磁気強化による改善も提供される。この組み合わせは、イオン密度をイオンエネルギーから効果的に分離することを可能にし、これによって非常に低い圧力でさえ、高く、潜在的に損傷を与えるＤＣバイアスレベル無しで、相対的に高い密度のプラズマを達成することができる。複数のＲＦ源による構成はまた、非常に広いプロセスウィンドウをもたらす。しかしながら、シリコンをエッチングすることができる任意のプラズマエッチングチャンバを用いることができる。例示的な一実施形態では、基本的に正確なプロファイル制御と事実上スカラップの無い側壁を維持しながら、従来のシリコンのエッチング速度を約４０％上回るエッチング速度で単結晶シリコン基板又はウェハ２０４をエッチングするのに、ディープシリコンエッチングが使用される。特定の一実施形態では、スルーシリコンビア型のエッチングプロセスが使用される。エッチングプロセスは、一般的にフッ素系ガス（例えば、ＳＦ６、Ｃ４Ｆ８、ＣＨＦ３、ＸｅＦ２）である反応ガス又は比較的速いエッチング速度でシリコンをエッチングすることができる任意の他の反応ガスから生成されたプラズマに基づく。
プラズマエッチング操作（図１Ａでは１０６及び図１Ｂでは１１６）に続いて、個片化された集積回路は、ＵＶ反応性接着フィルムに結合されたままである。図１Ａを参照すると、操作１０８において、そして図４Ｆ−４Ｈに関連してより詳細に後述されるが、ＵＶ反応性接着フィルムの中心部分は、ＵＶ（光）エネルギーの照射によって反応し、ウェハに貼り付けられたＵＶ反応性接着剤の接着性を弱める。図４Ｆによって図示される例示的な実施形態では、図４Ａ〜４Ｅのパターニングされたマスク４１０は、個片化プロセスのレーザスクライブ・プラズマエッチング部分の後、接着フィルム４０６の除去の前に除去される。これはまた、図２Ｃによって示される。しかしながら、代替の実施形態では、パターニングされたマスク２０８は、接着剤の中心部分が曝露されるＵＶ反応性接着フィルムのＵＶ照射中又はＵＶ照射後に除去することができる。
図４Ｇに示されるように、ＵＶ反応性接着フィルムは、何れのマスクも無しで（すなわち、図４Ｃのマスク４０５は除去されている）フィルムフレーム４０８を通してＵＶ光４２０を再照射される。ＵＶ光４２０はまた、ウェハ４００の下方に配置された中心領域４１７内において、ＵＶ反応性接着フィルムのキャリアフィルムを通って伝わり、これによって個別化されたＩＣ４１５Ａ、４１５Ｂを接着テープから解放する。例えば、方法１４０（図１Ｂ）内の操作１１７にあるように、ウェハと接触している接着面の完全なる反応があり、ここでＵＶ分離接着剤を反応させる工程は、ＵＶ反応性接着フィルムの一面の接着性を少なくとも９０％低減させる工程を伴う。
図４Ｈに更に示されるように、ウェハ４００（又はフレーム４０８）の上面から起こる前反応も二次的な接着剤の反応も無いことによって、接着フィルムは、個別化されたＩＣ４１４Ａ及び４１４Ｂが、接着フィルム及び／又はフィルムフレーム４０８から分離されるとき、フィルムフレーム４０８上に優先的に保持されることができる。特に、操作１０８及び１１０（又は、１１７及び１２１）は、例えば、ダイシングされたウェハがＩＣ製造施設からフィルムフレーム上で輸送された後、パッケージアセンブリハウスで実行することができる。これによって、パッケージアセンブリハウスは、フィルムフレーム４０８を従来のピックアンドプレースパッケージングプロセス内でのテープフレームのように用いることができる。このような一実施形態では、例えば、方法１４０（図１Ｂ）内の操作１２１によって図示されるように、ダイの分離は、従来のピックアンドプレース機によって個々のダイ毎に行われる。
あるいはまた、保護層（例えば、従来の保護ダイシングテープ）が、例えば、従来のダイシングテープ／テープフレームアプリケーション内でダイシングの前に半導体の面に対して行われるように、ＵＶ接着フィルム４０６の反対側に貼り付けられてもよい。一旦前面のダイシングテープが貼り付けられると、ＵＶ反応性接着フィルム４０６は、部分的に反応し、これによって前面のテープはテープフレーム上で膨張するので、ＵＶ反応性接着フィルム４０６のウェハ側を解放する。このような実施形態では、ＩＣ４１５Ａ及び４１５Ｂを含む個別化されたダイは、ウェハレベルでＵＶ反応性接着フィルム４０６から分離される。
図２Ａ〜図２Ｃを再び参照すると、複数の集積回路２０６は、約１０ミクロン以下の幅を有するストリート２０７によって分離することができる。フェムト秒ベースのレーザスクライビングのアプローチの使用は、少なくとも部分的にレーザの厳しいプロファイル制御のため、集積回路のレイアウト内にこのような圧縮を可能にすることができる。しかしながら、たとえフェムト秒ベースのレーザスクライビングプロセスによって別なやり方で可能であるにしても、ストリート幅を１０ミクロン未満に減らすことが必ずしも常に望ましくはないかもしれないことを理解すべきである。例えば、いくつかのアプリケーションでは、集積回路を分離するストリート内に、ダミー又はテストデバイスを製造するために、少なくとも４０ミクロンのストリート幅を必要とする場合がある。一実施形態では、複数の集積回路２０６は、半導体ウェハ又は基板２０４上に制約の無い又は自由形式のレイアウトで配置することができる。
単一のプロセスツールは、ＵＶ反応性接着フィルムの使用を含むハイブリッドレーザアブレーション・プラズマエッチング個片化プロセス内の多くの又はすべての操作を実行するように構成することができる。例えば、図５は、本発明の一実施形態に係る、ウェハ又は基板のレーザ・プラズマダイシング用のツールレイアウトのブロック図を示す。
図５を参照すると、プロセスツール５００は、複数のロードロック５０４が結合されたファクトリインタフェース５０２（ＦＩ）を含む。クラスタツール５０６は、ファクトリインタフェース５０２に結合される。クラスタツール５０６は、プラズマエッチングチャンバ５０８を含む。レーザスクライブ装置５１０も又はクトリインタフェース５０２に結合される。プロセスツール５００全体の設置面積は、一実施形態では、図５に示されるように、約３５００ミリメートル（３．５メートル）×約３８００ミリメートル（３．８メートル）であることができる。
一実施形態では、レーザスクライブ装置５１０は、レーザを収容する。このような一実施形態では、レーザは、フェムト秒ベースのレーザである。レーザは、マスクの利用を含むハイブリッドレーザ・エッチング個片化プロセスのレーザアブレーション部分（例えば、上述したレーザアブレーションプロセス）を実行するのに適している。一実施形態では、レーザに対してウェハ又は基板（又はそのキャリア）を移動させるために構成された可動ステージもまた、プロセスツール５００に含まれる。特定の一実施形態では、レーザもまた、移動可能である。レーザスクライブ装置５１０全体の設置面積は、一実施形態では、図５に示されるように、約２２４０ミリメートル×約１２７０ミリメートルであることができる。
一実施形態では、プラズマエッチングチャンバ５０８は、パターニングされたマスク内のギャップを貫通してウェハ又は基板をエッチングして、これによって複数の集積回路を個片化するように構成される。このような一実施形態では、プラズマエッチングチャンバ５０８は、ディープシリコンエッチングプロセスを行うように構成される。特定の一実施形態では、プラズマエッチングチャンバ５０８は、米国カリフォルニア州サニーベールのアプライドマテリアルズから入手可能なＡｐｐｌｉｅｄ Ｃｅｎｔｕｒａ（商標名） Ｓｉｌｖｉａ（商標名）Ｅｔｃｈシステムである。プラズマエッチングチャンバ５０８は、単結晶シリコン基板又はウェハの上又は中に収容された集積回路を個片化するために使用されるディープシリコンエッチング用に具体的に設計されてもよい。一実施形態では、高密度プラズマ源が、プラズマエッチングチャンバ５０８に含まれ、これによって高いシリコンエッチング速度を促進する。一実施形態では、複数のプラズマエッチングチャンバが、プロセスツール５００のクラスタツール５０６の部分に含まれ、これによって個片化又はダイシングプロセスの高い製造スループットを可能にする。
一実施形態では、プラズマエッチングチャンバ５０８は、プラズマ処理中にテープフレーム上に配置されながら、ウェハをクランプするためにチャンバ内に配置されたチャックを含む。ファクトリインタフェース５０２は、レーザスクライブ装置５１０を有する外部の製造施設とクラスタツール５０６との間をインタフェース接続するのに適した大気ポートであってもよい。ファクトリインタフェース５０２は、ウェハ（又はそのキャリア）を格納ユニット（例えば、正面開口式カセット一体型搬送・保管箱（ＦＯＵＰ））からクラスタツール５０６又はレーザスクライブ装置５１０のいずれか又はその両方へ搬送するためのアーム又はブレードを備えたロボットを含むことができる。
クラスタツール５０６は、個片化の方法において機能を実行するのに適した他のチャンバを含むことができる。例えば、一実施形態では、追加のエッチングチャンバの代わりに、堆積チャンバ５１２が含まれる。堆積チャンバ５１２は、ウェハ又は基板のレーザスクライビングの前に、ウェハ又は基板のデバイス層の上又は上方へのマスク堆積用に構成することができる。このような一実施形態では、堆積チャンバ５１２は、フォトレジスト層を堆積するのに適している。
図６は、本明細書に記載される１以上のスクライビング法をマシンに実行させるための命令のセットを内部で実行することができるコンピュータシステム６００を示す。例示的なコンピュータシステム６００は、プロセッサ６０２、メインメモリ６０４（例えば、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）（例えば、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）又はラムバスＤＲＡＭ（ＲＤＲＡＭ）など）、スタティックメモリ６０６（例えば、フラッシュメモリ、スタティックランダムアクセスメモリ（ＳＲＡＭ）など）、及び二次メモリ６１８（例えば、データ記憶装置）を含み、これらはバス６３０を介して互いに通信する。
プロセッサ６０２は、１以上の汎用処理装置（例えば、マイクロプロセッサ、中心処理装置など）を表す。より具体的には、プロセッサ６０２は、複合命令セットコンピューティング（ＣＩＳＣ）マイクロプロセッサ、縮小命令セットコンピューティング（ＲＩＳＣ）マイクロプロセッサ、超長命令語（ＶＬＩＷ）マイクロプロセッサなどであることができる。プロセッサ６０２は、１以上の特殊目的処理装置（例えば、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタル信号プロセッサ（ＤＳＰ）、ネットワークプロセッサなど）であることも可能である。プロセッサ６０２は、本明細書に記載の操作及び工程を実行するための処理ロジック６２６を実行するように構成される。
コンピュータシステム６００は更に、ネットワークインターフェースデバイス６０８を含むことができる。コンピュータシステム６００は、ビデオディスプレイユニット６１０（例えば、液晶ディスプレイ（ＬＣＤ）、又は陰極線管（ＣＲＴ））、英数字入力装置６１２（例えば、キーボード）、カーソル制御装置６１４（例えば、マウス）、及び信号生成装置６１６（例えば、スピーカ）も含むことができる。
二次メモリ６１８は、本明細書に記載の１以上の方法又は機能の何れかを具現化する１以上の命令セット（例えば、ソフトウェア６２２）を格納するマシンアクセス可能な記憶媒体（又は、より具体的には、コンピュータ可読記憶媒体）６３１を含むことができる。ソフトウェア６２２はまた、コンピュータシステム６００、メインメモリ６０４及びプロセッサ６０２（これらもまたマシン可読記憶媒体を構成している）によるその実行中に、メインメモリ６０４内及び／又はプロセッサ６０２内に、完全に又は少なくとも部分的に常駐することもできる。ソフトウェア６２２は更に、ネットワークインターフェースデバイス６０８を介してネットワーク６２０上で送信又は受信されることができる。
マシンアクセス可能な記憶媒体６３１は、例示的な一実施形態では単一の媒体であることが示されているが、用語「マシン可読記憶媒体」は、１以上の命令セットを格納する単一の媒体又は複数の媒体（例えば、集中型又は分散型データベース、及び／又は関連するキャッシュ及びサーバ）を含むように解釈されるべきである。用語「マシン可読記憶媒体」はまた、マシンによる実行用命令セットを格納又はエンコードすることができ、本発明の１以上の方法の何れかをマシンに実行させる任意の媒体を含むようにも解釈されるべきである。
例えば、マシン可読（例えば、コンピュータ可読）媒体は、マシン（例えば、コンピュータ）可読記憶媒体（例えば、リードオンリーメモリ（「ＲＯＭ」）、ランダムアクセスメモリ（「ＲＡＭ」）、磁気ディスク記憶媒体、光記憶媒体、フラッシュメモリデバイス等）、マシン（例えば、コンピュータ）可読伝送媒体（電気的、光学的、音響的、又は他の形態の伝搬信号（例えば、赤外線信号、デジタル信号等））等を含む。
なお、上記の説明は例示的なものであって限定的なものではないことを意図していることを理解すべきである。例えば、図中のフロー図は、本発明の特定の実施形態によって実行される操作の特定の順序を示しているが、そのような順序は必要とされない（例えば、代替の実施形態は、異なる順序で操作を実行する、特定の操作を組み合わせる、特定の操作を重複させる等ができる）ことを理解すべきである。更に、上記の説明を読んで理解することにより、当業者にとって多くの他の実施形態が明らかとなるであろう。本発明は特定の例示的な実施形態を参照して説明したが、本発明は上記実施形態に限定されるものではなく、添付の特許請求の範囲の趣旨及び範囲内で修正及び変更して実施することができることが認識されるであろう。したがって、本発明の範囲は、添付の特許請求の範囲を参照して、そのような特許請求の範囲が権利を認める均等物の全範囲と共に決定されるべきである。

Claims (14)

  1. 複数の集積回路を含む半導体ウェハをダイシングする方法であって、
    集積回路を覆い保護するマスクを半導体ウェハの上方に形成する工程と、
    紫外線（ＵＶ）反応性接着フィルムでフィルムフレームに半導体ウェハを結合する工程と、
    半導体ウェハの縁部を越えて配置された接着フィルムの周辺部を前反応させる工程と、
    集積回路間の半導体ウェハの領域を露出させるギャップをパターニングされたマスクに提供するために、レーザスクライビングプロセスでマスクをパターニングする工程と、
    半導体ウェハを接着フィルムに固定しながら、個片化された集積回路を形成するために、パターニングされたマスク内のギャップを貫通して半導体ウェハをエッチングする工程を含む方法。
  2. 接着フィルムは、ＵＶ光を透過し、前反応は、
    接着フィルムの裏面から発するＵＶ光を接着フィルムの周辺部に照射する工程を含み、ＵＶ光の少なくとも一部は、半導体ウェハをエッチングする前に接着フィルムの周辺部が上に配置された接着フィルムを通過する請求項１記載の方法。
  3. 前反応は、
    周辺部の前反応中にＵＶ曝露から中心部を保護するために、接着フィルムの中心部をマスクする工程を含む請求項２記載の方法。
  4. 中心部をマスクする工程は、半導体ウェハと位置合わせした接着フィルムの裏面に隣接する半導体ウェハの寸法とほぼ同じ寸法を有するＵＶバリアを配置する工程を含む請求項３記載の方法。
  5. ＵＶバリアは、半導体ウェハと同じ直径のダミーウェハを含む請求項４記載の方法。
  6. 半導体ウェハ及びダミーウェハは、シリコンであり、約１００〜６００μｍの範囲内の厚さを有し、直径が３００〜４５０ｍｍである請求項５記載の方法。
  7. 半導体ウェハの縁部内に配置された接着フィルムの中心部をＵＶ光への曝露によって反応させる工程と、
    反応した接着フィルムから個片化された集積回路を分離する工程を含む請求項１記載の方法。
  8. ＵＶ反応性接着フィルムは、ポリ塩化ビニルフィルム上に配置された少なくとも１種のアクリル系接着剤を含む請求項２記載の方法。
  9. 紫外線（ＵＶ）反応性接着フィルムでフィルムフレームに半導体ウェハを結合する工程は、
    接着フィルムをフィルムフレームに接触させる工程と、
    半導体ウェハをフィルムフレームに位置合わせする工程と、
    半導体ウェハを接着フィルムに接触させる工程を含む請求項２記載の方法。
  10. レーザスクライビングプロセスでマスクをパターニングする工程は、フェムト秒ベースのレーザスクライビングプロセスでパターニングする工程を含み、パターニングされたマスク内のギャップを貫通して半導体ウェハをエッチングする工程は、高密度プラズマエッチングプロセスを用いる工程を含む請求項１記載の方法。
  11. 高密度プラズマエッチングプロセスを用いる工程は、
    エッチングプロセスチャンバ内に配置されたチャックを囲む支持体上にフィルムフレームを配置する工程と、
    半導体ウェハをチャックにクランプする工程と、
    チャック上に配置されながら、パターニングされたマスク内のギャップを貫通して半導体ウェハをプラズマエッチングする工程と、
    半導体ウェハのクランプを外す工程を含む請求項９記載の方法。
  12. 複数の集積回路（ＩＣ）を含む半導体ウェハをダイシングするためのシステムであって、
    ＩＣを覆い保護するマスクを半導体ウェハの上方に形成するための堆積チャンバと、
    紫外線（ＵＶ）反応性接着フィルムでフィルムフレームに半導体ウェハを結合するための接着フィルムアプリケータと、
    半導体ウェハの縁部を越えて配置された接着フィルムの周辺部を前反応させるための反応ステーションと、
    集積回路間の半導体ウェハの領域を露出させるギャップをパターニングされたマスクに提供するために、レーザスクライビングプロセスでマスクをパターニングするためのレーザスクライブモジュールと、
    半導体ウェハを接着フィルムに固定しながら、個片化された集積回路を形成するために、パターニングされたマスク内のギャップを貫通して半導体ウェハをエッチングするためのプラズマエッチングチャンバを含むシステム。
  13. 反応ステーションは、接着フィルムの裏面から発したＵＶ光を接着フィルムの周辺部に照射するためのものであり、ＵＶ光の少なくとも一部は、半導体ウェハをエッチングする前に接着フィルムの周辺部が上に配置された接着フィルムを通過する請求項１２記載のシステム。
  14. 反応ステーションは、周辺部の前反応中にＵＶ曝露から中心部を保護するために、接着フィルムの中心部を更にマスクするためのものである請求項１２記載のシステム。
JP2015537761A 2012-10-17 2013-10-14 フィルムフレームアプリケーション用ｕｖ除去ダイシングテープの部分的前反応によるレーザ・プラズマエッチングウェハダイシング Pending JP2015532542A (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201261715190P 2012-10-17 2012-10-17
US61/715,190 2012-10-17
US14/052,085 2013-10-11
US14/052,085 US9252057B2 (en) 2012-10-17 2013-10-11 Laser and plasma etch wafer dicing with partial pre-curing of UV release dicing tape for film frame wafer application
PCT/US2013/064879 WO2014062582A1 (en) 2012-10-17 2013-10-14 Laser and plasma etch wafer dicing with partial pre-curing of uv release dicing tape for film frame wafer application

Publications (1)

Publication Number Publication Date
JP2015532542A true JP2015532542A (ja) 2015-11-09

Family

ID=50475693

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015537761A Pending JP2015532542A (ja) 2012-10-17 2013-10-14 フィルムフレームアプリケーション用ｕｖ除去ダイシングテープの部分的前反応によるレーザ・プラズマエッチングウェハダイシング

Country Status (5)

Country Link
US (1) US9252057B2 (ja)
JP (1) JP2015532542A (ja)
CN (1) CN104662653A (ja)
TW (1) TW201426836A (ja)
WO (1) WO2014062582A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190087553A (ko) * 2016-11-30 2019-07-24 플라즈마-썸, 엘엘씨 반도체 웨이퍼를 플라즈마 다이싱하기 위한 방법 및 장치

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8845854B2 (en) * 2012-07-13 2014-09-30 Applied Materials, Inc. Laser, plasma etch, and backside grind process for wafer dicing
JP6113019B2 (ja) * 2013-08-07 2017-04-12 株式会社ディスコ ウエーハの分割方法
US9076860B1 (en) * 2014-04-04 2015-07-07 Applied Materials, Inc. Residue removal from singulated die sidewall
US20150287638A1 (en) * 2014-04-04 2015-10-08 Jungrae Park Hybrid wafer dicing approach using collimated laser scribing process and plasma etch
US9112050B1 (en) * 2014-05-13 2015-08-18 Applied Materials, Inc. Dicing tape thermal management by wafer frame support ring cooling during plasma dicing
US9093518B1 (en) * 2014-06-30 2015-07-28 Applied Materials, Inc. Singulation of wafers having wafer-level underfill
US9165832B1 (en) * 2014-06-30 2015-10-20 Applied Materials, Inc. Method of die singulation using laser ablation and induction of internal defects with a laser
TWI664668B (zh) * 2014-10-13 2019-07-01 新加坡商聯測總部私人有限公司 用於單一化半導體晶圓之方法
US9601375B2 (en) 2015-04-27 2017-03-21 Applied Materials, Inc. UV-cure pre-treatment of carrier film for wafer dicing using hybrid laser scribing and plasma etch approach
CN109003898A (zh) * 2017-06-07 2018-12-14 郑州光力瑞弘电子科技有限公司 一种在薄片（包括晶圆）上实现图形转移的新工艺
GB2566030B (en) * 2017-08-30 2023-01-04 Pragmatic Printing Ltd Integrated circuit handling process and apparatus
CN107564950A (zh) * 2017-08-31 2018-01-09 苏州日月新半导体有限公司 晶圆、半导体封装件及其制造方法
KR102434021B1 (ko) 2017-11-13 2022-08-24 삼성전자주식회사 캐리어 기판의 디본딩 방법, 이를 수행하기 위한 장치 및 이를 포함하는 반도체 칩의 싱귤레이팅 방법
US11348784B2 (en) 2019-08-12 2022-05-31 Beijing E-Town Semiconductor Technology Co., Ltd Enhanced ignition in inductively coupled plasmas for workpiece processing
US20210247691A1 (en) * 2020-02-12 2021-08-12 Hutchinson Technology Incorporated Method For Forming Components Without Adding Tabs During Etching

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01272130A (ja) * 1987-07-08 1989-10-31 Furukawa Electric Co Ltd:The 半導体用放射線硬化性粘着テ−プ
JP2003347260A (ja) * 2002-05-22 2003-12-05 Tokyo Electron Ltd 処理装置及び基板処理方法
JP2004087660A (ja) * 2002-08-26 2004-03-18 Takatori Corp ウエハのダイシングテープへの転写方法とその装置
JP2004247443A (ja) * 2003-02-13 2004-09-02 Disco Abrasive Syst Ltd 半導体ウエーハの加工方法
JP2007048876A (ja) * 2005-08-09 2007-02-22 Renesas Technology Corp 半導体装置の製造方法
JP2009094436A (ja) * 2007-10-12 2009-04-30 Panasonic Corp プラズマ処理装置
US20100151678A1 (en) * 2008-12-15 2010-06-17 Mark Dydyk Wafer Backside Grinding with Stress Relief
JP2010165963A (ja) * 2009-01-19 2010-07-29 Furukawa Electric Co Ltd:The 半導体ウェハの処理方法
WO2011163149A2 (en) * 2010-06-22 2011-12-29 Applied Materials, Inc. Wafer dicing using femtosecond-based laser and plasma etch

Family Cites Families (82)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4049944A (en) 1973-02-28 1977-09-20 Hughes Aircraft Company Process for fabricating small geometry semiconductive devices including integrated components
US4339528A (en) 1981-05-19 1982-07-13 Rca Corporation Etching method using a hardened PVA stencil
US4684437A (en) 1985-10-31 1987-08-04 International Business Machines Corporation Selective metal etching in metal/polymer structures
JPH0416085A (ja) 1990-05-10 1992-01-21 Tokyo Gas Co Ltd 画像記録再生装置
KR100215338B1 (ko) 1991-03-06 1999-08-16 가나이 쓰도무 반도체 장치의 제조방법
US5691794A (en) 1993-02-01 1997-11-25 Canon Kabushiki Kaisha Liquid crystal display device
US5593606A (en) 1994-07-18 1997-01-14 Electro Scientific Industries, Inc. Ultraviolet laser system and method for forming vias in multi-layered targets
JPH08274048A (ja) 1995-03-31 1996-10-18 Sony Corp チップ部材の製造方法
DE69725245T2 (de) 1996-08-01 2004-08-12 Surface Technoloy Systems Plc Verfahren zur Ätzung von Substraten
US6426484B1 (en) 1996-09-10 2002-07-30 Micron Technology, Inc. Circuit and method for heating an adhesive to package or rework a semiconductor die
US5920973A (en) 1997-03-09 1999-07-13 Electro Scientific Industries, Inc. Hole forming system with multiple spindles per station
JP3230572B2 (ja) 1997-05-19 2001-11-19 日亜化学工業株式会社 窒化物系化合物半導体素子の製造方法及び半導体発光素子
US6057180A (en) 1998-06-05 2000-05-02 Electro Scientific Industries, Inc. Method of severing electrically conductive links with ultraviolet laser output
JP2001044144A (ja) 1999-08-03 2001-02-16 Tokyo Seimitsu Co Ltd 半導体チップの製造プロセス
JP2001110811A (ja) 1999-10-08 2001-04-20 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP4387007B2 (ja) 1999-10-26 2009-12-16 株式会社ディスコ 半導体ウェーハの分割方法
JP2001144126A (ja) 1999-11-12 2001-05-25 Matsushita Electric Ind Co Ltd 半導体装置の製造方法および半導体装置
JP2001148358A (ja) 1999-11-19 2001-05-29 Disco Abrasive Syst Ltd 半導体ウェーハ及び該半導体ウェーハの分割方法
US6300593B1 (en) 1999-12-07 2001-10-09 First Solar, Llc Apparatus and method for laser scribing a coated substrate
US6574250B2 (en) 2000-01-10 2003-06-03 Electro Scientific Industries, Inc. Laser system and method for processing a memory link with a burst of laser pulses having ultrashort pulse widths
US6887804B2 (en) 2000-01-10 2005-05-03 Electro Scientific Industries, Inc. Passivation processing over a memory link
US6407363B2 (en) 2000-03-30 2002-06-18 Electro Scientific Industries, Inc. Laser system and method for single press micromachining of multilayer workpieces
KR100773070B1 (ko) 2000-07-12 2007-11-02 일렉트로 싸이언티픽 인더스트리이즈 인코포레이티드 Ｉｃ 퓨즈를 하나의 펄스로 절단하기 위한 ｕｖ 레이저시스템 및 방법
US6676878B2 (en) 2001-01-31 2004-01-13 Electro Scientific Industries, Inc. Laser segmented cutting
US6759275B1 (en) 2001-09-04 2004-07-06 Megic Corporation Method for making high-performance RF integrated circuits
US6642127B2 (en) 2001-10-19 2003-11-04 Applied Materials, Inc. Method for dicing a semiconductor wafer
JP3910843B2 (ja) 2001-12-13 2007-04-25 東京エレクトロン株式会社 半導体素子分離方法及び半導体素子分離装置
US6706998B2 (en) 2002-01-11 2004-03-16 Electro Scientific Industries, Inc. Simulated laser spot enlargement
KR100451950B1 (ko) 2002-02-25 2004-10-08 삼성전자주식회사 이미지 센서 소자 웨이퍼 소잉 방법
DE10391811B4 (de) 2002-02-25 2012-06-21 Disco Corp. Verfahren zum Zerlegen eines Halbleiterwafers
JP2003257896A (ja) 2002-02-28 2003-09-12 Disco Abrasive Syst Ltd 半導体ウェーハの分割方法
DE60303371T2 (de) 2002-04-19 2006-08-10 Xsil Technology Ltd. Laser-behandlung
JP2004031526A (ja) 2002-06-24 2004-01-29 Toyoda Gosei Co Ltd ３族窒化物系化合物半導体素子の製造方法
US6582983B1 (en) 2002-07-12 2003-06-24 Keteca Singapore Singapore Method and wafer for maintaining ultra clean bonding pads on a wafer
JP4286497B2 (ja) 2002-07-17 2009-07-01 新光電気工業株式会社 半導体装置の製造方法
JP3908148B2 (ja) 2002-10-28 2007-04-25 シャープ株式会社 積層型半導体装置
US20040157457A1 (en) 2003-02-12 2004-08-12 Songlin Xu Methods of using polymer films to form micro-structures
JP2004273895A (ja) 2003-03-11 2004-09-30 Disco Abrasive Syst Ltd 半導体ウエーハの分割方法
US7087452B2 (en) 2003-04-22 2006-08-08 Intel Corporation Edge arrangements for integrated circuit chips
JP2004322168A (ja) 2003-04-25 2004-11-18 Disco Abrasive Syst Ltd レーザー加工装置
JP4231349B2 (ja) 2003-07-02 2009-02-25 株式会社ディスコ レーザー加工方法およびレーザー加工装置
JP4408361B2 (ja) 2003-09-26 2010-02-03 株式会社ディスコ ウエーハの分割方法
US7128806B2 (en) 2003-10-21 2006-10-31 Applied Materials, Inc. Mask etch processing apparatus
JP4471632B2 (ja) 2003-11-18 2010-06-02 株式会社ディスコ ウエーハの加工方法
JP2005203541A (ja) 2004-01-15 2005-07-28 Disco Abrasive Syst Ltd ウエーハのレーザー加工方法
US7459377B2 (en) 2004-06-08 2008-12-02 Panasonic Corporation Method for dividing substrate
US7804043B2 (en) 2004-06-15 2010-09-28 Laserfacturing Inc. Method and apparatus for dicing of thin and ultra thin semiconductor wafer using ultrafast pulse laser
US7687740B2 (en) 2004-06-18 2010-03-30 Electro Scientific Industries, Inc. Semiconductor structure processing using multiple laterally spaced laser beam spots delivering multiple blows
US7507638B2 (en) 2004-06-30 2009-03-24 Freescale Semiconductor, Inc. Ultra-thin die and method of fabricating same
JP4018088B2 (ja) 2004-08-02 2007-12-05 松下電器産業株式会社 半導体ウェハの分割方法及び半導体素子の製造方法
US7199050B2 (en) 2004-08-24 2007-04-03 Micron Technology, Inc. Pass through via technology for use during the manufacture of a semiconductor device
JP4018096B2 (ja) 2004-10-05 2007-12-05 松下電器産業株式会社 半導体ウェハの分割方法、及び半導体素子の製造方法
US20060088984A1 (en) 2004-10-21 2006-04-27 Intel Corporation Laser ablation method
US20060086898A1 (en) 2004-10-26 2006-04-27 Matsushita Electric Industrial Co., Ltd. Method and apparatus of making highly repetitive micro-pattern using laser writer
US20060146910A1 (en) 2004-11-23 2006-07-06 Manoochehr Koochesfahani Method and apparatus for simultaneous velocity and temperature measurements in fluid flow
JP4288229B2 (ja) 2004-12-24 2009-07-01 パナソニック株式会社 半導体チップの製造方法
US7875898B2 (en) 2005-01-24 2011-01-25 Panasonic Corporation Semiconductor device
JP2006253402A (ja) 2005-03-10 2006-09-21 Nec Electronics Corp 半導体装置の製造方法
US7361990B2 (en) 2005-03-17 2008-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing cracking of high-lead or lead-free bumps by matching sizes of contact pads and bump pads
JP4478053B2 (ja) 2005-03-29 2010-06-09 株式会社ディスコ 半導体ウエーハ処理方法
JP4285455B2 (ja) 2005-07-11 2009-06-24 パナソニック株式会社 半導体チップの製造方法
JP4599243B2 (ja) 2005-07-12 2010-12-15 株式会社ディスコ レーザー加工装置
JP4769560B2 (ja) 2005-12-06 2011-09-07 株式会社ディスコ ウエーハの分割方法
JP4372115B2 (ja) 2006-05-12 2009-11-25 パナソニック株式会社 半導体装置の製造方法、および半導体モジュールの製造方法
JP4480728B2 (ja) 2006-06-09 2010-06-16 パナソニック株式会社 Ｍｅｍｓマイクの製造方法
JP4544231B2 (ja) 2006-10-06 2010-09-15 パナソニック株式会社 半導体チップの製造方法
JP2008171844A (ja) 2007-01-09 2008-07-24 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP4840174B2 (ja) 2007-02-08 2011-12-21 パナソニック株式会社 半導体チップの製造方法
JP4840200B2 (ja) 2007-03-09 2011-12-21 パナソニック株式会社 半導体チップの製造方法
US7926410B2 (en) 2007-05-01 2011-04-19 J.R. Automation Technologies, L.L.C. Hydraulic circuit for synchronized horizontal extension of cylinders
JP5205012B2 (ja) 2007-08-29 2013-06-05 株式会社半導体エネルギー研究所 表示装置及び当該表示装置を具備する電子機器
JP4882971B2 (ja) 2007-11-16 2012-02-22 パナソニック株式会社 プラズマダイシング装置
US7859084B2 (en) 2008-02-28 2010-12-28 Panasonic Corporation Semiconductor substrate
JP2009260272A (ja) 2008-03-25 2009-11-05 Panasonic Corp 基板の加工方法および半導体チップの製造方法ならびに樹脂接着層付き半導体チップの製造方法
TW201006600A (en) 2008-04-10 2010-02-16 Applied Materials Inc Laser-scribing platform and hybrid writing strategy
US20100015782A1 (en) * 2008-07-18 2010-01-21 Chen-Hua Yu Wafer Dicing Methods
US20100013036A1 (en) 2008-07-16 2010-01-21 Carey James E Thin Sacrificial Masking Films for Protecting Semiconductors From Pulsed Laser Process
JP2010062375A (ja) * 2008-09-04 2010-03-18 Disco Abrasive Syst Ltd ウエーハの加工方法
JP2010135356A (ja) 2008-12-02 2010-06-17 Disco Abrasive Syst Ltd ウエーハのダイシング方法
US8609512B2 (en) 2009-03-27 2013-12-17 Electro Scientific Industries, Inc. Method for laser singulation of chip scale packages on glass substrates
JP2012079936A (ja) 2010-10-01 2012-04-19 Nitto Denko Corp ダイシング・ダイボンドフィルム、及び、半導体装置の製造方法
US8802545B2 (en) 2011-03-14 2014-08-12 Plasma-Therm Llc Method and apparatus for plasma dicing a semi-conductor wafer

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01272130A (ja) * 1987-07-08 1989-10-31 Furukawa Electric Co Ltd:The 半導体用放射線硬化性粘着テ−プ
JP2003347260A (ja) * 2002-05-22 2003-12-05 Tokyo Electron Ltd 処理装置及び基板処理方法
JP2004087660A (ja) * 2002-08-26 2004-03-18 Takatori Corp ウエハのダイシングテープへの転写方法とその装置
JP2004247443A (ja) * 2003-02-13 2004-09-02 Disco Abrasive Syst Ltd 半導体ウエーハの加工方法
JP2007048876A (ja) * 2005-08-09 2007-02-22 Renesas Technology Corp 半導体装置の製造方法
JP2009094436A (ja) * 2007-10-12 2009-04-30 Panasonic Corp プラズマ処理装置
US20100151678A1 (en) * 2008-12-15 2010-06-17 Mark Dydyk Wafer Backside Grinding with Stress Relief
JP2010165963A (ja) * 2009-01-19 2010-07-29 Furukawa Electric Co Ltd:The 半導体ウェハの処理方法
WO2011163149A2 (en) * 2010-06-22 2011-12-29 Applied Materials, Inc. Wafer dicing using femtosecond-based laser and plasma etch

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190087553A (ko) * 2016-11-30 2019-07-24 플라즈마-썸, 엘엘씨 반도체 웨이퍼를 플라즈마 다이싱하기 위한 방법 및 장치
KR102103129B1 (ko) 2016-11-30 2020-05-26 플라즈마-썸, 엘엘씨 반도체 웨이퍼를 플라즈마 다이싱하기 위한 방법 및 장치

Also Published As

Publication number Publication date
WO2014062582A1 (en) 2014-04-24
TW201426836A (zh) 2014-07-01
US9252057B2 (en) 2016-02-02
CN104662653A (zh) 2015-05-27
US20140106542A1 (en) 2014-04-17

Similar Documents

Publication Publication Date Title
US9252057B2 (en) Laser and plasma etch wafer dicing with partial pre-curing of UV release dicing tape for film frame wafer application
JP6577514B2 (ja) 水溶性ダイアタッチフィルムを用いたレーザ・プラズマエッチングウェハダイシング
JP5926448B2 (ja) Ｕｖ反応性接着フィルムを用いたレーザ・プラズマエッチングウェハダイシング
US9236305B2 (en) Wafer dicing with etch chamber shield ring for film frame wafer applications
JP6360477B2 (ja) ウェハダイシングのためのレーザ、プラズマエッチング、及び裏面研削プロセス
KR102365042B1 (ko) 높은 다이 파괴 강도 및 매끈한 측벽을 위한 레이저 스크라이빙 및 플라즈마 에칭
US8969177B2 (en) Laser and plasma etch wafer dicing with a double sided UV-curable adhesive film
KR102250628B1 (ko) 높은 다이 파괴 강도 및 평활한 측벽을 위한 레이저 스크라이빙 및 플라즈마 에칭
JP6543466B2 (ja) 物理的に除去可能なマスクを用いたレーザ・プラズマエッチングウェハダイシング
JP2015528211A (ja) ダイシングされたウェハの輸送方法
US9443765B2 (en) Water soluble mask formation by dry film vacuum lamination for laser and plasma dicing
JP2017500740A (ja) ウエハをダイシングする方法及びそのためのキャリア
US9130030B1 (en) Baking tool for improved wafer coating process
TW201436019A (zh) 用於使用雷射劃線和電漿蝕刻的晶圓切割之水溶性膜與可ｕｖ固化膜之雜合遮罩

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160929

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170615

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170718

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20180313