JP6395435B2

JP6395435B2 - 信号処理装置および評価方法

Info

Publication number: JP6395435B2
Application number: JP2014101880A
Authority: JP
Inventors: 佑樹岡本; 池田　隆之; 隆之池田; 黒川　義元; 義元黒川
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2013-05-17
Filing date: 2014-05-16
Publication date: 2018-09-26
Anticipated expiration: 2034-05-16
Also published as: US20140340073A1; JP2014240833A; US9209795B2

Description

この開示物は信号処理装置および評価方法に関する。

酸化物半導体を用いることによって、きわめて低いオフ電流を実現しうるトランジスタが開示されている。そのオフ電流は、一般に使用されている電流測定機器では十分に評価できないため、例えば、特許文献１、非特許文献１では、評価すべきトランジスタのソースとドレインの一方に、検出用のトランジスタのゲートを接続した回路を形成し、検出用のトランジスタの抵抗値の変化からトランジスタのソースとドレインの一方の電位の変化を求め、これとトランジスタのソースとドレインの一方の容量値からオフ電流を算出する方法が開示されている。

米国特許出願公開第２０１１／０２５４５３８号明細書

ＳＥＫＩＮＥ．Ｙｅｔａｌ．， "Ｓｕｃｃｅｓｓｉｎｍｅａｓｕｒｅｍｅｎｔｔｈｅｌｏｗｅｓｔｏｆｆｓｔａｔｅｃｕｒｒｅｎｔｏｆｔｒａｎｓｉｓｔｏｒｉｎｔｈｅｗｏｒｌｄ"，Ｉｎｔ．ｃｏｎｆ．ＯｎＳｅｍｉｃｏｎｄｕｃｔｏｒＴｅｃｈ．ｆｏｒＵｌｔｒａＬａｒｇｅＳｃａｌｅＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔｓａｎｄＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒｓ，２０１１，ｐｐ．７７−８８．

新しい回路構成の信号処理装置および／または評価方法が提供される。

開示されるのは、複数の信号伝達回路が接続された回路であり、それぞれの信号伝達回路はインバータを有し、少なくとも１つの信号伝達回路はインバータに接続する第１のトランジスタと第１のトランジスタのゲートにソースとドレインの一方が接続する第２のトランジスタを有する。

例えば、（２ｎ＋１）個の信号伝達回路（ｎは１以上の整数）を有し、それぞれの信号伝達回路はインバータを有し、信号伝達回路の一は、第１のトランジスタと、第２のトランジスタとを有し、インバータの入力端子と出力端子の一方と第１のトランジスタのソースとドレインの一方が接続し、第２のトランジスタのソースとドレインの一方は第１のトランジスタのゲートに接続し、インバータの入力端子と出力端子の他方は、信号伝達回路の一の入力と出力の一方であり、第１のトランジスタのソースとドレインの他方は信号伝達回路の一の入力と出力の他方であり、ｋ番目（ｋは１以上２ｎ以下の整数）の信号伝達回路の出力は（ｋ＋１）番目の信号伝達回路の入力と接続し、（２ｎ＋１）番目の信号伝達回路の出力は１番目の信号伝達回路の入力と接続することを特徴とする信号処理装置が開示される。

第２のトランジスタの半導体層は酸化物であってもよい。第２のトランジスタはバックゲートによりしきい値が制御できる構成でもよい。

また、上記の信号処理装置において、第１のトランジスタのゲートの電位を、しきい値より高い第１の電位としたのち、１番目乃至（２ｎ＋１）番目の信号伝達回路のいずれか一の出力の周波数を計測し、周波数が特定の値となるまでの時間を計測する過程と、その時間をもとに第２のトランジスタのオフ電流を算出する過程と、を有する評価方法が開示される。

また、例えば、トランジスタのゲートに第１の範囲の電位を印加して、第１の方法でオフ電流に関連する第１の物理量を得る過程と、トランジスタのゲートに第１の範囲の電位と一部が重なる第２の範囲の電位を印加して、第２の方法でオフ電流に関連する第２の物理量を得る過程と、を有し、第１の範囲の電位と第２の範囲の電位の重なる領域で得られた第１の物理量から第２の物理量を換算するための係数を得る評価方法が開示される。

なお、本明細書中で用いるオフ電流とは、トランジスタがオフ状態のときに、ソース電極
とドレイン電極の間に流れる電流をいう。例えば、ｎ型のトランジスタの場合には、ゲー
ト電圧がトランジスタのしきい値電圧よりも低い、またはゲート電圧がサブスレッショルド状態のときにソース電極とドレイン電極との間に流れる電流である。

ここで、第１の物理量は、例えば、トランジスタを用いて構成されたリングオシレータの発振周波数が特定の周波数まで低下するのに要する時間、あるいは、通常の電流測定機器で測定される電流値である。

通常の電流測定機器では測定できないような低い電流、例えば、１ｆＡ以下の電流の測定が可能となる。なお、効果はこれに限定されず、以下に詳述される。

信号処理装置の回路例を示す。信号処理装置の回路例を示す。信号処理装置の回路例を示す。信号処理装置の回路例を示す。信号処理装置の回路例を示す。信号処理装置の作製工程例を示す。信号処理装置の構成例を示す。信号処理装置の回路例を示す。信号処理装置での測定結果を示す。

以下では、実施の形態について図面を用いて詳細に説明する。ただし、実施の形態は以下の説明に限定されず、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、この開示物が開示する内容は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

なお、トランジスタのソースとは、活性層として機能する半導体の一部であるソース領域、あるいは上記半導体に電気的に接続されたソース電極も意味する。同様に、トランジスタのドレインとは、活性層として機能する半導体の一部であるドレイン領域、あるいは上記半導体に電気的に接続されたドレイン電極も意味する。また、ゲートはゲート電極も意味する。

以下の説明では、トランジスタはＮチャネル型とするが、Ｐチャネル型としても同様に実施できる。

（実施の形態１）
図１（Ａ）には、信号処理装置に用いられる回路例を示す。奇数個の信号伝達回路１０１が直列に接続された回路となり、最終段（（２ｎ＋１）段、ただし、ｎは１以上の整数）の信号伝達回路１０１の出力は、第１段の信号伝達回路１０１の入力に接続される。また、この例では、最終段（（２ｎ＋１）段）の出力を回路の出力として取り出すが、これに限られず、信号伝達回路１０１のいずれか１つの出力を回路の出力として取り出せばよい。なお、インバータ１０２は設けなくてもよい。

それぞれの信号伝達回路１０１は配線１０３、配線１０４に与えられる信号によって制御される。図１（Ａ）に示す回路では、すべての信号伝達回路１０１が、配線１０３、配線１０４に接続されているため、すべての信号伝達回路１０１が同時に制御される。

それぞれの信号伝達回路１０１は、図２（Ａ）に示すように、測定用トランジスタ１０６、容量素子１０７、負荷トランジスタ１０８、インバータ１０９を有する。なお、容量素子１０７は意図的に設けられる容量素子だけでなく、寄生容量も含み、場合によっては寄生容量のみからなる。

測定用トランジスタ１０６のソースとドレインの一方は配線１０３に接続し、他方は容量素子１０７の一方の電極と負荷トランジスタ１０８のゲートに接続する。負荷トランジスタ１０８のソースとドレインの一方はインバータ１０９の出力端子に接続し、他方は、信号伝達回路１０１の出力端子となる。インバータ１０９の入力端子は信号伝達回路１０１の入力端子となる。なお、負荷トランジスタ１０８とインバータ１０９の接続の順序はこれに限られない。

負荷トランジスタ１０８のソースとドレイン間の抵抗はゲートの電位に依存する。負荷トランジスタ１０８がＮチャネル型の場合、ゲートの電位が低下すると抵抗が高くなる。図１（Ａ）および図２（Ａ）からわかるように、図１（Ａ）に示される回路は、２つのインバータ１０９の間に１つの負荷トランジスタ１０８を挟んだリングオシレータである。負荷トランジスタ１０８の抵抗が高くなれば、回路の発振周波数が低下する。

負荷トランジスタ１０８のゲートの電位を負荷トランジスタ１０８のしきい値より高い第１の電位Ｖ_１とし、また、配線１０３の電位を、第１の電位より低い、第２の電位Ｖ_２とすると、時間の経過とともに、負荷トランジスタ１０８のゲートの電位は第１の電位Ｖ_１から第２の電位Ｖ_２に向かって低下する。このときの変動の程度は、測定用トランジスタ１０６の抵抗状態および容量素子１０７の容量Ｃに依存する。

測定用トランジスタ１０６の抵抗状態は、配線１０４の電位に依存する。配線１０４の電位は、測定用トランジスタ１０６がサブスレッショルド状態となるようなものとするとよい。

負荷トランジスタ１０８のゲートの電位を第１の電位Ｖ_１とするには、インバータ１０９の電源電位をローレベル（接地電位）とし、負荷トランジスタ１０８のソースとドレインの電位がローレベルとなるようにした状態で、配線１０３の電位を第１の電位Ｖ_１とし、配線１０４の電位を、測定用トランジスタ１０６がオンとなるような電位とすることで、容量素子１０７を充電するとよい。そして、次に、配線１０４の電位を測定用トランジスタ１０６がサブスレッショルド状態となるようなものとする。また、配線１０３の電位を第２の電位Ｖ_２とする。

その後、インバータ１０９の電源端子のうち、高電位端子をハイレベルとすると、図１（Ａ）に示す回路が発振を開始する。当初は、負荷トランジスタ１０８のゲートの電位が第１の電位Ｖ_１の近くであるため、負荷トランジスタ１０８のソースドレイン間の抵抗が低く、発振周波数は高いが、時間の経過とともに低下する。これは、測定用トランジスタ１０６から、電荷が流出して、負荷トランジスタ１０８のゲートの電位が低下するためである。

発振周波数は、そのときの負荷トランジスタ１０８のゲートの電位に応じて決定される。すなわち、発振周波数が特定の周波数ｆであれば、負荷トランジスタ１０８のゲートの電位もまた、特定の電位Ｖ_Ｇであると決定できる。なお、周波数ｆは、発振初期の周波数の１％以上２０％以下としてもよい。

したがって、配線１０４と配線１０３の電位差がＶ_ｇｓであるときの、測定用トランジスタ１０６のソースドレイン間の電流Ｉ_ｄｓ（Ｖ_ｇｓ）は以下の式で表される。

ここで、τ_ｆ（Ｖ_ｇｓ）は、回路の発振開始から、周波数が特定の周波数ｆとなるまでの時間であり、配線１０４と配線１０３の電位差Ｖ_ｇｓの関数である。電位差Ｖ_ｇｓをさまざまに変化させて、それに応じたτ_ｆ（Ｖ_ｇｓ）を取得する。

なお、式１は近似式であり、式１が成り立つためには、（Ｖ_１−Ｖ_Ｇ）は（Ｖ_１−Ｖ_２）よりも十分に小さいことが必要である。そのため、Ｖ_２を、負荷トランジスタ１０８のソースやドレインの電位よりも低くすると測定精度が向上することがある。

式１において、Ｃ、Ｖ_１、Ｖ_Ｇは定数である。電位差Ｖ_ｇｓ＝Ｖ_０のときのＩ_ｄｓ（Ｖ_０）が通常の電流測定機器で測定でき、また、電位差Ｖ_ｇｓ＝Ｖ_０のときのτ（Ｖ_０）も得られたとすると、この２つの異なる方法での測定結果は等しいと考えられるので、定数Ｃ・（Ｖ_１−Ｖ_Ｇ）が特定できる。この結果、以降は電位差Ｖ_ｇｓをさまざまに変化させて、それに応じたτ_ｆ（Ｖ_ｇｓ）を取得することで、容量ＣやＶ_Ｇを直接測定しなくてもＩ_ｄｓ（Ｖ_ｇｓ）を算出することができる。

一般に測定用トランジスタ１０６のオフ抵抗が高い場合には、ソースドレイン間の電流の測定には時間を要する。そして、その時間は、容量素子１０７の容量に比例するので、容量素子１０７の容量は可能な限り小さいことが、測定時間を短縮する上で効果的である。

一方で、容量素子１０７の容量が小さくなると、それに占める寄生容量の比率が増加する。寄生容量は、実測することはもちろん、配線形状からも正確に特定することは困難であるので、結局、測定時間を短縮するために容量素子１０７の容量を小さくすると測定精度が低下する。

これに対して、上記に示した方法では、容量Ｃを直接測定しないため、容量素子１０７の容量を十分に小さくしても、測定精度を維持しつつ、測定時間を短縮することができる。

例えば、２種類の評価用の回路、第１の回路、第２の回路を作製する。第１の回路では、容量素子１０７の容量Ｃ_１は十分に大きい。一方、第２の回路では、容量素子１０７の容量Ｃ_２は十分に小さい。しかし、容量Ｃ_１、容量Ｃ_２の値はわからない。式１より、以下の式２および式３が得られる。なお、ここでは、負荷トランジスタのソースあるいはドレインの電位によるゲートの電位の昇圧効果（ブースティング効果）は無視する。

なお、容量以外の他の条件が同じであれば、回路の発振周波数と、負荷トランジスタのゲートの電位とは、容量にかかわらず決定できるが、ここでは、Ｖ_Ｇ１、Ｖ_Ｇ２の値はわからないものとする。

第１の回路は、容量Ｃ_１が大きいため、測定用トランジスタ１０６のソースドレイン間の電流が比較的大きな場合（電位差Ｖ_ｇｓが大きい場合）でも、精度よく測定できる。一方、同じ理由で、ソースドレイン間の電流が比較的小さな場合（電位差Ｖ_ｇｓが小さい場合）には測定に長時間を要する。

一方、第２の回路は、容量Ｃ_２が小さいため、測定用トランジスタ１０６のソースドレイン間の電流が比較的大きな場合の測定精度は低い。一方、同じ理由で、ソースドレイン間の電流が比較的小さな場合でもより短時間で測定できる。

第１の回路の測定可能な電位差Ｖ_ｇｓの範囲は、通常の電流測定機器で測定可能な電位差Ｖ_ｇｓの範囲と重なるので、先に示した方法で、定数Ｃ_１・（Ｖ_１−Ｖ_Ｇ）が特定できる。また、電位差Ｖ_ｇｓ＝Ｖ_３において、第１の回路および第２の回路で十分な精度かつ比較的短時間で測定をおこない、それぞれの回路で、τ_１ｆ（Ｖ_３）、τ_２ｆ（Ｖ_３）が得られたとする。

このとき、容量Ｃ_１、容量Ｃ_２以外の条件が同じであるとすれば、２つの回路でそれぞれ得られた電流Ｉ_ｄｓ（Ｖ_３）は等しいとみなされる。したがって、式２と式３から、定数Ｃ_１・（Ｖ_１−Ｖ_Ｇ１）と定数Ｃ_２・（Ｖ_１−Ｖ_Ｇ２）の比率が決定できる。

また、第１の回路の定数Ｃ_１・（Ｖ_１−Ｖ_Ｇ１）はすでに特定されているので、第２の回路の定数Ｃ_２（Ｖ_１−Ｖ_Ｇ２）も特定される。すなわち、第２の回路の測定結果からも電流Ｉ_ｄｓ（Ｖ_ｇｓ）を算出できる。そして、第１の回路では、測定にきわめて長時間かかる場合でも、第２の回路を用いることで、比較的短時間で測定を完了できる。

例えば、Ｃ_１／Ｃ_２＝１００で、電位差Ｖ_ｇｓ＝Ｖ_３において、第１の回路では測定に１００００秒を要し、第２の回路では測定に１００秒を要したとする。測定用トランジスタ１０６のソースドレイン間の電流が２ケタも低くなったとすれば、第１の回路では測定に１００００００秒＝１１．５日もかかるが、第２の回路を用いれば１００００秒＝２．７８時間で済む。したがって、第２の回路はより小さな電流値の測定に適している。

一方で、測定用トランジスタ１０６のソースドレイン間の電流が、電位差Ｖ_ｇｓ＝Ｖ_３におけるものより２ケタ高くなったとすれば、第２の回路では、１秒で測定を完了させる必要があり、測定精度が大幅に低下する。一方で、第１の回路では１００秒で完了させればよいので、測定精度は十分に高くなる。したがって、第１の回路はより大きな電流値の測定に適している。

以上の例は、容量素子１０７の容量が異なる２つの回路を用いて、測定用トランジスタ１０６のソースドレイン間の電流の測定方法であるが、容量素子１０７の容量が異なる３以上の回路を用いて同様な測定をおこなってもよい。

あるいは、別の回路を用意する代わりに、図２（Ｂ）に示すように、大小２種類の容量素子（容量素子１０７ａと容量素子１０７ｂ）を用意し、負荷トランジスタ１０８のゲートに接続する容量素子をスイッチ１１０で選択するようにしてもよい。スイッチ１１０はトランジスタを用いてもよいし、機械的なスイッチでもよい。

あるいは、同じ回路を用いる場合であっても、周波数のしきい値の異なる測定を組み合わせてもよい。例えば、最初の測定では、それぞれのＶ_ｇｓについて、発振開始から発振周波数が０．１ＭＨｚまで低下するまでの時間τ_{ｆ＝０．１ＭＨｚ}（Ｖ_ｇｓ）を求める。ただし、Ｖ_ｇｓが小さくなると、測定に長時間かかるので、Ｖ_ｇｓは、例えば、−０．３Ｖから０Ｖまでとする。なお、上記と同様に、通常の電流測定機器で、例えば、Ｖ_ｇｓ＝０Ｖでの電流Ｉ_ｄｓ（０）は測定可能であり、容量Ｃが求められるとする。

この測定では、以下の式４の関係がなりたつ。なお、発振周波数が０．１ＭＨｚとなったときの、負荷トランジスタ１０８のゲートの電位Ｖ_Ｇ３はわからないものとする。

次の測定では、それぞれのＶ_ｇｓについて、発振開始から発振周波数が１ＭＨｚまで低下するまでの時間τ_{ｆ＝１ＭＨｚ}（Ｖ_ｇｓ）を求める。ただし、Ｖ_ｇｓが大きいと、測定精度が低下するので、Ｖ_ｇｓは、例えば、−０．５Ｖから−０．２Ｖまでとする。

この測定では、以下の式５の関係がなりたつ。なお、発振周波数が１ＭＨｚとなったときの、負荷トランジスタ１０８のゲートの電位Ｖ_Ｇ４はわからないものとする。

以上の測定では、Ｖ_ｇｓが−０．３Ｖから−０．２Ｖまでの範囲で重なるので、この範囲内（例えば、Ｖ_ｇｓ＝−０．２５Ｖ）での電流値は、いずれの方法でも同じであると推定できる。すなわち、以下の式６の関係が得られる。

すなわち、（Ｖ_１−Ｖ_Ｇ３）と（Ｖ_１−Ｖ_Ｇ４）の比（係数）が決定される。この係数を用いて、測定用トランジスタ１０６のソースドレイン間の電流値を正確に求めることができる。

図１（Ｂ）には、信号処理装置に用いられる回路の他の例を示す。図１（Ｂ）に示す回路では、（２ｎ＋１）段の信号伝達回路のうち、ｊ番目（ｊは１以上（２ｎ＋１）以下の整数）の信号伝達回路１０１のみが、図２（Ａ）で示される回路を有し、他の信号伝達回路はインバータのみからなる。

ただし、インバータのみからなる信号伝達回路は、図２（Ａ）の信号伝達回路１０１から、測定用トランジスタ１０６と容量素子１０７を取り去り、負荷トランジスタ１０８のソースとドレインを短絡したものともみなせる。

図１（Ａ）に示される回路では、すべての信号伝達回路１０１の測定用トランジスタ１０６のソースドレイン間の電流が反映された結果となるのに対し、図１（Ｂ）に示す回路では、ｊ番目の信号伝達回路１０１中の測定用トランジスタ１０６のソースドレイン間の電流が反映された結果となる。なお、回路中に２以上２ｎ以下の信号伝達回路１０１を設けてもよい。

測定用トランジスタ１０６等に用いることのできる酸化物半導体について説明する。

酸化物半導体は、例えば、インジウムを含む。インジウムを含む酸化物半導体は、キャリア移動度（電子移動度）が高くなる。また、酸化物半導体は、元素Ｍを含むと好ましい。元素Ｍとして、例えば、アルミニウム、ガリウム、イットリウムまたはスズなどがある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、酸化物半導体は、亜鉛を含むと好ましい。酸化物半導体が亜鉛を含むと、結晶質の酸化物半導体となりやすい。また、酸化物半導体の価電子帯上端のエネルギー（Ｅｖ）は、例えば、亜鉛の原子数比によって制御できる場合がある。

ただし、酸化物半導体は、インジウムを含まなくてもよい。酸化物半導体は、例えば、Ｚｎ−Ｓｎ酸化物、Ｇａ−Ｓｎ酸化物であっても構わない。

なお、酸化物半導体は、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、ＩｎとＭの原子数比率をＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、またはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上であるＩｎ−Ｍ−Ｚｎ酸化物としてもよい。また、酸化物半導体は、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、ＩｎとＭの原子数比率をＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、またはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満であるＩｎ−Ｍ−Ｚｎ酸化物としてもよい。

また、酸化物半導体は、エネルギーギャップが大きい。酸化物半導体のエネルギーギャップは、２．７ｅＶ以上４．９ｅＶ以下、好ましくは３ｅＶ以上４．７ｅＶ以下、さらに好ましくは３．２ｅＶ以上４．４ｅＶ以下とする。

トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減し、高純度真性化することが有効である。なお、酸化物半導体において、主成分以外（１ａｔｏｍｉｃ％未満）の軽元素、半金属元素、金属元素などは不純物となる。例えば、水素、リチウム、炭素、窒素、フッ素、ナトリウム、シリコン、塩素、カリウム、カルシウム、チタン、鉄、ニッケル、銅、ゲルマニウム、ストロンチウム、ジルコニウムおよびハフニウムは酸化物中で不純物となる場合がある。従って、近接する膜中の不純物濃度も低減することが好ましい。

例えば、酸化物半導体中にシリコンが含まれることで不純物準位を形成する場合がある。また、酸化物半導体の表層にシリコンがあることで不純物準位を形成する場合がある。そのため、酸化物半導体の内部、表層におけるシリコン濃度は、二次イオン質量分析法（ＳＩＭＳ：ＳｅｃｏｎｄａｒｙＩｏｎＭａｓｓＳｐｅｃｔｒｏｍｅｔｒｙ）において、１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは２×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする。

また、酸化物半導体中で水素は、不純物準位を形成し、キャリア密度を増大させてしまう場合がある。そのため、酸化物半導体膜の水素濃度はＳＩＭＳにおいて、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。また、酸化物半導体中で窒素は、不純物準位を形成し、キャリア密度を増大させてしまう場合がある。そのため、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

酸化物半導体は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。

酸化物半導体は、例えばＣＡＡＣを有してもよい。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。

ＣＡＡＣ−ＯＳは、例えば、透過型電子顕微鏡（ＴＥＭ：ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ）による観察像で、結晶部を確認することができる場合がある。ＣＡＡＣ−ＯＳに含まれる結晶部は、例えば、ＴＥＭによる観察像で、一辺１００ｎｍの立方体内に収まる大きさであることが多い。また、ＣＡＡＣ−ＯＳは、ＴＥＭによる観察像で、結晶部と結晶部との境界を明確に確認できない場合がある。また、ＣＡＡＣ−ＯＳは、ＴＥＭによる観察像で、粒界（グレインバウンダリーともいう。）を明確に確認できない場合がある。ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、不純物が偏析することが少ない。また、ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、欠陥準位密度が高くなることが少ない。また、ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、電子移動度の低下が小さい。

ＣＡＡＣ−ＯＳは、例えば、複数の結晶部を有し、当該複数の結晶部においてｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っている場合がある。また、ＣＡＡＣ−ＯＳは、例えば、Ｘ線回折（ＸＲＤ：Ｘ−ＲａｙＤｉｆｆｒａｃｔｉｏｎ）装置を用い、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行うと、配向を示す２θが３１°近傍のピークが現れる場合がある。また、ＣＡＡＣ−ＯＳは、例えば、電子線回折像で、スポット（輝点）が観測される場合がある。なお、特に、ビーム径が１０ｎｍφ以下、または５ｎｍφ以下の電子線を用いて得られる電子線回折像を、極微電子線回折像と呼ぶ。また、ＣＡＡＣ−ＯＳは、例えば、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが揃っていない場合がある。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない場合がある。

ＣＡＡＣ−ＯＳに含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。

また、ＣＡＡＣ−ＯＳは、例えば、欠陥準位密度を低減することで形成することができる。ＣＡＡＣ−ＯＳを形成するためには、例えば、酸化物半導体に酸素欠損を生じさせないことが重要となる。従って、ＣＡＡＣ−ＯＳは、欠陥準位密度の低い酸化物半導体である。または、ＣＡＡＣ−ＯＳは、酸素欠損の少ない酸化物半導体である。

不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる場合がある。従って、当該酸化物半導体をチャネル形成領域に用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない場合がある。また、高純度真性または実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。従って、当該酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる場合がある。なお、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性が不安定となる場合がある。

また、高純度真性または実質的に高純度真性であるＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。

酸化物半導体は、例えば多結晶を有してもよい。なお、多結晶を有する酸化物半導体を、多結晶酸化物半導体と呼ぶ。多結晶酸化物半導体は複数の結晶粒を含む。

酸化物半導体は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。

微結晶酸化物半導体は、例えば、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体に含まれる結晶部は、例えば、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、例えば、１ｎｍ以上１０ｎｍ以下の微結晶をナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶ。ナノ結晶を有する酸化物半導体を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。また、ｎｃ−ＯＳは、例えば、ＴＥＭによる観察像では、結晶部と結晶部との境界を明確に確認できない場合がある。また、ｎｃ−ＯＳは、例えば、ＴＥＭによる観察像では、明確な粒界を有さないため、不純物が偏析することが少ない。また、ｎｃ−ＯＳは、例えば、明確な粒界を有さないため、欠陥準位密度が高くなることが少ない。また、ｎｃ−ＯＳは、例えば、明確な粒界を有さないため、電子移動度の低下が小さい。

ｎｃ−ＯＳは、例えば、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域）において原子配列に周期性を有する場合がある。また、ｎｃ−ＯＳは、例えば、結晶部と結晶部との間で規則性がないため、巨視的には原子配列に周期性が見られない場合、または長距離秩序が見られない場合がある。従って、ｎｃ−ＯＳは、例えば、分析方法によっては、非晶質酸化物半導体と区別が付かない場合がある。ｎｃ−ＯＳは、例えば、ＸＲＤ装置を用い、結晶部よりも大きいビーム径のＸ線でｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行うと、配向を示すピークが検出されない場合がある。また、ｎｃ−ＯＳは、例えば、結晶部よりも大きいビーム径（例えば、２０ｎｍφ以上、または５０ｎｍφ以上）の電子線を用いる電子線回折像では、ハローパターンが観測される場合がある。また、ｎｃ−ＯＳは、例えば、結晶部と同じか結晶部より小さいビーム径（例えば、１０ｎｍφ以下、または５ｎｍφ以下）の電子線を用いる極微電子線回折像では、スポットが観測される場合がある。また、ｎｃ−ＯＳの極微電子線回折像は、例えば、円を描くように輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳの極微電子線回折像は、例えば、当該領域内に複数のスポットが観測される場合がある。

ｎｃ−ＯＳは、微小な領域において原子配列に周期性を有する場合があるため、非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、結晶部と結晶部との間で規則性がないため、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。

なお、酸化物半導体が、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体の二種以上を有する混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域、微結晶酸化物半導体の領域、多結晶酸化物半導体の領域、ＣＡＡＣ−ＯＳの領域、のいずれか二種以上の領域を有する場合がある。また、混合膜は、例えば、非晶質酸化物半導体の領域、微結晶酸化物半導体の領域、多結晶酸化物半導体の領域、ＣＡＡＣ−ＯＳの領域、のいずれか二種以上の領域の積層構造を有する場合がある。

酸化物半導体は、多層膜で構成されていてもよい。例えば、酸化物半導体層（Ｓ１）と、酸化物半導体層（Ｓ２）とが、この順番で形成された多層膜であってもよい。

このとき、例えば、酸化物半導体層（Ｓ２）の伝導帯下端のエネルギー（Ｅｃ）を、酸化物半導体層（Ｓ１）よりも低くする。具体的には、酸化物半導体層（Ｓ２）として、酸化物半導体層（Ｓ１）よりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物半導体を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。

または、例えば、酸化物半導体層（Ｓ２）のエネルギーギャップを、酸化物半導体層（Ｓ１）よりも小さくする。なお、エネルギーギャップは、例えば、光学的な手法により導出することができる。具体的には、酸化物半導体層（Ｓ２）として、酸化物半導体層（Ｓ１）よりもエネルギーギャップの０．１ｅＶ以上１．２ｅＶ以下、好ましくは０．２ｅＶ以上０．８ｅＶ以下小さい酸化物半導体を用いる。

または、酸化物半導体は、例えば、酸化物半導体層（Ｓ１）と、酸化物半導体層（Ｓ２）と、酸化物半導体層（Ｓ３）とが、この順番で形成された多層膜であってもよい。

または、例えば、酸化物半導体層（Ｓ２）の伝導帯下端のエネルギー（Ｅｃ）を、酸化物半導体層（Ｓ１）および酸化物半導体層（Ｓ３）よりも低くする。具体的には、酸化物半導体層（Ｓ２）として、酸化物半導体層（Ｓ１）および酸化物半導体層（Ｓ３）よりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物半導体を用いる。

または、例えば、酸化物半導体層（Ｓ２）のエネルギーギャップを、酸化物半導体層（Ｓ１）および酸化物半導体層（Ｓ３）よりも小さくする。具体的には、酸化物半導体層（Ｓ２）として、酸化物半導体層（Ｓ１）および酸化物半導体層（Ｓ３）よりもエネルギーギャップの０．１ｅＶ以上１．２ｅＶ以下、好ましくは０．２ｅＶ以上０．８ｅＶ以下小さい酸化物半導体を用いる。

または、例えば、トップゲート型のトランジスタのオン電流を高くするためには、酸化物半導体層（Ｓ３）の厚さは小さいほど好ましい。例えば、酸化物半導体層（Ｓ３）は、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下とする。一方、酸化物半導体層（Ｓ３）は、電流密度の高い酸化物半導体層（Ｓ２）へ、ゲート絶縁膜を構成する元素（シリコンなど）が入り込まないようブロックする機能も有する。そのため、酸化物半導体層（Ｓ３）は、ある程度の厚さを有することが好ましい。例えば、酸化物半導体層（Ｓ３）の厚さは、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上とする。

また、酸化物半導体層（Ｓ１）は厚く、酸化物半導体層（Ｓ２）は薄く、酸化物半導体層（Ｓ３）は薄く設けられることが好ましい。具体的には、酸化物半導体層（Ｓ１）の厚さは、２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上とする。酸化物半導体層（Ｓ１）の厚さを、２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上とすることで、絶縁膜と酸化物半導体層（Ｓ１）との界面から電流密度の高い酸化物半導体層（Ｓ２）までを２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上離すことができる。ただし、信号処理装置の生産性が低下する場合があるため、酸化物半導体層（Ｓ１）の厚さは、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下とする。また、酸化物半導体層（Ｓ２）の厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上８０ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。

例えば、酸化物半導体層（Ｓ１）の厚さは酸化物半導体層（Ｓ２）の厚さより厚く、酸化物半導体層（Ｓ２）の厚さは酸化物半導体層（Ｓ３）の厚さより厚くすればよい。

上記のような酸化物半導体の単層または多層を測定用トランジスタ１０６等のチャネルに用いることができる。

（実施の形態２）
図３（Ａ）には、信号処理装置に用いられる回路の他の例を示す。図３（Ａ）に示される回路では、奇数個の信号伝達回路１１１が直列に接続された回路となり、最終段（（２ｎ＋１）段、ただし、ｎは１以上の整数）の信号伝達回路１１１の出力は、第１段の信号伝達回路１１１の入力に接続される。また、この例では、最終段（（２ｎ＋１）段）の出力を回路の出力として取り出すが、これに限られず、信号伝達回路１１１のいずれか１つの出力を回路の出力として取り出せばよい。なお、インバータ１０２は設けなくてもよい。

それぞれの信号伝達回路１１１は配線１０３、配線１０４、配線１０５に与えられる信号によって制御される。図３（Ａ）に示す回路では、すべての信号伝達回路１１１が、配線１０３、配線１０４、配線１０５に接続されているため、すべての信号伝達回路１１１が同時に制御される。

それぞれの信号伝達回路１１１は、図４（Ａ）に示すように、測定用トランジスタ１０６、容量素子１０７、負荷トランジスタ１０８、インバータ１０９を有する。なお、容量素子１０７は意図的に設けられる容量素子だけでなく、寄生容量も含み、場合によっては寄生容量のみからなる。また、測定用トランジスタ１０６はバックゲートを有する。

測定用トランジスタ１０６のバックゲート以外の接続は、図２（Ａ）に示す信号伝達回路１０１と同じである。信号伝達回路１１１では、測定用トランジスタ１０６のバックゲートは配線１０５に接続される。そのため、配線１０４の電位だけでなく、配線１０５の電位によっても、測定用トランジスタ１０６のソースドレイン間の導通状態が変わる。

また、図３（Ｂ）に示すように、第ｊ段の信号伝達回路のみ信号伝達回路１１１を用い、他はインバータのみとしてもよい。また、図４（Ｂ）に示すように、容量素子１０７ａ／容量素子１０７ｂと負荷トランジスタ１０８のゲートとの間に、スイッチ１１０を設けてもよい。そのほか、実施の形態１で開示された内容を適宜盛り込んでもよい。

図３（Ａ）に示される回路を用いた測定方法について説明する。実施の形態１で説明したように、負荷トランジスタ１０８のゲートの電位をＶ_１としたのち、インバータ１０９に電源を供給することで発振が始まる。その後、負荷トランジスタ１０８のゲートの電位がＶ_Ｇまで低下することで発振周波数がｆまで低下する。バックゲートを有する測定用トランジスタ１０６では、以下の式７が成り立つものとする。

つまり、測定用トランジスタ１０６のソースドレイン間の電流は、電位差Ｖ_ｇｓ、バックゲートと配線１０３との電位差Ｖ_ＢＧの関数である。なお、ΔＶ_ｇｓ（Ｖ_ＢＧ）は、電位差Ｖ_ＢＧの関数である。例えば、特定の電位差Ｖ_ＢＧが与えられたときの、測定用トランジスタ１０６のしきい値の変動から決定することができる。

ここで、Ｖ_ｇｓ＝０とすると、測定用トランジスタ１０６のソースドレイン間の電流Ｉ_ｄｓ（０，Ｖ_ＢＧ）は、以下の式８で与えられる。

ここで、τ_ｆ（０，Ｖ_ＢＧ）は、回路の発振開始から、周波数が周波数ｆとなるまでの時間であり、電位差Ｖ_ＢＧの関数である。電位差Ｖ_ｇｓを０に固定し、電位差Ｖ_ＢＧをさまざまに変化させて、それに応じたτ_ｆ（０，Ｖ_ＢＧ）を取得する。なお、回路の発振開始から周波数がｆとなるまでの時間は、電位差Ｖ_ｇｓの関数でもあるが、ここでは、Ｖ_ｇｓ＝０であるので、電位差Ｖ_ＢＧのみに依存する。

実施の形態１で説明したように、容量素子１０７の容量や電位Ｖ_Ｇを実測しなくても、通常の電流測定機器で電位差Ｖ_ｇｓ＝０、電位差Ｖ_ＢＧ＝Ｖ_０のときの電流値Ｉ_ｄｓ（０，Ｖ_０）が測定でき、電位差Ｖ_ｇｓ＝０、電位差Ｖ_ＢＧ＝Ｖ_０のときのτ_ｆ（０，Ｖ_０）が取得できれば、定数Ｃ・（Ｖ_１−Ｖ_Ｇ）が特定できる。この結果、容量ＣやＶ_Ｇを直接測定しなくてもＩ_ｄｓ（０，Ｖ_ＢＧ）を算出することができる。

また、Ｖ_ＢＧと測定用トランジスタ１０６のしきい値の関係がわかれば、Ｖ_ＢＧをＶ_ｇｓに変換することもできる。

なお、以上では、測定用トランジスタ１０６のゲートの電位を固定し、バックゲートの電位を変動させたが、逆にバックゲートの電位を固定し、ゲートの電位を変動させてもよい。

（実施の形態３）
図５（Ａ）に、信号処理装置の例を示す。図５（Ａ）に示される信号処理装置は、実施の形態１あるいは図１（Ａ）、図２（Ａ）で説明したように奇数個の信号伝達回路１０１を接続したものであるが、実施の形態１あるいは図１（Ａ）とは異なり、個々の信号伝達回路１０１に接続する配線１０４を独立して制御できるようにしたものである。

このため、個々の信号伝達回路１０１の測定用トランジスタ１０６のオンオフを個別に制御でき、配線１０３にそれぞれのタイミングで信号を与えることで、負荷トランジスタ１０８の電位を個別に制御できるようになる。

また、個々の信号伝達回路１０１の測定用トランジスタ１０６のオフ状態を個別に制御できる。例えば、第ｋ段（ｋは１以上（２ｎ＋１）以下の整数）の信号伝達回路１０１以外の信号伝達回路１０１の測定用トランジスタ１０６のゲートに十分に小さな電位を与え、第ｋ段の信号伝達回路１０１の測定用トランジスタ１０６のゲートの電位のみを測定用の電位とすることができる。

この場合、第ｋ段の信号伝達回路１０１以外の信号伝達回路１０１では、負荷トランジスタ１０８のゲートの電位はほとんど低下せず、実質的には、時間変化のない抵抗として扱える。

一方、第ｋ段の信号伝達回路１０１では、負荷トランジスタ１０８のゲートの電位は時間とともに低下するので、実質的には、第ｋ段の信号伝達回路１０１の負荷トランジスタ１０８の抵抗変化によって、回路の発振周波数が変化することとなる。

図５（Ｂ）に示す回路の例では、実施の形態１あるいは図１（Ａ）、図２（Ａ）で説明したように奇数個の信号伝達回路１０１を接続したものであるが、実施の形態１あるいは図１（Ａ）とは異なり、個々の信号伝達回路１０１に接続する配線１０３を独立して制御できるようにしたものである。

例えば、回路の発振時の第ｋ段（ｋは１以上（２ｎ＋１）以下の整数）の信号伝達回路１０１に接続する配線１０３＿ｋの電位のみを第２の電位Ｖ_２とし、それ以外の信号伝達回路１０１に接続する配線１０３の電位を第１の電位Ｖ_１とすると、第ｋ段の信号伝達回路１０１以外の信号伝達回路１０１の負荷トランジスタ１０８のゲートの電位は、配線１０４の電位によらず、電位Ｖ_１に維持される。そのため、第ｋ段の信号伝達回路１０１以外の信号伝達回路１０１の負荷トランジスタ１０８は、実質的には、時間変化のない抵抗として扱える。

一方、第ｋ段の信号伝達回路１０１の負荷トランジスタ１０８のゲートの電位は、時間の経過とともに電位Ｖ_１から低下するので、実質的には、第ｋ段の信号伝達回路１０１の負荷トランジスタ１０８の抵抗変化によって、回路の発振周波数が変化することとなる。

（実施の形態４）
図６を用いて、信号処理装置の作製工程の一例を説明する。詳細は特許文献１を参照すればよい。なお、図６は積層構造をわかりやすく表現するものであり、特定の断面を指すものではない。

単結晶、多結晶あるいは非晶質のいずれかの半導体基板２００に素子分離用絶縁物２０１とＰ型ウェル２０２ｐとＮ型ウェル２０２ｎを設ける（図６（Ａ））。

第１ゲート絶縁膜２０３と第１ゲート配線２０４を形成し、また、Ｐ型ウェル２０２ｐにＮ型不純物領域２０５ｎを、Ｎ型ウェル２０２ｎにＰ型不純物領域２０５ｐを設ける。さらに、第１層間絶縁物２０６を設ける（図６（Ｂ））。第１層間絶縁物２０６は単層もしくは多層であり、また、上層への酸素供給能力と下層からの水素や水の上層への移動を遮断する能力を有することが好ましい。

第１層間絶縁物２０６上に酸化物半導体層２０７を設け、さらに、第１層間絶縁物２０６にコンタクトホール２０８を形成する（図６（Ｃ））。なお、酸化物半導体以外の半導体を用いてもよい。例えば、２ｎｍ以下の厚さのシリコン膜でもよい。

導電性材料を堆積して、コンタクトホールに導電性材料を埋め込む。また、酸化物半導体層２０７は、導電性材料で覆われる。導電性材料は単層もしくは多層である。さらに、導電性材料の表面を平坦化し、その上に１００ｎｍ以上の厚さの絶縁性材料を形成する。絶縁性材料は単層もしくは多層であり、また、上層からの水素や水の下層への移動を遮断する能力を有することが好ましい。

そして、絶縁性材料および導電性材料を選択的にエッチングして、配線２０９、第２層間絶縁物２１０を形成する。配線２０９と第２層間絶縁物２１０は同様な形状となる。このエッチングに際しては、絶縁性材料のエッチングストッパとして、導電性材料を用いるとよい。

配線２０９、第２層間絶縁物２１０を覆って、第２ゲート絶縁膜２１１を形成する。さらに、導電性材料を堆積し、その表面を平坦化する。導電性材料は単層もしくは多層であり、また、上層からの水素や水の下層への移動を遮断する能力を有することが好ましい。厚さは、第１層間絶縁物２０６の上面から第２層間絶縁物２１０の上面までの距離よりも大きいことが好ましい。表面を平坦化した導電性材料を選択的にエッチングすることで第２ゲート配線２１２を形成する（図６（Ｄ））。

第２層間絶縁物２１０が存在することにより、配線２０９と第２ゲート配線２１２の間の寄生容量が低減できる。このようにして、測定用トランジスタ１０６、負荷トランジスタ１０８が形成できる。

プログラマブルロジックアレイを用いて、図３（Ａ）に相当するリングオシレータを設定し、その周波数の変動を用いて、酸化物半導体を用いたトランジスタのサブスレショールド領域でのソースドレイン間の電流を評価した。

図７は、プログラマブルロジックアレイのスイッチアレイ３０１及びメモリロジックアレイ３０２、ＩＯアレイ３０３の構成例の一例を示すブロック図である。

メモリロジックアレイ３０２は、複数のプログラマブルロジックエレメントＰＬＥがアレイ状に配置された構造を有する。図７の例では、１つのメモリロジックアレイ３０２には、１０個のプログラマブルロジックエレメント（ＰＬＥ００乃至ＰＬＥ０９あるいはＰＬＥ１０乃至ＰＬＥ１９）が一列に配置されている。プログラマブルロジックエレメントはコンフィギュレーションデータを格納するメモリを備える。

ＩＯアレイ３０３はプログラマブルロジックアレイの両端に設けられ、それぞれに１０個の出入力回路（ＩＯ／００乃至ＩＯ／０９あるいはＩＯ／１０乃至ＩＯ／１９）が一列に配置されている。

スイッチアレイ３０１は、アレイ状に配置された複数のスイッチ回路（ＳＷａ、ＳＷｂ、ＳＷｃ）を有する回路ブロックである。なお、各スイッチ回路は、プログラム可能なスイッチである。

図７において、スイッチ回路ＳＷａは、プログラマブルロジックエレメントＰＬＥ間の導通を制御する。なお、例えば、「ＳＷａ０＊−００」とは、ＰＬＥ０１乃至ＰＬＥ０９のいずれかの出力とＰＬＥ００の入力との接続あるいは切断が可能であることを意味する。

スイッチ回路ＳＷｂは、プログラマブルロジックエレメントＰＬＥの入力端子とＩＯアレイ３０３の入出力回路間の導通を制御する。なお、例えば、「ＳＷｂ０＊−００」とは、ＩＯ／０１乃至ＩＯ／０９のいずれかとＰＬＥ００の入力との接続あるいは切断が可能であることを意味する。

スイッチ回路ＳＷｃは、プログラマブルロジックエレメントＰＬＥの出力端子とＩＯアレイ３０３の入出力回路間の導通を制御する。なお、例えば、「ＳＷｃ０＊−００」とは、ＩＯ／０１乃至ＩＯ／０９のいずれかとＰＬＥ００の出力との接続あるいは切断が可能であることを意味する。

また、１つのメモリロジックアレイ３０２において、５段のプログラマブルロジックエレメントのルック・アップ・テーブル（ＬＵＴ）によりキャリー・チェーンが構成され、１０段のプログラマブルロジックエレメントのレジスタ（フリップフロップ）により、レジスタ・チェーンが構成されている。

プログラマブルロジックアレイにおける個々のスイッチ回路は、図８のように、書き込みトランジスタ３０６、容量素子３０７、パストランジスタ３０８を有し、それらの接続関係は、図４（Ａ）に示される回路と同様である。すなわち、図４（Ａ）の測定用トランジスタ１０６、容量素子１０７、負荷トランジスタ１０８は、それぞれ、図８の書き込みトランジスタ３０６、容量素子３０７、パストランジスタ３０８に相当する。パストランジスタ３０８は２つの配線ＩＮと配線ＯＵＴの間の導通を制御する。

なお、書き込みトランジスタ３０６のチャネル長は１．０μｍ、チャネル幅は４μｍ、ゲート絶縁膜の厚さは２０ｎｍ、パストランジスタのチャネル長は０．５μｍ、チャネル幅は１μｍ、ゲート絶縁膜の厚さは１０ｎｍであった。また、パストランジスタ３０８はＣＭＯＳプロセスで作製され、書き込みトランジスタ３０６は、酸化物半導体をチャネルとする薄膜トランジスタであり、パストランジスタ３０８を含むＣＭＯＳ回路の上に積層して形成された。

また、容量素子３０７の容量は、寄生容量を含めて１８４ｆＦ、パストランジスタ３０８のゲート容量は１５ｆＦであった。

スイッチ回路は、例えば、プログラマブルロジックエレメント間を接続する。したがって、あるプログラマブルロジックエレメントをインバータとして機能するように設定すると、そのプログラマブルロジックエレメントとそれに接続するスイッチ回路を合わせると、図２（Ａ）に示す信号伝達回路と同等な回路となる。

本実施例では、プログラマブルロジックエレメントのうち、７つのプログラマブルロジックエレメントをインバータとして機能するように設定し、さらに、これら７つのプログラマブルロジックエレメントをスイッチ回路で接続し、７段リングオシレータを構成した。本実施例では、２つのインバータ（として機能するように設定されたプログラマブルロジックエレメント）の間には、１つのパストランジスタ３０８が含まれるように設定されたが、２つのインバータの間に２以上のパストランジスタ３０８が含まれることがあっても、測定の上での障害はない。

なお、図８において、図３（Ａ）の配線１０３乃至配線１０５に相当するのは、それぞれ、ビット線ＢＬ、ワード線ＷＬ、バックゲート線ＢＧＬである。配線ＩＮと配線ＯＵＴの電位を０Ｖとし、パストランジスタ３０８のゲートの電位をＶ_１＝２．５Ｖとし、その後、ワード線ＷＬの電位を０Ｖとした。また、ビット線ＢＬの電位も０Ｖとした。なお、バックゲート線ＢＧＬの電位は−７Ｖ乃至０Ｖとした。

その後、このリングオシレータを発振させ、その周波数の時間変化を測定した。その結果を図９（Ａ）に示す。バックゲート線ＢＧＬの電位が小さくなるほど、発振周波数が低下するのに長時間かかる。これは、パストランジスタ３０８のゲートの電位の低下が著しく小さいためであり、書き込みトランジスタ３０６のオフ抵抗が高くなることを示している。ここでは、発振開始から発振周波数が１ＭＨｚにまで低下するのに要する時間τ_{ｆ＝１ＭＨｚ}（０，Ｖ_ＢＧ）を用いて、それぞれのバックゲートの電位における書き込みトランジスタ３０６のオフ電流を見積もった。

なお、半導体パラメータアナライザ（ＨＰ４１５５Ａ）によるＶ_ＢＧ＝０Ｖにおける測定電流値から、式８における定数Ｃ・（Ｖ_１−Ｖ_Ｇ）は、２２．５ｆＣであることがわかった。また、バックゲート電位が１Ｖ低下すると、書き込みトランジスタ３０６のしきい値は０．０４５７Ｖ上昇することがわかった。すなわち、バックゲート電位を１Ｖ低下させると、書き込みトランジスタ３０６のゲートの電位（ワード線ＷＬの電位）を０．０４５７Ｖ低下させることと同等である。

図９（Ｂ）には、半導体パラメータアナライザによる測定結果（○）と７段リングオシレータによる測定から算出された結果（×）を示す。半導体パラメータアナライザでは、１０ｆＡ以下の微小な電流値の測定は不可能であるが、リングオシレータによる測定では１ｆＡ以下の電流値も測定できることが示された。

ＢＧＬバックゲート線
ＢＬビット線
ＩＮ配線
ＯＵＴ配線
ＳＷａスイッチ回路
ＳＷｂスイッチ回路
ＳＷｃスイッチ回路
ＰＬＥプログラマブルロジックエレメント
ＷＬワード線
１０１信号伝達回路
１０２インバータ
１０３配線
１０４配線
１０５配線
１０６測定用トランジスタ
１０７容量素子
１０７ａ容量素子
１０７ｂ容量素子
１０８負荷トランジスタ
１０９インバータ
１１０スイッチ
１１１信号伝達回路
２００半導体基板
２０１素子分離用絶縁物
２０２ｐＰ型ウェル
２０２ｎＮ型ウェル
２０３第１ゲート絶縁膜
２０４第１ゲート配線
２０５ｐＰ型不純物領域
２０５ｎＮ型不純物領域
２０６第１層間絶縁物
２０７酸化物半導体層
２０８コンタクトホール
２０９配線
２１０第２層間絶縁物
２１１第２ゲート絶縁膜
２１２第２ゲート配線
３０１スイッチアレイ
３０２メモリロジックアレイ
３０３ＩＯアレイ
３０６書き込みトランジスタ
３０７容量素子
３０８パストランジスタ

Claims

（２ｎ＋１）個の信号伝達回路（ｎは１以上の整数）を有し、
前記信号伝達回路の一は、インバータと、第１のトランジスタと、第２のトランジスタとを有し、
前記インバータの入力端子と出力端子の一方と前記第１のトランジスタのソースとドレインの一方が接続し、
前記第２のトランジスタのソースとドレインの一方は前記第１のトランジスタのゲートに接続し、
前記インバータの入力端子と出力端子の他方は、前記信号伝達回路の一の入力と出力の一方であり、
前記第１のトランジスタのソースとドレインの他方は前記信号伝達回路の一の入力と出力の他方であり、
ｋ番目（ｋは１以上２ｎ以下の整数）の信号伝達回路の出力は（ｋ＋１）番目の信号伝達回路の入力と接続し、
（２ｎ＋１）番目の信号伝達回路の出力は１番目の信号伝達回路の入力と接続することを特徴とする信号処理装置。
前記第２のトランジスタの半導体層が酸化物である請求項１記載の信号処理装置。
前記第２のトランジスタはバックゲートによりしきい値が制御できる請求項１または２記載の信号処理装置。
請求項１乃至３のいずれか一項に記載の信号処理装置において、
前記第１のトランジスタのゲートの電位を、しきい値より高い第１の電位としたのち、前記１番目乃至（２ｎ＋１）番目の信号伝達回路のいずれか一の出力の周波数を計測し、前記周波数が特定の値となるまでの時間を計測する過程と、
前記時間をもとに前記第２のトランジスタのオフ電流を算出する過程と、を有する評価方法。