JP6254347B2

JP6254347B2 - 半導体装置

Info

Publication number: JP6254347B2
Application number: JP2013005705A
Authority: JP
Inventors: 山崎　舜平; 舜平山崎; 大介松林; 岡崎　豊; 豊岡崎
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2012-01-18
Filing date: 2013-01-16
Publication date: 2017-12-27
Anticipated expiration: 2033-01-16
Also published as: JP2013168642A; US10483402B2; JP6542335B2; US20150179804A1; US8969867B2; JP2019195072A; JP2018078298A; US20170278975A1; US20130181214A1; US9614100B2

Description

半導体装置及び半導体装置の作製方法に関する。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。

シリコン基板上に形成される金属酸化物シリコン電界効果トランジスタ（ＭＯＳＦＥＴ）は集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。

ＭＯＳＦＥＴの動作速度及び集積度は、ＭＯＳＦＥＴの寸法を１／ｋに縮小すると速度はｋ倍、電力は１／ｋ^２に向上するというスケーリング則に従ってＭＯＳＦＥＴを微細化すると向上する。よって、ＭＯＳＦＥＴのチャネル長の短縮、ゲート絶縁膜の薄膜化が図られている。

しかし、ＭＯＳＦＥＴのチャネル長の短縮に伴って顕著化する電気特性の劣化、いわゆる短チャネル効果が生じるという問題がある。

短チャネル効果の一として、パンチスルー現象による電気特性の劣化が挙げられる。パンチスルー現象は、ソース側の拡散電位がドレイン側の電界に影響されて低下し、チャネルが形成されない状態でもソースとドレイン間に電流が流れる現象である。すなわち、ドレイン側の空乏層がソースにまで広がることで、ドレイン電界の効果がソースにまで及ぶものである。

また、短チャネル効果の他の一として、ホットキャリアに起因する電気特性の劣化が挙げられる。ドレイン領域近傍に高電界が印加されることにより生じたホットキャリアは、ゲート絶縁膜等の酸化膜のバリアを超えるのに十分なエネルギーを与えられて、一部がゲート絶縁膜中に捕縛される又は界面準位を形成することで、トランジスタのしきい値電圧の変動（シフト）、サブスレッショルド値（Ｓ値）の増大、漏れ電流の増大等の劣化をもたらす。

さらに衝突電離またはアバランシェ降伏で発生したキャリアが、ホットキャリアとして酸化膜中に注入されること（ドレインアバランシェホットキャリア：ＤｒａｉｎＡｖａｌａｎｃｈｅＨｏｔＣａｒｒｉｅｒ：ＤＡＨＣ）や、２次衝突電離によって発生したホットエレクトロン注入（ＳｅｃｏｎｄａｒｉｌｙＧｅｎｅｒａｔｅｄＨｏｔＥｌｅｃｔｒｏｎ：ＳＧＨＥ）によってもトランジスタの電気特性の劣化が引き起こされる。

ＭＯＳトランジスタにおいて、短チャネル効果の抑制のためにゲート絶縁膜の薄膜化がなされている。ゲート絶縁膜を薄膜化すると、ゲート電極層をチャネル領域に近づけることができるため、ゲート電極層によるチャネル領域への支配が強まり、上記短チャネル効果を抑制することが可能となる。よって、ＭＯＳＦＥＴの動作速度及び集積度の向上、及び短チャネル効果の抑制をもたらすゲート絶縁膜の薄膜化は、ＭＯＳＦＥＴにおいて有効な技術として用いられている。

しかし、ゲート絶縁膜を薄膜化（例えば３ｎｍ以下）すると、ゲート絶縁膜を通過するトンネル電流の発生が問題となる。この問題を解決するために、ゲート絶縁膜材料として酸化シリコンの代わりに、より高い誘電率を有するｈｉｇｈ−ｋ材料（例えば、ハフニウム酸化物）を用いる試みが研究されている（例えば、特許文献１及び特許文献２参照）。ｈｉｇｈ−ｋ材料を用いることによって、物理的な膜厚をトンネル電流が流れない程度に維持しながら、実効的な酸化シリコン換算膜厚（酸化シリコンに換算した等価酸化膜厚（ＥＯＴ））を減少させる（例えば３ｎｍ以下）ことができる。

また、シリコン半導体を用いたＭＯＳＦＥＴにおいて、短チャネル効果を防止するためにチャネル形成領域に特殊な不純物領域（ピニング領域と呼ばれていた）を設けるなどの工夫が必要とされていた（例えば、特許文献３参照）。

また、ＭＯＳトランジスタにおいてホットキャリアによる劣化を防ぐ手段として、チャネル形成領域と、ソース領域またはドレイン領域との間に、低濃度に不純物元素を添加した領域（以下、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）領域とも表記する）を設けた構造が知られている（例えば、特許文献４参照）。ドレイン領域近傍の電界はドレイン領域とチャネル領域との間の接合部分における不純物濃度分布が急峻なほど増大するため、ドレイン領域とチャネル領域との間に、ＬＤＤ領域を形成することにより、電界集中を低減させ、ホットキャリア効果を緩和することができる。一方で、ＬＤＤ領域を形成することにより、ドレイン部分の拡散抵抗が増大するために、トランジスタのスイッチング速度が低下する、または、直列抵抗が増加するために、オン電流が低下してしまう等の問題がある。また、ＬＤＤ領域の分だけトランジスタのサイズが大きくなるため、微細化の要求に逆行する一面を有している。

特開２００１−２７４３７８号公報特開２００６−２５３４４０号公報特開平１１−１７１６９号公報特開平０９−０２２９４７号公報

上記を鑑みて、本発明の一態様では、短縮されたチャネル長とする構造であっても、短チャネル効果が生じない、又は極めて少ないトランジスタを有する半導体装置を提供することを課題の一とする。

また、ＬＤＤ領域を設けずとも、短チャネル効果が生じない、又は極めて少ない微細なトランジスタを提供することを課題の一とする。

高速動作、高集積度、低消費電力を達成する微細化されたトランジスタを有する、高性能な半導体装置を提供することを課題の一とする。

また、高信頼性及び低コストを達成する微細化されたトランジスタを有する半導体装置を提供することを課題の一とする。

本発明の一形態は、チャネル形成領域を含む酸化物半導体膜と、ゲート絶縁膜と、ゲート電極層とを含むトランジスタを有し、該トランジスタにおいてチャネル長は短く（５ｎｍ以上６０ｎｍ未満、好ましくは１０ｎｍ以上４０ｎｍ以下）、ゲート絶縁膜は厚い（窒素を含む酸化シリコン換算膜厚では５ｎｍ以上５０ｎｍ以下、好ましくは１０ｎｍ以上４０ｎｍ以下）である半導体装置である。該半導体装置におけるトランジスタは、短チャネル効果が生じない、又は極めて少なく、かつスイッチング素子としての良好な電気特性示すトランジスタである。

上述したように、バルクシリコンを用いるＦＥＴ（ＭＯＳＦＥＴ、Ｓｉ−ＦＥＴ）では、スケーリング則に従って、ＭＯＳＦＥＴを微細化していった結果、短チャネル効果が生じてしまう。ゲート絶縁膜の薄膜化は、短チャネル効果の抑制にも効果的であるが、ゲート絶縁膜を通過するトンネル電流が発生する。ＭＯＳＦＥＴでは、酸化シリコンを含む絶縁膜（酸化シリコン膜、窒素を含む酸化シリコン膜）等のゲート絶縁膜を薄膜化しないと空乏層が広がりにくくなり高速駆動化が困難であり、ゲート絶縁膜を薄膜化するとトンネル電流が生じる。よって、薄膜化せずに、酸化シリコンを含む絶縁膜（例えば、比誘電率３．８〜４．１）より高い誘電率を有するｈｉｇｈ−ｋ材料（例えば、比誘電率２０〜３０程度）をゲート絶縁膜に用いて、高速駆動と信頼性の確保を図っている。

本発明の一形態に用いる酸化物半導体は、シリコン半導体とはまったく異なる特異な物性を有する半導体である。酸化物半導体は少数キャリアが少ないため、空乏層が広がりやすく、極めて大きい。従って、ゲート絶縁膜に高い誘電率を有するｈｉｇｈ−ｋ材料を用いることなく、窒素を含む酸化シリコン換算膜厚で５ｎｍ以上５０ｎｍ以下、好ましくは１０ｎｍ以上４０ｎｍ以下の絶縁膜を用いることができる。上記換算膜厚の絶縁膜を用いても、酸化物半導体の空乏層は極めて大きく広がるために高速動作が可能であり、かつトンネル電流も発生しないためリーク電流も生じず高信頼性も達成できる。さらにゲート絶縁膜の薄膜化による被覆不良などの形状不良も抑制できるため歩留まりや特性ばらつきも抑制できる。

また、本発明の一態様は、チャネル形成領域に酸化物半導体を用い、ＬＤＤ領域を設けないシングルドレイン構造のトランジスタとする。

酸化物半導体をトランジスタのチャネル形成領域に用いることで、該トランジスタのチャネル長を微細化した場合であっても、短チャネル効果が発現しない、又は実質的に発現しない。すなわち、酸化物半導体を用いたトランジスタでは、従来のシリコンを用いたトランジスタにおいて適用されてきた短チャネル効果の抑制を目的とした構成（代表的にはＬＤＤ領域）を要しない。

酸化物半導体を用いたトランジスタ（以下、ＯＳ−ＦＥＴとも表記する）では、シリコンを用いたトランジスタ（以下、Ｓｉ−ＦＥＴとも表記する）において発現しうる短チャネル効果が生じにくいことを、以下に示す。

Ｓｉ−ＦＥＴで生じる短チャネル効果の一つとして、ＤＩＢＬ（Ｄｒａｉｎ−ＩｎｄｕｃｅｄＢａｒｒｉｅｒＬｏｗｅｒｉｎｇ）によるパンチスルー現象が挙げられる。以下では、酸化物半導体とソース電極及びドレイン電極の接合部近傍に生じるバンドの曲がりの幅に着目することにより、Ｓｉ−ＦＥＴで生じるＤＩＢＬが、ＯＳ−ＦＥＴでは生じにくいことを示す。

図１２にｎ型Ｓｉ−ＦＥＴにおけるソースドレイン間のバンド構造を模式的に示す。図１２（Ａ）は、長チャネルの場合のバンド構造を示し、図１２（Ｂ）は短チャネルの場合のバンド構造を示している。以下ではゲート電圧Ｖ_ｇがゼロ（オフ状態）の場合を例に説明する。

図１２において実線で示すように、ドレイン電圧Ｖ_ｄがゼロの場合でも、ｐ−ｎ接合界面近傍でバンドが曲がっている。これは、ｎ＋領域とｐ領域のフェルミレベルが等しくなるようにキャリアをやりとりした結果、ドナーイオンとアクセプタイオンによる空間電荷領域（空乏層）が形成され、電界が生じているからである。

ここでドレイン電圧Ｖ_ｄを印加すると、図１２において破線で示すように、ドレイン側ｎ＋領域のバンドがｅＶ_ｄだけ下がると共に、空乏層が広がる。このとき、図１２（Ａ）に示すように、チャネル長が十分に長ければソース側には影響しない。一方、図１２（Ｂ）に示す短チャネルの場合には、ドレイン側の空乏層がソース側にまで容易に広がり、ｐ領域の電位の低下をもたらす（ＤＩＢＬ）。その結果、電流が流れやすくなり、しきい値電圧のマイナスシフトが生じる。

従って、図１２で示すＳｉ−ＦＥＴにおける短チャネル効果は、ドレイン側の空乏層の幅、すなわちバンドの曲がり幅がドレイン電圧Ｖ_ｄによって増大することが原因であると言える。以下では、Ｓｉ−ＦＥＴとＯＳ−ＦＥＴにおけるソース電極及びドレイン電極とチャネル形成領域の接合部近傍のバンドの曲がり幅をそれぞれ解析的に導出して、それぞれのトランジスタにおける短チャネル効果の生じやすさ（生じにくさ）について議論する。

図１３に、ｎ型Ｓｉ−ＦＥＴのソース側のバンド構造を示す。図１３を参考に、まずｎ型Ｓｉ−ＦＥＴのｐ領域におけるソース側のバンド曲がり幅Ｌ_Ｓ ^Ｓｉを求める。Ｌ_Ｓ ^Ｓｉはｐ領域におけるソース側のバンドの曲がり幅で、アクセプタイオンによる空間電荷領域（空乏層）の幅に等しい。ｙはｐ−ｎ接合界面からの距離で、電位の原点をｐ領域の真性レベルＥ_ｉｐＬ ^Ｓｉとしている。φ（ｙ）はｐ−ｎ接合界面からの距離ｙにおける電位であり、原点をｐ領域の真性レベルＥ_ｉｐＬ ^Ｓｉとしている。ｅφ_Ｆ ^ＳｉはＥ_ｉｐＬ ^ＳｉとフェルミレベルＥ_Ｆ ^Ｓｉの差でｅφ_Ｆ ^Ｓｉ＝Ｅ_ｉｐＬ ^Ｓｉ−Ｅ_Ｆ ^Ｓｉと定義する。ここで、ｅは素電荷である。バンドの曲がりは電位φ（ｙ）の空間変化を反映しているので、式（１）のポアソン方程式を解く必要がある。

ε^Ｓｉは誘電率、ρは電荷密度である。ｐ領域の空乏層については、負電荷をもつアクセプタイオンを考慮すればよく、式（２）となる。

ここで、Ｎ_Ａ ^Ｓｉはアクセプタ密度である。式（２）を式（１）に代入して、式（３）に示す境界条件のもと解くと、式（４）が求まる。

したがって、式（５）で示す境界条件より、ソース側のバンドの曲がり幅Ｌ_Ｓ ^Ｓｉは式（６）のように求まる。

一方、ドレイン電圧Ｖ_ｄ印加時のドレイン側のバンド曲がり幅Ｌ_Ｄ ^Ｓｉは、同様の計算により式（７）のように求まる。

式（７）より、Ｓｉ−ＦＥＴでは確かに、Ｖ_ｄによりＬ_Ｄ ^Ｓｉが増大する、すなわち、ドレイン側の空乏層の幅Ｖ_ｄによって増大することがわかる。

次に、図１４に、ＯＳ−ＦＥＴのソースドレイン間におけるバンド構造を示す。図１４を参考にＯＳ−ＦＥＴのＯＳ領域におけるソース側のバンド曲がり幅Ｌ_Ｓ ^ＯＳ及びドレイン側のバンド曲がり幅Ｌ_Ｄ ^ＯＳを求める。ここでは、ソース電極及びドレイン電極に用いる金属の仕事関数φ_ｍと酸化物半導体の電子親和力χ^ＯＳとが等しい（φ_ｍ＝χ^ＯＳ）と仮定して、ソース電極及びドレイン電極と、酸化物半導体とがオーミック接触している場合を考える。φ（ｙ）はソース電極又はドレイン電極と酸化物半導体との接合界面からの距離ｙにおける電位であり、原点をＯＳ領域の真性レベルＥ_ｉＬ ^ＯＳとしている。ｅφ_Ｆ ^ＯＳはＥ_ｉＬ ^ＯＳとソース側のフェルミレベルＥ_Ｆ ^ＯＳの差でｅφ_Ｆ ^ＯＳ＝Ｅ_ｉＬ ^ＯＳ−Ｅ_Ｆ ^ＯＳと定義する。この場合、ＯＳ領域のバンドの曲がりは多数キャリアである電子密度ｎ^ＯＳ（ｙ）から生じると考えられるので、電荷密度ρは式（８）となる。

ここで、ｋはボルツマン定数、Ｔは絶対温度であり、電位φ（ｙ）の原点をＯＳ領域の真性レベルＥ_ｉＬ ^ＯＳとしている。ｎ_０ ^ＯＳはＯＳのバルク領域での電子密度で、真性キャリア密度ｎ_ｉ ^ＯＳを用いて、式（９）で表される。

電位φ（ｙ）は、式（１０）に示すポアソン方程式により求まる。

これを式（１１）に示す境界条件のもとで解くと、式（１２）が求まる。

したがって、式（１３）で示す境界条件より、式（１４）が求まる。

Ｅ_ｇ ^ＯＳ／２＋ｅφ_Ｆ ^ＯＳ＞＞２ｋＴなので、式（１４）は式（１５）のように近似できる。

一方、ドレイン電圧Ｖ_ｄ印加時のドレイン側のバンド曲がり幅Ｌ_Ｄ ^ＯＳは、式（１３）のｅφ_Ｆ ^ＯＳをｅφ_Ｆ ^ＯＳ＋ｅＶ_ＳＤに置き換えれば求まる。上述のように、Ｅ_ｇ ^ＯＳ／２＋ｅφ_Ｆ ^ＯＳ＋ｅＶ_ｄ＞＞２ｋＴなので、Ｌ_Ｄ ^ＯＳは式（１６）のように近似できる。

以上示すように、驚くべきことに酸化物半導体を用いたトランジスタでは、Ｌ_Ｄ ^ＯＳはＶ_ｄに依存しないことがわかる。したがって、酸化物半導体を用いたトランジスタにおいてＤＩＢＬは生じず、又は極めて生じにくく、ＤＩＢＬに起因する短チャネル効果は生じないといえる。

空乏層は濃度の低い領域に向かって広がるため、シリコンを用いたトランジスタでは低濃度のｎ型領域（ＬＤＤ領域）を設けることで、チャネル内での空乏層の広がりを浅くし、ｐ領域の電位の低下（ＤＩＢＬ）を抑制している。しかしながら、上述のように酸化物半導体を用いたトランジスタにおいては、ＤＩＢＬが生じないため、ＬＤＤ領域を設けずとも短チャネル効果の発現を抑制することが可能となる。

また、酸化物半導体のエネルギーギャップ（Ｅｇ）は、２．８〜３．２ｅＶであり、シリコンのエネルギーギャップ（Ｅｇ）の１．１ｅＶと比べると広いことも、酸化物半導体を用いたトランジスタにおいて短チャネル効果が生じない又は生じにくいことの一因といえる。衝突電離は、キャリア（電子、正孔）が半導体のバンドギャップ以上の運動エネルギーを有することにより発生するため、バンドギャップが広いほど衝突電離が起こりにくいためである。同様に、酸化物半導体を用いたトランジスタは、衝突電離により発生した電子と正孔の対がさらに電界によって加速され、衝突電離を繰り返すことで電流が指数関数的に増加するアバランシェ降伏現象もシリコンを用いたトランジスタより起こりにくい。よって、酸化物半導体を用いたトランジスタはシリコンと比べてホットキャリア劣化の耐性が高い。

また、シリコンを用いたトランジスタでは、少数キャリア密度は１×１０^１１ｃｍ^−３程度と大変多いのに比較して、本発明の一態様に係る酸化物半導体を用いたトランジスタでは、少数キャリア密度が極めて少なく、１×１０^−９ｃｍ^−３程度である。よって該酸化物半導体を用いたトランジスタでは、多数キャリア（電子）はトランジスタのソースから来るのみであり、パンチスルー現象及びアバランシェ降伏現象が生じない。

本発明の一態様に係る作製方法によれば、酸化物半導体から水素原子又は水などの水素原子を含む不純物を徹底的に排除し、且つ、酸化物半導体及び／又は酸化物半導体と接する絶縁物に化学量論比よりも過剰な酸素を含有させて、酸化物半導体の酸素欠損を補填することで、キャリアの発生源が極めて低減された酸化物半導体を形成することが可能である。少数キャリア密度が極めて小さく、かつ酸素欠損、水素などのキャリア発生源が低減された酸化物半導体膜を用いたトランジスタは、オフ状態のときのリーク電流を極めて小さくすることができる。例えば、本発明の一態様のトランジスタにおいて、オフ状態でのリーク電流を８５℃〜９５℃（基板温度）において１ｚＡ／μｍレベル、室温（基板温度）において１ｙＡ／μｍレベルと極めて小さく、該トランジスタは高い信頼性を有している。また、本発明の一態様のトランジスタのサブスレッショルド値（Ｓ値）は小さく、理想値に近い。さらに、多層構造が可能であり、高密度化が達成できる。

シリコンを用いたトランジスタでは空乏層がナノメートル（ｎｍ）レベルと小さいのに比較して、酸化物半導体を用いたトランジスタでは空乏層がメートル（ｍ）レベルと極めて大きい。

以上のように、本発明の一態様に係る酸化物半導体を用いたトランジスタは、バルクシリコンを用いたトランジスタとは全く異なる特性を有するトランジスタである。

本発明の一形態は、チャネル形成領域を含む酸化物半導体膜（代表的には、インジウムを含む酸化物半導体膜、例えば、インジウム、ガリウム、及び亜鉛を含む酸化物半導体膜）と、ゲート絶縁膜と、ゲート電極層とを含むトランジスタを有し、トランジスタのチャネル長が５ｎｍ以上６０ｎｍ未満（好ましくは１０ｎｍ以上４０ｎｍ以下）であり、ゲート絶縁膜の窒素を含む酸化シリコン換算膜厚は５ｎｍ以上５０ｎｍ以下（好ましくは１０ｎｍ以上４０ｎｍ以下）である半導体装置である。

本発明の他の一形態は、上記構成において、ゲート絶縁膜上に、３ｎｍ以上３０ｎｍ以下の膜厚の酸素に対するバリア層（代表的には酸化アルミニウム膜）が設けられている半導体装置である。

上記、本発明の一形態に係る酸化物半導体膜を含むトランジスタは、リーク電流が１ｚＡ／μｍ未満（好ましくは１ｙＡ／μｍ未満）である。

上記、本発明の一形態に係る酸化物半導体膜を含むトランジスタは、短チャネル効果を生じない、又は実質的に生じない。

本発明の他の一形態は、上記構成において、酸化物半導体膜下に酸素過剰の絶縁物が設けられている半導体装置であり、該半導体装置は、酸素過剰の絶縁物の下に窒化シリコン膜又は酸化アルミニウム膜を設け、かつ窒化シリコン膜又は酸化アルミニウム膜の下にはシリコン半導体を半導体の主成分とする金属酸化物シリコン電界効果トランジスタを設ける構成とすることができる。

また、本発明の他の一態様は、チャネル形成領域と、チャネル形成領域を挟むソース領域及びドレイン領域と、を含む酸化物半導体膜と、酸化物半導体膜と電気的に接続するソース電極層及びドレイン電極層と、チャネル形成領域と重畳するゲート電極層と、酸化物半導体膜と、ゲート電極層との間に設けられたゲート絶縁膜と、を有し、ソース領域及びドレイン領域の抵抗率は１．９×１０^−５Ω・ｍ以上４．８×１０^−３Ω・ｍ以下であり、チャネル長が５ｎｍ以上６０ｎｍ未満である半導体装置である。

また、本発明の一態様は、チャネル形成領域と、チャネル形成領域を挟むソース領域及びドレイン領域と、を含む酸化物半導体膜と、酸化物半導体膜と電気的に接続するソース電極層及びドレイン電極層と、チャネル形成領域と重畳するゲート電極層と、酸化物半導体膜と、ゲート電極層との間に設けられたゲート絶縁膜と、を有し、ソース領域及びドレイン領域は、１．３×１０^１９ｃｍ^−３以上１．６×１０^２０ｃｍ^−３以下の濃度のドーパントを含有し、チャネル長が５ｎｍ以上６０ｎｍ未満である半導体装置である。

上記の半導体装置において、ソース電極層は、ソース領域において酸化物半導体膜と接し、ドレイン電極層は、ドレイン領域において酸化物半導体膜と接し、ソース領域又はドレイン領域において、ソース電極層又はドレイン電極層と接する領域の抵抗率と、チャネル形成領域と接する領域の抵抗率とは、同じ抵抗率である。

また、上記の半導体装置において、ゲート電極層の側壁に、ソース領域又はドレイン領域と重畳する側壁絶縁層を有することが好ましい。

また、上記の半導体装置において、ゲート絶縁膜は、酸化物半導体膜と接する第１の絶縁層と、第１の絶縁層とゲート電極層との間に設けられた第２の絶縁層と、を含み、第２の絶縁層は、第１の絶縁層よりも酸素及び水素に対する透過性の低い膜であることが好ましい。また、第２の絶縁層として、酸化アルミニウム膜を好適に用いることができる。

上記の半導体装置において、酸化物半導体膜のゲート絶縁膜と接する面と対向する面に接して、化学量論比よりも過剰に酸素を含有する酸化物絶縁層を有することが好ましい。また、酸化物絶縁層に接して、酸化アルミニウム膜、窒化シリコン膜又は窒化酸化シリコン膜が設けられていることがより好ましい。

また、上記の半導体装置において、チャネル形成領域は、非単結晶であって、ａｂ面に垂直な方向から見て、三角形、六角形、正三角形、又は正六角形の原子配列を有し、且つ、ｃ軸方向に金属原子が層状に配列した相、又はｃ軸方向に金属原子と酸素原子が層状に配列した相を有することが好ましい。

また、上記の半導体装置において、酸化物半導体膜は、少なくともインジウムを含むことが好ましい。

また、上記の半導体装置において、酸化物半導体膜は、少なくともインジウム、ガリウム及び亜鉛を含むことが好ましい。

本発明の一形態は、トランジスタ若しくはトランジスタを含んで構成される回路を有する半導体装置に関する。例えば、酸化物半導体でチャネル形成領域が形成される、トランジスタ若しくはトランジスタを含んで構成される回路を有する半導体装置に関する。例えば、ＬＳＩや、ＣＰＵや、電源回路に搭載されるパワーデバイスや、メモリ、サイリスタ、コンバータ、イメージセンサなどを含む半導体集積回路、液晶表示パネルに代表される電気光学装置や発光素子を有する発光表示装置を部品として搭載した電子機器に関する。

なお、本明細書等において、トランジスタのソースとドレインについては、一方をドレインと呼ぶとき他方をソースとする。即ち、電位の高低によって、それらを区別しない。従って、本明細書において、ソースとされている部分をドレインと読み替えることもできる。

また、チャネル長とは、トランジスタのソースとドレインとの間の距離をいう。チャネル長が小さいほど、オン抵抗が小さくなり、高速動作が可能なトランジスタとなる。

本発明の一態様によって、短縮されたチャネル長とする構造であっても、短チャネル効果が有さない、又極めて少ないトランジスタを提供することができる。

本発明の一態様によって、ＬＤＤ領域を設けずとも、短チャネル効果の発現しない、又は、実質的に短チャネル効果のない微細なトランジスタを提供することができる。また、当該トランジスタを適用した半導体装置を提供することができる。

高速動作、高集積度、低消費電力を達成する微細化されたトランジスタを有する、高性能な半導体装置を提供することができる。

また、高信頼性及び低コストを達成する微細化されたトランジスタを有する半導体装置を提供することができる。

半導体装置の一形態を説明する平面図及び断面図。半導体装置の一形態を説明する断面図。半導体装置の一形態を説明する平面図及び断面図。半導体装置の一形態を説明する平面図及び断面図。半導体装置の一形態を示す断面図、平面図及び回路図。半導体装置の一形態を示す回路図及び斜視図。半導体装置の一形態を示す断面図及び平面図。半導体装置の一形態を示す回路図。半導体装置の一形態を示すブロック図。半導体装置の一形態を示すブロック図。半導体装置の一形態を示すブロック図。Ｓｉ−ＦＥＴのバンド構造を説明する模式図。Ｓｉ−ＦＥＴのバンド構造を説明する模式図。ＯＳ−ＦＥＴのバンド構造を説明する模式図。実施例トランジスタの断面ＳＴＥＭ像を示す図。実施例トランジスタの電気特性を示す図。半導体装置の一形態を説明する平面図及び断面図。半導体装置の一形態を説明する断面図。半導体装置の一形態を説明する平面図及び断面図。半導体装置の一形態を説明する平面図及び断面図。

以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する。ただし、本明細書に開示する発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本明細書に開示する発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。

なお、以下に説明する本発明の構成において、同一部分又は同様の機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を有する部分を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。

（実施の形態１）
本実施の形態では、半導体装置及び半導体装置の作製方法の一形態を、図１乃至図３を用いて説明する。本実施の形態では、半導体装置の一例として酸化物半導体膜を有するトランジスタを示す。

トランジスタは、トップゲート構造及びボトムゲート構造であってもよく、チャネル形成領域が１つ形成されるシングルゲート構造でも、２つ形成されるダブルゲート構造もしくは３つ形成されるトリプルゲート構造であってもよい。また、チャネル形成領域の上下にゲート絶縁膜を介して配置された２つのゲート電極層を有する、デュアルゲート型でもよい。

図１（Ａ）及び（Ｂ）に示すトランジスタ４４０ａは、トップゲート構造のトランジスタの一例である。図１（Ａ）は、トランジスタ４４０ａの平面図であり、図１（Ｂ）は、図１（Ａ）のＡ−Ｂにおける断面図である。なお、図１（Ａ）では煩雑になることを避けるため、トランジスタ４４０ａの構成要素の一部を省略して図示している。

チャネル長方向の断面図である図１（Ｂ）に示すように、トランジスタ４４０ａを含む半導体装置は、絶縁膜４３６が設けられた絶縁表面を有する基板４００上に、酸化物半導体膜４０３、ソース電極層４０５ａ、ドレイン電極層４０５ｂ、ゲート絶縁膜４０２、ゲート電極層４０１、ゲート電極層４０１上に設けられた絶縁膜４０７、層間絶縁膜４１５を有する。

トランジスタ４４０ａにおいてチャネル長は短く（５ｎｍ以上６０ｎｍ未満、好ましくは１０ｎｍ以上４０ｎｍ以下）、ゲート絶縁膜４０２は厚い（窒素を含む酸化シリコン換算膜厚では５ｎｍ以上５０ｎｍ以下、好ましくは１０ｎｍ以上４０ｎｍ以下）。トランジスタ４４０ａは、短チャネル効果を有さない、又は極めて少なく、かつスイッチング素子としての良好な電気特性示すトランジスタである。

なお、窒素を含む酸化シリコン膜に含まれる窒素の濃度は０．０１原子％以上含まれていればよく、好ましくは０．１原子％以上５０原子％以下、より好ましくは０．５原子％以上１５原子％以下であればよい。酸化シリコン膜に上記のような濃度で窒素が含まれるものは酸化窒化シリコン膜と呼ばれることもある。また、窒素を含む酸化シリコン膜の比誘電率は代表的に３．８〜４．１である。

酸化物半導体膜４０３に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）を含む。特にＩｎと亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を有することが好ましい。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。

例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。

なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。

また、酸化物半導体として、ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素又は複数の金属元素を示す。また、酸化物半導体として、Ｉｎ_２ＳｎＯ_５（ＺｎＯ）_ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）、あるいはＩｎ：Ｇａ：Ｚｎ＝３：１：２（＝１／２：１／６：１／３）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

しかし、インジウムを含む酸化物半導体は、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。

例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低くすることにより移動度を上げることができる。

なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）^２＋（ｂ−Ｂ）^２＋（ｃ−Ｃ）^２≦ｒ^２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。

酸化物半導体膜４０３は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。

好ましくは、酸化物半導体膜４０３は、ＣＡＡＣ−ＯＳ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。

ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。

なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に熱処理などの結晶化処理を行うことにより形成される。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。

ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。

また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。

成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。

また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。

また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。

スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットについて以下に示す。

ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末およびＺｎＯ_Ｚ粉末を所定のｍｏｌ数比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末およびＺｎＯ_Ｚ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお、粉末の種類、およびその混合するｍｏｌ数比は、作製するスパッタリング用ターゲットによって適宜変更すればよい。

なお、ＣＡＡＣ−ＯＳのように結晶部を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。

なお、Ｒａは、ＪＩＳＢ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」で表現でき、以下の式にて定義される。

ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ_１，ｙ_１，ｆ（ｘ_１，ｙ_１））、（ｘ_１，ｙ_２，ｆ（ｘ_１，ｙ_２））、（ｘ_２，ｙ_１，ｆ（ｘ_２，ｙ_１））、（ｘ_２，ｙ_２，ｆ（ｘ_２，ｙ_２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ_０、基準面の高さ（指定面の平均の高さ）をＺ_０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：ＡｔｏｍｉｃＦｏｒｃｅＭｉｃｒｏｓｃｏｐｅ）にて測定可能である。

酸化物半導体膜４０３の膜厚は、１ｎｍ以上３０ｎｍ以下（好ましくは５ｎｍ以上１０ｎｍ以下）とし、スパッタリング法、ＭＢＥ（ＭｏｌｅｃｕｌａｒＢｅａｍＥｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（ＡｔｏｍｉｃＬａｙｅｒＤｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。また、酸化物半導体膜４０３は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。

本発明の一形態のトランジスタの作製方法として、トランジスタ４４０ａの作製方法の一例を示す。

絶縁表面を有する基板４００上に絶縁膜４３６を形成する。

絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもでき、これらの基板上に半導体素子が設けられたものを、基板４００として用いてもよい。

また、基板４００として、可撓性基板を用いて半導体装置を作製してもよい。可撓性を有する半導体装置を作製するには、可撓性基板上に酸化物半導体膜４０３を含むトランジスタ４４０ａを直接作製してもよいし、他の作製基板に酸化物半導体膜４０３を含むトランジスタ４４０ａを作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板と酸化物半導体膜を含むトランジスタ４４０ａとの間に剥離層を設けるとよい。

絶縁膜４３６としては、プラズマＣＶＤ法又はスパッタリング法等により、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ガリウム、又はこれらの混合材料を用いて形成することができる。

絶縁膜４３６は、単層でも積層でもよい。例えば、基板４００上に酸化シリコン膜、Ｉｎ−Ｈｆ−Ｚｎ系酸化物膜、酸化物半導体膜４０３を順に積層してもよいし、基板４００上に酸化シリコン膜、Ｉｎ：Ｚｒ：Ｚｎ＝１：１：１の原子数比のＩｎ−Ｚｒ−Ｚｎ系酸化物膜、酸化物半導体膜４０３を順に積層してもよいし、基板４００上に酸化シリコン膜、Ｉｎ：Ｇｄ：Ｚｎ＝１：１：１の原子数比のＩｎ−Ｇｄ−Ｚｎ系酸化物膜、酸化物半導体膜４０３を順に積層してもよい。

但し、絶縁膜４３６は、酸化物絶縁層を含む単層又は積層構造として、該酸化物絶縁層が後に形成される酸化物半導体膜４０３と接する構造とすることが好ましい。なお、絶縁膜４３６は、必ずしも設けなくともよい。

本実施の形態では絶縁膜４３６としてスパッタリング法を用いて形成する酸化シリコン膜を用いる。

また、絶縁膜４３６と基板４００との間に窒化物絶縁膜を設けてもよい。窒化物絶縁膜は、プラズマＣＶＤ法又はスパッタリング法等により、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム、又はこれらの混合材料を用いて形成することができる。絶縁膜４３６と基板４００との間に窒化物絶縁膜を有することで、酸化物半導体膜４０３への不純物の拡散を防止することができる。

絶縁膜４３６は、酸化物半導体膜４０３と接するため、膜中（バルク中）に少なくとも化学量論比を超える量の酸素が存在することが好ましい。例えば、絶縁膜４３６として、酸化シリコン膜を用いる場合には、ＳｉＯ_２＋α（ただし、α＞０）とする。このような絶縁膜４３６を用いることで、酸化物半導体膜４０３に酸素を供給することができ、特性を良好にすることができる。酸化物半導体膜４０３へ酸素を供給することにより、膜中の酸素欠損を補填することができる。なお、絶縁膜４３６が積層構造の場合は、少なくとも酸化物半導体膜４０３と接する層（好ましくは酸化物絶縁層）において酸素過剰領域を有することが好ましい。

例えば、酸素の供給源となる酸素を多く（過剰に）含む絶縁膜４３６を酸化物半導体膜４０３と接して設けることによって、該絶縁膜４３６から酸化物半導体膜４０３へ酸素を供給することができる。酸化物半導体膜４０３及び絶縁膜４３６を少なくとも一部が接した状態で加熱処理を行うことによって酸化物半導体膜４０３への酸素の供給を行ってもよい。

絶縁膜４３６に酸素過剰領域を設けるには、例えば、酸素雰囲気下にて絶縁膜４３６を成膜すればよい。又は、成膜後の絶縁膜４３６に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して、酸素過剰領域を形成してもよい。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。

絶縁膜４３６において酸化物半導体膜４０３が接して形成される領域に、平坦化処理を行ってもよい。平坦化処理としては、特に限定されないが、研磨処理（例えば、化学的機械研磨法）、ドライエッチング処理、プラズマ処理を用いることができる。

プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリングを行うと、絶縁膜４３６の表面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。

平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよく、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限定されず、絶縁膜４３６表面の凹凸状態に合わせて適宜設定すればよい。

平坦化処理は、例えば、絶縁膜４３６として用いる酸化シリコン膜表面に化学的機械研磨法により研磨処理（研磨条件：ポリウレタン系研磨布、シリカ系スラリー、スラリー温度室温、研磨圧０．００１ＭＰａ、研磨時回転数（テーブル／スピンドル）６０ｒｐｍ／５６ｒｐｍ、研磨時間０．５分）を行い、酸化シリコン膜表面における平均面粗さ（Ｒａ）を約０．１５ｎｍとすればよい。

次に、絶縁膜４３６上に酸化物半導体膜４０３を形成する。

酸化物半導体膜４０３の形成工程において、酸化物半導体膜４０３に水素、又は水がなるべく含まれないようにするために、酸化物半導体膜４０３の成膜の前処理として、スパッタリング装置の予備加熱室で絶縁膜４３６が形成された基板を予備加熱し、基板及び絶縁膜４３６に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。

また、絶縁膜４３６を水素（水や水酸基を含む）などの不純物が低減され、かつ酸素過剰な状態とするために、絶縁膜４３６に水素（水や水酸基を含む）を除去（脱水化または脱水素化）するための加熱処理（脱水化または脱水素化処理）及び／又は酸素ドープ処理を行ってもよい。脱水化または脱水素化処理と、酸素ドープ処理は複数回行ってもよく、両方を繰り返し行ってもよい。

酸化物半導体膜４０３は成膜直後において、化学量論比より酸素が多い過飽和の状態とすることが好ましい。例えば、スパッタリング法を用いて酸化物半導体膜４０３を成膜する場合、成膜ガスの酸素の占める割合が多い条件で成膜することが好ましく、特に酸素雰囲気（酸素ガス１００％）で成膜を行うことが好ましい。成膜ガスの酸素の占める割合が多い条件、特に酸素ガス１００％の雰囲気で成膜すると、例えば成膜温度を３００℃以上としても、膜中からのＺｎの放出が抑えられる。

また、十分な酸素が供給されて酸素が過飽和の状態とするため、酸化物半導体膜４０３と接する絶縁膜（酸化物半導体膜４０３を包みこむように設けられる複数の絶縁膜）は、過剰酸素を含む絶縁膜とすることが好ましい。

なお、本実施の形態において、酸化物半導体膜４０３を、スパッタリング法で作製するためのターゲットとしては、組成として、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子百分率］の酸化物ターゲットを用い、Ｉｎ−Ｇａ−Ｚｎ系酸化物膜（ＩＧＺＯ膜）を成膜する。

また、金属酸化物ターゲットの相対密度（充填率）は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。相対密度の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜とすることができる。

酸化物半導体膜４０３を、成膜する際に用いるスパッタリングガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。

減圧状態に保持された成膜室内に基板を保持する。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて基板４００上に酸化物半導体膜４０３を成膜する。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ_２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体膜４０３に含まれる不純物の濃度を低減できる。

また、絶縁膜４３６と酸化物半導体膜４０３とを大気に解放せずに連続的に形成することが好ましい。絶縁膜４３６と酸化物半導体膜４０３とを大気に曝露せずに連続して形成すると、絶縁膜４３６表面に水素や水分などの不純物が吸着することを防止することができる。

酸化物半導体膜４０３は、膜状の酸化物半導体膜をフォトリソグラフィ工程により島状の酸化物半導体膜に加工して形成することができる。

また、島状の酸化物半導体膜４０３を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。

なお、酸化物半導体膜のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、酸化物半導体膜のウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ−０７Ｎ（関東化学社製）を用いてもよい。また、ＩＣＰ（ＩｎｄｕｃｔｉｖｅｌｙＣｏｕｐｌｅｄＰｌａｓｍａ：誘導結合型プラズマ）エッチング法によるドライエッチングによってエッチング加工してもよい。例えば、ＩＧＺＯ膜をＩＣＰエッチング法により、エッチング（エッチング条件：エッチングガス（ＢＣｌ_３：Ｃｌ_２＝６０ｓｃｃｍ：２０ｓｃｃｍ）、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．９Ｐａ）し、島状に加工することができる。

酸化物半導体膜４０３において、銅、アルミニウム、塩素などの不純物がほとんど含まれない高純度化されたものであることが望ましい。トランジスタ４４０ａの製造工程において、これらの不純物が混入または酸化物半導体膜４０３表面に付着する恐れのない工程を適宜選択することが好ましく、酸化物半導体膜４０３表面に付着した場合には、シュウ酸や希フッ酸などに曝す、またはプラズマ処理（Ｎ_２Ｏプラズマ処理など）を行うことにより、酸化物半導体膜４０３表面の不純物を除去することが好ましい。具体的には、酸化物半導体膜４０３の銅濃度は１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは１×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。また、酸化物半導体膜４０３のアルミニウム濃度は１×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。また、酸化物半導体膜４０３の塩素濃度は２×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。

また、酸化物半導体膜４０３に、過剰な水素（水や水酸基を含む）を除去（脱水化または脱水素化）するための加熱処理を行ってもよい。加熱処理の温度は、３００℃以上７００℃以下、または基板の歪み点未満とする。加熱処理は減圧下又は窒素雰囲気下などで行うことができる。例えば、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体膜４０３に対して窒素雰囲気下４５０℃において１時間の加熱処理を行う。

なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（ＧａｓＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）装置、ＬＲＴＡ（ＬａｍｐＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）装置等のＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。

例えば、加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を入れ、数分間加熱した後、基板を不活性ガス中から出すＧＲＴＡを行ってもよい。

なお、加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。

また、加熱処理で酸化物半導体膜４０３を加熱した後、同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガスまたは一酸化二窒素ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する酸素ガスまたは一酸化二窒素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガスまたは一酸化二窒素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガス又は一酸化二窒素ガスの作用により、脱水化または脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給することによって、酸化物半導体膜４０３を高純度化及びｉ型（真性）化することができる。

なお、脱水化又は脱水素化のための加熱処理を行うタイミングは、膜状の酸化物半導体膜形成後でも、島状の酸化物半導体膜４０３形成後でもよい。

また、脱水化又は脱水素化のための加熱処理は、複数回行ってもよく、他の加熱処理と兼ねてもよい。

脱水化又は脱水素化のための加熱処理を、酸化物半導体膜４０３として島状に加工される前、膜状の酸化物半導体膜４０３が絶縁膜４３６を覆った状態で行うと、絶縁膜４３６に含まれる酸素が加熱処理によって放出されるのを防止することができるため好ましい。

酸化物半導体膜において、酸素が脱離した箇所では酸素欠損が存在し、該酸素欠損に起因してトランジスタの電気的特性変動を招くドナー準位が生じてしまう。特に、脱水化又は脱水素化処理によって、酸化物半導体を構成する主成分材料である酸素が同時に脱離して減少してしまうおそれがある。

よって、脱水化又は脱水素化処理を行った場合、酸化物半導体膜４０３に、酸素を供給することが好ましい。酸化物半導体膜４０３へ酸素を供給することにより、膜中の酸素欠損を補填することができる。

従って、酸化物半導体膜４０３への酸素の導入工程の前に脱水化又は脱水素化処理を行っておくことが好ましい。

また、酸素の供給源となる酸素を多く（過剰に）含む酸化物絶縁膜を酸化物半導体膜４０３と接して設けることによって、該酸化物絶縁膜から酸化物半導体膜４０３へ酸素を供給することができる。上記構成において、脱水化又は脱水素化処理として加熱処理を行った酸化物半導体膜４０３及び酸化物絶縁膜を少なくとも一部が接した状態で加熱処理を行うことによって酸化物半導体膜への酸素の供給を行ってもよい。

また、脱水化又は脱水素化処理を行った酸化物半導体膜４０３に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素分子、オゾン、酸素イオン（酸素分子イオン）、及び／又は酸素クラスタイオンのいずれかを含む）を導入する酸素ドープ処理を行い、膜中に酸素を供給してもよい。酸素ドープには、プラズマ化した酸素をバルクに添加する「酸素プラズマドープ」が含まれる。

酸素ドープ処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、酸素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素ドープ処理において、希ガスを用いてもよい。

ドープされる酸素（酸素ラジカル、酸素原子、酸素分子、オゾン、酸素イオン（酸素分子イオン）、及び／又は酸素クラスタイオン）は、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。また、イオン注入法にはガスクラスタイオンビームを用いてもよい。酸素のドープ処理は、全面を一度に行ってもよいし、線状のイオンビーム等を用いて移動（スキャン）させ行ってもよい。

酸素ドープ処理は、例えば、イオン注入法で酸素イオンの注入を行う場合、ドーズ量を１×１０^１３ｉｏｎｓ／ｃｍ^２以上５×１０^１６ｉｏｎｓ／ｃｍ^２以下とすればよい。

酸化物半導体膜４０３は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されて酸素が過飽和の状態とされることにより、高純度化されたものであることが望ましい。具体的には、酸化物半導体膜４０３の水素濃度は５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、望ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より望ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。なお、上述の酸化物半導体膜４０３中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：ＳｅｃｏｎｄａｒｙＩｏｎＭａｓｓＳｐｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。

また、酸化物半導体膜４０３と接する絶縁膜（絶縁膜４３６、ゲート絶縁膜４０２）も水素などの不純物が十分に除去されることが好ましい。具体的には酸化物半導体膜４０３と接する絶縁膜の水素濃度は、７．２×１０^２０ａｔｏｍｓ／ｃｍ^３未満とすることが好ましい。

また、ゲート絶縁膜４０２を水素（水や水酸基を含む）などの不純物が低減され、かつ酸素過剰な状態とするために、ゲート絶縁膜４０２に水素（水や水酸基を含む）を除去（脱水化または脱水素化）するための加熱処理（脱水化または脱水素化処理）及び／又は酸素ドープ処理を行ってもよい。脱水化または脱水素化処理と、酸素ドープ処理は複数回行ってもよく、両方を繰り返し行ってもよい。

水素若しくは水分を酸化物半導体から除去し、不純物が極力含まれないように高純度化し、酸素を供給して酸素欠損を補填することによりｉ型（真性）の酸化物半導体、又はｉ型（真性）に限りなく近い酸化物半導体とすることができる。そうすることにより、酸化物半導体のフェルミ準位（Ｅｆ）を真性フェルミ準位（Ｅｉ）と同じレベルにまですることができる。よって、該酸化物半導体膜をトランジスタに用いることで、酸素欠損に起因するトランジスタのしきい値電圧Ｖｔｈのばらつき、しきい値電圧のシフトΔＶｔｈを低減することができる。

次いで、酸化物半導体膜４０３を覆うゲート絶縁膜４０２を形成する。ゲート絶縁膜４０２は窒素を含む酸化シリコン換算膜厚では５ｎｍ以上５０ｎｍ以下、好ましくは１０ｎｍ以上４０ｎｍ以下で形成する。

なお、ゲート絶縁膜４０２の被覆性を向上させるために、酸化物半導体膜４０３表面にも上記平坦化処理を行ってもよい。特にゲート絶縁膜４０２として膜厚の薄い絶縁膜を用いる場合、酸化物半導体膜４０３表面の平坦性が良好であることが好ましい。

ゲート絶縁膜４０２は、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いることができる。また、ゲート絶縁膜４０２は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。

ゲート絶縁膜４０２の材料としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜を用いて形成することができる。ゲート絶縁膜４０２は、酸化物半導体膜４０３と接する部分において酸素を含むことが好ましい。特に、ゲート絶縁膜４０２は、膜中（バルク中）に少なくとも化学量論比を超える量の酸素が存在することが好ましく、例えば、ゲート絶縁膜４０２として、酸化シリコン膜を用いる場合には、ＳｉＯ_２＋α（ただし、α＞０）とする。本実施の形態では、ゲート絶縁膜４０２として、ＳｉＯ_２＋α（ただし、α＞０）である酸化シリコン膜を用いる。この酸化シリコン膜をゲート絶縁膜４０２として用いることで、酸化物半導体膜４０３に酸素を供給することができ、特性を良好にすることができる。さらに、ゲート絶縁膜４０２は、作製するトランジスタのサイズやゲート絶縁膜４０２の段差被覆性を考慮して形成することが好ましい。

また、ゲート絶縁膜４０２の材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉＯ_ｘＮ_ｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどの材料を用いてもよい。さらに、ゲート絶縁膜４０２は、単層構造としても良いし、積層構造としても良い。

次にゲート絶縁膜４０２上に導電膜を形成し、該導電膜をエッチングして、ゲート電極層４０１を形成する。

ゲート電極層４０１の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極層４０１としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極層４０１は、単層構造としてもよいし、積層構造としてもよい。

また、ゲート電極層４０１の材料は、酸化インジウム酸化スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。

また、ゲート絶縁膜４０２と接するゲート電極層４０１の一層として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの膜は５ｅＶ以上（電子ボルト）、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有し、ゲート電極層として用いた場合、トランジスタのしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。

酸化物半導体膜４０３、ゲート絶縁膜４０２、ゲート電極層４０１上に保護絶縁膜となる緻密性の高い無機絶縁膜（代表的には酸化アルミニウム膜）を設けることができる。

本実施の形態では、酸化物半導体膜４０３、ゲート絶縁膜４０２、ゲート電極層４０１上に絶縁膜４０７を形成する。

絶縁膜４０７は、単層でも積層でもよく、少なくとも酸化アルミニウム膜を含むことが好ましい。

酸化アルミニウム膜を高密度（膜密度３．２ｇ／ｃｍ^３以上、好ましくは３．６ｇ／ｃｍ^３以上）とすることによって、トランジスタ４４０ａに安定な電気特性を付与することができる。膜密度はラザフォード後方散乱法（ＲＢＳ：ＲｕｔｈｅｒｆｏｒｄＢａｃｋｓｃａｔｔｅｒｉｎｇＳｐｅｃｔｒｏｍｅｔｒｙ）や、Ｘ線反射率測定法（ＸＲＲ：Ｘ−ＲａｙＲｅｆｌｅｃｔｉｏｎ）によって測定することができる。また、酸化アルミニウム膜は、膜中（バルク中）に少なくとも化学量論比を超える量の酸素が存在することが好ましい。例えば、酸化アルミニウム膜を用いる場合には、ＡｌＯ_ｘ（ただし、ｘ＞１．５）とすればよい。

絶縁膜４０７として用いる酸化アルミニウム膜は、水素、水分などの不純物、及び酸素の両方に対して膜を通過させない遮断効果（ブロック効果）が高い。

従って、絶縁膜４０７は、作製工程中及び作製後において、変動要因となる水素、水分などの不純物の酸化物半導体膜４０３への混入、及び酸化物半導体を構成する主成分材料である酸素の酸化物半導体膜４０３からの放出を防止する保護膜として機能する。さらに酸化アルミニウム膜は、接して設けられる酸化物半導体膜４０３へ酸素の供給も行うことができる。

絶縁膜４０７は、プラズマＣＶＤ法、スパッタリング法、又は蒸着法等により成膜することができる。また、絶縁膜４０７として金属膜に酸化処理を行うことによって得られる金属酸化膜を用いてもよい。例えば、アルミニウム膜に酸素ドープ処理を行うことによって得られる酸化アルミニウム膜を用いてもよい。

酸化アルミニウム膜以外に、絶縁膜４０７としては、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、又は酸化ガリウム膜などの無機絶縁膜などを用いることができる。また、酸化ハフニウム膜、酸化マグネシウム膜、酸化ジルコニウム膜、酸化ランタン膜、酸化バリウム膜、又は金属窒化物膜（例えば、窒化アルミニウム膜）も用いることができる。

本実施の形態では、絶縁膜４０７としてスパッタリング法により酸化アルミニウム膜を形成する。

絶縁膜４０７上に層間絶縁膜４１５を形成する。層間絶縁膜４１５は、絶縁膜４０７と同様な材料及び方法を用いて形成することができる。本実施の形態では、層間絶縁膜４１５はトランジスタ４４０ａにより生じる凹凸を平坦化できる膜厚で形成する。層間絶縁膜４１５としては、ＣＶＤ法により形成した酸化窒化シリコン膜、又はスパッタリング法により形成した酸化シリコン膜を用いることができる。

また、トランジスタ起因の表面凹凸を低減するために平坦化絶縁膜を形成してもよい。平坦化絶縁膜としては、ポリイミド、アクリル、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜を形成してもよい。

層間絶縁膜４１５、絶縁膜４０７、及びゲート絶縁膜４０２に酸化物半導体膜４０３に達する開口を形成し、開口にソース電極層４０５ａ、ドレイン電極層４０５ｂを形成する。ソース電極層４０５ａ、ドレイン電極層４０５ｂを用いて他のトランジスタや素子と接続させ、様々な回路を構成することができる。

ソース電極層４０５ａ、及びドレイン電極層４０５ｂに用いる導電膜としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。また、ソース電極層、及びドレイン電極層に用いる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ_２Ｏ_３）、酸化スズ（ＳｎＯ_２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ_２Ｏ_３―ＳｎＯ_２）、酸化インジウム酸化亜鉛（Ｉｎ_２Ｏ_３―ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。

例えば、ソース電極層４０５ａ、及びドレイン電極層４０５ｂとして、モリブデン膜の単層、窒化タンタル膜と銅膜との積層、又は窒化タンタル膜とタングステン膜との積層などを用いることができる。

以上の工程で、本実施の形態のトランジスタ４４０ａを有する半導体装置を作製することができる。

図２（Ａ）乃至（Ｃ）に、他の構成のトランジスタ４４０ｂ、４４０ｃ、４４０ｄを、図３にトランジスタ４４０ｅを、図４にトランジスタ４４０ｆを示す。

図２（Ａ）に示すトランジスタ４４０ｂは、ソース電極層４０５ａ、ドレイン電極層４０５ｂと接して、配線層４９５ａ、４９５ｂを設ける例である。ソース電極層４０５ａ、ドレイン電極層４０５ｂを層間絶縁膜４１５に埋め込むように形成し、研磨処理によって該表面を露出させる。露出されたソース電極層４０５ａ、ドレイン電極層４０５ｂ表面に接して配線層４９５ａ、４９５ｂを形成し、電気的に接続させる。ソース電極層４０５ａが設けられる開口と、ドレイン電極層４０５ｂが設けられる開口とは別工程で形成する。該開口を別々のレジストマスクによって別工程で行うことによって、フォトリソグラフィ工程の露光限界よりソース電極層４０５ａとドレイン電極層４０５ｂとの距離を近づけることができる。トランジスタ４４０ｂにおいては、配線層４９５ａ、４９５ｂは同工程のフォトリソグラフィ工程を用いて形成するため、配線層４９５ａと配線層４９５ｂとの距離は、ソース電極層４０５ａとドレイン電極層４０５ｂとの距離より長くなっている。

図２（Ｂ）に示すトランジスタ４４０ｃは、ゲート電極層４０１の側壁に側壁層４２３ａ、４２３ｂを設けており、さらに、ソース電極層４０５ａとドレイン電極層４０５ｂとが酸化物半導体膜４０３の側面で接して電気的に接続する例である。ソース電極層４０５ａ及びドレイン電極層４０５ｂと、酸化物半導体膜４０３との電気的なコンタクト領域をゲート電極層４０１と近づけることができるため、トランジスタのオン特性向上に効果的である。

図２（Ｂ）に示すトランジスタ４４０ｃにおけるソース電極層４０５ａ、ドレイン電極層４０５ｂ、酸化物半導体膜４０３の作製方法は、ソース電極層４０５ａ、ドレイン電極層４０５ｂを形成し、ソース電極層４０５ａ、ドレイン電極層４０５ｂ上に酸化物半導体膜を成膜し、ソース電極層４０５ａ、ドレイン電極層４０５ｂが露出するまで研磨して酸化物半導体膜４０３を形成する方法と、島状の酸化物半導体膜４０３を形成し、酸化物半導体膜４０３上に導電膜を成膜し、酸化物半導体膜４０３が露出するまで研磨してソース電極層４０５ａ、ドレイン電極層４０５ｂを形成する方法などを用いることができる。

図２（Ｂ）に示すトランジスタ４４０ｃは、ゲート電極層４０１の側壁に側壁層４２３ａ、４２３ｂを有する。側壁層４２３ａ、４２３ｂとしては、絶縁性材料、導電性材料を用いることができる。導電性材料を用いた場合、側壁層４２３ａ、４２３ｂはゲート電極層４０１の一部として機能することが可能であるため、チャネル長方向においてゲート絶縁膜４０２を介してソース電極層４０５ａ又はドレイン電極層４０５ｂと重畳する領域を、ゲート電極層が、ゲート絶縁膜を介してソース電極層又はドレイン電極層と重畳する領域（Ｌｏｖ領域）とすることができる。ゲート電極層４０１の側面に自己整合的に設けられた導電性を有する側壁層４２３ａ、４２３ｂの幅によってＬｏｖ領域の幅を制御することが可能であるため、微細なＬｏｖ領域を精度よく加工することができる。よって、微細なチャネル長を維持しつつ、Ｌｏｖ領域を設けることが可能となり、オン電流の低下が抑制された微細な構造のトランジスタ４４０ｃを提供することができる。

図２（Ｃ）に示すトランジスタ４４０ｄは、ボトムゲート構造のトランジスタであり、絶縁表面を有する基板４００上に、絶縁膜４１４に埋め込まれるように形成されたゲート電極層４０１、絶縁膜４１４及びゲート電極層４０１上にゲート絶縁膜４０２、ゲート絶縁膜上４０２に酸化物半導体膜４０３、酸化物半導体膜４０３上に絶縁膜４０７、層間絶縁膜４１５が順に積層され、絶縁膜４０７及び層間絶縁膜４１５に形成された酸化物半導体膜４０３に達する開口にソース電極層４０５ａ、ドレイン電極層４０５ｂが設けられている。

基板４００とゲート電極層４０１との間に下地絶縁膜を設けてもよい。トランジスタ４４０ｄのようにゲート電極層４０１を絶縁膜４１４に埋め込むように設けることで、ゲート電極層４０１上に設けるゲート絶縁膜４０２、及び酸化物半導体膜４０３などを平坦な面に、形状不良なく形成することができる。よって、信頼性の高いトランジスタを歩留まりよく作製することができる。

図３（Ａ）乃至（Ｃ）に示すトランジスタ４４０ｅは、トップゲート構造のトランジスタの一例である。図３（Ａ）は、トランジスタ４４０ｅの平面図であり、図３（Ｂ）は、図３（Ａ）のＸ１−Ｙ１における断面図であり、図３（Ｃ）は、図３（Ａ）のＶ１−Ｗ１における断面図である。なお、図３（Ａ）では煩雑になることを避けるため、トランジスタ４４０ｅの構成要素の一部を省略して図示している。

チャネル長方向の断面図である図３（Ｂ）に示すように、トランジスタ４４０ｅを含む半導体装置は、絶縁膜４３６が設けられた絶縁表面を有する基板４００上に、チャネル形成領域４０９、低抵抗領域４０４ａ、４０４ｂを含む酸化物半導体膜４０３、ソース電極層４０５ａ、ドレイン電極層４０５ｂ、ゲート絶縁膜４０２ａ、ゲート絶縁膜４０２ｂ、ゲート電極層４０１、ゲート電極層４０１の側面に接して設けられた側壁絶縁層４１２ａ、４１２ｂ、ゲート電極層４０１上に設けられた絶縁膜４１３、ソース電極層４０５ａ及びドレイン電極層４０５ｂ上に設けられた絶縁膜４１０及び層間絶縁膜４１５、トランジスタ４４０ｅを覆う絶縁膜４０７を有する。

本実施の形態では、層間絶縁膜４１５の上面は側壁絶縁層４１２ａ、４１２ｂの上面と概略同じであり、ソース電極層４０５ａ及びドレイン電極層４０５ｂの上面は、層間絶縁膜４１５、側壁絶縁層４１２ａ、４１２ｂ、及び絶縁膜４１３の上面と概略一致し、ゲート電極層４０１の上面より高い例を示す。

しかし、ソース電極層４０５ａ、ドレイン電極層４０５ｂの形状は導電膜を除去する研磨処理の条件によって異なり、研磨処理の条件によっては、ソース電極層４０５ａ、ドレイン電極層４０５ｂの上面は、絶縁膜４１３、及び側壁絶縁層４１２ａ、４１２ｂの上面より低くなる場合もある。

また、図３において、絶縁膜４０７は、層間絶縁膜４１５、ソース電極層４０５ａ、ドレイン電極層４０５ｂ、側壁絶縁層４１２ａ、４１２ｂ、絶縁膜４１３と接して設けられている。

絶縁膜４１３、側壁絶縁層４１２ａ、４１２ｂは、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができ、単層でも積層でもよい。絶縁膜４１３は、プラズマＣＶＤ法又はスパッタリング法、又は成膜ガスを用いたＣＶＤ法を用いることができる。ＣＶＤ法としては、ＬＰＣＶＤ法、プラズマＣＶＤ法などを用いることができ、また他の方法としては、塗布膜なども用いることができる。

なお、トランジスタ４４０ｅは、ゲート電極層４０１をマスクとして酸化物半導体膜４０３に自己整合的にドーパントを導入し、酸化物半導体膜４０３においてチャネル形成領域４０９を挟んでチャネル形成領域４０９より抵抗が低く、ドーパントを含む低抵抗領域４０４ａ、４０４ｂを形成する例である。

低抵抗領域４０４ａ、４０４ｂは、ゲート電極層をマスクとして酸化物半導体膜４０３にドーパントを導入し自己整合的に形成することができる。

ドーパントは、酸化物半導体膜４０３の導電率を変化させる不純物である。ドーパントとしては、１５族元素（代表的には窒素（Ｎ）、リン（Ｐ）、砒素（Ａｓ）、およびアンチモン（Ｓｂ））、ホウ素（Ｂ）、アルミニウム（Ａｌ）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、インジウム（Ｉｎ）、フッ素（Ｆ）、塩素（Ｃｌ）、チタン（Ｔｉ）、及び亜鉛（Ｚｎ）のいずれかから選択される一以上を用いることができる。

ドーパントは、注入法により、他の膜（例えばゲート絶縁膜４０２ａ、４０２ｂ）を通過して、酸化物半導体膜４０３に導入することもできる。ドーパントの導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。その際には、ドーパントの単体のイオンあるいはフッ化物、塩化物のイオンを用いると好ましい。

ドーパントの導入工程は、加速電圧、ドーズ量などの注入条件、また通過させる膜の膜厚を適宜設定して制御すればよい。トランジスタ４４０ｅでは、ドーパントとしてリンを用いて、イオン注入法でリンイオンの注入を行う。なお、ドーパントのドーズ量は１×１０^１３ｉｏｎｓ／ｃｍ^２以上５×１０^１６ｉｏｎｓ／ｃｍ^２以下とすればよい。また、低抵抗領域４０４ａ、４０４ｂにおけるドーパントの濃度は、５×１０^１８／ｃｍ^３以上１×１０^２２／ｃｍ^３以下であることが好ましい。

ドーパントを導入する際に、基板４００を加熱しながら行ってもよい。なお、酸化物半導体膜４０３にドーパントを導入する処理は、複数回行ってもよく、ドーパントの種類も複数種用いてもよい。また、ドーパントの導入処理後、加熱処理を行ってもよい。加熱条件としては、温度３００℃以上７００℃以下、好ましくは３００℃以上４５０℃以下で１時間、酸素雰囲気下で行うことが好ましい。また、窒素雰囲気下、減圧下、大気（超乾燥エア）下で加熱処理を行ってもよい。

酸化物半導体膜４０３をＣＡＡＣ−ＯＳ膜とした場合、ドーパントの導入により、一部非晶質化する場合がある。

チャネル長方向にチャネル形成領域４０９を挟んで低抵抗領域４０４ａ、４０４ｂを含む酸化物半導体膜４０３を有することにより、該トランジスタ４４０ｅはオン特性（例えば、オン電流及び電界効果移動度）が高く、高速動作、高速応答が可能となる。

トランジスタ４４０ｅにおいて、絶縁膜４３６、ゲート絶縁膜４０２ａ、４０２ｂ、絶縁膜４１３、側壁絶縁層４１２ａ、４１２ｂを水素（水や水酸基を含む）などの不純物が低減され、かつ酸素過剰な状態とするために、絶縁膜４３６、ゲート絶縁膜４０２ａ、４０２ｂ、絶縁膜４１３、側壁絶縁層４１２ａ、４１２ｂに水素（水や水酸基を含む）を除去（脱水化または脱水素化）するための加熱処理（脱水化または脱水素化処理）及び／又は酸素ドープ処理を行ってもよい。脱水化または脱水素化処理と、酸素ドープ処理は複数回行ってもよく、両方を繰り返し行ってもよい。

トランジスタ４４０ｅにおいて、ゲート絶縁膜４０２ｂ、絶縁膜４１０として酸化アルミニウム膜を用いることが好ましい。水素、水分などの不純物、及び酸素に対して膜を通過させない遮断効果（ブロック効果）が高い酸化アルミニウム膜を用いることで、酸化物半導体膜４０３に接して設けられる酸素過剰な状態の酸化物絶縁膜（例えば、酸化シリコン膜、酸化窒化シリコン膜）であるゲート絶縁膜４０２ａ、絶縁膜４３６から、酸素が放出されるのを防止するバリア層として機能させることができる。

従って、ゲート絶縁膜４０２ｂ、絶縁膜４１０は、作製工程中及び作製後において、トランジスタの電気的特性の変動要因となる水素、水分などの不純物の酸化物半導体膜４０３への混入を防止し、かつゲート絶縁膜４０２ａ、絶縁膜４３６を酸素過剰な状態で保持し、酸化物半導体膜への酸素供給を促進することができる。従って、バリア層として機能するゲート絶縁膜４０２ｂを設けることで、トランジスタ４４０ｅにおける寄生チャネルの発生を抑制、又は防止することができる。

また、絶縁膜４３６を積層構造とし、基板４００に接する側を基板４００からの不純物を遮断する効果が高い無機絶縁膜（例えば、窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜）とし、酸化物半導体膜４０３と接する側を酸素過剰な酸化物絶縁膜（例えば、酸化シリコン膜、酸化窒化シリコン膜）とすると好ましい。

トランジスタ４４０ｅは作製工程において、ゲート電極層４０１、絶縁膜４１３、及び側壁絶縁層４１２ａ、４１２ｂ上に設けられた導電膜を化学機械研磨処理することによって除去し導電膜を分断することによって、ソース電極層４０５ａ及びドレイン電極層４０５ｂを形成する。

また、ソース電極層４０５ａ、及びドレイン電極層４０５ｂは、露出した酸化物半導体膜４０３上面、及び側壁絶縁層４１２ａ、又は側壁絶縁層４１２ｂと接して設けられている。よって、ソース電極層４０５ａ又はドレイン電極層４０５ｂと酸化物半導体膜４０３とが接する領域（コンタクト領域）と、ゲート電極層４０１との距離は、側壁絶縁層４１２ａ、４１２ｂのチャネル長方向の幅となり、より微細化が達成できる他、作製工程においてよりばらつきなく制御することができる。

このように、ソース電極層４０５ａ又はドレイン電極層４０５ｂと酸化物半導体膜４０３とが接する領域（コンタクト領域）と、ゲート電極層４０１との距離を短くすることができるため、ソース電極層４０５ａ又はドレイン電極層４０５ｂと酸化物半導体膜４０３とが接する領域（コンタクト領域）、及びゲート電極層４０１間の抵抗が減少し、トランジスタ４４０ｅのオン特性を向上させることが可能となる。

また、ソース電極層４０５ａ及びドレイン電極層４０５ｂの形成工程におけるゲート電極層４０１上の導電膜を除去する工程において、レジストマスクを用いたエッチング工程を用いないため、精密な加工を正確に行うことができる。よって、半導体装置の作製工程において、形状や特性のばらつきの少ない微細な構造を有するトランジスタ４４０ｅを歩留まりよく作製することができる。

なお、ソース電極層４０５ａ及びドレイン電極層４０５ｂの形成工程におけるゲート電極層４０１上の導電膜を除去する工程において、絶縁膜４１３の一部、又は絶縁膜４１３全部を除去してもよい。トランジスタ４４０ｅにおいては、絶縁膜４１０も、ソース電極層４０５ａ及びドレイン電極層４０５ｂの形成工程において用いる切削（研削、研磨）工程により上面が平坦化処理されている。

図４（Ａ）乃至（Ｃ）に示すトランジスタ４４０ｆは、トップゲート構造のトランジスタの一例である。図４（Ａ）は、トランジスタ４４０ｆの平面図であり、図４（Ｂ）は、図４（Ａ）のＸ２−Ｙ２における断面図であり、図４（Ｃ）は、図４（Ａ）のＶ２−Ｗ２における断面図である。なお、図４（Ａ）では煩雑になることを避けるため、トランジスタ４４０ｆの構成要素の一部を省略して図示している。

トランジスタ４４０ｆは、トランジスタ４４０ｆの酸化物半導体膜４０３のチャネル幅方向の長さと比較して、酸化物半導体膜４０３の膜厚が厚い（好ましくは、酸化物半導体膜４０３の膜厚は、酸化物半導体膜４０３のチャネル幅方向の長さの２倍以上）、いわゆるフィン型構造のトランジスタである。フィン型構造とすることにより、形成面積を増やすことなくチャネル幅を大きくすることができる。チャネル幅を大きくすることで、電流駆動力を向上させることができる。

以上のように、本実施の形態の半導体装置において、トランジスタ４４０ａ、４４０ｂ、４４０ｃ、４４０ｄ、４４０ｅ、４４０ｆは、短チャネル効果を有さない、又は極めて少なく、かつスイッチング素子としての良好な電気特性示すトランジスタである。

従って、微細化を実現し、かつ安定で高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。

（実施の形態２）
本実施の形態では、半導体装置及び半導体装置の作製方法の一形態を、図１７乃至図２０を用いて説明する。本実施の形態では、半導体装置の一例として酸化物半導体膜を有するトランジスタを示す。

図１７にトランジスタ４２０の構成例を示す。図１７（Ａ）及び（Ｂ）に示すトランジスタ４２０は、トップゲート構造のトランジスタの一例である。図１７（Ａ）は、トランジスタ４２０の平面図であり、図１７（Ｂ）は、図１７（Ａ）のＡ−Ｂにおける断面図である。なお、図１７（Ａ）では煩雑になることを避けるため、トランジスタ４２０の構成要素の一部を省略して図示している。

チャネル長方向の断面図である図１７（Ｂ）に示すように、トランジスタ４２０を含む半導体装置は、絶縁膜４３６ａ及び絶縁膜４３６ｂの積層構造を含む絶縁膜４３６が設けられた絶縁表面を有する基板４００上に、ソース領域４０３ａ、ドレイン領域４０３ｂ及びチャネル形成領域４０３ｃを含む酸化物半導体膜４０３と、ソース電極層４０５ａと、ドレイン電極層４０５ｂと、ゲート絶縁膜４０２と、ゲート電極層４０１と、ゲート電極層４０１上に設けられた絶縁膜４０７と、層間絶縁膜４１５と、を有する。

トランジスタ４２０のチャネル長は極めて短い。例えば、トランジスタ４２０のチャネル長は５ｎｍ以上６０ｎｍ未満、好ましくは１０ｎｍ以上４０ｎｍ以下とする。また、トランジスタ４２０は、ドーパントを導入されることで低抵抗化されたソース領域４０３ａ及びドレイン領域４０３ｂと、ソース領域４０３ａ及びドレイン領域４０３ｂに挟まれたチャネル形成領域４０３ｃを含む。ソース領域４０３ａ及びドレイン領域４０３ｂの抵抗率は、１．９×１０^−５Ω・ｍ以上４．８×１０^−３Ω・ｍ以下である。また、トランジスタ４２０はシングルドレイン構造のトランジスタであり、ソース領域４０３ａ又はドレイン領域４０３ｂにおいて、ソース電極層４０５ａ又はドレイン電極層４０５ｂと接する領域の抵抗率と、チャネル形成領域４０３ｃと接する領域の抵抗率とは、同じ抵抗率である。

また、ソース領域４０３ａ及びドレイン領域４０３ｂの含有する不純物（ドーパント）濃度は、１．３×１０^１９ｃｍ^−３以上１．６×１０^２０ｃｍ^−３以下である。すなわち、ソース領域４０３ａ及びドレイン領域４０３ｂは、高濃度にドーパントが含有された高濃度不純物領域である。

ソース領域４０３ａ及びドレイン領域４０３ｂに含まれるドーパントは、酸化物半導体膜４０３の導電率を変化させる不純物である。ドーパントとしては、１５族元素（代表的には窒素（Ｎ）、リン（Ｐ）、砒素（Ａｓ）、およびアンチモン（Ｓｂ））、ホウ素（Ｂ）、アルミニウム（Ａｌ）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、インジウム（Ｉｎ）、チタン（Ｔｉ）、及び亜鉛（Ｚｎ）のいずれかから選択される一以上を用いることができる。また、ドーパントの導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。

酸化物半導体膜４０３に用いる酸化物半導体としては、実施の形態１と同様の酸化物半導体を用いることができる。

本発明の一形態のトランジスタの作製方法として、トランジスタ４２０の作製方法の一例を示す。なお、トランジスタ４２０の作製方法において、実施の形態１と同様の構成については、同様に作製することができ、実施の形態１を参酌することが可能である。よって一部説明を省略することがある。

また、絶縁膜４３６は、酸素過剰領域を有する層の下側に接して、窒化シリコン膜、窒化酸化シリコン膜又は酸化アルミニウム膜を有することが好ましい。

本実施の形態では、絶縁膜４３６ａとして窒化シリコン膜を設け、絶縁膜４３６ｂとして酸素過剰領域を含む酸化シリコン膜を設ける。

次に、絶縁膜４３６上に酸化物半導体膜４０３を形成する。酸化物半導体膜４０３の膜厚は、例えば、１ｎｍ乃至３０ｎｍ、好ましくは５ｎｍ乃至１０ｎｍとする。

酸化物半導体膜４０３は、単層構造であってもよいし、積層構造であってもよい。また、非晶質構造であってもよいし、結晶性であってもよい。酸化物半導体膜を非晶質構造とする場合には、後の作製工程において、酸化物半導体膜に熱処理を行うことによって、結晶性酸化物半導体膜としてもよい。非晶質酸化物半導体膜を結晶化させる熱処理の温度は、２５０℃以上７００℃以下、好ましくは、４００℃以上、より好ましくは５００℃以上、さらに好ましくは５５０℃以上とする。なお、当該熱処理は、作製工程における他の熱処理を兼ねることも可能である。

酸化物半導体膜の成膜方法は、スパッタリング法、ＭＢＥ（ＭｏｌｅｃｕｌａｒＢｅａｍＥｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（ＡｔｏｍｉｃＬａｙｅｒＤｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。また、酸化物半導体膜は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタリング装置を用いて成膜してもよい。

なお、基板４００を高温に保持した状態で酸化物半導体膜を形成することも、酸化物半導体膜中に含まれうる不純物濃度を低減するのに有効である。基板４００を加熱する温度としては、１５０℃以上４５０℃以下とすればよく、好ましくは基板温度が２００℃以上３５０℃以下とすればよい。また、成膜時に基板を高温で加熱することで、結晶性酸化物半導体膜を形成することができる。

酸化物半導体膜４０３としてＣＡＡＣ−ＯＳ膜を適用する場合、該ＣＡＡＣ−ＯＳ膜を得る方法としては、例えば、成膜温度を２００℃以上４５０℃以下として酸化物半導体膜の成膜を行い、表面に概略垂直にｃ軸配向させる方法がある。または、酸化物半導体膜を薄い膜厚で成膜した後、２００℃以上７００℃以下の熱処理を行い、表面に概略垂直にｃ軸配向させる方法がある。または、一層目として薄い膜厚で成膜した後、２００℃以上７００℃以下の熱処理を行い、二層目の成膜を行い、表面に概略垂直にｃ軸配向させてもよい。

また、酸化物半導体膜４０３に、当該酸化物半導体膜４０３に含まれる過剰な水素（水や水酸基を含む）を除去（脱水化又は脱水素化）するための加熱処理を行うことが好ましい。加熱処理の温度は、３００℃以上７００℃以下、又は基板の歪み点未満とする。熱処理は減圧下又は窒素雰囲気下などで行うことができる。

この熱処理によって、ｎ型の導電性を付与する不純物である水素を酸化物半導体から除去することができる。例えば、脱水化又は脱水素化処理後の酸化物半導体膜４０３に含まれる水素濃度を、５×１０^１９ｃｍ^−３以下、好ましくは５×１０^１８ｃｍ^−３以下とすることができる。

なお、脱水化又は脱水素化のための加熱処理は、酸化物半導体膜の成膜後であればトランジスタ４２０の作製工程においてどのタイミングで行ってもよい。また、脱水化又は脱水素化のための熱処理は、複数回行ってもよく、他の熱処理と兼ねてもよい。但し、絶縁膜４３６として酸素を含む絶縁膜を設ける場合、脱水化又は脱水素化のための熱処理を、酸化物半導体膜を島状に加工する前に行うと、絶縁膜４３６に含まれる酸素が熱処理によって放出されるのを防止することができるため好ましい。

また、熱処理で酸化物半導体膜４０３を加熱した後、加熱温度を維持、又はその加熱温度から徐冷しながら同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、又は超乾燥エアを導入してもよい。酸素ガス又は一酸化二窒素ガスに、水、水素などが含まれないことが好ましい。又は、熱処理装置に導入する酸素ガス又は一酸化二窒素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガス又は一酸化二窒素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガス又は一酸化二窒素ガスの作用により、脱水化又は脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給することによって、酸化物半導体膜４０３を高純度化及びｉ型（真性）化することができる。

また、脱水化又は脱水素化処理によって、酸化物半導体を構成する主成分材料である酸素が同時に脱離して減少してしまうおそれがあるため、脱水化又は脱水素化処理を行った酸化物半導体膜に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を導入して膜中に酸素を供給してもよい。

酸化物半導体膜に酸素導入する場合、酸化物半導体膜に直接導入してもよいし、後に形成されるゲート絶縁膜４０２や絶縁膜４０７などの他の膜を通過して酸化物半導体膜４０３へ導入してもよい。酸素を他の膜を通過して導入する場合は、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いればよい。露出された酸化物半導体膜４０３へ直接酸素を導入する場合は、上記の方法に加えてプラズマ処理なども用いることができる。

酸素の供給ガスとしては、Ｏを含有するガスを用いればよく、例えば、Ｏ_２ガス、Ｎ_２Ｏガス、ＣＯ_２ガス、ＣＯガス、ＮＯ_２ガス等を用いることができる。なお、酸素の供給ガスに希ガス（例えばＡｒ）を含有させてもよい。

例えば、イオン注入法で酸化物半導体膜４０３へ酸素イオンの注入を行う場合、ドーズ量を１×１０^１３ｉｏｎｓ／ｃｍ^２以上５×１０^１６ｉｏｎｓ／ｃｍ^２以下とすればよい。

または、酸化物半導体膜４０３と接する絶縁膜を、酸素過剰領域を含む膜とし、該絶縁膜と酸化物半導体膜４０３とが接した状態で加熱処理を行うことにより、絶縁膜に過剰に含まれる酸素を酸化物半導体膜４０３へ拡散させ、酸化物半導体膜４０３へ酸素を供給してもよい。該加熱処理は、トランジスタ４２０の作製工程における他の熱処理と兼ねることもできる。

酸化物半導体膜への酸素の供給は酸化物半導体膜の成膜後であれば、そのタイミングは特に限定されない。また、酸化物半導体膜への酸素の導入は複数回行ってもよい。

酸化物半導体膜４０３は、銅、アルミニウム、塩素などの不純物がほとんど含まれない高純度化されたものであることが望ましい。トランジスタ４２０の製造工程において、これらの不純物が混入または酸化物半導体膜４０３表面に付着する恐れのない工程を適宜選択することが好ましく、酸化物半導体膜４０３表面に付着した場合には、シュウ酸や希フッ酸などに曝す、またはプラズマ処理（Ｎ_２Ｏプラズマ処理など）を行うことにより、酸化物半導体膜４０３表面の不純物を除去することが好ましい。具体的には、酸化物半導体膜４０３の銅濃度は１×１０^１８ｃｍ^−３以下、好ましくは１×１０^１７ｃｍ^−３以下とする。また、酸化物半導体膜４０３のアルミニウム濃度は１×１０^１８ｃｍ^−３以下とする。また、酸化物半導体膜４０３の塩素濃度は２×１０^１８ｃｍ^−３以下とする。

酸化物半導体膜４０３は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されて酸素が過飽和の状態とされることにより、高純度化されたものであることが望ましい。具体的には、酸化物半導体膜４０３の水素濃度は５×１０^１９ｃｍ^−３以下、望ましくは５×１０^１８ｃｍ^−３以下、より望ましくは５×１０^１７ｃｍ^−３以下とする。

また、酸化物半導体膜４０３と接する絶縁膜（絶縁膜４３６、ゲート絶縁膜４０２）も水素などの不純物が十分に除去されることが好ましい。具体的には酸化物半導体膜４０３と接する絶縁膜の水素濃度は、７．２×１０^２０ｃｍ^−３未満とすることが好ましい。

次いで、酸化物半導体膜４０３を覆うゲート絶縁膜４０２を形成する。本実施の形態において、ゲート絶縁膜４０２は、１ｎｍ以上２０ｎｍ以下の膜厚で、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いて形成することができる。

ゲート絶縁膜４０２を水素（水や水酸基を含む）などの不純物が低減され、かつ酸素過剰な状態とするために、ゲート絶縁膜４０２に水素（水や水酸基を含む）を除去（脱水化または脱水素化）するための加熱処理（脱水化または脱水素化処理）及び／又は酸素ドープ処理を行ってもよい。脱水化または脱水素化処理と、酸素ドープ処理は複数回行ってもよく、両方を繰り返し行ってもよい。

なお、ゲート絶縁膜４０２は、酸化物半導体膜４０３と接する第１のゲート絶縁膜と、第１のゲート絶縁膜と後に形成するゲート電極層４０１との間に設けられ、第１のゲート絶縁膜よりも酸素及び水素に対する透過性の低い第２のゲート絶縁膜との積層構造を含むことが好ましい。また、第１のゲート絶縁膜が酸化物半導体膜４０３への酸素の供給源として機能することが好ましく、第１のゲート絶縁膜が酸素過剰領域を含むことがより好ましい。第２のゲート絶縁膜を酸素及び水素に対する透過性の低い膜とすることで、酸化物半導体膜４０３及び第１のゲート絶縁膜からの酸素の脱離を防止し、且つ酸化物半導体膜４０３及び第１のゲート絶縁膜への水素の混入を防止することができる。酸素及び水素に対する透過性の低い絶縁膜としては、酸化アルミニウム膜を例示することができる。

次に、ゲート電極層４０１をマスクとして酸化物半導体膜４０３にドーパントを導入し、ソース領域４０３ａ及びドレイン領域４０３ｂを形成する。ドーパントの導入処理によって、チャネル形成領域４０３ｃを挟んで一対の低抵抗領域が設けられた酸化物半導体膜４０３が形成される。

ドーパントの導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。その際には、ドーパントの単体のイオンあるいはフッ化物、塩化物のイオンを用いると好ましい。

ドーパントの導入工程は、加速電圧、ドーズ量などの注入条件、また通過させる膜の膜厚を適宜設定して制御すればよい。なお、本実施の形態においては、ドーパントを導入後のソース領域４０３ａ及びドレイン領域４０３ｂの抵抗率を１．９×１０^−５Ω・ｍ以上４．８×１０^−３Ω・ｍ以下とする濃度のドーパントを導入するものとする。また、ソース領域４０３ａ及びドレイン領域４０３ｂにおけるドーパントの濃度は、１．３×１０^１９ｃｍ^−３以上１．６×１０^２０ｃｍ^−３以下であることが好ましい。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２（＝１／２：１／６：１／３）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物を用いて膜厚３０ｎｍの酸化物半導体膜４０３を形成した場合、ドーパントとしてリン（Ｐ）を１．５×１０^１９ｃｍ^−３以上１．６×１０^２０ｃｍ^−３以下の濃度で含むソース領域４０３ａ及びドレイン領域４０３ｂとすると、当該領域の抵抗率を１．９×１０^−５Ω・ｍ以上７．８×１０^−４Ω・ｍ以下とすることができる。または、ドーパントとしてホウ素（Ｂ）を１．３×１０^１９ｃｍ^−３以上１．４×１０^２０ｃｍ^−３以下の濃度で含むソース領域４０３ａ及びドレイン領域４０３ｂとすると、当該領域の抵抗率を２．０×１０^−５Ω・ｍ以上４．８×１０^−４Ω・ｍ以下とすることができる。また、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物を用いて膜厚３０ｎｍの酸化物半導体膜４０３を形成した場合、ドーパントとしてリン（Ｐ）を１．５×１０^１９ｃｍ^−３以上１．６×１０^２０ｃｍ^−３以下の濃度で含むソース領域４０３ａ及びドレイン領域４０３ｂとすると、当該領域の抵抗率を２．０×１０^−４Ω・ｍ以上３．１×１０^−３Ω・ｍ以下とすることができる。

ドーパントを導入する際に、基板４００を加熱しながら行ってもよい。

なお、酸化物半導体膜４０３にドーパントを導入する処理は、複数回行ってもよく、ドーパントの種類も複数種用いてもよい。

また、ドーパントの導入処理後、加熱処理を行ってもよい。加熱条件としては、温度３００℃以上７００℃以下、好ましくは３００℃以上４５０℃以下で１時間、酸素雰囲気下で行うことが好ましい。また、窒素雰囲気下、減圧下、大気（超乾燥エア）下で加熱処理を行ってもよい。

酸化物半導体膜４０３をＣＡＡＣ−ＯＳ膜とした場合、ドーパントの導入により、一部非晶質化する場合がある。この場合、ドーパントの導入後に加熱処理を行うことによって、酸化物半導体膜４０３の結晶性を回復させてもよい。

酸化物半導体膜４０３、ゲート絶縁膜４０２、ゲート電極層４０１上に保護絶縁膜となる緻密性の高い無機絶縁膜（代表的には酸化アルミニウム膜）を設けることが好ましい。

絶縁膜４０７は、プラズマＣＶＤ法、スパッタリング法、又は蒸着法等により成膜することができる。また、絶縁膜４０７として金属膜に酸化処理を行うことによって得られる金属酸化膜を用いてもよい。例えば、アルミニウム膜に酸素ドープ処理を行うことによって得られる酸化アルミニウム膜を用いてもよい。金属膜への酸素ドープ処理は、酸化物半導体膜４０３又は酸化物半導体膜４０３と接する絶縁層への酸素ドープ処理と兼ねることも可能である。

絶縁膜４０７上に層間絶縁膜４１５を形成する。層間絶縁膜４１５は、絶縁膜４０７と同様な材料及び方法を用いて形成することができる。本実施の形態では、層間絶縁膜４１５はトランジスタ４２０により生じる凹凸を平坦化できる膜厚で形成する。層間絶縁膜４１５としては、ＣＶＤ法により形成した酸化窒化シリコン膜、又はスパッタリング法により形成した酸化シリコン膜を用いることができる。

また、トランジスタ起因の表面凹凸を低減するために平坦化絶縁膜を形成してもよい。

以上の工程で、本実施の形態のトランジスタ４２０を有する半導体装置を作製することができる。

トランジスタ４２０において、ソース電極層４０５ａ又はドレイン電極層４０５ｂを高濃度不純物領域であるソース領域４０３ａ又はドレイン領域４０３ｂと接する構成とすることで、酸化物半導体膜４０３と、ソース電極層４０５ａ及びドレイン電極層４０５ｂと、のコンタクト抵抗を低減することができる。また、そのコンタクトをオーミック性のコンタクトとすることができ、ショットキー接合と比較して熱的にも安定な動作が可能となる。よって、トランジスタのオン電流を増加させることができ、電気的特性の優れたトランジスタを得ることが可能となる。

図１８（Ａ）乃至（Ｃ）に、他の構成のトランジスタ４２２、トランジスタ４２４、トランジスタ４２６を、図１９にトランジスタ４２８を、図２０にトランジスタ４３０を示す。

図１８（Ａ）に示すトランジスタ４２２は、ソース電極層４０５ａ、ドレイン電極層４０５ｂと接して、配線層４９５ａ、４９５ｂを設ける例である。ソース電極層４０５ａ、ドレイン電極層４０５ｂを層間絶縁膜４１５に埋め込むように形成し、研磨処理によって該表面を露出させる。露出されたソース電極層４０５ａ、ドレイン電極層４０５ｂ表面に接して配線層４９５ａ、４９５ｂを形成し、電気的に接続させる。ソース電極層４０５ａが設けられる開口と、ドレイン電極層４０５ｂが設けられる開口とは別工程で形成してもよい。該開口を別々のレジストマスクによって別工程で行うことによって、フォトリソグラフィ工程の露光限界よりソース電極層４０５ａとドレイン電極層４０５ｂとの距離を近づけることができる。よって、ソース電極層４０５ａ（又はドレイン電極層４０５ｂ）と酸化物半導体膜４０３との電気的なコンタクト領域と、ゲート電極層４０１との距離を縮小することが可能となるため、ソースとドレイン間の抵抗を低減することができる。よって、トランジスタ４２２の電気的特性（例えばオン特性）を向上させることができる。

なお、トランジスタ４２２においては、配線層４９５ａ、４９５ｂは同工程のフォトリソグラフィ工程を用いて形成するため、配線層４９５ａと配線層４９５ｂとの距離は、ソース電極層４０５ａとドレイン電極層４０５ｂとの距離より長い。

図１８（Ｂ）に示すトランジスタ４２４は、ゲート電極層４０１の側壁に側壁層４２３を設けており、さらに、ソース電極層４０５ａとドレイン電極層４０５ｂとが酸化物半導体膜４０３の側面で接して電気的に接続する例である。トランジスタ４２４では、ソース電極層４０５ａ（又はドレイン電極層４０５ｂ）と酸化物半導体膜４０３との電気的なコンタクト領域と、ゲート電極層４０１との距離を縮小することができるため、オン特性向上に効果的である。

図１８（Ｂ）に示すトランジスタ４２４の作製工程において、ソース電極層４０５ａ、ドレイン電極層４０５ｂを形成し、ソース電極層４０５ａ及びドレイン電極層４０５ｂの間隙を埋めるようにソース電極層４０５ａ及びドレイン電極層４０５ｂ上に酸化物半導体膜を成膜した後、ソース電極層４０５ａ及びドレイン電極層４０５ｂが露出するまで酸化物半導体膜を研磨することが好ましい。この場合、ソース電極層４０５ａ及びドレイン電極層４０５ｂと重畳する領域の酸化物半導体膜を除去する工程において、レジストマスクを用いたエッチング処理を用いないため、ソース電極層４０５ａ及びドレイン電極層４０５ｂの間隔が微細化されている場合でも精密な加工を正確に行うことができる。

または、島状の酸化物半導体膜４０３を形成し、酸化物半導体膜４０３上に導電膜を成膜し、酸化物半導体膜４０３が露出するまで導電膜を研磨して、酸化物半導体膜４０３と重畳する領域の導電膜を除去した後、フォトリソグラフィ法等を用いてソース電極層４０５ａ及びドレイン電極層４０５ｂを形成してもよい。この場合、酸化物半導体膜４０３と重畳する領域の導電膜を除去する工程において、レジストマスクを用いたエッチング処理を用いないため、チャネル長の間隔が微細化されている場合でも精密な加工を正確に行うことができる。よって、半導体装置の作製工程において、形状や特性のばらつきの少ない微細な構造を有するトランジスタを歩留まりよく作製することができる。

図１８（Ｂ）に示すトランジスタ４２４において、側壁層４２３としては、絶縁性材料、導電性材料を用いることができる。導電性材料を用いた場合、側壁層４２３はゲート電極層４０１の一部として機能することが可能であるため、チャネル長方向においてゲート絶縁膜４０２を介してソース電極層４０５ａ又はドレイン電極層４０５ｂと重畳する領域を、ゲート電極層が、ゲート絶縁膜を介してソース電極層又はドレイン電極層と重畳する領域（Ｌｏｖ領域）とすることができる。ゲート電極層４０１の側面に自己整合的に設けられた導電性を有する側壁層４２３の幅によってＬｏｖ領域の幅を制御することが可能である。よって、微細なＬｏｖ領域を精度よく加工することができる。また、微細なチャネル長を維持しつつ、Ｌｏｖ領域を設けることが可能となり、オン電流の低下が抑制された微細な構造のトランジスタ４２４を提供することができる。

図１８（Ｃ）に示すトランジスタ４２６は、ボトムゲート構造のトランジスタであり、絶縁表面を有する基板４００上に、絶縁膜４１４に埋め込まれるように形成されたゲート電極層４０１、絶縁膜４１４及びゲート電極層４０１上にゲート絶縁膜４０２、ゲート絶縁膜４０２上に酸化物半導体膜４０３、酸化物半導体膜４０３上に絶縁膜４０７、層間絶縁膜４１５が順に積層され、絶縁膜４０７及び層間絶縁膜４１５に形成された酸化物半導体膜４０３に達する開口にソース電極層４０５ａ、ドレイン電極層４０５ｂが設けられている。

基板４００とゲート電極層４０１との間に下地絶縁膜を設けてもよい。トランジスタ４２６のようにゲート電極層４０１を絶縁膜４１４に埋め込むように設けることで、ゲート電極層４０１上に設けるゲート絶縁膜４０２、及び酸化物半導体膜４０３などを平坦な面に、形状不良なく形成することができる。よって、信頼性の高いトランジスタを歩留まりよく作製することができる。

なお、トランジスタ４２６において、酸化物半導体膜４０３に不純物を導入してソース領域４０３ａ及びドレイン領域４０３ｂを形成する際には、酸化物半導体膜４０３上にマスクを形成して不純物を導入してもよいし、基板４００の裏面からゲート電極層４０１をマスクとして不純物を導入することで自己整合的にソース領域４０３ａ及びドレイン領域４０３ｂを形成してもよい。酸化物半導体膜４０３上にマスクを形成して、当該マスクを用いて不純物の導入処理を行う場合には、ゲート電極層４０１の端面とチャネル形成領域４０３ｃの端面（又はチャネル長方向におけるゲート電極層４０１の幅とチャネル形成領域４０３ｃの幅）とは必ずしも一致しない。

図１９（Ａ）乃至図１９（Ｃ）に示すトランジスタ４２８は、トップゲート構造のトランジスタの他の一例である。図１９（Ａ）は、トランジスタ４２８の平面図であり、図１９（Ｂ）は、図１９（Ａ）のＸ１−Ｙ１における断面図であり、図１９（Ｃ）は、図１９（Ａ）のＶ１−Ｗ１における断面図である。なお、図１９（Ａ）では煩雑になることを避けるため、トランジスタ４２８の構成要素の一部を省略して図示している。

チャネル長方向の断面図である図１９（Ｂ）に示すように、トランジスタ４２８を含む半導体装置は、絶縁膜４３６ａ及び絶縁膜４３６ｂの積層構造を含む絶縁膜４３６が設けられた絶縁表面を有する基板４００上に、チャネル形成領域４０３ｃ、ソース領域４０３ａ及びドレイン領域４０３ｂを含む酸化物半導体膜４０３、ソース電極層４０５ａ、ドレイン電極層４０５ｂ、ゲート絶縁膜４０２ａ及びゲート絶縁膜４０２ｂの積層構造を含むゲート絶縁膜４０２、ゲート電極層４０１、ゲート電極層４０１の側面に接して設けられた側壁絶縁層４１２、ゲート電極層４０１上に設けられた絶縁膜４１３、ソース電極層４０５ａ及びドレイン電極層４０５ｂ上に設けられた絶縁膜４１０及び層間絶縁膜４１５、トランジスタ４２８を覆う絶縁膜４０７を有する。

本実施の形態では、層間絶縁膜４１５の上面は側壁絶縁層４１２の上面と概略同じであり、ソース電極層４０５ａ及びドレイン電極層４０５ｂの上面と、絶縁膜４１３、及び側壁絶縁層４１２の上面とは概略一致する例を示す。但し、ソース電極層４０５ａ、ドレイン電極層４０５ｂの形状は、作製工程において、ソース電極層４０５ａ及びドレイン電極層４０５ｂとなる導電膜の研磨処理の条件によって異なるため、条件によっては、ソース電極層４０５ａ及びドレイン電極層４０５ｂの上面は、層間絶縁膜４１５、側壁絶縁層４１２及び絶縁膜４１３の上面より低く、ゲート電極層４０１の上面より高い場合もある。

また、図１９において、絶縁膜４０７は、層間絶縁膜４１５、絶縁膜４１０、ソース電極層４０５ａ、ドレイン電極層４０５ｂ、側壁絶縁層４１２及び絶縁膜４１３と接して設けられている。

絶縁膜４１３、絶縁膜４１０、及び側壁絶縁層４１２は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができ、単層でも積層でもよい。絶縁膜４１３は、ＣＶＤ法又はスパッタリング法などを用いることができる。ＣＶＤ法としては、ＬＰＣＶＤ法、プラズマＣＶＤ法などを用いることができ、また他の方法としては、塗布膜なども用いることができる。

トランジスタ４２８において、絶縁膜４３６、ゲート絶縁膜４０２ａ、４０２ｂ、絶縁膜４１３、側壁絶縁層４１２を水素（水や水酸基を含む）などの不純物が低減され、かつ酸素過剰な状態とするために、絶縁膜４３６、ゲート絶縁膜４０２ａ、４０２ｂ、絶縁膜４１３、側壁絶縁層４１２に水素（水や水酸基を含む）を除去（脱水化または脱水素化）するための加熱処理（脱水化または脱水素化処理）及び／又は酸素ドープ処理を行ってもよい。脱水化または脱水素化処理と、酸素ドープ処理は複数回行ってもよく、両方を繰り返し行ってもよい。

トランジスタ４２８において、ゲート絶縁膜４０２ｂ、絶縁膜４１０として酸化アルミニウム膜を用いることが好ましい。水素、水分などの不純物、及び酸素に対して膜を通過させない遮断効果（ブロック効果）が高い酸化アルミニウム膜を用いることで、酸化物半導体膜４０３に接して設けられる酸素過剰な状態の酸化物絶縁膜（例えば、酸化シリコン膜、酸化窒化シリコン膜）であるゲート絶縁膜４０２ａ、絶縁膜４３６から、酸素が放出されるのを防止するバリア層として機能させることができる。

従って、ゲート絶縁膜４０２ｂ、絶縁膜４１０は、作製工程中及び作製後において、トランジスタの電気的特性の変動要因となる水素、水分などの不純物の酸化物半導体膜４０３への混入を防止し、かつゲート絶縁膜４０２ａ、絶縁膜４３６を酸素過剰な状態で保持し、酸化物半導体膜への酸素供給を促進することができる。従って、バリア層として機能するゲート絶縁膜４０２ｂを設けることで、トランジスタ４２８における寄生チャネルの発生を抑制、又は防止することができる。

トランジスタ４２８は作製工程において、ゲート電極層４０１、絶縁膜４１３、及び側壁絶縁層４１２上に設けられた導電膜を化学機械研磨処理することによって除去し導電膜を分断することによって、ソース電極層４０５ａ及びドレイン電極層４０５ｂを形成する。

また、ソース電極層４０５ａ、及びドレイン電極層４０５ｂは、露出した酸化物半導体膜４０３上面、及び側壁絶縁層４１２と接して設けられている。よって、ソース電極層４０５ａ又はドレイン電極層４０５ｂと酸化物半導体膜４０３とが接する領域（コンタクト領域）と、ゲート電極層４０１との距離は、側壁絶縁層４１２のチャネル長方向の幅となり、より微細化が達成できる他、作製工程においてよりばらつきなく制御することができる。

このように、ソース電極層４０５ａ又はドレイン電極層４０５ｂと酸化物半導体膜４０３とが接する領域（コンタクト領域）と、ゲート電極層４０１との距離を短くすることができるため、ソース電極層４０５ａ又はドレイン電極層４０５ｂと酸化物半導体膜４０３とが接する領域（コンタクト領域）、及びゲート電極層４０１間の抵抗が減少し、トランジスタ４２８のオン特性を向上させることが可能となる。

また、ソース電極層４０５ａ及びドレイン電極層４０５ｂの形成工程におけるゲート電極層４０１上の導電膜を除去する工程において、レジストマスクを用いたエッチング工程を用いないため、精密な加工を正確に行うことができる。よって、半導体装置の作製工程において、形状や特性のばらつきの少ない微細な構造を有するトランジスタ４２８を歩留まりよく作製することができる。

なお、ソース電極層４０５ａ及びドレイン電極層４０５ｂの形成工程におけるゲート電極層４０１上の導電膜を除去する工程において、絶縁膜４１３の一部、又は絶縁膜４１３全部を除去してもよい。トランジスタ４２８においては、絶縁膜４１０も、ソース電極層４０５ａ及びドレイン電極層４０５ｂの形成工程において用いる切削（研削、研磨）工程により上面が平坦化処理されている。

ただし、本実施の形態は、これに限られず、ソース電極層４０５ａ及びドレイン電極層４０５ｂとなる導電膜を成膜後、該導電膜を、レジストマスクを用いてパターン形成してソース電極層４０５ａ及びドレイン電極層４０５ｂを形成してもよい。この場合、ソース電極層４０５ａ及びドレイン電極層４０５ｂを形成した後に絶縁膜４１０及び層間絶縁膜４１５を形成することができるため、ゲート電極層４０１と重畳する領域も絶縁膜４１０によって覆うことができる。

図２０（Ａ）乃至（Ｃ）に示すトランジスタ４３０は、トップゲート構造のトランジスタの一例である。図２０（Ａ）は、トランジスタ４３０の平面図であり、図２０（Ｂ）は、図２０（Ａ）のＸ２−Ｙ２における断面図であり、図２０（Ｃ）は、図２０（Ａ）のＶ２−Ｗ２における断面図である。なお、図２０（Ａ）では煩雑になることを避けるため、トランジスタ４３０の構成要素の一部を省略して図示している。

トランジスタ４３０は、トランジスタ４３０の酸化物半導体膜４０３のチャネル幅方向の長さと比較して、酸化物半導体膜４０３の膜厚が厚い（好ましくは、酸化物半導体膜４０３の膜厚は、酸化物半導体膜４０３のチャネル幅方向の長さの２倍以上）、いわゆるフィン型構造のトランジスタである。フィン型構造とすることにより、形成面積を増やすことなくチャネル幅を大きくすることができる。チャネル幅を大きくすることで、電流駆動力を向上させることができる。

以上のように、本実施の形態の半導体装置において、トランジスタ４２０、４２２、４２４、４２６、４２８、４３０は、微細化されたチャネル長を有しながらも短チャネル効果を有さず、又は極めて少なく、且つ、スイッチング素子としての良好な電気特性を示すトランジスタである。

（実施の形態３）
本実施の形態では、本明細書に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一例を、図面を用いて説明する。

図５は、半導体装置の構成の一例である。図５（Ａ）に、半導体装置の断面図を、図５（Ｂ）に半導体装置の平面図を、図５（Ｃ）に半導体装置の回路図をそれぞれ示す。ここで、図５（Ａ）は、図５（Ｂ）のＣ１−Ｃ２、及びＤ１−Ｄ２における断面に相当する。

図５（Ａ）及び図５（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有するものである。トランジスタ１６２には、実施の形態１または実施の形態２で示した本発明の一態様に係るトランジスタを適用することができる。本実施の形態では、実施の形態１で示すトランジスタ４４０ｅと同様な構造を有する例である。

ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。

なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、情報を保持するために酸化物半導体を用いた実施の形態１または２に示すようなトランジスタ１６２に用いる他、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。

図５（Ａ）におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１２０と、不純物領域１２０に接する金属間化合物領域１２４と、チャネル形成領域１１６上に設けられたゲート絶縁膜１０８と、ゲート絶縁膜１０８上に設けられたゲート電極１１０と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。

基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０を覆うように絶縁層１２８、及び絶縁層１３０が設けられている。なお、トランジスタ１６０において、ゲート電極１１０の側面に側壁絶縁層（サイドウォール絶縁層）を設け、不純物濃度が異なる領域を含む不純物領域１２０としてもよい。

単結晶半導体基板を用いたトランジスタ１６０は、高速動作が可能である。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。トランジスタ１６０を覆うように絶縁膜を２層形成する。トランジスタ１６２および容量素子１６４の形成前の処理として、該絶縁膜２層にＣＭＰ処理を施して、平坦化した絶縁層１２８、絶縁層１３０を形成し、同時にゲート電極１１０の上面を露出させる。

絶縁層１２８、絶縁層１３０は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。絶縁層１２８、絶縁層１３０は、プラズマＣＶＤ法又はスパッタリング法等を用いて形成することができる。

また、ポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。有機材料を用いる場合、スピンコート法、印刷法などの湿式法によって絶縁層１２８、絶縁層１３０を形成してもよい。

なお、本実施の形態において、絶縁膜１２８として窒化シリコン膜、絶縁層１３０として酸化シリコン膜を用いる。

絶縁層１３０表面において、酸化物半導体膜１４４形成領域に、平坦化処理を行うことが好ましい。本実施の形態では、研磨処理（例えばＣＭＰ処理）により十分に平坦化した（好ましくは絶縁層１３０表面の平均面粗さは０．１５ｎｍ以下）絶縁層１３０上に酸化物半導体膜１４４を形成する。

図５（Ａ）に示すトランジスタ１６２は、酸化物半導体をチャネル形成領域に用いたトランジスタである。ここで、トランジスタ１６２に含まれる酸化物半導体膜１４４は、高純度化されたものであることが望ましい。高純度化された酸化物半導体を用いることで、極めて優れたオフ特性のトランジスタ１６２を得ることができる。

トランジスタ１６２においてチャネル長は短く（５ｎｍ以上６０ｎｍ未満、好ましくは１０ｎｍ以上４０ｎｍ以下）、ゲート絶縁膜１４６の膜厚は窒素を含む酸化シリコン換算膜厚では５ｎｍ以上５０ｎｍ以下、好ましくは１０ｎｍ以上４０ｎｍ以下とする。または、トランジスタ１６２は、チャネル長が短く（５ｎｍ以上６０ｎｍ未満、好ましくは１０ｎｍ以上４０ｎｍ以下）、ソース領域及びドレイン領域の抵抗率は１．９×１０^−５Ω・ｍ以上４．８×１０^−３Ω・ｍ以下であるシングルドレイン構造のトランジスタである。トランジスタ１６２は、短チャネル効果を有さない、又は極めて少なく、かつスイッチング素子としての良好な電気特性示すトランジスタである。

トランジスタ１６２は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。

トランジスタ１６２は、作製工程において、ゲート電極１４８、及び側壁絶縁層１３６ａ、１３６ｂ上に設けられた導電膜を化学機械研磨処理により除去する工程を用いて、ソース電極層及びドレイン電極層として機能する電極層１４２ａ、１４２ｂを形成する。電極層１４２ａ、１４２ｂは、側壁絶縁層１３６ａ、１３６ｂの側面、及び酸化物半導体膜１４４と接する。

側壁絶縁層１３６ａ、１３６ｂとして酸化アルミニウムを含む膜を用いると、酸素の放出及び水素等の不純物の進入を抑制することができる。

よって、トランジスタ１６２は、ソース電極層又はドレイン電極層として機能する電極層１４２ａ、１４２ｂと酸化物半導体膜１４４が接する領域（コンタクト領域）と、ゲート電極１４８との距離を短くすることができるため、電極層１４２ａ、１４２ｂと酸化物半導体膜１４４とが接する領域（コンタクト領域）、及びゲート電極１４８間の抵抗が減少し、トランジスタ１６２のオン特性を向上させることが可能となる。

電極層１４２ａ、１４２ｂの形成工程におけるゲート電極１４８上の導電膜を除去する工程において、レジストマスクを用いたエッチング工程を用いないため、精密な加工を正確に行うことができる。よって、半導体装置の作製工程において、形状や特性のばらつきの少ない微細な構造を有するトランジスタを歩留まりよく作製することができる。

トランジスタ１６２上には、層間絶縁膜１３５、絶縁膜１５０が単層または積層で設けられている。本実施の形態では、絶縁膜１５０として、酸化アルミニウム膜を用いる。酸化アルミニウム膜を高密度（膜密度３．２ｇ／ｃｍ^３以上、好ましくは３．６ｇ／ｃｍ^３以上）とすることによって、トランジスタ１６２に安定な電気特性を付与することができる。

また、層間絶縁膜１３５及び絶縁膜１５０を介して、トランジスタ１６２の電極層１４２ａと重畳する領域には、導電層１５３が設けられており、電極層１４２ａと、層間絶縁膜１３５と、絶縁膜１５０と、導電層１５３とによって、容量素子１６４が構成される。すなわち、トランジスタ１６２の電極層１４２ａは、容量素子１６４の一方の電極として機能し、導電層１５３は、容量素子１６４の他方の電極として機能する。なお、容量が不要の場合には、容量素子１６４を設けない構成とすることもできる。また、容量素子１６４は、別途、トランジスタ１６２の上方に設けてもよい。

トランジスタ１６２および容量素子１６４の上には絶縁膜１５２が設けられている。そして、絶縁膜１５２上には配線１５６が設けられ、その配線１５６はトランジスタ１６２と他のトランジスタを接続するために設けられている。図５（Ａ）には図示しないが、配線１５６は、絶縁膜１５０、絶縁膜１５２及びゲート絶縁膜１４６などに形成された開口に形成された電極を介して電極層１４２ｂと電気的に接続される。ここで、該電極は、少なくともトランジスタ１６２の酸化物半導体膜１４４の一部と重畳するように設けられることが好ましい。

図５（Ａ）及び図５（Ｂ）において、トランジスタ１６０と、トランジスタ１６２とは、少なくとも一部が重畳するように設けられており、トランジスタ１６０のソース領域またはドレイン領域と酸化物半導体膜１４４の一部が重畳するように設けられているのが好ましい。また、トランジスタ１６２及び容量素子１６４が、トランジスタ１６０の少なくとも一部と重畳するように設けられている。例えば、容量素子１６４の導電層１５３は、トランジスタ１６０のゲート電極１１０と少なくとも一部が重畳して設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。

なお、電極層１４２ｂ及び配線１５６の電気的接続は、電極層１４２ｂ及び配線１５６を直接接触させて行ってもよいし、電極層１４２ｂ及び配線１５６の間の絶縁膜に電極を設けて、該電極を介して行ってもよい。また、間に介する電極は、複数でもよい。

次に、図５（Ａ）及び図５（Ｂ）に対応する回路構成の一例を図５（Ｃ）に示す。

図５（Ｃ）において、第１の配線（１ｓｔＬｉｎｅ）とトランジスタ１６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄＬｉｎｅ）とトランジスタ１６０のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄＬｉｎｅ）とトランジスタ１６２のソース電極またはドレイン電極の一方とは、電気的に接続され、第４の配線（４ｔｈＬｉｎｅ）と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極またはドレイン電極の一方は、容量素子１６４の電極の一方と電気的に接続され、第５の配線（５ｔｈＬｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている。

図５（Ｃ）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。

情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極、および容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極に与えられた電荷が保持される（保持）。

トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極の電荷は長時間にわたって保持される。

次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｈは、トランジスタ１６０のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶ_ｔｈ＿ＨとＶ_ｔｈ＿Ｌの間の電位Ｖ_０とすることにより、トランジスタ１６０のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ_０（＞Ｖ_ｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ_０（＜Ｖ_ｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。

なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。

本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。

また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。

以上のように、微細化及び高集積化を実現し、かつ安定で高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

（実施の形態４）
本実施の形態においては、実施の形態１又は実施の形態２に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態３に示した構成と異なる構成について、図６及び図７を用いて説明を行う。

図６（Ａ）は、半導体装置の回路構成の一例を示し、図６（Ｂ）は半導体装置の一例を示す概念図である。まず、図６（Ａ）に示す半導体装置について説明を行い、続けて図６（Ｂ）に示す半導体装置について、以下説明を行う。

図６（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ１６２のソース電極又はドレイン電極とは電気的に接続され、ワード線ＷＬとトランジスタ１６２のゲート電極とは電気的に接続され、トランジスタ１６２のソース電極又はドレイン電極と容量素子２５４の第１の端子とは電気的に接続されている。

次に、図６（Ａ）に示す半導体装置（メモリセル２５０）に、情報の書き込みおよび保持を行う場合について説明する。

まず、ワード線ＷＬの電位を、トランジスタ１６２がオン状態となる電位として、トランジスタ１６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子２５４の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ１６２がオフ状態となる電位として、トランジスタ１６２をオフ状態とすることにより、容量素子２５４の第１の端子の電位が保持される（保持）。

酸化物半導体を用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、容量素子２５４の第１の端子の電位（あるいは、容量素子２５４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。

次に、情報の読み出しについて説明する。トランジスタ１６２がオン状態となると、浮遊状態であるビット線ＢＬと容量素子２５４とが導通し、ビット線ＢＬと容量素子２５４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子２５４の第１の端子の電位（あるいは容量素子２５４に蓄積された電荷）によって、異なる値をとる。

例えば、容量素子２５４の第１の端子の電位をＶ、容量素子２５４の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ＊ＶＢ０＋Ｃ＊Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル２５０の状態として、容量素子２５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝（ＣＢ＊ＶＢ０＋Ｃ＊Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝（ＣＢ＊ＶＢ０＋Ｃ＊Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。

そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。

このように、図６（Ａ）に示す半導体装置は、トランジスタ１６２のオフ電流が極めて小さいという特徴から、容量素子２５４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。

次に、図６（Ｂ）に示す半導体装置について、説明を行う。

図６（Ｂ）に示す半導体装置は、上部に記憶回路として図６（Ａ）に示したメモリセル２５０を複数有するメモリセルアレイ２５１ａ及び２５１ｂを有し、下部に、メモリセルアレイ２５１ａ及び２５１ｂを動作させるために必要な周辺回路２５３を有する。なお、周辺回路２５３は、メモリセルアレイ２５１ａ及び２５１ｂと電気的に接続されている。

図６（Ｂ）に示した構成とすることにより、周辺回路２５３をメモリセルアレイ２５１ａ及び２５１ｂの直下に設けることができるため半導体装置の小型化を図ることができる。

周辺回路２５３に設けられるトランジスタは、トランジスタ１６２とは異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。

なお、図６（Ｂ）に示した半導体装置では、２つのメモリセルアレイ２５１ａと、メモリセルアレイ２５１ｂが積層された構成を例示したが、積層するメモリセルアレイの数はこれに限定されない。３つ以上のメモリセルアレイを積層する構成としても良い。

次に、図６（Ａ）に示したメモリセル２５０の具体的な構成について図７を用いて説明を行う。

図７は、メモリセル２５０の構成の一例である。図７（Ａ）に、メモリセル２５０の断面図を、図７（Ｂ）にメモリセル２５０の平面図をそれぞれ示す。ここで、図７（Ａ）は、図７（Ｂ）のＦ１−Ｆ２、及びＧ１−Ｇ２における断面に相当する。

図７（Ａ）及び図７（Ｂ）に示すトランジスタ１６２は、実施の形態１又は実施の形態２で示した構成と同様な構成とすることができる。

絶縁層１３０上に設けられたトランジスタ１６２上には、絶縁膜２５６が単層または積層で設けられている。また、絶縁膜２５６を介して、トランジスタ１６２の電極層１４２ａと重畳する領域には、導電層２６２が設けられており、電極層１４２ａと、層間絶縁膜１３５と、絶縁膜２５６と、導電層２６２とによって、容量素子２５４が構成される。すなわち、トランジスタ１６２の電極層１４２ａは、容量素子２５４の一方の電極として機能し、導電層２６２は、容量素子２５４の他方の電極として機能する。

トランジスタ１６２および容量素子２５４の上には絶縁膜２５８が設けられている。そして、絶縁膜２５８上には配線２６０が設けられ、その配線２６０はメモリセル２５０と隣接するメモリセル２５０を接続するために設けられている。図示しないが、配線２６０は、絶縁膜２５６及び絶縁膜２５８などに形成された開口を介してトランジスタ１６２の電極層１４２ｂと電気的に接続されている。但し、開口に他の導電層を設け、該他の導電層を介して、配線２６０と電極層１４２ｂとを電気的に接続してもよい。なお、配線２６０は、図６（Ａ）の回路図におけるビット線ＢＬに相当する。

図７（Ａ）及び図７（Ｂ）において、トランジスタ１６２の電極層１４２ｂは、隣接するメモリセルに含まれるトランジスタのソース電極としても機能することができる。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。

図７（Ｂ）に示す平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。

以上のように、上部に多層に形成された複数のメモリセルは、酸化物半導体を用いたトランジスタにより形成されている。酸化物半導体を用いたトランジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。

このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。

（実施の形態５）
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合の例を図８乃至図１１を用いて説明する。

携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭが使用される理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時記憶に用いた場合、以下の特徴がある。

通常のＳＲＡＭは、図８（Ａ）に示すように１つのメモリセルがトランジスタ８０１〜８０６の６個のトランジスタで構成されており、それをＸデコーダー８０７、Ｙデコーダー８０８にて駆動している。トランジスタ８０３とトランジスタ８０５、トランジスタ８０４とトランジスタ８０６はインバータを構成し、高速駆動を可能としている。しかし１つのメモリセルが６トランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をＦとしたときにＳＲＡＭのメモリセル面積は通常１００〜１５０Ｆ^２である。このためＳＲＡＭはビットあたりの単価が各種メモリの中で最も高い。

それに対して、ＤＲＡＭはメモリセルが図８（Ｂ）に示すようにトランジスタ８１１、保持容量８１２によって構成され、それをＸデコーダー８１３、Ｙデコーダー８１４にて駆動している。１つのセルが１トランジスタ１容量の構成になっており、面積が小さい。ＤＲＡＭのメモリセル面積は通常１０Ｆ^２以下である。ただし、ＤＲＡＭは常にリフレッシュが必要であり、書き換えをおこなわない場合でも電力を消費する。

しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、１０Ｆ^２前後であり、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ消費電力が低減することができる。

図９に携帯機器のブロック図を示す。図９に示す携帯機器はＲＦ回路９０１、アナログベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレイコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプリケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス（ＩＦ）９０９を有している。一般にメモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成されており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。

図１０に、ディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を使用した例を示す。図１０に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、スイッチ９５４、スイッチ９５５およびメモリコントローラ９５１により構成されている。また、メモリ回路は、信号線から入力された画像データ（入力画像データ）、メモリ９５２、及びメモリ９５３に記憶されたデータ（記憶画像データ）を読み出し、及び制御を行うディスプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号により表示するディスプレイ９５７が接続されている。

まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成される（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２に記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、スイッチ９５５、及びディスプレイコントローラ９５６を介してディスプレイ９５７に送られ、表示される。

入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の周期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６から読み出される。

次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡに変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データＢ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶される。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み出されている。メモリ９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると、ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９５５、及びディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像データＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ９５２に記憶されるまで継続される。

このようにメモリ９５２及びメモリ９５３は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ９５７の表示をおこなう。なお、メモリ９５２及びメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ９５２及びメモリ９５３に採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。

図１１に電子書籍のブロック図を示す。図１１はバッテリー１００１、電源回路１００２、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、ディスプレイコントローラ１０１０によって構成される。

ここでは、図１１のメモリ回路１００７に先の実施の形態で説明した半導体装置を使用することができる。メモリ回路１００７の役割は書籍の内容を一時的に保持する機能を持つ。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合にはフラッシュメモリ１００４にコピーしても良い。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。

以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯機器が実現される。

本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

本実施例では、トランジスタを作製し、該トランジスタの断面観察及び電気特性の評価を行った。図１５及び図１６を用いて説明する。

トランジスタとして、実施の形態１に示すトランジスタと同様の構造の実施例トランジスタを作製した。以下に実施例トランジスタの作製方法を示す。

アルゴンによるプラズマ処理（Ａｒ流量５０ｓｃｃｍ、圧力０．６Ｐａ、電源電力２００Ｗ、３分間）を行ったシリコン基板上に絶縁膜１１としてスパッタリング法を用いて、膜厚１０００ｎｍの酸化シリコン膜を形成した（成膜条件：酸素（酸素５０ｓｃｃｍ）雰囲気下、圧力０．４Ｐａ、電源電力（電源出力）１．５ｋＷ、シリコン基板とターゲットとの間の距離を６０ｍｍ、基板温度１００℃）。

次に絶縁膜１１表面に化学的機械研磨（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ：ＣＭＰ）法により研磨処理（研磨圧０．００１ＭＰａ、研磨時回転数（テーブル／スピンドル）：６０ｒｐｍ／５６ｒｐｍ）を行い、絶縁膜１１表面における平均面粗さ（Ｒａ）を約０．１５ｎｍとした。

絶縁膜１１上に酸化物半導体膜としてＩｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の酸化物ターゲットを用いたスパッタリング法により、膜厚１０ｎｍのＩＧＺＯ膜を形成した。成膜条件は、アルゴン及び酸素（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ）雰囲気下、圧力０．４Ｐａ、電源電力０．５ｋＷ、基板温度２００℃とした。

イオン注入法によりＩＧＺＯ膜に、酸素イオンを注入した。なお、酸素イオンの注入条件は加速電圧５ｋＶ、ドーズ量を２．５×１０^１５ｉｏｎｓ／ｃｍ^２とした。

ドライエッチング法により、酸化物半導体膜をエッチング（エッチング条件：エッチングガス（ＢＣｌ_３：Ｃｌ_２＝６０ｓｃｃｍ：２０ｓｃｃｍ）、ＩＣＰ電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．９Ｐａ）して島状の酸化物半導体膜１２を形成した。

次にＣＶＤ法によりゲート絶縁膜１３として酸化窒化シリコン膜を２０ｎｍ成膜した。

ゲート絶縁膜上に、スパッタリング法により膜厚３０ｎｍの窒化タンタル膜（成膜条件：アルゴン及び窒素（アルゴン：窒素＝５０ｓｃｃｍ：１０ｓｃｃｍ）雰囲気下、圧力０．６Ｐａ、電源電力１ｋＷ）及び膜厚７０ｎｍのタングステン膜（成膜条件：アルゴン（１００ｓｃｃｍ）雰囲気下、圧力２．０Ｐａ、電源電力４ｋＷ）の積層を成膜した。

窒化タンタル膜及びタングステン膜上にフォトリソグラフィ法によりレジストマスクを形成した。レジストマスクは、露光により形成後、さらにスリミング工程を行い、チャネル長方向の長さを７０ｎｍまで縮小した。

ドライエッチング法により、窒化タンタル膜及びタングステン膜をエッチング（（第１エッチング条件：エッチングガス（ＣＦ_４：Ｃｌ_２：Ｏ_２＝５５ｓｃｃｍ：４５ｓｃｃｍ：５５ｓｃｃｍ）、ＩＣＰ電源電力３ｋＷ、バイアス電力１１０Ｗ、圧力０．６７Ｐａ）、（第２エッチング条件：エッチングガス（Ｃｌ_２＝１００ｓｃｃｍ）、電源電力２ｋＷ、バイアス電力５０Ｗ、圧力０．６７Ｐａ））して島状の導電層を形成後、さらに側面をエッチングして、チャネル長方向の長さが５８ｎｍのゲート電極層１４を形成した。

次に、絶縁膜としてゲート電極層１４上に、ＣＶＤ法により酸化窒化シリコン膜を成膜し、該酸化窒化シリコン膜をドライエッチング法により、エッチングしてゲート電極層１４の側面を覆う絶縁層を形成した。

酸化物半導体膜１２、ゲート絶縁膜１３、ゲート電極層１４、側壁絶縁層上に、スパッタリング法により膜厚３０ｎｍのタングステン膜（成膜条件：アルゴン（８０ｓｃｃｍ）雰囲気下、圧力０．８Ｐａ、電源電力１ｋＷ、基板温度２３０℃）を成膜した。

次に、ドライエッチング法により、タングステン膜をエッチング（（エッチング条件：エッチングガス（ＣＦ_４：Ｃｌ_２：Ｏ_２＝５５ｓｃｃｍ：４５ｓｃｃｍ：５５ｓｃｃｍ）、電源電力３ｋＷ、バイアス電力１１０Ｗ、圧力０．６７Ｐａ）して島状のタングステン膜を形成した。

次に、絶縁膜として酸化物半導体膜１２、ゲート絶縁膜１３、ゲート電極層１４、側壁絶縁層、タングステン膜上に、スパッタリング法により酸化アルミニウム膜（成膜条件：アルゴン及び酸素（アルゴン：酸素＝２５ｓｃｃｍ：２５ｓｃｃｍ）雰囲気下、圧力０．４Ｐａ、電源電力２．５ｋＷ、シリコン基板とターゲットとの間の距離を６０ｍｍ、基板温度２５０℃）を７０ｎｍ成膜した。

さらに、酸化アルミニウム膜上に、ＣＶＤ法により酸化窒化シリコン膜を４６０ｎｍ成膜した（成膜条件：ＳｉＨ_４：Ｎ_２Ｏ＝２７ｓｃｃｎ：１０００ｓｃｃｍ、圧力１３３．３Ｐａ、ＲＦ電源電力６０Ｗ、電源周波数１３．５６ＭＨｚ、シリコン基板とターゲットとの間の距離を２０ｍｍ、基板温度３２５℃）。

次に酸化窒化シリコン膜、酸化アルミニウム膜、及びタングステン膜に化学的機械研磨法により研磨処理（研磨条件：硬質ポリウレタン系研磨布、アルカリ性シリカ系スラリー、スラリー温度室温、研磨（ロード）圧０．０８ＭＰａ、研磨時回転数（テーブル／スピンドル）５１ｒｐｍ／５０ｒｐｍ）を行い、ゲート電極層１４上の酸化窒化シリコン膜、酸化アルミニウム膜、及びタングステン膜を除去した。

該研磨処理によって、タングステン膜を分断してソース電極層及びドレイン電極層を形成した。

ゲート電極層１４、ソース電極層、ドレイン電極層上に層間絶縁膜として、ＣＶＤ法により酸化窒化シリコン膜を４００ｎｍ成膜した。層間絶縁膜形成後酸素雰囲気下、４００℃で１時間熱処理を行った。

ソース電極層、ドレイン電極層に達する開口を形成した。

開口に、スパッタリング法により膜厚３００ｎｍのタングステン膜を形成し、該タングステン膜を、エッチングし、配線層を形成した。

配線層上にポリイミド膜を１．５μｍ形成し、大気中で３００℃１時間熱処理を行った。

以上の工程で実施例トランジスタを作製した。

実施例トランジスタのチャネル長方向の断面を切り出し、走査型透過電子顕微鏡（ＳＴＥＭ：ＳｃａｎｎｉｎｇＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｙ）により、実施例トランジスタの断面観察を行った。本実施例ではＳＴＥＭは「日立超薄膜評価装置ＨＤ−２３００」（株式会社日立ハイテクノロジーズ製）を用いた。図１５に実施例トランジスタの断面ＳＴＥＭ像を示す。図１５は、実施例トランジスタのチャネル長方向の断面ＳＴＥＭ像であり、絶縁膜１１、酸化物半導体膜１２、ゲート絶縁膜１３、及びゲート電極層１４が確認できる。

実施例トランジスタの電気特性の評価を行った。

図１６に、実施例トランジスタのドレイン電圧（Ｖｄ）が１Ｖにおけるゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）特性を示す。なお、図１６の電気特性は、実施例トランジスタにおいてチャネル長（Ｌ）が５８ｎｍの場合であり、測定範囲はゲート電圧−４Ｖ〜＋４Ｖである。

図１６に示すように実施例トランジスタにおいては、スイッチング素子としての電気特性を示した。

以上より、本実施例のトランジスタは、チャネル長５８ｎｍという微細な構造であっても、スイッチング素子としての十分な電気特性を示すことが確認できた。

１００基板
１０６素子分離絶縁層
１０８ゲート絶縁膜
１１０ゲート電極
１１６チャネル形成領域
１２０不純物領域
１２４金属間化合物領域
１２８絶縁層
１３０絶縁層
１３５層間絶縁膜
１３６ａ側壁絶縁層
１３６ｂ側壁絶縁層
１４２ａ電極層
１４２ｂ電極層
１４４酸化物半導体膜
１４６ゲート絶縁膜
１４８ゲート電極
１５０絶縁膜
１５２絶縁膜
１５３導電層
１５６配線
１６０トランジスタ
１６２トランジスタ
１６４容量素子
２５０メモリセル
２５１メモリセルアレイ
２５１ａメモリセルアレイ
２５１ｂメモリセルアレイ
２５３周辺回路
２５４容量素子
２５６絶縁膜
２５８絶縁膜
２６０配線
２６２導電層
４００基板
４０１ゲート電極層
４０２ゲート絶縁膜
４０２ａゲート絶縁膜
４０２ｂゲート絶縁膜
４０３酸化物半導体膜
４０３ａソース領域
４０３ｂドレイン領域
４０３ｃチャネル形成領域
４０４ａ低抵抗領域
４０４ｂ低抵抗領域
４０５ａソース電極層
４０５ｂドレイン電極層
４０７絶縁膜
４０９チャネル形成領域
４１０絶縁膜
４１２側壁絶縁層
４１２ａ側壁絶縁層
４１２ｂ側壁絶縁層
４１３絶縁膜
４１４絶縁膜
４１５層間絶縁膜
４２０トランジスタ
４２２トランジスタ
４２３側壁層
４２３ａ側壁層
４２３ｂ側壁層
４２４トランジスタ
４２６トランジスタ
４２８トランジスタ
４３０トランジスタ
４３６絶縁膜
４３６ａ絶縁膜
４３６ｂ絶縁膜
４４０ａトランジスタ
４４０ｂトランジスタ
４４０ｃトランジスタ
４４０ｄトランジスタ
４４０ｅトランジスタ
４４０ｆトランジスタ
４９５ａ配線層
４９５ｂ配線層
８０１トランジスタ
８０３トランジスタ
８０４トランジスタ
８０５トランジスタ
８０６トランジスタ
８０７Ｘデコーダー
８０８Ｙデコーダー
８１１トランジスタ
８１２保持容量
８１３Ｘデコーダー
８１４Ｙデコーダー
９０１ＲＦ回路
９０２アナログベースバンド回路
９０３デジタルベースバンド回路
９０４バッテリー
９０５電源回路
９０６アプリケーションプロセッサ
９０７ＣＰＵ
９０８ＤＳＰ
９１０フラッシュメモリ
９１１ディスプレイコントローラ
９１２メモリ回路
９１３ディスプレイ
９１４表示部
９１５ソースドライバ
９１６ゲートドライバ
９１７音声回路
９１８キーボード
９１９タッチセンサ
９５０メモリ回路
９５１メモリコントローラ
９５２メモリ
９５３メモリ
９５４スイッチ
９５５スイッチ
９５６ディスプレイコントローラ
９５７ディスプレイ
１００１バッテリー
１００２電源回路
１００３マイクロプロセッサ
１００４フラッシュメモリ
１００５音声回路
１００６キーボード
１００７メモリ回路
１００８タッチパネル
１００９ディスプレイ
１０１０ディスプレイコントローラ

Claims

トランジスタを有し、
前記トランジスタは、酸化物半導体膜と、第１のゲート絶縁膜と、第２のゲート絶縁膜と、ゲート電極層とを有し、
前記酸化物半導体膜は、ソース領域と、ドレイン領域と、チャネル形成領域を有し、
前記チャネル形成領域は、前記ソース領域と前記ドレイン領域の間にあり、
前記ソース領域は、前記ソース領域の側面でのみソース電極と接し、
前記ドレイン領域は、前記ドレイン領域の側面でのみドレイン電極と接し、
前記第１のゲート絶縁膜は前記酸化物半導体膜と接し、
前記第２のゲート絶縁膜は前記第１のゲート絶縁膜と接し、
前記ゲート電極層は前記第２のゲート絶縁膜と接し、
前記トランジスタのチャネル長は、５ｎｍ以上６０ｎｍ未満であり、
前記第１のゲート絶縁膜の膜厚を、窒素を含む酸化シリコンとして換算した膜厚は、５ｎｍ以上５０ｎｍ以下であり、
前記第２のゲート絶縁膜は３ｎｍ以上３０ｎｍ以下の膜厚であり、
前記第２のゲート絶縁膜は前記第１のゲート絶縁膜よりも酸素に対して高いブロック効果を有し、
前記ソース領域および前記ドレイン領域の抵抗率は１．９×１０^−５Ω・ｍ以上４．８×１０^−３Ω・ｍ以下であることを特徴とする半導体装置。
請求項１において、
前記第２のゲート絶縁膜は、酸化アルミニウム膜を含むことを特徴とする半導体装置。
トランジスタを有し、
前記トランジスタは、酸化物半導体膜と、ゲート絶縁膜と、ゲート電極層と、層間絶縁膜とを有し、
前記酸化物半導体膜は、ソース領域と、ドレイン領域と、チャネル形成領域を有し、
前記チャネル形成領域は、前記ソース領域と前記ドレイン領域の間にあり、
前記ソース領域は、前記ソース領域の側面でのみソース電極と接し、
前記ドレイン領域は、前記ドレイン領域の側面でのみドレイン電極と接し、
前記ゲート絶縁膜は前記酸化物半導体膜と接し、
前記ゲート電極層は前記ゲート絶縁膜と接し、
前記層間絶縁膜は前記ゲート電極層と接し、
前記トランジスタのチャネル長は、５ｎｍ以上６０ｎｍ未満であり、
前記ゲート絶縁膜の膜厚を、窒素を含む酸化シリコンとして換算した膜厚は、５ｎｍ以上５０ｎｍ以下であり、
前記層間絶縁膜は３ｎｍ以上３０ｎｍ以下の膜厚であり、
前記層間絶縁膜は前記ゲート絶縁膜よりも酸素に対して高いブロック効果を有し、
前記ソース領域および前記ドレイン領域の抵抗率は１．９×１０^−５Ω・ｍ以上４．８×１０^−３Ω・ｍ以下であることを特徴とする半導体装置。
請求項３において、
前記層間絶縁膜は、酸化アルミニウム膜を含むことを特徴とする半導体装置。
トランジスタを有し、
前記トランジスタは、酸化物半導体膜と、ゲート絶縁膜と、ゲート電極層とを有し、
前記酸化物半導体膜は、ソース領域と、ドレイン領域と、チャネル形成領域を有し、
前記チャネル形成領域は、前記ソース領域と前記ドレイン領域の間にあり、
前記ソース領域は、前記ソース領域の側面でのみソース電極と接し、
前記ドレイン領域は、前記ドレイン領域の側面でのみドレイン電極と接し、
前記ゲート絶縁膜は前記酸化物半導体膜と接し、
前記ゲート電極層は前記ゲート絶縁膜と接し、
前記トランジスタのチャネル長は、５ｎｍ以上６０ｎｍ未満であり、
前記ゲート絶縁膜の膜厚を、窒素を含む酸化シリコンとして換算した膜厚は、５ｎｍ以上５０ｎｍ以下であり、
前記ソース領域および前記ドレイン領域の抵抗率は１．９×１０^−５Ω・ｍ以上４．８×１０^−３Ω・ｍ以下である、ことを特徴とする半導体装置。
請求項１乃至５のいずれか一において、
前記ソース領域および前記ドレイン領域は１．３×１０^１９ｃｍ^−３以上１．６×１０^２０ｃｍ^−３以下の濃度のドーパントを含有していることを特徴とする半導体装置。
請求項６において、
前記ドーパントは、窒素（Ｎ）、リン（Ｐ）、砒素（Ａｓ）、およびアンチモン（Ｓｂ）、ホウ素（Ｂ）、アルミニウム（Ａｌ）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、インジウム（Ｉｎ）、フッ素（Ｆ）、塩素（Ｃｌ）、チタン（Ｔｉ）、及び亜鉛（Ｚｎ）の少なくとも一以上を含むことを特徴とする半導体装置。
請求項１乃至７のいずれか一において、
前記ゲート電極層の側壁に、前記ソース領域または前記ドレイン領域と重畳する側壁絶縁層を有することを特徴とする半導体装置。
請求項１乃至８のいずれか一において、
前記チャネル形成領域は、非単結晶であって、ａｂ面に垂直な方向から見て、三角形、六角形、正三角形、または正六角形の原子配列を有し、かつ、ｃ軸方向に金属原子が層状に配列した相、またはｃ軸方向に金属原子と酸素原子が層状に配列した相を有することを特徴とする半導体装置。
請求項１乃至９のいずれか一において、
前記酸化物半導体膜は、少なくともインジウムを含むことを特徴とする半導体装置。
請求項１乃至１０のいずれか一において、
前記酸化物半導体膜は、少なくともインジウム、ガリウム及び亜鉛を含むことを特徴とする半導体装置。