JP6220597B2 - Semiconductor device - Google Patents

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Description

本発明は半導体装置及び半導体装置の作製方法に関する。 The present invention relates to a method for manufacturing a semiconductor device and a semiconductor device.

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路及び電気機器は全て半導体装置である。 Note that a semiconductor device in this specification refers to all devices that can function by utilizing semiconductor characteristics, and electro-optical devices, semiconductor circuits, and electrical equipment are all semiconductor devices.

絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ(薄膜トランジスタともいう)を構成する技術が注目されている。 Technique by which transistors (also referred to as a TFT) using a semiconductor thin film formed over a substrate having an insulating surface has attracted attention. 該トランジスタは集積回路(IC)や画像表示装置(表示装置)のような電子デバイスに広く応用されている。 The transistor is widely applied to electronic devices such as integrated circuits (IC) and an image display device (display device). トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。 A silicon-based semiconductor material is widely known as a semiconductor thin film applicable to a transistor, an oxide semiconductor has been attracting attention as alternative materials.

例えば、In(インジウム)、Ga(ガリウム)、Zn(亜鉛)を含む酸化物半導体を用いたトランジスタが特許文献1に開示されている。 For example, an In (indium), Ga (gallium), the transistor including an oxide semiconductor containing Zn (zinc) are disclosed in Patent Document 1.

また、酸化物半導体膜はスパッタリング法などの薄膜形成技術によって成膜することが可能であり、シリコン半導体等と比べて、比較的低温での形成が可能であるため、他のトランジスタ上に重畳して形成することが可能である。 The oxide semiconductor film is capable of forming a film by a thin film forming technique such as a sputtering method, as compared to silicon semiconductor or the like, since it is possible to relatively formed at low temperatures, superimposed on another transistor forming Te are possible. 例えば、特許文献2には、シリコンを用いたトランジスタ上に酸化物半導体層をチャネル形成領域とするトランジスタを重畳して設けることによって、セル面積が縮小された半導体装置が開示されている。 For example, Patent Document 2, by providing the oxide semiconductor layer over the transistor including silicon by superimposing the transistor to a channel formation region, a semiconductor device is disclosed which cell area is reduced.

特開2006−165528号公報 JP 2006-165528 JP 特開2012−15500号公報 JP 2012-15500 JP

酸化物半導体層をチャネル形成領域に用いたトランジスタは、酸化物半導体層から酸素が脱離することによって生じる酸素欠損(酸素欠陥)によってキャリアが発生する。 A transistor including an oxide semiconductor layer for a channel formation region, the oxygen from the oxide semiconductor layer is a carrier is generated by the oxygen deficiency caused by the desorption (oxygen defects). また、酸化物半導体層に水素等の不純物が入り込むことによって、キャリアが発生する。 Further, by entering the impurities such as hydrogen in the oxide semiconductor layer, carriers are generated.

酸化物半導体層にキャリアが生じることによって、トランジスタのオフ電流の増大、閾値電圧のばらつきの増大が起こり、トランジスタの電気特性が変動するため、半導体装置の信頼性が低下する。 By carrier is generated in the oxide semiconductor layer, increase in the OFF-state current of a transistor, an increase in the variation of the threshold voltage occurs, the electrical characteristics of the transistor varies, the reliability of the semiconductor device is lowered.

このような問題に鑑み、本発明の一態様は、信頼性が高く、安定した電気特性を示す半導体装置を提供することを目的の一とする。 In view of such problems, an aspect of the present invention has high reliability, it is an object to provide a semiconductor device which exhibits stable electrical characteristics. また、信頼性の高い半導体装置を作製することを目的の一とする。 Another object is to manufacture a highly reliable semiconductor device.

本発明の一態様の半導体装置は、第1の酸化物半導体層、第2の酸化物半導体層、及び第3の酸化物半導体層が積層された酸化物半導体積層と、酸化物半導体積層を挟む第1の酸化物絶縁層及び第2の酸化物絶縁層とを有し、第1の酸化物半導体層乃至第3の酸化物半導体層は少なくともインジウムを含み、第2の酸化物半導体層は第1の酸化物半導体層及び第3の酸化物半導体層よりもインジウムの含有率が多く、第1の酸化物半導体層及び第3の酸化物半導体層は非晶質であり、第2の酸化物半導体層は結晶構造を有する。 One aspect of a semiconductor device of the present invention, sandwiching the first oxide semiconductor layer, the second oxide semiconductor layer, and an oxide semiconductor stack the third oxide semiconductor layer are stacked, the oxide semiconductor stack and a first oxide insulating layer and the second oxide insulating layer, the first oxide semiconductor layer through the third oxide semiconductor layer includes at least indium, the second oxide semiconductor layer is first many first oxide semiconductor layer and the third indium content than the oxide semiconductor layer, the first oxide semiconductor layer and the third oxide semiconductor layer is amorphous, the second oxide the semiconductor layer has a crystal structure.

第2の酸化物半導体層は、第1の酸化物半導体層及び第3の酸化物半導体層よりもインジウムの割合が大きいため、キャリアの移動度が高く、第2の酸化物半導体層がキャリアパスとなる。 The second oxide semiconductor layer, since the ratio of the first oxide semiconductor layer and the third indium than the oxide semiconductor layer is large, high carrier mobility, the second oxide semiconductor layer is a carrier path to become. したがって、酸化物半導体積層の下方または上方に配置される酸化物絶縁層から離間された領域においてキャリアが流れるため、酸化物絶縁層から混入する不純物等の影響を低減することができる。 Accordingly, because the carriers flow in the region spaced from the oxide insulating layer which is arranged below or above the oxide semiconductor stack, it is possible to reduce the influence of impurities such as mixed oxide insulating layer.

酸化物半導体積層は、第2の酸化物半導体層の伝導帯(コンダクションバンドとも呼ぶ)下端が最も低いエネルギー準位である井戸型構造(ウェル構造とも呼ぶ)を構成するように適宜材料を選択する。 The oxide semiconductor stack, select the appropriate material so as to constitute a conduction band of the second oxide semiconductor layer (also referred to as a conduction band) lower end (also referred to as a well structure) well-type structure which is the lowest energy level to. 具体的には、第1の酸化物半導体層の伝導帯下端及び第3の酸化物半導体層の伝導帯下端に比べて第2の酸化物半導体層の伝導帯下端が真空準位から最も深くなるような材料を適宜選択すればよい。 Specifically, the bottom of the conduction band of the second oxide semiconductor layer is made deepest from the vacuum level than the bottom of the conduction band of the first oxide semiconductor conduction band of the layer lower and the third oxide semiconductor layer materials may be appropriately selected as.

また、第14族元素の一つであるシリコンや炭素が不純物として酸化物半導体層に含まれてしまうとドナーを作りn型化することがあるため、酸化物半導体層に含まれるシリコンの濃度は3×10 18 atoms/cm 以下、好ましくは3×10 17 atoms/cm 以下とする。 Further, since the silicon or carbon, which is one of the Group 14 element may be n-type made a donor when would be included in the oxide semiconductor layer as an impurity, the concentration of silicon in the oxide semiconductor layer 3 × 10 18 atoms / cm 3 or less, preferably 3 × 10 17 atoms / cm 3 or less. また、炭素の濃度は、3×10 18 atoms/cm 以下、好ましくは3×10 17 atoms/cm 以下とする。 The concentration of carbon, 3 × 10 18 atoms / cm 3 or less, preferably 3 × 10 17 atoms / cm 3 or less. 特に第2の酸化物半導体層に第14族元素が多く混入しないように、第1の酸化物半導体層及び第3の酸化物半導体層で、キャリアパスとなる第2の酸化物半導体層を挟む、または囲む構成とすることが好ましい。 In particular not to Group 14 element is mixed much the second oxide semiconductor layer, the first oxide semiconductor layer and the third oxide semiconductor layer, sandwiching the second oxide semiconductor layer serving as a carrier path , or it is preferable to configured to enclose. 即ち、第1の酸化物半導体層及び第3の酸化物半導体層は、シリコンなどの第14族元素が第2の酸化物半導体層に混入することを防ぐバリア層とも呼べる。 That is, the first oxide semiconductor layer and the third oxide semiconductor layer, a Group 14 element such as silicon also called a barrier layer to prevent mixing into the second oxide semiconductor layer.

また、水素や水分が不純物として酸化物半導体積層に含まれてしまうとドナーを作りn型化することがあるため、酸化物半導体積層に水素や水分が外部から混入することを防止する保護膜(窒化シリコン膜など)を、酸化物半導体層の上方または下方に設けることは、井戸型構造を実現する上で有用である。 Further, since the hydrogen and moisture may be n-type make the would be included in the oxide semiconductor stack donor as an impurity, a protective film to prevent hydrogen and moisture in the oxide semiconductor stack is mixed externally ( the silicon nitride film, etc.), be provided above or below the oxide semiconductor layer is useful in realizing a well-type structure.

酸化物半導体層を上記積層構成とすることにより、チャネルが形成される領域は、一定電流測定法(CPM:Constant Photocurrent Method)により測定された局在準位による吸収係数を3×10 −3 /cm以下(状態密度に換算すると3×10 13 /cm 以下)とすることができる。 The oxide semiconductor layer by the above-described laminated structure, a region where a channel is formed is constant amperometry (CPM: Constant Photocurrent Method) absorption coefficient due measured localized level by the 3 × 10 -3 / may be cm or less (in terms of the density of states 3 × 10 13 / cm 3 or less).

したがって、本発明の一態様の半導体装置は、半導体基板上に形成された第1酸化物絶縁層と、第1の酸化物絶縁層上の第1の酸化物半導体層、第2の酸化物半導体層、及び第3の酸化物半導体層が積層された酸化物半導体積層と、酸化物半導体積層上の第2の酸化物絶縁層と、第2の酸化物絶縁層を介して酸化物半導体積層と重畳する第1のゲート電極層とを有し、第1の酸化物半導体層、第2の酸化物半導体層及び第3の酸化物半導体層は少なくともインジウムを含み、第2の酸化物半導体層は、第1の酸化物半導体層及び第3の酸化物半導体層よりもインジウムの含有率が多く、第2の酸化物半導体層は結晶構造を有し、第1の酸化物半導体層及び第3の酸化物半導体層は非晶質である半導体装置である。 Accordingly, one embodiment of a semiconductor device of the present invention includes a first oxide insulating layer formed on a semiconductor substrate, a first oxide semiconductor layer over the first oxide insulating layer, the second oxide semiconductor layer and the oxide semiconductor stack and the third oxide semiconductor layer are stacked, and the second oxide insulating layer over the oxide semiconductor stack, and the oxide semiconductor stack via the second oxide insulating layer and a first gate electrode layer overlapping the first oxide semiconductor layer, the second oxide semiconductor layer and the third oxide semiconductor layer includes at least indium, the second oxide semiconductor layer , the first oxide semiconductor layer and the third indium content than the oxide semiconductor layer is large, the second oxide semiconductor layer has a crystal structure, the first oxide semiconductor layer and the third the oxide semiconductor layer is a semiconductor device which is amorphous.

上記構造に加えて、第1の酸化物絶縁層の下方に第1の窒化物絶縁層と、第2の酸化物絶縁層の上方に第2の窒化物絶縁層を有していてもよい。 In addition to the above structure, the first nitride insulating layer under the first oxide insulating layer, above the second oxide insulating layer may have a second nitride insulating layer. 第1及び第2の窒化物絶縁層は酸化物半導体積層に水素や水分等が混入することを防止する。 First and second nitride insulating layer prevents hydrogen, moisture, or the like in the oxide semiconductor stack is mixed.

第1の酸化物絶縁層及び第2の酸化物絶縁層は化学量論的組成よりも過剰な酸素を含むとよい。 The first oxide insulating layer and the second oxide insulating layer may contain an excess of oxygen than the stoichiometric composition. 化学量論的組成よりも過剰に酸素を含むことで、酸化物半導体積層に酸素を供給し、酸素欠損を補填することができる。 By containing oxygen in excess of the stoichiometric composition, oxygen is supplied to the oxide semiconductor stack can be fill oxygen vacancies.

第1の酸化物半導体層及び第3の酸化物半導体層は、少なくともインジウムの濃度が1×10 19 atoms/cm 以上であるとよい。 The first oxide semiconductor layer and the third oxide semiconductor layer, may have a concentration of at least indium is 1 × 10 19 atoms / cm 3 or more. また、酸化物半導体積層は、局在準位による吸収係数が3×10 −3 /cm以下であるとよい。 The oxide semiconductor stack, may absorption coefficient due to localized states is not more than 3 × 10 -3 / cm.

例えば、第1の酸化物半導体層、第2の酸化物半導体層及び第3の酸化物半導体層は、インジウム、亜鉛及びガリウムを含む酸化物とする。 For example, the first oxide semiconductor layer, the second oxide semiconductor layer and the third oxide semiconductor layer is an oxide containing indium, zinc and gallium. 第1の酸化物半導体層、第2の酸化物半導体層及び第3の酸化物半導体層が同一の元素からなると、各酸化物半導体層間における界面散乱を低減することができる。 When the first oxide semiconductor layer, the second oxide semiconductor layer and the third oxide semiconductor layer composed of the same elements, it is possible to reduce the interface scattering in each oxide semiconductor layer.

半導体装置は第1の酸化物絶縁層を介して、酸化物半導体積層と重畳する第2のゲート電極層を有していてもよい。 The semiconductor device via a first oxide insulating layer may have a second gate electrode layer overlapping with the oxide semiconductor stack.

第2の酸化物半導体層は、表面と略垂直な方向にc軸が配向した結晶を有しているとよい。 The second oxide semiconductor layer, may c-axis on the surface and substantially perpendicular has a crystal oriented.

また、第1の酸化物半導体層及び第3の酸化物半導体層に含まれるシリコンの濃度は3×10 18 atoms/cm 以下であり、第1の酸化物半導体層及び第3の酸化物半導体層に含まれる炭素の濃度は3×10 18 atoms/cm 以下であるとよい。 The concentration of silicon contained in the first oxide semiconductor layer and the third oxide semiconductor layer is a 3 × 10 18 atoms / cm 3 or less, the first oxide semiconductor layer and the third oxide semiconductor the concentration of carbon contained in the layer may is 3 × 10 18 atoms / cm 3 or less.

また、本発明の別の一態様は、半導体基板上に第1の酸化物絶縁層を形成し、第1の酸化物絶縁層上に非晶質の第1の酸化物半導体層及び結晶構造を有する第2の酸化物半導体層を形成し、酸素及び窒素雰囲気下で第1の加熱処理を行い、第2の酸化物半導体層上に非晶質である第3の酸化物半導体層を形成し、第3の酸化物半導体層上に第2の酸化物絶縁層を形成し、酸素及び窒素雰囲気下で第2の加熱処理を行う半導体装置の作製方法である。 Another embodiment of the present invention, a first oxide insulating layer formed on a semiconductor substrate, a first oxide semiconductor layer and the crystal structure of the amorphous to the first oxide insulating layer second formation of the oxide semiconductor layer, perform oxygen and first heat treatment under a nitrogen atmosphere, a third oxide semiconductor layer is amorphous and forming the second oxide semiconductor layer having , the third oxide semiconductor layer to form a second oxide insulating layer, a method for manufacturing an oxygen and a semiconductor device for performing the second heat treatment in a nitrogen atmosphere. また、半導体基板にはトランジスタが設けられていてもよい。 Also, it may be transistors provided in the semiconductor substrate.

本発明の一態様によって、信頼性が高く、安定した電気特性を示す酸化物半導体を用いた半導体装置を提供することができる。 According to one embodiment of the present invention, high reliability, it is possible to provide a semiconductor device including an oxide semiconductor that shows stable electric characteristics. 信頼性の高い半導体装置を作製できる。 A highly reliable semiconductor device can be manufactured.

本発明の一態様の半導体装置の断面図。 Sectional view of a semiconductor device of one embodiment of the present invention. 本発明の一態様の半導体装置の作製方法を説明する図。 Illustrate a method for manufacturing a semiconductor device of one embodiment of the present invention. 本発明の一態様の半導体装置の作製方法を説明する図。 Illustrate a method for manufacturing a semiconductor device of one embodiment of the present invention. 本発明の一態様の半導体装置の断面図。 Sectional view of a semiconductor device of one embodiment of the present invention. 本発明の一態様の半導体装置の断面図。 Sectional view of a semiconductor device of one embodiment of the present invention. 本発明の一態様の半導体装置の回路図。 Circuit diagram of a semiconductor device of one embodiment of the present invention. 本発明の一態様の半導体装置の回路図及び概念図。 Circuit diagram and conceptual diagram of a semiconductor device of one embodiment of the present invention. 本発明の一態様の半導体装置のブロック図。 Block diagram of a semiconductor device of one embodiment of the present invention. 本発明の一態様の半導体装置のブロック図。 Block diagram of a semiconductor device of one embodiment of the present invention. 本発明の一態様の半導体装置のブロック図。 Block diagram of a semiconductor device of one embodiment of the present invention. 本発明の一態様の半導体装置を適用することができる電子機器。 Electronic device can be applied to a semiconductor device of one embodiment of the present invention. 本発明の一態様の半導体装置が有する酸化物半導体積層のバンド図。 Band diagram of the oxide semiconductor stack one embodiment of a semiconductor device of the present invention. 半導体装置の製造装置の一例を示す上面図。 Top view illustrating an example of an apparatus for manufacturing a semiconductor device. 酸化物半導体積層の真空準位から伝導帯下端までのエネルギー及びバンド図。 Energy and the band diagram of the vacuum level of the oxide semiconductor stack to the conduction band minimum.

以下では、本発明の実施の形態について図面を用いて詳細に説明する。 In the following, it is described in detail with reference to the drawings, embodiments of the present invention. ただし、本発明は以下の説明に限定されず、その形態及び詳細を様々に変更しうることは、当業者であれば容易に理解される。 However, the present invention is not limited to the following description, that the modes and details can be variously changed, is easily understood by those skilled in the art. また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。 Further, the present invention is not to be construed as being limited to the description of the embodiments below.

以下に説明する実施の形態において、同じものを指す符号は異なる図面間で共通して用いる場合がある。 In embodiments described below, reference numerals denoting the same portions are used in common in different drawings. なお、図面において示す構成要素、すなわち層や領域等の厚さ、幅、相対的な位置関係等は、実施の形態において説明する上で明確性のため、誇張して示される場合がある。 Note that the components shown in the drawings, i.e. layers and regions such as the thickness of the width, the relative positional relationship or the like, for clarity in describing the embodiments, it may be shown exaggerated.

なお、本明細書等において「上」という用語は、構成要素の位置関係が「直上」であることを限定するものではない。 Incidentally, the term "upper" in this specification and the like, does not limit the positional relationship of the components is "directly on". 例えば、「絶縁層上のゲート電極層」の表現であれば、絶縁層とゲート電極層との間に他の構成要素を含むものを除外しない。 For example, the expression "a gate electrode layer on the insulating layer" does not exclude the case where a component is placed between the insulating layer and the gate electrode layer. 「下」についても同様である。 The same applies to the "down".

また、本明細書等において「電極層」や「配線層」という用語は、これらの構成要素を機能的に限定するものではない。 Also, the term "electrode layer" or "wiring layers" in this specification and the like, does not limit the function of a component. 例えば、「電極層」は「配線層」の一部として用いられることがあり、その逆もまた同様である。 For example, "electrode layer" can be used as part of the "wiring layer", and vice versa. さらに、「電極層」や「配線層」という用語は、複数の「電極層」や「配線層」が一体となって形成されている場合なども含む。 Furthermore, the term "electrode layer" or "wiring layer", a plurality of "electrode layer" or "wiring layers" includes also a case which is formed in an integrated manner.

また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。 Functions of a "source" and "drain", and when transistor of opposite polarity is used, sometimes replaced with each other when the direction of current flow is changed in circuit operation. このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。 Thus, in this specification, the term "source" and "drain" is intended can interchange.

なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。 Note that in this specification and the like, the term "electrically connected" includes the case where components are connected through an "object having any electric function". ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。 Here, "object having any electric function", as long as it can be transmitted and received electrical signals between connection target is not particularly restricted.

例えば、「何らかの電気的作用を有するもの」には、電極や配線などが含まれる。 For example, an "object having any electric function" include electrodes or wiring.

(実施の形態1) (Embodiment 1)
本実施の形態では、本発明の一態様の半導体装置について、図面を用いて詳細に説明する。 In this embodiment, a semiconductor device of one embodiment of the present invention will be described in detail with reference to the drawings. 図1に本発明の一態様の半導体装置を示す。 It shows a semiconductor device of one embodiment of the present invention in FIG.

半導体装置は、基板100上に第1の半導体材料を用いたトランジスタ160と、トランジスタ160上に形成された第2の半導体材料を用いたトランジスタ162と、を有する。 The semiconductor device includes a transistor 160 including a first semiconductor material on the substrate 100, a transistor 162 including a second semiconductor material formed over the transistor 160.

ここで、トランジスタ160とトランジスタ162に用いる半導体材料は異なる禁制帯幅を持つ材料とすることが好ましい。 The semiconductor material used for the transistor 160 and the transistor 162 is preferably a material having different band gaps. 例えば第1の半導体材料にシリコン系半導体(単結晶シリコン、多結晶シリコン等)を用い、第2の半導体材料に酸化物半導体を用いることができる。 For example, a silicon-based semiconductor (single crystalline silicon, polycrystalline silicon, etc.) on the first semiconductor material used, it is possible to use an oxide semiconductor in the second semiconductor material. シリコン系半導体を用いたトランジスタは高速動作が容易である。 Transistor including a silicon-based semiconductor can operate at high speed easily. 一方で、酸化物半導体を用いたトランジスタは、その特性によりオフ電流が小さい。 On the other hand, a transistor including an oxide semiconductor, the off current is small due to its characteristics.

図1に示すトランジスタ160は、基板100上のゲート絶縁層108と、ゲート絶縁層108上のゲート電極層110と、を有する。 The transistor 160 shown in FIG. 1, and a gate insulating layer 108 on the substrate 100, a gate electrode layer 110 over the gate insulating layer 108, a. なお、基板100にはチャネル形成領域、ソース領域、ドレイン領域が形成されている。 Note that the substrate 100 channel forming region, a source region, a drain region are formed. また、トランジスタ160を囲うように、素子分離絶縁層102が設けられ、素子分離絶縁層102上にはトランジスタ160と電気的に接続する配線層112が設けられる。 Also, so as to surround the transistor 160, it provided the element isolation insulating layer 102, a wiring layer 112 connected to the transistor 160 electrically is provided on the element isolation insulating layer 102.

なお、トランジスタ160が有するゲート電極層110の側面に接して側壁絶縁層を設けてもよい。 It is also possible to provide a sidewall insulating layer in contact with a side surface of the gate electrode layer 110 the transistor 160 has. 図1に示すように、側壁絶縁層を有さない構成とすると高集積化を図ることができる。 As shown in FIG. 1, it is possible to achieve higher integration when a configuration without the sidewall insulating layer.

トランジスタ160、素子分離絶縁層102、配線層112上には絶縁層104が形成されている。 Transistor 160, the element isolation insulating layer 102, on the wiring layer 112 is formed an insulating layer 104. 絶縁層104には、配線層112に達する開口が形成され、該開口に配線層114が形成される。 The insulating layer 104, an opening reaching the wiring layer 112 is formed, the wiring layer 114 is formed on the opening. 配線層114は、絶縁層104に開口を形成した後、該開口に導電膜を成膜し、絶縁層104及び導電膜を化学的機械研磨(Chemical Mechanical Polishing:CMP)法などによって平坦化することで形成することができる。 Wiring layer 114 is formed by forming an opening in the insulating layer 104, a conductive film is formed to the opening, chemical mechanical polishing an insulating layer 104 and the conductive film (Chemical Mechanical Polishing: CMP) method to flatten the like in can be formed.

絶縁層104上には配線層115が形成されている。 On the insulating layer 104 the wiring layer 115 is formed. 配線層115は配線層115a、配線層115b、及び配線層115cの積層構造としたが、この構造に限らず、必要とされる特性に応じて、配線層を設ければよい。 Wiring layer 115 the wiring layer 115a, the wiring layer 115b, and has been a stacked structure of the wiring layer 115c, not limited to this structure, depending on the properties required, may be provided a wiring layer. 配線層115上には絶縁層120が設けられている。 On the wiring layer 115 is an insulating layer 120 is provided. 絶縁層120は、上面が平坦となっており、トランジスタ160、配線層115に起因する凹凸が低減されている。 Insulating layer 120, upper surface is a flat, uneven due to the transistor 160, a wiring layer 115 is reduced.

絶縁層120上には絶縁層135が設けられている。 On the insulating layer 120 is provided an insulating layer 135. 絶縁層135はトランジスタ162から水素等が放出され、トランジスタ160の特性が低下することを抑制すると共に、トランジスタ162にトランジスタ160起因の不純物が入り込まないようにするために、ブロッキング性を有する膜を用いる。 Insulating layer 135 is hydrogen or the like from the transistor 162 is released, the characteristics of the transistor 160 is prevented from being reduced, in order to the transistor 160 caused by impurities from entering the transistor 162, using a membrane having a blocking property . ここで、トランジスタ162に入り込む不純物としては、水素、水分、窒素等がある。 Here, as the impurity enters the transistor 162, is hydrogen, moisture, nitrogen and the like. したがって、絶縁層135としては、これらの不純物を透過させない膜を用いることが好ましい。 Therefore, as the insulating layer 135, it is preferable to use a film which does not transmit these impurities.

絶縁層135及び絶縁層120に形成された開口において、配線層116が形成され、配線層115と接している。 In the opening formed in the insulating layer 135 and the insulating layer 120, the wiring layer 116 is formed in contact with the wiring layer 115. 絶縁層135上には、配線層116と接する配線層117が形成されている。 On the insulating layer 135, a wiring layer 117 which is in contact with the wiring layer 116 is formed. 配線層117上には絶縁層140が形成されている。 On the wiring layer 117 is formed an insulating layer 140.

絶縁層140は、化学量論的組成に対して過剰に酸素を含む膜であるとよい。 Insulating layer 140, may is a film containing excess oxygen relative to the stoichiometric composition. 絶縁層140が化学量論的組成に対して過剰に酸素を含んでいることで、絶縁層140と接する酸化物半導体積層144へ酸素を供給し、酸化物半導体積層144の酸素欠損を低減することができる。 The insulation layer 140 in that it contains an excess oxygen relative to the stoichiometric composition, the oxygen can be supplied to the oxide semiconductor stack 144 which is in contact with the insulating layer 140, to reduce oxygen vacancies in the oxide semiconductor stack 144 can.

絶縁層140の上面は化学的機械研磨法などによって平坦化処理されており、トランジスタ160及び配線層115、配線層117等に起因する凹凸が低減されている。 Upper surface of the insulating layer 140 is planarized by chemical mechanical polishing, the transistor 160 and the wiring layer 115, irregularities caused by the wiring layer 117 or the like is reduced. 絶縁層140の上面の平坦性を向上させておくことによって、酸化物半導体積層144の膜厚分布を均一にすることができ、トランジスタ162の特性を向上させることができる。 By keeping to improve the flatness of the upper surface of the insulating layer 140, can be made uniform film thickness distribution of the oxide semiconductor stack 144, it is possible to improve the characteristics of the transistor 162.

絶縁層140上には、トランジスタ162が形成されている。 On the insulating layer 140, the transistor 162 is formed. トランジスタ162は、酸化物半導体積層144と、酸化物半導体積層144に接するソース電極層142a及びドレイン電極層142bと、酸化物半導体積層144、ソース電極層142a及びドレイン電極層142b上のゲート絶縁層147と、ゲート絶縁層147上のゲート電極層148と、ゲート電極層148上の絶縁層150と、絶縁層155と、を有する。 Transistor 162, the oxide semiconductor stack 144, the oxide and the source electrode layer 142a and the drain electrode layer 142b in contact with the semiconductor stack 144, the oxide semiconductor stack 144, the gate insulating layer 147 on the source electrode layer 142a and the drain electrode layer 142b When, and a gate electrode layer 148 on the gate insulating layer 147, an insulating layer 150 over the gate electrode layer 148, an insulating layer 155, a.

酸化物半導体積層144は、第1の酸化物半導体層144a、第2の酸化物半導体層144b及び第3の酸化物半導体層144cが積層されている。 Oxide semiconductor stack 144, the first oxide semiconductor layer 144a, the second oxide semiconductor layer 144b and the third oxide semiconductor layer 144c is laminated. 第2の酸化物半導体層144bは第1の酸化物半導体層144a及び第3の酸化物半導体層144cよりも、キャリア密度が高い酸化物半導体を用いる。 The second oxide semiconductor layer 144b is than the first oxide semiconductor layer 144a and the third oxide semiconductor layer 144c, the carrier density having a high oxide semiconductor. そのため、キャリア密度の高い第2の酸化物半導体層144bにチャネルが形成され、チャネルが形成される領域を、酸化物半導体積層144と絶縁層との界面から遠ざけることができる。 Therefore, formed channel high carrier density second oxide semiconductor layer 144b is a region where a channel is formed, it can be moved away with the oxide semiconductor stack 144 from the interface with the insulating layer.

また、第1の酸化物半導体層144a及び第3の酸化物半導体層144cは非晶質構造とし、第2の酸化物半導体層144bは結晶構造を有する。 Further, the first oxide semiconductor layer 144a and the third oxide semiconductor layer 144c is amorphous structure, the second oxide semiconductor layer 144b has a crystalline structure. 第2の酸化物半導体層144bに結晶構造を有する半導体膜を適用することで、チャネル形成領域における酸素欠損の影響を低減することができる。 By applying the semiconductor film having a crystalline structure on the second oxide semiconductor layer 144b, it is possible to reduce the influence of oxygen vacancies in the channel formation region.

なお、第1の酸化物半導体層144aと第3の酸化物半導体層144cは同様の結晶性を有しており、界面が明確でない場合があるため、図面では、第1の酸化物半導体層144aと第3の酸化物半導体層144cの界面を点線で示す。 Note that the first oxide semiconductor layer 144a and the third oxide semiconductor layer 144c has a similar crystalline, since it may interface is not clear, in the drawings, the first oxide semiconductor layer 144a When showing the interface of the third oxide semiconductor layer 144c by a dotted line.

次に、本発明の一態様の半導体装置の作製方法について説明する。 Next, a method for manufacturing a semiconductor device of one embodiment of the present invention. まず、基板100上にゲート絶縁層108となる絶縁膜を形成する。 First, the insulating film to be a gate insulating layer 108 on the substrate 100.

基板100としてはシリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板等を用いてもよい。 A single crystal semiconductor substrate as the substrate 100 such as silicon or silicon carbide, a polycrystalline semiconductor substrate may be a compound semiconductor substrate or the like, such as silicon germanium. また、SOI基板、半導体基板上に半導体素子が設けられたものなどを用いることができる。 Further, it is possible to use such as a semiconductor element is provided on the SOI substrate, a semiconductor substrate.

また、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などにプラズマCVD法等の気相成長法またはスパッタリング法等を用いて半導体層を形成したものを用いてもよい。 Furthermore, using a glass substrate of barium borosilicate glass or alumino borosilicate glass, a ceramic substrate, a quartz substrate, a material obtained by forming the semiconductor layer using, for example, with the sapphire substrate a vapor deposition method such as plasma CVD or sputtering, etc. it may be. 半導体層としては、非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウエハーに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。 As the semiconductor layer, amorphous silicon, a process such as laser annealing of amorphous silicon polycrystal silicon crystallized, monocrystalline silicon wafer in monocrystalline silicon obtained by separation of a surface portion by implantation of hydrogen ions or the like, etc. it can be used. これらの半導体層をフォトリソグラフィ工程を用いて、島状に加工すればよい。 These semiconductor layers using a photolithography process may be processed into an island shape.

素子分離絶縁層を形成するためのマスクとなる保護層を形成し、保護層をマスクとしてエッチングを行い、保護層に覆われていない領域の基板100の一部を除去する。 Forming a protective layer serving as a mask for forming an element isolation insulating layer, etching the protective layer as a mask to remove a portion of the substrate 100 in a region which is not covered with the protective layer. これにより基板100の上方に、分離された複数の半導体領域を形成する。 Thus over the substrate 100, to form a separated plurality of semiconductor regions. 分離された半導体領域を覆うように絶縁層を形成した後、当該半導体領域に重畳する絶縁層を選択的に除去することで、素子分離絶縁層102を形成する。 After forming the insulating layer so as to cover the isolated semiconductor regions, by selectively removing the insulating layer to be superposed on the semiconductor region, an element isolation insulating layer 102.

次に、ゲート絶縁層108及びゲート電極層110の積層を形成する。 Next, a laminate of the gate insulating layer 108 and the gate electrode layer 110. ゲート絶縁層108はスパッタリング法、MBE(Molecular Beam Epitaxy)法、CVD(Chemical Vapor Deposition)、パルスレーザ堆積法(Pulsed Laser Deposition:PLD法)、ALD(Atomic Layer Deposition)法等を適宜用いて作製することができる。 The gate insulating layer 108 is a sputtering method, MBE (Molecular Beam Epitaxy) method, CVD (Chemical Vapor Deposition), pulsed laser deposition (Pulsed Laser Deposition: PLD method), prepared using the ALD (Atomic Layer Deposition) method, or the like as appropriate be able to. なお、ゲート絶縁層108をスパッタリング法を用いて形成すると、水素等の不純物元素を低減することができる。 Incidentally, when the gate insulating layer 108 is formed by a sputtering method, it is possible to reduce the impurity elements such as hydrogen.

ゲート絶縁層108としては、無機絶縁膜を用いればよい。 The gate insulating layer 108, may be used an inorganic insulating film. 例えば、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ハフニウム膜、酸化ガリウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜等を用いるとよい。 For example, a silicon oxide film, a silicon oxynitride film, an aluminum oxide film, an aluminum oxynitride film, a hafnium oxide film, a gallium oxide film, a silicon nitride film, an aluminum nitride film, a silicon nitride oxide film may be performed using an aluminum nitride oxide film, or the like . また、これらの化合物を単層構造または2層以上の積層構造で形成して用いることができる。 Furthermore, it can be used to form these compounds in a single-layer structure or a stacked structure of two or more layers.

ゲート電極層110(及びゲート電極層110と同一の導電膜で形成される配線層112等)としては、プラズマCVD法またはスパッタリング法等により、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。 The gate electrode layer 110 (and the wiring layer 112 or the like formed in the gate electrode layer 110 same conductive film as), by a plasma CVD method or a sputtering method, or the like, molybdenum, titanium, tantalum, tungsten, aluminum, copper, chromium, neodymium, can be formed using an alloy material for the metal material, or the main component of these scandium,. また、ゲート電極層110としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。 Further, the semiconductor film may be used a silicide film such as a nickel silicide typified by a polycrystalline silicon film doped with an impurity element such as phosphorus gate electrode layer 110. さらに、インジウムスズ酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウムスズ酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウムスズ酸化物などの導電性材料を適用することもできる。 Furthermore, the addition of indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, silicon oxide conductive material such as the indium tin oxide may also be applied. また、上記導電性材料と、上記金属材料の積層構造とすることもできる。 Also, it and the conductive material, also be a laminated structure of the metal material.

ここで、ゲート電極層110をマスクとして、基板100にn型の導電性を付与する不純物元素や、p型の導電性を付与する不純物元素を導入することで、ソース領域及びドレイン領域を形成する。 Here, the gate electrode layer 110 as a mask, by introducing the impurity element imparting impurity element and which imparts n-type conductivity to the substrate 100, a p-type conductivity, forming a source region and a drain region . 不純物元素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。 As the method for introducing the impurity element may be used an ion implantation method, an ion doping method, a plasma immersion ion implantation method, or the like.

導入する不純物元素は、リン、ホウ素、窒素、ヒ素、アルゴン、アルミニウム、またはこれらを含む分子イオンなどを用いることができる。 The impurity element to be introduced, can be used phosphorus, boron, nitrogen, arsenic, argon, aluminum or the like molecule ions containing them. これらの元素のドーズ量は、1×10 13 〜5×10 16 ions/cm とするのが好ましい。 Dose of these elements is preferably set to 1 × 10 13 ~5 × 10 16 ions / cm 2. また、不純物元素してリンを導入する場合、加速電圧を0.5〜80kVとするのが好ましい。 In the case of introducing phosphorus and impurity elements, preferably the accelerating voltage and 0.5~80KV.

なお、不純物元素を導入する処理は、複数回行ってもよい。 The process of introducing an impurity element may be performed more than once. 不純物元素を導入する処理を複数回行う場合、不純物元素は複数回すべてにおいて同じであってもよいし、1回の処理毎に変えてもよい。 If a plurality of times a process of introducing the impurity element, an impurity element may be the same in all of the plurality of times may be changed every single process.

以上の工程で、トランジスタ160を作製することができる。 Through the above process, a transistor can be manufactured 160.

次に、ゲート電極層110、ゲート絶縁層108、素子分離絶縁層102、配線層112を覆うように絶縁層104を形成する。 Next, the gate electrode layer 110, the gate insulating layer 108, the element isolation insulating layer 102, the insulating layer 104 so as to cover the wiring layer 112. 絶縁層104はゲート絶縁層108と同様の方法、材料を用いて形成することができる。 Insulating layer 104 is the same method as the gate insulating layer 108 can be formed using a material.

さらに、絶縁層104に開口を形成し、該開口に配線層114を形成する(図2(A)参照)。 Further, an opening is formed in the insulating layer 104, a wiring layer 114 to the opening (see FIG. 2 (A)). 配線層114は、配線層112と同様の材料及び方法を用いて形成することができる。 Wiring layer 114 can be formed using the same material and method as the wiring layer 112.

続いて、絶縁層104上に配線層115を形成する。 Subsequently, a wiring layer 115 over the insulating layer 104. 配線層115は、配線層112と同様の方法及び材料を用いて形成することができる。 Wiring layer 115 can be formed using the same methods and materials as the wiring layer 112.

ここでは、配線層115の抵抗を下げ、かつ耐熱性を確保するために、配線層115を3層構造とし、配線層115bを抵抗率の低いアルミニウム膜とし、その上側及び下側に配線層115a及び配線層115cとして高融点のチタン膜を形成する。 Here, lowers the resistance of the wiring layer 115, and in order to ensure the heat resistance, the wiring layer 115 and the three-layer structure, the wiring layer 115b and low resistivity aluminum film, a wiring layer 115a on its upper side and lower side and forming a high melting point of titanium film as a wiring layer 115c.

なお、配線層115となる導電膜を形成した後、該導電膜をエッチングする工程において、絶縁層104も同時にエッチングされ、膜厚が減少する場合がある。 After forming a conductive film to be the wiring layer 115, in the step of etching the conductive film, the insulating layer 104 is also etched at the same time, there is a case where the film thickness is reduced. したがって、絶縁層104の配線層115と重畳する領域は、他の領域と比較して膜厚が厚い場合がある。 Therefore, a region overlapping with the wiring layer 115 of the insulating layer 104 may thickness compared with other regions is thick. したがって、絶縁層104の表面は凹凸を有している場合がある。 Thus, the surface of the insulating layer 104 is sometimes has irregularities.

続いて、絶縁層104及び配線層115上に絶縁層120を形成する。 Subsequently, an insulating layer 120 over the insulating layer 104 and the wiring layer 115. 絶縁層120は、トランジスタ160や、絶縁層104、配線層115に起因する凹凸を低減するために、ゲート絶縁層108と同様の無機材料や、ポリイミド樹脂、アクリル樹脂、ベンゾシクロブテン系樹脂等の有機材料を用いることができる。 Insulating layer 120, the transistor 160 and the insulating layer 104, in order to reduce unevenness due to the wiring layer 115, similar to the gate insulating layer 108, an inorganic material, a polyimide resin, an acrylic resin, such as benzocyclobutene-based resin the organic material can be used. また、上記有機材料の他に、低誘電材料(low−k材料)等を用いることができる。 Other than such organic materials, it is possible to use such a low dielectric material (low-k material). なお、これらの材料で形成される絶縁膜を複数積層させることで、形成してもよい。 Incidentally, the insulating films formed of these materials by stacking a plurality may be formed.

続いて、絶縁層120上に絶縁層135を形成する。 Subsequently, an insulating layer 135 over the insulating layer 120.

絶縁層135は、トランジスタ162に対して、トランジスタ160起因の不純物が入り込まないよう、ブロッキング性を有する膜を用いることが好ましい。 Insulating layer 135, to the transistor 162, so that the transistor 160 due to impurities from entering, it is preferable to use a film having a blocking property. 例えば、絶縁層135として窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を含む膜を用いてもよい。 For example, silicon nitride as the insulating layer 135, aluminum oxide, aluminum nitride, gallium oxide, gallium nitride, yttrium oxide, yttrium oxynitride, hafnium oxide, may be used a film containing oxynitride hafnium.

また、絶縁層135に低密度な部分、または膜が形成されていない部分(以下、これらの部分を総称して「鬆」とも呼ぶ)が存在した場合、鬆を介して不純物が入り込むことがある。 The low-density portion in the insulating layer 135 or portions film is not formed, if (collectively these parts also referred to as "voids") exists, it may enter impurities through the voids .

絶縁層135に鬆が形成されないように、予め絶縁層120の平坦性を向上させておくとよい。 As voids in the insulating layer 135 is not formed, it may allowed to advance improve the flatness of the insulating layer 120. 例えば、絶縁層135の形成前に絶縁層120の表面に対して、化学的機械的研磨処理、プラズマ処理等の平坦化処理を行ってもよい。 For example, with respect to the surface of the insulating layer 120 before the formation of the insulating layer 135, a chemical mechanical polishing process may be subjected to flattening treatment such as plasma treatment.

絶縁層135の形成後、絶縁層135及び絶縁層120において、配線層115に達する開口を形成し、該開口に配線層116を形成し、絶縁層135上に配線層116と接する配線層117を形成する。 After formation of the insulating layer 135, the insulating layer 135 and the insulating layer 120, to form an opening reaching the wiring layer 115, a wiring layer 116 is formed on the opening, a wiring layer 117 which is in contact with the wiring layer 116 on the insulating layer 135 Form. 配線層116及び配線層117は、ゲート電極層110と同様の材料及び方法を用いて形成することができる。 Wiring layer 116 and the wiring layer 117 can be formed using the same material and method as the gate electrode layer 110.

続いて、配線層117上に絶縁層140を形成する(図2(B)参照)。 Subsequently, an insulating layer 140 over the wiring layer 117 (see FIG. 2 (B)). 絶縁層140としては、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ハフニウム膜、又は酸化ガリウム膜等の酸化物絶縁層又は窒素を含む酸化物絶縁層を用いるとよい。 As the insulating layer 140, a silicon oxide film, a silicon oxynitride film, an aluminum oxide film, an aluminum oxynitride film, a hafnium oxide film, or may be used an oxide insulating layer comprising an oxide insulating layer, or nitrogen, such as gallium oxide film . また、これらの化合物を単層構造または2層以上の積層構造で形成して用いることができる。 Furthermore, it can be used to form these compounds in a single-layer structure or a stacked structure of two or more layers. 絶縁層140は、後に形成される酸化物半導体積層144に対して酸素を供給することができるよう、化学量論的組成に対して、酸素を過剰に含む膜とするとよい。 Insulating layer 140, so that oxygen can be supplied to the oxide semiconductor stack 144 to be formed later, with respect to the stoichiometric composition, or equal to oxygen containing excess membrane.

また、後に形成される酸化物半導体積層144の膜厚分布を均一にし、結晶性を向上させるため、絶縁層140を化学的機械研磨処理等によって、平坦化させておいてもよい。 Further, a uniform film thickness distribution of the oxide semiconductor stack 144 to be formed later, to improve the crystallinity, by chemical mechanical polishing such an insulating layer 140, it may be allowed to flatten.

続いて、絶縁層140上に酸化物半導体積層144を形成する。 Subsequently, an oxide semiconductor stack 144 over the insulating layer 140.

第1の酸化物半導体層144a乃至第3の酸化物半導体層144cは、少なくともインジウム(In)を含み、ACスパッタリング法またはDCスパッタリング法で成膜することのできるスパッタリングターゲットを用いて成膜する。 The first oxide semiconductor layer 144a through the third oxide semiconductor layer 144c includes at least indium (In), formed by using a sputtering target capable of forming a film by an AC sputtering method or a DC sputtering method. スパッタリングターゲットにインジウムを含ませることで導電性が高まるため、ACスパッタリング法またはDCスパッタリング法で成膜することを容易なものとする。 Since the conductivity is enhanced by the inclusion of indium in the sputtering target, it is assumed that facilitates deposited by AC sputtering or DC sputtering. 少なくとも成膜後に膜中のインジウムの濃度が1×10 19 atoms/cm 以上となるようなターゲットであるとよい。 The concentration of indium in the film after at least the film formation may is targeted such that 1 × 10 19 atoms / cm 3 or more. 第1の酸化物半導体層144a及び第3の酸化物半導体層144cを構成する材料は、InM1 Zn (X≧1、Y>1、Z>0、M1=Ga、Hf等)で表記できる材料を用いる。 The material constituting the first oxide semiconductor layer 144a and the third oxide semiconductor layer 144c is, InM1 X Zn Y O Z ( X ≧ 1, Y> 1, Z> 0, M1 = Ga, Hf , etc.) the notation can be material used. ただし、第1の酸化物半導体層144a及び第3の酸化物半導体層144cを構成する材料にGaを含ませる場合、含ませるGaの割合が多い、具体的にはInM1 Zn で表記できる材料でX=10を超えると成膜ゴミが発生する恐れがあり、ACスパッタリング法またはDCスパッタリング法で成膜することが困難となり、不適である。 However, if the inclusion of Ga in the material constituting the first oxide semiconductor layer 144a and the third oxide semiconductor layer 144c, the ratio of Ga to include many, in particular notation InM1 X Zn Y O Z When in it material exceeds X = 10 there is a possibility that the film formation dust occurs, it is difficult to deposit an AC sputtering method or a DC sputtering method, is unsuitable.

また、第2の酸化物半導体層144bを構成する材料は、InM2 Zn (X≧1、Y≧X、Z>0、M2=Ga、Sn等)で表記できる材料を用いる。 The material constituting the second oxide semiconductor layer 144b is, InM2 X Zn Y O Z ( X ≧ 1, Y ≧ X, Z> 0, M2 = Ga, Sn , etc.) of a material that can be expressed in.

特に、第2の酸化物半導体層144bがIn−M2−Zn酸化物(M2はGa、Sn等)の場合、第2の酸化物半導体層144bを成膜するために用いるターゲットにおいて、金属元素の原子数比をIn:M2:Zn=x :y :z とすると /y は、1/3以上6以下、さらには1以上6以下であって、z /y は、1/3以上6以下、さらには1以上6以下であることが好ましい。 In particular, the second oxide semiconductor layer 144b is an In-M2-Zn oxide (M2 are Ga, Sn, etc.), the in the target used for forming the second oxide semiconductor layer 144b, a metallic element the atomic ratio in: M2: Zn = x 1 : y 1: When z 1, x 1 / y 1 is 1/3 to 6, further comprising 1 or more and 6 or less, z 1 / y 1 it is 1/3 or more and 6 or less, and further preferably 1 or more and 6 or less. なお、z /y を1以上6以下とすることで、第2の酸化物半導体層144bとして後述するCAAC−OS膜が形成されやすくなる。 Note that z 1 / y 1 With 1 to 6, which will be described later CAAC-OS film is easily formed as the second oxide semiconductor layer 144b. ターゲットの金属元素の原子数比の代表例としては、In:M2:Zn=1:1:1、In:M2:Zn=3:1:2等がある。 Representative examples of the atomic ratio of metal elements of the target, In: M2: Zn = 1: 1: 1, In: M2: Zn = 3: 1: there are two such.

また特に、第1の酸化物半導体層144a及び第3の酸化物半導体層144cがIn−M1−Zn酸化物(M1はGa、Hf等)の場合、第1の酸化物半導体層144a及び第3の酸化物半導体層144cを成膜するために用いるターゲットにおいて、金属元素の原子数比をIn:M1:Zn=x :y :z とすると /y <x /y であって、z /y は、1/3以上6以下、さらには1以上6以下であることが好ましい。 In particular, the first oxide semiconductor layer 144a and the third oxide semiconductor layer 144c is an In-M1-Zn oxide (M1 is Ga, Hf, etc.), the first oxide semiconductor layer 144a and the third of the target used for forming the oxide semiconductor layer 144c, the atomic ratio of metal elements in: M1: Zn = x 2 : y 2: When z 2, x 2 / y 2 <x 1 / y a 1, z 2 / y 2 is 1/3 or more and 6 or less, and further preferably 1 or more and 6 or less. なお、z /y を1以上6以下とすることで、第1の酸化物半導体層144a及び第3の酸化物半導体層144cとして後述するCAAC−OS膜が形成されやすくなる。 Note that z 2 / y 2 With 1 to 6, which will be described later CAAC-OS film is easily formed as the first oxide semiconductor layer 144a and the third oxide semiconductor layer 144c. ターゲットの金属元素の原子数比の代表例としては、In:M1:Zn=1:3:2、In:M1:Zn=1:3:4、In:M1:Zn=1:3:6、In:M1:Zn=1:3:8等がある。 Representative examples of the atomic ratio of metal elements of the target, In: M1: Zn = 1: 3: 2, In: M1: Zn = 1: 3: 4, In: M1: Zn = 1: 3: 6, In: M1: Zn = 1: 3: there are 8 or the like.

第1の酸化物半導体層144a乃至第3の酸化物半導体層144cとしては、In:Ga:Zn=1:1:1(=1/3:1/3:1/3)、In:Ga:Zn=2:2:1(=2/5:2/5:1/5)、あるいはIn:Ga:Zn=3:1:2(=1/2:1/6:1/3)、In:Ga:Zn=1:3:2(=1/6:1/2:1/3)、In:Ga:Zn=1:4:3(=1/8:1/2:3/8)、In:Ga:Zn=1:5:4(=1/10:1/2:2/5)、In:Ga:Zn=1:6:6(=1/13:6/13:6/13)の原子数比の酸化物等を用いればよい。 As the first oxide semiconductor layer 144a through the third oxide semiconductor layer 144c, In: Ga: Zn = 1: 1: 1 (= 1/3: 1/3: 1/3), In: Ga: Zn = 2: 2: 1 (= 2/5: 2/5: 1/5), or In: Ga: Zn = 3: 1: 2 (= 1/2: 1/6: 1/3), In : Ga: Zn = 1: 3: 2 (= 1/6: 1/2: 1/3), In: Ga: Zn = 1: 4: 3 (= 1/8: 1/2: 3/8) , In: Ga: Zn = 1: 5: 4 (= 1/10: 1/2: 2/5), In: Ga: Zn = 1: 6: 6 (= 1/13: 6/13: 6 / etc. may be used oxides of an atomic ratio of 13). なお、第1の酸化物半導体層144a及び第3の酸化物半導体層144cとしては、ガリウムの代わりにハフニウムを用いてもよい。 As the first oxide semiconductor layer 144a and the third oxide semiconductor layer 144c, it may be used hafnium in place of gallium. また、第2の酸化物半導体層144bとしては、ガリウムの代わりにスズを用いてもよい。 As the second oxide semiconductor layer 144b, it may be used tin in place of gallium.

第1の酸化物半導体層144aの伝導帯下端及び第3の酸化物半導体層144cの伝導帯下端に比べて第2の酸化物半導体層144bの伝導帯下端が真空準位から最も深くなるような井戸型構造を構成するように、第1、第2、及び第3の酸化物半導体層の材料を適宜選択する。 As the bottom of the conduction band and the third oxide semiconductor layer bottom of the conduction band of the second oxide semiconductor layer 144b as compared to the bottom of the conduction band of the 144c of the first oxide semiconductor layer 144a is deepest from the vacuum level so as to form a well-type structure, selecting the first, the material of the second, and the third oxide semiconductor layer as appropriate. 真空準位からの伝導帯下端の深さ(電子親和力とも表現できる。)は、真空準位と価電子帯上端とのエネルギー差(いわゆる、イオン化ポテンシャル。)から、伝導帯下端と価電子帯上端とのエネルギー差(いわゆる、バンドギャップ。)を差し引いた値として求めることができる。 The depth of the bottom of the conduction band from the vacuum level (can also electron affinity representation.) The energy difference between the vacuum level and the top of the valence band (so-called ionization potential.) From the bottom of the conduction band and the valence band maximum the energy difference between the (so-called band gap.) can be determined as a value obtained by subtracting the.

なお、電子親和力の導出に用いる酸化物半導体のイオン化ポテンシャルは紫外線光電子分光分析(UPS:Ultraviolet Photoelectron Spectroscopy)等で測定することができる。 Incidentally, the ionization potential of the oxide semiconductor used for the derivation of electron affinity ultraviolet photoelectron spectroscopy can be measured by (UPS Ultraviolet Photoelectron Spectroscopy) and the like. 代表的なUPSの測定装置としてはVersaProbe(PHI社製)を用いる。 Typical use VersaProbe (PHI Inc.) as the UPS measurement device. また、電子親和力とは、真空準位(E )から伝導帯端(E )までのエネルギー差である。 Further, the electron affinity, the energy difference between the vacuum level (E ∞) to the conduction band edge (E C). また、エネルギーバンドギャップ(E )は、全自動分光エリプソメーターUT−300を用いて測定することができる。 Moreover, the energy band gap (E g) can be measured using a fully automated spectroscopic ellipsometer UT-300. イオン化ポテンシャルの値からエネルギーバンドギャップを差し引くことで伝導帯下端のエネルギーを算出し、単層または積層のバンド構造を作成することができる。 Calculating the energy of the conduction band minimum by subtracting the energy band gap from the value of the ionization potential, it is possible to create a band structure of a single layer or a stacked layer. この手法により、本明細書において開示する積層構造を用いることで埋め込みチャネルが形成されていることを確認することができる。 This approach can be confirmed that the channel embedding by using a laminated structure disclosed herein is formed. 図14(A)及び図14(B)にその一例を示す。 FIG 14 (A) and FIG. 14 (B) shows an example thereof.

図14(A)は、酸素100%雰囲気下でIn:Ga:Zn=1:1:1[原子数比]の組成を有するIn−Ga−Zn酸化物のスパッタリングターゲットを用いて膜厚10nm成膜した後、アルゴン100%雰囲気下でIn:Ga:Zn=3:1:2[原子数比]の組成を有するIn−Ga−Zn酸化物のスパッタリングターゲットを用いて膜厚10nm成膜し、さらに酸素100%雰囲気下でIn:Ga:Zn=1:1:1[原子数比]の組成を有するIn−Ga−Zn酸化物のスパッタリングターゲットを用いて膜厚10nm成膜して積層させたサンプルを用いて調べたイオン化ポテンシャルから、全自動分光エリプソメーターUT−300を用いて測定したエネルギーバンドギャップを差し引くことで、真空準位から伝導帯下端まで 14 (A) is 100% oxygen atmosphere In: Ga: Zn = 1: 1: film thickness 10nm formed using the sputtering target of In-Ga-Zn oxide having a composition of 1 atomic ratio after film, in under a 100% argon atmosphere: Ga: Zn = 3: 1: 2 with a thickness of 10nm formed by a sputtering target of an in-Ga-Zn oxide having a composition of atomic ratio, further 100% oxygen under an atmosphere in: Ga: Zn = 1: 1: was laminated in a thickness of 10nm formed by a sputtering target of an in-Ga-Zn oxide having a composition of 1 atomic ratio from the ionization potential was investigated using samples, by subtracting the energy band gap was measured using a full automatic spectroscopic ellipsometer UT-300, to the conduction band minimum from the vacuum level エネルギーを算出したデータであり、そのデータに基づいて作成したバンド構造を図14(B)に示す。 A data calculated energy, shows a band structure created based on the data in FIG. 14 (B). 図14(B)では、第1の酸化物半導体層の伝導帯下端及び第3の酸化物半導体層の伝導帯下端に比べて第2の酸化物半導体層の伝導帯下端が真空準位から最も深くなるような井戸型構造を構成していることがわかる。 In FIG. 14 (B), the bottom of the conduction band of the second oxide semiconductor layer as compared to the bottom of the conduction band of the first oxide conduction band of the semiconductor layer lower and the third oxide semiconductor layer is most from the vacuum level deeper such well-type structure it is understood that constitute the.

また、第1の酸化物半導体層144a乃至第3の酸化物半導体層144cとして、In−Ga−Zn酸化物を用いた場合、第1の酸化物半導体層144a乃至第3の酸化物半導体層144cの構成元素は同一であるため、第1の酸化物半導体層144aと第2の酸化物半導体層144b、及び第2の酸化物半導体層144bと第3の酸化物半導体層144cの界面におけるトラップ準位が少なく、トランジスタの経時変化やストレス試験によるしきい値電圧の変動量を低減することができる。 Further, as the first oxide semiconductor layer 144a through the third oxide semiconductor layer 144c, an In-Ga-Zn if oxide was used, the first oxide semiconductor layer 144a through the third oxide semiconductor layer 144c since the constituent elements are the same, the first oxide semiconductor layer 144a and the second oxide semiconductor layer 144b, and the second oxide semiconductor layer 144b and the trap level at the interface of the third oxide semiconductor layer 144c position is small, it is possible to reduce the amount of change in the threshold voltage due to aging and stress testing of the transistor.

GaはInと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、InがGaと同等または少ない組成となる酸化物はInがGaよりも多い組成となる酸化物と比較して安定した特性を備える。 Ga Since less likely to occur compared to oxygen deficiency formation energy greater oxygen deficiency and In, oxides In becomes Ga equal to or less composition is stable as compared to the oxide In is a composition greater than Ga It provided with the characteristics. そのため、第1の酸化物半導体層144a及び第3の酸化物半導体層144cは、シリコン絶縁層と安定した界面を形成することができ、信頼性の高い半導体装置とすることができる。 Therefore, the first oxide semiconductor layer 144a and the third oxide semiconductor layer 144c may be formed a stable interface with the silicon insulating layer can be a highly reliable semiconductor device.

酸化物半導体では主として重金属のs軌道がキャリア伝導に寄与しており、Inの含有率を多くすることにより、より多くのs軌道が重なるため、InがGaよりも多い組成となる酸化物はInがGaと同等または少ない組成となる酸化物と比較して高い移動度を備える。 S orbital of heavy metal mainly in the oxide semiconductor has contributed to carrier transfer, by increasing the content of In, the more s for orbital overlap, oxides In is a composition greater than Ga In There comprises a higher mobility than an oxide having a equal to or less composition and Ga. そのため、インジウムを多く含む第2の酸化物半導体層144bにキャリアが形成されることによって、高い移動度を実現することができる。 Therefore, by the carrier is formed in the second oxide semiconductor layer 144b containing a large amount of indium, it is possible to realize a high mobility.

第2の酸化物半導体層144bは、伝導帯(コンダクションバンドとも呼ぶ)下端が井戸型構造(ウェル構造とも呼ぶ)を構成するように適宜材料を選択する。 The second oxide semiconductor layer 144b (also referred to as a conduction band) conduction band is appropriately selected material so as to constitute a well-type structure (also referred to as a well structure). なお、井戸型構造の一例を図12(B)に示す。 Incidentally, an example of a well-type structure in FIG. 12 (B). 図12(B)は、図12(A)に示すトランジスタのY1−Y2間におけるエネルギーバンド図である。 FIG. 12 (B) is an energy band diagram between Y1-Y2 of the transistor shown in FIG. 12 (A). なお、図12(A)に示すトランジスタは、図4(A)に示すトランジスタ163と同様の構成であるため、詳細な説明は省略する。 Note that a transistor shown in FIG. 12 (A), the same configuration as the transistor 163 shown in FIG. 4 (A), detailed description thereof is omitted.

また、第14族元素の一つであるシリコンや炭素が不純物として酸化物半導体層に含まれてしまうとドナーを作りn型化することがあるため、各酸化物半導体層に含まれるSiの濃度は3×10 18 atoms/cm 以下、好ましくは3×10 17 atoms/cm 以下とする。 Further, since the silicon or carbon, which is one of the Group 14 element may be n-type made a donor when would be included in the oxide semiconductor layer as an impurity, the concentration of Si contained in the oxide semiconductor layer It is 3 × 10 18 atoms / cm 3 or less, preferably 3 × 10 17 atoms / cm 3 or less. 特に第2の酸化物半導体層144bに第14族元素が多く混入しないように、第1の酸化物半導体層144a及び第3の酸化物半導体層144cで、キャリアパスとなる第2の酸化物半導体層144bを挟む、または囲む構成とすることが好ましい。 In particular not to Group 14 elements are many mixed into the second oxide semiconductor layer 144b, a first oxide semiconductor layer 144a and the third oxide semiconductor layer 144c, the second oxide semiconductor as a career path it is preferable to sandwich the layer 144b, or surrounding structure. 即ち、第1の酸化物半導体層144a及び第3の酸化物半導体層144cは、シリコンなどの第14族元素が第2の酸化物半導体層144bに混入することを防ぐバリア層とも呼べる。 That is, the first oxide semiconductor layer 144a and the third oxide semiconductor layer 144c is also called a barrier layer to prevent the Group 14 element such as silicon is mixed in the second oxide semiconductor layer 144b.

また、酸化物半導体積層144に含まれる水素は、金属と結合する酸素と反応して水となると共に、酸素が脱離した格子(あるいは酸素が脱離した部分)には欠損が形成されてしまう。 The hydrogen contained in the oxide semiconductor stack 144 is reacted with oxygen bonded to a metal with a water, the lattice oxygen is eliminated (or portions oxygen is eliminated) would be missing is formed . また、水素の一部が酸素と結合することで、キャリアである電子が生じてしまう。 In addition, a part of the hydrogen is bonded to oxygen, it causes generation of electrons serving as carriers. これらのため、酸化物半導体積層144の成膜工程において、水素を含む不純物を極めて減らすことにより、酸化物半導体積層144の水素濃度を低減することが可能である。 Because of these, in the step of forming the oxide semiconductor stack 144, by reducing very impurities containing hydrogen, it is possible to reduce the hydrogen concentration in the oxide semiconductor stack 144. このため、水素をできるだけ除去し、高純度化させた酸化物半導体積層144をチャネル形成領域とすることにより、しきい値電圧のマイナスシフトを低減することができ、またトランジスタのソース及びドレインにおけるリーク電流(代表的には、オフ電流等)を数yA/μm〜数zA/μmにまで低減することが可能であり、トランジスタの電気特性を向上させることができる。 Therefore, to remove as much as possible hydrogen, by a channel formation region of the oxide semiconductor stack 144 is highly purified, it can be reduced negative shift in the threshold voltage and the leakage at the source and the drain of the transistor current (typically, off current, etc.) it is possible to reduce the up to several yA / [mu] m to number zA / [mu] m, it is possible to improve the electrical characteristics of the transistor.

トランジスタの半導体層となる酸化物半導体膜を上記積層構成とすることにより、チャネルが形成される領域は、一定電流測定法(CPM:Constant Photocurrent Method)により測定された局在準位による吸収係数を3×10 −3 /cm以下(状態密度に換算すると3×10 13 /cm 以下)とすることができる。 An oxide semiconductor film to be the semiconductor layer of the transistor is in the above laminated structure, a region where a channel is formed is constant amperometry: the (CPM Constant Photocurrent Method) absorption coefficient due measured localized states by 3 × 10 may be a -3 / cm or less (in terms of the density of states 3 × 10 13 / cm 3 or less).

また、上記積層構成では、第1、第2、及び第3の酸化物半導体層を用いて一つの井戸型構造を形成する構成例を示したが、特に限定されず、第2の酸化物半導体層を多層として複数の井戸型構造を構成してもよく、その一例を図12(C)に示す。 Further, in the above-described laminated structure, the first, second, and showing a configuration example of forming a single well structure using the third oxide semiconductor layer is not particularly limited, the second oxide semiconductor may constitute multiple well structure layer as a multilayer, an example of which is shown in FIG. 12 (C).

スパッタリングガスは、希ガス(代表的にはアルゴン)雰囲気、酸素雰囲気、希ガス及び酸素の混合ガスを適宜用いる。 Sputtering gas is used a rare gas (typically argon) atmosphere, an oxygen atmosphere, a mixed gas of a rare gas and oxygen as appropriate. なお、希ガス及び酸素の混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。 In the case of a mixed gas of rare gas and oxygen, it is preferable to increase the gas ratio of oxygen with respect to the noble gas.

酸化物半導体層の成膜時に用いるターゲットは、形成する酸化物半導体層の組成に合わせて適宜選択すればよい。 Target used during the formation of the oxide semiconductor layer may be selected as appropriate depending on the composition of the formed oxide semiconductor layer.

ターゲットの一例として、In−Ga−Zn酸化物ターゲットについて以下に示す。 As an example of a target is shown below for In-Ga-Zn oxide target.

InO 粉末、GaO 粉末およびZnO 粉末を所定のmol数で混合し、加圧処理後、1000℃以上1500℃以下の温度で加熱処理をすることで多結晶であるIn−Ga−Zn酸化物ターゲットとする。 InO X powder was mixed with GaO Y powder and ZnO Z powder at a predetermined mol number, after pressure treatment, an In-Ga-Zn oxide is a polycrystalline by a heat treatment at a temperature of 1000 ° C. or higher 1500 ° C. or less and things target. なお、X、YおよびZは任意の正数である。 Incidentally, X, Y and Z are arbitrary positive number. ここで、所定のmol数比は、例えば、InO 粉末、GaO 粉末およびZnO 粉末が、2:2:1、8:4:3、3:1:1、1:1:1、4:2:3または3:1:2である。 Here, the predetermined mol ratio, for example, InO X powder, GaO Y powder and ZnO Z powder is 2: 2: 1, 8: 4: 3, 3: 1: 1, 1: 1: 1, 4 : 2: 3 or 3: 1: 2. なお、粉末の種類、およびその混合するmol数比は、作製するターゲットによって適宜変更すればよい。 The type of powder, and mol ratio for mixing may be determined as appropriate by a target to produce.

ここで、CAAC−OS膜について説明する。 It will now be described CAAC-OS film. CAAC−OS膜は、c軸配向した複数の結晶部を有する酸化物半導体膜の一つである。 CAAC-OS film is one of oxide semiconductor films including a plurality of c-axis aligned crystal parts. また、透過型電子顕微鏡(TEM:Transmission Electron Microscope)による観察像では、CAAC−OS膜には粒界(グレインバウンダリーともいう。)は確認できない。 Also, a transmission electron microscope: an observation image obtained with (TEM Transmission Electron Microscope), the CAAC-OS film (. A grain boundary) grain boundary can not be confirmed. そのため、CAAC−OS膜は、粒界に起因する電子移動度の低下が起こりにくいといえる。 Therefore, CAAC-OS film is less likely to occur is a reduction in electron mobility due to the grain boundary.

ここで、本明細書において、「平行」とは、二つの直線が−10°以上10°以下の角度で配置されている状態をいう。 In the present specification, the term "parallel" indicates that two straight lines are arranged at an angle of less than 10 ° -10 ° or more. 従って、−5°以上5°以下の場合も含まれる。 Accordingly includes the case where the 5 ° below -5 ° or more. また、「垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。 Further, the term "perpendicular" indicates that two straight lines are arranged at an angle of 80 ° to 100 °. 従って、85°以上95°以下の場合も含まれる。 Accordingly includes the case where the 85 ° to 95 °.

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。 In this specification, when the crystal is trigonal and rhombohedral as hexagonal.

CAAC−OS膜を、試料面と概略平行な方向からTEMによって観察(断面TEM観察)すると、結晶部において、金属原子が層状に配列していることを確認できる。 The CAAC-OS film observed by TEM a direction substantially parallel to a sample surface (cross-sectional TEM image), in the crystal parts, metal atoms are arranged in a layered manner. 金属原子の各層は、CAAC−OS膜の膜を形成する面(被形成面ともいう。)または上面の凹凸を反映した形状であり、CAAC−OS膜の被形成面または上面と平行に配列する。 Each layer of the metal atoms (also referred to as a formation surface.) Film is formed faces the CAAC-OS film or a shape reflecting the unevenness of the upper surface, arranged in parallel with the formation surface or the top surface of the CAAC-OS film .

一方、CAAC−OS膜を、試料面と概略垂直な方向からTEMによって観察(平面TEM観察)すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。 On the other hand, the CAAC-OS film observed by TEM a direction substantially perpendicular to the sample surface (planar TEM image), it can be confirmed that the in the crystal parts, metal atoms are arranged in a triangular or hexagonal. しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。 However, between different crystal parts, regularity of arrangement of metal atoms is not observed.

断面TEM観察および平面TEM観察より、CAAC−OS膜の結晶部は配向性を有していることがわかる。 Than the cross-sectional TEM image and the plan TEM observation, crystal portion of the CAAC-OS film is found to have orientation.

なお、CAAC−OS膜に含まれるほとんどの結晶部は、一辺が100nm未満の立方体内に収まる大きさである。 Incidentally, most of the crystal portion in the CAAC-OS film is sized to one side fits inside a cube less than 100 nm. 従って、CAAC−OS膜に含まれる結晶部は、一辺が10nm未満、5nm未満または3nm未満の立方体内に収まる大きさの場合も含まれる。 Accordingly, the crystal portion in the CAAC-OS film whose one side is less than 10 nm, but also the case of the size fits to 5nm or less than the cube of less than 3nm is. ただし、CAAC−OS膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。 Note that when a plurality of crystal parts included in the CAAC-OS film are connected, may form a single large crystal region. 例えば、平面TEM像において、2500nm 以上、5μm 以上または1000μm 以上となる結晶領域が観察される場合がある。 For example, there are cases in the plan TEM image, 2500 nm 2 or more, the crystal region is observed to be 5 [mu] m 2 or more, or 1000 .mu.m 2 or more.

CAAC−OS膜に対し、X線回折(XRD:X−Ray Diffraction)装置を用いて構造解析を行うと、例えばInGaZnO の結晶を有するCAAC−OS膜のout−of−plane法による解析では、回折角(2θ)が31°近傍にピークが現れる場合がある。 To CAAC-OS film, X-rays diffraction subjected to structural analysis using a (XRD X-Ray Diffraction) device, is analyzed by CAAC-OS film of out-of-plane method with crystals of example InGaZnO 4, there when the diffraction angle (2 [Theta]) peak appears around 31 °. このピークは、InGaZnO の結晶の(009)面に帰属されることから、CAAC−OS膜の結晶がc軸配向性を有し、c軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。 This peak is derived from attributed to the (009) plane of the crystal of InGaZnO 4, crystals of CAAC-OS film have c-axis alignment, the c-axis is aligned in a direction substantially perpendicular to the formation surface or the top surface it is can be confirmed.

一方、CAAC−OS膜に対し、c軸に概略垂直な方向からX線を入射させるin−plane法による解析では、2θが56°近傍にピークが現れる場合がある。 On the other hand, when the CAAC-OS film is analyzed by an in-plane method in which an X-ray enters a direction substantially perpendicular to the c-axis, there is a case where 2θ peak appears in the vicinity of 56 °. このピークは、InGaZnO の結晶の(110)面に帰属される。 This peak is attributed to the (110) plane of the crystal of InGaZnO 4. InGaZnO の単結晶酸化物半導体膜であれば、2θを56°近傍に固定し、試料面の法線ベクトルを軸(φ軸)として試料を回転させながら分析(φスキャン)を行うと、(110)面と等価な結晶面に帰属されるピークが6本観察される。 If single-crystal oxide semiconductor film of InGaZnO 4, fixed at around 56 ° 2 [Theta], it performed the analysis while the sample was rotary normal vector of the sample surface as an axis (phi axis) a (phi scan), ( 110) peak attributed to face the equivalent crystal plane is observed six. これに対し、CAAC−OS膜の場合は、2θを56°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。 In contrast, in the case of a CAAC-OS film, even when scanned φ and fixed at around 56 ° 2 [Theta], a peak is not clearly observed.

以上のことから、CAAC−OS膜では、異なる結晶部間ではa軸およびb軸の配向は不規則であるが、c軸配向性を有し、かつc軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。 From the above, in the CAAC-OS film, differ in the inter-crystalline portion orientation of the a-axis and b-axis is irregular, having c-axis orientation, and the normal c-axis of the formation surface or the top surface it can be seen that the oriented direction parallel to the vector. 従って、前述の断面TEM観察で確認された層状に配列した金属原子の各層は、結晶のab面に平行な面である。 Thus, each metal atom layer arranged in layers that are observed in the cross-sectional TEM image is a plane parallel to the ab plane of the crystal.

なお、結晶部は、CAAC−OS膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。 Note that the crystal unit is formed when subjected to crystallization treatment such as by forming a CAAC-OS film or heat treatment. 上述したように、結晶のc軸は、CAAC−OS膜の被形成面または上面の法線ベクトルに平行な方向に配向する。 As described above, c-axis of the crystal is aligned in a direction parallel to a normal vector of a surface or top surface of the CAAC-OS film. 従って、例えば、CAAC−OS膜の形状をエッチングなどによって変化させた場合、結晶のc軸がCAAC−OS膜の被形成面または上面の法線ベクトルと平行にならないこともある。 Thus, for example, when the shape of the CAAC-OS film is changed by etching or the like, the c-axis is not parallel to the normal vector of the formation surface or the top surface of the CAAC-OS film.

また、CAAC−OS膜中において、c軸配向した結晶部の分布が均一でなくてもよい。 Further, in the CAAC-OS film, distribution of c-axis aligned crystal parts is not necessarily uniform. 例えば、CAAC−OS膜の結晶部が、CAAC−OS膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもc軸配向した結晶部の割合が高くなることがある。 For example, the crystalline portion of the CAAC-OS film, when formed by the crystal growth from the vicinity of the top surface of the CAAC-OS film, the vicinity of the top surface, the ratio of c-axis aligned crystal parts than the vicinity of the formation surface it may become high. また、CAAC−OS膜に不純物を添加する場合、不純物が添加された領域が変質し、部分的にc軸配向した結晶部の割合の異なる領域が形成されることもある。 Further, when an impurity is added to the CAAC-OS film, region where an impurity is added is altered, partially sometimes different regions of the percentage of c-axis aligned crystal parts are formed.

なお、InGaZnO の結晶を有するCAAC−OS膜のout−of−plane法による解析では、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現れる場合がある。 In the analysis by an out-of-plane method CAAC-OS film having a crystal of InGaZnO 4, 2 [Theta] is the other peaks 31 ° near some cases 2 [Theta] is the peak appears in the vicinity of 36 °. 2θが36°近傍のピークは、CAAC−OS膜中の一部に、c軸配向性を有さない結晶が含まれることを示している。 Peak of 2θ at around 36 °, the part of the CAAC-OS film shows that it contains crystal having no c-axis orientation. CAAC−OS膜は、2θが31°近傍にピークを示し、2θが36°近傍にピークを示さないことが好ましい。 CAAC-OS film, 2 [Theta] is a peak in the vicinity of 31 °, it is preferable that 2 [Theta] is no peak in the vicinity of 36 °.

CAAC−OS膜は、不純物濃度の低い酸化物半導体膜である。 CAAC-OS film is an oxide semiconductor film having a low impurity concentration. 不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。 Impurities hydrogen, carbon, silicon, an element other than the main component of the oxide semiconductor film, such as a transition metal element. 特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。 In particular, such as silicon, a strong bonding force with oxygen than the metal element included in the oxide semiconductor film element, it disturbs the atomic arrangement of the oxide semiconductor film by depriving of oxygen from the oxide semiconductor film, a crystalline It causes a decrease in the. また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径(または分子半径)が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。 Further, heavy metals such as iron or nickel, argon, carbon dioxide, etc., because the atomic radius (or molecular radius) is large, when contained within the oxide semiconductor film, disturbs the atomic arrangement of the oxide semiconductor film, a crystalline It causes a decrease in the. なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。 Note that the impurity contained in the oxide semiconductor film may serve as a carrier trap or a carrier generation source.

また、CAAC−OS膜は、欠陥準位密度の低い酸化物半導体膜である。 Also, CAAC-OS film is an oxide semiconductor film having a low density of defect states. 例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。 For example, oxygen vacancies in the oxide semiconductor film serve as carrier traps or serve as carrier generation sources when hydrogen is captured therein.

不純物濃度が低く、欠陥準位密度が低い(酸素欠損の少ない)ことを、高純度真性または実質的に高純度真性と呼ぶ。 Low impurity concentration, the density of defect states is low (the number of oxygen vacancies is small), referred to as highly purified intrinsic or substantially highly purified intrinsic. 高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。 Highly purified intrinsic or substantially oxide semiconductor film of high purity intrinsic carrier generation sources is small, it has a low carrier density. 従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性(ノーマリーオンともいう。)になることが少ない。 Thus, a transistor including the oxide semiconductor film is unlikely to be an electrical characteristic that has a negative threshold voltage (also referred to as a normally-on.). また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。 Moreover, highly purified intrinsic or substantially oxide semiconductor film is highly purified intrinsic is less carrier trap. そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。 Therefore, a transistor including the oxide semiconductor film has little variation in electrical characteristics, a highly reliable transistor. なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。 Charges trapped by the carrier traps in the oxide semiconductor film takes a long time to be released and may behave like fixed charges. そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。 Therefore, high impurity concentration, a transistor including a high density of defect states oxide semiconductor film, electrical characteristics in some cases becomes unstable.

また、CAAC−OS膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。 In a transistor using the CAAC-OS film, change in electric characteristics due to irradiation with visible light or ultraviolet light is small.

また、CAAC−OS膜のように結晶部を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。 In an oxide semiconductor having a crystal unit as CAAC-OS film, it is possible to reduce defects in the bulk, to obtain an oxide semiconductor or mobility of amorphous state if a surface flatness is improved it can. 表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましい。 To improve the surface flatness, it is preferable to form an oxide semiconductor on a flat surface.

なお、CAAC−OS膜を形成する際は、例えば、多結晶である酸化物半導体ターゲットを用い、スパッタリング法によって成膜する。 Incidentally, when forming a CAAC-OS film, for example, using an oxide semiconductor target having a polycrystalline, deposited by sputtering. 当該ターゲットにイオンが衝突すると、ターゲットに含まれる結晶領域がa−b面から劈開し、a−b面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。 When ions to the target collide, crystal region contained in the target is cleaved from a-b plane, there might be separated plate-like or pellet-like sputtered particle having a plane parallel to a-b plane. この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、CAAC−OS膜を成膜することができる。 In this case, the flat-plate-like sputtered particle reaches a substrate while maintaining the crystalline state, it is possible to form a CAAC-OS film.

また、CAAC−OS膜を成膜するために、以下の条件を適用することが好ましい。 For the deposition of the CAAC-OS film, it is preferable to apply the following conditions.

成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。 By reducing the amount of impurities entering the time of deposition, the crystal state can be prevented from being broken by the impurities. 例えば、成膜室内に存在する不純物濃度(水素、水、二酸化炭素および窒素など)を低減すればよい。 For example, it may be reduced impurity concentration present in the deposition chamber (hydrogen, water, carbon dioxide, or nitrogen). また、成膜ガス中の不純物濃度を低減すればよい。 Further, it is sufficient reduce the concentration of impurities in a deposition gas. 具体的には、露点が−80℃以下、好ましくは−100℃以下である成膜ガスを用いる。 Specifically, a dew point of -80 ° C. or less, preferably using a film forming gas is -100 ° C. or less.

また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。 By increasing the substrate heating temperature during the deposition, migration of sputtered particles is likely to occur after the substrate reaches. 具体的には、基板加熱温度を100℃以上740℃以下、好ましくは200℃以上500℃以下として成膜する。 Specifically, the substrate heating temperature 100 ° C. or higher 740 ° C. or less, preferably film as 200 ° C. or higher 500 ° C. or less. 成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。 By increasing the substrate heating temperature during the deposition, when the flat-plate-like sputtered particle reaches the substrate, migration occurs on the substrate, the flat plane of the sputtered particle is attached to the substrate.

また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。 Also, increasing the proportion of oxygen in the deposition gas and to reduce plasma damage during the deposition by optimizing the power preferable. 成膜ガス中の酸素割合は、30体積%以上、好ましくは100体積%とする。 The proportion of oxygen in the deposition gas is 30 vol% or more, preferably 100 vol%.

次に、微結晶酸化物半導体膜について説明する。 Next, a description will be given microcrystalline oxide semiconductor film.

微結晶酸化物半導体膜は、TEMによる観察像では、明確に結晶部を確認することができない場合がある。 Microcrystalline oxide semiconductor film is In an image obtained with a TEM, it may not be possible to clearly confirm the crystalline portion. 微結晶酸化物半導体膜に含まれる結晶部は、1nm以上100nm以下、または1nm以上10nm以下の大きさであることが多い。 Crystal part in the microcrystalline oxide semiconductor film, 1 nm or more 100nm or less, or it is often less in size 10nm least 1 nm. 特に、1nm以上10nm以下、または1nm以上3nm以下の微結晶であるナノ結晶(nc:nanocrystal)を有する酸化物半導体膜を、nc−OS(nanocrystalline Oxide Semiconductor)膜と呼ぶ。 In particular, 1 nm or more 10nm or less, or nanocrystalline is 3nm or less microcrystalline than 1 nm: an oxide semiconductor film having a (nc nanocrystal), referred to as nc-OS (nanocrystalline Oxide Semiconductor) film. また、nc−OS膜は、例えば、TEMによる観察像では、結晶粒界を明確に確認できない場合がある。 Further, nc-OS film, for example, In an image obtained with a TEM, it may not be possible to clearly confirm the grain boundaries.

nc−OS膜は、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以上3nm以下の領域)において原子配列に周期性を有する。 In the nc-OS film, a has a small area (e.g., 10 nm or less in the region above 1nm, especially 1nm or more 3nm following areas) periodicity in the atomic arrangement. また、nc−OS膜は、異なる結晶部間で結晶方位に規則性が見られない。 Further, nc-OS film, there is no regularity of crystal orientation between different crystal parts. そのため、膜全体で配向性が見られない。 For this reason, it is not seen the orientation of the whole film. 従って、nc−OS膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。 Therefore, nc-OS film, the analytical method may distinguish the amorphous oxide semiconductor film is not attached. 例えば、nc−OS膜に対し、結晶部よりも大きいビーム径のX線を用いるXRD装置を用いて構造解析を行うと、out−of−plane法による解析では、結晶面を示すピークが検出されない。 For example, the nc-OS film is subjected to structural analysis with an XRD apparatus using an X-ray of the larger beam diameter than the crystal unit, is analyzed by an out-of-plane method, a peak showing a crystal face is not detected . また、nc−OS膜に対し、結晶部よりも大きいプローブ径(例えば50nm以上)の電子線を用いる電子線回折(制限視野電子線回折ともいう。)を行うと、ハローパターンのような回折像が観測される。 Further, when the nc-OS film electron beam electron diffraction using a large probe diameter than the crystalline portion (e.g. 50nm or more) (also referred to as a selected-area electron diffraction.) Doing a diffraction image, such as a halo pattern There is observed. 一方、nc−OS膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径(例えば1nm以上30nm以下)の電子線を用いる電子線回折(ナノビーム電子線回折ともいう。)を行うと、スポットが観測される。 On the other hand, the nc-OS film is subjected to electron diffraction using an electron beam size is close to or smaller probe diameter than the crystal portion of the crystalline portion (e.g. 1nm or 30nm or less) (Nanobeam also referred to as electron beam diffraction.), spot is observed. また、nc−OS膜に対しナノビーム電子線回折を行うと、円を描くように(リング状に)輝度の高い領域が観測される場合がある。 Further, when the relative nc-OS film performs nanobeam electron diffraction, (the ring) so that a circular motion in some cases regions with high luminance is observed. また、nc−OS膜に対しナノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。 Further, when the relative nc-OS film performs nanobeam electron diffraction, a plurality of spots are shown in a ring-shaped area.

nc−OS膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。 nc-OS film is an oxide semiconductor film having regularity than the amorphous oxide semiconductor film. そのため、nc−OS膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。 Therefore, nc-OS film density of defect states than the amorphous oxide semiconductor film is lowered. ただし、nc−OS膜は、異なる結晶部間で結晶方位に規則性が見られない。 However, nc-OS film, there is no regularity of crystal orientation between different crystal parts. そのため、nc−OS膜は、CAAC−OS膜と比べて欠陥準位密度が高くなる。 Therefore, nc-OS film a higher density of defect states than the CAAC-OS film.

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、CAAC−OS膜のうち、二種以上を有する積層膜であってもよい。 Note that the oxide semiconductor film, for example, amorphous oxide semiconductor film, a microcrystalline oxide semiconductor film, and a CAAC-OS film may be a laminated film including two or more.

ここでは、まず上述の方法を用いて第1の酸化物半導体層144a及び第2の酸化物半導体層144bを積層して成膜した後、加熱処理を行い、マスクを用いて選択的にエッチングを行う。 Here, first after forming by laminating the first oxide semiconductor layer 144a and the second oxide semiconductor layer 144b using the above method, heat treatment is performed, the selective etching using a mask do.

本実施の形態では、基板温度を室温とし、In:Ga:Zn=1:3:2の原子数比のターゲットを用いて、非晶質構造である第1の酸化物半導体層144aを成膜する。 In this embodiment, a substrate temperature of room temperature, In: Ga: Zn = 1: 3: with two of the atomic ratio target, forming the first oxide semiconductor layer 144a is amorphous structure to. 非晶質構造である第1の酸化物半導体層144aの膜厚は、10nm以上40nm以下、好ましくは20nm以上30nm以下とする。 The thickness of the first oxide semiconductor layer 144a is amorphous structure, 10 nm or more 40nm or less, preferably 20nm or 30nm or less. 非晶質構造である第1の酸化物半導体層144aの膜厚を大きくすることで、第2の酸化物半導体層144bへシリコン等が混入することを防止することができる。 By increasing the thickness of the first oxide semiconductor layer 144a is amorphous structure, it is possible to prevent the silicon or the like into the second oxide semiconductor layer 144b is mixed.

また、結晶構造を有する第2の酸化物半導体層144bの成膜には、基板温度を400℃とし、In:Ga:Zn=1:1:1の原子数比のターゲットを用いる。 Further, the deposition of the second oxide semiconductor layer 144b having a crystal structure, a substrate temperature of 400 ℃, In: Ga: Zn = 1: 1: using a target having an atomic ratio. 第2の酸化物半導体層144bは、表面と略垂直な方向にc軸が配向した結晶を含む膜であり、CAAC−OS膜とすることが好ましい。 The second oxide semiconductor layer 144b is a film containing a crystal c-axis is oriented in the surface substantially perpendicular, it is preferably a CAAC-OS film. 第2の酸化物半導体層144bの膜厚は、5nm以上10nm以下とする。 Thickness of the second oxide semiconductor layer 144b is a 5nm or 10nm or less. 第2の酸化物半導体層144bの成膜温度は、400℃以上550℃以下、好ましくは450℃以上500℃以下とする。 Deposition temperature of the second oxide semiconductor layer 144b is, 400 ° C. or higher 550 ° C. or lower, preferably 450 ° C. or higher 500 ° C. or less. ただし、既に形成している配線層が耐えられる温度範囲で行うこととする。 However, it is held in a temperature range in which the wiring layer is already formed can withstand.

非晶質構造を有する第1の酸化物半導体層144a上に結晶構造を有する第2の酸化物半導体層144bを積層するため、ヘテロ構造と呼ぶことができる。 To laminate the second oxide semiconductor layer 144b having a crystal structure in the first oxide semiconductor layer 144a having an amorphous structure can be referred to as a heterostructure.

成膜後の加熱処理は、減圧下で窒素、酸素、又は窒素及び酸素雰囲気下で150℃以上基板の歪み点未満、好ましくは250℃以上450℃以下、更に好ましくは300℃以上450℃以下とする。 Heat treatment after film formation, the nitrogen under reduced pressure, oxygen, or nitrogen and 0.99 ° C. or more substrates than the strain point under an oxygen atmosphere, preferably 250 ° C. or higher 450 ° C. or less, more preferably a 300 ° C. or higher 450 ° C. or less to. 加熱処理によって、酸化物半導体層中の過剰な水素(水や水酸基を含む)を除去(脱水化または脱水素化)する。 By heat treatment, to an excess of hydrogen in the oxide semiconductor layer (including water and a hydroxyl group) is removed (dehydration or dehydrogenation). そして、熱処理終了後の加熱温度を維持、またはその加熱温度から徐冷しながら同じ炉に高純度の酸素ガス、又は超乾燥エア(CRDS(キャビティリングダウンレーザー分光法)方式の露点計を用いて測定した場合の水分量が20ppm(露点換算で−55℃)以下、好ましくは1ppm以下、より好ましくは10ppb以下の空気)を導入する。 Then, using the heat treatment after the end of maintaining the heating temperature, or high-purity oxygen gas dinitrogen the heating temperature, or ultra-dry air (CRDS (cavity ring-down laser spectroscopy) method dewpoint meter water content 20ppm when measured (-55 ° C. in dew point conversion) or less, preferably 1ppm or less, more preferably introduces the following air) 10 ppb. 酸素ガスの作用により、脱水化または脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給する。 By the action of oxygen gas, and supplies the oxygen which is a main component of the oxide semiconductor and that is reduced by the step of removing impurities by dehydration or dehydrogenation.

第2の酸化物半導体層144bを形成した後、加熱処理を行うことで、第2の酸化物半導体層144bにおいて、水素濃度を5×10 18 atoms/cm 未満、好ましくは1×10 18 atoms/cm 以下、より好ましくは5×10 17 atoms/cm 以下、さらに好ましくは1×10 16 atoms/cm 以下とすることができる。 After forming the second oxide semiconductor layer 144b, by performing heat treatment, the second oxide semiconductor layer 144b, 5 × 10 18 atoms / cm less than 3 hydrogen concentration, preferably 1 × 10 18 atoms / cm 3 or less, more preferably 5 × 10 17 atoms / cm 3 or less, more preferably it is a 1 × 10 16 atoms / cm 3 or less.

加熱処理は、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または窒素を含む不活性ガス雰囲気で行う。 Heat treatment is performed helium, neon, argon, xenon, rare gas krypton or nitrogen inert gas atmosphere containing,. または、不活性ガス雰囲気で加熱した後、酸素雰囲気で加熱してもよい。 Or, after heating in an inert gas atmosphere may be heated in an oxygen atmosphere. なお、上記不活性雰囲気及び酸素雰囲気に水素、水などが含まれないことが好ましい。 Incidentally, the inert atmosphere and hydrogen in oxygen atmosphere do not contain such water preferred. 処理時間は3分〜24時間とする。 Treatment time is 3 minutes to 24 hours. 酸化物半導体層の加熱処理は何度行ってもよく、そのタイミングは問わない。 Oxide heat treatment of the semiconductor layer may be performed repeatedly, regardless the timing.

なお、酸化物半導体積層144の上側、下側、または上下の両側に酸化物絶縁層が設けられた状態で加熱することによって、酸化物絶縁層から酸化物半導体積層144に酸素を供給し、酸化物半導体積層144の酸素欠陥を低減してもよい。 Incidentally, the upper oxide semiconductor stack 144, by heating in a state where the lower, or an oxide insulating layer on the upper and lower sides is provided, oxygen is supplied to the oxide semiconductor stack 144 from the oxide insulating layer, oxidation oxygen defects sEMICONDUCTOR stack 144 may be reduced. 酸化物半導体積層144の酸素欠損を低減することによって、半導体特性を良好にすることができる。 By reducing the oxygen vacancies in the oxide semiconductor stack 144, it is possible to improve the semiconductor properties.

続いて、第2の酸化物半導体層144bの上面及び側面並びに第1の酸化物半導体層144aの側面を覆うように第3の酸化物半導体層144cを形成する(図3(A)参照)。 Subsequently, a third oxide semiconductor layer 144c so as to cover the side surface of the second upper surface and a side surface of the oxide semiconductor layer 144b and the first oxide semiconductor layer 144a (see Figure 3 (A)). 第3の酸化物半導体層144cの成膜後にも、酸化物半導体の脱水素化または脱水化のための加熱処理をしてもよい。 Even after formation of the third oxide semiconductor layer 144c, it may be a heat treatment for dehydrogenation or dehydration of the oxide semiconductor.

また、第3の酸化物半導体層144cの成膜には、基板温度を室温とし、In:Ga:Zn=1:3:2の原子数比のターゲットを用いる。 In addition, the formation of the third oxide semiconductor layer 144c, a substrate temperature of room temperature, In: Ga: Zn = 1: 3: use of two atomic ratio target. 第3の酸化物半導体層144cは、第1の酸化物半導体層144aとほぼ成膜条件が同じであり、膜全体が非晶質構造を有する。 Third oxide semiconductor layer 144c is approximately deposition conditions as the first oxide semiconductor layer 144a are the same, the entire film has an amorphous structure. 第3の酸化物半導体層144cの膜厚は、10nm以上40nm以下、好ましくは20nm以上30nm以下とする。 The film thickness of the third oxide semiconductor layer 144c is, 10 nm or more 40nm or less, preferably 20nm or 30nm or less.

第3の酸化物半導体層144cは非晶質とする。 Third oxide semiconductor layer 144c is amorphous. 結晶構造を有する第2の酸化物半導体層144b上に非晶質構造を有する第3の酸化物半導体層144cを積層するため、ヘテロ構造と呼ぶことができる。 For laminating a third oxide semiconductor layer 144c having an amorphous structure on the second oxide semiconductor layer 144b having a crystal structure it can be referred to as a heterostructure.

第3の酸化物半導体層144cは、第1の酸化物半導体層144aと同様の条件を用いて成膜することができる。 Third oxide semiconductor layer 144c may be formed using the same conditions as the first oxide semiconductor layer 144a. なお、第1の酸化物半導体層144a及び第3の酸化物半導体層144cは同一の組成及び結晶性を有しているため、その界面が明確でない場合がある。 Note that the first oxide semiconductor layer 144a and the third oxide semiconductor layer 144c is because they have the same composition and crystallinity, it may the interface is not clear. そのため、図において、第1の酸化物半導体層144aと第3の酸化物半導体層144cの界面を点線で示した。 Therefore, in FIG showed the interface between the first oxide semiconductor layer 144a and the third oxide semiconductor layer 144c by a dotted line.

チャネル形成領域となる第2の酸化物半導体層144bを非晶質である第1の酸化物半導体層144a及び第3の酸化物半導体層144cによって挟む又は囲むことによって、酸化物半導体積層144の内部応力や外部からの応力を緩和し、トランジスタの特性ばらつきが低減され、また、トランジスタの信頼性をさらに高めることが可能となる。 By sandwiching or surrounded by the first oxide semiconductor layer 144a and the third oxide semiconductor layer 144c and the second oxide semiconductor layer 144b serving as a channel formation region is amorphous, internal oxide semiconductor stack 144 relieve stress from the stress or external, variations in characteristics of a transistor is reduced, it is possible to further enhance the reliability of the transistor.

また、キャリアパスとなる第2の酸化物半導体層144bに結晶構造を有するCAAC−OS膜を用い、第1の酸化物半導体層144a及び第3の酸化物半導体層144cを非晶質構造とすることによって、第2の酸化物半導体層144bに良好にチャネルを形成することができる。 Further, using the CAAC-OS film having a crystalline structure on the second oxide semiconductor layer 144b serving as a carrier path, a first oxide semiconductor layer 144a and the third oxide semiconductor layer 144c and amorphous structure by, it is possible to form a good channel to the second oxide semiconductor layer 144b.

次に、酸化物半導体積層144上にソース電極層142a、ドレイン電極層142bとなる導電膜を形成する。 Next, a source electrode layer 142a over the oxide semiconductor stack 144, a conductive film to be the drain electrode layer 142b. 導電膜としては、ゲート電極層110と同様の材料及び方法を用いて形成することができる。 The conductive film can be formed using the same material and method as the gate electrode layer 110.

なお、ソース電極層142a及びドレイン電極層142bを形成する際のエッチングにおいて、ソース電極層142a及びドレイン電極層142bに挟まれた酸化物半導体積層144も同時にエッチングされ、膜厚が減少する場合がある。 Note that in the etching for forming the source electrode layer 142a and the drain electrode layer 142b, the oxide semiconductor stack 144 sandwiched between the source electrode layer 142a and the drain electrode layer 142b is also etched at the same time, there is a case where the film thickness is reduced . そのため、酸化物半導体積層144のソース電極層142a及びドレイン電極層142bと重畳しない領域は、重畳する領域と比較して膜厚が薄い場合がある。 Therefore, a region which does not overlap with the source electrode layer 142a and the drain electrode layer 142b of the oxide semiconductor stack 144 may thin film thickness as compared with the overlapped area.

酸化物半導体積層144は、チャネル形成領域となる第2の酸化物半導体層144bが第1の酸化物半導体層144a及び第3の酸化物半導体層144cによって挟まれている。 Oxide semiconductor stack 144, the second oxide semiconductor layer 144b serving as a channel formation region is sandwiched between the first oxide semiconductor layer 144a and the third oxide semiconductor layer 144c. したがって、ソース電極層142a及びドレイン電極層142bのエッチングの際に、酸化物半導体積層144が同時にエッチングされても、チャネル形成領域となる第2の酸化物半導体層144bにその影響が及びにくく、チャネル形成領域がエッチングされて膜厚が減少する可能性が低いため、安定した特性を示すことができる。 Thus, during etching of the source electrode layer 142a and the drain electrode layer 142b, also etched oxide semiconductor stack 144 simultaneously, the effect is Oyobi hardly the second oxide semiconductor layer 144b serving as a channel formation region, the channel since formation region is less likely to film thickness is etched is reduced, it is possible to exhibit stable characteristics.

続いて、ソース電極層142a及びドレイン電極層142b上にゲート絶縁層147となる酸化物絶縁層を形成する。 Subsequently, an oxide insulating layer which becomes a gate insulating layer 147 on the source electrode layer 142a and the drain electrode layer 142b. ここでは、ゲート絶縁層147を2層構造とし、酸化物絶縁層を含むゲート絶縁層147aと、窒化物絶縁層を含むゲート絶縁層147bの積層構造とする。 Here, the gate insulating layer 147 has a two-layer structure, a gate insulating layer 147a including an oxide insulating layer, a stacked structure of the gate insulating layer 147b including a nitride insulating layer.

ゲート絶縁層147aに用いる酸化物絶縁層としては絶縁層140と同様の材料及び方法を用いることができる。 The oxide insulating layer used for the gate insulating layer 147a may be formed of the same material and method as the insulating layer 140. 特に、ゲート絶縁層147aとしては酸化物半導体積層144に対するプラズマダメージを低減するため、プラズマダメージの少ない成膜条件で成膜することがよい。 In particular, the gate insulating layer 147a for reducing plasma damage to the oxide semiconductor stack 144 may be formed with a small film forming conditions of plasma damage. また、ゲート絶縁層147aは、酸化物半導体積層144と接するため、酸化物半導体積層144に酸素を供給できるよう、化学量論的組成よりも多量の酸素を含み、かつ加熱処理によって、酸素が脱離しやすい膜を用いるとよい。 Further, the gate insulating layer 147a, since the contact with the oxide semiconductor stack 144, so that it can supply oxygen to the oxide semiconductor stack 144 includes a large amount of oxygen than the stoichiometric composition, and by the heat treatment, oxygen is removed it is preferable to use an easy-release film.

ゲート絶縁層147bとして用いることができる絶縁膜は、窒化酸化シリコン膜、酸化窒化シリコン膜等の酸素及び窒素が含有されたシリコン膜を用いるとよい。 An insulating film can be used as the gate insulating layer 147b is silicon nitride oxide film, oxygen and nitrogen may be used a silicon film containing such as silicon oxide nitride film.

続いて、ゲート絶縁層147上にゲート電極層148を形成する。 Subsequently, a gate electrode layer 148 over the gate insulating layer 147. ゲート電極層148としては、ゲート電極層110と同様の材料及び方法を用いて形成することができる。 The gate electrode layer 148 can be formed using the same material and method as the gate electrode layer 110.

ゲート電極層148上に絶縁層150を形成する。 Over the gate electrode layer 148 to form the insulating layer 150. 絶縁層150は、絶縁層140と同様の材料及び方法を用いて形成することができる。 Insulating layer 150 can be formed using the same material and method as the insulating layer 140. 絶縁層150は、酸化物半導体積層144に対し、酸素を供給できるよう、化学量論的組成に対し過剰に酸素を含むようにすることが好ましい。 Insulating layer 150, compared oxide semiconductor stack 144, so that it can supply oxygen, it is preferable that the containing excess oxygen as compared to a stoichiometric composition.

また、絶縁層150にイオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて酸素を添加してもよい。 The ion implantation method in the insulating layer 150, an ion doping method, oxygen may be added by using a plasma immersion ion implantation method. 酸素を添加することによって、絶縁層150に酸素を過剰に含ませ、絶縁層150から酸化物半導体積層144へ酸素を供給することができる。 By addition of oxygen, it contained oxygen in excess the insulating layer 150, oxygen can be supplied to the oxide semiconductor stack 144 from the insulating layer 150. なお、図において、絶縁層150に酸素が添加され、絶縁層150が酸素濃度のピークを有することを明示するため、絶縁層150中に点線で示した。 Incidentally, in FIG, oxygen is added to the insulating layer 150, insulating layer 150 is to demonstrate that it has a peak of oxygen concentration, indicated by dotted lines in the insulating layer 150.

絶縁層150を形成後、加熱処理を行う。 After forming the insulating layer 150, heat treatment is performed. 酸化物半導体積層144は、酸化物半導体積層144の形成後のエッチングやプラズマに曝され、ダメージを受けて形成される酸素欠損を含む。 Oxide semiconductor stack 144 is exposed to the etching or plasma after formation of the oxide semiconductor stack 144 includes oxygen vacancies are formed damaged. そのため、酸化物半導体積層の成膜後に与えられたダメージを回復させるために加熱処理を行い、酸素を供給することによって酸素欠損を低減させる。 Therefore, heat treatment is performed in order to recover the damage given after forming the oxide semiconductor stack, thereby reducing the oxygen deficiency by supplying oxygen. 該熱処理の温度は、代表的には、200℃以上450℃以下とする。 Temperature of the heat treatment is typically to 200 ° C. or higher 450 ° C. or less. 当該加熱処理により、窒素を有する酸化絶縁層に含まれる窒素を放出させることができる。 By the heat treatment, it is possible to release the nitrogen contained in the oxide insulating layer containing nitrogen. なお、当該加熱処理により、窒素を有する酸化物絶縁層から、水、水素等を脱離させることができる。 Note that, by the heat treatment, the oxide insulating layer containing nitrogen, water, can be hydrogen or the like desorbed.

例えば、窒素及び酸素の混合雰囲気で、350℃、1時間の加熱処理を行う。 For example, in a mixed atmosphere of nitrogen and oxygen, perform 350 ° C., 1 hour heat treatment. 酸化物半導体積層144に含まれる水素原子及び酸素原子が、加熱処理により、酸化物半導体積層144、酸化物半導体積層144及び絶縁層(絶縁層140及びゲート絶縁層147)の界面から脱離する。 Hydrogen atoms and oxygen atoms contained in the oxide semiconductor stack 144, by heat treatment, the oxide semiconductor stack 144, detached from the interface between the oxide semiconductor stack 144 and the insulating layer (insulating layer 140 and the gate insulating layer 147). 酸化物半導体積層144において、酸素原子が脱離した位置は酸素欠損となるが、酸化物絶縁層に含まれる化学量論的組成を満たす酸素よりも多くの酸素原子が酸素欠損の位置へ移動し、酸素欠損を補填する。 In the oxide semiconductor stack 144, the position where the oxygen atom is eliminated is the oxygen deficiency amount of oxygen atoms than oxygen in the stoichiometric composition in the oxide insulating layer is moved to the position of the oxygen vacancy , to compensate for the oxygen deficiency.

こうして、絶縁層150形成後の加熱処理によって、酸化物半導体層から、窒素、水素、または水が脱離することで、膜中の窒素、水素、または水の含有率を約10分の一程度まで低減することができる。 Thus, the heat treatment after forming the insulating layer 150, the oxide semiconductor layer, nitrogen, by hydrogen or water, desorbed nitrogen in the film, hydrogen or a degree of content about 10 minutes of water, it can be reduced to.

絶縁層150上に絶縁層155を形成する。 Forming an insulating layer 155 over the insulating layer 150. 絶縁層155は絶縁層135と同様の、材料及び方法を用いて形成することができる。 Insulating layer 155 may be formed using the same manner as the insulating layer 135, the materials and methods. 絶縁層155によって、酸化物半導体積層144に半導体装置上部からの不純物が入り込むことまたは、酸化物半導体積層144及び絶縁層150に含まれる酸素が半導体装置の上部へ脱離することを抑制することができる。 The insulating layer 155, can be prevented that the entering of impurities from the semiconductor device top to the oxide semiconductor stack 144 or, that the oxygen contained in the oxide semiconductor stack 144 and the insulating layer 150 is released to the upper portion of the semiconductor device it can.

以上の工程で、半導体装置を作製することができる(図3(B)参照)。 Through the above process, it is possible to manufacture a semiconductor device (see FIG. 3 (B)).

本実施の形態に示す半導体装置は、チャネル形成領域となる第2の酸化物半導体層144bが第1の酸化物半導体層144a及び第3の酸化物半導体層144cに挟まれて形成されているため、チャネル形成領域が酸化物半導体積層144の表面から遠ざけることができ、表面散乱の影響を低減することができる。 The semiconductor device described in this embodiment, since the second oxide semiconductor layer 144b serving as a channel formation region is formed by sandwiched between the first oxide semiconductor layer 144a and the third oxide semiconductor layer 144c , the channel formation region can be kept away from the surface of the oxide semiconductor stack 144, it is possible to reduce the influence of surface scattering.

さらに、酸化物半導体積層144を挟んで、化学量論的組成に対して酸素を過剰に含んだ絶縁層が形成されているため、酸化物半導体積層144へ酸素を供給し、酸化物半導体積層144の酸素欠損を補填することで、信頼性の高い半導体装置とできる。 Furthermore, oxides across the semiconductor stack 144, since the excessive inclusive insulating layer of oxygen with respect to stoichiometric composition is formed, the oxygen supply to the oxide semiconductor stack 144, the oxide semiconductor stack 144 by compensating the oxygen deficiency can be a highly reliable semiconductor device.

加えて、酸素を過剰に含む絶縁層を挟んで、水素、酸素に対するブロッキング性を有する窒化絶縁膜を形成しているため、酸化物半導体積層144へ水素、水分等の不純物が入り込むこと、または酸化物半導体層及び酸素を過剰に含む絶縁層から、酸素が抜けることを抑制することができる。 In addition, across the oxygen insulating layer containing excess hydrogen, since forming the nitride insulating film having a blocking property against oxygen, hydrogen into the oxide semiconductor stack 144, that impurities such as moisture from entering, or oxidation from the object semiconductor layer and the insulating layer containing excess oxygen, it is possible to suppress the oxygen escapes.

なお、本実施の形態に示す半導体装置が有する第2のトランジスタは上記の構成に限らない。 The second transistor included in the semiconductor device shown in this embodiment is not limited to the above. 例えば、図4及び図5に、本発明の一態様の半導体装置の別の一態様を示す。 For example, in FIGS. 4 and 5, showing another embodiment of a semiconductor device of one embodiment of the present invention. なお、図4及び図5では、第2のトランジスタのみについて示し、第1のトランジスタ及び配線層等については省略する。 In FIG. 4 and FIG. 5, the second transistor only shown for, omitted for the first transistor and the wiring layer or the like.

図4(A)に示すトランジスタ163は、図1に示すトランジスタ162と比較して、第3の酸化物半導体層144cが第2の酸化物半導体層144bの側面及び第1の酸化物半導体層144aの側面を覆っていない点が異なる。 Transistor 163 shown in FIG. 4 (A), as compared to the transistor 162 shown in FIG. 1, the third oxide semiconductor layer 144c is a second oxide side of the semiconductor layer 144b and the first oxide semiconductor layer 144a different is that it does not cover the side. トランジスタ163は、第1の酸化物半導体層144a、第2の酸化物半導体層144b及び第3の酸化物半導体層144cを大気にふれること無く連続して成膜した後、マスクを用いてエッチングし、島状の酸化物半導体積層144とすることによって形成することができる。 Transistor 163, the first oxide semiconductor layer 144a, after the second oxide semiconductor layer 144b and the third oxide semiconductor layer 144c was formed continuously without exposure to the air, and etched using a mask it can be formed by the island-shaped oxide semiconductor stack 144. このような構成とすることによって、第2の酸化物半導体層144bの表面が大気やエッチング処理に曝されることがなく、安定した特性を与えることができる。 With such a configuration, without the surface of the second oxide semiconductor layer 144b is exposed to the atmosphere and an etching process, it is possible to provide stable characteristics.

また、第3の酸化物半導体層144cがエッチングされていることによって、ゲート絶縁層147(ゲート絶縁層147a)と絶縁層140が接し、酸化物半導体積層144を酸化物絶縁層によって囲むことができる。 Further, by the third oxide semiconductor layer 144c is etched, contact the gate insulating layer 147 (gate insulating layer 147a) and the insulating layer 140 may surround the oxide semiconductor stack 144 by an oxide insulating layer . また、酸化物絶縁層同士が接することによって密着性を向上させることができる。 Further, it is possible to improve adhesion by the each other oxide insulating layer in contact.

なお、3層の酸化物半導体層は、順次積層する工程を大気に触れることなく連続的に行う場合、図13に上面図を示す製造装置を用いればよい。 Note that the oxide semiconductor layer of the three layers, when performing the step of sequentially laminating continuously without exposure to the air, may be used a manufacturing apparatus showing a top view in FIG. 13.

図13に示す製造装置は、枚葉式マルチチャンバー設備であり、3つのスパッタ装置10a、10b、10cや、被処理基板を収容するカセットポート14を3つ有する基板供給室11や、ロードロック室12a、12bや、搬送室13や、基板加熱室15、16などを有している。 Manufacturing apparatus shown in FIG. 13 is a single wafer multi-chamber equipment, three sputtering devices 10a, 10b, and 10c, and the substrate supply chamber 11 provided with three cassette ports 14 for accommodating a substrate to be processed, the load lock chamber 12a, 12b and, and transfer chamber 13 has a like substrate heating chamber 15 and 16. なお、基板供給室11及び搬送室13には、被処理基板を搬送するための搬送ロボットがそれぞれ配置されている。 Note that the substrate supply chamber 11 and transfer chamber 13, transfer robot for transferring a substrate to be processed is arranged. スパッタ装置10a、10b、10c、搬送室13、及び基板加熱室15、16は、水素及び水分をほとんど含まない雰囲気(不活性雰囲気、減圧雰囲気、乾燥空気雰囲気など)下に制御することが好ましく、例えば、水分については露点−40℃以下、好ましくは露点−50℃以下の乾燥窒素雰囲気とする。 Sputtering devices 10a, 10b, 10c, the transfer chamber 13 and the substrate heating chamber 15 and 16, is an atmosphere containing almost no hydrogen and moisture (inert atmosphere, a reduced pressure atmosphere, such as dry air atmosphere) to be controlled under Preferably, for example, for the water dew point of -40 ℃ or less, preferably dry nitrogen atmosphere having a dew point of -50 ° C. or less. 図13の製造装置を用いた作製工程の手順の一例は、まず、基板供給室11から被処理基板を搬送し、ロードロック室12aと搬送室13を経て基板加熱室15に移動させ、基板加熱室15で被処理基板に付着している水分を真空ベークなどで除去し、その後、搬送室13を経てスパッタ装置10cに被処理基板を移動させ、スパッタ装置10c内で第1の酸化物半導体層144aを成膜する。 An example of a procedure of a manufacturing process using the manufacturing apparatus of FIG. 13, first, conveying the substrate from the substrate supply chamber 11, is moved to the substrate heating chamber 15 through the transfer chamber 13 and load lock chamber 12a, the substrate heating moisture at room 15 attached to the process substrate is removed in a vacuum baking, then the process substrate is transferred to the sputtering device 10c through the transfer chamber 13, the first oxide semiconductor layer in the sputtering device 10c 144a forming a. そして、大気に触れることなく、搬送室13を経てスパッタ装置10aに被処理基板を移動させ、スパッタ装置10a内で第2の酸化物半導体層144bを成膜する。 Then, without exposure to air, the process substrate is transferred to the sputtering device 10a through the transfer chamber 13, forming the second oxide semiconductor layer 144b in the sputtering device 10a. そして、大気に触れることなく、搬送室13を経てスパッタ装置10bに被処理基板を移動させ、スパッタ装置10b内で第3の酸化物半導体層144cを成膜する。 Then, without exposure to air, the process substrate is transferred to the sputtering device 10b through the transfer chamber 13, forming a third oxide semiconductor layer 144c in the sputtering device 10b. 必要であれば、大気に触れることなく、搬送室13を経て基板加熱室16に被処理基板を移動させ、加熱処理を行う。 If necessary, without exposure to air, the process substrate is transferred to the substrate heating chamber 16 through the transfer chamber 13, a heat treatment is performed. このように、図13の製造装置を用いることによって大気に触れることなく、作製プロセスを進めることができる。 Thus, without exposure to air by using the manufacturing apparatus of FIG. 13, it is possible to proceed with the fabrication process. また、図13の製造装置のスパッタ装置は、スパッタリングターゲットを変更することで大気に触れることのないプロセスを実現できる。 Further, the sputtering apparatus of the manufacturing apparatus 13 can realize the process without exposure to the air by changing the sputtering target. また、図13の製造装置のスパッタ装置は、平行平板型スパッタリング装置、イオンビームスパッタリング装置、または対向ターゲット式スパッタリング装置などを用いればよい。 Further, the sputtering apparatus of the manufacturing apparatus in FIG. 13, a parallel plate sputtering apparatus, or the like may be used an ion beam sputtering apparatus, or a facing target sputtering apparatus. 対向ターゲット式スパッタリング装置は、被成膜面がプラズマから遠く、成膜ダメージが小さいため、結晶化度の高いCAAC−OS膜を形成することができる。 Facing target sputtering apparatus, away from the deposition surface plasma, because of their small deposition damage, it is possible to form a high degree of crystallinity CAAC-OS film.

スパッタ装置10a、10b、10cでの酸化物半導体層の成膜において、成膜ガスとして、水素、水、水酸基又は水素化物などの不純物濃度が低い高純度ガスを用いる。 Sputtering device 10a, 10b, the formation of the oxide semiconductor layer at 10c, as a film forming gas, hydrogen, water, impurity concentration or hydride using a low purity gas.

また、基板加熱室16は、減圧下、又は窒素、酸素、超乾燥エア(CRDS(キャビティリングダウンレーザー分光法)方式の露点計を用いて測定した場合の水分量が20ppm(露点換算で−55℃)以下、好ましくは1ppm以下、好ましくは10ppb以下の空気)、若しくは希ガス(アルゴン、ヘリウムなど)の雰囲気下として、加熱処理を行えばよいが、上記窒素、酸素、超乾燥エア、または希ガス等の雰囲気に水、水素などが含まれないことが好ましい。 Further, the substrate heating chamber 16 is under reduced pressure or nitrogen, oxygen, moisture amount is 20 ppm (dew point conversion as measured with an ultra-dry air (CRDS (cavity ring-down laser spectroscopy) method dew -55 ° C.) or less, preferably 1ppm or less, preferably as an atmosphere of less air), or a rare gas 10 ppb (argon, helium, etc.), but heat treatment may be performed, the nitrogen, oxygen, ultra-dry air, or a rare, water atmosphere gas, etc., it is preferred not to contain such hydrogen. また、加熱処理装置に導入する窒素、酸素、または希ガスの純度を、6N(99.9999%)以上好ましくは7N(99.99999%)以上(即ち不純物濃度を1ppm以下、好ましくは0.1ppm以下)とすることが好ましい。 Also, nitrogen is introduced into the heat treatment apparatus, oxygen, or the purity of a rare gas, 6N (99.9999%) or more preferably 7N (99.99999%) or higher (that is, the impurity concentration 1ppm or less, preferably 0.1ppm it is preferable that the following).

図4(B)に示すトランジスタ164は、第3の酸化物半導体層144cが第2の酸化物半導体層144bの上面及び側面並びに第1の酸化物半導体層144aの側面を覆う点はトランジスタ162と同様であるが、第3の酸化物半導体層144cがエッチングされ、第3の酸化物半導体層144cの端部がソース電極層142a及びドレイン電極層142bと重畳している点が異なる。 Transistor 164 shown in FIG. 4 (B), that the third oxide semiconductor layer 144c covers the side surface of the second upper surface and a side surface of the oxide semiconductor layer 144b and the first oxide semiconductor layer 144a and the transistor 162 is similar, the third oxide semiconductor layer 144c is etched, the point that the end of the third oxide semiconductor layer 144c is overlapped with the source electrode layer 142a and the drain electrode layer 142b different. このような構造によって、第2の酸化物半導体層144bの側面が第3の酸化物半導体層144cによって覆われ、かつ絶縁層140及びゲート絶縁層147が接する構造とすることができる。 Such structure may be a structure in which the side surface of the second oxide semiconductor layer 144b is covered with the third oxide semiconductor layer 144c, and the insulating layer 140 and the gate insulating layer 147 is in contact.

また、第2のトランジスタとして、ゲート電極層を2つ有する構造としてもよい。 Further, as the second transistor, a gate electrode layer may be two having structure. 図5に、ゲート電極層を2つ有するトランジスタを示す。 Figure 5 illustrates a transistor having two gate electrode layers.

図5(A)に示すトランジスタ172は、図1に示すトランジスタ162に加えて、ゲート電極層149を形成した構造である。 Transistor 172 shown in FIG. 5 (A), in addition to the transistor 162 shown in FIG. 1, a structure in which a gate electrode layer 149. ゲート電極層149は、配線層117と同一の導電膜で形成することができる。 The gate electrode layer 149 may be formed of the same conductive film as the wiring layer 117. ゲート電極層148とゲート電極層149とに異なる電位を印加することで、トランジスタ172の閾値電圧を制御し、好ましくは、閾値電圧のマイナスシフトを抑制することができる。 By applying different potentials to the gate electrode layer 148 and the gate electrode layer 149, to control the threshold voltage of the transistor 172, preferably, it is possible to suppress the negative shift in the threshold voltage. また、ゲート電極層148及びゲート電極層149に同電位を印加することで、トランジスタ172のオン電流を増加させることができる。 Further, by applying the same potential to the gate electrode layer 148 and the gate electrode layer 149, it is possible to increase the on-current of the transistor 172.

図5(B)には、同様にトランジスタ163に加えて、ゲート電極層149を設けたトランジスタ173を示し、図5(C)には、トランジスタ164に加えてゲート電極層149を加えたトランジスタ174を示す。 The FIG. 5 (B), the same way in addition to the transistor 163, shows a transistor 173 having a gate electrode layer 149, in FIG. 5 (C), the transistor plus the gate electrode layer 149 in addition to the transistor 164 174 It is shown.

以上、本実施の形態の半導体装置は他の実施の形態の半導体装置と適宜組み合わせて用いることができる。 Above, the semiconductor device of this embodiment can be used in appropriate combination with the semiconductor device of another embodiment.

(実施の形態2) (Embodiment 2)
実施の形態1に示す半導体装置の一例として、論理回路であるNOR型回路の回路図の一例を図6(A)に示す。 As an example of a semiconductor device in Embodiment 1, an example of a circuit diagram of a NOR circuit is a logic circuit in FIG. 6 (A). 図6(B)はNAND型回路の回路図である。 6 (B) is a circuit diagram of a NAND circuit.

図6(A)に示すNOR型回路において、pチャネル型トランジスタであるトランジスタ801、802は、図1に示すトランジスタ160と同様な構造を有する、チャネル形成領域に単結晶シリコン基板を用いたトランジスタとし、nチャネル型トランジスタであるトランジスタ803、804は、図1に示すトランジスタ162、図4に示すトランジスタ163及びトランジスタ164、図5に示すトランジスタ172、トランジスタ173及びトランジスタ174と同様な構造を有するチャネル形成領域に酸化物半導体膜を用いたトランジスタを用いる。 In the NOR circuit shown in FIG. 6 (A), the transistor 801 and 802 is a p-channel type transistor has a structure similar to that of the transistor 160 shown in FIG. 1, a transistor using a single crystal silicon substrate in the channel formation region , the transistor 803 and 804 is an n-channel transistor, a channel formation having a structure similar to that of the transistor 162, the transistor 163 and the transistor 164 shown in FIG. 4, the transistor 172 shown in FIG. 5, the transistor 173 and the transistor 174 shown in FIG. 1 using a transistor including an oxide semiconductor film in the region.

なお、図6(A)に示すNOR型回路において、トランジスタ803、804は、酸化物半導体膜を介して、ゲート電極層と重なる位置にトランジスタの電気的特性を形御する導電層を設けてもよい。 Incidentally, in the NOR type circuit shown in FIG. 6 (A), the transistor 803 and 804, through the oxide semiconductor film, be provided with a conductive layer form Gosuru the electrical characteristics of the transistor so as to overlap with the gate electrode layer good. 該導電層の電位を制御し、例えばGNDとすることでトランジスタ803、804のしきい値電圧をよりプラスとし、さらにノーマリーオフのトランジスタとすることができる。 By controlling the potential of the conductive layer, for example, the threshold voltages of the transistors 803 and 804 by the GND, can be further normally off transistors.

また、図6(B)に示すNAND型回路では、pチャネル型トランジスタであるトランジスタ811、814は、図1に示すトランジスタ160と同様な構造を有し、nチャネル型トランジスタであるトランジスタ812、813は、図1に示すトランジスタ162、及び図4で示すトランジスタ163及びトランジスタ164、図5に示すトランジスタ172、トランジスタ173及びトランジスタ174と同様な構造を有するチャネル形成領域に酸化物半導体膜を用いたトランジスタを用いる。 Further, in the NAND circuit shown in FIG. 6 (B), the transistor 811 and 814 is a p-channel type transistor has a structure similar to that of the transistor 160 shown in FIG. 1, the transistor is an n-channel transistor 812 and 813 transistor including an oxide semiconductor film in a channel formation region with a structure similar to that of the transistor 172, the transistor 173 and the transistor 174 shown in transistor 162 and the transistor 163 and the transistor 164 shown in FIG. 4, 5 shown in FIG. 1 It is used.

なお、図6(B)に示すNAND型回路において、トランジスタ812、813は、酸化物半導体膜を介して、ゲート電極層と重なる位置にトランジスタの電気的特性を制御する導電層を設けてもよい。 Incidentally, in the NAND circuit shown in FIG. 6 (B), the transistor 812, 813 through the oxide semiconductor film, to overlap with the gate electrode layer may be provided an electrically conductive layer that controls the electrical characteristics of the transistor . 該導電層の電位を制御し、例えばGNDとすることでトランジスタ812、813のしきい値電圧をよりプラスとし、さらにノーマリーオフのトランジスタとすることができる。 By controlling the potential of the conductive layer, for example, the threshold voltages of the transistors 812 and 813 by the GND, can be further normally off transistors.

本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、消費電力を十分に低減することができる。 In the semiconductor device described in this embodiment, by applying an extremely small transistor off-state current including an oxide semiconductor in a channel formation region, it is possible to sufficiently reduce the power consumption.

また、異なる半導体材料を用いた半導体素子を積層することにより、微細化及び高集積化を実現し、かつ安定で高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。 Also, different by laminating a semiconductor element using a semiconductor material, to achieve miniaturization and high integration, and stable high semiconductor device electrical characteristics imparted, and to provide a manufacturing method of the semiconductor device be able to.

また、実施の形態1に示す半導体装置を用いることで、酸化物半導体層に対する不純物元素の入り込みが抑制され、かつ酸化物半導体層の酸素欠損が低減された半導体装置を用いることによって、信頼性が高く、安定した特性を示すNOR型回路とNAND型回路を提供することができる。 Further, by using the semiconductor device described in Embodiment 1, by using the semiconductor device enters impurity elements been suppressed and oxygen deficiency in the oxide semiconductor layer is reduced relative to the oxide semiconductor layer, the reliability high, it is possible to provide a NOR type circuit and a NAND circuit exhibits stable characteristics.

また、本実施の形態では、実施の形態1に示すトランジスタを使用したNOR型回路とNAND型回路の例を示したが、特に限定されず、実施の形態1に示すトランジスタを使用してAND型回路やOR回路などを形成することができる。 Further, in the present embodiment, an example of a NOR circuit and the NAND type circuit using a transistor described in Embodiment 1 is not particularly limited, the AND type using transistor described in Embodiment 1 it can be formed such as a circuit or oR circuit.

本実施の形態の半導体装置は、他の実施の形態に示す半導体装置と適宜組み合わせて用いることができる。 The semiconductor device of this embodiment can be used in appropriate combination with the semiconductor device shown in other embodiments.

(実施の形態3) (Embodiment 3)
本実施の形態では、実施の形態1に示す半導体装置を使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置(記憶装置)の一例を、図面を用いて説明する。 In this embodiment, by using the semiconductor device described in Embodiment 1, it can be stored data held in when not powered, and a an unlimited number of write cycles (storage) , it will be described with reference to the accompanying drawings.

図7(A)は、本実施の形態の半導体装置を示す回路図である。 Figure 7 (A) is a circuit diagram showing a semiconductor device of this embodiment.

図7(A)に示すトランジスタ260は、図1に示すトランジスタ160と同様の構造を適用することができ、高速動作が容易である。 Transistor 260 shown in FIG. 7 (A) can be applied the same structure as the transistor 160 shown in FIG. 1, can operate at high speed easily. また、トランジスタ262には図1に示すトランジスタ162、図4に示すトランジスタ163、トランジスタ164、図5に示すトランジスタ172、トランジスタ173及びトランジスタ174と同様の構造を適用することができ、その特性により長時間の電荷保持を可能とする。 The transistor 162 shown in FIG. 1 the transistor 262, the transistor 163 shown in FIG. 4, the transistors 164, can be applied the same structure as the transistor 172, the transistor 173 and the transistor 174 shown in FIG. 5, the length owing to its characteristics allowing the charge retention time.

なお、上記トランジスタは、いずれもnチャネル型トランジスタであるものとして説明するが、本実施の形態に示す半導体装置に用いるトランジスタとしては、pチャネル型トランジスタを用いることもできる。 Note that the transistor will be described as both an n-channel transistor, the transistor used in the semiconductor device in this embodiment, it is also possible to use a p-channel type transistor.

図7(A)において、第1の配線(1st Line)とトランジスタ260のソース電極層とは、電気的に接続され、第2の配線(2nd Line)とトランジスタ260のドレイン電極層とは、電気的に接続されている。 In FIG. 7 (A), the first wiring (1st Line) and the source electrode layer of the transistor 260 are electrically connected to the second wiring (2nd Line) and the drain electrode layer of the transistor 260, electric They are connected to each other. また、第3の配線(3rd Line)とトランジスタ262のソース電極層又はドレイン電極層の一方とは、電気的に接続され、第4の配線(4th Line)と、トランジスタ262のゲート電極層とは、電気的に接続されている。 Further, one and the source or drain electrode layer of the third wiring (3rd Line) and the transistor 262 are electrically connected to each other, the fourth wiring (4th Line), a gate electrode layer of the transistor 262 It is electrically connected. そして、トランジスタ260のゲート電極層と、トランジスタ262のソース電極層又はドレイン電極層の他方は、容量素子264の電極の一方と電気的に接続され、第5の配線(5th Line)と、容量素子264の電極の他方は電気的に接続されている。 Then, a gate electrode layer of the transistor 260, the other of the source or drain electrode layer of the transistor 262 is electrically connected to one electrode of the capacitor 264, a fifth wiring (5th Line), capacitive element the other 264 of the electrode is electrically connected.

図7(A)に示す半導体装置では、トランジスタ260のゲート電極層の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。 In the semiconductor device shown in FIG. 7 (A), in which the potential of the gate electrode layer of the transistor 260 utilizes a characteristic in can be held, as in the following writing, holding, and reading of data are possible.

情報の書き込みおよび保持について説明する。 Writing and holding of data will be described. まず、第4の配線の電位を、トランジスタ262がオン状態となる電位にして、トランジスタ262をオン状態とする。 First, the potential of the fourth wiring is set to a potential at which the transistor 262 is turned on, so that the transistor 262 is turned on. これにより、第3の配線の電位が、トランジスタ260のゲート電極層、および容量素子264に与えられる。 Accordingly, the potential of the third wiring is a gate electrode layer of the transistor 260, and provided to capacitor 264. すなわち、トランジスタ260のゲート電極層には、所定の電荷が与えられる(書き込み)。 That is, the gate electrode layer of the transistor 260 a predetermined charge is supplied (write). ここでは、異なる二つの電位レベルを与える電荷(以下Lowレベル電荷、Highレベル電荷という)のいずれかが与えられるものとする。 Here, two kinds of charges providing different potential levels (hereinafter Low level charge and a High-level charge) is given. その後、第4の配線の電位を、トランジスタ262がオフ状態となる電位にして、トランジスタ262をオフ状態とすることにより、トランジスタ260のゲート電極層に与えられた電荷が保持される(保持)。 Thereafter, the potential of the fourth wiring, the transistor 262 is set to a potential at which the off state, so that the transistor 262 turned off, the charge supplied to the gate electrode layer of the transistor 260 is held (holding).

トランジスタ262のオフ電流は極めて小さいため、トランジスタ260のゲート電極層の電荷は長時間にわたって保持される。 Since the off-state current of the transistor 262 is extremely small, the charge of the gate electrode layer of the transistor 260 is held for a long time.

次に情報の読み出しについて説明する。 Next, reading of data will be described. 第1の配線に所定の電位(定電位)を与えた状態で、第5の配線に適切な電位(読み出し電位)を与えると、トランジスタ260のゲート電極層に保持された電荷量に応じて、第2の配線は異なる電位をとる。 In a state that gives a predetermined potential to the first wiring (constant potential), an appropriate potential (reading potential) to the fifth wiring, depending on the amount of charge held in the gate electrode layer of the transistor 260, the second wiring varies potentials. 一般に、トランジスタ260をnチャネル型とすると、トランジスタ260のゲート電極層にHighレベル電荷が与えられている場合の見かけのしきい値V th_Hは、トランジスタ260のゲート電極層にLowレベル電荷が与えられている場合の見かけのしきい値V th_Lより低くなるためである。 In general, when the transistor 260 is an n-channel transistor, the threshold V th - H apparent when High level charge is given to the gate electrode layer of the transistor 260, Low level charge is supplied to the gate electrode layer of the transistor 260 If it is because the lower the threshold V th - L of an apparent. ここで、見かけのしきい値電圧とは、トランジスタ260を「オン状態」とするために必要な第5の配線の電位をいうものとする。 Here, the apparent threshold voltage refers to the potential of the fifth wiring required to the transistor 260 as the "on state". したがって、第5の配線の電位をV th_HとV th_Lの間の電位V とすることにより、トランジスタ260のゲート電極層に与えられた電荷を判別できる。 Therefore, the potential of the fifth wiring to a potential V 0 between V th - H and V th - L, can be determined charge supplied to the gate electrode layer of the transistor 260. 例えば、書き込みにおいて、Highレベル電荷が与えられていた場合には、第5の配線の電位がV (>V th_H )となれば、トランジスタ260は「オン状態」となる。 For example, in writing, when the High level charge is given, when the potential of the fifth wiring is V 0 (> V th_H), transistor 260 is "on-state". Lowレベル電荷が与えられていた場合には、第5の配線の電位がV (<V th_L )となっても、トランジスタ260は「オフ状態」のままである。 When the Low-level charge is given, even when the potential of the fifth wiring is V 0 (<V th_L), the transistor 260 remains "off state". このため、第2の配線の電位を見ることで、保持されている情報を読み出すことができる。 Therefore, by looking at the potential of the second wiring, it is possible to read the information stored.

なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。 Note that in the case where memory cells are arrayed, it is necessary to read only data of desired memory cell. このように情報を読み出さない場合には、ゲート電極層の状態にかかわらずトランジスタ260が「オフ状態」となるような電位、つまり、V th_Hより小さい電位を第5の配線に与えればよい。 In the case where such reading is not performed, the potential at which the transistor 260 regardless of the state of the gate electrode layer is "turned off", i.e., may be applied to V th - H smaller potential to the fifth wiring. 又は、ゲート電極層の状態にかかわらずトランジスタ260が「オン状態」となるような電位、つまり、V th_Lより大きい電位を第5の配線に与えればよい。 Alternatively, a potential at which the transistor 260 regardless of the state of the gate electrode layer is "turned on", i.e., may be supplied to V th - L greater potential to the fifth wiring.

図7(B)に異なる記憶装置の構造の一形態の例を示す。 An example of one form of construction of the different storage devices in FIG. 7 (B). 図7(B)は、半導体装置の回路構成の一例を示し、図7(C)は半導体装置の一例を示す概念図である。 FIG. 7 (B) illustrates an example of a circuit configuration of a semiconductor device, FIG. 7 (C) is a conceptual diagram illustrating an example of a semiconductor device. まず、図7(B)に示す半導体装置について説明を行い、続けて図7(C)に示す半導体装置について、以下説明を行う。 First, the description will be given of a semiconductor device shown in FIG. 7 (B), the semiconductor device shown in FIG. 7 (C) Subsequently, a description below.

図7(B)に示す半導体装置において、ビット線BLとトランジスタ262のソース電極またはドレイン電極の一方とは電気的に接続され、ワード線WLとトランジスタ262のゲート電極層とは電気的に接続され、トランジスタ262のソース電極またはドレイン電極の他方と容量素子254の第1の端子とは電気的に接続されている。 In the semiconductor device shown in FIG. 7 (B), and one of a source electrode and a drain electrode of the bit line BL and the transistor 262 are electrically connected to the gate electrode layer of the word line WL and the transistor 262 is electrically connected to , it is electrically connected to the first terminal of the other and capacitor 254 of the source electrode and the drain electrode of the transistor 262.

酸化物半導体を用いたトランジスタ262は、オフ電流が極めて小さいという特徴を有している。 Transistor 262 including an oxide semiconductor has extremely low off-state current. このため、トランジスタ262をオフ状態とすることで、容量素子254の第1の端子の電位(あるいは、容量素子254に蓄積された電荷)を極めて長時間にわたって保持することが可能である。 Therefore, when the transistor 262 turned off, it is possible to hold the potential of the first terminal of the capacitor 254 (or the charge accumulated in the capacitor 254) a very long time.

次に、図7(B)に示す半導体装置(メモリセル250)に、情報の書き込み及び保持を行う場合について説明する。 Next, the semiconductor device (memory cell 250) illustrated in FIG. 7 (B), it will be described writing and holding of data.

まず、ワード線WLの電位を、トランジスタ262がオン状態となる電位として、トランジスタ262をオン状態とする。 First, the potential of the word line WL, and a potential at which the transistor 262 is turned on, so that the transistor 262 is turned on. これにより、ビット線BLの電位が、容量素子254の第1の端子に与えられる(書き込み)。 Accordingly, the potential of the bit line BL is supplied to the first terminal of the capacitor 254 (writing). その後、ワード線WLの電位を、トランジスタ262がオフ状態となる電位として、トランジスタ262をオフ状態とすることにより、容量素子254の第1の端子の電位が保持される(保持)。 Thereafter, the potential of the word line WL, the transistor 262 is a potential at which the off state, so that the transistor 262 turned off, the potential of the first terminal of the capacitor 254 is held (holding).

トランジスタ262のオフ電流は極めて小さいから、容量素子254の第1の端子の電位(あるいは容量素子に蓄積された電荷)を長時間にわたって保持することができる。 Since the off-state current of the transistor 262 is extremely small, it can be held for a long time the potential of the first terminal (or the charge accumulated in the capacitor) of the capacitor 254.

次に、情報の読み出しについて説明する。 Next, reading of data will be described. トランジスタ262がオン状態となると、浮遊状態であるビット線BLと容量素子254とが導通し、ビット線BLと容量素子254の間で電荷が再分配される。 Transistor 262 is turned on, the bit line BL and the capacitor 254 is in a floating state is conducting, the charge between the bit line BL and the capacitor 254 is redistributed. その結果、ビット線BLの電位が変化する。 As a result, the potential of the bit line BL changes. ビット線BLの電位の変化量は、容量素子254の第1の端子の電位(あるいは容量素子254に蓄積された電荷)によって、異なる値をとる。 The amount of change in potential of the bit line BL, the potential of the first terminal of the capacitor 254 (or the charge accumulated in the capacitor 254), takes a different value.

例えば、容量素子254の第1の端子の電位をV、容量素子254の容量をC、ビット線BLが有する容量成分(以下、ビット線容量とも呼ぶ)をCB、電荷が再分配される前のビット線BLの電位をVB0とすると、電荷が再分配された後のビット線BLの電位は、(CB*VB0+C*V)/(CB+C)となる。 For example, the potential of the first terminal of the capacitor 254 V, the capacitance of the capacitor 254 C, the capacitance component included in the bit line BL (hereinafter, also referred to as a bit line capacitance) the CB, before the charge is redistributed When the potential of the bit line BL and VB0, the potential of the bit line BL after the charge is redistributed becomes (CB * VB0 + C * V) / (CB + C). 従って、メモリセル250の状態として、容量素子254の第1の端子の電位がV1とV0(V1>V0)の2状態をとるとすると、電位V1を保持している場合のビット線BLの電位(=(CB*VB0+C*V1)/(CB+C))は、電位V0を保持している場合のビット線BLの電位(=(CB*VB0+C*V0)/(CB+C))よりも高くなることがわかる。 Therefore, as the state of the memory cell 250, the potential of the first terminal of the capacitor 254 is to take two states of V1 and V0 (V1> V0), the potential of the bit line BL in the case of holding the potential V1 (= (CB * VB0 + C * V1) / (CB + C)) is to be higher than the potential of the bit line BL in the case of holding the potential V0 (= (CB * VB0 + C * V0) / (CB + C)) Recognize.

そして、ビット線BLの電位を所定の電位と比較することで、情報を読み出すことができる。 Then, by comparing the potential of the bit line BL to a predetermined potential, data can be read.

このように、図7(B)に示す半導体装置は、トランジスタ262のオフ電流が極めて小さいという特徴から、容量素子254に蓄積された電荷は長時間にわたって保持することができる。 Thus, the semiconductor device shown in FIG. 7 (B), because the off-state current of the transistor 262 is extremely small, the charge accumulated in the capacitor 254 can be held for a long time. つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。 In other words, refresh operation is not needed, or, since it is possible to drastically reduce the frequency of the refresh operation, it is possible to sufficiently reduce the power consumption. また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。 Moreover, even when power is not supplied, it is possible to hold the stored contents for a long time.

次に、図7(C)に示す半導体装置について、説明を行う。 Next, the semiconductor device shown in FIG. 7 (C), will be described.

図7(C)に示す半導体装置は、上部に記憶回路として図7(B)に示したメモリセル250を複数有するメモリセルアレイ251a及びメモリセルアレイ251bを有し、下部に、メモリセルアレイ251(メモリセルアレイ251a及びメモリセルアレイ251b)を動作させるために必要な周辺回路253を有する。 The semiconductor device shown in FIG. 7 (C) has a memory cell array 251a and the memory cell array 251b including a plurality of memory cells 250 shown in FIG. 7 (B) as memory circuits in the upper portion, the lower, the memory cell array 251 (memory cell array 251a and a peripheral circuit 253 is necessary for operating the memory cell array 251b). なお、周辺回路253は、メモリセルアレイ251と電気的に接続されている。 Note that the peripheral circuit 253 is electrically connected to the memory cell array 251.

図7(C)に示した構成とすることにより、周辺回路253をメモリセルアレイ251(メモリセルアレイ251a及びメモリセルアレイ251b)の直下に設けることができるため半導体装置の小型化を図ることができる。 By configuring the shown in FIG. 7 (C), it is possible to reduce the size of the semiconductor device since it is possible to provide a peripheral circuit 253 immediately below the memory cell array 251 (memory cell array 251a and the memory cell array 251b).

周辺回路253に設けられるトランジスタは、トランジスタ262とは異なる半導体材料を用いるのがより好ましい。 Transistor provided in the peripheral circuit 253 is more preferable to use a semiconductor material that is different from a transistor 262. 例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。 For example, silicon, germanium, silicon germanium, may be used silicon carbide, gallium arsenide, or the like and it is preferable to use a single crystal semiconductor. 他に、有機半導体材料などを用いてもよい。 Alternatively, or the like may be used organic semiconductor material. このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。 A transistor including such a semiconductor material can operate at sufficiently high speed. したがって、前記トランジスタにより、高速動作が要求される各種回路(論理回路、駆動回路など)を好適に実現することが可能である。 Accordingly, by the transistors, various circuit (logic circuit, a driver circuit) which needs to operate at high speed can be realized favorably.

なお、図7(C)に示した半導体装置では、2つのメモリセルアレイ251(メモリセルアレイ251aと、メモリセルアレイ251b)が積層された構成を例示したが、積層するメモリセルアレイの数はこれに限定されない。 In the semiconductor device shown in FIG. 7 (C), (a memory cell array 251a, the memory cell array 251b) 2 single memory cell array 251 although illustrating the configuration stacked, the number of memory cell arrays to be stacked is not limited thereto . 3つ以上のメモリセルアレイを積層する構成としても良い。 Three or more memory cell arrays may be stacked.

トランジスタ262として、酸化物半導体をチャネル形成領域に用いるトランジスタを適用することによって、長期にわたり記憶内容を保持することが可能である。 As the transistor 262 by applying a transistor including an oxide semiconductor in a channel formation region, it is possible to hold the stored contents for a long time. つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。 In other words, does not require a refresh operation, or, since it is possible to frequency of refresh operation is extremely small semiconductor memory device can be a sufficient reduction in power consumption.

また、本実施の形態に示す半導体装置として実施の形態1に示す、酸化物半導体層が積層され、チャネル形成領域となる第2の酸化物半導体層が酸化物半導体積層の表面から遠ざけられている半導体装置を適用することで、信頼性が高く、安定した電気特性を示す半導体装置とすることができる。 Further, as the semiconductor device shown in this embodiment is shown in the first embodiment, the oxide semiconductor layer are stacked, the second oxide semiconductor layer to be a channel formation region is kept away from the surface of the oxide semiconductor stack by applying the semiconductor device, it is possible to provide a highly reliable, and a semiconductor device showing a stable electrical characteristics.

(実施の形態4) (Embodiment 4)
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電子書籍などの電子機器に応用した場合の例を図8乃至図11を用いて説明する。 In this embodiment, the mobile phone the semiconductor device described in the above embodiment, a smart phone, will be described with reference to FIGS. 8 to 11 examples of application of the electronic device such as an electronic book.

図8に電子機器のブロック図を示す。 It shows a block diagram of an electronic device in FIG. 図8に示す電子機器はRF回路901、アナログベースバンド回路902、デジタルベースバンド回路903、バッテリー904、電源回路905、アプリケーションプロセッサ906、フラッシュメモリ910、ディスプレイコントローラ911、メモリ回路912、ディスプレイ913、タッチセンサ919、音声回路917、キーボード918などより構成されている。 Electronics RF circuit 901 shown in FIG. 8, the analog baseband circuit 902, a digital baseband circuit 903, a battery 904, a power supply circuit 905, an application processor 906, a flash memory 910, display controller 911, memory circuit 912, a display 913, touch sensor 919, an audio circuit 917, and is configured from a keyboard 918. ディスプレイ913は表示部914、ソースドライバ915、ゲートドライバ916によって構成されている。 Display 913 includes a display unit 914, a source driver 915, and a gate driver 916. アプリケーションプロセッサ906はCPU907、DSP908、インターフェイス(IF)909を有している。 Application processor 906 includes a CPU 907, DSP 908, the interface (IF) 909. 一般にメモリ回路912はSRAMまたはDRAMで構成されており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された信頼性の高い電子機器を提供することができる。 Generally in the memory circuit 912 includes an SRAM or DRAM, by employing the semiconductor device described in the above embodiment in this part, in writing and reading of data are performed at high speed, it can be stored for a long time , and the power consumption can be provided sufficiently reduced high reliable electronic apparatus has.

図9に、ディスプレイのメモリ回路950に先の実施の形態で説明した半導体装置を使用した例を示す。 9 shows an example of using the semiconductor device described in the above embodiment the memory circuit 950 of the display. 図9に示すメモリ回路950は、メモリ952、メモリ953、スイッチ954、スイッチ955及びメモリコントローラ951により構成されている。 The memory circuit 950 shown in FIG. 9, a memory 952, a memory 953, a switch 954, a switch 955 and memory controller 951. また、メモリ回路は、信号線から入力された画像データ(入力画像データ)、メモリ952及びメモリ953に記憶されたデータ(記憶画像データ)を読み出し、及び制御を行うディスプレイコントローラ956と、ディスプレイコントローラ956からの信号により表示するディスプレイ957が接続されている。 The memory circuit includes a display controller 956 that image data inputted from the signal line (input image data), read out data stored in the memory 952 and the memory 953 (storage image data), and performs the control, the display controller 956 display 957 for displaying is connected by a signal from.

まず、ある画像データがアプリケーションプロセッサ(図示しない)によって、形成される(入力画像データA)。 First, image data by an application processor (not shown), is formed (input image data A). 入力画像データAは、スイッチ954を介してメモリ952に記憶される。 The input image data A is stored in the memory 952 through the switch 954. そしてメモリ952に記憶された画像データ(記憶画像データA)は、スイッチ955、及びディスプレイコントローラ956を介してディスプレイ957に送られ、表示される。 Then, the image data stored in the memory 952 (stored image data A) is transmitted to the display 957 through the switch 955 and the display controller 956, and is displayed.

入力画像データAに変更が無い場合、記憶画像データAは、通常30〜60Hz程度の周期でメモリ952からスイッチ955を介して、ディスプレイコントローラ956から読み出される。 If there is no change in the input image data A, the stored image data A, through the switch 955 from the memory 952 normally at a frequency of approximately 30 Hz to 60 Hz, it is read from the display controller 956.

次に、例えばユーザーが画面を書き換える操作をしたとき(すなわち、入力画像データAに変更が有る場合)、アプリケーションプロセッサは新たな画像データ(入力画像データB)を形成する。 Then, for example, when a user performs an operation to rewrite the screen (i.e., if there is a change in the input image data A), the application processor to form a new image data (input image data B). 入力画像データBはスイッチ954を介してメモリ953に記憶される。 Input image data B is stored in the memory 953 via the switch 954. この間も定期的にメモリ952からスイッチ955を介して記憶画像データAは読み出されている。 Storing the image data A periodically from the memory 952 through the switch 955 during this time is read out. メモリ953に新たな画像データ(記憶画像データB)が記憶し終わると、ディスプレイ957の次のフレームより、記憶画像データBは読み出され、スイッチ955、及びディスプレイコントローラ956を介して、ディスプレイ957に記憶画像データBが送られ、表示がおこなわれる。 When new image data in the memory 953 (storing the image data B) finishes stored, from the next frame for the display 957, the stored image data B is read, through the switch 955 and the display controller 956, the display 957 storing the image data B is transmitted, display is performed. この読み出しはさらに次に新たな画像データがメモリ952に記憶されるまで継続される。 This reading new image data is continued until the stored in the memory 952.

このようにメモリ952及びメモリ953は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ957の表示をおこなう。 Thus the memory 952 and the memory 953 and writing the image data alternately, by reading the image data, displayed on the display 957. なお、メモリ952及びメモリ953はそれぞれ別のメモリには限定されず、1つのメモリを分割して使用してもよい。 Note that the memory 952 and the memory 953 is not limited to separate memories may be used by dividing one memory. 先の実施の形態で説明した半導体装置をメモリ952及びメモリ953に採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。 By employing a semiconductor device described in the above embodiments for the memory 952 and the memory 953, the writing and reading of data are performed at high speed, it can be stored for a long time, and power consumption can be sufficiently reduced it can. また、外部からの水、水分等の侵入の影響を受けにくい信頼性の高い半導体装置とすることができる。 Further, it is possible to water from the outside, and hardly affected by a highly reliable semiconductor device of penetration of moisture.

図10に電子書籍のブロック図を示す。 It shows a block diagram of an electronic book in FIG. 図10はバッテリー1001、電源回路1002、マイクロプロセッサ1003、フラッシュメモリ1004、音声回路1005、キーボード1006、メモリ回路1007、タッチパネル1008、ディスプレイ1009、ディスプレイコントローラ1010によって構成される。 Figure 10 is constituted by a battery 1001, a power supply circuit 1002, a microprocessor 1003, a flash memory 1004, an audio circuit 1005, a keyboard 1006, a memory circuit 1007, a touch panel 1008, a display 1009, a display controller 1010.

ここでは、図10のメモリ回路1007に先の実施の形態で説明した半導体装置を使用することができる。 Here, it is possible to use a semiconductor device described in the above embodiments for the memory circuit 1007 in FIG. 10. メモリ回路1007は書籍の内容を一時的に保持する機能を持つ。 Memory circuit 1007 has a function of temporarily holding the contents of the book. 例えば、ユーザーがハイライト機能を使用する場合、メモリ回路1007は、ユーザーが指定した箇所の情報を記憶し、保持する。 For example, if the user uses the highlighting, the memory circuit 1007 stores the information of the position specified by the user, to hold. なおハイライト機能とは、ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキング、例えば、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによってマーキングして周囲との違いを示すことである。 It should be noted that the highlight function, when the user is reading e-books, marking to a specific location, for example, changing the color of the display, underlining, thickening the character, marking, such as by changing the typeface of character it is to show the difference between ambient and. メモリ回路1007は短期的な情報の記憶に用い、長期的な情報の保存にはフラッシュメモリ1004に、メモリ回路1007が保持しているデータをコピーしてもよい。 Memory circuit 1007 used to store short-term information, the flash memory 1004 for storing the long-term information, may copy the data memory circuit 1007 holds. このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を十分に低減することができる。 Even in this case, by employing the semiconductor device described in the above embodiment, the writing and reading of data are performed at high speed, can be stored for a long time, it and a sufficient reduction in power consumption can. また、外部からの水、水分等の侵入の影響を受けにくい信頼性の高い半導体装置とすることができる。 Further, it is possible to water from the outside, and hardly affected by a highly reliable semiconductor device of penetration of moisture.

図11に電子機器の具体例を示す。 Specific examples of the electronic apparatus in FIG. 11. 図11(A)及び図11(B)は、2つ折り可能なタブレット型端末である。 FIGS. 11 (A) and 11 (B) is a foldable tablet terminal. 図11(A)は、開いた状態であり、タブレット型端末は、筐体9630、表示部9631a、表示部9631b、表示モード切り替えスイッチ9034、電源スイッチ9035、省電力モード切り替えスイッチ9036、留め具9033、操作スイッチ9038を有する。 Figure 11 (A) is a state where the open tablet terminal includes a housing 9630, a display portion 9631, a display portion 9631 b, a display mode changeover switch 9034, power switch 9035, the power-saving mode switching switch 9036, a clip 9033 , an operation switch 9038.

実施の形態1に示す半導体装置は、表示部9631a、表示部9631bに用いることが可能であり、信頼性の高いタブレット型端末とすることが可能となる。 The semiconductor device described in Embodiment 1, the display unit 9631, it is possible to use the display unit 9631 b, it is possible to provide a highly reliable tablet terminal. また、先の実施の形態に示す記憶装置を本実施の形態の半導体装置に適用してもよい。 It may also be applied to the storage device described in the above embodiment to the semiconductor device of this embodiment.

表示部9631aは、一部をタッチパネルの領域9632aとすることができ、表示された操作キー9638にふれることでデータ入力をすることができる。 Display unit 9631a, the part can be a touch panel region 9632, and data can be input by touching operation keys 9638 that are displayed. なお、表示部9631aにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域がタッチパネルの機能を有する構成を示しているが、該構成に限定されない。 In the display unit 9631, configured to have the function of a half region appear only as an example, the other half region also shows a configuration having a touch panel function, not limited to the structure. 表示部9631aの全面をキーボードボタン表示させてタッチパネルとし、表示部9631bを表示画面として用いることができる。 And a touch panel on the entire surface of the display portion 9631a and display keyboard buttons can use the display section 9631b as a display screen.

また、表示部9631bにおいても表示部9631aと同様に、表示部9631bの一部をタッチパネルの領域9632bとすることができる。 Like the display unit 9631a in the display unit 9631b, it may be a part of the display portion 9631b and the touch panel region 9632 b. また、タッチパネルのキーボード表示切り替えボタン9639が表示されている位置に指やスタイラスなどでふれることで表示部9631bにキーボードボタン表示することができる。 Further, it is possible to keyboard buttons displayed on the display unit 9631b by touching position a keyboard display switching button 9639 of the touch panel is displayed with a finger or stylus.

また、タッチパネルの領域9632aとタッチパネルの領域9632bに対して同時にタッチ入力することもできる。 It is also possible to touch input simultaneously to the region 9632a and the touch panel region 9632b of the touch panel.

また、表示モード切り替えスイッチ9034は、縦表示または横表示などの表示の向きを切り替え、白黒表示やカラー表示の切り替えなどを選択できる。 The display mode switch 9034 switches the display direction, such as portrait or landscape mode, it can be selected switch between monochrome display and color display. 省電力モード切り替えスイッチ9036は、タブレット型端末に内蔵している光センサで検出される使用時の外光の光量に応じて表示の輝度を最適なものとすることができる。 Power-saving mode switching button 9036 may be optimizing the display luminance in accordance with the amount of external light in use which is detected by an optical sensor incorporated in the tablet terminal. タブレット型端末は光センサだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を内蔵させてもよい。 Tablet terminal, in addition to the optical sensor, gyroscope, may be incorporated another detection device including a sensor for detecting inclination, such as an acceleration sensor.

また、図11(A)では表示部9631bと表示部9631aの表示面積が同じ例を示しているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示の品質も異なっていてもよい。 Further, FIG. 11 (A) is in the display area of ​​the display portion 9631b and the display unit 9631a illustrates the same example is not particularly limited, may be different in other sizes and one size, and quality of the display it may be different. 例えば一方が他方よりも高精細な表示を行える表示パネルとしてもよい。 For example it may be a display panel in which one is capable of higher-definition display than the other.

図11(B)は、閉じた状態であり、タブレット型端末は、筐体9630、太陽電池9633、充放電制御回路9634、バッテリー9635、DCDCコンバータ9636を有する。 FIG. 11 (B) is closed in tablet terminal includes a housing 9630, a solar cell 9633, a charge and discharge control circuit 9634, a battery 9635, DCDC converter 9636. なお、図11(B)では充放電制御回路9634の一例としてバッテリー9635、DCDCコンバータ9636を有する構成について示している。 Also shows a structure including a battery 9635, DCDC converter 9636 as an example shown in FIG. 11 (B) in which the charge and discharge control circuit 9634.

なお、タブレット型端末は2つ折り可能なため、未使用時に筐体9630を閉じた状態にすることができる。 Since the tablet terminal can be folded, it can be closed the housing 9630 when not in use. 従って、表示部9631a、表示部9631bを保護できるため、耐久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。 Therefore, it is possible to protect the display unit 9631, a display portion 9631 b, excellent durability can be provided an excellent tablet terminal of reliability for long-term use.

また、この他にも図11(A)および図11(B)に示したタブレット型端末は、様々な情報(静止画、動画、テキスト画像など)を表示する機能、カレンダー、日付または時刻などを表示部に表示する機能、表示部に表示した情報をタッチ入力操作または編集するタッチ入力機能、様々なソフトウェア(プログラム)によって処理を制御する機能、等を有することができる。 The tablet terminal illustrated in this addition to FIG. 11 (A) and FIG. 11 (B), various information (still image, moving image, and a text image) function of displaying a calendar, date or time of a function of displaying, it is possible to have a touch input function of a touch input or editing the information displayed on the display unit, a function of controlling processing by various kinds of software (programs), and the like.

本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。 The structure described in this embodiment, is a method that the structure described in another embodiment, can be combined as appropriate with such method.

100 基板102 素子分離絶縁層104 絶縁層108 ゲート絶縁層110 ゲート電極層112 配線層114 配線層115 配線層115a 配線層115b 配線層115c 配線層116 配線層117 配線層120 絶縁層135 絶縁層140 絶縁層142a ソース電極層142b ドレイン電極層144 酸化物半導体積層144a 酸化物半導体層144b 酸化物半導体層144c 酸化物半導体層147 ゲート絶縁層147a ゲート絶縁層147b ゲート絶縁層148 ゲート電極層149 ゲート電極層150 絶縁層155 絶縁層160 トランジスタ162 トランジスタ163 トランジスタ164 トランジスタ172 トランジスタ173 トランジスタ174 トランジスタ250 メモリセル251 メモリセルアレイ251a メモ 100 substrate 102 an element isolation insulating layer 104 insulating layer 108 gate insulating layer 110 gate electrode layer 112 a wiring layer 114 the wiring layer 115 the wiring layer 115a wiring layer 115b wiring layer 115c wiring layer 116 the wiring layer 117 the wiring layer 120 insulating layer 135 insulating layer 140 insulating layers 142a source electrode layer 142b drain electrode layer 144 oxide semiconductor stack 144a oxide semiconductor layer 144b oxide semiconductor layer 144c oxide semiconductor layer 147 gate insulating layer 147a gate insulating layer 147b gate insulating layer 148 gate electrode layer 149 gate electrode layer 150 insulating layer 155 insulating layer 160 the transistor 162 the transistor 163 the transistor 164 the transistor 172 the transistor 173 the transistor 174 the transistor 250 memory cells 251 a memory cell array 251a notes セルアレイ251b メモリセルアレイ253 周辺回路254 容量素子260 トランジスタ262 トランジスタ264 容量素子801 トランジスタ802 トランジスタ803 トランジスタ804 トランジスタ811 トランジスタ812 トランジスタ813 トランジスタ814 トランジスタ901 RF回路902 アナログベースバンド回路903 デジタルベースバンド回路904 バッテリー905 電源回路906 アプリケーションプロセッサ907 CPU Array 251b memory cell array 253 peripheral circuit 254 capacitive element 260 transistor 262 transistor 264 capacitive element 801 transistor 802 transistor 803 transistor 804 transistor 811 transistor 812 transistor 813 transistor 814 transistor 901 RF circuit 902 analog baseband circuit 903 digital baseband circuitry 904 battery 905 power source circuit 906 application processor 907 CPU
908 DSP 908 DSP
910 フラッシュメモリ911 ディスプレイコントローラ912 メモリ回路913 ディスプレイ914 表示部915 ソースドライバ916 ゲートドライバ917 音声回路918 キーボード919 タッチセンサ950 メモリ回路951 メモリコントローラ952 メモリ953 メモリ954 スイッチ955 スイッチ956 ディスプレイコントローラ957 ディスプレイ1001 バッテリー1002 電源回路1003 マイクロプロセッサ1004 フラッシュメモリ1005 音声回路1006 キーボード1007 メモリ回路1008 タッチパネル1009 ディスプレイ1010 ディスプレイコントローラ9033 留め具9034 スイッチ9035 電源スイッチ9036 スイッチ9038 操作スイッチ9630 筐体9631a 910 flash memory 911 display controller 912 memory circuit 913 display 914 display unit 915 source driver 916 gate driver 917 audio circuit 918 keyboard 919 touch sensor 950 memory circuit 951 the memory controller 952 Memory 953 Memory 954 switch 955 switch 956 display controller 957 Display 1001 Battery 1002 power circuit 1003 microprocessor 1004 flash memory 1005 the audio circuit 1006 keyboard 1007 memory circuit 1008 touch panel 1009 displays 1010 a display controller 9033 fasteners 9034 switch 9035 power switch 9036 switch 9038 operation switches 9630 housing 9631a 示部9631b 表示部9632a 領域9632b 領域9633 太陽電池9634 充放電制御回路9635 バッテリー9636 DCDCコンバータ9638 操作キー9639 ボタン Radical 113 9631b display unit 9632a region 9632b region 9633 solar cell 9634 charge and discharge control circuit 9635 battery 9636 DCDC converter 9638 operating keys 9639 button

Claims (3)

  1. 半導体基板上方の第1の酸化物絶縁層と、 A first oxide insulating layer of the semiconductor substrate above,
    前記第1の酸化物絶縁層上方の金属酸化物層と、 Wherein a first oxide insulating layer over the metal oxide layer,
    前記金属酸化物層上方の第2の酸化物絶縁層と、 Said metal oxide layer a second oxide insulating layer above,
    前記第2の酸化物絶縁層を介して前記金属酸化物層と重なるゲート電極層と、を有し、 Anda the metal oxide layer and overlap with Ruge over gate electrode layer through the second oxide insulating layer,
    前記金属酸化物層は、第1乃至第3の金属酸化物層が順に積層された構造を有し、 The metal oxide layer has a first to third metal oxide layer are sequentially stacked,
    前記第1乃至前記第3の金属酸化物層は少なくともインジウムを含み、 The first to the third metal oxide layer includes at least indium,
    前記第2の金属酸化物層は、前記第1及び前記第3の金属酸化物層よりもインジウムの含有率が多く、 Said second metal oxide layer, many said first and said third metal oxide layer indium content than,
    前記第2の金属酸化物層は結晶構造を有することを特徴とする半導体装置。 Said second metal oxide layer semiconductor device characterized by having a crystal structure.
  2. 半導体基板上方の第1の窒化物絶縁層と、 A first nitride insulating layer of the semiconductor substrate above,
    前記第1の窒化物絶縁層上方の第1の酸化物絶縁層と、 A first oxide insulating layer of the first nitride insulating layer above,
    前記第1の酸化物絶縁層上方の金属酸化物層と、 Wherein a first oxide insulating layer over the metal oxide layer,
    前記金属酸化物層上方の第2の酸化物絶縁層と、 Said metal oxide layer a second oxide insulating layer above,
    前記第2の酸化物絶縁層上方の第2の窒化物絶縁層と、 A second nitride insulating layer of the second oxide insulating layer above,
    前記第2の酸化物絶縁層及び前記第2の窒化物絶縁層を介して前記金属酸化物層と重なるゲート電極層と、を有し、 Anda the metal oxide layer and overlap with Ruge over gate electrode layer through the second oxide insulating layer and the second nitride insulating layer,
    前記金属酸化物層は、第1乃至第3の金属酸化物層が順に積層された構造を有し、 The metal oxide layer has a first to third metal oxide layer are sequentially stacked,
    前記第1乃至前記第3の金属酸化物層は少なくともインジウムを含み、 The first to the third metal oxide layer includes at least indium,
    前記第2の金属酸化物層は、前記第1及び前記第3の金属酸化物層よりもインジウムの含有率が多く、 Said second metal oxide layer, many said first and said third metal oxide layer indium content than,
    前記第2の金属酸化物層は結晶構造を有することを特徴とする半導体装置。 Said second metal oxide layer semiconductor device characterized by having a crystal structure.
  3. 請求項1または請求項2において、 According to claim 1 or claim 2,
    前記金属酸化物層は、局在準位による吸収係数が3×10 −3 /cm以下であること特徴とする半導体装置。 The metal oxide layer, a semiconductor device according to claim absorption coefficient due to the localized level is 3 × 10 -3 / cm or less.
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