JP5606787B2 - Method of manufacturing a thin film transistor, and a thin film transistor, an image sensor, x-ray sensor and the x-ray digital imaging device - Google Patents

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本発明は、薄膜トランジスタの製造方法、並びに、薄膜トランジスタ、イメージセンサー、X線センサー及びX線デジタル撮影装置に関する。 The present invention relates to a method of manufacturing a thin film transistor, and a thin film transistor, an image sensor, an X-ray sensor and the X-ray digital imaging device.

近年、In−Ga−Zn−O系(以下、「IGZO系」又は「IGZO」と略称する場合がある。)の酸化物半導体薄膜をチャネル層に用いた薄膜トランジスタの開発が活発に行われている(非特許文献1、2参照)。 Recently, In-Ga-Zn-O-based development of a thin film transistor including an oxide semiconductor thin film on the channel layer (hereinafter, sometimes abbreviated as "IGZO-based" or "IGZO".) Have been actively conducted (see non-Patent documents 1 and 2). 上記酸化物半導体薄膜は低温成膜が可能であり、且つアモルファスシリコンよりも高移動度を示し、更に可視光に透明であることからプラスチック板や樹脂フィルム等の基板上にフレキシブルな透明薄膜トランジスタを形成することが可能である。 The oxide semiconductor thin film is formed at a low temperature, and also of amorphous silicon exhibits high mobility, form a flexible transparent TFT on a substrate such as a plastic plate or a resin film since it more transparent to visible light it is possible to.

一方、IGZO系の酸化物半導体膜を用いた薄膜トランジスタにおいては、連続通電時のしきい値電圧の変化が非常に大きく、デバイスとしての安定性に欠けるため、最近では成膜後、又は薄膜トランジスタの作製後に酸化性雰囲気中にて熱処理(適宜「ポストアニール処理」または「アニール処理」と記す。)を施すことによって電気特性を安定化させることが提案されている(特許文献1参照)。 On the other hand, in the thin film transistor including an oxide semiconductor film of IGZO system, change is very large in threshold voltage at the time of continuous energization, due to lack of stability of the device, after the film formation in recent years, or for manufacturing a thin film transistor heat treatment to stabilize the electric characteristics by performing a (suitably referred to as "post-annealing treatment" or "annealing".) has been proposed in an oxidizing atmosphere after (see Patent Document 1).
また、チャネル層にIGZO系の酸化物半導体膜を用いた場合に電気特性の経時変化を抑制するため、酸化物半導体層と、該酸化物半導体層とゲート絶縁膜との間に抵抗層を有する薄膜トランジスタが提案されている(特許文献2参照)。 Also it has to suppress the change with time of the electric characteristics when an oxide semiconductor film of IGZO-based channel layer, the oxide semiconductor layer, the resistive layer between the oxide semiconductor layer and the gate insulating film TFT has been proposed (see Patent Document 2).

特開2007−311404号公報 JP 2007-311404 JP 特開2007−73701号公報 JP 2007-73701 JP

IGZO薄膜はアニール処理を施す際に、そのアニール温度に非常に敏感であり、特に100〜300℃程度の低温アニール領域にて導電率が5〜6桁程度変化する。 IGZO thin film when annealed, its very sensitive to the annealing temperature, conductivity changes by about 5-6 orders of magnitude at particular 100 to 300 ° C. of about low temperature anneal region. このように狭い温度領域で導電率が大きく変化することは、特に大面積の基板上に薄膜トランジスタを作製する際に、アニール処理時の温度ムラがそのまま電気特性ムラに反映されてしまい、デバイス特性の面内均一性を確保することが困難となる。 The conductivity changes greatly at such narrow temperature range, particularly when a thin film transistor on a substrate having a large area, the temperature unevenness in the annealing process will be directly reflected in the electrical characteristics unevenness, the device characteristics it is difficult to ensure in-plane uniformity.

ポストアニール処理の必要性は認識されている反面、アニール処理時の温度ムラによる電気特性ムラを抑える手法は確立されておらず、特に大面積デバイスを作製する上での大きな障壁となっている。 Although the need for post-annealing treatment which have been recognized, on reducing the electrical characteristics unevenness due to temperature unevenness in the annealing process has not been established, in particular a major barrier in manufacturing a large-area device.

そこで、本発明は、酸化物半導体層を有する薄膜トランジスタを製造する際に熱処理による電気特性のバラツキが抑制され、特に大面積のデバイスの作製に適した薄膜トランジスタの製造方法を提供することを主な目的とする。 Accordingly, the present invention is an oxide semiconductor layer variation in electrical characteristics is suppressed by a heat treatment in manufacturing a thin film transistor having, in particular primary purpose is to provide a method of manufacturing a thin film transistor which is suitable for fabrication of devices having a large area to.

上記課題を解決するため、以下の発明が提供さ れる。 To solve the above problems, the following inventions are provided.
<1> 基板上に、酸化物半導体層と、ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極とを有する薄膜トランジスタを製造する方法であって、 <1> onto a substrate, an oxide semiconductor layer, a source electrode, a drain electrode, a gate insulating film, a method of manufacturing a thin film transistor having a gate electrode,
隣接する層の組成が異なる3層以上の積層構造を有し、かつ、前記ゲート電極に最も近い側に配置されたゲート最近層と前記ゲート電極から最も遠い側に配置されたゲート最遠層との間に、前記ゲート最近層及び前記ゲート最遠層よりも比抵抗が小さい低抵抗層が少なくとも1層存在し、前記ゲート最近層、前記ゲート最遠層、及び前記低抵抗層の各層の厚みは5〜100nmであり、総厚み30〜200nmの酸化物半導体層を形成する工程と、 Has a stacked structure including three or more layers having different compositions of the adjacent layers, and, located on the side closest to the gate electrode a gate recently layer and the farthest is located on the side gate farthest layer from the gate electrode between the gate recently layer and the gate resistivity is less than the farthest layer low-resistance layer is present at least one layer, wherein the gate recently layer, each layer of the gate farthest layer, and the low-resistance layer the thickness is 5 to 100 nm, forming an oxide semiconductor layer having a total thickness of 30 to 200 nm,
前記酸化物半導体層を形成した後、熱処理する工程と、 After forming the oxide semiconductor layer, a step of heat treatment,
を含む薄膜トランジスタの製造方法。 Method of manufacturing the thin film transistor including a.
<2> 前記酸化物半導体層を3層の積層構造で形成する<1>に記載の薄膜トランジスタの製造方法。 <2> The method for producing a thin film transistor according to the a stacked structure of the oxide semiconductor layer three layers <1>.
<3> 前記酸化物半導体層が非晶質である<1>又は<2>に記載の薄膜トランジスタの製造方法。 <3> The method for producing a thin film transistor according to the oxide semiconductor layer is amorphous <1> or <2>.
<4> 前記酸化物半導体層を構成する各層が、In及びGaのうち少なくともいずれか一方の元素を含むものである<1>〜<3>のいずれかに記載の薄膜トランジスタの製造方法。 <4> the layers constituting the oxide semiconductor layer is of In and Ga is intended to include at least one of the elements <1> to <3> The method for fabricating the thin film transistor according to any one of.
<5> 前記酸化物半導体層を構成する各層が、a(In )・b(Ga )・c(ZnO)からなるものである<1>〜<4>のいずれかに記載の薄膜トランジスタの製造方法。 <5> layers constituting the oxide semiconductor layer, any of a (In 2 O 3) · b (Ga 2 O 3) · c is made of a (ZnO) <1> ~ < 4> method for fabricating the thin film transistor according.
(ここでa、b、cは、それぞれa≧0、b≧0、c≧0、且つa+b≠0、b+c≠0、c+a≠0である。) (Where a, b, c are each a ≧ 0, b ≧ 0, c ≧ 0, a and a + b ≠ 0, b + c ≠ 0, c + a ≠ 0.)
<6> 前記ゲート最近層のb/(a+b)及び前記ゲート最遠層のb/(a+b)が、前記低抵抗層のb/(a+b)よりも大きい<5>に記載の薄膜トランジスタの製造方法。 <6> the gate of the recent layer b / (a + b) and the gate farthest layer b / (a + b) is a thin film transistor, wherein the low-resistance layer b / (a + b) is greater than <5> Production method.
<7> 前記ゲート最近層のバンドギャップ及び前記ゲート最遠層のバンドギャップが、前記低抵抗層のバンドギャップより広い<2>〜<6>のいずれか一項に記載の薄膜トランジスタの製造方法。 <7> The band gap of the gate recently layer bandgap and the gate farthest layer of manufacturing a thin film transistor according to any one of the wider than the band gap of the low-resistance layer <2> to <6> Method.
<8> 前記熱処理する工程を酸化性雰囲気中で行う<1>〜<7>のいずれかに記載の薄膜トランジスタの製造方法。 <8> The method for producing a thin film transistor according to any one of the heat treating conducted in an oxidizing atmosphere <1> to <7>.
<9> 前記熱処理する工程を100℃以上300℃以下の温度で行う<1>〜<8>のいずれかに記載の薄膜トランジスタの製造方法。 <9> The method for producing a thin film transistor according to any one of <1> to <8> conducted at a temperature below the thermal treatment process 300 ° C. 100 ° C. or more for.
<10> 前記基板が可撓性を有するものである<1>〜<9>のいずれかに記載の薄膜トランジスタの製造方法。 <10> The method for producing a thin film transistor according to any one of the substrate and has a flexible <1> to <9>.
<11> <1>〜<10>のいずれかに記載の薄膜トランジスタの製造方法を用いて製造された薄膜トランジスタ。 <11> <1> thin film transistor manufactured using the manufacturing method of a thin film transistor according to any one of 1 to <10>.
<12> <11>に記載の薄膜トランジスタを備えた表示装置。 <12> display device having a thin film transistor according to <11>.
<13> <11>に記載の薄膜トランジスタを備えたイメージセンサー。 An image sensor having a thin film transistor according to <13> <11>.
<14> <11>に記載の薄膜トランジスタを備えたX線センサー。 X-ray sensor with thin film transistor according to <14> <11>.
<15> <14>に記載のX線センサーを備えたX線デジタル撮影装置。 <15> X-ray digital imaging apparatus comprising an X-ray sensor according to <14>.

本発明によれば、酸化物半導体層を有する薄膜トランジスタを製造する際に熱処理による電気特性のバラツキが抑制され、特に大面積のデバイスの作製に適した薄膜トランジスタの製造方法、並びに、その方法により製造された薄膜トランジスタ、イメージセンサー、X線センサー及びX線デジタル撮影装置が提供される。 According to the present invention, the variation in suppression of electrical characteristics due to heat treatment in manufacturing a thin film transistor including an oxide semiconductor layer, in particular a method of manufacturing a thin film transistor suitable for making a device having a large area, and are prepared by the method a thin film transistor, an image sensor, X-ray sensor and the X-ray digital imaging device is provided.

本発明により製造される薄膜トランジスタの構成を概略的に示す断面図である。 The structure of the thin film transistors produced by the present invention is a cross-sectional view schematically showing. (A)トップゲート−トップコンタクト型、(B)トップゲート−ボトムコンタクト型、(C)ボトムゲート−トップコンタクト型、(D)ボトムゲート−ボトムコンタクト型 (A) a top gate - top contact type, (B) a top gate - bottom contact type, (C) a bottom gate - top contact type, (D) a bottom gate - bottom contact type 実施形態の液晶表示装置の一部分を示す概略断面図である。 It is a schematic cross-sectional view of a portion of a liquid crystal display device of the embodiment. 図2の液晶表示装置の電気配線の概略構成図である。 It is a schematic diagram of the electrical wiring of the liquid crystal display device of FIG. 実施形態の有機EL表示装置の一部分を示す概略断面図である。 It is a schematic cross-sectional view of a portion of the organic EL display device of the embodiment. 図4の有機EL表示装置の電気配線の概略構成図である。 It is a schematic diagram of the electrical wiring of the organic EL display device of FIG. 実施形態のX線センサーアレイの一部分を示す概略断面図である。 It is a schematic cross-sectional view of a portion of the X-ray sensor array embodiment. 図6のX線センサーアレイの電気配線の概略構成図である。 It is a schematic diagram of the electrical wiring of the X-ray sensor array of FIG. アニール温度と比抵抗の関係を示す図である。 Is a diagram showing an annealing temperature and specific resistance relationship. アニール温度とキャリア濃度の関係を示す図である。 Is a diagram showing the relationship between annealing temperature and a carrier concentration. 比較例7におけるアニール温度と比抵抗の関係を示す図である。 It is a diagram showing an annealing temperature and specific resistance relationship in Comparative Example 7. 比較例7のアニール温度とキャリア密度の関係を示す図である。 Is a diagram showing the relationship between annealing temperature and carrier density of Comparative Example 7. 実施例2で作製した試料構造を示す概略断面図である。 It is a schematic sectional view showing a sample structure produced in Example 2. 実施例2及び比較例8のVg−Id特性を示す図である。 Is a diagram showing the Vg-Id characteristics of Example 2 and Comparative Example 8.

以下、添付の図面を参照しながら、本発明の薄膜トランジスタの製造方法を中心に説明する。 Hereinafter, with reference to the accompanying drawings, it will be mainly described a method of manufacturing the thin film transistor of the present invention. なお、実質的に同様の機能を有するものには、全図面を通して同じ符号を付し、その説明を省略することがある。 Note that those having substantially the same functions are denoted by the same reference numerals throughout the drawings, may be omitted.

本発明者らは、3層以上の層から酸化物半導体層を構成し、その後、熱処理を施せば、特に室温から300℃程度までの低温アニール時の導電率のバラツキを非常に小さく抑えることが出来ることを見出した。 The present inventors have in the oxide semiconductor layer from three or more layers, then if Hodokose heat treatment, to be particularly suppressed very small variations in electrical conductivity at a low temperature annealing from room temperature to about 300 ° C. It was found to be able to.
すなわち、本発明に係る薄膜トランジスタの製造方法は、基板上に、酸化物半導体層と、ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極とを有する薄膜トランジスタを製造する方法であって、隣接する層の組成が異なる3層以上の積層構造を有し、かつ、前記ゲート電極に最も近い側に配置されたゲート最近層と前記ゲート電極から最も遠い側に配置されたゲート最遠層との間に、前記ゲート最近層及び前記ゲート最遠層よりも比抵抗が小さい低抵抗層が少なくとも1層存在し、前記ゲート最近層、前記ゲート最遠層、及び前記低抵抗層の各層の厚みは5〜100nmであり、総厚み30〜200nmの酸化物半導体層を形成する工程と、前記酸化物半導体層を形成した後、熱処理する工程と、を含む。 That is, the method of manufacturing the thin film transistor according to the present invention, on a substrate, an oxide semiconductor layer, a source electrode, a drain electrode, a gate insulating film, a method of manufacturing a thin film transistor having a gate electrode, the adjacent to have a stacked structure including three or more layers with different composition of the layer, and the gate farthest layer disposed farthest from the nearest located on the side gate recently layer and the gate electrode to the gate electrode during the gate recently layer and the gate than the farthest layer having small specific resistance low resistance layer is present at least one layer, wherein the gate recently layer, the gate farthest layer, and each layer of the low-resistance layer the thickness is 5 to 100 nm, and forming an oxide semiconductor layer having a total thickness of 30 to 200 nm, after forming the oxide semiconductor layer, a step of heat treatment, the.

図1(A)〜(D)は、本発明の薄膜トランジスタの製造方法によって製造することができる薄膜トランジスタの構成をそれぞれ概略的に示している。 Figure 1 (A) ~ (D) are respectively schematically shows the structure of a thin film transistor can be manufactured by the manufacturing method of a thin film transistor of the present invention. なお、図1(A)〜(D)の各薄膜トランジスタにおいて、共通の要素には同一の符号を付している。 In each thin film transistor of FIG. 1 (A) ~ (D), the common elements are denoted by the same reference numerals.

本実施形態に係る薄膜トランジスタ1〜4は、基板11上に、酸化物半導体層12と、ソース電極13と、ドレイン電極14と、ゲート絶縁膜15と、ゲート電極16とを有している。 TFT 1-4 according to the present embodiment, on the substrate 11, an oxide semiconductor layer 12, a source electrode 13, a drain electrode 14, a gate insulating film 15, and a gate electrode 16. そして、酸化物半導体層12は隣接する層の組成が互いに異なる3つの層12A,12B,12Cからなる積層構造を有し、ゲート電極16に最も近い側に配置された層12Cとゲート電極16から最も遠い側に配置された層12Aとの間に、ゲート電極16に最も近い側に配置された層12C及びゲート電極16から最も遠い側に配置された層12Aよりも比抵抗が小さい低抵抗層12Bが存在して構成されている。 Then, the oxide semiconductor layer 12 adjacent the layer of composition different three layers 12A, 12B, has a laminated structure consisting of 12C, from the layer 12C and the gate electrode 16 disposed on the side closest to the gate electrode 16 between the farthest disposed side layer 12A, the low-resistance layer even specific resistance smaller than the layer 12A arranged on the side farthest from the layer 12C and the gate electrode 16 is disposed on the side closest to the gate electrode 16 12B is configured exist. なお、本発明において「組成が異なる」とは、層を構成する成分(元素)の一部が異なる場合のほか、層を構成する成分(元素)は同じであってもそれらの成分の含有比率(組成比)が異なる場合も含まれる。 Note that the "different composition" in the present invention, in addition to the case where a part of the component (element) constituting the layer different, component (element) constituting the layers may be the same content ratio of the components (composition ratio) is contained may differ.

図1(A)に示す形態の薄膜トランジスタ1は、トップゲート−トップコンタクト型のトランジスタであり、図1(B)に示す形態の薄膜トランジスタ2は、トップゲート−ボトムコンタクト型のトランジスタであり、図1(C)に示す実施形態の薄膜トランジスタ3は、ボトムゲート−トップコンタクト型のトランジスタであり、図1(D)に示す形態の薄膜トランジスタ4は、ボトムゲート−ボトムコンタクト型のトランジスタである。 Thin film transistor 1 of the embodiment shown in FIG. 1 (A), a top gate - a top-contact transistor, the thin film transistor 2 in the form shown in FIG. 1 (B), a top gate - a bottom-contact transistor, FIG. 1 TFT 3 of the embodiment shown in (C) is a bottom gate - a top-contact transistor, a thin film transistor 4 of the form shown in FIG. 1 (D) a bottom gate - a bottom-contact transistor.
図1(A)〜(D)に示す実施形態の薄膜トランジスタにおいて、同一符号を付与されている各要素の機能は同一であり、同様の材料を適用することができる。 In the thin film transistor of the embodiment shown in FIG. 1 (A) ~ (D), the function of each element being provided with the same reference numerals are the same, it is possible to apply the same material.

以下、各構成要素について詳述する。 Will be described below in detail each component. なお、代表例として図1(A)に示すトップゲート−トップコンタクト型の薄膜トランジスタ1を製造する場合について具体的に説明するが、本発明は他の形態の薄膜トランジスタを製造する場合についても同様に適用することができる。 Incidentally, the top gate shown in FIG. 1 (A) as a typical example - will be specifically explained for the case of manufacturing a top-contact thin film transistor 1, the present invention is the same when manufacturing a thin-film transistor of another embodiment applicable can do.

(基板) (substrate)
まず、薄膜トランジスタを形成するための基板11を用意する。 First, a substrate 11 for forming a thin film transistor.
基板11の形状、構造、大きさ等については特に制限はなく、目的に応じて適宜選択することが出来る。 The shape of the substrate 11, the structure, the structure, the size or the like, can be appropriately selected depending on the intended purpose. 基板11の構造は単層構造であってもよいし、積層構造であってもよい。 Structure of the substrate 11 may be a single layer structure or a multilayer structure.
基板11の材質は製造するデバイスに応じて選択すればよく、例えばガラス、YSZ(イットリウム安定化ジルコニウム)等の無機基板、樹脂基板、その複合材料等を用いることが出来る。 The material of the substrate 11 may be selected depending on the device to be manufactured, for example, glass, YSZ (yttrium stabilized zirconium) or the like of the inorganic substrate, a resin substrate, it is possible to use that composite materials.
中でも軽量である点、可撓性を有する点から樹脂基板又はその複合材料が好ましい。 Among them lightweight as point, a resin substrate or a composite material thereof in view of a flexible are preferred. 具体的には、ポリブチレンテレフタレート、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリブチレンナフタレート、ポリスチレン、ポリカーボネート、ポリスルホン、ポリエーテルスルホン、ポリアリレート、アリルジグリコールカーボネート、ポリアミド、ポリイミド、ポリアミドイミド、ポリエーテルイミド、ポリベンズアゾール、ポリフェニレンサルファイド、ポリシクロオレフィン、ノルボルネン樹脂、ポリクロロトリフルオロエチレン等のフッ素樹脂、液晶ポリマー、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、アイオノマー樹脂、シアネート樹脂、架橋フマル酸ジエステル、環状ポリオレフィン、芳香族エーテル、マレイミドーオレフィン、セルロース、エピスルフィド化合物等の合成樹脂基板、酸化珪素 Specifically, polybutylene terephthalate, polyethylene terephthalate, polyethylene naphthalate, polybutylene naphthalate, polystyrene, polycarbonate, polysulfone, polyether sulfone, polyarylate, allyl diglycol carbonate, polyamide, polyimide, polyamideimide, polyetherimide, polybenzazole, polyphenylene sulfide, polycycloolefin, norbornene resin, polychlorotrifluoroethylene or fluorine resin, liquid crystal polymer, an acrylic resin, epoxy resin, silicone resin, ionomer resin, cyanate resin, crosslinked fumaric acid diesters, cyclic polyolefin, aromatic ethers, maleimides-olefins, cellulose, synthetic resin substrate, such as episulfide compounds, silicon oxide 子との複合プラスチック材料、金属ナノ粒子、無機酸化物ナノ粒子、無機窒化物ナノ粒子等との複合プラスチック材料、カーボン繊維、カーボンナノチューブとの複合プラスチック材料、ガラスフェレーク、ガラスファイバー、ガラスビーズとの複合プラスチック材料、粘土鉱物や雲母派生結晶構造を有する粒子との複合プラスチック材料、薄いガラスと上記単独有機材料との間に少なくとも1回の接合界面を有する積層プラスチック材料、無機層と有機層を交互に積層することで少なくとも1つの接合界面を有するバリア性能を有する複合材料、ステンレス基板或いはステンレスと異種金属を積層した金属多層基板、アルミニウム基板或いは表面に酸化処理(例えば陽極酸化処理)を施すことで表面の絶縁性を向上させた酸化皮膜付きの Composite plastic material of the child, the metal nanoparticles, inorganic oxides nanoparticles, composite plastic material with an inorganic nitride nanoparticles, etc., carbon fiber, composite plastic materials with carbon nanotubes, glass Fe Lake, glass fibers, glass beads of composite plastic materials, composite plastic material of particles having a clay mineral or mica derived crystal structure, layered plastic material having a bonding interface at least once between the thin glass and the single organic material, an inorganic layer and an organic layer composite material, a stainless substrate or a stainless and dissimilar metal was laminated metal multilayer substrate, it is subjected to oxidation treatment to an aluminum substrate or surface (eg anodizing) having a barrier property with at least one bonding interface by alternately stacking in the surface of the insulating with an oxide film with improved ルミニウム基板等を用いることが出来る。 Aluminum substrate or the like can be used. また、樹脂基板は耐熱性、寸法安定性、耐溶剤性、電気絶縁性、加工性、低通気性、又は低吸湿性等に優れていることが好ましい。 Further, the resin substrate is heat resistance, dimensional stability, solvent resistance, electrical insulation, workability, low gas permeability, or is preferably excellent in low hygroscopicity. 前記樹脂基板は、水分や酸素の透過を防止するためのガスバリア層や、樹脂基板の平坦性や下部電極との密着性を向上するためのアンダーコート層等を備えていてもよい。 The resin substrate, gas barrier layer and to prevent permeation of moisture or oxygen, may comprise an undercoat layer for improving the adhesion between the flatness and the lower electrode such as a resin substrate.

本発明における基板11の厚みは50μm以上500μm以下であることが好ましい。 It is preferred that the thickness of the substrate 11 is 50μm or more 500μm or less in the present invention. 基板11の厚みが50μm以上であると、基板自体の平坦性がより向上する。 When the thickness of the substrate 11 is 50μm or more, the flatness of the substrate itself is more improved. また、基板11の厚みが500μm以下であると、基板自体の可撓性がより向上し、フレキシブルデバイス用基板としての使用がより容易となる。 If the thickness of the substrate 11 is 500μm or less, the flexibility of the substrate itself is improved, used as a substrate for a flexible device it becomes easier.

(酸化物半導体層) (Oxide semiconductor layer)
基板11上に、3層以上の積層構造を有し、かつ、隣接する層12A,12B,12Cの組成が異なる酸化物半導体層12を形成する。 On the substrate 11 has a stacked structure including three or more layers, and adjacent layers 12A, 12B, the composition of 12C to form a different oxide semiconductor layer 12.
酸化物半導体層12を構成する各層12A,12B,12Cを構成する材料は、チャネル層として機能する酸化物半導体であれば特に限定されないが、イオン価数、導電性の観点から、Al、Sc、Ti、Mn、Fe、Ga、Y、In、Sn、Ho、Er、Tm、Yb、及びLuからなる群より選ばれた少なくとも1種の元素と、Mg、Ca、Ni、Zn、Sr、及びBaからなる群より選ばれた少なくとも1種の元素とを含むものであることが好ましく、In及びGaのうち少なくともいずれか一方の元素を含むものがより好ましい。 Each layer 12A constituting the oxide semiconductor layer 12, 12B, the material constituting the 12C is not particularly limited as long as it is an oxide semiconductor that serves as a channel layer, an ionic valence, from the viewpoint of conductivity, Al, Sc, Ti, Mn, Fe, Ga, Y, in, Sn, Ho, Er, Tm, Yb, and at least one element selected from the group consisting of Lu, Mg, Ca, Ni, Zn, Sr, and Ba is preferably those containing at least one kind of element selected from the group consisting of those containing at least one element of in and Ga is preferable.

また、前記酸化物半導体層12は非晶質であることが好ましい。 Further, it is preferable that the oxide semiconductor layer 12 is amorphous. 非晶質膜は大面積にわたって均一な膜を形成し易く、多結晶のような粒界が存在しないため素子特性のバラツキを抑えることが容易である。 Amorphous film is easily easy to form a uniform film over a large area, to suppress variations in device characteristics for the grain boundary is not present, such as polycrystalline. 前記酸化物半導体層12が非晶質であるかどうかは、X線回折測定により確認することが出来る。 Wherein if the oxide semiconductor layer 12 is amorphous it can be confirmed by X-ray diffraction measurement. 即ちX線回折測定により、結晶構造を示す明確なピークが検出されなかった場合は、その酸化物半導体層12は非晶質であると判断することが出来る。 That the X-ray diffraction measurement, when the clear peak showing the crystal structure is not detected, the oxide semiconductor layer 12 may be determined to be amorphous.

前記酸化物半導体層12を構成する層12A,12B,12Cのうち、ゲート電極16に最も近い側に配置された層12C(適宜「ゲート最近層」と記す)とゲート電極16から最も遠い側に配置された層12A(適宜「ゲート最遠層」と記す)との間に、ゲート最近層12C及びゲート最遠層12Aよりも比抵抗が小さい層(低抵抗層)12Bが少なくとも1層存在している。 Layer 12A constituting the oxide semiconductor layer 12, 12B, of 12C, the layer 12C, which are arranged on the side closest to the gate electrode 16 (as appropriate referred to as "gate recently layer") and the side farthest from the gate electrode 16 between the arranged layer 12A (appropriately referred to as "gate farthest layer") than the gate recently layer 12C and gate farthest layer 12A having small specific resistance layer (low-resistance layer) 12B is present at least one layer ing. このような層構成にすることによって、前記低抵抗層12Bがチャネルとして機能するとともに、ゲート最近層12Cとゲート最遠層12Aが保護層としても機能し、酸化物半導体層12の形成前後でのプロセスによるダメージ等の影響を抑えることが可能となる。 With such a layer structure, the together the low-resistance layer 12B functions as a channel, a gate recently layer 12C and the gate farthest layer 12A also functions as a protective layer, before and after formation of the oxide semiconductor layer 12 it is possible to suppress the influence of the damage due process. なお、各層の比抵抗の大小は走査型拡がり抵抗顕微鏡法(Scanning Spread Resistance Microscopy)によって評価することができる。 Incidentally, the magnitude of each of the specific resistance can be evaluated by scanning spreading resistance microscopy (Scanning Spread Resistance Microscopy).

また、酸化物半導体層12におけるゲート電極16に最も近い側に配置された層(ゲート最近層)12Cとゲート電極16から最も遠い側に配置された層(ゲート最遠層)12Aをバンドギャップの広い酸化物半導体によって形成し、ゲート最近層12Cとゲート最遠層12Aに挟まれた領域にバンドギャップの狭い層12Bを配置することにより、本発明の効果であるアニール時の電気特性のバラツキを抑えられるとともに、ゲート最近層12Cとゲート最遠層12Aに挟まれた領域が量子井戸を形成し、結果として移動度が向上する。 The oxide semiconductor layer layer disposed on the side closest to the gate electrode 16 in 12 (gate recently layer) 12C and a layer disposed farthest from the gate electrode 16 (gate farthest layer) 12A of bandgap formed by wide oxide semiconductor, by arranging a narrow layer 12B band gap region between the gate recently layer 12C and the gate farthest layer 12A, the variation in electric characteristics during annealing, which is the effect of the present invention with suppressed, the area between the gate recently layer 12C and the gate farthest layer 12A forms a quantum well, the mobility is improved as a result.

前記酸化物半導体層12は、より具体的には、構成する各層12A,12B,12Cが、a(In )・b(Ga )・c(ZnO)からなるものであることが特に好ましい。 The oxide semiconductor layer 12, it more specifically, each layer 12A constituting, 12B, 12C is made of a (In 2 O 3) · b (Ga 2 O 3) · c (ZnO) It is particularly preferred. ここでa、b、cは、それぞれa≧0、b≧0、c≧0、且つa+b≠0、b+c≠0、c+a≠0である。 Where a, b, c are each a ≧ 0, b ≧ 0, c ≧ 0, a and a + b ≠ 0, b + c ≠ 0, c + a ≠ 0. 特に前記ゲート最近層12C及びゲート最遠層12Aのb/(a+b)が、前記低抵抗層12Bのb/(a+b)よりも大きいものであることがより好ましい。 Especially b / of the gate recently layer 12C and gate farthest layer 12A (a + b) is more preferably the is larger than the low-resistance layer 12B b / (a ​​+ b). このような層構成にすることにより、低抵抗層12Bを容易に形成することが可能であり、且つカチオン組成比の異なる同種の材料に挟まれていることから、異種材料と接している場合に比べて界面での欠陥密度が低減され、均一性、安定性、信頼性の観点からも優れた薄膜トランジスタが提供可能である。 With such a layer structure, it is possible to easily form the low-resistance layer 12B, and since it is sandwiched between different homogeneous materials cation composition ratio, when in contact with different materials compared defect density at the interface is reduced, the uniformity, stability, excellent TFT in terms of reliability can be provided.

例えば、In−Ga−Zn−Oの系を用い、スパッタ等の成膜手法を用いて隣接する層の組成が異なるように3層以上からなる酸化物半導体層12を形成する。 For example, using a system of In-Ga-Zn-O, the composition of adjacent layers to form the oxide semiconductor layer 12 made of different three or more layers by using a deposition technique such as sputtering.
膜の平坦性、製造適性の観点から、酸化物半導体層12の各層12A,12B,12Cの厚みは5nm以上100nm以下であることが好ましく、酸化物半導体層12のトータルの厚み(総厚み)は30〜200nm程度が好ましい。 Flatness of the film, from the viewpoint of production suitability, each layer 12A of the oxide semiconductor layer 12, 12B, preferably 12C thickness of at 5nm or 100nm or less, the total thickness of the oxide semiconductor layer 12 (total thickness) about 30~200nm is preferable.

また、酸化物半導体層12を構成する3層以上の層12A,12B,12Cを成膜する間、大気中に暴露されることなく連続して成膜されることが好ましい。 Further, three or more layers 12A included in the oxide semiconductor layer 12, 12B, during the deposition of the 12C, to be formed successively without being exposed to the atmosphere preferred. 大気中に暴露されることなく連続して成膜されることにより、各層12A,12B,12Cの領域間の界面が汚染されることや、界面に欠陥が発生することを抑制することが出来、結果として、より優れたトランジスタ特性を得ることが出来る。 By being formed successively without being exposed to the atmosphere, the layers 12A, 12B, 12C that interface is contaminated or between regions of, it is possible to prevent the defects occur at the interface, as a result, it is possible to obtain a more excellent transistor characteristics. また、成膜工程数を削減出来るため、製造コストの低減を図ることも出来る。 Moreover, because it can reduce the number of film forming steps can also reduce the manufacturing cost.

組成(例えばカチオン組成比)の異なる酸化物半導体層12をスパッタによって積層成膜する方法としては、例えば、酸化物半導体層12を構成する第1の層12A又は第2の層12Bを成膜後、一旦成膜を停止し、ターゲットにかける電力を変更した後に成膜を再開する方法であってもよいし、成膜を停止せずターゲットにかける電力を速やかに又は緩やかに変更する方法であってもよい。 Composition (e.g. cation composition ratio) different oxide semiconductor layer 12 of a method for laminating the film formation by sputtering, for example, after forming the first layer 12A or the second layer 12B included in the oxide semiconductor layer 12 temporarily stopping the film formation, it may be a method resumes deposition after changing the electric power applied to the target, there a way to quickly or slowly changing the power applied to the target without stopping the film formation it may be.
また、組成比の異なるターゲットを2つ以上成膜室内に配置し、各層12A,12B,12Cを成膜する際に異なるターゲットを用いて成膜する方法であってもよい。 Also, targets of different composition ratios are arranged in more than one deposition chamber, the layers 12A, 12B, 12C may be a method of depositing using different target when depositing. 使用するターゲットはIn、Ga、Zn、又はこれらの酸化物若しくはこれらの複合酸化物のターゲットを組み合わせて用いた共スパッタであってもよいし、あらかじめ、成膜したIGZO膜中の金属元素の組成比が所望の比率、例えば、Ga/(In+Ga)=0.75、Zn/(In+Ga)=0.5となるような複合酸化物ターゲットの単独スパッタであってもよい。 Target an In, Ga, Zn, or an oxide thereof or may be a co-sputtering using a combination of target of these composite oxides to be used in advance, the composition of metal elements in the IGZO film formed ratio desired ratio, for example, Ga / (in + Ga) = 0.75, Zn / (in + Ga) = 0.5 may be a single sputtering of a composite oxide target such that.
なお、例えば成膜を停止せずターゲットにかける電力を速やかに又は緩やかに変更する方法によって複数の酸化物半導体層(領域)を形成する場合、隣接する層の間では組成が連続的に変化することになるが、組成が連続的に変化する領域の中間位置を隣接する層の境界として厚み等を設定すればよい。 Incidentally, for example, in the case of forming a plurality of oxide semiconductor layers by a method of rapidly or slowly change the power applied to the target without stopping the film formation (region), between adjacent layers composition changes continuously Although thus, the intermediate position of the area where composition changes continuously may be set thickness, and the like as a boundary of adjacent layers.

成膜後、酸化物半導体層12をパターンニングする。 After the film formation, patterning the oxide semiconductor layer 12. パターンニングはフォトリソグラフィー及びエッチングにより行うことが出来る。 Patterning may be performed by photolithography and etching. 具体的には、残存させる部分にフォトリソグラフィーによりレジストパターンを形成し、塩酸、硝酸、希硫酸、又は燐酸、硝酸及び酢酸の混合液(Alエッチング液:関東化学(株)製)等の酸溶液によりエッチングすることによりパターンを形成する。 Specifically, a resist pattern is formed by photolithography in a portion to be left, hydrochloric acid, nitric acid, dilute sulfuric acid, or phosphoric acid, a mixture of nitric acid and acetic acid (Al etchant manufactured by Kanto Chemical Co.) acid solution, such as by forming a pattern by etching.

(ソース・ドレイン電極) (Source and drain electrodes)
酸化物半導体層12の上にソース・ドレイン電極13,14を形成するための金属膜を形成する。 Forming a metal film for forming the source and drain electrodes 13 and 14 over the oxide semiconductor layer 12. ソース・ドレイン電極13,14は高い導電性を有するものを用い、例えばAl、Mo、Cr、Ta、Ti、Au、Au等の金属、Al−Nd、Ag合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫(ITO)、酸化亜鉛インジウム(IZO)等の金属酸化物導電膜等を用いて形成することが出来る。 Source and drain electrodes 13 and 14 using a material having high conductivity, for example Al, Mo, Cr, Ta, Ti, Au, metal such as Au, Al-Nd, Ag alloy, tin oxide, zinc oxide, indium oxide , indium tin oxide (ITO), indium zinc oxide (IZO) or the like of the metal oxide conductive film such as can be formed by using a. ソース・ドレイン電極13,14としてはこれらの導電膜を単層構造又は2層以上の積層構造として用いることが出来る。 The source and drain electrodes 13 and 14 can be used these conductive films in a single layer structure or a stacked structure of two or more layers.

ソース・ドレイン電極13,14の形成は、例えば印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、CVD、プラズマCVD法等の化学的方式等の中から使用する材料との適性を考慮して適宜選択した方法に従って成膜する。 Formation of source and drain electrodes 13 and 14, for example a printing method, a wet method such as coating method, vacuum deposition method, a sputtering method, a physical method such as ion plating, CVD, chemical methods such as a plasma CVD method forming a film in accordance with the method consideration of the suitability of the material to be used from the. 前記金属膜の厚みは成膜性、エッチングやリフトオフ法によるパターンニング性、導電性等を考慮すると、10nm以上1000nm以下とすることが好ましく、50nm以上100nm以下とすることがより好ましい。 Thickness deposition of the metal film, patterning properties by etching or a lift-off method, considering the conductivity and the like, preferably to 10nm or 1000nm or less, and more preferably to 50nm or 100nm or less.
次いで前記金属膜をエッチング又はリフトオフ法により所定の形状にパターンニングし、ソース電極13及びドレイン電極14を形成する。 Then patterning the metal film into a predetermined shape by etching or a lift-off method to form the source electrode 13 and drain electrode 14. この際、ソース・ドレイン電極13,14及びこれらの電極13,14に接続する配線を同時にパターンニングすることが好ましい。 In this case, it is preferable to simultaneously patterned wiring connected to the source and drain electrodes 13 and 14 and the electrodes 13 and 14.

(ゲート絶縁膜) (Gate insulating film)
ソース・ドレイン電極13,14及び配線を形成した後、ゲート絶縁膜15を形成する。 After forming the source and drain electrodes 13 and the wiring, a gate insulating film 15. ゲート絶縁膜15は高い絶縁性を有するものが好ましく、例えばSiO 、SiNx、SiON、Al 、Y 、Ta 、HfO 等の絶縁膜、又はこれらの化合物を少なくとも二種以上含む絶縁膜としてもよい。 At least the gate insulating film 15 preferably has high insulating properties, for example SiO 2, SiNx, SiON, Al 2 O 3, Y 2 O 3, Ta 2 O 5, HfO 2 or the like of the insulating film, or these compounds it may be an insulating film containing two or more. ゲート絶縁膜15は、印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、CVD、プラズマCVD法等の化学的方式等の中から使用する材料との適性を考慮して適宜選択した方法に従って成膜する。 Material gate insulating film 15 is used wet methods such as printing methods, coating methods, vacuum deposition, sputtering, physical methods such as ion plating, CVD, among such chemical methods such as a plasma CVD method forming a film in accordance with the method consideration of the suitability of the.
ゲート絶縁膜15はフォトリソグラフィー及びエッチングによって所定の形状にパターンニングを行う。 The gate insulating film 15 do patterned into a predetermined shape by photolithography and etching.
尚、ゲート絶縁膜15はリーク電流の低下及び電圧耐性の向上のための厚みを有する必要がある一方、ゲート絶縁膜15の厚みが大きすぎると駆動電圧の上昇を招いてしまう。 Note that the gate insulating film 15 while it is necessary to have a thickness of for improved reduction and voltage resistance of the leakage current, the thickness of the gate insulating film 15 resulting in an increase in the drive voltage too high. ゲート絶縁膜15は材質にもよるが、ゲート絶縁膜15の厚みは10nm〜10μmが好ましく、50nm〜1000nmがより好ましく、100nm〜400nmが特に好ましい。 The gate insulating film 15 is dependent on the material, the thickness of the gate insulating film 15 is preferably 10 nm to 10 [mu] m, more preferably 50 nm to 1000 nm, 100 nm to 400 nm is particularly preferred.

(ゲート電極) (Gate electrode)
ゲート絶縁膜15を形成した後、ゲート電極16を形成する。 After forming the gate insulating film 15, to form the gate electrode 16. ゲート電極16は高い導電性を有するものを用い、例えばAl、Mo、Cr、Ta、Ti、Au、Au等の金属、Al−Nd、Ag合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫(ITO)、酸化亜鉛インジウム(IZO)等の金属酸化物導電膜等を用いて形成することが出来る。 The gate electrode 16 is used as having a high conductivity, for example Al, Mo, Cr, Ta, Ti, Au, metal such as Au, Al-Nd, Ag alloy, tin oxide, zinc oxide, indium oxide, indium tin oxide (ITO), indium zinc oxide (IZO) or the like of the metal oxide conductive film such as can be formed by using a. ゲート電極16としてはこれらの導電膜を単層構造又は2層以上の積層構造として用いることが出来る。 The gate electrode 16 can be used these conductive films in a single layer structure or a stacked structure of two or more layers.

ゲート電極16は、例えば印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、CVD、プラズマCVD法等の化学的方式等の中から使用する材料との適性を考慮して適宜選択した方法に従って成膜する。 Material gate electrode 16 is to be used, for example a printing method, a wet method such as coating method, vacuum deposition method, a sputtering method, a physical method such as ion plating, CVD, among such chemical methods such as a plasma CVD method forming a film in accordance with the method consideration of the suitability of the. 前記金属膜の厚みは成膜性、エッチングやリフトオフ法によるパターンニング性、導電性等を考慮すると、10nm以上1000nm以下とすることが好ましく、50nm以上200nm以下とすることがより好ましい。 Thickness deposition of the metal film, patterning properties by etching or a lift-off method, considering the conductivity and the like, preferably to 10nm or 1000nm or less, and more preferably to 50nm or 200nm or less.
成膜後、エッチング又はリフトオフ法により所定の形状にパターンニングし、ゲート電極16を形成する。 After the film formation, etching or lift-off patterned into a predetermined shape to form a gate electrode 16. この際、ゲート電極16及びゲート配線を同時にパターンニングすることが好ましい。 In this case, it is preferable to simultaneously patterned gate electrode 16 and the gate line.

(ポストアニール) (Post-annealing)
ゲート電極16のパターンニングの後、熱処理(ポストアニール)を行う。 After patterning of the gate electrode 16, performing heat treatment (post annealing). ポストアニール処理は酸化物半導体層12の成膜後であればどのタイミングであってもよく、酸化物半導体の成膜直後でもよいし、ソース・ドレイン電極13,14の形成の後、ゲート絶縁膜15の形成の後、あるいは、パターンニングが全て終わった後に行ってもよい。 Post-annealing process may be any timing as long as it is after the formation of the oxide semiconductor layer 12, may be the just-formed oxide semiconductor, after formation of the source and drain electrodes 13 and 14, the gate insulating film after the formation of 15, or may be performed after the end of all patterned.

ポストアニールの温度は、可撓性基板を用いる場合などを考慮すると、100℃以上300℃以下であることが好ましく、200℃以下で行うことがより好ましい。 Temperature post-annealing, when considering the case of using a flexible substrate, preferably at 100 ° C. or higher 300 ° C. or less, and more preferably at 200 ° C. or less. 100℃以上であれば酸化物半導体層12に含まれる水分を確実に飛ばすことができ、一方、300℃以下、特に200℃以下であればプラスチック基板のような可撓性のある樹脂基板に形成し易い。 If 100 ° C. or higher oxides moisture can be reliably fly contained in the semiconductor layer 12, on the other hand, 300 ° C. or less, formed on a flexible resin substrate such as a plastic substrate as long as particular 200 ° C. or less easy to. 従って、薄膜トランジスタ付プラスチック基板を用いたフレキシブルディスプレイへの本発明の適用がより容易となる。 Therefore, application of the invention to a flexible display using a plastic substrate with a thin film transistor becomes easier.

ポストアニール中の雰囲気は酸化性雰囲気にすることが好ましい。 Atmosphere in the post annealing is preferably an oxidizing atmosphere. 不活性雰囲気や還元性雰囲気中でポストアニールを施すと酸化物半導体層中の酸素が抜け、余剰キャリアが発生し易くなるが、酸化性雰囲気中で熱処理を行えば、酸化物半導体層中の酸素の抜けを抑制し、ノーマリーオフ駆動の薄膜トランジスタを作製し易くなる。 Subjecting the missing oxygen in the oxide semiconductor layer in post-annealing in an inert atmosphere or a reducing atmosphere, although excess carriers is likely to occur, by performing heat treatment in an oxidizing atmosphere, oxygen in the oxide semiconductor layer exit to the suppression of easily manufacturing a thin film transistor of the normally-off driving.

本実施形態ではトップゲート型構造の薄膜トランジスタ1を製造する場合について記述したが、本発明によって製造する薄膜トランジスタはトップゲート型に限定されることなく、ボトムゲート型の薄膜トランジスタであってもよい。 Although the present embodiment has been described for the case of manufacturing the thin-film transistor 1 of the top gate structure, a thin film transistor produced by the present invention is not limited to the top gate type, or may be a bottom-gate thin film transistor.
いずれの形態の薄膜トランジスタを製造するにせよ、本発明によれば、酸化物半導体層12を形成した後の熱処理(ポストアニール処理)によって起こり易い薄膜トランジスタの電気特性のバラツキを効果的に抑えることが可能であり、特に大面積のデバイス作製において面内均一性、安定性、信頼性の高い薄膜トランジスタを提供することが可能となる。 Whether the production of thin-film transistor of any form, according to the present invention, it is possible to suppress the variation in electric characteristics of easy thin film transistor caused by heat treatment after the formation of the oxide semiconductor layer 12 (post-annealing) effectively , and particularly in-plane uniformity in the device fabrication of a large area, stability, it is possible to provide a highly reliable thin film transistor. この効果により必然的に歩留まりも向上し、生産コストの低減にも繋がる。 Inevitably also improves yield by this effect, also leads to a reduction in production costs.

本発明の薄膜トランジスタの製造方法を用いて作製した薄膜トランジスタの用途には特に限定はないが、例えば電気光学装置(例えば液晶表示装置、有機EL(Electro Luminescence)表示装置、無機EL表示装置等の表示装置、等)における駆動素子として好適である。 Although there is no particular limitation on the application of the thin film transistor manufactured using the method for fabricating the thin film transistor of the present invention, for example, an electro-optical device (e.g., a liquid crystal display device, an organic EL (Electro Luminescence) display device, an inorganic EL display device of the display device is suitable as a driving element in etc.).
更に本発明の製造方法を用いて作製した薄膜トランジスタは、樹脂基板を用いた低温プロセスで作製可能なデバイス(例えばフレキシブルディスプレイ等)、X線センサー等の各種センサー、MEMS(Micro Electro Mechanical System)等、種々の電子デバイスにおける駆動素子(駆動回路)として、好適に用いられるものである。 Further thin film transistor manufactured using the manufacturing method of the present invention, can be fabricated device at a low temperature process using a resin substrate (for example, a flexible display, etc.), various sensors, such as X-ray sensor, MEMS (Micro Electro Mechanical System) or the like, as a drive element (drive circuit) in a variety of electronic devices, is suitably used.

本発明の電気光学装置又はセンサーは、前述の本発明の薄膜トランジスタを備えて構成される。 Electro-optical device or sensor of the present invention is configured with a thin film transistor of the invention described above.
電気光学装置の例としては、表示装置(例えば液晶表示装置、有機EL表示装置、無機EL表示装置、等)がある。 Examples of the electro-optical device, a display device (for example, a liquid crystal display device, an organic EL display device, an inorganic EL display device, etc.) is.
センサーの例としては、CCD(Charge Coupled Device)又はCMOS(Complementary Metal Oxide Semiconductor)等のイメージセンサーや、X線センサー等が好適である。 Examples of sensors, CCD and (Charge Coupled Device) or an image sensor such as a CMOS (Complementary Metal Oxide Semiconductor), X-ray sensor and the like.
本発明の電気光学装置又はセンサーは、低い消費電力により良好な特性を示す。 Electro-optical device or sensor of the present invention show good properties by low power consumption. ここで言うところの特性とは、電気光学装置の場合には表示特性、センサーの場合には感度特性を示す。 The characteristics of our purposes here, if the electro-optical device showing a sensitivity characteristic in the case where the display characteristics of the sensor.
以下、本発明によって製造される薄膜トランジスタを備えた電気光学装置又はセンサーの代表例として、液晶表示装置、有機EL表示装置、X線センサーについて説明する。 Hereinafter, as a typical example of the electro-optical device or sensor comprising a thin film transistor produced according to the present invention, a liquid crystal display device, an organic EL display device, the X-ray sensor is described.

<液晶表示装置> <A liquid crystal display device>
図2に、本発明の電気光学装置の一実施形態の液晶表示装置について、その一部分の概略断面図を示し、図3にその電気配線の概略構成図を示す。 2, a liquid crystal display device of an embodiment of an electro-optical device of the present invention, a schematic cross-sectional view of a portion thereof, shows a schematic diagram of the electrical wiring in FIG.

図2に示すように、本実施形態の液晶表示装置5は、図1(A)に示したトップゲート型の薄膜トランジスタ1と、トランジスタ1のパッシベーション層54で保護されたゲート電極16上に画素下部電極55およびその対向上部電極56で挟まれた液晶層57と、各画素に対応させて異なる色を発色させるためのRGBカラーフィルタ58とを備え、TFT1の基板11側およびカラーフィルタ58上にそれぞれ偏光板59a、59bを備えた構成である。 As shown in FIG. 2, the liquid crystal display device 5 of this embodiment, FIG. 1 and the thin-film transistor 1 of the top gate type shown (A), the pixel lower on the gate electrode 16 which is protected by a passivation layer 54 of the transistor 1 a liquid crystal layer 57 sandwiched between the electrode 55 and the opposing upper electrode 56, corresponding to each pixel and a RGB color filter 58 to color the different colors, respectively on the substrate 11 side and the color filter 58 of the TFT1 polarizing plates 59a, a configuration in which a 59b.

また、図3に示すように、本実施形態の液晶表示装置5は、互いに平行な複数のゲート配線51と、該ゲート配線51と交差する、互いに平行なデータ配線52とを備えている。 Further, as shown in FIG. 3, the liquid crystal display device 5 of this embodiment, a plurality of gate wirings 51 which are parallel to each other and intersect with the gate wiring 51, and a parallel data line 52 to each other. ここでゲート配線51とデータ配線52は電気的に絶縁されている。 Here the gate wiring 51 and the data line 52 are electrically insulated. ゲート配線51とデータ配線52との交差部付近に、薄膜トランジスタ1が備えられている。 The vicinity of the intersection of the gate line 51 and data line 52, the thin film transistor 1 is provided.

薄膜トランジスタ1のゲート電極16は、ゲート配線51に接続されており、薄膜トランジスタ1のソース電極13はデータ配線52に接続されている。 The gate electrode 16 of the thin film transistor 1 is connected to the gate line 51, the source electrode 13 of the thin film transistor 1 is connected to the data line 52. また、薄膜トランジスタ1のドレイン電極14はゲート絶縁膜15に設けられたコンタクトホール19を介して(コンタクトホール19に導電体が埋め込まれて)画素下部電極55に接続されている。 Further, the drain electrode 14 of the thin film transistor 1 is connected to the gate insulating film 15 through a contact hole 19 provided in (embedded conductor in the contact hole 19) the pixel bottom electrode 55. この画素下部電極55は、接地された対向電極56とともにコンデンサ53を構成している。 The pixel lower electrode 55 constitute the capacitor 53 with the counter electrode 56 which is grounded.

図2に示した本実施形態の液晶装置においては、トップゲート型の薄膜トランジスタ1を備えるものとしたが、本発明の表示装置である液晶装置において用いられる薄膜トランジスタはトップゲート型に限定されることなく、ボトムゲート型の薄膜トランジスタであってもよい。 In the liquid crystal device of the present embodiment shown in FIG. 2, without it is assumed having a TFT 1 of the top-gate type thin film transistor used in a liquid crystal device is a display device of the present invention is not limited to the top gate type it may be a bottom gate thin film transistor.

本発明により製造された薄膜トランジスタは高い移動度を有するため、液晶表示装置において高精細、高速応答、高コントラスト等の高品位表示が可能となり、特に、面内均一性、安定性、信頼性が非常に高いことから液晶表示装置における大画面化に適している。 Because having a thin film transistor is high mobility produced by the present invention, high-resolution liquid crystal display device, high-speed response, enables high-quality display such as a high contrast, in particular, in-plane uniformity, stability, reliability very suitable for large screen in a liquid crystal display device from a high thing. また、活性層のIGZOが非晶質である場合には素子特性のバラツキを抑えることができ、大画面でムラのない優れた表示品位が実現される。 Further, when the IGZO active layer is amorphous can suppress variations in device characteristics, no good display quality unevenness is realized on a large screen.
しかも特性シフトが少ないため、ゲート電圧を低減でき、ひいては表示装置の消費電力を低減できる。 Moreover, since characteristic shift is small, can reduce gate voltage, it is possible to reduce the power consumption of the thus display device. また、本発明によると、半導体層として低温(例えば200℃以下)での成膜が可能な非晶質IGZO膜を用いて薄膜トランジスタを作製することができるため、基板としては樹脂基板(プラスチック基板)を用いることができる。 Further, according to the present invention, since a thin film transistor can be manufactured by using a film capable of amorphous IGZO film at a low temperature (e.g., 200 ° C. or less) as the semiconductor layer, as the substrate a resin substrate (plastic substrate) it can be used. 従って、本発明によれば、表示品質に優れ、大画面であり、フレキシブルな液晶表示装置を提供することができる。 Therefore, according to the present invention, is excellent in display quality, a large screen, it is possible to provide a flexible liquid crystal display device.

<有機EL表示装置> <Organic EL Display Device>
図4に、本発明の電気光学装置の一実施形態のアクティブマトリックス方式の有機EL表示装置について、その一部分の概略断面図を示し、図5に電気配線の概略構成図を示す。 4, the organic EL display device of active matrix type of an embodiment of an electro-optical device of the present invention, a schematic cross-sectional view of a portion thereof, shows a schematic diagram of the electrical wiring in FIG.

有機EL表示装置の駆動方式には、単純マトリックス方式とアクティブマトリックス方式の2種類がある。 The driving method of the organic EL display device, there are two types of simple matrix system and an active matrix method. 単純マトリックス方式は低コストで作製できるメリットがあるが、走査線を1本ずつ選択して画素を発光させることから、走査線数と走査線あたりの発光時間は反比例する。 The simple matrix system has a merit that can be manufactured at low cost, but the scanning line since the light emission pixels by selecting one by one, the light emission time per scanning line and the number of scanning lines is inversely proportional. そのため高精細化、大画面化が困難となっている。 Therefore, high-definition, large-screen size has become difficult. アクティブマトリックス方式は画素ごとにトランジスタやキャパシタを形成するため製造コストが高くなるが、単純マトリックス方式のように走査線数を増やせないという問題はないため高精細化、大画面化に適している。 Active matrix system is the production cost for forming the transistors and capacitors for each pixel is increased, higher resolution because there is no problem that increasing the number of scanning lines as a simple matrix method, are suitable for large screens.

本実施形態のアクティブマトリックス方式の有機EL表示装置6は、図1(A)に示したトップゲート型の薄膜トランジスタ1が、パッシベーション層61aを備えた基板60上に、駆動用1aおよびスイッチング用1bとして備えられ、該トランジスタ1aおよび1b上に下部電極62および上部電極63に挟まれた有機発光層64からなる有機発光素子65を備え、上面もパッシベーション層61bにより保護された構成となっている。 The organic EL display device 6 of the active matrix system of the present embodiment, the thin-film transistor 1 of the top gate type shown in FIG. 1 (A), on the substrate 60 having the passivation layer 61a, as a driving 1a and the switching 1b includes being provided with an organic light emitting element 65 made of an organic light-emitting layer 64 sandwiched between the lower electrode 62 and upper electrode 63 on the transistor 1a and 1b, top also has a protected structure with a passivation layer 61b.

また、図5に示すように、本実施形態の有機EL表示装置6は、互いに平行な複数のゲート配線66と、該ゲート配線66と交差する、互いに平行なデータ配線67および駆動配線68とを備えている。 Further, as shown in FIG. 5, the organic EL display device 6 of this embodiment includes a plurality of gate wirings 66 which are parallel to each other and intersect with the gate wiring 66, the parallel data lines 67 and the drive wire 68 to each other It is provided. ここでゲート配線66とデータ配線67、駆動配線68とは電気的に絶縁されている。 Here the gate wiring 66 and the data line 67 are electrically insulated from the drive wiring 68. スイッチング用薄膜トランジスタ1bのゲート電極16aは、ゲート配線66に接続されており、スイッチング用薄膜トランジスタ1bのソース電極13bはデータ配線67に接続されている。 The gate electrode 16a of the switching thin film transistor 1b is connected to the gate line 66, the source electrode 13b of the switching thin film transistor 1b is connected to the data line 67. また、スイッチング用薄膜トランジスタ1bのドレイン電極14bは駆動用薄膜トランジスタ1aのゲート電極16aに接続されるとともに、コンデンサ69を用いることで駆動用薄膜トランジスタ1aをオン状態に保つ。 The drain electrode 14b of the switching thin film transistor 1b is is connected to the gate electrode 16a of the driving thin film transistor 1a, keep the driving thin film transistor 1a to the ON state by using the capacitor 69. 駆動用薄膜トランジスタ1aのソース電極13aは駆動配線68に接続され、ドレイン電極14aは有機EL発光素子65に接続される。 The source electrode 13a of the driving thin film transistor 1a is connected to the driving line 68, the drain electrode 14a is connected to the organic EL light-emitting device 65.

図4に示した本実施形態の有機EL装置においては、トップゲート型の薄膜トランジスタ1aおよび1bを備えるものとしたが、本発明の表示装置である有機EL装置において用いられる薄膜トランジスタは、トップゲート型に限定されることなく、ボトムゲート型の薄膜トランジスタであってもよい。 In the organic EL device of the present embodiment shown in FIG. 4, it is assumed having a TFT 1a and 1b of the top gate type thin film transistor used in the organic EL device is a display device the present invention, the top gate type without limitation, it may be a bottom gate thin film transistor.

本発明により製造される薄膜トランジスタは高い移動度を有するため、低消費電力で且つ高品位な表示が可能となる。 Because having a thin film transistor is high mobility produced by the present invention, it is possible to display and high-quality with low power consumption. 特に、面内均一性、安定性、信頼性が非常に高いことから、大画面の有機EL表示装置の製造に適している。 In particular, the in-plane uniformity, stability, since it is highly reliable and are suitable for the manufacture of the organic EL display device having a large screen. また、本発明によると、半導体層として低温(例えば200℃以下)での成膜が可能な非晶質IGZO膜を用いて薄膜トランジスタを作製することができるため、基板として樹脂基板(プラスチック基板)を用いることができる。 Further, according to the present invention, since a thin film transistor can be manufactured by using a film capable of amorphous IGZO film at a low temperature (e.g., 200 ° C. or less) as the semiconductor layer, a resin substrate (plastic substrate) as the substrate it can be used. 従って、本発明によれば、表示品質に優れ、大画面であり、フレキシブルな有機EL表示装置を提供することができる。 Therefore, according to the present invention, it is excellent in display quality, a large screen, it is possible to provide a flexible organic EL display device.

なお、図4に示した有機EL表示装置において、上部電極63を透明電極としてトップエミッション型としてもよいし、下部電極62およびTFTの各電極を透明電極とすることによりボトムエミッション型としてもよい。 Incidentally, in the organic EL display device shown in FIG. 4, it may be a top emission-type upper electrode 63 as a transparent electrode may be a bottom emission type by the transparent electrodes of each electrode of the lower electrode 62 and TFT.

<X線センサー> <X-ray sensor>
図6に、本発明のセンサーの一実施形態であるX線センサーについて、その一部分の概略断面図を示し、図7にその電気配線の概略構成図を示す。 6, the X-ray sensor which is an embodiment of the sensor of the present invention, a schematic cross-sectional view of a portion thereof, shows a schematic diagram of the electrical wiring in FIG.

図6は、より具体的にはX線センサーアレイの一部を拡大した概略断面図である。 Figure 6 is a schematic cross-sectional view more specifically an enlarged portion of the X-ray sensor array. 本実施形態のX線センサー7は基板上に形成された薄膜トランジスタ1およびキャパシタ70と、キャパシタ70上に形成された電荷収集用電極71と、X線変換層72と、上部電極73とを備えて構成される。 Includes X-ray sensor 7 of this embodiment is a thin film transistor 1 and a capacitor 70 formed on a substrate, a charge collecting electrode 71 formed on the capacitor 70, the X-ray conversion layer 72, and an upper electrode 73 constructed. 薄膜トランジスタ1上にはパッシベーション膜75が設けられている。 Over the thin film transistor 1 is a passivation film 75 is provided.

キャパシタ70はキャパシタ用下部電極76とキャパシタ用上部電極77とで絶縁膜78を挟んだ構造となっている。 Capacitor 70 has a structure sandwiching an insulating film 78 between the lower electrode 76 and upper electrode 77 for the capacitor capacitor. キャパシタ用上部電極77は絶縁膜78に設けられたコンタクトホール79を介し、薄膜トランジスタ1のソース電極13およびドレイン電極14のいずれか一方(図6においてはドレイン電極14)と接続されている。 Upper electrode 77 for the capacitor is connected to through a contact hole 79 provided in the insulating film 78, either one of the source electrode 13 and drain electrode 14 of the thin film transistor 1 (the drain electrode 14 in FIG. 6).

電荷収集用電極71は、キャパシタ70におけるキャパシタ用上部電極77上に設けられており、キャパシタ用上部電極77に接している。 Charge collecting electrode 71 is provided on the capacitor upper electrode 77 in the capacitor 70 is in contact with the upper capacitor electrode 77.
X線変換層72はアモルファスセレンからなる層であり、薄膜トランジスタ1およびキャパシタ70を覆うように設けられている。 X-ray conversion layer 72 is a layer made of amorphous selenium, is provided so as to cover the thin film transistor 1 and a capacitor 70.
上部電極73はX線変換層72上に設けられており、X線変換層72に接している。 The upper electrode 73 is provided on the X-ray conversion layer 72, in contact with the X-ray conversion layer 72.

図7に示すように、本実施形態のX線センサー7は、互いに平行な複数のゲート配線81と、ゲート配線81と交差する、互いに平行な複数のデータ配線82とを備えている。 As shown in FIG. 7, X-ray sensor 7 of this embodiment includes a plurality of gate wirings 81 which are parallel to each other, crossing the gate wiring 81, and a plurality of data lines 82 are parallel to each other. ここでゲート配線81とデータ配線82は電気的に絶縁されている。 Here the gate wiring 81 and the data line 82 are electrically insulated. ゲート配線81とデータ配線82との交差部付近に、薄膜トランジスタ1が備えられている。 Near intersections between the gate lines 81 and data lines 82, the thin film transistor 1 is provided.

薄膜トランジスタ1のゲート電極16は、ゲート配線81に接続されており、薄膜トランジスタ1のソース電極13はデータ配線82に接続されている。 The gate electrode 16 of the thin film transistor 1 is connected to the gate line 81, the source electrode 13 of the thin film transistor 1 is connected to the data line 82. また、薄膜トランジスタ1のドレイン電極14は電荷収集用電極71に接続されており、さらにこの電荷収集用電極71は、接地された対向電極76とともにキャパシタ70を構成している。 Further, the drain electrode 14 of the thin film transistor 1 is connected to the charge collecting electrode 71, further the charge collecting electrode 71 constitute a capacitor 70 with the counter electrode 76 which is grounded.

本構成のX線センサー7において、X線は図6中、上部(上部電極73側)から照射され、X線変換層72で電子-正孔対を生成する。 In X-ray sensor 7 of this structure, X-rays in FIG. 6, is irradiated from the upper (upper electrode 73 side), in the X-ray conversion layer 72 electrons - generating a hole pairs. このX線変換層72に上部電極73によって高電界を印加しておくことにより、生成した電荷はキャパシタ70に蓄積され、薄膜トランジスタ1を順次走査することによって読み出される。 By applying a high electric field by the upper electrode 73 in the X-ray conversion layer 72, generated charges stored in the capacitor 70 is read by sequentially scanning the TFT 1.

本発明のX線センサーは、オン電流が高く、面内均一性、信頼性に優れた薄膜トランジスタ1を備えるため、S/Nが高く、大画面化に適している。 X-ray sensor of the present invention has a high on-current, in-plane uniformity, since having a TFT 1 that is excellent in reliability, high S / N, is suitable for large screens. また、感度特性に優れているため、X線デジタル撮影装置に用いた場合に広ダイナミックレンジの画像が得られる。 Moreover, since the excellent sensitivity characteristics, a wide dynamic range image is obtained by using the X-ray digital imaging device. 特に本発明のX線デジタル撮影装置は、静止画撮影のみ可能なものではなく、動画による透視と静止画の撮影が1台で行えるX線デジタル撮影装置に用いるのが好適である。 In particular X-ray digital imaging apparatus of the present invention is not capable only still image shooting, shooting still pictures and fluoroscopy by moving it is preferable to use the X-ray digital imaging apparatus capable in one. さらに薄膜トランジスタにおける活性層のIGZOが非晶質である場合には均一性に優れた画像が得られる。 An image having excellent uniformity can be obtained in addition when IGZO active layer in the thin film transistor is an amorphous.

なお、図6に示した本実施形態のX線センサーにおいては、トップゲート型の薄膜トランジスタを備えるものとしたが、本発明のセンサーにおいて用いられる薄膜トランジスタはトップゲート型に限定されることなく、ボトムゲート型の薄膜トランジスタであってもよい。 In the X-ray sensor of the present embodiment shown in FIG. 6, it is assumed with a top-gate thin film transistor, thin film transistor used in the sensor of the present invention is not limited to the top gate type, a bottom-gate it may be a type of thin film transistor.

以下に実施例を説明するが、本発明はこれら実施例により何ら限定されるものではない。 Describing the following examples, but the present invention is in no way limited to the present invention these examples.

<実施例1> <Example 1>
In:Ga比を変えた三層から構成される酸化物半導体膜のアニール処理温度と電気特性の関係について、以下のような試料を作製し、評価を行った。 In: Relationship between the annealing temperature and the electrical characteristics of the oxide semiconductor film composed of three layers with different Ga ratio, to prepare a sample, such as the following were evaluated.
基板としては合成石英ガラス基板(コバレントマテリアル社製、品番T−4040)を用いた。 As the substrate of synthetic quartz glass substrate (Covalent Materials Co., No. T-4040) was used. 前記基板上に酸化物半導体の積層膜を以下の順にスパッタ成膜した。 By sputtering a stacked film of an oxide semiconductor in the following order on the substrate.

−成膜1− - deposition 1-
カチオン組成比 In:Ga:Zn=0.5:1.5:1 Cation composition ratio In: Ga: Zn = 0.5: 1.5: 1
厚み 10nm Thickness 10nm
成膜室到達真空度 6×10 −6 Pa Deposition chamber ultimate vacuum 6 × 10 -6 Pa
成膜時圧力 4.4×10 −1 Pa Upon film formation pressure 4.4 × 10 -1 Pa
Ar流量 30sccm Ar flow rate 30sccm
流量 0.3sccm O 2 flow rate 0.3sccm

−成膜2− - deposition 2-
カチオン組成比 In:Ga:Zn=1.5:0.5:1 Cation composition ratio In: Ga: Zn = 1.5: 0.5: 1
厚み 5nm The thickness 5nm
成膜室到達真空度 6×10 −6 Pa Deposition chamber ultimate vacuum 6 × 10 -6 Pa
成膜時圧力 4.4×10 −1 Pa Upon film formation pressure 4.4 × 10 -1 Pa
Ar流量 30sccm Ar flow rate 30sccm
流量 0.6sccm O 2 flow rate 0.6sccm

−成膜3− - deposition 3
カチオン組成比 In:Ga:Zn=0.5:1.5:1 Cation composition ratio In: Ga: Zn = 0.5: 1.5: 1
厚み 30nm Thickness 30nm
成膜室到達真空度 6×10 −6 Pa Deposition chamber ultimate vacuum 6 × 10 -6 Pa
成膜時圧力 4.4×10 −1 Pa Upon film formation pressure 4.4 × 10 -1 Pa
Ar流量 30sccm Ar flow rate 30sccm
流量 0.15sccm O 2 flow rate 0.15sccm

成膜1、2、3は各成膜の合間に大気中に暴露することなく連続して成膜を行った。 Deposition 1, 2, and 3 were successively formed without being exposed to the atmosphere in between each film formation. 各層(領域)のスパッタは、In ターゲット、Ga ターゲット、及びZnOターゲットを用いた共スパッタ(co−sputter)により行い、組成比の調整は各ターゲットに投入する電力比を変化させることで行った。 Each layer sputtering (area) was carried out by In 2 O 3 target, Ga 2 O 3 target, and co-sputtering using a ZnO target (co-sputter), the adjustment of the composition ratio changed power ratio to be introduced to each target It was performed by to. また、各領域の厚み調整は成膜時間の調整により行った。 The thickness adjustment of each region was conducted by adjusting the film formation time.

<比較例1〜5> <Comparative Example 1-5>
実施例1と同様の手法で異なる試料の作製、評価を併せて行った。 Preparation of different samples in the same manner as in Example 1 was conducted together evaluation. 比較例1〜5の試料については膜の組成比や成膜時の酸素流量を変えてはいるが、いずれも単膜であり、実施例1のような成膜1、2、3での組成変調や成膜時の酸素流量変調は行っていない。 Although the sample of Comparative Example 1-5 is the changing the oxygen flow rate during the composition ratio and the deposition of the film, either a single film, the composition in the film forming 1, 2, and 3 as in Example 1 oxygen flow rate modulation is not done at the time of modulation and deposition.

<比較例7> <Comparative Example 7>
実施例1と同様の手法で異なる試料の作製、評価を併せて行った。 Preparation of different samples in the same manner as in Example 1 was conducted together evaluation. 比較例7の試料は2層構造の酸化物半導体膜とした。 Sample of Comparative Example 7 was an oxide semiconductor film having a two-layer structure.

以上の実施例、比較例におけるそれぞれの酸化物半導体膜の組成比、雰囲気ガスの酸素流量(sccm)を表1に示す。 Above example illustrates a composition ratio of each of the oxide semiconductor film in the comparative example, the oxygen flow rate of the atmospheric gas (sccm) Table 1.

(アニール工程) (Annealing step)
上記の各試料について、アニール雰囲気を制御できる電気炉を用いてポストアニール処理を施した。 For each of the above samples was subjected to post-annealing treatment using an electric furnace capable of controlling the annealing atmosphere. チャンバー内の雰囲気はO 雰囲気とし、それぞれについてAs−depo膜(熱処理なし)、200℃アニール膜、300℃アニール膜を作製した。 Atmosphere in the chamber was set to an O 2 atmosphere, As-depo film (without heat treatment) for each, 200 ° C. annealed film was produced 300 ° C. annealing film. アニール温度までの昇温速度は5℃/minとし、所定の温度で1時間保持した後、炉冷にて室温まで冷却した。 Heating rate to the annealing temperature was 5 ° C. / min, was maintained for 1 hour at a predetermined temperature, and then cooled at furnace cooling to room temperature.

(電気特性評価) (Electrical characteristics evaluation)
アニール処理を施した各試料は膜表面に4端子電極を形成した後、下記電気特性評価を行った。 Each sample was subjected to annealing treatment after the formation of the four-terminal electrode on the membrane surface, it was subjected to the following electrical characterization.
作製した実施例1及び比較例1〜5についての、比抵抗及びキャリア濃度を図8に示す。 For Example 1 and Comparative Examples 1 to 5 were produced, the resistivity and the carrier concentration is shown in Figure 8. 測定にはホール測定装置(東陽テクニカ社製、ホール効果・比抵抗測定装置Resi Test 8300)を用いた。 Using Hall measurement apparatus (Toyo Corp., Hall effect, resistivity measuring device Resi Test 8300) for the measurement. 図8に見られるように、単膜において組成比や成膜時の酸素流量を変化させても、アニール温度による比抵抗やキャリア濃度のバラツキを抑えることは出来ず、室温から300℃までの範囲で2桁〜5桁程度まで比抵抗が変化した。 As seen in FIG. 8, by changing the oxygen flow rate during the composition ratio and deposited in a single layer, it is impossible to suppress the variation of the specific resistance and the carrier concentration by the annealing temperature in the range of up to 300 ° C. from room in specific resistance is changed to two digits to five orders of magnitude.
一方、実施例1では組成比又は成膜時の酸素流量を変えた3層の積層構造にすることによって室温から300℃までの範囲でアニールした際の比抵抗は1桁以内のバラツキに抑えることが出来た。 Meanwhile, the resistivity when annealed at a range of up to 300 ° C. from room temperature by a laminated structure of three layers with different oxygen flow rate during Example 1, the composition ratio or deposition suppressing the variation within one order of magnitude I was able.

また、図9に示すとおり、比抵抗の変化量が小さくなったことに伴い、キャリア濃度の変化量も小さくなっていることがわかる。 Further, as shown in FIG. 9, as in the variation of the specific resistance is reduced, it can be seen that the smaller the amount of change in carrier concentration. 比較例3のas−depo膜、300℃アニール膜及び比較例5のas−depo膜についてはキャリア濃度が低過ぎて測定が出来なかった。 as-depo film of Comparative Example 3, the carrier concentration could not be measured too low for as-depo film of 300 ° C. anneal films and Comparative Example 5.

また、実施例1では組成比と成膜時の酸素流量をともに変化させた積層構造の評価結果を示したが、組成比、成膜時の酸素流量をそれぞれ単独で変調させた場合でも同様の効果が得られた。 Further, although the evaluation results of both the change is not a laminated structure of the oxygen flow rate during the deposition and the composition ratio in Example 1 to have a composition ratio of oxygen flow rate the same even when is modulated singly at the time of film formation effect was obtained.

一方、2層構造の酸化物半導体膜を形成した比較例7では、比抵抗の変化量が大きく(図10、図11参照)、大面積化に適していない。 On the other hand, in Comparative Example 7 was formed an oxide semiconductor film having a two-layer structure, the amount of change in the specific resistance is large (see FIGS. 10 and 11), not suitable for large area.

<実施例2> <Example 2>
In:Ga比を変えた三層から構成される酸化物半導体膜を用いたTFT素子を作製し、評価を行った。 In: forming a TFT element using an oxide semiconductor film composed of three layers with different Ga ratio was evaluated. 図12に示すように、基板としては厚さ100nmの熱酸化膜付シリコン基板100を用い、熱酸化膜102をゲート絶縁膜とした簡易の素子110を作製した。 As shown in FIG. 12, a thermal oxidation film with the silicon substrate 100 having a thickness of 100nm as a substrate, and the thermal oxide film 102 to produce a simplified device 110 with the gate insulating film. 前記基板100上に実施例1と同様の手順で酸化物半導体の積層膜104を成膜した後、実施例1と同様のポストアニール処理を施した。 After forming the oxide semiconductor multilayer film 104 by the same procedure as in Example 1 on the substrate 100 was subjected to the same post-annealing treatment as in Example 1. アニール温度は300℃とした。 Annealing temperature was 300 ° C..
アニール処理後、Ti−Au電極(Ti:106,Au:108)を蒸着し、半導体パラメータ・アナライザー4156C(アジレントテクノロジー社製)を用い、トランジスタ特性(V ―I 特性)及び移動度μの測定を行った。 After annealing, Ti-Au electrode (Ti: 106, Au: 108 ) was deposited, using a semiconductor parameter analyzer 4156C (manufactured by Agilent Technologies), the transistor characteristics (V g -I d characteristics) and mobility μ measurements were carried out. ―I 特性の測定は、ドレイン電圧(V )を10Vに固定し、ゲート電圧(V )を−15V〜+15Vの範囲内で変化させ、各ゲート電圧(V )におけるドレイン電流(I )を測定することにて行った。 Measurement of V g -I d characteristics, the drain voltage (V d) is fixed to 10V, the gate voltage (V g) is changed within the range of -15V~ + 15V, the drain current at gate voltages (V g) (I d) it was carried out by measuring the.

<比較例8> <Comparative Example 8>
IGZO単層のTFT素子を作製し、実施例2と同様の評価を行った。 Forming a TFT element of the IGZO monolayer was evaluated in the same manner as in Example 2. IGZO膜は比較例1の条件にて成膜を行った。 IGZO film is a film was formed under the conditions of Comparative Example 1.

実施例2及び比較例8のVg−Id特性を図13に示す。 The Vg-Id characteristics of Example 2 and Comparative Example 8 shown in FIG. 13. 実施例2のTFT素子は線形移動度が26cm /Vsであったのに対して、比較例8のTFT素子は線形移動度が12cm /Vsであった。 TFT element of Example 2 whereas the linear mobility was 26cm 2 / Vs, the TFT element of Comparative Example 8 is a linear mobility was 12cm 2 / Vs. この結果から、本発明の薄膜トランジスタの製造方法を用いることによって、デバイス特性の面内均一性だけでなく、移動度の向上も得られることがわかる。 This results, by using the method for fabricating the thin film transistor of the present invention, not only the surface uniformity of the device characteristics, it is understood that also obtained improved mobility.

1、2、3、4 薄膜トランジスタ11 基板12 酸化物半導体層12A 酸化物半導体層の第1の層12B 酸化物半導体層の第2の層12C 酸化物半導体層の第3の層13 ソース電極14 ドレイン電極15 ゲート絶縁膜16 ゲート電極 1,2,3,4 TFT 11 third layer 13 source electrode 14 drain of the substrate 12 the oxide semiconductor layer 12A oxide semiconductor layer and the first layer 12B oxide semiconductor layer and the second layer 12C oxide semiconductor layer of the electrode 15 gate insulating film 16 gate electrode

Claims (15)

  1. 基板上に、酸化物半導体層と、ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極とを有する薄膜トランジスタを製造する方法であって、 On a substrate, an oxide semiconductor layer, a source electrode, a drain electrode, a gate insulating film, a method of manufacturing a thin film transistor having a gate electrode,
    隣接する層の組成が異なる3層以上の積層構造を有し、かつ、前記ゲート電極に最も近い側に配置されたゲート最近層と前記ゲート電極から最も遠い側に配置されたゲート最遠層との間に、前記ゲート最近層及び前記ゲート最遠層よりも比抵抗が小さい低抵抗層が少なくとも1層存在し、前記ゲート最近層、前記ゲート最遠層、及び前記低抵抗層の各層の厚みは5〜100nmであり、総厚み30〜200nmの酸化物半導体層を形成する工程と、 Has a stacked structure including three or more layers having different compositions of the adjacent layers, and, located on the side closest to the gate electrode a gate recently layer and the farthest is located on the side gate farthest layer from the gate electrode between the gate recently layer and the gate resistivity is less than the farthest layer low-resistance layer is present at least one layer, wherein the gate recently layer, each layer of the gate farthest layer, and the low-resistance layer the thickness is 5 to 100 nm, forming an oxide semiconductor layer having a total thickness of 30 to 200 nm,
    前記酸化物半導体層を形成した後、熱処理する工程と、 After forming the oxide semiconductor layer, a step of heat treatment,
    を含む薄膜トランジスタの製造方法。 Method of manufacturing the thin film transistor including a.
  2. 前記酸化物半導体層を3層の積層構造で形成する請求項1に記載の薄膜トランジスタの製造方法。 Method of manufacturing a thin film transistor according to claim 1 to form the oxide semiconductor layer in a three-layer structure.
  3. 前記酸化物半導体層が非晶質である請求項1又は請求項2に記載の薄膜トランジスタの製造方法。 Method of manufacturing a thin film transistor according to claim 1 or claim 2 wherein the oxide semiconductor layer is amorphous.
  4. 前記酸化物半導体層を構成する各層が、In及びGaのうち少なくともいずれか一方の元素を含むものである請求項1〜請求項3のいずれか一項に記載の薄膜トランジスタの製造方法。 The oxide layers constituting the semiconductor layer, In and method for fabricating the thin film transistor according to at least any one of claims 1 to 3 is intended to include either one element of Ga.
  5. 前記酸化物半導体層を構成する各層が、a(In )・b(Ga )・c(ZnO)からなるものである請求項1〜請求項4のいずれか一項に記載の薄膜トランジスタの製造方法。 Each layer constituting the oxide semiconductor layer, a (In 2 O 3) · b (Ga 2 O 3) · c according to any one of claims 1 to 4 is made of a (ZnO) the method of manufacturing a thin film transistor.
    (ここでa、b、cは、それぞれa≧0、b≧0、c≧0、且つa+b≠0、b+c≠0、c+a≠0である。) (Where a, b, c are each a ≧ 0, b ≧ 0, c ≧ 0, a and a + b ≠ 0, b + c ≠ 0, c + a ≠ 0.)
  6. 前記ゲート最近層のb/(a+b)及び前記ゲート最遠層のb/(a+b)が、前記低抵抗層のb/(a+b)よりも大きい請求項5に記載の薄膜トランジスタの製造方法。 The gate recent layer of b / (a + b) and the gate farthest layer b / (a + b) The method for producing a thin film transistor according the to claim 5 greater than the low-resistance layer b / (a + b).
  7. 前記ゲート最近層のバンドギャップ及び前記ゲート最遠層のバンドギャップが、前記低抵抗層のバンドギャップより広い請求項2〜請求項6のいずれか一項に記載の薄膜トランジスタの製造方法。 The gate bandgap recent layer bandgap and the gate farthest layer of the thin film transistor manufacturing method according to any one of the wider bandgap claims 2 6 in the low resistance layer.
  8. 前記熱処理する工程を酸化性雰囲気中で行う請求項1〜請求項7のいずれか一項に記載の薄膜トランジスタの製造方法。 Method for fabricating the thin film transistor according to any one of claims 1 to 7 for the step of the heat treatment in an oxidizing atmosphere.
  9. 前記熱処理する工程を100℃以上300℃以下の温度で行う請求項1〜請求項8のいずれか一項に記載の薄膜トランジスタの製造方法。 The method for producing a thin film transistor according to any one of claims 1 to 8, a step of the thermal treatment at 100 ° C. or higher 300 ° C. or lower.
  10. 前記基板が可撓性を有するものである請求項1〜請求項9のいずれか一項に記載の薄膜トランジスタの製造方法。 The method for producing a thin film transistor according to any one of claims 1 to 9 wherein the substrate is one having a flexibility.
  11. 請求項1〜請求項10のいずれか一項に記載の薄膜トランジスタの製造方法を用いて製造された薄膜トランジスタ。 Thin film transistor manufactured using the manufacturing method of a thin film transistor according to any one of claims 1 to 10.
  12. 請求項11に記載の薄膜トランジスタを備えた表示装置。 Display device having a thin film transistor according to claim 11.
  13. 請求項11に記載の薄膜トランジスタを備えたイメージセンサー。 An image sensor having a thin film transistor according to claim 11.
  14. 請求項11に記載の薄膜トランジスタを備えたX線センサー。 X-ray sensor with thin film transistor according to claim 11.
  15. 請求項14に記載のX線センサーを備えたX線デジタル撮影装置。 X-ray digital imaging apparatus comprising an X-ray sensor according to claim 14.
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