JP6200054B2 - 半導体装置の作製方法 - Google Patents

Description

本発明は、半導体集積回路の微細化技術に関する。本明細書で開示する発明の中には、半
導体集積回路を構成する要素としてシリコン半導体の他に化合物半導体によって構成され
る素子が含まれ、その一例としてワイドギャップ半導体を適用したものが開示される。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。

半導体記憶装置としてシリコン基板を用いたダイナミックＲＡＭ（ＤＲＡＭ）は良く知
られた製品であり、今日においても各種電子機器の中で使われている。ＤＲＡＭの中核部
を構成するメモリセルは書き込み及び読み出し用のトランジスタとキャパシタによって構
成されている。

ＤＲＡＭは、揮発性記憶装置の一例であり、揮発性記憶装置の別の例としてはＳＲＡＭ（
Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリ
ップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であ
り、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を
用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給
がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。

また、不揮発性記憶装置の例としては、フラッシュメモリがある。フラッシュメモリは、
トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当
該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は
極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという
利点を有している。

しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が
劣化するため、書き込みを何度も繰り返すことで、記憶素子が機能しなくなるという問題
が生じる。この問題を回避するために、例えば、各記憶素子の書き込み回数を均一化する
手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そ
して、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つま
り、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。

また、フローティングゲートに電荷を注入し、または、その電荷を除去するためには、高
い電圧が必要である。さらに、電荷の注入、または除去のためには比較的長い時間を要し
、書き込み、消去の高速化が容易ではないという問題もある。

ＤＲＡＭなどに代表される揮発性記憶装置は、シリコン基板を用い、他の半導体集積回
路と同様にスケーリング則に従って回路パターンの微細化が進められてきたが、デザイン
ルールを１００ｎｍ以下にすることは難しいと考えられていた時期もあった。その理由の
一つとして、トランジスタのチャネル長が１００ｎｍ以下となると、短チャネル効果によ
りパンチスルー電流が流れやすくなり、トランジスタがスイッチング素子として機能しな
くなることが問題視されていた。もっとも、パンチスルー電流を防ぐにはシリコン基板に
高濃度の不純物をドーピングすれば良いが、そうするとソースと基板間又はドレインと基
板間に接合リーク電流が流れやすくなり、結局はメモリの保持特性を低下させてしまう原
因となってしまい、この問題の解決策としては適切ではなかった。

特許文献１にメモリとして、酸化物半導体層を用いたトランジスタを利用する技術が開示
されている。

また、非特許文献１にアモルファス構造のＩＧＺＯを用いたトランジスタのチャネル長が
５０ｎｍであることが開示されている。

特開２０１１−１７１７０２号公報

Ｉｈｕｎ Ｓｏｎｇ ｅｔ ａｌ．、「Ｓｈｏｒｔ Ｃｈａｎｎｅｌ Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ｏｆ Ｇａｌｌｉｕｍ−Ｉｎｄｉｕｍ−Ｚｉｎｃ−Ｏｘｉｄｅ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒｓ ｆｏｒ Ｔｈｒｅｅ−Ｄｉｍｅｎｓｉｏｎａｌ Ｓｔａｃｋｉｎｇ Ｍｅｍｏｒｙ」 ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲＳ，ＶＯＬ．２９ Ｎｏ．６，Ｊｕｎｅ ２００８、ｐ．５４９−５５２

酸化物半導体層を用い、チャネル長が５０ｎｍ未満のトランジスタを含む半導体装置、及
びその作製方法を提供することを課題の一つとする。

また、チャネル長が短くなると寄生チャネルのリークが問題となる。そこで寄生チャネル
のリークを低減するトランジスタ構成を提供することを課題の一つとする。

また、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制
限が無い、新たな構造の半導体装置を提供することも課題の一つとする。

単結晶シリコンなどの半導体材料を含む基板に設けられたチャネル形成領域を有する第１
のトランジスタ上に、酸化物半導体層をチャネル形成領域とする第２のトランジスタを設
ける。第２のトランジスタは、酸化物半導体層上に接して形成する導電膜を選択的にエッ
チングしてソース電極層及びドレイン電極層を形成する。

第２のトランジスタのソース電極層とドレイン電極層の間隔は、第２のトランジスタのチ
ャネル長Ｌとなる。チャネル長Ｌを５０ｎｍ未満とするため、電子ビームを用いてレジス
トを露光し、現像したマスクを導電膜のエッチングマスクとして用いる。

本明細書で開示する発明の構成は、ゲート電極層上にゲート絶縁層を形成し、ゲート絶縁
層上に酸化物半導体層を形成し、酸化物半導体層上に第１の導電層および第２の導電層を
形成し、第１の導電層および第２の導電層上に導電膜を形成し、導電膜上にレジストを形
成し、電子ビームを用いた露光（電子ビーム露光ともいう）を行った後、導電膜を選択的
にエッチングして第１の導電層上に第３の導電層と、第２の導電層上に第４の導電層を形
成し、第３の導電層と第４の導電層の間隔は、第１の導電層と第２の導電層の間隔よりも
狭く、第１の導電層および第３の導電層はソース電極であり、第２の導電層および第４の
導電層はドレイン電極である半導体装置の作製方法である。

上記作製方法により得られる半導体装置も特徴を有しており、その構成は、半導体基板上
にゲート電極層と、ゲート電極層上にゲート電極層と重なる酸化物半導体層と、酸化物半
導体層上に第１の導電層と、第１の導電層上に接する第３の導電層と、酸化物半導体層上
に第２の導電層と、第２の導電層上に接する第４の導電層と、第３の導電層および第４の
導電層上に接し、且つ、酸化物半導体層と一部接する絶縁層とを有し、第３の導電層と第
４の導電層の間隔は、第１の導電層と第２の導電層の間隔よりも狭く、第１の導電層およ
び第３の導電層はソース電極であり、第２の導電層および第４の導電層はドレイン電極で
あることを特徴とする半導体装置である。

なお、上記半導体装置において、酸化物半導体層上に導電膜を積層し、第１の導電層上に
接して第３の導電層を設け、第２の導電層上に接して第４の導電層を設けてもよく、第５
の導電層は、第３の導電層上に形成し、第６の導電層は、第４の導電層上に形成してもよ
い。本明細書で開示する発明の他の構成は、半導体基板上にゲート電極層と、ゲート電極
層上にゲート電極層と重なる酸化物半導体層と、酸化物半導体層上に第１の導電層と、第
１の導電層上に接する第３の導電層と、第３の導電層上に接する第５の導電層と、酸化物
半導体層上に第２の導電層と、第２の導電層上に接する第４の導電層と、第４の導電層上
に接する第６の導電層と、前記第５の導電層および前記第６の導電層上に接し、且つ、酸
化物半導体層と一部接する絶縁層とを有し、第５の導電層と第６の導電層の間隔は、第１
の導電層と第２の導電層の間隔よりも狭く、第１の導電層、第３の導電層、および第５の
導電層はソース電極であり、第２の導電層、第４の導電層、および第６の導電層はドレイ
ン電極であることを特徴とする半導体装置である。

上記半導体装置の作製方法は、ゲート電極層上にゲート絶縁層を形成し、ゲート絶縁層上
に酸化物半導体層を形成し、酸化物半導体層上に第１の導電層および第２の導電層を形成
し、第１の導電層および第２の導電層上に導電膜を形成し、導電膜上にレジストを形成し
、電子ビーム露光を行った後、導電膜を選択的にエッチングして第１の導電層上に第５の
導電層と、第２の導電層上に第６の導電層を形成し、第５の導電層と第６の導電層の間隔
は、第１の導電層と第２の導電層の間隔よりも狭く、第１の導電層および第５の導電層は
ソース電極であり、第２の導電層および第６の導電層はドレイン電極である。なお、上記
構成において、第１の導電層と第５の導電層の間に第３の導電層を設け、第２の導電層と
第６の導電層の間に第４の導電層を設ける。

上記各作製方法において、第３の導電層と第４の導電層の間隔は、電子ビーム露光によっ
て決定され、第１の導電層と第２の導電層の間隔は、フォトマスクを用いた露光によって
決定されることを特徴とする半導体装置の作製方法である。

また、上記作製方法の構成とは工程順序を変えて、電子ビーム露光を用いたマスクを用い
て第１の導電層と第２の導電層の形成を行った後、フォトマスクを用いた露光によって第
３の導電層及び第４の導電層を形成してもよく、本明細書で開示する他の発明の構成は、
ゲート電極層上にゲート絶縁層を形成し、ゲート絶縁層上に酸化物半導体層を形成し、酸
化物半導体層上に導電膜を形成し、導電膜上にポジ型のレジストを形成し、電子ビーム露
光を行った後、導電膜を選択的にエッチングして第１の導電層及び第２の導電層を形成し
、第１の導電層上に一部接する第３の導電層と、第２の導電層上に一部接する第４の導電
層を形成し、第１の導電層と第２の導電層の間隔は、第３の導電層と第４の導電層の間隔
よりも狭く、第１の導電層及び第３の導電層はソース電極であり、第２の導電層及び第４
の導電層はドレイン電極であることを特徴とする半導体装置の作製方法である。上記作製
工程において、酸化物半導体層のチャネル長方向の幅は、ゲート電極層のチャネル長方向
の幅よりも広い。これにより、例えば酸化物半導体層よりも下の絶縁層から酸素を酸化物
半導体層に供給しやすくできる。

上記作製方法において、第１の導電層と第２の導電層の間隔は、電子ビーム露光によって
決定され、第３の導電層と第４の導電層の間隔は、フォトマスクを用いた露光によって決
定されることを特徴とする半導体装置の作製方法である。上記構成において、半導体装置
のチャネル長は、第１の導電層と第２の導電層の間隔であることを特徴とする半導体装置
の作製方法である。

また、酸化物半導体層は、フォトリソ技術などによって島状などの所望の形状（例えば、
パターン形状）とする場合、酸化物半導体層の端面がエッチングガスや、大気成分や、水
分などに曝されて端面が低抵抗化する恐れがある。そのため、チャネル長が５０ｎｍ未満
であるチャネル形成領域が酸化物半導体層の端面近傍に形成されるようなレイアウトであ
ると、リークが増大する恐れがある。そこで、ソース電極層とドレイン電極層の間に、チ
ャネル長Ｌが５０ｎｍ未満であるチャネル形成領域と、チャネル長Ｌよりも広い間隔Ｌ’
を有する領域とを設けるレイアウトとする。このようなレイアウトとすることで、寄生チ
ャネルのリークを低減することができる。なお、チャネル形成領域は、第２のトランジス
タのソース電極層とドレイン電極層の間隔のうち最短距離の領域となる。

本明細書で開示する他の発明の構成は、ゲート電極層上にゲート絶縁層を形成し、ゲート
絶縁層上に酸化物半導体層を形成し、酸化物半導体層上に導電膜を形成し、導電膜上にポ
ジ型のレジストを形成し、電子ビーム露光を行った後、導電膜のエッチングを行い、幅の
異なる開口を形成し、酸化物半導体層上において間隔の異なる第１の導電層及び第２の導
電層を形成し、第１の導電層上に一部接する第３の導電層と、第２の導電層上に一部接す
る第４の導電層を形成し、第１の導電層と第２の導電層の間隔は、第３の導電層と第４の
導電層の間隔よりも狭く、第１の導電層及び第３の導電層はソース電極であり、第２の導
電層及び第４の導電層はドレイン電極であることを特徴とする半導体装置の作製方法であ
る。

また、上記構成において、酸化物半導体層上において間隔の異なる第１の導電層及び第２
の導電層は、電子ビーム露光によって間隔が決定されるが、間隔の広い方はフォトマスク
を用いてもよく、その他の発明の構成は、ゲート電極層上にゲート絶縁層を形成し、ゲー
ト絶縁層上に酸化物半導体層を形成し、酸化物半導体層上に導電膜を形成し、導電膜上に
ポジ型のレジストを形成し、電子ビーム露光を行った後、第１のエッチングを行い、さら
に導電膜を第１のマスクを用いて第２のエッチングを行い、第２のマスクを用いて第３の
エッチングを行って第１の導電層及び第２の導電層を形成し、第１の導電層上に一部接す
る第３の導電層と、第２の導電層上に一部接する第４の導電層を形成し、第１の導電層と
第２の導電層の間隔は、第３の導電層と第４の導電層の間隔よりも狭く、第１の導電層及
び第３の導電層はソース電極であり、第２の導電層及び第４の導電層はドレイン電極であ
ることを特徴とする半導体装置の作製方法である。

上記構成において、第１の導電層と第２の導電層の最短の間隔である第１の間隔は、電子
ビーム露光によって決定され、第１の導電層と第２の導電層の第２の間隔は、フォトマス
クを用いた露光によって決定されることを特徴の一つとしている。また、上記構成におい
て、酸化物半導体層と重なる第１の導電層及び酸化物半導体層と重なる第２の導電層は、
第１の間隔と、該第１の間隔よりも広い第２の間隔を有し、第１の間隔は、トランジスタ
のチャネル長と同じであることを特徴の一つとしている。

また、上記各構成において、ゲート絶縁層は、平坦化処理されていることを特徴とする半
導体装置の作製方法である。ゲート絶縁層を平坦とすることで、ゲート絶縁層上方に形成
するレジストに対して電子ビーム露光する際に精密に露光を行うことができる。

また、上記酸化物半導体層は、銅、アルミニウム、塩素などの不純物がほとんど含まれな
い高純度化されたものであることが望ましい。トランジスタの製造工程において、これら
の不純物が混入または酸化物半導体層表面に付着する恐れのない工程を適宜選択すること
が好ましく、酸化物半導体層表面に付着した場合には、シュウ酸や希フッ酸などに曝す、
またはプラズマ処理（Ｎ_２Ｏプラズマ処理など）を行うことにより、酸化物半導体層表面
の不純物を除去することが好ましい。具体的には、酸化物半導体層の銅濃度は１×１０^１
８ａｔｏｍｓ／ｃｍ^３以下、好ましくは１×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。ま
た、酸化物半導体層のアルミニウム濃度は１×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。
また、酸化物半導体層の塩素濃度は２×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。

また、酸化物半導体層は成膜直後において、化学量論的組成より酸素が多い過飽和の状態
とすることが好ましい。例えば、スパッタリング法を用いて酸化物半導体層を成膜する場
合、成膜ガスの酸素の占める割合が多い条件で成膜することが好ましく、特に酸素雰囲気
（酸素ガス１００％）で成膜を行うことが好ましい。成膜ガスの酸素の占める割合が多い
条件、特に酸素ガス１００％の雰囲気で成膜すると、例えば成膜温度を３００℃以上とし
ても、膜中からのＺｎの放出が抑えられる。

酸化物半導体層は水素などの不純物が十分に除去されることにより、または、十分な酸素
が供給されて酸素が過飽和の状態とされることにより、高純度化されたものであることが
望ましい。具体的には、酸化物半導体層の水素濃度は５×１０^１９ａｔｏｍｓ／ｃｍ^３以
下、望ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より望ましくは５×１０^１７ａｔ
ｏｍｓ／ｃｍ^３以下とする。なお、上述の酸化物半導体層中の水素濃度は、二次イオン質
量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒ
ｙ）で測定されるものである。また、十分な酸素が供給されて酸素が過飽和の状態とする
ため、酸化物半導体層を包みこむように過剰酸素を含む絶縁層（ＳｉＯ_ｘなど）を接して
設ける。

過剰酸素を含む絶縁層は、ＰＣＶＤ法やスパッタ法における成膜条件を適宜設定して膜中
に酸素を多く含ませたＳｉＯ_ｘ膜や、酸化窒化シリコン膜を用いる。また、多くの過剰酸
素を絶縁層に含ませたい場合には、イオン注入法やイオンドーピング法やプラズマ処理に
よって酸素を添加する。

過剰酸素を含む絶縁層の水素濃度が、７．２×１０^２０ａｔｏｍｓ／ｃｍ^３以上である場
合には、トランジスタの初期特性のバラツキの増大、トランジスタの電気特性に関するチ
ャネル長依存性の増大、さらにＢＴストレス試験において大きく劣化するため、過剰酸素
を含む絶縁層の水素濃度は、７．２×１０^２０ａｔｏｍｓ／ｃｍ^３未満とする。即ち、酸
化物半導体層の水素濃度は５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、且つ、過剰酸素を含む
絶縁層の水素濃度は、７．２×１０^２０ａｔｏｍｓ／ｃｍ^３未満とすることが好ましい。

さらに酸化物半導体層を包み、且つ、過剰酸素を含む絶縁層の外側に配置されるように、
酸化物半導体層の酸素の放出を抑えるブロッキング層（ＡｌＯ_ｘなど）を設けると好まし
い。

過剰酸素を含む絶縁層またはブロッキング層で酸化物半導体層を包み込むことで、酸化物
半導体層において化学量論的組成とほぼ一致するような状態、または化学量論的組成より
酸素が多い過飽和の状態とすることができる。例えば、酸化物半導体層がＩＧＺＯの場合
、化学量論的組成の一例はＩｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４［原子数比］であるが
、酸素が多い過飽和の状態のＩＧＺＯに含まれる酸素の原子数比は４より多い状態となる
。

本発明により、酸化物半導体層を用い、チャネル長が５０ｎｍ未満のトランジスタを含む
半導体装置を実現できる。また、寄生チャネルのリークを低減するトランジスタ構成を実
現できる。

また、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制
限が無いメモリを有する半導体装置を実現できる。

本発明の一態様を示す断面図及び上面図。 本発明の一態様を示す等価回路図。 本発明の一態様の半導体装置の上面図及び断面図。 本発明の一態様の半導体装置の作製方法を説明する図。 本発明の一態様の半導体装置の作製方法を説明する図。 本発明の一態様の半導体装置の作製方法を説明する図。 本発明の一態様の半導体装置の作製方法を説明する図。 半導体装置の一態様を示す断面図及び回路図。 半導体装置の一態様を示す斜視図。 半導体装置の一態様を示す断面図。 本発明の一態様の電子機器を示す図。 本発明の一態様の半導体装置の作製方法を説明する図。 本発明の一態様の半導体装置の断面図及び上面図。 本発明の一態様の半導体装置の上面図。 本発明の一態様の半導体装置の上面図及び断面図。 本発明の一態様の半導体装置の作製方法を説明する図。 本発明の一態様の半導体装置の作製方法を説明する図。 本発明の一態様を示す断面図及び上面図。 本発明の一態様の半導体装置の上面図及び断面図。 本発明の一態様の半導体装置の作製方法を説明する図。 本発明の一態様の半導体装置の作製方法を説明する図。 本発明の一態様の半導体装置の作製方法を説明する図。 本発明の一態様の半導体装置の作製方法を説明する図。 本発明の一態様の半導体装置の作製方法を説明する図。 半導体装置の一態様を示す断面図及び回路図。 半導体装置の一態様を示す断面図。

以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する。
ただし、本明細書に開示する発明は以下の説明に限定されず、その形態および詳細を様々
に変更し得ることは、当業者であれば容易に理解される。また、本明細書に開示する発明
は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、第１、第
２として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではな
い。また、本明細書において発明を特定するための事項として固有の名称を示すものでは
ない。

（実施の形態１）
本実施の形態では、半導体装置の一態様を図１を用いて説明する。図１（Ｂ）は、トラン
ジスタ４２０の上面図であり、図１（Ａ）は、図１（Ｂ）のＸ−Ｙにおける断面図である
。

図１（Ａ）及び図１（Ｂ）に示すトランジスタ４２０は、基板４００上に下地絶縁層４３
６と、下地絶縁層４３６上にゲート電極層４０１と、ゲート電極層４０１上に設けられた
ゲート絶縁層４０２と、ゲート絶縁層４０２を介してゲート電極層４０１上に設けられた
酸化物半導体層４０３と、ドレイン電極層及びソース電極層と、酸化物半導体層４０３上
に設けられた絶縁層４０６、絶縁層４０７と、を含んで構成される。なお、酸化物半導体
層４０３のうちドレイン電極層あるいはソース電極層が接する部分およびその近傍は、他
の部分より抵抗が低くなることがあり、そのような抵抗の低い領域を、それぞれドレイン
領域、ソース領域と称することがある。

ドレイン電極層は第１のバリア層４０５ｃ及び第１の低抵抗材料層４０５ａの積層からな
り、ソース電極層は、第２のバリア層４０５ｄ及び第２の低抵抗材料層４０５ｂの積層か
らなる。

また、下地絶縁層４３６中には、配線層４７４ａ及び配線層４７４ｂが埋め込まれており
、配線層４７４ａとドレイン電極層（第１のバリア層４０５ｃ及び第１の低抵抗材料層４
０５ａ）とによって容量４３０が形成されている。

第１のバリア層４０５ｃ及び第２のバリア層４０５ｄの、第１の低抵抗材料層４０５ａ及
び第２の低抵抗材料層４０５ｂと重畳する領域は、重畳しない領域と比較して膜厚が大き
い。

下地絶縁層４３６としては、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化
窒化アルミニウム、酸化ハフニウム、酸化ガリウムなどの酸化物絶縁膜、窒化シリコン、
窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、又は
これらの混合材料を用いて形成することができる。また、これらの化合物を単層構造また
は２層以上の積層構造で形成して用いることができる。

なお、ここで酸化窒化シリコンとは、その組成において窒素よりも酸素の含有量が多いも
のを示し、例として、少なくとも酸素が５０原子％以上７０原子％以下、窒素が０．５原
子％以上１５原子％以下、珪素が２５原子％以上３５原子％以下の範囲で含まれるものを
いう。但し、上記範囲は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂ
ａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ
：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合の
ものである。また、構成元素の含有比率は、その合計が１００原子％を超えない値をとる
。

ゲート電極層４０１の材料は、モリブデン、チタン、タンタル、タングステン、アルミニ
ウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合
金材料を用いて形成することができる。また、ゲート電極層４０１としてリン等の不純物
元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなど
のシリサイド膜を用いてもよい。ゲート電極層４０１は、単層構造としてもよいし、積層
構造としてもよい。

また、ゲート電極層４０１の材料は、酸化インジウム酸化スズ、酸化タングステンを含む
インジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むイ
ンジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化インジウム酸化亜鉛、酸化
ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、
上記導電性材料と、上記金属材料の積層構造とすることもできる。

また、ゲート電極層４０１として、窒素を含む金属酸化物膜、具体的には、窒素を含むＩ
ｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜
や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や
、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの膜は５ｅＶ（電子
ボルト）、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有し、ゲート電極層と
して用いた場合、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所
謂ノーマリーオフのスイッチング素子を実現できる。

ゲート絶縁層４０２の材料としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウ
ム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化
シリコン膜を用いて形成することができる。

また、ゲート絶縁層４０２の材料として酸化ハフニウム、酸化イットリウム、ハフニウム
シリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケ
ート、ハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、酸化ランタンな
どのｈｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。さらに、ゲート絶
縁層４０２は、単層構造としても良いし、積層構造としても良い。

また、ゲート絶縁層４０２は、過剰酸素を含む絶縁層で構成される。ゲート絶縁層４０２
が酸素を過剰に含むことで、酸化物半導体層４０３に酸素を供給することができる。

ドレイン電極層は、第１のバリア層４０５ｃと、第１のバリア層４０５ｃ上の第１の低抵
抗材料層４０５ａとで構成されている。第１の低抵抗材料層４０５ａはアルミニウムなど
を用いて形成し、第１のバリア層４０５ｃは、チタンやタングステンやモリブデン、また
は窒化チタン、窒化タンタルなどを用いる。第１のバリア層４０５ｃは、第１の低抵抗材
料層４０５ａが酸化物半導体層４０３と接触して酸化されることをブロックしている。

ソース電極層は、第２のバリア層４０５ｄと、第２のバリア層４０５ｄ上の第２の低抵抗
材料層４０５ｂ、とで構成されている。第２の低抵抗材料層４０５ｂはアルミニウムなど
を用いて形成し、第２のバリア層４０５ｄは、チタンやタングステンやモリブデン、また
は窒化チタン、窒化タンタルなどを用いる。第２のバリア層４０５ｄは、第２の低抵抗材
料層４０５ｂが酸化物半導体層４０３と接触して酸化されることをブロックしている。

トランジスタ４２０のチャネル長Ｌは、第１のバリア層４０５ｃと第２のバリア層４０５
ｄの間隔で決定され、第１のバリア層４０５ｃと第２のバリア層４０５ｄの間隔は電子ビ
ームを用いた露光によって得られるレジストをマスクとしてエッチングすることにより決
定される。電子ビームを用いることによって精密に露光、現像を行うことで精細なパター
ンを実現し、第１のバリア層４０５ｃと第２のバリア層４０５ｄの間隔、即ちチャネル長
Ｌを５０ｎｍ未満、例えば２０ｎｍや３０ｎｍにすることができる。電子ビームは、加速
電圧が高いほど微細パターンを得ることができる。また、電子ビームは、マルチビームと
して基板１枚あたりの処理時間を短縮することもできる。なお、チャネル長Ｌを決定する
領域以外は、フォトマスクを用いたエッチングによって第１のバリア層４０５ｃと第２の
バリア層４０５ｄを形成すればよい。なお、第１のバリア層４０５ｃと第２のバリア層４
０５ｄの膜厚は、５ｎｍ以上３０ｎｍ以下、好ましくは１０ｎｍ以下である。

ここで、第１のバリア層４０５ｃ及び第２のバリア層４０５ｄの間隔を電子ビームを用い
たレジストをマスクとしてエッチングによって作製する方法について、図１２を用いて説
明する。なお、より詳細なトランジスタの作製方法については、実施の形態２で述べる。

酸化物半導体層４０３上に、第１のバリア層４０５ｃ及び第２のバリア層４０５ｄとなる
導電膜４０４及び第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０５ｂとなる導
電膜４０５を成膜する（図１２（Ａ）参照）。

続いて、導電膜４０５上にフォトリソグラフィ工程により第１のレジストマスクを形成し
、選択的にエッチングを行って第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０
５ｂを形成する（図１２（Ｂ）参照）。

このとき、導電膜４０５と一緒に導電膜４０４もエッチングされ、膜厚が減少する場合が
ある。したがって、エッチング条件を導電膜４０４に対する導電膜４０５のエッチング選
択比が高いエッチング条件とすることが好ましい。導電膜４０４に対する導電膜４０５の
エッチング選択比が高いと、導電膜４０５のエッチングを行った際に、導電膜４０４も一
緒にエッチングされ、膜厚が薄くなる現象を低減することができる。

続いて、導電膜４０４上にレジストを形成し、該レジストに対して電子ビームを用いた露
光を行い、第２のレジストマスクを形成する。第２のレジストマスクは、トランジスタ４
２０のチャネル領域となる部分以外に重畳して形成する。第２のレジストマスクを用いて
導電膜４０４をエッチングし、第１のバリア層４０５ｃおよび第２のバリア層４０５ｄを
形成する（図１２（Ｃ）参照）。図１２（Ｃ）は、図１（Ａ）と第１のバリア層４０５ｃ
、及び第２のバリア層４０５ｄのパターン形状が異なっている。

レジスト材料としては、例えばシロキサン系レジストまたはポリスチレン系レジストなど
を用いることができる。なお、作製するパターンの幅が小さいため、ネガ型レジストより
もポジ型レジストを用いることが好ましい。例えば、パターンの幅が３０ｎｍの場合には
、レジストの厚さを３０ｎｍとすることができる。

このとき、電子ビームの照射が可能な電子ビーム描画装置において、例えば、加速電圧は
５ｋＶ〜５０ｋＶであることが好ましい。また、電流強度は、５×１０^―１２〜１×１０
^―１１Ａであることが好ましい。また、最小ビーム径は、２ｎｍ以下であることが好まし
い。また、作製可能なパターンの最小線幅が８ｎｍ以下であることが好ましい。

上記条件により、例えばパターンの幅を３０ｎｍ以下、好ましくは２０ｎｍ以下さらに好
ましくは８ｎｍ以下にすることができる。

なお、ここでは、第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０５ｂを形成し
た後に電子ビームを用いた露光によってレジストマスクを形成し、第１のバリア層４０５
ｃ及び第２のバリア層４０５ｄを形成する方法について示したが、第１の低抵抗材料層、
第２の低抵抗材料層、第１のバリア層及び第２のバリア層を作製する順番はこれに限定さ
れない。

電子ビームを用いた露光によってレジストマスクを形成し、導電膜４０４をエッチングし
てチャネル形成領域を露出させた後は、レジストマスクを除去し、露出している酸化物半
導体層の表面にプラズマ処理（Ｎ_２ＯガスやＯ２ガス）や、洗浄（水またはシュウ酸また
は希フッ酸（１００倍希釈））を行うことが好ましい。シュウ酸や希フッ酸などに曝す、
或いはプラズマ処理（Ｎ_２Ｏプラズマ処理など）を行うことにより、酸化物半導体層表面
の不純物を除去することが好ましい。具体的には、酸化物半導体層の銅濃度は１×１０^１
８ａｔｏｍｓ／ｃｍ^３以下、好ましくは１×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。ま
た、酸化物半導体層のアルミニウム濃度は１×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。
また、酸化物半導体層の塩素濃度は２×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。

なお、基板４００には半導体素子が設けられているが、ここでは簡略化のため省略してい
る。また、基板４００上には、配線層４７４ａ、４７４ｂと、配線層４７４ａ、４７４ｂ
を覆う下地絶縁層４３６が設けられており、その一部が図２に示すメモリ構成の一つとな
っている。図２にトランジスタ４２０と基板４００に設けられているトランジスタ４３１
との接続を示す等価回路の一例を示す。

また、図２に示す容量４３０は、トランジスタ４２０のドレイン電極層（第１のバリア層
４０５ｃと第１の低抵抗材料層４０５ａ）と、配線層４７４ａとを一対の電極とし、下地
絶縁層４３６及びゲート絶縁層４０２を誘電体とする容量である。図１（Ａ）およびその
一部断面図を示す図１（Ｂ）に示すように、第１の低抵抗材料層４０５ａと配線層４７４
ａとが重なって容量を形成している。なお、図１２（Ｃ）に示す断面図においては、第１
の低抵抗材料層４０５ａと配線層４７４ａとが重なっていないが、他の場所で第１の低抵
抗材料層４０５ａと配線層４７４ａとが重なるようなレイアウトとする。

図２に示すメモリ構成は、電力が供給されない状況でも記憶内容の保持が可能で、かつ、
書き込み回数にも制限が無いというメリットを有している。なお、図２に示すメモリ構成
については、実施の形態４、実施の形態５において詳細を述べる。

酸化物半導体層４０３に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）を
含む。特にＩｎと亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたト
ランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えて
ガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を
有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが
好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
また、スタビライザーとしてジルコニウム（Ｚｒ）を有することが好ましい。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。

例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化
物であるＩｎ−Ｚｎ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の
酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系
酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸
化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化
物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物
、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、
Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉ
ｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、
Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ
−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を
用いることができる。

なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分とし
て有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧ
ａとＺｎ以外の金属元素が入っていてもよい。

また、酸化物半導体として、ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０、且つ、ｍは整数でない）
で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた
一の金属元素又は複数の金属元素を示す。また、酸化物半導体として、Ｉｎ_２ＳｎＯ_５（
ＺｎＯ）_ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚ
ｎ＝２：２：１（＝２／５：２／５：１／５）、あるいはＩｎ：Ｇａ：Ｚｎ＝３：１：２
（＝１／２：１／６：１／３）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍
の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：
１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるい
はＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ
−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

しかし、インジウムを含む酸化物半導体は、これらに限られず、必要とする半導体特性（
移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要
とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素
の原子数比、原子間距離、密度等を適切なものとすることが好ましい。

例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしなが
ら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低くすることにより移動度を上
げることができる。

なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋
ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ
＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）^２＋（ｂ−Ｂ）^２＋
（ｃ−Ｃ）^２≦ｒ^２を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の酸
化物でも同様である。

酸化物半導体層４０３は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質な
どの状態をとる。

好ましくは、酸化物半導体層は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒ
ｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。

ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜
は、非晶質相に結晶部及び非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜であ
る。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが
多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ
Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結
晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレイ
ンバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起
因する電子移動度の低下が抑制される。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角
形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または
金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸お
よびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８
５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５
°以上５°以下の範囲も含まれることとする。

なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡ
Ｃ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡ
ＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶
質化することもある。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成
面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。な
お、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、また
は成膜後に熱処理などの結晶化処理を行うことにより形成される。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
が小さい。よって、当該トランジスタは、信頼性が高い。

なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。

また、ＣＡＡＣ−ＯＳのように結晶部を有する酸化物半導体では、よりバルク内欠陥を低
減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動
度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を
形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０
．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。

なお、Ｒａとは、ＪＩＳ Ｂ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義さ
れている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基
準面から指定面までの偏差の絶対値を平均した値」で表現でき、以下の式にて定義される
。

ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，ｆ（ｘ１，ｙ
１）），（ｘ１，ｙ２，ｆ（ｘ１，ｙ２）），（ｘ２，ｙ１，ｆ（ｘ２，ｙ１）），（ｘ
２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に
投影した長方形の面積をＳ_０、基準面の高さ（指定面の平均の高さ）をＺ_０とする。Ｒａ
は原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて測
定可能である。

酸化物半導体層４０３の膜厚は、１ｎｍ以上３０ｎｍ以下（好ましくは５ｎｍ以上１０ｎ
ｍ以下）とし、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａ
ｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐ
ｏｓｉｔｉｏｎ）法等を適宜用いることができる。また、酸化物半導体層４０３は、スパ
ッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜
を行うスパッタ装置を用いて成膜してもよい。

また、絶縁層４０６は、過剰酸素を含む絶縁層とすることが好ましく、ＰＥＣＶＤ法やス
パッタ法における成膜条件を適宜設定して膜中に酸素を多く含ませたＳｉＯｘ膜や、酸化
窒化シリコン膜を用いる。また、多くの過剰酸素を絶縁層に含ませたい場合には、イオン
注入法やイオンドーピング法やプラズマ処理によって酸素を適宜添加すればよい。

また、絶縁層４０７は、酸化物半導体層の酸素の放出を抑えるブロッキング層（ＡｌＯｘ
など）である。酸化アルミニウム膜（ＡｌＯｘ）は、水素、水分などの不純物、及び酸素
の両方に対して膜を透過させない遮断効果（ブロック効果）が高い。従って、酸化アルミ
ニウム膜は、作製工程中及び作製後において、変動要因となる水素、水分などの不純物の
酸化物半導体膜への混入、及び酸化物半導体を構成する主成分材料である酸素の酸化物半
導体膜からの放出を防止する保護膜として機能する。

本実施の形態に示すトランジスタは、第１のバリア層４０５ｃと第２のバリア層４０５ｄ
の間隔によってチャネル長が決定され、第１のバリア層４０５ｃと第２のバリア層４０５
ｄの間隔は電子ビームを用いた露光によって得られるレジストをマスクとしてエッチング
することにより決定される。電子ビームを用いることによって精密に露光、現像を行うこ
とで精細なパターンを実現し、チャネル長Ｌが５０ｎｍ未満の微細なトランジスタを作製
することができる。

本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。

（実施の形態２）
本実施の形態では、実施の形態１に示した半導体装置とは別の一態様の半導体装置と、該
半導体装置の作製方法について説明する。

図３に本実施の形態の半導体装置を示す。図３（Ａ）は本実施の形態の半導体装置が有す
るトランジスタの上面図を示し、図３（Ｂ）は図３（Ａ）に示すＡ−Ｂ（チャネル長方向
）における断面図であり、図３（Ｃ）は、図３（Ａ）に示すＣ−Ｄにおける断面図である
。なお、図３（Ａ）において、図面の明瞭化のため、図３（Ｂ）、（Ｃ）に示した一部の
構成を省略して示している。

なお、本実施の形態では実施の形態１と同様の部分については、図面において同一の符号
を付し、詳細な説明は省略する。

図３に示すトランジスタ４４０は、基板４００上のゲート電極層４０１と、ゲート電極層
４０１の側面と接し、ゲート電極層４０１が埋め込まれた絶縁層４３２と、絶縁層４３２
及びゲート電極層４０１上のゲート絶縁層４０２と、ゲート絶縁層４０２上の酸化物半導
体層４０３と、酸化物半導体層４０３上の積層からなるソース電極層及び積層からなるド
レイン電極層と、酸化物半導体層４０３、ソース電極層及びドレイン電極層上の絶縁層４
０６と、を有する。

ドレイン電極層は第１のバリア層４７５ａと、第１のバリア層４７５ａと接する第１の低
抵抗材料層４０５ａとからなる。ソース電極層は第２のバリア層４７５ｂと、第２のバリ
ア層４７５ｂと接する第２の低抵抗材料層４０５ｂとからなる。第１のバリア層４７５ａ
及び第２のバリア層４７５ｂは、それぞれ第１の低抵抗材料層４０５ａ及び第２の低抵抗
材料層４０５ｂが酸化物半導体層４０３と接触して酸化されることをブロックしている。
なお、第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０５ｂは酸化物半導体層４
０３の側面とそれぞれ接しているが、酸化物半導体層４０３の膜厚は十分に薄いため、第
１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０５ｂが酸化されることを防止でき
る。

また、酸化物半導体層のチャネル長方向（図３のＡ−Ｂ方向）の幅は、ゲート電極層のチ
ャネル長方向の幅よりも広い。これにより、酸化物半導体層４０３よりも下の絶縁層（例
えば、絶縁層４３２）から酸素を酸化物半導体層に供給しやすくできる。

第１のバリア層４７５ａと第２のバリア層４７５ｂの間隔は、電子ビームを用いた露光に
よって得られるレジストをマスクとして決定される。電子ビームを用いることで、精密に
露光、現像を行うことで、精細なパターンを実現することができる。

トランジスタ４４０のチャネル長は、第１のバリア層４７５ａと第２のバリア層４７５ｂ
の間隔であるため、チャネル長を精密に決定することができる微細なトランジスタとする
ことができる。

図４乃至図７にトランジスタ４４０を有する半導体装置の作製方法の一例を示す。

なお、図４（Ａ３）はトランジスタの作製工程を説明するための上面図であり、図４（Ａ
１）は図４（Ａ３）に示すＡ−Ｂにおける断面図であり、図４（Ａ２）は図４（Ａ３）に
示すＣ−Ｄにおける断面図である。なお、以下の説明においては、図４（Ａ）とは図４（
Ａ１）乃至図４（Ａ３）のことを指す。また図４（Ｂ）乃至図７（Ｃ）についても同様で
ある。

まず、基板４００上に導電膜を形成し、該導電膜をエッチングして、ゲート電極層４０１
を形成する。導電膜のエッチングは、ドライエッチングでもウェットエッチングでも、両
方を用いてもよい。

なお、基板４００には、実施の形態１に示す半導体装置と同様に、半導体素子、配線層、
配線層を覆う下地絶縁層４３６等が設けられているが簡略化のためここでは省略する。基
板４００に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理に
耐えうる程度の耐熱性を有していることが必要となる。例えば、シリコンや炭化シリコン
などの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体
基板、ＳＯＩ基板などを用いることができる。また、バリウムホウケイ酸ガラスやアルミ
ノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板など
を適用することもできる。

また基板４００として、可撓性基板を用いて半導体装置を作製してもよい。可撓性を有す
る半導体装置を作製するには、可撓性基板上にトランジスタ４４０を直接作製してもよい
し、他の作製基板にトランジスタ４４０を作製し、その後可撓性基板に剥離、転置しても
よい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板とトランジスタ
４４０との間に剥離層を設けるとよい。

基板４００（又は基板４００及び下地膜、配線等）に熱処理を行ってもよい。例えば、高
温のガスを用いて熱処理を行うＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎ
ｅａｌ）装置により、６５０℃、１分〜５分間、熱処理を行えばよい。なお、ＧＲＴＡに
おける高温のガスには、アルゴンなどの希ガス、または窒素のような、熱処理によって被
処理物と反応しない不活性気体が用いられる。また、電気炉により、５００℃、３０分〜
１時間、熱処理を行ってもよい。

また、ゲート電極層４０１形成後に、基板４００、及びゲート電極層４０１に熱処理を行
ってもよい。例えば、ＧＲＴＡ装置により、６５０℃、１分〜５分間、熱処理を行えばよ
い。また、電気炉により、５００℃、３０分〜１時間、熱処理を行ってもよい。

次いで、ゲート電極層４０１、基板４００を覆うように絶縁層４３２となる絶縁膜を形成
する。絶縁膜の形成方法としては、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレー
ザ堆積法、ＡＬＤ法等を適宜用いることができる。

絶縁膜としては、下地絶縁層と同様の材料、方法を用いて作製することができる。

次いで、絶縁膜に研磨処理（例えば、化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａ
ｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理）や、エッチング処理を行うことでゲー
ト電極層４０１の上面を絶縁膜から露出させ、ゲート電極層４０１の上面と高さが一致す
る絶縁層４３２を形成する（図４（Ａ）参照）。研磨処理またはエッチング処理は複数回
行ってもよく、これらを組み合わせて行ってもよい。組み合わせて行う場合、工程順は特
に限定されない。

絶縁層４３２を設けることによって、ゲート電極層４０１上に設けられるゲート絶縁層４
０２の被覆性を向上させることができる。また、後の工程で設ける、電子ビームによる露
光が行われるレジストマスクの被形成面の凹凸を平坦にすることができ、該レジストマス
クを薄く形成することができる。

なお、本実施の形態ではゲート電極層４０１を形成した後に、絶縁層４３２を形成する方
法を示したが、ゲート電極層４０１及び絶縁層４３２の作製方法はこれに限らない。例え
ば、絶縁層４３２を基板４００上に設けた後、エッチング工程等を用いて絶縁層４３２に
開口を形成し、該開口に導電性の材料を充填することで、ゲート電極層４０１を形成して
もよい。

次いで、ゲート電極層４０１及び絶縁層４３２上にゲート絶縁層４０２を形成する（図４
（Ｂ）参照）。

ゲート絶縁層４０２の膜厚は、１ｎｍ以上３００ｎｍ以下とし、成膜ガスを用いたＣＶＤ
法を用いることができる。ＣＶＤ法としては、ＬＰＣＶＤ法、プラズマＣＶＤ法などを用
いることができ、また他の方法としては、塗布法なども用いることができる。

本実施の形態では、ゲート絶縁層４０２として、プラズマＣＶＤ法により膜厚２００ｎｍ
の酸化窒化シリコン膜を形成する。ゲート絶縁層４０２の成膜条件は、例えば、ＳｉＨ_４
とＮ_２Ｏのガス流量比をＳｉＨ_４：Ｎ_２Ｏ＝４ｓｃｃｍ：８００ｓｃｃｍ、圧力４０Ｐａ
、ＲＦ電源電力（電源出力）５０Ｗ、基板温度３５０℃とすればよい。

ゲート絶縁層４０２に熱処理による脱水化又は脱水素化処理を行ってもよい。

熱処理の温度は、３００℃以上７００℃以下、または基板の歪み点未満とする。熱処理の
温度は、ゲート絶縁層４０２の成膜温度より高い方が、脱水化または脱水素化の効果が高
いため好ましい。例えば、熱処理装置の一つである電気炉に基板を導入し、ゲート絶縁層
４０２に対して真空下４５０℃において１時間の熱処理を行う。

なお、熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻
射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａ
ｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈ
ｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａ
ｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドラン
プ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ラ
ンプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である
。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。高温のガスには、アル
ゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気
体が用いられる。

例えば、熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を入れ
、数分間加熱した後、基板を不活性ガス中から出すＧＲＴＡを行ってもよい。

熱処理は、減圧（真空）下、窒素雰囲気下、又は希ガス雰囲気下で行えばよい。また、上
記窒素、または希ガス等の雰囲気に水、水素などが含まれないことが好ましい。また、熱
処理装置に導入する窒素、または希ガスの純度を、６Ｎ（９９．９９９９％）以上好まし
くは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．
１ｐｐｍ以下）とすることが好ましい。

熱処理によって、ゲート絶縁層４０２の脱水化または脱水素化を行うことができ、トラン
ジスタの特性変動を引き起こす水素、又は水などの不純物が排除されたゲート絶縁層４０
２を形成することができる。

脱水化又は脱水素化処理を行う熱処理において、ゲート絶縁層４０２表面は水素又は水等
の放出を妨害するような状態（例えば、水素又は水等を通過させない（ブロックする）膜
などを設ける等）とせず、ゲート絶縁層４０２は表面を露出した状態とすることが好まし
い。

また、脱水化又は脱水素化のための熱処理は、複数回行ってもよく、他の熱処理と兼ねて
もよい。

ゲート絶縁層４０２において酸化物半導体層４０３が接して形成される領域に、平坦化処
理を行ってもよい。平坦化処理としては、特に限定されないが、研磨処理（例えば、化学
的機械研磨法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ
））、ドライエッチング処理、プラズマ処理を用いることができる。

プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッ
タリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にＲＦ
電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。
なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリ
ングを行うと、ゲート絶縁層４０２の表面に付着している粉状物質（パーティクル、ごみ
ともいう）を除去することができる。

平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよ
く、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限
定されず、ゲート絶縁層４０２表面の凹凸状態に合わせて適宜設定すればよい。

次に、ゲート絶縁層４０２上に膜状の酸化物半導体膜４４１を形成する。なお、本実施の
形態では、酸化物半導体膜４４１は膜状の酸化物半導体膜であり、完成したトランジスタ
４４０に含まれる酸化物半導体層４０３は島状の酸化物半導体層である。

なお、酸化物半導体膜４４１は、成膜時に酸素が多く含まれるような条件（例えば、酸素
１００％の雰囲気下でスパッタリング法により成膜を行うなど）で成膜して、酸素を多く
含む（好ましくは酸化物半導体が結晶状態における化学量論的組成に対し、酸素の含有量
が過剰な領域が含まれている）膜とすることが好ましい。

なお、本実施の形態において、酸化物半導体膜４４１として、ＡＣ電源装置を有するスパ
ッタリング装置を用いたスパッタリング法を用い、膜厚３５ｎｍのＩｎ−Ｇａ−Ｚｎ系酸
化物膜（ＩＧＺＯ膜）を成膜する。本実施の形態において、Ｉｎ：Ｇａ：Ｚｎ＝１：１：
１（＝１／３：１／３：１／３）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットを用い
る。なお、成膜条件は、酸素及びアルゴン雰囲気下（酸素流量比率５０％）、圧力０．６
Ｐａ、電源電力５ｋＷ、基板温度１７０℃とする。この成膜条件での成膜速度は、１６ｎ
ｍ／ｍｉｎである。

酸化物半導体膜４４１を、成膜する際に用いるスパッタリングガスは水素、水、水酸基又
は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。

減圧状態に保持された成膜室内に基板を保持する。そして、成膜室内の残留水分を除去し
つつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて基板４０
０上に酸化物半導体膜４４１を成膜する。成膜室内の残留水分を除去するためには、吸着
型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポン
プを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラ
ップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、
水素（水素原子）、水（Ｈ_２Ｏ）など水素（水素原子）を含む化合物（より好ましくは炭
素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体膜４４
１に含まれる不純物の濃度を低減できる。

また、ゲート絶縁層４０２を大気に解放せずにゲート絶縁層４０２と酸化物半導体膜４４
１を連続的に形成することが好ましい。ゲート絶縁層４０２を大気に曝露せずにゲート絶
縁層４０２と酸化物半導体膜４４１を連続して形成すると、ゲート絶縁層４０２表面に水
素や水分などの不純物が吸着することを防止することができる。

続いて、酸化物半導体膜４４１及びゲート絶縁層４０２に酸素ドープ処理を行い、酸素を
過剰に含む酸化物半導体膜４４１及びゲート絶縁層４０２を形成する（図４（Ｃ）参照）
。ゲート絶縁層４０２に酸素ドープ処理を行うことにより、酸素４５１を酸化物半導体膜
４４１及びゲート絶縁層４０２に供給して、酸化物半導体膜４４１及びゲート絶縁層４０
２中、又は酸化物半導体膜４４１及びゲート絶縁層４０２中及び該界面近傍に酸素を含有
させる。

ドープされる酸素（酸素ラジカル、酸素原子、酸素分子、オゾン、酸素イオン（酸素分子
イオン）、及び／又は酸素クラスタイオン）４５１は、イオン注入法、イオンドーピング
法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いるこ
とができる。また、イオン注入法にはガスクラスタイオンビームを用いてもよい。酸素の
ドープ処理は、全面を一度に行ってもよいし、線状のイオンビーム等を用いて移動（スキ
ャン）させ行ってもよい。

例えば、ドープされる酸素（酸素ラジカル、酸素原子、酸素分子、オゾン、酸素イオン（
酸素分子イオン）、及び／又は酸素クラスタイオン）４５１は、酸素を含むガスを用いて
プラズマ発生装置により供給されてもよいし、又はオゾン発生装置により供給されてもよ
い。より具体的には、例えば、半導体装置に対してエッチング処理を行うための装置や、
レジストマスクに対してアッシングを行うための装置などを用いて酸素４５１を発生させ
、酸化物半導体膜４４１及びゲート絶縁層４０２を処理することができる。

酸素ドープ処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、
酸素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。
また、酸素ドープ処理において、希ガスを用いてもよい。

酸素４５１のドープ処理は、例えば、イオン注入法で酸素イオンの注入を行う場合、ドー
ズ量を１×１０^１３ｉｏｎｓ／ｃｍ^２以上５×１０^１６ｉｏｎｓ／ｃｍ^２以下とすればよ
い。

酸化物半導体膜４４１と接するゲート絶縁層４０２が、酸素の供給源となる酸素を多く（
過剰に）含むので、該ゲート絶縁層４０２から酸化物半導体膜４４１へ酸素を供給するこ
とができる。

ゲート絶縁層４０２から酸化物半導体膜４４１へ酸素を供給する方法としては、酸化物半
導体膜４４１とゲート絶縁層４０２とを接した状態で熱処理を行う。熱処理によってゲー
ト絶縁層４０２から酸化物半導体膜４４１への酸素の供給を効果的に行うことができる。

なお、ゲート絶縁層４０２から酸化物半導体膜４４１への酸素の供給のための熱処理を、
酸化物半導体膜４４１が島状に加工される前に行うことで、ゲート絶縁層４０２に含まれ
る酸素が熱処理によって放出されるのを防止することができるため好ましい。

酸化物半導体膜４４１へ酸素を供給することにより、酸化物半導体膜４４１中の酸素欠損
を補填することができる。

続いて、酸化物半導体膜４４１上に導電膜４７５を形成する（図５（Ａ）参照）。

導電膜４７５はソース電極層またはドレイン電極層の一層となる第１のバリア層４７５ａ
及び第２のバリア層４７５ｂとなる層である。

導電膜４７５としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた
元素を含む金属層、または上述した元素を成分とする金属窒化物層（窒化チタン層、窒化
モリブデン層、窒化タングステン層）等を用いることができる。また、Ａｌ、Ｃｕなどの
金属層の下側または上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属層またはそ
れらの金属窒化物層（窒化チタン層、窒化モリブデン層、窒化タングステン層）を積層さ
せた構成としても良い。また、導電性の金属酸化物で形成しても良い。導電性の金属酸化
物としては、酸化インジウム（Ｉｎ_２Ｏ_３）、酸化スズ（ＳｎＯ_２）、酸化亜鉛（ＺｎＯ
）、酸化インジウム酸化スズ（Ｉｎ_２Ｏ_３―ＳｎＯ_２）、酸化インジウム酸化亜鉛（Ｉｎ
_２Ｏ_３―ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いる
ことができる。

続いて、導電膜４７５上にポジ型のレジストを形成し、該レジストに対して電子ビームを
用いた露光を行いレジストマスク４５３を形成する（図５（Ｂ）参照）。レジストマスク
４５３は、トランジスタ４４０のチャネル領域となる部分以外に重畳して形成する。図５
（Ｂ）より明らかなように、レジストマスク４５３は、スリット（あるいはスリット状の
溝）を有する。なお、図５（Ｂ）では、スリット部が完全に除去されているが、スリット
部にレジストが残存していてもよく、他の部分より薄ければよい。一般に電子ビーム露光
は時間がかかるため、生産性を高めるためには、電子ビームを照射する部分（レジストマ
スク４５３に形成される溝）は可能な限り単純な形状であることが望ましく、例えば、直
線状、円状、環状とするとよい。また、電子ビームを照射する部分（レジストマスク４５
３に形成される溝）の面積は可能な限り小さいことが望ましく、レジストマスク全体の５
％以下、より好ましくはレジストマスク全体の１％以下となるようにするとよい。また、
電子ビームを照射する部分の面積はレジストマスク全体の０．０１％以上となるようにす
るとよい。

電子ビームを用いた露光によってレジストマスクを形成する方法については、実施の形態
１に詳細を述べたため、ここでは省略する。なお、実施の形態１では、第１の低抵抗材料
層４０５ａ及び第２の低抵抗材料層４０５ｂを形成した後に、電子ビームを用いた露光に
よってレジストマスクを形成し、該マスクを用いたエッチングによって第１のバリア層４
７５ａ及び第２のバリア層４７５ｂを形成する方法について説明したが、実施の形態２で
は、先に第１のバリア層４７５ａ及び第２のバリア層４７５ｂに対するエッチングを行う
方法について説明する。

また、電子ビームを用いた露光では、できるだけレジストマスク４５３は薄い方が好まし
い。レジストマスク４５３を薄くする場合、被形成面の凹凸をできるだけ平坦にすること
が好ましい。本実施の形態の半導体装置の作製方法では、ゲート電極層４０１及び絶縁層
４３２に平坦化処理を行うことにより、ゲート電極層４０１と絶縁層４３２による凹凸が
低減されるため、レジストマスクを薄くすることができる。これにより、電子ビームを用
いた露光が容易になる。

次に、レジストマスク４５３をマスクとして導電膜４７５を選択的にエッチングし、チャ
ネルが形成される領域に開口部を形成する（図５（Ｃ）参照）。ここで、導電膜４７５が
除去された領域は、トランジスタ４４０のチャネル形成領域となる。電子ビームによる露
光によってチャネル長を決定することができるため、チャネル長の小さい、例えばチャネ
ル長が５０ｎｍ未満のトランジスタを作製することができる。

このとき、エッチング条件を、レジストマスク４５３に対する導電膜４７５のエッチング
選択比が高い条件とすることが好ましい。例えば、ドライエッチングで、エッチングガス
としてＣｌ_２及びＨＢｒの混合ガスを用い、Ｃｌ_２の流量よりもＨＢｒの流量を高くする
ことが好ましい。例えば、Ｃｌ_２：ＨＢｒ＝２０：８０の流量比であることが好ましい。
また、誘導結合型プラズマによるエッチング（ＩＣＰエッチングともいう）の場合、ＩＣ
Ｐ電力を５００Ｗとしたとき、バイアス電力を３０Ｗ〜４０Ｗ以下とすることにより、レ
ジストマスク４５３と導電膜４７５とのエッチング選択比を高くすることができる。

続いて、酸化物半導体膜４４１及び導電膜４７５上にフォトリソグラフィ工程によりレジ
ストマスク４５５を設ける（図６（Ａ）参照）。

なお、レジストマスク４５５はインクジェット法で形成してもよい。レジストマスクをイ
ンクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。

続いて、レジストマスク４５５を用いて導電膜４７５及び酸化物半導体膜４４１に順にエ
ッチングを行い、島状の第１のバリア層４７５ａ、島状の第２のバリア層４７５ｂ及び島
状の酸化物半導体層４０３、を形成する（図６（Ｂ）参照）。

導電膜４７５のエッチングには、塩素を含むガス、例えば、塩素（Ｃｌ_２）、三塩化硼素
（ＢＣｌ_３）、四塩化珪素（ＳｉＣｌ_４）、四塩化炭素（ＣＣｌ_４）などを含むガスを用
いることができる。また、フッ素を含むガス、例えば、四弗化炭素（ＣＦ_４）、六弗化硫
黄（ＳＦ_６）、三弗化窒素（ＮＦ_３）、トリフルオロメタン（ＣＨＦ_３）などを含むガス
を用いることができる。また、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）など
の希ガスを添加したガス、などを用いることができる。

エッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ
）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型
プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングできるよう
に、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電
力量、基板側の電極温度等）を適宜調節する。

本実施の形態では、導電膜４７５としてチタン膜を用いる。導電膜のエッチングは、ドラ
イエッチング法により、膜をエッチングして、第１のバリア層４７５ａ、第２のバリア層
４７５ｂを形成する。

なお、導電膜４７５のエッチング工程の際に、酸化物半導体膜４４１がエッチングされ、
分断することのないようエッチング条件を最適化することが望まれる。しかしながら、導
電膜のみをエッチングし、酸化物半導体膜４４１を全くエッチングしないという条件を得
ることは難しく、導電膜のエッチングの際に酸化物半導体膜４４１は一部のみがエッチン
グされ、溝部（凹部）を有する酸化物半導体膜となることもある。

なお、図において第１のバリア層４７５ａ及び第２のバリア層４７５ｂが第１の低抵抗材
料層４０５ａ及び第２の低抵抗材料層４０５ｂよりも薄いがこれに限定されない。第１の
バリア層４７５ａ及び第２のバリア層４７５ｂは、電子ビーム露光により作製したレジス
トマスクを用いて形成されるため、薄い方が製造工程上好ましい。また、第１の低抵抗材
料層４０５ａ及び第２の低抵抗材料層４０５ｂを厚くすることにより、ソース電極および
ドレイン電極の抵抗を小さくできる。

また、第１のバリア層４７５ａ及び第２のバリア層４７５ｂの間隔は、第１の低抵抗材料
層４０５ａ及び第２の低抵抗材料層４０５ｂの間隔よりも狭い。特に第１のバリア層４７
５ａ及び第２のバリア層４７５ｂが第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層
４０５ｂよりも抵抗が高いため、第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４
０５ｂの間隔を短くすることにより、ソース電極、酸化物半導体層４０３、及びドレイン
電極間の抵抗を小さくできる。

続いて、酸化物半導体膜４４１をエッチングし、島状の酸化物半導体層４０３を形成する
。なお、酸化物半導体膜４４１のエッチングは、ドライエッチングでもウェットエッチン
グでもよく、両方を用いてもよい。例えば、酸化物半導体膜４４１のウェットエッチング
に用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができ
る。また、ＩＴＯ−０７Ｎ（関東化学社製）を用いてもよい。また、ＩＣＰ（Ｉｎｄｕｃ
ｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法によ
るドライエッチングによってエッチング加工してもよい。

次いで、レジストマスク４５５を除去した後、酸化物半導体層４０３、第１のバリア層４
７５ａ及び第２のバリア層４７５ｂ上に導電膜４５２を形成する（図６（Ｃ）参照）。

導電膜４５２は、第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０５ｂとなる導
電膜である。

フォトリソグラフィ工程により導電膜４５２上にレジストマスク４５６を形成し（図７（
Ａ）参照）、選択的にエッチングを行って第１の低抵抗材料層４０５ａ及び第２の低抵抗
材料層４０５ｂを形成する。第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０５
ｂを形成した後、レジストマスクを除去する（図７（Ｂ）参照）。

第１のバリア層４７５ａ及び第１の低抵抗材料層４０５ａはトランジスタ４４０のソース
電極層として機能する。第２のバリア層４７５ｂ及び第２の低抵抗材料層４０５ｂはトラ
ンジスタ４４０のドレイン電極層として機能する。

導電膜４５２のエッチングは、導電膜４７５と同様の条件を用いて行うことができる。

以上の工程で、本実施の形態のトランジスタ４４０が作製される。

本実施の形態では、積層からなるソース電極層、積層からなるドレイン電極層及び酸化物
半導体層４０３上に、絶縁層４０６を形成する（図７（Ｃ）参照）。

絶縁層４０６としては、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニ
ウム膜、酸化窒化アルミニウム膜、酸化ハフニウム膜、又は酸化ガリウム膜、窒化シリコ
ン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶
縁膜の単層又は積層を用いることができる。

なお、絶縁層４０６に酸素ドーピング処理を行ってもよい。絶縁層４０６に酸素ドーピン
グ処理を行うことで、酸化物半導体層４０３に酸素を供給することができる。絶縁層４０
６への酸素ドーピングは、上記ゲート絶縁層４０２及び酸化物半導体層４０３への酸素ド
ーピング処理と同様の処理を行うことができる。

なお、導電膜４５２を設けるよりも先に絶縁層４０６を設け、第１の低抵抗材料層４０５
ａ及び第２の低抵抗材料層４０５ｂが絶縁層４０６に設けた開口を介して、第１のバリア
層４７５ａ及び第２のバリア層４７５ｂとそれぞれ電気的に接続する構成としてもよい。

また、さらに絶縁層４０６上に緻密性の高い無機絶縁膜を設けてもよい。例えば、絶縁層
４０６上にスパッタリング法により酸化アルミニウム膜を形成する。酸化アルミニウム膜
を高密度（膜密度３．２ｇ／ｃｍ^３以上、好ましくは３．６ｇ／ｃｍ^３以上）とすること
によって、トランジスタ４４０に安定な電気特性を付与することができる。膜密度はラザ
フォード後方散乱法や、Ｘ線反射率測定法によって測定することができる。

トランジスタ４４０上に設けられる絶縁膜として用いることのできる酸化アルミニウム膜
は、水素、水分などの不純物、及び酸素の両方に対して膜を通過させない遮断効果（ブロ
ック効果）が高い。

従って、酸化アルミニウム膜は、作製工程中及び作製後において、変動要因となる水素、
水分などの不純物の酸化物半導体層４０３への混入、及び酸化物半導体を構成する主成分
材料である酸素の酸化物半導体層４０３からの放出を防止する保護膜として機能する。

また、トランジスタ４４０起因の表面凹凸を低減するために平坦化絶縁膜を形成してもよ
い。平坦化絶縁膜としては、ポリイミド樹脂、アクリル樹脂、ベンゾシクロブテン系樹脂
、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ
−ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層
させることで、平坦化絶縁膜を形成してもよい。

例えば、平坦化絶縁膜として、膜厚１５００ｎｍのアクリル樹脂膜を形成すればよい。ア
クリル樹脂膜は塗布法による塗布後、焼成（例えば窒素雰囲気下２５０℃１時間）して形
成することができる。

平坦化絶縁膜を形成後、熱処理を行ってもよい。例えば、窒素雰囲気下２５０℃で１時間
熱処理を行う。

このように、トランジスタ４４０形成後、熱処理を行ってもよい。また、熱処理は複数回
行ってもよい。

本実施の形態に示すトランジスタは、第１のバリア層４７５ａと第２のバリア層４７５ｂ
の間隔によってチャネル長が決定され、第１のバリア層４７５ａと第２のバリア層４７５
ｂの間隔は電子ビームを用いた露光によって得られるレジストをマスクとしてエッチング
することにより決定される。電子ビームを用いることによって精密に露光、現像を行うこ
とで精細なパターンを実現し、チャネル長Ｌが５０ｎｍ未満の微細なトランジスタを作製
することができる。

本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。

（実施の形態３）
本実施の形態では、実施の形態１及び実施の形態２とは異なる本発明の一態様の半導体装
置の構成について説明する。

図１３に本実施の形態の半導体装置を示す。図１３（Ａ）は本実施の形態の半導体装置が
有するトランジスタの上面図を示し、図１３（Ｂ）は図１３（Ａ）に示すＥ−Ｆ（チャネ
ル長方向）における断面図であり、図１３（Ｃ）は、図１３（Ａ）に示すＧ−Ｈにおける
断面図である。なお、図１３（Ａ）において、図面の明瞭化のため、図１３（Ｂ）、（Ｃ
）に示した一部の構成を省略して示している。

なお、本実施の形態では実施の形態１及び実施の形態２と同様の部分については、図面に
おいて同一の符号を付し、詳細な説明は省略する。

図１３に示すトランジスタ４６０は、基板４００上のゲート電極層４０１と、ゲート電極
層４０１の側面と接し、ゲート電極層４０１が埋め込まれた絶縁層４３２と、絶縁層４３
２及びゲート電極層４０１上のゲート絶縁層４０２と、ゲート絶縁層４０２上の酸化物半
導体層５０３と、酸化物半導体層５０３上の積層からなるソース電極層及び積層からなる
ドレイン電極層と、酸化物半導体層５０３、ソース電極層及びドレイン電極層上の絶縁層
４０６と、絶縁層４０６に設けられた開口を介してソース電極層及びドレイン電極層とそ
れぞれ電気的に接続する配線層５８５ａ及び配線層５８５ｂと、を有する。

積層からなるドレイン電極層は第１のバリア層５７５ａと、第１のバリア層５７５ａと接
する第１の低抵抗材料層５０５ａとからなる。積層からなるソース電極層は第２のバリア
層５７５ｂと、第２のバリア層５７５ｂと接する第２の低抵抗材料層５０５ｂとからなる
。第１のバリア層５７５ａ及び第２のバリア層５７５ｂは、それぞれ第１の低抵抗材料層
５０５ａ及び第２の低抵抗材料層５０５ｂが酸化物半導体層５０３と接触して酸化される
ことをブロックしている。なお、第１の低抵抗材料層５０５ａ及び第２の低抵抗材料層５
０５ｂは酸化物半導体層５０３の側面とそれぞれ接しているが、酸化物半導体層５０３の
膜厚は十分に薄いため、第１のバリア層５７５ａ及び第２のバリア層５７５ｂによって、
第１の低抵抗材料層５０５ａ及び第２の低抵抗材料層５０５ｂが酸化されることはブロッ
クされている。配線層５８５ａ及び配線層５８５ｂは、第１の低抵抗材料層５０５ａ及び
第２の低抵抗材料層５０５ｂとそれぞれ電気的に接続する。

第２のバリア層５７５ｂは第１のバリア層５７５ａを囲んで形成されている。また、第２
の低抵抗材料層５０５ｂは第１の低抵抗材料層５０５ａを囲んで形成されている。トラン
ジスタ４６０のチャネル形成領域は、第１のバリア層５７５ａ及び第２のバリア層５７５
ｂに挟まれる領域である。

第１のバリア層５７５ａと第２のバリア層５７５ｂとの間隔（図中のＬ）は、電子ビーム
を用いた露光によって得られるレジストをマスクとして決定される。電子ビームを用いる
ことで、精密に露光、現像を行うことで、精細なパターンを実現することができる。した
がって、トランジスタ４６０は、チャネル長Ｌを精密に決定することができる微細なトラ
ンジスタとすることができる。本実施の形態の半導体装置は、図１３（Ａ）に示すように
、チャネル形成領域の外周が円形の場合だけでなく、矩形の場合にも適用することができ
る。

なお、図１３では、配線層５８５ａ及び配線層５８５ｂが形成されている開口の大きさ（
図中のＬ１）は第１のバリア層５７５ａと第２のバリア層５７５ｂとの間隔（図中のＬ）
の数倍程度の大きさであるように示されているが、実際には、Ｌ１はＬの数十倍以上の大
きさとなる。第１のバリア層５７５ａ及び第２のバリア層５７５ｂの間隔は、電子ビーム
を用いた露光によって得られるレジストをマスクとして決定されるため、フォトリソグラ
フィ工程によって形成したレジストマスクを用いたエッチングよりも、はるかにチャネル
形成領域を微細に形成することができる。

一般的に、酸化物半導体層の端部は、当該酸化物半導体層の形成工程（エッチング工程）
時に不純物元素（例えば、塩素、弗素、ホウ素、水素など）が混入しやすく、また、酸化
物半導体層から酸素が脱離しやすい箇所である。したがって、酸化物半導体層の端部は低
抵抗化されやすく、寄生チャネルが形成されやすい。

酸化物半導体層の端部に寄生チャネルが形成されるのは、当該端部と電気的に接続される
トランジスタのソース電極層及びドレイン電極層が存在するからである。本実施の形態で
示すトランジスタ４６０は、ソース電極層となる第２のバリア層５７５ｂと第２の低抵抗
材料層５０５ｂによって、ドレイン電極層となる第１のバリア層５７５ａと第１の低抵抗
材料層５０５ａが囲まれており、ドレイン電極層が酸化物半導体層５０３の端部と電気的
に接続されていない。したがって、当該端部に寄生チャネルが形成されにくいトランジス
タとすることができる。

続いて、トランジスタ４６０の作製方法について説明する。なお、実施の形態１及び実施
の形態２と同様の点については説明を省略する。

トランジスタ４６０が有する、ゲート電極層４０１、ゲート絶縁層４０２、絶縁層４３２
、酸化物半導体層５０３は実施の形態１及び実施の形態２に示す方法と同様の材料、方法
を用いて形成することができる。なお、図１３において、基板４００上には、半導体素子
が形成されているが、簡略化のため省略している。

酸化物半導体層５０３上には、第１のバリア層５７５ａ及び第２のバリア層５７５ｂとな
る導電膜が設けられる。該導電膜は実施の形態１及び実施の形態２と同様の材料及び方法
を用いて形成することができる。

第１のバリア層５７５ａ及び第２のバリア層５７５ｂとなる導電膜上にレジストを形成し
、電子ビームによる露光を用いてレジストをパターニングして、マスクを形成する。レジ
ストによるマスクは酸化物半導体層のチャネル形成領域となる部分以外に重畳して形成す
る。すなわち、レジストによるマスクはリング状の溝を有する。該レジストマスクを用い
てエッチングを行い、第１のバリア層５７５ａ及び第２のバリア層５７５ｂを形成する。

トランジスタ４６０のチャネル長は、トランジスタ内のどこでも均等であることが好まし
い。本実施の形態のトランジスタのチャネル形成領域の形状には、曲線が含まれているた
め、電子ビームによる露光によって該曲線をなめらかに、また、線幅を均等に形成するこ
とが好ましい。

電子ビームによる露光によって、線幅が均等でなめらかな曲線を作製するには、例えば、
基板を載せたステージを回転させることによって曲線の露光を行う方法等がある。また、
直線状に移動するステージを用いても、電子ビームによる描画のための図形を複数に分割
し、そのサイズや向きを最適化する方法や、パターンの露光量が一定になるように、図形
を均等な幅でずらして重ね描きする多重描画法等を適用し、トランジスタのチャネル長が
均等になるようにレジストマスクをパターニングすることができる。上記の方法等を用い
て、レジストマスクの線幅を均一に形成し、トランジスタ４６０のチャネル長を均等にす
ることが好ましい。

上記のように作製することで、本実施の形態の半導体装置は、チャネル形成領域が矩形だ
けでなく、円形の場合についても適用することができる。

第１のバリア層５７５ａ及び第２のバリア層５７５ｂ上に、第１の低抵抗材料層５０５ａ
及び第２の低抵抗材料層５０５ｂとなる導電膜を形成し、フォトリソグラフィを用いたエ
ッチングによって、該導電膜をエッチングし、第１の低抵抗材料層５０５ａ及び第２の低
抵抗材料層５０５ｂを形成する。

なお、第１の低抵抗材料層及び第２の低抵抗材料層を形成するエッチングは、実施の形態
１に示すように、第１の低抵抗材料層５０５ａ及び第２の低抵抗材料層５０５ｂのエッチ
ングを先に行ってから、第１のバリア層５７５ａ及び第２のバリア層５７５ｂのエッチン
グを行ってもよい。また、実施の形態２に示すように、酸化物半導体層５０３及び第１の
バリア層５７５ａ及び第２のバリア層５７５ｂを形成した後に、第１の低抵抗材料層５０
５ａ及び第２の低抵抗材料層５０５ｂのエッチングを行ってもよい。

次に、第１のバリア層５７５ａ、第２のバリア層５７５ｂ、第１の低抵抗材料層５０５ａ
及び第２の低抵抗材料層５０５ｂ上に絶縁層４０６を形成する。絶縁層４０６は、実施の
形態１及び実施の形態２と同様の方法、材料を用いて形成することができる。

続いて、絶縁層４０６をエッチングし、第１の低抵抗材料層５０５ａ及び第２の低抵抗材
料層５０５ｂに達する開口を形成する。絶縁層４０６のエッチングには、実施の形態１及
び実施の形態２に示したエッチングと同様の方法を適用することができる。

続いて、該開口及び絶縁層４０６上に、導電膜を形成し、該導電膜をエッチングすること
で、配線層５８５ａ及び配線層５８５ｂを形成することができる。配線層５８５ａ及び配
線層５８５ｂはそれぞれ、第１の低抵抗材料層５０５ａ及び第２の低抵抗材料層５０５ｂ
と電気的に接続している。

本実施の形態に示したトランジスタ４６０は、第１のバリア層５７５ａと第２のバリア層
５７５ｂとの間隔は、電子ビームを用いた露光によって得られるレジストをマスクとして
決定される。電子ビームを用いることで、精密に露光、現像を行い、精細なパターンを実
現することができる。

さらに、トランジスタ４６０は、低抵抗化されやすい酸化物半導体層の端部において、ソ
ース電極層またはドレイン電極層の一方のみが接続しているため、寄生チャネルが形成さ
れにくく、電気特性に優れるトランジスタを提供することができる。

本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。

（実施の形態４）
本実施の形態では、本明細書に示すトランジスタを使用し、電力が供給されない状況でも
記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の
一例を、図面を用いて説明する。

図８は、半導体装置の構成の一例である。図８（Ａ）に、半導体装置の断面図を、図８（
Ｂ）に半導体装置の回路図をそれぞれ示す。なお、図８（Ｂ）は図２と同じような回路構
成を示している。

図８（Ａ）及び図８（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトラン
ジスタ３２００を有し、上部に第２の半導体材料を用いたトランジスタ３２０２を有する
ものである。トランジスタ３２０２としては、実施の形態１で示すトランジスタ４２０の
構造を適用する例である。

ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが
望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）
とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を
用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジ
スタは、その特性により長時間の電荷保持を可能とする。

なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明す
るが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、情報
を保持するために酸化物半導体を用いた実施の形態１又は実施の形態２に示すようなトラ
ンジスタを用いる他は、半導体装置に用いられる材料や半導体装置の構造など、半導体装
置の具体的な構成をここで示すものに限定する必要はない。

図８（Ａ）におけるトランジスタ３２００は、半導体材料（例えば、シリコンなど）を含
む基板３０００に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けら
れた不純物領域と、不純物領域に接する金属間化合物領域と、チャネル形成領域上に設け
られたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極層と、を有する。なお、
図において、明示的にはソース電極層やドレイン電極層を有しない場合があるが、便宜上
、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジス
タの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極層やドレ
イン電極層と表現することがある。つまり、本明細書において、ソース電極層との記載に
は、ソース領域が含まれうる。

基板３０００上にはトランジスタ３２００を囲むように素子分離絶縁層３１０６が設けら
れており、トランジスタ３２００を覆うように絶縁層３２２０が設けられている。

単結晶半導体基板を用いたトランジスタ３２００は、高速動作が可能である。このため、
当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高
速に行うことができる。トランジスタ３２０２および容量素子３２０４の形成前の処理と
して、トランジスタ３２００を覆う絶縁層３２２０にＣＭＰ処理を施して、絶縁層３２２
０を平坦化すると同時にトランジスタ３２００のゲート電極層の上面を露出させる。

図８（Ａ）に示すトランジスタ３２０２は、酸化物半導体をチャネル形成領域に用いたボ
トムゲート型トランジスタである。ここで、トランジスタ３２０２に含まれる酸化物半導
体層は、高純度化されたものであることが望ましい。高純度化された酸化物半導体を用い
ることで、極めて優れたオフ特性のトランジスタ３２０２を得ることができる。

トランジスタ３２０２は、オフ電流が小さいため、これを用いることにより長期にわたり
記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或い
は、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため
、消費電力を十分に低減することができる。

トランジスタ３２０２のソース電極層又はドレイン電極層の一方は、ゲート絶縁層に設け
られた開口を介して、電極３２０８と電気的に接続され、電極３２０８を介してトランジ
スタ３２００のゲート電極層と電気的に接続されている。電極３２０８は、トランジスタ
３２０２のゲート電極層と同様の工程で作製することができる。

また、トランジスタ３２０２上には、絶縁層３２２２が単層又は積層で設けられている。
そして、絶縁層３２２２を介してトランジスタ３２０２のソース電極層又はドレイン電極
層の一方と重畳する領域には、導電層３２１０ａが設けられており、トランジスタ３２０
２のソース電極層又はドレイン電極層の一方と、絶縁層３２２２と導電層３２１０ａとに
よって、容量素子３２０４が構成される。すなわち、トランジスタ３２０２のソース電極
層又はドレイン電極層の一方は、容量素子３２０４の一方の電極として機能し、導電層３
２１０ａは、容量素子３２０４の他方の電極として機能する。なお、容量が不要の場合に
は、容量素子３２０４を設けない構成とすることもできる。また、容量素子３２０４は、
別途、トランジスタ３２０２の上方に設けてもよい。

容量素子３２０４上には絶縁層３２２４が設けられている。そして、絶縁層３２２４上に
はトランジスタ３２０２と、他のトランジスタを接続するための配線３２１６が設けられ
ている。配線３２１６は、絶縁層３２２４に形成された開口に設けられた電極３２１４、
導電層３２１０ａと同じ層に設けられた導電層３２１０ｂ、及び、絶縁層３２２２に形成
された開口に設けられた電極３２１２を介して、トランジスタ３２０２のソース電極層又
はドレイン電極層の他方と電気的に接続される。

図８（Ａ）及び図８（Ｂ）において、トランジスタ３２００と、トランジスタ３２０２と
は、少なくとも一部が重畳するように設けられており、トランジスタ３２００のソース領
域またはドレイン領域と、トランジスタ３２０２に含まれる酸化物半導体層の一部が重畳
するように設けられているのが好ましい。また、トランジスタ３２０２及び容量素子３２
０４が、トランジスタ３２００の少なくとも一部と重畳するように設けられている。例え
ば、容量素子３２０４の導電層３２１０ａは、トランジスタ３２００のゲート電極層と少
なくとも一部が重畳して設けられている。このような平面レイアウトを採用することによ
り、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる
。

次に、図８（Ａ）に対応する回路構成の一例を図８（Ｂ）に示す。

図８（Ｂ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ３２００のソース
電極層とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ３２０
０のドレイン電極層とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎ
ｅ）とトランジスタ３２０２のソース電極層またはドレイン電極層の一方とは、電気的に
接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ３２０２のゲート電極層と
は、電気的に接続されている。そして、トランジスタ３２００のゲート電極層と、トラン
ジスタ３２０２のソース電極層またはドレイン電極層の一方は、容量素子３２０４の電極
の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子３２０４の電
極の他方は電気的に接続されている。

図８（Ｂ）に示す半導体装置では、トランジスタ３２００のゲート電極層の電位が保持可
能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能であ
る。

情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ
３２０２がオン状態となる電位にして、トランジスタ３２０２をオン状態とする。これに
より、第３の配線の電位が、トランジスタ３２００のゲート電極層、および容量素子３２
０４に与えられる。すなわち、トランジスタ３２００のゲート電極層には、所定の電荷が
与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗ
レベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、
第４の配線の電位を、トランジスタ３２０２がオフ状態となる電位にして、トランジスタ
３２０２をオフ状態とすることにより、トランジスタ３２００のゲート電極層に与えられ
た電荷が保持される（保持）。

トランジスタ３２０２のオフ電流は極めて小さいため、トランジスタ３２００のゲート電
極層の電荷は長時間にわたって保持される。

次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態
で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ３２００のゲー
ト電極層に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トラン
ジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲート電極層にＨｉｇ
ｈレベル電荷が与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｈは、トランジスタ３２
００のゲート電極層にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖ_{ｔｈ
＿Ｌ}より低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ３２０
０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、
第５の配線の電位をＶ_ｔｈ＿ＨとＶ_ｔｈ＿Ｌの間の電位Ｖ_０とすることにより、トランジ
スタ３２００のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて
、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ_０（＞Ｖ_{ｔｈ＿
Ｈ}）となれば、トランジスタ３２００は「オン状態」となる。Ｌｏｗレベル電荷が与えら
れていた場合には、第５の配線の電位がＶ_０（＜Ｖ_ｔｈ＿Ｌ）となっても、トランジスタ
３２００は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持
されている情報を読み出すことができる。

なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み
出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態
にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖ_{ｔｈ＿
Ｈ}より小さい電位を第５の配線に与えればよい。または、ゲート電極層の状態にかかわら
ずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｌより大き
い電位を第５の配線に与えればよい。

本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流
の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持する
ことが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動
作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができ
る。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であ
っても、長期にわたって記憶内容を保持することが可能である。

また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素
子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲート
への電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、
ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体
装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信
頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の
書き込みが行われるため、高速な動作も容易に実現しうる。

以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装
置、及び該半導体装置の作製方法を提供することができる。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。

（実施の形態５）
本実施の形態では、実施の形態４とは異なる記憶装置の構造の一形態について説明する。

図９は、記憶装置の斜視図である。図９に示す記憶装置は上部に記憶回路としてメモリセ
ルを複数含む、メモリセルアレイ（メモリセルアレイ３４００ａ乃至メモリセルアレイ３
４００ｎ（ｎは２以上の整数））を複数層有し、下部にメモリセルアレイを動作させるた
めに必要な論理回路３００４を有する。

図１０に、図９に示した記憶装置の部分拡大図を示す。図１０では、論理回路３００４、
メモリセルアレイ３４００ａ及びメモリセルアレイ３４００ｂを図示しており、メモリセ
ルアレイ３４００ａ又はメモリセルアレイ３４００ｂに含まれる複数のメモリセルのうち
、メモリセル３１７０ａと、メモリセル３１７０ｂを代表で示す。メモリセル３１７０ａ
及びメモリセル３１７０ｂとしては、例えば、上記に実施の形態において説明した図８（
Ｂ）や図２に示す回路構成と同様の構成とすることもできる。

なお、メモリセル３１７０ａに含まれるトランジスタ３１７１ａを代表で示す。メモリセ
ル３１７０ｂに含まれるトランジスタ３１７１ｂを代表で示す。トランジスタ３１７１ａ
及びトランジスタ３１７１ｂは、酸化物半導体層にチャネル形成領域を有する。酸化物半
導体層にチャネル形成領域が形成されるトランジスタの構成については、その他の実施の
形態において説明した構成と同様であるため、説明は省略する。

トランジスタ３１７１ａのゲート電極層と同じ層に形成された電極３５０１ａは、電極３
５０２ａによって、電極３００３ａと電気的に接続されている。トランジスタ３１７１ｂ
のゲート電極層と同じ層に形成されたは、電極３５０２ｃによって、電極３００３ｃと電
気的に接続されている。

また、論理回路３００４は、酸化物半導体以外の半導体材料をチャネル形成領域として用
いたトランジスタ３００１を有する。トランジスタ３００１は、半導体材料（例えば、シ
リコンなど）を含む基板３０００に素子分離絶縁層３１０６を設け、素子分離絶縁層３１
０６に囲まれた領域にチャネル形成領域となる領域を形成することによって得られるトラ
ンジスタとすることができる。なお、トランジスタ３００１は、絶縁表面上に形成された
シリコン膜等の半導体膜や、ＳＯＩ基板のシリコン膜にチャネル形成領域が形成されるト
ランジスタであってもよい。トランジスタ３００１の構成については、公知の構成を用い
ることが可能であるため、説明は省略する。

トランジスタ３１７１ａが形成された層と、トランジスタ３００１が形成された層との間
には、配線３１００ａ及び配線３１００ｂが形成されている。配線３１００ａとトランジ
スタ３００１が形成された層との間には、絶縁膜３１４０ａが設けられ、配線３１００ａ
と配線３１００ｂとの間には、絶縁膜３１４１ａが設けられ、配線３１００ｂとトランジ
スタ３１７１ａが形成された層との間には、絶縁膜３１４２ａが設けられている。

同様に、トランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａが形成され
た層との間には、配線３１００ｃ及び配線３１００ｄが形成されている。配線３１００ｃ
とトランジスタ３１７１ａが形成された層との間には、絶縁膜３１４０ｂが設けられ、配
線３１００ｃと配線３１００ｄとの間には、絶縁膜３１４１ｂが設けられ、配線３１００
ｄとトランジスタ３１７１ｂが形成された層との間には、絶縁膜３１４２ｂが設けられて
いる。

絶縁膜３１４０ａ、絶縁膜３１４１ａ、絶縁膜３１４２ａ、絶縁膜３１４０ｂ、絶縁膜３
１４１ｂ、絶縁膜３１４２ｂは、層間絶縁膜として機能し、その表面は平坦化された構成
とすることができる。

配線３１００ａ、配線３１００ｂ、配線３１００ｃ、配線３１００ｄによって、メモリセ
ル間の電気的接続や、論理回路３００４とメモリセルとの電気的接続等を行うことができ
る。

論理回路３００４に含まれる電極３３０３は、上部に設けられた回路と電気的に接続する
ことができる。

例えば、図１０に示すように、電極３５０５によって電極３３０３は配線３１００ａと電
気的に接続することができる。配線３１００ａは、電極３５０３ａによって、トランジス
タ３１７１ａのゲート電極層と同じ層に形成された電極３５０１ｂと電気的に接続するこ
とができる。こうして、配線３１００ａ及び電極３３０３を、トランジスタ３１７１ａの
ソースまたはドレインと電気的に接続することができる。また、電極３５０１ｂは、トラ
ンジスタ３１７１ａのソースまたはドレインと、電極３５０２ｂとによって、電極３００
３ｂと電気的に接続することができる。電極３００３ｂは、電極３５０３ｂによって配線
３１００ｃと電気的に接続することができる。

図１０では、電極３３０３とトランジスタ３１７１ａとの電気的接続は、配線３１００ａ
を介して行われる例を示したがこれに限定されない。電極３３０３とトランジスタ３１７
１ａとの電気的接続は、配線３１００ｂを介して行われてもよいし、配線３１００ａと配
線３１００ｂの両方を介して行われてもよい。または、配線３１００ａも配線３１００ｂ
も介さず、他の電極を用いて行われてもよい。

また、図１０では、トランジスタ３１７１ａが形成された層と、トランジスタ３００１が
形成された層との間には、配線３１００ａが形成された配線層と、配線３１００ｂが形成
された配線層との、２つの配線層が設けられた構成を示したがこれに限定されない。トラ
ンジスタ３１７１ａが形成された層と、トランジスタ３００１が形成された層との間に、
１つの配線層が設けられていてもよいし、３つ以上の配線層が設けられていてもよい。

また、図１０では、トランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａ
が形成された層との間には、配線３１００ｃが形成された配線層と、配線３１００ｄが形
成された配線層との、２つの配線層が設けられた構成を示したがこれに限定されない。ト
ランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａが形成された層との間
に、１つの配線層が設けられていてもよいし、３つ以上の配線層が設けられていてもよい
。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。

（実施の形態６）
本明細書に開示する半導体装置は、様々な電子機器に適用することができる。電子機器と
しては、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュー
タ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、
携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、遊技機（パチンコ機、スロ
ットマシン等）、ゲーム筐体が挙げられる。

図１１に電子機器の具体例を示す。図１１（Ａ）及び図１１（Ｂ）は、２つ折り可能なタ
ブレット型端末である。図１１（Ａ）は、開いた状態であり、タブレット型端末は、筐体
９６３０、表示部９６３１ａ、表示部９６３１ｂ、表示モード切り替えスイッチ９０３４
、電源スイッチ９０３５、省電力モード切り替えスイッチ９０３６、留め具９０３３、操
作スイッチ９０３８を有する。

実施の形態１及び実施の形態２のいずれかに示す半導体装置は、表示部９６３１ａ、表示
部９６３１ｂに用いることが可能であり、信頼性の高いタブレット型端末とすることが可
能となる。また、実施の形態４または実施の形態５に示す記憶装置を本実施の形態の半導
体装置に適用してもよい。

表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示され
た操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部９６３
１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域
がタッチパネルの機能を有する構成を示しているが、該構成に限定されない。表示部９６
３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表示
画面として用いることができる。

また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部
をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード
表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで
表示部９６３１ｂにキーボードボタン表示することができる。

また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタ
ッチ入力することもできる。

また、表示モード切り替えスイッチ９０３４は、縦表示または横表示などの表示の向きを
切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えス
イッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外光
の光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光セン
サだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を
内蔵させてもよい。

また、図１１（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示し
ているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示
の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネル
としてもよい。

図１１（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６
３３、充放電制御回路９６３４、バッテリー９６３５、ＤＣＤＣコンバータ９６３６を有
する。なお、図１１（Ｂ）では充放電制御回路９６３４の一例としてバッテリー９６３５
、ＤＣＤＣコンバータ９６３６を有する構成について示している。

なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態に
することができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐
久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。

また、この他にも図１１（Ａ）および図１１（Ｂ）に示したタブレット型端末は、様々な
情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付または時刻
などを表示部に表示する機能、表示部に表示した情報をタッチ入力操作または編集するタ
ッチ入力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有
することができる。

タブレット型端末の表面に装着された太陽電池９６３３によって、電力をタッチパネル、
表示部、または映像信号処理部等に供給することができる。なお、太陽電池９６３３は、
筐体９６３０の片面または両面に設けることができ、バッテリー９６３５の充電を効率的
に行う構成とすることができる。なおバッテリー９６３５としては、リチウムイオン電池
を用いると、小型化を図れる等の利点がある。

また、図１１（Ｂ）に示す充放電制御回路９６３４の構成、および動作について図１１（
Ｃ）にブロック図を示し説明する。図１１（Ｃ）には、太陽電池９６３３、バッテリー９
６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３
、表示部９６３１について示しており、バッテリー９６３５、ＤＣＤＣコンバータ９６３
６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３が、図１１（Ｂ）に示す充放電制御
回路９６３４に対応する箇所となる。

まず外光により太陽電池９６３３により発電がされる場合の動作の例について説明する。
太陽電池で発電した電力は、バッテリー９６３５を充電するための電圧となるようＤＣＤ
Ｃコンバータ９６３６で昇圧または降圧がなされる。そして、表示部９６３１の動作に太
陽電池９６３３からの電力が用いられる際にはスイッチＳＷ１をオンにし、コンバータ９
６３７で表示部９６３１に必要な電圧に昇圧または降圧をすることとなる。また、表示部
９６３１での表示を行わない際には、ＳＷ１をオフにし、ＳＷ２をオンにしてバッテリー
９６３５の充電を行う構成とすればよい。

なお太陽電池９６３３については、発電手段の一例として示したが、特に限定されず、圧
電素子（ピエゾ素子）や熱電変換素子（ペルティエ素子）などの他の発電手段によるバッ
テリー９６３５の充電を行う構成であってもよい。例えば、無線（非接触）で電力を送受
信して充電する無接点電力伝送モジュールや、また他の充電手段を組み合わせて行う構成
としてもよい。

本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。

（実施の形態７）
本実施の形態では、実施の形態１と上面図が一部異なる例を示す。なお、断面構造は、実
施の形態１と同一であるため、ここでは詳細な説明は省略することとする。

図１４に図１（Ｂ）と一部異なる上面図を示す。なお、図１４中の線Ｘ−Ｙで切断した断
面図は図１（Ａ）と同一であり、同じ符号を用いて説明する。

トランジスタ４２０のチャネル長Ｌは、第１のバリア層４０５ｃと第２のバリア層４０５
ｄの最短間隔で決定され、第１のバリア層４０５ｃと第２のバリア層４０５ｄの最短間隔
は電子ビームを用いた露光によって得られるレジストをマスクとしてエッチングすること
により決定される。電子ビームを用いることによって精密に露光、現像を行うことで精細
なパターンを実現し、第１のバリア層４０５ｃと第２のバリア層４０５ｄの最短間隔、即
ちチャネル長Ｌを５０ｎｍ未満、例えば２０ｎｍや３０ｎｍにすることができる。即ち、
第１のバリア層４０５ｃと第２のバリア層４０５ｄのマスクに幅の異なる開口を形成し、
例えば、２０ｎｍの幅の箇所と３０ｎｍの幅の箇所と有する開口を設け、チャネル長Ｌが
２０ｎｍであり、それよりも広い間隔Ｌ’が３０ｎｍであるトランジスタを実現できる。
電子ビームは、加速電圧が高いほど微細パターンを得ることができる。また、電子ビーム
は、マルチビームとして基板１枚あたりの処理時間を短縮することもできる。なお、チャ
ネル長Ｌを決定する領域以外は、フォトマスクを用いたエッチングによって第１のバリア
層４０５ｃと第２のバリア層４０５ｄを形成することもできる。なお、第１のバリア層４
０５ｃと第２のバリア層４０５ｄの膜厚は、５ｎｍ以上３０ｎｍ以下、好ましくは１０ｎ
ｍ以下である。

ここで、第１のバリア層４０５ｃ及び第２のバリア層４０５ｄの間隔を決定するレジスト
の露光に電子ビームを用いる方法について説明する。

まず、第１のフォトリソグラフィ工程によりゲート電極層４０１を形成し、ゲート絶縁層
４０２と酸化物半導体膜を形成する。そして、酸化物半導体膜上に第２のフォトリソグラ
フィ工程によりレジストマスクを設け、エッチングを行い、酸化物半導体層４０３を形成
する。そして、島状の酸化物半導体層４０３上に、第１のバリア層４０５ｃ及び第２のバ
リア層４０５ｄとなる第１の導電膜を成膜し、第１の導電膜上に第１の低抵抗材料層４０
５ａ及び第２の低抵抗材料層４０５ｂとなる第２の導電膜を成膜する。

次いで、第２の導電膜上に、第３のフォトリソグラフィ工程によりレジストマスクを設け
、第２の導電膜のエッチングを行い、第１の導電膜をエッチングストッパーとして残存さ
せて第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０５ｂを形成する。

次いで、第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０５ｂの側面を覆って、
第４のフォトリソグラフィ工程によりレジストマスクを形成し、エッチングを行って第１
の導電膜の一部を除去する。この時、酸化物半導体層４０３と重なる第１の導電膜を残し
ておく。

次いで、レジストマスクを除去した後、第１の低抵抗材料層４０５ａ及び第２の低抵抗材
料層４０５ｂの側面を覆って、第１の導電膜上にレジストを形成し、該レジストに対して
電子ビームを用いた露光を行い、レジストマスクを形成する。レジストマスクは、トラン
ジスタ４２０のチャネル形成領域となる部分以外に重畳して形成する。

レジスト材料としては、例えばシロキサン系レジストまたはポリスチレン系レジストなど
を用いることができる。なお、作製するパターンの幅が小さいため、ネガ型レジストより
もポジ型レジストを用いることが好ましい。例えば、パターンの幅が３０ｎｍの場合には
、レジストの厚さを３０ｎｍとすることができる。

このとき、電子ビームの照射が可能な電子ビーム描画装置において、例えば、加速電圧は
５ｋＶ〜５０ｋＶであることが好ましい。また、電流強度は、５×１０^―１２〜１×１０
^―１１Ａであることが好ましい。また、最小ビーム径は、２ｎｍ以下であることが好まし
い。また、作製可能なパターンの最小線幅が８ｎｍ以下であることが好ましい。

上記条件により、例えばパターンの幅を３０ｎｍ以下、好ましくは２０ｎｍ以下さらに好
ましくは８ｎｍ以下にすることができる。

第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０５ｂを形成した後に電子ビーム
を用いた露光によってレジストマスクを形成し、酸化物半導体層４０３のチャネル形成領
域を覆っている第１の導電膜をエッチングして第１のバリア層４０５ｃ及び第２のバリア
層４０５ｄを形成する方法は、酸化物半導体層４０３のチャネル形成領域が露出して複数
の処理に曝されることを最小限に抑え、不純物の混入を防ぐことができるというメリット
を有する。

なお、ここでは、第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０５ｂを形成し
た後に電子ビームを用いた露光によってレジストマスクを形成し、第１のバリア層４０５
ｃ及び第２のバリア層４０５ｄを形成する方法について示したが、第１の低抵抗材料層、
第２の低抵抗材料層、第１のバリア層及び第２のバリア層を作製する順番はこれに限定さ
れない。例えば、先に電子ビームを用いた露光によってレジストマスクを形成し、第１の
バリア層４０５ｃ及び第２のバリア層４０５ｄを形成した後、第１の低抵抗材料層４０５
ａ及び第２の低抵抗材料層４０５ｂを形成するエッチングを行ってもよい。

電子ビームを用いた露光によってレジストマスクを形成し、第１の導電膜をエッチングし
てチャネル形成領域を露出させた後は、レジストマスクを除去し、露出している酸化物半
導体層の表面にプラズマ処理（Ｎ_２ＯガスやＯ_２ガス）や、洗浄（水またはシュウ酸また
は希フッ酸（１００倍希釈））を行うことが好ましい。シュウ酸や希フッ酸などに曝す、
或いはプラズマ処理（Ｎ_２Ｏプラズマ処理など）を行うことにより、酸化物半導体層表面
の不純物を除去することが好ましい。具体的には、酸化物半導体層の銅濃度は１×１０^１
８ａｔｏｍｓ／ｃｍ^３以下、好ましくは１×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。ま
た、酸化物半導体層のアルミニウム濃度は１×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。
また、酸化物半導体層の塩素濃度は２×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。

本実施の形態に示すトランジスタは、第１のバリア層４０５ｃと第２のバリア層４０５ｄ
の最短間隔によってチャネル長Ｌが決定され、第１のバリア層４０５ｃと第２のバリア層
４０５ｄの最短間隔は電子ビームを用いた露光によって得られるレジストをマスクとして
エッチングすることにより決定される。電子ビームを用いることによって精密に露光、現
像を行うことで精細なパターンを実現し、チャネル長Ｌが５０ｎｍ未満の微細なトランジ
スタを作製することができる。

また、寄生チャネルリークの低減は、第１のバリア層４０５ｃと第２のバリア層４０５ｄ
の電子ビーム露光を適宜設定し、チャネル形成領域のチャネル幅Ｗを狭くすることで実現
できる。具体的には、図１４に示すように、ソース電極層とドレイン電極層の間に、チャ
ネル長Ｌが５０ｎｍ未満であるチャネル形成領域と、チャネル長Ｌよりも広い間隔Ｌ’を
有する領域とを設けるレイアウトとしている。また、酸化物半導体層の端面からチャネル
形成領域の形成位置を遠ざけることによってもソース電極層とドレイン電極層間のリーク
を低減している。

また、図１４に示す酸化物半導体層の上面形状は矩形とし、酸化物半導体層の端面ができ
るだけ第１のバリア層４０５ｃ及び第２のバリア層４０５ｄで覆われるような構成として
いる。即ち、矩形の四辺のうち、二辺を第１のバリア層４０５ｃ及び第２のバリア層４０
５ｄで覆う構成である。このような構成とすることで酸化物半導体層の端面からの不純物
の侵入をブロックしている。

また、図１４に示す酸化物半導体層の上面形状は矩形に限定されず、多角形、円形、楕円
形などとしてもよい。

（実施の形態８）
本実施の形態では、実施の形態２に示した半導体装置とは別の一態様の半導体装置と、該
半導体装置の作製方法について説明する。

図１５に本実施の形態の半導体装置を示す。図１５（Ａ）は本実施の形態の半導体装置が
有するトランジスタの上面図を示し、図１５（Ｂ）は図１５（Ａ）に示すＡ−Ｂ（チャネ
ル長方向）における断面図であり、図１５（Ｃ）は、図１５（Ａ）に示すＣ−Ｄにおける
断面図である。なお、図１５（Ａ）において、図面の明瞭化のため、図１５（Ｂ）、（Ｃ
）に示した一部の構成を省略して示している。

なお、本実施の形態では実施の形態１及び実施の形態２と同様の部分については、図面に
おいて同一の符号を付し、詳細な説明は省略する。

図１５に示すトランジスタ４４０は、基板４００上のゲート電極層４０１と、ゲート電極
層４０１の側面と接し、ゲート電極層４０１が埋め込まれた絶縁層４３２と、絶縁層４３
２及びゲート電極層４０１上のゲート絶縁層４０２と、ゲート絶縁層４０２上の酸化物半
導体層４０３と、酸化物半導体層４０３上の積層からなるソース電極層及び積層からなる
ドレイン電極層と、酸化物半導体層４０３、ソース電極層及びドレイン電極層上の絶縁層
４０６と、を有する。

積層からなるドレイン電極層は第１のバリア層４７５ａと、第１のバリア層４７５ａと接
する第１の低抵抗材料層４０５ａとからなる。積層からなるソース電極層は第２のバリア
層４７５ｂと、第２のバリア層４７５ｂと接する第２の低抵抗材料層４０５ｂとからなる
。第１のバリア層４７５ａ及び第２のバリア層４７５ｂは、それぞれ第１の低抵抗材料層
４０５ａ及び第２の低抵抗材料層４０５ｂが酸化物半導体層４０３と接触して酸化される
ことをブロックしている。なお、第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４
０５ｂは酸化物半導体層４０３の側面とそれぞれ接しているが、酸化物半導体層４０３の
膜厚は十分に薄いため、第１のバリア層４７５ａ及び第２のバリア層４７５ｂによって、
第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０５ｂが酸化されることはブロッ
クされている。

また、酸化物半導体層４０３のチャネル長方向（図１５のＡ−Ｂ方向）の幅は、ゲート電
極層のチャネル長方向の幅よりも広い。これにより、例えば酸化物半導体層４０３よりも
下の絶縁層から酸素を酸化物半導体層に供給しやすくできる。

第１のバリア層４７５ａと第２のバリア層４７５ｂの間隔は、電子ビームを用いた露光に
よって得られるレジストをマスクとして決定される。電子ビームを用いることで、精密に
露光、現像を行うことで、精細なパターンを実現することができる。

トランジスタ４４０のチャネル長Ｌは、第１のバリア層４７５ａと第２のバリア層４７５
ｂの最短間隔であるため、チャネル長を精密に決定することができる微細なトランジスタ
とすることができる。

図１６及び図１７にトランジスタ４４０を有する半導体装置の作製方法の一例を示す。な
お、図１６（Ａ３）はトランジスタの作製工程を説明するための上面図であり、図１６（
Ａ１）は図１６（Ａ３）に示すＡ−Ｂにおける断面図であり、図１６（Ａ２）は図１６（
Ａ３）に示すＣ−Ｄにおける断面図である。また、図１７（Ａ３）はトランジスタの作製
工程を説明するための上面図であり、図１７（Ａ１）は図１７（Ａ３）に示すＡ−Ｂにお
ける断面図であり、図１７（Ａ２）は図１７（Ａ３）に示すＣ−Ｄにおける断面図である
。なお、以下の説明においては、図１７（Ａ）とは図１７（Ａ１）乃至図１７（Ａ３）の
ことを指す。また図１７（Ｂ）及び図１７（Ｃ）についても同様である。

なお、トランジスタ４４０の作製工程においては、図４、図５、図６（Ａ）、図６（Ｂ）
も参照できる。ただし、図６（Ｂ）までは実施の形態２と同一であるため、ここでは詳細
な説明は省略する。

実施の形態２に従って、図６（Ｂ）の状態を得た後、フォトリソグラフィ工程により第１
のバリア層４７５ａ及び第２のバリア層４７５ｂ上にレジストマスク４５７を形成し、第
１のバリア層４７５ａの一部及び第２のバリア層４７５ｂの一部を除去して酸化物半導体
層４０３の端部を露出させる（図１６参照）。

次いで、レジストマスク４５７を除去した後、酸化物半導体層４０３、第１のバリア層４
７５ａ及び第２のバリア層４７５ｂ上に導電膜４５２を形成する。

導電膜４５２は、第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０５ｂとなる導
電膜である。

フォトリソグラフィ工程により導電膜４５２上にレジストマスク４５６を形成し（図１７
（Ａ）参照）、選択的にエッチングを行って第１の低抵抗材料層４０５ａ及び第２の低抵
抗材料層４０５ｂを形成する。第１の低抵抗材料層４０５ａ及び第２の低抵抗材料層４０
５ｂを形成した後、レジストマスクを除去する（図１７（Ｂ）参照）。

第１のバリア層４７５ａ及び第１の低抵抗材料層４０５ａはトランジスタ４４０のドレイ
ン電極層として機能する。第２のバリア層４７５ｂ及び第２の低抵抗材料層４０５ｂはト
ランジスタ４４０のソース電極層として機能する。第１のバリア層４７５ａおよび第２の
バリア層４７５ｂは、電子ビーム露光により作製したレジストマスクを用いて形成される
ため、膜厚は薄い方が製造工程上好ましい。

また、第１の低抵抗材料層４０５ａおよび第２の低抵抗材料層４０５ｂの膜厚を厚くする
ことにより、ソース電極およびドレイン電極の抵抗を小さくできる。なお、図１７（Ｃ）
に示すように本実施の形態では、第１のバリア層４７５ａおよび第２のバリア層４７５ｂ
の膜厚が、第１の低抵抗材料層４０５ａおよび第２の低抵抗材料層４０５ｂの膜厚よりも
薄い。

導電膜４５２のエッチングは、導電膜４７５と同様の条件を用いて行うことができる。

以上の工程で、本実施の形態のトランジスタ４４０が作製される。トランジスタ４４０に
おいて、第１のバリア層４７５ａおよび第２のバリア層４７５ｂの間隔は、第１の低抵抗
材料層４０５ａおよび第２の低抵抗材料層４０５ｂの間隔よりも狭い。特に第１のバリア
層４７５ａおよび第２のバリア層４７５ｂが第１の低抵抗材料層４０５ａおよび第２の低
抵抗材料層４０５ｂよりも抵抗が高いため、第１の低抵抗材料層４０５ａおよび第２の低
抵抗材料層４０５ｂの間隔を短くすることにより、ソース電極層、酸化物半導体層４０３
、及びドレイン電極層間の抵抗を小さくできる。

本実施の形態では、積層からなるソース電極層、積層からなるドレイン電極層及び酸化物
半導体層４０３上に、絶縁層４０６を形成する（図１７（Ｃ）参照）。

絶縁層４０６としては、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニ
ウム膜、酸化窒化アルミニウム膜、酸化ハフニウム膜、又は酸化ガリウム膜、窒化シリコ
ン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶
縁膜の単層又は積層を用いることができる。

また、さらに絶縁層４０６上に緻密性の高い無機絶縁膜を設けてもよい。例えば、絶縁層
４０６上にスパッタリング法により酸化アルミニウム膜を形成する。酸化アルミニウム膜
を高密度（膜密度３．２ｇ／ｃｍ^３以上、好ましくは３．６ｇ／ｃｍ^３以上）とすること
によって、トランジスタ４４０に安定な電気特性を付与することができる。膜密度はラザ
フォード後方散乱法や、Ｘ線反射率測定法によって測定することができる。

トランジスタ４４０上に設けられる絶縁膜として用いることのできる酸化アルミニウム膜
は、水素、水分などの不純物、及び酸素の両方に対して膜を通過させない遮断効果（ブロ
ック効果）が高い。

従って、酸化アルミニウム膜は、作製工程中及び作製後において、変動要因となる水素、
水分などの不純物の酸化物半導体層４０３への混入、及び酸化物半導体を構成する主成分
材料である酸素の酸化物半導体層４０３からの放出を防止する保護膜として機能する。

また、トランジスタ４４０起因の表面凹凸を低減するために平坦化絶縁膜を形成してもよ
い。平坦化絶縁膜としては、ポリイミド樹脂、アクリル樹脂、ベンゾシクロブテン系樹脂
、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ
−ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層
させることで、平坦化絶縁膜を形成してもよい。

例えば、平坦化絶縁膜として、膜厚１５００ｎｍのアクリル樹脂膜を形成すればよい。ア
クリル樹脂膜は塗布法による塗布後、焼成（例えば窒素雰囲気下２５０℃１時間）して形
成することができる。

平坦化絶縁膜を形成後、熱処理を行ってもよい。例えば、窒素雰囲気下２５０℃で１時間
熱処理を行う。

このように、トランジスタ４４０形成後、熱処理を行ってもよい。また、熱処理は複数回
行ってもよい。

本実施の形態に示すトランジスタ４４０は、第１のバリア層４７５ａと第２のバリア層４
７５ｂの最短間隔によってチャネル長Ｌが決定され、第１のバリア層４７５ａと第２のバ
リア層４７５ｂの最短間隔は電子ビームを用いた露光によって得られるレジストをマスク
としてエッチングすることにより決定される。電子ビームを用いることによって精密に露
光、現像を行うことで精細なパターンを実現し、チャネル長Ｌが５０ｎｍ未満の微細なト
ランジスタを作製することができる。

また、第１のバリア層４７５ａと第２のバリア層４７５ｂの最短間隔よりも広い間隔は、
フォトマスクを用いて決定される。第１のバリア層４７５ａと第２のバリア層４７５ｂの
最短間隔よりも広い間隔が設けられているため、トランジスタ４４０のリークを低減でき
る。

本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。

（実施の形態９）
本実施の形態は、実施の形態１と一部異なる例を示す。ゲート電極を積層構造とし、酸化
物半導体層４０３上に第４のバリア層４７５ａ、及び第６のバリア層４７５ｂを設けるト
ランジスタ４２２を図１８に示す。図１８（Ｂ）は、トランジスタ４２２の平面図であり
、図１８（Ａ）は、図１８（Ｂ）のＸ−Ｙにおける断面図である。

図１８（Ａ）および図１８（Ｂ）に示すトランジスタ４２２は、基板４００上に下地絶縁
層４３６と、下地絶縁層４３６上に積層からなるゲート電極層４０１と、ゲート電極層４
０１上に設けられた積層からなるゲート絶縁層４０２と、ゲート絶縁層４０２を介してゲ
ート電極層４０１上に設けられた酸化物半導体層４０３と、積層からなるドレイン電極層
および積層からなるソース電極層と、酸化物半導体層４０３上に設けられた絶縁層４０６
、絶縁層４０７と、を含んで構成される。

積層からなるゲート電極層４０１は、第１のバリア層４０１ａと、第１の低抵抗材料層４
０１ｂ、第２のバリア層４０１ｃとで構成されており、銅などからなる第１の低抵抗材料
層４０１ｂの拡散を第１のバリア層４０１ａおよび第２のバリア層４０１ｃでブロックし
ている。第１のバリア層４０１ａおよび第２のバリア層４０１ｃは、チタンやタングステ
ンやモリブデン、または窒化チタン、窒化タンタルなどを用いる。なお、これに限定され
ず、少なくとも１層以上の導電層によりゲート電極層４０１を構成すればよい。

また、積層からなるゲート絶縁層４０２は、第１の低抵抗材料層４０１ｂの拡散をブロッ
クする第１のゲート絶縁層４０２ａと、過剰酸素を含む第２のゲート絶縁層４０２ｂの積
層で構成される。

また、積層からなるドレイン電極層は、第３のバリア層４０５ｃと、第２の低抵抗材料層
４０５ａ、第４のバリア層４７５ａとで構成されており、銅などからなる第２の低抵抗材
料層４０５ａの拡散を第３のバリア層４０５ｃおよび第４のバリア層４７５ａでブロック
している。また、第３のバリア層４０５ｃおよび第４のバリア層４７５ａは、チタンやタ
ングステンやモリブデン、または窒化チタン、窒化タンタルなどを用いる。なお、これに
限定されず、少なくとも１層以上の導電層によりドレイン電極層を構成すればよい。また
、第３のバリア層４０５ｃで酸化物半導体層４０３の側面の一部を覆うことが好ましい。
これにより、酸化物半導体層４０３を保護できる。また、第４のバリア層４７５ａで、第
３のバリア層４０５ｃと第２の低抵抗材料層４０５ａの側面を覆ってもよい。

積層からなるソース電極層は、第５のバリア層４０５ｄと、第３の低抵抗材料層４０５ｂ
、第６のバリア層４７５ｂとで構成されており、銅などからなる第３の低抵抗材料層４０
５ｂの拡散を第５のバリア層４０５ｄおよび第６のバリア層４７５ｂでブロックしている
。また、第５のバリア層４０５ｄおよび第６のバリア層４７５ｂは、チタンやタングステ
ンやモリブデン、または窒化チタン、窒化タンタルなどを用いる。なお、これに限定され
ず、少なくとも１層以上の導電層によりソース電極層を構成すればよい。また、第５のバ
リア層４０５ｄで酸化物半導体層４０３の側面の一部を覆うことが好ましい。これにより
、酸化物半導体層４０３を保護できる。また、第６のバリア層４７５ｂで、第５のバリア
層４０５ｄと第３の低抵抗材料層４０５ｂの側面を覆ってもよい。

トランジスタ４２２のチャネル長Ｌは、第４のバリア層４７５ａと第６のバリア層４７５
ｂの間隔で決定され、第４のバリア層４７５ａと第６のバリア層４７５ｂの間隔は電子ビ
ームを用いた露光（電子ビーム露光ともいう）によって得られるレジストをマスクとして
エッチングすることにより決定される。電子ビームを用いて精密に露光、現像を行うこと
で精細なパターンを実現し、第４のバリア層４７５ａと第６のバリア層４７５ｂの間隔、
即ちチャネル長Ｌを５０ｎｍ未満、例えば２０ｎｍや３０ｎｍにすることができる。電子
ビームは、加速電圧が高いほど微細パターンを得ることができる。また、電子ビームは、
マルチビームとして基板１枚あたりの処理時間を短縮することもできる。なお、チャネル
長Ｌを決定する領域以外は、フォトマスクを用いたエッチングによって第４のバリア層４
７５ａと第６のバリア層４７５ｂを形成すればよい。なお、第４のバリア層４７５ａと第
６のバリア層４７５ｂの厚さは、５ｎｍ以上３０ｎｍ以下、好ましくは５ｎｍ以上１０ｎ
ｍ以下である。また、複数のエッチングにより、酸化物半導体層４０３のチャネル形成領
域は、第１の厚さである第１の領域と、第１の厚さよりも薄い第２の厚さである第２の領
域を有していてもよい。

なお、基板４００には半導体素子が設けられているが、ここでは簡略化のため省略してい
る。また、基板４００上には、配線層４７４ａ、４７４ｂと、配線層４７４ａ、４７４ｂ
を覆う下地絶縁層４３６が設けられており、その一部をメモリ構成の一つとすることがで
きる。

また、絶縁層４０６は、過剰酸素を含む絶縁層とすることが好ましく、ＰＣＶＤ法や他の
スパッタリング法における成膜条件を適宜設定して膜中に酸素を多く含ませたＳｉＯｘ膜
や、酸化窒化シリコン膜を用いる。また、多くの過剰酸素を絶縁層に含ませたい場合には
、イオン注入法やイオンドーピング法やプラズマ処理によって酸素を適宜添加すればよい
。

また、絶縁層４０７は、酸化物半導体層の酸素の放出を抑えるブロッキング層（ＡｌＯｘ
など）である。酸化アルミニウム膜（ＡｌＯｘ）は、水素、水分などの不純物、および酸
素の両方に対して膜を透過させない遮断効果（ブロック効果）が高い。従って、酸化アル
ミニウム膜は、作製工程中および作製後において、水素、水分などの不純物の酸化物半導
体膜への混入、および酸化物半導体を構成する主成分材料である酸素の酸化物半導体膜か
らの放出を防止する保護膜として機能する。

（実施の形態１０）
本実施の形態では、半導体装置および半導体装置の作製方法の他の形態について、図１９
乃至図２４を用いて説明する。なお、図１８に示す符号と同じ符号の構成要素については
、実施の形態９の説明を適宜援用できる。

本実施の形態の半導体装置のトランジスタは、実施の形態９と同様にチャネル長が５０ｎ
ｍ未満であるトランジスタである。例えば、電子ビームを用いた露光を用いてレジストマ
スクを形成し、該レジストマスクをエッチングマスクとして用いてソース電極およびドレ
イン電極を形成することにより、ソース電極とドレイン電極の間隔が短いトランジスタを
作製できる。

まず、本実施の形態の半導体装置の構造例について図１９を用いて説明する。図１９（Ａ
）は平面模式図であり、図１９（Ｂ）は図１９（Ａ）における線分Ａ−Ａ’（トランジス
タ４４２のチャネル長Ｌ方向）の断面模式図であり、図１９（Ｃ）は図１９（Ａ）におけ
る線分Ｂ−Ｂ’（トランジスタ４４２のチャネル幅方向）の断面模式図である。なお、図
１９では、実際の寸法と異なる構成要素を含む。

図１９に示すトランジスタ４４２は、ボトムゲート構造のトランジスタである。図１９に
示すトランジスタ４４２を含む半導体装置は、基板４００表面に形成された下地絶縁層４
３６上に、絶縁層４３２に埋め込まれるようにして設けられたゲート電極層４０１と、ゲ
ート電極層４０１上にゲート絶縁層４０２と、ゲート絶縁層４０２の上に酸化物半導体層
４０３と、酸化物半導体層４０３の上に導電層４０５Ａおよび導電層４０５Ｂと、導電層
４０５Ａの上に接する導電層４７５Ａと、導電層４０５Ｂの上に接する導電層４７５Ｂと
、導電層４０５Ａ、４０５Ｂ、４７５Ａ、４７５Ｂの上に絶縁層４０６と、を有する。

さらに、各構成要素について以下に説明する。

ゲート電極層４０１としては、例えばモリブデン、チタン、タンタル、タングステン、ア
ルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分と
する合金材料を用いることができる。また、ゲート電極層４０１としてリン等の不純物元
素をドーピングした多結晶シリコン層に代表される半導体層、ニッケルシリサイドなどの
シリサイド層を用いてもよい。また、ゲート電極層４０１を単層構造としてもよいし、積
層構造としてもよい。

また、ゲート電極層４０１としては、酸化インジウム酸化スズ、酸化タングステンを含む
インジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むイ
ンジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化インジウム酸化亜鉛、酸化
ケイ素を添加したインジウム錫酸化物などの導電性材料の層を適用することもできる。ま
た、ゲート電極層４０１を上記導電性材料の層と、上記金属材料の層の積層構造とするこ
ともできる。

また、図１８に示すトランジスタ４２２のように、第１のバリア層４０１ａ、第１の低抵
抗材料層４０１ｂ、および第２のバリア層４０１ｃの積層によりゲート電極層４０１を構
成してもよい。

下地絶縁層４３６およびゲート絶縁層４０２としては、例えば酸化シリコン層、酸化ガリ
ウム層、酸化アルミニウム層、窒化シリコン層、酸化窒化シリコン層、酸化窒化アルミニ
ウム層、または窒化酸化シリコン層を用いることができる。

また、下地絶縁層４３６およびゲート絶縁層４０２として、酸化ハフニウム、酸化イット
リウム、ハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加され
たハフニウムシリケート、ハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙ（ｘ＞０、ｙ＞０）
）、酸化ランタンなどのｈｉｇｈ−ｋ材料の層を用いることでゲートリーク電流を低減で
きる。さらに、ゲート絶縁層４０２を、単層構造としても良いし、積層構造としても良い
。

なお、下地絶縁層４３６およびゲート電極層４０１には、平坦化処理が行われることが好
ましい。

酸化物半導体層４０３に用いる酸化物半導体は、シリコンよりもバンドギャップの広い、
ワイドギャップ半導体である。

また、酸化物半導体層４０３の厚さは、例えば１ｎｍ以上３０ｎｍ以下（好ましくは５ｎ
ｍ以上１０ｎｍ以下）とする。

また、酸化物半導体層４０３のチャネル長Ｌ方向の幅は、ゲート電極層４０１のチャネル
長Ｌ方向の幅よりも広い。これにより、例えば酸化物半導体層４０３よりも下の絶縁層か
ら酸素を酸化物半導体層に供給しやすくできる。

また、酸化物半導体層４０３のチャネル形成領域は、第１の厚さである第１の領域と、第
１の厚さよりも薄い第２の厚さである第２の領域を有していてもよい。

導電層４０５Ａと導電層４７５Ａは、トランジスタ４４２のドレイン電極層であり、導電
層４０５Ｂと導電層４７５Ｂは、トランジスタ４４２のソース電極層である。

導電層４０５Ａおよび導電層４０５Ｂとしては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ
、Ｍｏ、Ｗから選ばれた元素を含む金属層、または上述した元素を成分とする金属窒化物
層（窒化チタン層、窒化モリブデン層、窒化タングステン層）等を用いることができる。
また、Ａｌ、Ｃｕなどの金属層の下側または上側の一方または双方にＴｉ、Ｍｏ、Ｗなど
の高融点金属層またはそれらの金属窒化物層（窒化チタン層、窒化モリブデン層、窒化タ
ングステン層）を積層させた構成としても良い。また、ソース電極層、およびドレイン電
極層に用いる導電層としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化
物としては、酸化インジウム（Ｉｎ_２Ｏ_３）、酸化スズ（ＳｎＯ_２）、酸化亜鉛（ＺｎＯ
）、酸化インジウム酸化スズ（Ｉｎ_２Ｏ_３―ＳｎＯ_２、ＩＴＯと略記する）、酸化インジ
ウム酸化亜鉛（Ｉｎ_２Ｏ_３―ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含
ませたものを用いることができる。

導電層４７５Ａおよび導電層４７５Ｂとしては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ
、Ｍｏ、Ｗから選ばれた元素を含む金属層、または上述した元素を成分とする金属窒化物
層（窒化チタン層、窒化モリブデン層、窒化タングステン層）等を用いることができる。
また、Ａｌ、Ｃｕなどの金属層の下側または上側の一方または双方にＴｉ、Ｍｏ、Ｗなど
の高融点金属層またはそれらの金属窒化物層（窒化チタン層、窒化モリブデン層、窒化タ
ングステン層）を積層させた構成としても良い。また、ソース電極層、およびドレイン電
極層に用いる導電層としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化
物としては、酸化インジウム（Ｉｎ_２Ｏ_３）、酸化スズ（ＳｎＯ_２）、酸化亜鉛（ＺｎＯ
）、酸化インジウム酸化スズ（Ｉｎ_２Ｏ_３―ＳｎＯ_２、ＩＴＯと略記する）、酸化インジ
ウム酸化亜鉛（Ｉｎ_２Ｏ_３―ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含
ませたものを用いることができる。

また、図１８に示すトランジスタ４２２のように、第３のバリア層４０５ｃと第２の低抵
抗材料層４０５ａの積層により導電層４０５Ａを構成し、第４のバリア層４７５ａにより
導電層４７５Ａを構成してもよい。また、図１８に示すトランジスタ４２２のように、第
５のバリア層４０５ｄと第３の低抵抗材料層４０５ｂの積層により導電層４０５Ｂを構成
し、第６のバリア層４７５ｂにより導電層４７５Ｂを構成してもよい。

なお、導電層４７５Ａおよび導電層４７５Ｂが導電層４０５Ａおよび導電層４０５Ｂより
も薄いがこれに限定されない。導電層４７５Ａおよび導電層４７５Ｂは、電子ビーム露光
により作製したレジストマスクを用いて形成されるため、薄い方が製造工程上好ましい。
また、導電層４０５Ａおよび導電層４０５Ｂを厚くすることにより、ソース電極およびド
レイン電極の抵抗を小さくできる。

また、導電層４７５Ａおよび導電層４７５Ｂの間隔は、導電層４０５Ａおよび導電層４０
５Ｂの間隔よりも狭い。特に導電層４７５Ａおよび導電層４７５Ｂが導電層４０５Ａおよ
び導電層４０５Ｂよりも抵抗が高い場合、導電層４７５Ａおよび導電層４７５Ｂの間隔を
短くすることにより、ソース電極、酸化物半導体層４０３、及びドレイン電極間の抵抗を
小さくできる。

また、図１８に示すトランジスタ４２２のように、導電層４７５Ａが導電層４０５Ａの上
面および側面を覆い、導電層４７５Ｂが導電層４０５Ｂの上面および側面を覆う構造にし
てもよい。これにより、例えば導電層４７５Ａ及び４７５Ｂにより、導電層４０５Ａ及び
４０５Ｂを保護できる。

このとき、トランジスタのチャネル長Ｌは、導電層４７５Ａと導電層４７５Ｂの間隔であ
る。チャネル長Ｌは、例えば５０ｎｍ未満と短い。例えば、電子ビームを用いた露光によ
り形成されたレジストマスクをエッチングマスクとして用いて導電層４７５Ａと導電層４
７５Ｂの間隔を短くすることにより、チャネル長Ｌを短くできる。

絶縁層４０６としては、例えば酸化シリコン層、酸化窒化シリコン層、酸化アルミニウム
層、酸化窒化アルミニウム層、酸化ハフニウム層、または酸化ガリウム層、窒化シリコン
層、窒化アルミニウム層、窒化酸化シリコン層、窒化酸化アルミニウム層などの無機絶縁
層の単層または積層を用いることができる。

また、さらに絶縁層４０６上に緻密性の高い無機絶縁層を設けてもよい。例えば、絶縁層
４０６上にスパッタリング法により図１に示す半導体装置と同様に、絶縁層４０７となる
酸化アルミニウム層を形成する。酸化アルミニウム層を高密度（層密度３．２ｇ／ｃｍ^３
以上、好ましくは３．６ｇ／ｃｍ^３以上）とすることによって、トランジスタ４４２の電
気特性を安定にすることができる。

トランジスタ４４２上に設けられる絶縁層として用いることができる酸化アルミニウム層
は、水素、水分などの不純物、および酸素の両方に対して層を通過させない遮断効果（ブ
ロック効果）が高い。

従って、酸化アルミニウム層は、作製工程中および作製後において、変動要因となる水素
、水分などの不純物の酸化物半導体層４０３への混入、および酸化物半導体を構成する主
成分材料である酸素の酸化物半導体層４０３からの放出を防止する保護層として機能する
。

また、トランジスタ４４２起因の表面凹凸を低減するために平坦化絶縁層を絶縁層４０６
の一つの層として形成してもよい。平坦化絶縁層としては、ポリイミド樹脂、アクリル樹
脂、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料
の他に、低誘電率材料（ｌｏｗ−ｋ材料）等の層を用いることができる。なお、これらの
材料で形成される絶縁層を複数積層させることで、平坦化絶縁層を形成してもよい。

次に、本実施の形態の半導体装置の作製方法例として、図１９に示す半導体装置の作製方
法について図２０乃至図２４を用いて説明する。図２０乃至図２４は、図１９に示す半導
体装置の作製方法を説明するための図である。図２０乃至図２４のそれぞれでは、図１９
に対応して線分Ａ−Ａ’の断面模式図、線分Ｂ−Ｂ’の断面模式図、および平面模式図を
示す。なお、図２０乃至図２４では、実際の寸法と異なる構成要素を含む。

まず、基板４００を準備し、基板４００の上に下地絶縁層４３６を形成し、下地絶縁層４
３６の上にゲート電極層４０１を形成する（図２０（Ａ１）乃至（Ａ３）参照）。

例えば、スパッタリング法を用いてゲート電極層４０１として適用可能な材料の導電膜を
成膜し、該導電膜の一部を選択的にエッチングし、ゲート電極層４０１を形成する。なお
、エッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよ
い。また、このときゲート電極層４０１を、シュウ酸や希フッ酸などに曝す、またはプラ
ズマ処理（Ｎ_２Ｏプラズマ処理など）を行うことにより、ゲート電極層４０１表面の不純
物を除去してもよい。

また、ゲート電極層４０１形成後に、基板４００、およびゲート電極層４０１に熱処理を
行ってもよい。

次に、下地絶縁層４３６およびゲート電極層４０１の上に絶縁層４３２を形成し、平坦化
処理を行い、ゲート電極層４０１を露出させ、下地絶縁層４３６およびゲート電極層４０
１を平坦にする（図２０（Ｂ１）乃至（Ｂ３）参照）。

例えば、ＰＣＶＤ法を用いて下地絶縁層４３６に適用可能な材料の膜を成膜して下地絶縁
層４３６を形成できる。また、スパッタリング法を用いて下地絶縁層４３６を形成しても
よい。

また、平坦化処理としては、例えばＣＭＰ処理などが挙げられる。

次に、ゲート電極層４０１上にゲート絶縁層４０２を形成し、ゲート絶縁層４０２上に酸
化物半導体層４０３を形成する。

例えば、ＰＣＶＤ法を用いてゲート絶縁層４０２に適用可能な材料の膜を成膜してゲート
絶縁層４０２を形成できる。

なお、酸化物半導体層４０３を形成する前に熱処理を行い、ゲート絶縁層４０２の脱水化
または脱水素化を行ってもよい。例えば３５０℃以上４５０℃以下の熱処理を行ってもよ
い。

また、脱水化または脱水素化されたゲート絶縁層４０２に酸素ドープ処理を行い、酸素を
ゲート絶縁層４０２に供給して、ゲート絶縁層４０２中、またはゲート絶縁層４０２中お
よび該界面近傍に酸素を過剰に含有させてもよい。脱水化または脱水素化した後にゲート
絶縁層４０２に酸素を供給することにより、酸素の放出を抑制でき、ゲート絶縁層４０２
の酸素濃度を高くできる。

さらに、酸化物半導体層４０３を、例えば成膜時に酸素が多く含まれるような条件（例え
ば、酸素１００％の雰囲気下でスパッタリング法により成膜を行うなど）で酸化物半導体
膜を成膜することにより形成することができる。上記酸化物半導体膜は、酸素を多く含む
（好ましくは酸化物半導体が結晶状態における化学量論的組成に対し、酸素の含有量が過
剰な領域が含まれている）膜とすることが好ましい。

また、酸化物半導体膜を成膜する際に用いるスパッタリングガスは水素、水、水酸基また
は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。

また、減圧状態に保持された成膜室内に基板４００を保持する。そして、成膜室内の残留
水分を除去しつつ水素および水分が除去されたスパッタリングガスを導入し、上記ターゲ
ットを用いて基板４００上に酸化物半導体膜を成膜する。成膜室内の残留水分を除去する
ためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリ
メーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプ
にコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜
室は、例えば、水素（水素原子）、水（Ｈ_２Ｏ）など水素（水素原子）を含む化合物（よ
り好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化
物半導体膜に含まれる不純物の濃度を低減できる。

また、ゲート絶縁層４０２を大気に解放せずにゲート絶縁層４０２と酸化物半導体膜を連
続的に形成してもよい。ゲート絶縁層４０２を大気に曝露せずにゲート絶縁層４０２と酸
化物半導体膜を連続して形成すると、ゲート絶縁層４０２表面に水素や水分などの不純物
が吸着することを防止することができる。

また、酸化物半導体層４０３と接するゲート絶縁層４０２が酸素を多く含む場合、ゲート
絶縁層４０２から酸化物半導体層４０３へ酸素を供給することができる。

さらに、酸化物半導体層４０３とゲート絶縁層４０２とを接した状態で熱処理を行っても
よい。熱処理によってゲート絶縁層４０２から酸化物半導体層４０３への酸素の供給を効
果的に行うことができる。

なお、ゲート絶縁層４０２から酸化物半導体層４０３への酸素の供給のための熱処理を、
酸化物半導体膜が島状に加工される前に行うと、ゲート絶縁層４０２に含まれる酸素が熱
処理によって放出されるのを防止することができるため好ましい。

例えば、３５０℃以上基板の歪み点未満の温度、好ましくは、３５０℃以上４５０℃以下
で熱処理を行う。さらに、その後の工程において熱処理を行ってもよい。このとき、上記
熱処理を行う熱処理装置としては、例えば電気炉、または抵抗発熱体などの発熱体からの
熱伝導または熱輻射により被処理物を加熱する装置を用いることができ、例えばＧＲＴＡ
（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置またはＬＲＴＡ（Ｌ
ａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置などのＲＴＡ（Ｒａｐ
ｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置を用いることができる。

また、上記熱処理を行った後、その加熱温度を維持しながらまたはその加熱温度から降温
する過程で該熱処理を行った炉と同じ炉に高純度の酸素ガス、高純度のＮ_２Ｏガス、また
は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下の雰囲気）を導入してもよ
い。このとき、酸素ガスまたはＮ_２Ｏガスは、水、水素などを含まないことが好ましい。
また、熱処理装置に導入する酸素ガスまたはＮ_２Ｏガスの純度を、６Ｎ以上、好ましくは
７Ｎ以上、すなわち、酸素ガスまたはＮ_２Ｏガス中の不純物濃度を１ｐｐｍ以下、好まし
くは０．１ｐｐｍ以下とすることが好ましい。酸素ガスまたはＮ_２Ｏガスの作用により、
酸化物半導体層に酸素が供給され、酸化物半導体層中の酸素欠乏に起因する欠陥を低減で
きる。なお、上記高純度の酸素ガス、高純度のＮ_２Ｏガス、または超乾燥エアの導入は、
上記熱処理時に行ってもよい。

さらに、酸素ドーピングを行い、酸化物半導体層４０３に酸素４５１をドープする（図２
０（Ｃ１）乃至（Ｃ３）参照）。

例えば、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテ
ーション法、プラズマ処理などを用いて酸素４５１（酸素ラジカル、酸素原子、酸素分子
、オゾン、酸素イオン（酸素分子イオン）および／または酸素クラスタイオン）をドープ
できる。また、イオン注入法としてガスクラスタイオンビームを用いてもよい。

酸化物半導体層４０３へ酸素を供給することにより、酸化物半導体層４０３中の酸素欠損
を補填することができる。

次に、酸化物半導体層４０３をフォトリソグラフィ工程により加工して、島状の酸化物半
導体層４０３を形成する（図２１（Ａ１）乃至（Ａ３）参照）。

また、島状の酸化物半導体層４０３を形成するためのレジストマスクをインクジェット法
で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用
しないため、製造コストを低減できる。

なお、酸化物半導体層４０３の形成は、ドライエッチングでもウェットエッチングでもよ
く、両方を用いてもよい。例えば、酸化物半導体層４０３のウェットエッチングに用いる
エッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また
、ＩＴＯ−０７Ｎ（関東化学社製）を用いてもよい。また、ＩＣＰエッチング法によるド
ライエッチングによってエッチング加工してもよい。

次いで、ゲート電極層４０１、ゲート絶縁層４０２、および酸化物半導体層４０３上に、
導電膜４５２を形成する（図２１（Ｂ１）乃至（Ｂ３）参照）。

例えば、スパッタリング法などを用いて導電層４０５Ａおよび導電層４０５Ｂに適用可能
な材料の膜を成膜することにより導電膜４５２を形成する。

次に、導電膜４５２の一部の上にフォトリソグラフィ法を用いてレジストマスク４５３を
形成する（図２１（Ｃ１）乃至（Ｃ３）参照）。

次に、レジストマスク４５３をマスクとして導電膜４５２を選択的にエッチングし、導電
層４０５Ａおよび導電層４０５Ｂを形成する（図２２（Ａ−１）乃至（Ａ−３）参照）。
このとき、導電層４０５Ａと導電層４０５Ｂの間隔は、上記レジストマスク４５３形成の
際に用いたフォトマスクによって決定される。なお、このとき、酸化物半導体層４０３が
エッチングされないことが好ましいが、酸化物半導体層４０３の一部がエッチングされ、
第１の厚さである第１の領域が形成されてもよい。また、このとき酸化物半導体層４０３
表面に不純物が付着した場合には、シュウ酸や希フッ酸などに曝す、またはプラズマ処理
（Ｎ_２Ｏプラズマ処理など）を行うことにより、酸化物半導体層４０３表面の不純物を除
去することが好ましい。

次に、導電層４０５Ａおよび導電層４０５Ｂを覆う導電膜４５４を形成する（図２２（Ｂ
−１）乃至（Ｂ−３）参照）。

例えば、スパッタリング法などを用いて導電層４７５Ａおよび導電層４７５Ｂに適用可能
な材料の膜を成膜することにより導電膜４５４を形成する。

次に、導電膜４５４上にレジストを形成し、該レジストに対して電子ビームを用いた露光
を行い、レジストマスク４５５を形成する（図２２（Ｃ−１）乃至（Ｃ−３）参照）。図
２２（Ｃ−１）乃至（Ｃ−３）より明らかなように、レジストマスク４５５は、スリット
（あるいはスリット状の溝）を有する。なお、実施の形態３のように、レジストマスク４
５５はリング状の溝を有してもよい。

レジスト材料としては、例えばシロキサン系レジスト又はポリスチレン系レジストなどを
用いることができる。なお、作製するパターンの幅が小さいため、ネガ型レジストよりも
ポジ型レジストを用いることが好ましい。また、レジスト材料の厚さは、例えば作製する
パターンの幅と１：１〜１：２の関係になることが好ましい。例えば、パターンの幅が３
０ｎｍの場合には、レジストの厚さを３０ｎｍとすることができる。

また、電子ビームを用いた露光では、レジストマスク４５５はレジストマスク４５３より
も薄い方が好ましい。レジストマスク４５５を薄くする場合、被形成面の凹凸をできるだ
け平坦にすることが好ましい。本実施の形態の半導体装置の作製方法では、ゲート電極層
４０１および下地絶縁層４３６に平坦化処理を行うことにより、ゲート電極層４０１と絶
縁層４３２による凹凸が低減されるため、レジストマスクを薄くすることができる。これ
により、電子ビームを用いた露光を精密に行うことができる。

このとき、電子ビームの照射が可能な電子ビーム描画装置において、例えば加速電圧は、
５ｋＶ〜５０ｋＶであることが好ましい。また、電流強度は、５×１０^−１２〜１×１０
^−１１Ａであることが好ましい。また、最小ビーム径は、２ｎｍ以下であることが好まし
い。また、作製可能なパターンの最小線幅が８ｎｍ以下であることが好ましい。

上記条件により、例えばパターンの幅を３０ｎｍ以下、好ましくは２０ｎｍ以下、さらに
好ましくは８ｎｍ以下にすることができる。

次に、レジストマスク４５５をマスクとして導電膜４５４を選択的にエッチングし、チャ
ネルが形成される領域に開口部を形成する（図２３（Ａ−１）乃至（Ａ−３）参照）。な
お、このとき、酸化物半導体層４０３がエッチングされないことが好ましいが、酸化物半
導体層４０３の一部がエッチングされ、第１の厚さよりも薄い第２の厚さである第２の領
域が形成されてもよい。また、このとき酸化物半導体層４０３表面に不純物が付着した場
合には、シュウ酸や希フッ酸などに曝す、またはプラズマ処理（Ｎ_２Ｏプラズマ処理など
）を行うことにより、酸化物半導体層４０３表面の不純物を除去することが好ましい。

また、エッチング条件を、薄いレジストマスク４５５と導電膜４５４とのエッチング選択
比が高い条件とすることが好ましい。例えば、ドライエッチングで、エッチングガスとし
てＣｌ_２およびＨＢｒの混合ガスを用い、Ｃｌ_２の流量よりもＨＢｒの流量を高くするこ
とが好ましい。例えば、Ｃｌ_２：ＨＢｒ＝２０：８０の流量比であることが好ましい。ま
た、誘導結合型プラズマによるエッチング（ＩＣＰエッチングともいう）の場合、ＩＣＰ
電力を５００Ｗとしたとき、バイアス電力を３０Ｗ〜４０Ｗ以下にすることにより、レジ
ストマスク４５５と導電膜４５４とのエッチング選択比を高くできる。

次に、フォトリソグラフィ法を用いて導電膜４５４上にレジストマスク４５６を形成する
（図２３（Ｂ１）乃至（Ｂ３）参照）。このとき、レジストマスク４５６により酸化物半
導体層４０３が露出されないことが好ましい。また、チャネル幅方向において導電膜４５
４の上までレジストマスク４５６を形成してもよい。

次に、レジストマスク４５６をマスクとして導電膜４５４を選択的にエッチングし、導電
層４７５Ａおよび導電層４７５Ｂを形成する（図２４（Ａ１）乃至（Ａ３）参照）。この
とき、導電層４７５Ａと導電層４７５Ｂの間隔は、上記レジストマスク４５５形成の際に
用いた電子ビームを用いた露光によって決定される。

例えば、ドライエッチングにより導電膜４５４をエッチングできる。

次に、酸化物半導体層４０３、導電層４０５Ａおよび４０５Ｂ、並びに導電層４７５Ａお
よび４７５Ｂ上に絶縁層４０６を形成する（図２４（Ｂ１）乃至（Ｂ３）参照）。

例えば、ＰＣＶＤ法を用いて絶縁層４０６に適用可能な材料の膜を成膜することにより、
絶縁層４０６を形成できる。なお、スパッタリング法を用いて絶縁層４０６を形成しても
よい。

なお、絶縁層４０６に酸素ドーピングを行ってもよい。例えば、上記ゲート絶縁層４０２
又は酸化物半導体層４０３への酸素ドーピングと同様の処理を行うことができる。

さらに、絶縁層４０６を形成した後に熱処理を行ってもよい。例えば、窒素雰囲気下２５
０℃で１時間熱処理を行う。

以上により、トランジスタ４４２が作製できる。このとき、作製されるトランジスタ４４
２のチャネル長Ｌは、５０ｎｍ未満と短い。

また、脱水化または脱水素化し、酸素を供給し、高純度化させた酸化物半導体層をトラン
ジスタ４４２に用いることにより、酸化物半導体層のキャリア密度を１×１０^１４／ｃｍ
^３未満、好ましくは１×１０^１２／ｃｍ^３未満、さらに好ましくは１×１０^１１／ｃｍ^３
未満にできる。このとき、チャネル長５０ｎｍで、チャネル幅１μｍあたりのトランジス
タのオフ電流が、１０ａＡ（１×１０^−１７Ａ）以下、さらには１ａＡ（１×１０^−１８
Ａ）以下、さらには１０ｚＡ（１×１０^−２０Ａ）以下、さらには１ｚＡ（１×１０^−２
１Ａ）以下、さらには１００ｙＡ（１×１０^−２２Ａ）以下であることが好ましい。トラ
ンジスタのオフ電流は、低ければ低いほどよいが、トランジスタのオフ電流の下限値は、
約１０^−３０Ａ／μｍであると見積もられる。

また、トランジスタ４４２作製後、熱処理を行ってもよい。このとき、熱処理を複数回行
ってもよい。

以上が本実施の形態の半導体装置の作製方法である。

図１９乃至図２４を用いて説明したように、本実施の形態の半導体装置の一例では、ソー
ス電極またはドレイン電極として機能する導電層を複数の導電層の積層とし、上層の導電
層を電子ビームを用いた露光を用いて形成したレジストマスクを用いて選択的にエッチン
グすることにより、形成される導電層の間隔を短くでき、チャネル長方向の幅を短くでき
る。

本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。

（実施の形態１１）
本実施の形態では、実施の形態９及び実施の形態１０に示したトランジスタを使用し、電
力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い
半導体装置（記憶装置）の一例を、図面を用いて説明する。図２５（Ａ）に、半導体装置
の断面図を、図２５（Ｂ）に半導体装置の回路図をそれぞれ示す。

なお、実施の形態４とはトランジスタの構造が異なる以外は同一であるため、詳細な説明
は省略することとする。図２５に示す半導体装置は、下部に第１の半導体材料を用いたト
ランジスタ３２００を有し、上部に第２の半導体材料を用いたトランジスタ３２０２を有
するものである。トランジスタ３２０２のソース電極層又はドレイン電極層の一方は、ゲ
ート絶縁層に設けられた開口を介して、電極３２０８と電気的に接続され、電極３２０８
はトランジスタ３２００のゲート電極層と電気的に接続されている。電極３２０８は、導
電層３２０８ａ、導電層３２０８ｂ及び導電層３２０８ｃを含み、各導電層は、トランジ
スタ３２０２のゲート電極層と同一の工程で作製することができる。トランジスタ３２０
２としては、実施の形態９で示すトランジスタ４２２の構造を適用する例である。

本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流
の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持する
ことが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動
作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができ
る。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であ
っても、長期にわたって記憶内容を保持することが可能である。

また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素
子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲート
への電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、
ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体
装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信
頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の
書き込みが行われるため、高速な動作も容易に実現しうる。

以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装
置、及び該半導体装置の作製方法を提供することができる。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。

（実施の形態１２）
本実施の形態では、実施の形態１１とは異なる記憶装置の構造の一形態について説明する
。図９は、記憶装置の斜視図であり、実施の形態５で説明したのでここでは詳細な説明は
、省略する。図９に示す記憶装置は上部に記憶回路としてメモリセルを複数含む、メモリ
セルアレイを複数層有し、下部にメモリセルアレイを動作させるために必要な論理回路３
００４を有する。

図２６に、図９に示した記憶装置の部分拡大図を示す。図２６では、論理回路３００４、
メモリセルアレイ３４００ａ及びメモリセルアレイ３４００ｂを図示しており、メモリセ
ルアレイ３４００ａ又はメモリセルアレイ３４００ｂに含まれる複数のメモリセルのうち
、メモリセル３１７０ａと、メモリセル３１７０ｂを代表で示す。メモリセル３１７０ａ
及びメモリセル３１７０ｂとしては、例えば、上記に実施の形態において説明した回路構
成と同様の構成とすることもできる。

なお、メモリセル３１７０ａに含まれるトランジスタ３１７１ａを代表で示す。トランジ
スタ３１７１ａのゲート電極層と同じ層を用いて形成された、導電層３５０１ａ１、３５
０１ａ２、３５０１ａ３からなる電極は、電極３５０２ａによって、電極３００３ａと電
気的に接続されている。また、配線３１００ａは、電極３５０３ａによって、トランジス
タ３１７１ａのゲート電極層と同じ層を用いて形成された、導電層３５０１ｂ１、３５０
１ｂ２、３５０１ｂ３からなる電極と電気的に接続することができる。こうして、配線３
１００ａ及び電極３３０３を、トランジスタ３１７１ａのソース電極層またはドレイン電
極層と電気的に接続することができる。また、導電層３５０１ｂ１、３５０１ｂ２、３５
０１ｂ３からなる電極は、トランジスタ３１７１ａのソース電極層またはドレイン電極層
と、電極３５０２ｂとによって、電極３００３ｂと電気的に接続することができる。メモ
リセル３１７０ｂに含まれるトランジスタ３１７１ｂを代表で示す。トランジスタ３１７
１ｂのゲート電極層と同じ層に形成された、導電層３５０１ｃ１、３５０１ｃ２、３５０
１ｃ３からなる電極は、電極３５０２ｃによって、電極３００３ｃと電気的に接続されて
いる。トランジスタ３１７１ａ及びトランジスタ３１７１ｂは、酸化物半導体層にチャネ
ル形成領域を有する。酸化物半導体層にチャネル形成領域が形成されるトランジスタの構
成については、実施の形態９及び実施の形態１０において説明した構成と同様であるため
、説明は省略する。

また、図２６では、トランジスタ３１７１ａが形成された層と、トランジスタ３００１が
形成された層との間には、配線３１００ａが形成された配線層と、配線３１００ｂが形成
された配線層との、２つの配線層が設けられた構成を示したがこれに限定されない。トラ
ンジスタ３１７１ａが形成された層と、トランジスタ３００１が形成された層との間に、
１つの配線層が設けられていてもよいし、３つ以上の配線層が設けられていてもよい。

また、図２６では、トランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａ
が形成された層との間には、配線３１００ｃが形成された配線層と、配線３１００ｄが形
成された配線層との、２つの配線層が設けられた構成を示したがこれに限定されない。ト
ランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａが形成された層との間
に、１つの配線層が設けられていてもよいし、３つ以上の配線層が設けられていてもよい
。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。

４００ 基板
４０１ ゲート電極層
４０２ ゲート絶縁層
４０３ 酸化物半導体層
４０４ 導電膜
４０５ 導電膜
４０５Ａ 導電層
４０５Ｂ 導電層
４０５ａ 低抵抗材料層
４０５ｂ 低抵抗材料層
４０５ｃ 第１のバリア層
４０５ｄ 第２のバリア層
４０６ 絶縁層
４０７ 絶縁層
４２０ トランジスタ
４２２ トランジスタ
４３０ 容量
４３１ トランジスタ
４３２ 絶縁層
４３６ 下地絶縁層
４４０ トランジスタ
４４１ 酸化物半導体膜
４４２ トランジスタ
４５１ 酸素
４５２ 導電膜
４５３ レジストマスク
４５５ レジストマスク
４５６ レジストマスク
４５７ レジストマスク
４６０ トランジスタ
４７４ａ 配線層
４７４ｂ 配線層
４７５ 導電膜
４７５Ａ 導電層
４７５Ｂ 導電層
４７５ａ バリア層
４７５ｂ バリア層
５０３ 酸化物半導体層
５０５ａ 低抵抗材料層
５０５ｂ 低抵抗材料層
５７５ａ バリア層
５７５ｂ バリア層
５８５ａ 配線層
５８５ｂ 配線層
３０００ 基板
３００１ トランジスタ
３００３ａ 電極
３００３ｂ 電極
３００３ｃ 電極
３００４ 論理回路
３１００ａ 配線
３１００ｂ 配線
３１００ｃ 配線
３１００ｄ 配線
３１０６ 素子分離絶縁層
３１４０ａ 絶縁膜
３１４０ｂ 絶縁膜
３１４１ａ 絶縁膜
３１４１ｂ 絶縁膜
３１４２ａ 絶縁膜
３１４２ｂ 絶縁膜
３１７０ａ メモリセル
３１７０ｂ メモリセル
３１７１ａ トランジスタ
３１７１ｂ トランジスタ
３２００ トランジスタ
３２０２ トランジスタ
３２０４ 容量素子
３２０８ 電極
３２０８ａ 導電層
３２０８ｂ 導電層
３２０８ｃ 導電層
３２１０ａ 導電層
３２１０ｂ 導電層
３２１２ 電極
３２１６ 配線
３２２０ 絶縁層
３２２２ 絶縁層
３２２４ 絶縁層
３３０３ 電極
３４００ａ メモリセルアレイ
３４００ｂ メモリセルアレイ
３４００ｎ メモリセルアレイ
３５０１ａ１ 導電層
３５０１ａ２ 導電層
３５０１ａ３ 導電層
３５０１ｂ１ 導電層
３５０１ｂ２ 導電層
３５０１ｂ３ 導電層
３５０１ｃ１ 導電層
３５０１ｃ２ 導電層
３５０１ｃ３ 導電層
３５０１ａ 電極
３５０１ｂ 電極
３５０１ｃ 電極
３５０２ａ 電極
３５０２ｂ 電極
３５０２ｃ 電極
３５０３ａ 電極
３５０３ｂ 電極
３５０５ 電極
９０３３ 留め具
９０３４ 表示モード切り替えスイッチ
９０３５ 電源スイッチ
９０３６ 省電力モード切り替えスイッチ
９０３８ 操作スイッチ
９６３０ 筐体
９６３１ 表示部
９６３１ａ 表示部
９６３１ｂ 表示部
９６３２ａ 領域
９６３２ｂ 領域
９６３３ 太陽電池
９６３４ 充放電制御回路
９６３５ バッテリー
９６３６ ＤＣＤＣコンバータ
９６３７ コンバータ
９６３８ 操作キー
９６３９ ボタン

Claims (2)

1. 酸化物半導体膜上に、第１の導電膜を形成し、
   前記第１の導電膜上にレジストを形成し電子ビームを用いた露光を行い、チャネル領域となる部分以外の前記酸化物半導体膜と重畳する第１のレジストを形成し、
   前記第１のレジストを用いて前記第１の導電膜を選択的にエッチングして、前記第１の導電膜から第２の導電膜と第３の導電膜とを形成し、
   前記酸化物半導体膜上、前記第２の導電膜上及び前記第３の導電膜上にレジストを形成しフォトマスクを用いた露光を行い、第２のレジストを形成し、
   前記第２のレジストを用いて、前記酸化物半導体膜、前記第２の導電膜及び前記第３の導電膜をエッチングして、島状の酸化物半導体層、島状の第２の導電層、及び島状の第３の導電層を形成することを特徴とする半導体装置の作製方法。
2. 絶縁層に埋め込まれたゲート電極層を形成し、
   前記絶縁層上及び前記ゲート電極層上にゲート絶縁層を形成し、
   前記ゲート絶縁層上に酸化物半導体膜を形成し、
   前記酸化物半導体膜上に、第１の導電膜を形成し、
   前記第１の導電膜上にレジストを形成し電子ビームを用いた露光を行い、チャネル領域となる部分以外の前記酸化物半導体膜と重畳する第１のレジストを形成し、
   前記第１のレジストを用いて前記第１の導電膜を選択的にエッチングして、前記第１の導電膜から第２の導電膜と第３の導電膜とを形成し、
   前記酸化物半導体膜上、前記第２の導電膜上及び前記第３の導電膜上にレジストを形成しフォトマスクを用いた露光を行い、第２のレジストを形成し、
   前記第２のレジストを用いて、前記酸化物半導体膜、前記第２の導電膜及び前記第３の導電膜をエッチングして、島状の酸化物半導体層、島状の第２の導電層、及び島状の第３の導電層を形成することを特徴とする半導体装置の作製方法。