JP6154903B2 - フォトニクス構造の形成方法 - Google Patents

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Description

本発明は、ＤＡＲＰＡによって授与された認可番号ＨＲ００１１−１１−９−０００９に基づく政府支援によって為された。政府は本発明に所定の権利を有する。
本発明の実施形態は、一般的に、シリコンウェーハの上におけるフォトニック構造および電子デバイスの製作に関し、具体的には、ＣＭＯＳ工程流れの後工程におけるフォトニック構造の形成方法に関する。
シリコンの上におけるフォトニクスは、長年にわたり、主にマイクロエレクトロニクス回路における光伝送および光相互接続に関してますます高い関心を生んできた。導波路、変調器および検出器などのフォトニックデバイスは、通例、相補型金属酸化膜半導体（ＣＭＯＳ）工程を利用して、半導体・オン・インシュレータ（ＳＯＩ）またはバルクシリコンウェーハ上に、シリコンまたはポリシリコンおよびゲルマニウム材料を用いて形成される。フォトニックデバイスをＣＭＯＳ工程流れにおいて集積する従来の一方法では、これはＣＭＯＳ処理ラインの前工程に行われる。典型的な前工程の方法では、最初に基板上にフォトニックデバイスを製造し、次に単一のＣＭＯＳウェーハ上に電子デバイス（例えば、トランジスタ）を製造する。この製造では、フォトニックデバイスおよび電子デバイスのために種々の厚さのシリコン材料を用いる。
フォトニックデバイスの前工程での集積には、フォトニックデバイスの形成に要求される追加の処理工程が、従来のＣＭＯＳ工程流れを妨げ得るという問題がある。例えば、シリコン・オン・インシュレータ（ＳＯＩ）ウェーハ上におけるフォトニックデバイスの前工程での集積には、厚さが１μｍ未満の埋め込み酸化物材料および厚さが２００ｎｍ未満のシリコン材料を有する基板を使用し得る標準的なＣＭＯＳ電子のＳＯＩデバイスと比較して、より厚い（１μｍ超）埋め込み酸化物材料およびより厚い（２００ｎｍ超）シリコン材料を有する基板が必要となる。従来のＣＭＯＳ処理ラインの前工程におけるフォトニックデバイスの形成に要求される追加の処理工程は、ＣＭＯＳ電子デバイスおよびフォトニクスデバイス両方を含む集積回路全体の複雑性および費用を増大する。加えて、ＣＭＯＳ電子デバイスとフォトニクスデバイスの並列配置では、フォトニックデバイスが、電子デバイスのために使用できる価値のある基板スペースを占める。ＣＭＯＳ処理ラインの後工程におけるフォトニックデバイスの改善された形成方法が所望されている。
開示する実施形態による、単一のＣＭＯＳ半導体構造において製造されたフォトニックおよび電子デバイスを示す。 開示する実施形態による、単一のＣＭＯＳ半導体構造におけるフォトニックおよび電子デバイスの形成方法を示す。 開示する実施形態による、単一のＣＭＯＳ半導体構造におけるフォトニックおよび電子デバイスの形成方法を示す。
以下の詳細な説明では、実施形態の一部を形成する添付図面を参照する。これは、実践できる具体的な実施形態の例証として示される。図面全体を通して同様の参照番号が同様の要素を指すと理解されるはずである。これらの実施形態は、当業者がそれらを形成および使用できるように十分な詳細が記述され、開示された具体的な実施形態に、構造上の、材料の、電気的なおよび手順の変更を為すことができ、一部のみを以下に詳細に論じることが理解されるはずである。
「ウェーハ」および「基板」という用語は、置き換え可能であり、シリコン、シリコン・オン・インシュレータ（ＳＯＩ）またはシリコン・オン・サファイア（ＳＯＳ）、ドープおよび非ドープ半導体、ベース半導体基礎によって支持されるシリコンのエピタキシャル材料、ならびに他の半導体構造を含むものとして理解されるはずである。さらに、以下の記述において「ウェーハ」および「基板」を参照する場合には、ベース半導体構造または基礎に、またはその上に、領域、接点または材料層を形成するのに以前の処理工程が利用できたことを示す。加えて、半導体は、シリコンベースでなくてもよく、シリコンゲルマニウム、ゲルマニウム、ガリウムヒ素または他の公知の半導体材料に基づくものでもよい。
フォトニックデバイスは、他のデバイスの中でフォトニック導波路、変調器、復調器および光検出器も含む。ドーパントの活性化には、多くの場合、活性フォトニックデバイス（例えば、光検出器、変調器）を機能させ、オーミックな電気的接触区域を形成する必要がある。活性フォトニックデバイスおよびオーミック接触の形成では、ドーパント原子を半導体材料に注入し、次にそれを熱的に加熱してドーパントを活性化することによって、ドーパント領域を形成できる。高温（例えば、摂氏１０００度）でのドーパントの加熱では、メタライゼーションの前にドーパント活性化工程を行う必要がある。なぜならば、そのような高温によってメタライゼーション材料が損傷し得るからである。この理由のため、ＣＭＯＳ回路の完成前かつフォトニクスと電気デバイスとを相互接続するメタライゼーション材料の形成前に、フォトニクスデバイスを形成する。ＣＭＯＳ回路のメタライゼーション後の、ＣＭＯＳ工程流れの後工程における活性フォトニックデバイスの生成に伴う課題の一つに、ＣＭＯＳ回路の損傷およびメタライゼーションを防ぐための低温（すなわち、およそ摂氏５００度未満）の使用がある。
従来のＣＭＯＳ工程流れにおいてフォトニクスデバイスを集積する方法を本明細書に記述する。開示する実施形態は、ＣＭＯＳ工程流れの後工程での、単一のＣＭＯＳ半導体構造におけるフォトニックおよび電子デバイスの形成方法に関する。フォトニックデバイスの形成では、例えば、物理的気相成長法（ＰＶＤ）、化学気相堆積（ＣＶＤ）、プラズマ化学気相成長法（ＰＥＣＶＤ）、スピンオンガラス（ＳＯＧ）堆積および原子層堆積（ＡＬＤ）などの、低堆積温度のポリシリコン、ゲルマニウムおよびシリコンゲルマニウム技術を使用する。開示する実施形態は、マイクロ波などの電磁気も利用し、およそ摂氏２００度〜およそ摂氏５００、好ましくはおよそ摂氏３００度〜およそ摂氏４００度の温度で少なくとも５分間、最長で２時間アニールし、活性フォトニックデバイスおよびオーミック接触のドーパント活性化およびアニーリングを行う。アニールされる領域に吸収され得る任意の適切なエネルギーを論じるのが適切であるが、便宜上、マイクロ波エネルギーのみを下文に論じる。マイクロ波ベースの活性化技術は、前工程でのＣＭＯＳ回路またはメタライゼーションを犠牲にすることなく、リン、アンチモン、ガリウム、ホウ素またはヒ素のドーピング原子などの所望のドーパントを効果的に活性化できる。それによってＣＭＯＳ工程流れの後工程におけるフォトニクスデバイスの完全な集積が可能になる。低温でのマイクロ波アニーリングは、また、結果として、基板のドーパント領域から出る（かつそこに入る）ドーパント移動をより少なくし、そしてドーパント領域内のドーパント濃度をより均一にする。
従来のＣＭＯＳ工程におけるフォトニクスデバイスの前工程での集積では、フォトニックデバイスは、通例、シリコンまたはポリシリコン、ゲルマニウムおよびシリコンゲルマニウム材料を含むＳＯＩウェーハ上に形成される。後工程での集積の別の利点は、前工程が使用される場合では電子デバイスの形成に伴う処理にさもなければ影響を受け得る追加の材料からフォトニクスデバイスを形成できることである。例えば、後工程処理では、窒化ケイ素を使用して、ポリシリコンを使用するよりも光子伝播が優れたフォトニックデバイスを形成できる。例えば、前工程におけるＳＯＩ基板上でのシリコンまたはポリシリコンを使用した導波路コアの製造の代わりに、導波路コアを、後工程においてＳＯＩ基板上に窒化ケイ素から形成できる。
同様の参照番号が同様の要素を指定する図面を参照する。図１は、同じ支持基板においてＣＭＯＳ集積構造１０３の上にフォトニクス集積構造１０１を形成するための、後工程処理を使用して製造された半導体構造２００の一実施形態の部分断面図を示す。フォトニクス集積構造１０１は、一例として、光検出器２５０Ａおよび変調器２５０Ｂを含む。ＣＭＯＳ集積構造１０３は、一例として、トランジスタとして製造された電子デバイス２１０を含む。半導体構造２００は、図２および図３に関連して以下に記述する方法を使用して製造できる。
ＣＭＯＳ集積構造１０３は、シリコン基板２０１、例えば二酸化ケイ素から形成された埋め込み酸化物（ＢＯＸ）２０２、シリコン構成材料２０３、ゲート酸化物材料２１９、ならびに層間絶縁膜（ＩＬＤ）メタライゼーション構造を形成する金属と絶縁体との交互層を備える。この交互層は、絶縁（例えば、ＳｉＯ２またはＢＰＳＧ）体２０５、金属１材料２１４、絶縁（例えば、ＳｉＯ２またはＢＰＳＧ）体２０６、金属２材料２１５、最後の金属材料２１６、および二酸化ケイ素などのパッシベーション材料２１８を含む。金属１材料２１４は、導体２１７を介して電子デバイス２１０の基礎を成す回路に接続する。
電子デバイス２１０は、当業者に公知の従来のＣＭＯＳ工程を使用して形成される。電子デバイス２１０は、ドープされたウエル２０４、ドレイン２１１Ａおよびソース２１１Ｂ注入領域、ゲート酸化物材料２１９の上におけるゲート２１２、ならびにゲート側壁スペーサ２１３を備える。ゲート２１２は、ポリシリコンから形成できる。絶縁体２０５が、電子デバイス２１０およびシリコン構成材料２０３を覆い、これは埋め込み酸化物（ＢＯＸ）２０２およびシリコン基板２０１によって支持される。
この実施形態では、フォトニクス集積構造１０１が、ＣＭＯＳ集積構造１０３の上に形成され、パッシベーション層２１８の上に形成された半導体材料２５１、酸化物材料２５２、光検出器２５０Ａおよび変調器２５０Ｂが形成されたシリコン構成材料２５３を備える。金属と絶縁体との交互層が、絶縁（例えば、ＳｉＯ２またはＢＰＳＧ）体２５５、金属１材料２６４、絶縁（例えば、ＳｉＯ２またはＢＰＳＧ）体２５６、金属２材料２６５、最後の金属材料２６６、およびパッシベーション材料２６７を含むＩＬＤメタライゼーション構造を形成する。
光検出器２５０Ａは、シリコン導波路コア２５３ａの上に形成されたドープもしくは非ドープゲルマニウム（Ｇｅ）、またはシリコンゲルマニウム（ＳｉＧｅ）領域２６２を備えることができる。導波路コア２５３ａは、酸化物材料２５２、および二酸化ケイ素（ＳｉＯ２）から形成できる分離領域２５４によって形成されたクラッド材に囲まれる。絶縁体２５５も、導波路コア２５３ａのクラッディングの一部として機能する。変調器２５０Ｂは、ドープまたは非ドープシリコン導波路コア２５３ｂとして形成でき、これは、導波路コア２５３ｂ内において光を変調する、導体２５７によって接続できるドープ領域２６１Ａおよび２６１Ｂを追加的に有する。フォトニクス構造１０１は、導体２５７とのオーミック接触を形成するオーミック接触領域２６３Ａ、２６３Ｂ、２６３Ｃおよび２６３Ｄも含むことができる。オーミック接触領域は、例えば、高度にドープされた接触領域でもよいし、Ｎｉシリサイドなどの低温で形成されたシリサイドでもよい。例えば、光検出器２５０Ａは、オーミック接触領域２６３Ａおよび２６３Ｂを含み、変調器２５０Ｂは、オーミック接触領域２６３Ｃおよび２６３Ｄを含むことができる。オーミック接触領域２６３Ｃおよび２６３Ｄは、ドープ領域２６１Ａおよび２６１Ｂよりも多い量のドーパントを含むことができる。ゲルマニウム（Ｇｅ）またはシリコンゲルマニウム（ＳｉＧｅ）領域２６２は、光検出器デバイス２５０Ａにおける光子検出器として使用できる。酸化物材料２５２、ならびに追加の絶縁体２５５および分離領域２５４材料は、シリコン導波路コア２５３ａおよび２５３ｂを囲むクラッド材として使用され得る。絶縁体２５５は、二酸化ケイ素でもＢＰＳＧでもよく、フォトニックデバイス２５０およびシリコン構成材料２５３を覆う。フォトニックデバイス２５０は、埋め込み酸化物（ＢＯＸ）材料２０２（１μｍ未満）およびＣＭＯＳ電子デバイス２１０が形成されるシリコン材料２０３（２００ｎｍ未満）と比較して、より厚い（１μｍ超）酸化物材料２５２およびより厚い（２００ｎｍ超）シリコン構成材料２５３を使用できる。
フォトニクス構造１０１における金属と絶縁体との交互層は、絶縁（例えば、ＳｉＯ２またはＢＰＳＧ）体２５５および２５６、金属１材料２６４、金属２材料２６５、最後の金属材料２６６、ならびにパッシベーション材料２６７を含むＩＬＤメタライゼーション構造を形成する。絶縁体２５５および２５６は、光検出器２５０Ａおよび変調器２５０Ｂとの電気的および光学的分離を提供する。金属１材料２６４は、導体２５７によって基礎を成すフォトニクスデバイスと接続する。コンタクト２０７が、構造１０１と構造１０３との間の電気的接続の一例として、集積フォトニック構造１０１の金属１材料２６４と、集積ＣＭＯＳ構造１０３の最後の金属材料２１６とを接続する。半導体構造２００が、任意の数の電子およびフォトニックデバイス、ならびに構造１０１と構造１０３との間に任意の数のコンタクト２０７を備えて製造され、そして半導体構造２００内に所望の電子およびフォトニックを形成できることが認識されるはずである。
図１は、導波路２５３ａおよび２５３ｂ、ならびに関連する光検出器２５０Ａおよび変調器２５０Ｂを含むフォトニクス回路の単なる代表例である。しかしながら、基礎を成す集積ＣＭＯＳ回路１０３に影響を与えない、およそ摂氏２００度〜およそ摂氏５００度、好ましくはおよそ摂氏３００度〜およそ摂氏４００度の温度範囲においてドーパントを活性化するためのマイクロ波活性化エネルギーを用いる記述した製造技術を使用して、任意のフォトニクスデバイスを集積ＣＭＯＳ構造１０３の上に集積できる。
図２は、開示する実施形態による、ＣＭＯＳ工程流れにおけるフォトニクスデバイスの後工程での集積を用いた半導体構造２００の形成方法を示す。最初に、工程３００において、一以上の電子デバイス２１０を備えたＣＭＯＳ半導体構造１０３を、公知のＣＭＯＳ処理技術を使用して製造する。ＣＭＯＳ構造は、パッシベーション層２１８を含む。工程３１０において、フォトニック構造１０１に関連する材料をＣＭＯＳ集積構造１０３の上に堆積させる。これらは、シリコンなどの半導体材料２５１、酸化物材料２５２および構成半導体材料２５３を含む。半導体材料２５１をパッシベーション保護材料２１８の上に堆積させ、フォトニックデバイス２５０の形成に適切な厚さ（例えば、１μｍ超）を有する酸化物材料２５２を半導体材料２５１の上に堆積させ、そしてフォトニックデバイス２５０に適切な厚さ（例えば、２００ｎｍ超）を有するシリコン構成材料２５３を酸化物材料２５２の上に堆積させる。材料２５１、２５２および２５３は、物理的気相成長法（ＰＶＤ）、化学気相堆積（ＣＶＤ）、プラズマ化学気相成長法（ＰＥＣＶＤ）、スピンオンガラス（ＳＯＧ）堆積、および原子層堆積（ＡＬＤ）などの低温堆積技術を用いて堆積させる。工程３２０において、トレンチ分離領域などの分離領域２５４を、例えば、フォトリソグラフィ、エッチング、充填および化学機械研磨（ＣＭＰ）を使用してシリコン構成材料２５３において特徴づけられエッチングする。これにより半導体構成材料２５３における所望の位置に分離領域２５４を生成する。分離領域２５４は、光検出器２５０Ａおよび変調器２５０Ｂなどのフォトニクスデバイスが形成されるところである区域を製造材料２５３に特徴づける。
工程３３０において、ドープ領域２６１Ａおよび２６１Ｂを、変調器２５０Ｂにおける二つの分離領域２５４間のシリコンコア２５３ｂ内に形成する。この工程において他のドープ領域も形成できる。例えば、シリコン導波路コア２５３ｂをドープでき、オーミック接触領域２６３Ｃおよび２６３Ｄもドープできる。ドーパントは、通常、集積回路の形成に使用され、例えば、ホウ素、リン、アンチモン、ガリウムおよびヒ素である。ドープ領域は、例えば、１ｃｍ３あたりおよそ１×１０１６〜およそ１×１０２１のドーパントの原子濃度に形成できる。ドープ領域の形成に加えて、Ｎｉなどの低温のシリサイド材料も使用されてオーミック接触領域を形成できる。工程３４０において、ドープ領域２６１Ａおよび２６１Ｂに加えて任意の他のドープ領域およびシリサイド材料を、低温でのマイクロ波アニーリングを使用してアニールして活性化する。活性フォトニックデバイスの形成では、ドーパント原子を半導体材料（例えば、シリコン構成材料２５３）内に注入し、次にそれを加熱してドーパントを活性化することによって、ドーパント領域（例えば、２６１Ａおよび２６１Ｂ）を形成する。活性フォトニックデバイスのドーパント活性化は、例えば、およそ１３００Ｗにおいておよそ２．４５ＧＨｚで動作するキャビティアプリケーターマイクロ波システム、または例えば、およそ１．５〜およそ８．５ＧＨｚの波長範囲で動作するマイクロ波システムを使用して、内部のマイクロ波アニーリングによって達成できる。ただし、これは任意の好適な周波数および電力を使用できる。低温を使用したドーパントの活性化は、基礎を成すＣＭＯＳ構造１０３を阻害しない。マイクロ波システムは、製造されたＣＭＯＳ構造１０３、および部分的に完成したフォトニクス集積構造１０１を、およそ摂氏２００度〜およそ摂氏５００度、好ましくはおよそ摂氏３００度〜およそ摂氏４００度の温度で少なくともおよそ５分間、最長で２時間加熱する。マイクロ波ベースの活性化技術では、リン、アンチモン、ガリウム、ホウ素またはヒ素のドーピング原子などの所望のドーパントを効果的に活性化できる。工程３３０および３４０を繰り返して、追加のドーピング領域およびオーミック接触領域を特徴づけて活性化できる。
工程３５０において、ゲルマニウム（または、シリコンゲルマニウム）材料２６２をシリコン材料２５３ａに堆積させる。これは後に、導波路コアとして機能する。また、オーミック接触２６３Ａおよび２６３Ｂが、材料２６２内に注入される、または使用される。工程３６０において、後工程において絶縁体２５５および２５６ならびに金属材料（例えば、１つの材料２５６を通る金属１材料２６４、金属２材料２６５および最後の金属材料２６６の一以上）を使用して層間絶縁膜構造（ＩＬＤ）を形成し、堆積させ、フォトニック半導体構造の関連する材料とフォトニックデバイス２５０との間の電気的接触を提供する。また、構造１０１と構造１０３との間のコンタクト２０７を形成する。分離領域２５４および酸化物材料２５２と共に絶縁体２５５が、導波路コア２５３ａの周囲にクラッディングを提供する。光検出器材料２６２が、導波路コア２５３ａ内の光を検出する。ＩＬＤの全ての金属および絶縁層を形成した後、工程３７０において、パッシベーション材料２６７をＣＭＯＳ半導体構造２００に堆積させる。
この実施形態では、工程３４０におけるマイクロ波アニーリング工程を使用したドーパント活性化およびアニーリングを、工程３１０における半導体ならびに酸化物材料２５１、２５２および２５３、工程３２０における分離領域２５４、および工程３３０におけるドープ領域の処理後であって、工程３６０におけるゲルマニウム（または、シリコンゲルマニウム）堆積の前に行う。図３に示す別の実施形態では、低温でのマイクロ波アニーリングを使用したドーパント活性化およびアニーリング工程を、工程４３０におけるゲルマニウム（または、シリコンゲルマニウム）堆積、ならびにオーミック接触領域２６３Ａ、２６３Ｂ、２６３Ｃおよび２６３Ｄがドープされたまたは使用さられた後に行う。図３の工程３００〜３２０は、図２の同じ番号の工程と等しい。工程４３０において、ゲルマニウム（または、シリコンゲルマニウム）材料２６２を、シリコン構成材料２５３、すなわち、導波路２５３ａに堆積させる。工程４４０において、オーミック接触領域２６３Ｃおよび２６３Ｄ、ならびに変調器２５０Ｂにおけるシリコンコア２５３ｂ内のドープ領域２６１Ａおよび２６１Ｂの形成に加えて、図２を参照して前述したように、オーミック接触領域２６３Ａおよび２６３Ｂもゲルマニウム材料２６２内に形成し、オーミックな電気的接触領域を形成する。オーミック接触領域２６３Ａおよび２６３Ｂは、例えば、高度にドープされた領域でもよいし、Ｎｉシリサイドなどの低温で形成されたシリサイドでもよい。シリコンコア２５３ｂもドープできる。ドーパントは、通常、集積回路の形成に使用され、例えば、ホウ素、リン、アンチモン、ガリウムおよびヒ素である。工程４５０において、シリコンコア２５３ｂ、ドープ領域２６１Ａおよび２６１Ｂ、ならびにオーミック接触領域２６３Ａ、２６３Ｂ、２６３Ｃおよび２６３Ｄを、図２の工程３４０に関連して前述した低温でのマイクロ波アニーリングを使用して活性化する。図３の工程３７０および３８０は、図２の同じ番号の工程と等しい。
開示する実施形態を詳細に記述したが、開示する実施形態に本発明が限定されないことが容易に理解されるはずである。むしろ、開示する実施形態は、前に記述しない任意の数の変更、改変、置換または同等の配置を組み込むように修正できる。例えば、図１は、例示的な光検出器、導波路および変調器ならびに例示的なトランジスタを備えて製造された半導体構造２００の部分断面図を示すが、開示する実施形態を、変調器、復調器、光源などの他のフォトニックデバイス、その上、トランジスタ、ダイオードなどの他の電子デバイスを備えた半導体構造２００を製造するように修正できることが認識されるはずである。それ故に、本発明は、開示する実施形態に限定されず、添付の請求項の範囲のみによって限定される。

Claims (10)

  1. シリコン基板の上にトランジスタを形成する工程と、
    前記トランジスタの上に絶縁体を介してシリコンを含む第１シリコン構成膜を形成する工程と、
    前記第１シリコン構成膜に、光検出器に使用される第１部分と変調器に使用される第２部分とを含むフォトニックデバイスを形成する工程と、
    前記第２部分にドーパントを注入してドープ領域を形成する工程と、
    前記ドープ領域の表面側にオーミック接触領域を形成する工程と、
    マイクロ波のエネルギーを利用して、前記ドープ領域と前記オーミック接触領域を同時に活性化する工程と、
    を含む、方法。
  2. 前記トランジスタを形成する工程は、
    シリコンを含む第２シリコン構成膜中にソース及びドレイン注入領域を形成する工程と、
    前記ソース及びドレイン注入領域の間にゲート酸化膜を形成する工程と、
    前記ゲート酸化膜上にゲート電極を形成する工程と、
    を更に備える、請求項１に記載の方法。
  3. 前記第１シリコン構成膜を形成する工程は、物理的気相成長法（ＰＶＤ）、化学気相堆積（ＣＶＤ）、プラズマ化学気相成長法（ＰＥＣＶＤ）、スピンオンガラス（ＳＯＧ）堆積、および原子層堆積（ＡＬＤ）のうちいずれかの低温堆積技術を用いて形成される、請求項１に記載の方法。
  4. 前記フォトニックデバイスを形成する工程は、前記第１部分に導波路コアを形成する工程を更に含む、請求項１乃至３のいずれかに記載の方法。
  5. 前記第２部分にドーパントを注入してドープ領域を形成する工程は、第１及び第２ドープ領域を形成する工程である、請求項４に記載の方法。
  6. 前記フォトニックデバイスを形成する工程は、前記第１部分に前記導波路コアを間に挟むように形成した第１及び第２分離用絶縁体と、前記第２部分に前記第１及び第２ドープ領域を間に挟むように形成した第３及び第４分離用絶縁体とを形成する工程を更に含む、請求項５に記載の方法。
  7. 前記第１部分に導波路コアを形成する工程は、
    前記導波路コア上にゲルマニウム材料を積層する工程と、
    前記ゲルマニウム材料の前記導波路コアとの界面に対向する表面に、第１及び第２オーミック接触領域を形成する工程と、
    を更に含む、請求項５又は６に記載の方法。
  8. 前記第１及び第２ドープ領域を形成する工程は、前記第１及び第２ドープ領域の表面に第３及び第４オーミック接触領域を形成する工程を更に含む、請求項７に記載の方法。
  9. 前記マイクロ波のエネルギーを利用して、前記ドープ領域と前記オーミック接触領域を同時に活性化する工程は、前記第１及び第２ドープ領域と、前記第１、第２、第３及び第４オーミック接触領域とを同時に活性化することを含む、請求項８に記載の方法。
  10. 前記マイクロ波のエネルギーを利用して、前記ドープ領域と前記オーミック接触領域を同時に活性化する工程は、前記ドープ領域が摂氏２００度から摂氏５００度の範囲の温度まで加熱することを含む、請求項１乃至９のいずれかに記載の方法。
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