KR101691851B1 - 실리콘 기반 광 집적 회로를 위한 오목 미러를 갖는 저전압 아발란치 광 다이오드 - Google Patents

실리콘 기반 광 집적 회로를 위한 오목 미러를 갖는 저전압 아발란치 광 다이오드 Download PDF

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Abstract

PIC 칩의 실리콘 소자층 내에 수평으로 연장된 도파관의 단부에 배치된 저 전압 APD가 개시된다. APD는 도파관으로부터 APD의 아래쪽으로 내부 반사에 의해 광을 연결하기 위해 도파관의 단부에서 공동 배치된 반전 오목 미러위에 배치된다. 예시적인 실시예에서, 45°- 55° 패싯이 결정학적 에칭에 의해 실리콘 소자층에 형성된다. 실시예에서, APD는 실리콘 증가층, 그 증가층 위의 게르마늄 흡착층, 및 흡착층 위에 배치된 복수의 옴 접촉(ohmic contact)을 포함한다. 기저의 광학적 반사 금속막은 복수의 옴 접촉을 상호 접속하고, 옴 접촉 주위에서 송신된 광을 더 큰 검출기 반응도를 위해 흡착층으로 돌려보낸다.

Description

실리콘 기반 광 집적 회로를 위한 오목 미러를 갖는 저전압 아발란치 광 다이오드{LOW VOLTAGE AVALANCHE PHOTODIODE WITH RE-ENTRANT MIRROR FOR SILICON BASED PHOTONIC INTEGRATED CIRCUITS}
본 출원은 "VERTICAL MIRROR IN SILICON PHOTONIC CIRCUIT"이라는 제목의 미국 특허 출원번호 제12/567,601 및 "INVERTED 45 DEGREE MIRROR FOR PHOTONIC INTEGRATED CIRCUITS"라는 제목의 미국 특허 출원번호 제13/536,723에 관한 것이고, "AVALANCHE PHOTODIODE WITH LOW BREAKDOWN VOLTAGE"라는 제목의 PCT 출원 제PCT/US2011/067934에 관한 것이다.
본 발명의 실시예는 일반적으로 광 집적 회로(PIC)에 관한 것이고, 더 상세하게는 미러 패싯(facet)에 의해 도파관에 광학적으로 연결되는 아발란치 광 다이오드(APD)에 관한 것이다.
모놀리식 집적 광 회로는 광 통신, 고성능 컴퓨팅 및 데이터 센터 등의, 그러나 이에 한정되지 않는 애플리케이션에서 광 데이터 링크에 유용하다. 모바일 컴퓨팅 플랫폼에 대해, 무선 링크가 불충분한 대역폭을 갖는 경우, PIC는 모바일 장치를 급속하게 업데이트하거나 또는 모바일 장치를 호스트 장치 및/또는 클라우드 서비스와 동기시키기 위한 유망한 I/O이다. 그러한 광 링크는, 일반적으로 광 다이오드인 광 검출기를 이용하는 적어도 하나의 광 송신기 및/또는 광 수신기를 포함하는 광 I/O 인터페이스를 이용한다.
아발란치 광 다이오드(APD)는 높은 감도가 요구되는 경우의 애플리케이션에서 유용하다. 애플리케이션 중에서, 그러한 애플리케이션은 장거리 광섬유 통신, 레이저 거리측정기 및 단일 광자 레벨 검출 및 이미징을 포함한다. 하이브리드 실리콘/게르마늄(Si/Ge) APD 구조는 근적외선 광 신호를 대상으로 한 유망한 애플리케이션을 제공한다. Si/Ge 개별 흡착, 충전 및 증대(SACM) APD에서, Ge는 근적외선 파장에서 높은 반응도를 제공하지만, Si는 낮은 노이즈를 갖는 광 생성 캐리어를 증폭하는 데 사용된다. 부가하여, Si/Ge APD 구조가 CMOS 기술과 더 호환할 수 있기 때문에, Si/Ge 기반 APD는 Ⅲ-V 재료 시스템의 APD 쪽에 비교하여 비용을 줄일 가능성이 있다. 따라서 Si/Ge APD는, 서버 머신 및 가정용 전자 장치에 대한 광 링크 등의, 근적외선 스펙트럼에서 높은 감도를 요구하는 가격에 민감한 시장에 유망한 후보이다.
그러나 높은 동작 바이어스 및 높은 패키징 비용은 그러한 PIC에 방해물로 남아 있다. 기존의 Si/Ge APD는 종종 12V보다 훨씬 더 많이 필요로 하고, 따라서, 일반적으로 서버 머신, 데스크탑 컴퓨터, 모바일 장치 등의 동작 공간 이상을 필요로 한다. APD의 패키징은 수신기 모듈의 70% 정도를 차지할 수 있다. 많은 그러한 모듈 패키징 방식은 APD로 유도하는 도파관으로의 광 섬유의 가장자리 연결에 의존한다. 도파관의 크기(dimension)에 따라, 그러한 능동적인 정렬은 종종 비효율적이고, 대량 생산에 대응할 수 없다.
본 발명의 실시예는 예로서 도시된 것 뿐이고, 제한하려는 것이 아니며, 다음 도면과 연결지어 고려될 때 이어지는 상세한 설명을 참고하여 더 완전히 이해될 수 있다.
도 1a는 본 발명의 일 실시예에 따라, 오목 미러(REM) 도파관 연결 Si/Ge APD를 갖는 광 집적 회로(PIC)의 평면도이고,
도 1b는 본 발명의 일 실시예에 따라, REM 도파관 연결 Si/Ge APD를 갖는 PIC의 평면도이고,
도 1c는 본 발명의 실리콘 온 인슐레이터(silicon on insulator)(SOI) 실시예에 따라, 도 1a에 도시된 PIC의 단면도이고,
도 2a는 일 실시예에 따라, 상부면 조명을 위해 구성된 REM 도파관 연결 Si/Ge APD를 갖는 PIC의 평면도이고,
도 2b는 일 실시예에 따라, 에지 조명을 위해 구성된 REM 도파관 연결 Si/Ge APD를 갖는 PIC의 평면도이고,
도 2c는 일 실시예에 따라, REM 도파관 연결 Si/Ge APD 및 광 도파관 디멀티플렉서를 갖는 PIC의 평면도이고,
도 3a 및 도 3b는 REM 연결 Si/Ge APD를 갖는 PIC를 제조하는 방법을 나타내는 흐름도이고,
도 4는 본 발명의 실시예에 따라, 모바일 컴퓨팅 플랫폼 또는 데이터 서버 머신에 배치된 REM 도파관 연결 Si/Ge APD를 갖는 PIC를 포함하는 광 수신기 모듈의 기능 블럭도이고,
도 5는 본 발명의 일 실시예에 따라, 도 4에 도시된 전자 기기의 기능 블럭도를 도시한다.
다음의 설명에서 여러가지 세부사항이 언급되지만, 본 발명이 이들 세부사항 없이 실시될 수 있음은 당업자에게 명백할 것이다. 일부의 경우에, 본 발명을 모호하게 하는 것을 피하기 위해, 공지의 방법 및 장치가 세부적이기보다는 블럭도 형태로 도시된다. 본 명세서 전체에 걸쳐, "일 실시예" 또는 "하나의 실시예"라는 언급은, 그 실시예와 연관되어 설명된 특정 특징, 구조, 기능 또는 특성이 본 발명의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서의 여러 곳의 "일 실시예" 또는 "하나의 실시예"라는 구절의 출현이 반드시 본 발명의 동일한 실시예를 가리키는 것은 아니다. 또한, 특정 특징, 구조, 기능 또는 특성은 하나 이상의 실시예에서 임의의 적당한 방법으로 결합될 수 있다. 예컨대, 제 1 실시예는, 두 개의 실시예와 연관된 특정 특징, 구조, 기능 또는 특성이 상호 배타적이지 않은 경우 제 2 실시예와 결합될 수 있다.
본 발명의 명세서 및 첨부되는 청구범위에서 사용된 바와 같이, 단일 형태 "일", "하나", "그(the)"는, 문맥이 명료하게 다른 것을 표시하지 않는 한, 마찬가지로 복수의 형태를 포함하는 것으로 의도된다. 또한, 여기에 사용된 용어 "및/또는"은 연관되어 열거된 항목 중 하나 이상의 임의의 및 모든 가능한 조합을 지칭 및 포함하는 것으로 이해될 것이다.
용어 "연결된" 및 "접속된"은 그 파생어와 함께, 여기서 구성요소 사이의 기능적 또는 구조적 관계를 기술하기 위해 사용될 수 있다. 이들 용어는 서로 동의어로 생각되지 않아야 하는 것이 이해될 것이다. 오히려, 특정 실시예에서, "접속된"은 두 개 이상의 요소가 서로 직접 물리적, 광학적 또는 전기적으로 접촉되는 것을 나타내는 데 사용될 수 있다. "연결된"은, 두 개 이상의 요소가 서로 직접 또는 간접적으로(그들 사이에 다른 개재 요소를 갖고) 물리적, 광학적 또는 전기적으로 접촉되는 것, 및/또는 두 개 이상의 요소가 서로 (예컨대, 원인과 결과 관계에서와 같이) 협력 또는 상호작용하는 것을 나타내는 데 사용될 수 있다.
여기서 사용된 "이상", "이하", "사이" 및 "위에"라는 용어는, 그러한 물리적 관계가 두드러지는 경우의 다른 구성요소 또는 층에 대한 하나의 구성요소 또는 재료 층의 상대적 위치를 일컫는다. 예컨대, 재료 층의 맥락에서, 다른 층의 위 또는 아래에 배치된 하나의 층은 또 다른 층과 직접 접촉할 수 있고, 또는 하나 이상의 개재층(intervening layer)을 가질 수 있다. 더욱이, 두 개의 층 사이에 배치된 하나의 층은 두 개의 층과 직접 접촉할 수 있고, 또는 하나 이상의 개재층을 가질 수 있다. 대조적으로, 제 2 층 "위"의 제 1 층은 제 2 층과 직접 접촉한다. 유사한 구별이 구성요소 조립의 맥락에서 이루어질 것이다.
PIC 칩의 실리콘 소자층 내에 수평으로 연장된 도파관의 단부에 배치된 저 전압 APD를 포함하는 PIC의 실시예가 여기에 개시된다. APD는 도파관으로부터 APD의 아래쪽으로 내부 반사에 의해 광을 연결하기 위해 도파관의 단부에서 공동 배치된 반전 오목 미러 위에 배치된다. 예시적인 실시예에서, 45°- 55° 패싯이 결정학적 에칭에 의해 실리콘 소자층에 형성된다. 실시예에서, APD는 실리콘 증가층, 그 증가층 위의 게르마늄 흡착층을 포함하는 Si/Ge APD이다. 실시예에서, APD 단자 중 하나에 대한 복수의 옴 접촉(ohmic contact)은 흡착층 위에 배치된다. 실시예에서, 기저의 광학적 반사 금속막은 복수의 옴 접촉을 상호 접속하고, 옴 접촉 주위에서 송신된 광을 제 2 흡착 및 주어진 검출기 대역폭에 대해 더 큰 검출기 반응도를 위한 흡착층으로 돌려보낸다.
도 1a는 본 발명의 일 실시예에 따라, 오목 미러(REM) 도파관 연결 Si/Ge APD를 갖는 광 집적 회로(PIC)(101)의 평면도이다. PIC(101)는 기판(105)의 소자층을 통해 수평으로 연장되는 광 도파관(110)을 포함한다. 도파관(110)은 소자층의 결정면을 따르는 결정학적 단부 패싯(130)으로 종단된다. 일반적으로, 단부 패싯(130)은 상승 도파관에 의해 수평으로 전파된 광을 Si/Ge APD(120)의 아래쪽(또는 뒷쪽)으로 재전송하는 반전 미러로서 기능하는 것이다. 실시예에서, Si/Ge APD(120)는 초저 동작 전압(예컨대, ~8.5V 이하)을 허용하는 정확한 두께 및 도핑 사양을 달성하기 위해 도파관(110)의 단부 위에서 에피택셜 성장된 층을 포함한다. APD가 검출해야 하는 방사선의 대역(예컨대, 1.3㎛, 1.5㎛, 850㎚ 등) 내에서 좋은 반응도를 갖는 상부 컨택트 구조에 의해 저전압 및 고 대역폭-반응도의 제품이 부분적으로 달성된다.
상부 미러 에지(131)는 도 1a에서 볼 수 있고, 도 1a에 도시된 a-a'선을 따라 도 2c의 단면도에서 미러 패싯(130)의 에지로서 또한 볼 수 있다. 도 1a 및 도 1c에서 도시된 바와 같이, 미러 패싯(130)은, 예컨대, 광 모드 전파의 수평 루트를 정의하기 위해 트렌치(115)(도 1a)를 패터닝함으로써, 도파관(110)이 형성되는 소자층(105C) 내의 패싯이다. 일반적으로, 소자층(105C)은 도파관을 형성하는 데 적합하게 되는 종래에 공지된 임의의 결정 반도체일 수 있다. 예시적 실시예에서, 소자층(105C)은 입방 결정 격자를 갖는 실질적으로 단결정 반도체를 필요로 하고, 이는 예시적인 Si, Ge 또는 SiGe 실시예의 다이아몬드 입방체이다. 실시예에서, 소자층(105C)은 {100} 결정성(또는 결정 방위)을 갖는다. 여기서 사용된 바와 같이, {100} 결정성은 입방 결정 격자가 소자층(105C)의 상부면에 직교 또는 수직인 [100] 방향으로 배향되는 것을 의미한다. 즉, 상부면은 (100) 면이거나 대칭적으로 등가인 면(예컨대, (001))이다. 따라서, 실리콘 실시예에 대해, 소자층(105C)은 벌크 기판이든, 에피택셜층이든 또는 결합된 전송층이든 임의의 <100> 타입 실리콘 기판을 수반할 수 있다. 입방 결정성 및 {100} 방위는, 결정학적 에칭 미러 패싯(130)이 도 1a에 도시된 도파관 방위에 대해 기판 또는 소자층(105C)의 상부면에 비해 54.7°를 갖는 {111} 결정면을 따르게 할 수 있다. 도 1b에 도시된 미러 패싯(135)은 PIC(102)의 소자층의 {110} 결정면 위에 있고, 도 1b에 묘사된 대체 도파관 방위에 대해 기판 또는 소자층(105C)의 상부면에 비해 45° 각도로 유사하게 에칭된다. 소자층이 {110} 결정성을 갖는 대안적인 실시예에서, 미러 패싯(135)은 소자층의 {100} 결정 평면 위에서 결정 패싯일 수 있고, 또한 반전된 45° 미러를 제공할 것이다.
소자층(105C) 아래에 박막 유전체층(105B)이 배치된다. 일반적으로, 유전체층(105B)은 모드 제한에 대해 도파관(110)과의 충분한 인덱스 콘트라스트를 갖는 것으로 종래에 공지된 임의의 재료일 수 있다. 임의의 실시예에서, 유전체층(105B)은, 여기의 다른 부분에서 더 설명하는 바와 같이, 유전체층(105B)이 미러 패싯(130)을 제조하는 수단으로서 언더컷될 수 있는 소자층(105C)에 비해 충분한 에칭 선택도를 또한 제공하는 것이다. 실리콘 소자층(105C)을 갖는 일 실시예에서, 유전체층(105B)은 실리콘 산화물을 포함하고, 예시적 실시예에서, 유전체층(105B)은 실리카(SiO2)이다. 도 2c에 도시된 바와 같이, 유전체층(105B)은 소자층(105C)의 두께와 대략 동일한 양만큼 상부 미러 에지(130)에서 리세스된다. 예컨대, 소자층의 두께 T1이 대략 25㎛인 경우, 유전체층(105B)은 대략 25㎛ 만큼 상부 미러 에지(131)에서 수평으로(x 쪽을 따라) 리세스된다.
소자층(105C) 및 유전체층(105B)은 모두 기판(105A) 위에 배치된다. 기판(105A)은, 이것에 한정되지 않지만, 단결정이든, 다결정이든 또는 유리이든, 반도체 또는 유전체를 포함하는 종래에 공지된 임의의 재료일 수 있다. 하나의 예시적인 실시예에서, 기판(105A)은 실리콘 등의 단결정 반도체이다. 예시적인 실시예에서, 절연체 상의 반도체(SOI) 기판은 각각 실리콘이 되는 소자층(105C) 및 기판(105A), 이산화실리콘이 되는 유전체층(105B)과 함께 사용된다.
도 1a 및 도 1b에 더 도시되는 바와 같이, x-y 평면 내에서, 미러 패싯(130, 135)은, 소자층으로 에칭된 에지(131, 132)에 의해 정의되는 바와 같이, 광 도파관(110)의 단부(110B)에서 광 전파의 방향에 직교하여 배향된다. {100} 결정성을 갖는 실시예에서, 미러 패싯(130)에 광학적으로 연결된 도파관(110B)의 적어도 단부는 (110) 방향으로 광을 전파하는 반면, 미러 패싯(135)에 광학적으로 연결된 도파관(110B)의 적어도 단부는 (100) 방향으로 광을 전파한다. 따라서, 실시예에 따라, 도파관(110)은 도파관 단부(110B)의 45° 상향회전을 포함할 수 있다. 도 1b에 묘사된 예시적 실시예에서, 도파관(110)은 상부 표면에 비해 45°를 달성하기 위해 오목 미러 단부 패싯(135)에 대해 기판에 비해 적절한 방위를 갖는 미러 패싯(135)을 형성하기 위해, 맨하탄(Manhattan) 레이아웃(기판 노치 또는 플랫에 맞춰 정렬된 직교 다각형)으로부터 45° 편차를 수용하도록 회전시킨다. 그러나, 맨하탄 레이아웃을 갖는 전체 PIC는 또한 (110) 방향에 평행한 모든 다각형 특징 크기를 갖도록 기판 노치에 대해 45° 회전될 수 있다.
도 2c에 도시된 바와 같이, 소자층 반도체(예컨대, 실리콘)와, 미러 패싯(130)의 표면과 접하는 매체(예컨대, 진공 또는 실리카 등의 유전체) 사이에 충분한 인덱스 콘트라스트가 있는 경우, 미러 패싯(130)은 도파관(110)의 수평면의 광을 APD(120)로 연결하기 위해 도파관(110)에 대해 배치된다. 실시예에서, 인덱스 콘트라스트는 평면 전파된 광과 기저의 APD(120) 사이에 높은 연결 효율로 이어지는 미러 패싯(130)에서의 내부 전반사(TIR)에 충분하다. 도 1a 및 1b에 도시된 바와 같이, 단부 패싯(130, 135)은 각각 소자층으로 에칭된 리세스측이고, 리세스는 각각 복수의 {110} 또는 {100} 결정면에 의해 정의된 복수의 측면을 갖고, 미러 패킷(130, 135)의 적어도 일부(도 1a 및 1b에서 점선으로 표현됨)는 APD(120)의 바닥면 아래로 리세스된다.
실시예에서, APD(120)는 10 내지 30㎛ 사이의 길이 L1(도파관(110) 내에서 모드 전파의 방향에 평행함) 및 5 내지 20㎛의 폭 W1을 갖는다. 일반적으로, 도 1c를 다시 참조하면, APD(120), 더 자세하게는 흡착층(148)은 미러 패싯(130)의 반사 각도와 마찬가지로, 도파관의 두께 및 광학 모드의 대응하는 크기에 일부 기초하여 변동하도록 간격 D1을 갖고 패싯 에지(131)에 근접하여 배치될 것이다. 예컨대, 45° 미러 단부 패싯을 사용하는 임의의 실시예에서, 단부 패싯 에지(132)와 APD(120) 사이의 거리(도 1c에서의 거리 D1와 유사함)는 최소화되고, 최저 검출기 용량에 대한 최소 검출기 면적(최고 대역폭)으로 가능한 많은 반사 광학 모드(소자층 표면에 직교하여 이동함)를 획득하기 위해 단부 패싯(135) 위에 유리하게 배치된다. 예시적인 실시예에서, 소자층(105C)이 수십 마이크론(예컨대, 20-30㎛)의 두께를 갖는 경우, 광 도파관(110)은 그에 따라 수십 마이크론(예컨대, 20-30㎛)의 z-높이를 갖는다. 이러한 큰 크기의 도파관은 일반적으로 3-5㎛ 정도의 크기를 갖는 단일 모드 Ⅲ-Ⅴ 도파관에 비해 비교적 쉬운 에지 정렬을 가능하게 한다. 또한, 25㎛의 큰 도파관에 대해, 45° 미러 패싯은 수평 리세스, 또는 APD(120)는 도파관의 25㎛ 단부(예컨대, 도 1b의 110B) 위에 배치될 수 있도록, 대략 25㎛의 언더컷을 갖는다. 따라서 도파관 크기 및 대역폭 요건에 따라 달라질 수 있지만, APD(120)는 대략 600㎛2의 사각 영역을 가질 수 있고, APD(120)에 의해 점유된 기판 영역은 100-1000㎛2의 범위일 수 있다. 55° 미러 단부 패싯을 사용하는 임의의 실시예에서, 간격 D1은 증가할 수 있고, 단부 패싯(130) 위에 직접 배치된 APD(120)의 길이의 일부일 뿐일 수 있다. APD(120)의 남은 부분은 최저 용량에 대한 최소 검출기 면적(최고 대역폭)으로 가능한 많은 반사 광학 모드(소자층 표면에 직교하지 않도록 이동함)를 획득하기 위해 소자층(105C)의 최고 두께를 갖는 도파관의 영역 위에 배치될 수 있다. 명백히, 55° 미러 단부 패싯을 사용하는 임의의 실시예에서, Si-Ge 층의 사이 등, APD(120)의 인접하는 재료층 사이의 인덱스 콘트라스트는, 광이 흡착층을 통과함에 따라, 소자층 표면에 더 가깝게 직교하도록 될 소자층(105C)을 벗어나는 비 법선 입사광을 굴절시키도록 기능할 것이다.
도 1a, 1b, 1c에 더 도시되는 바와 같이, 흡장(occlusion) 재료(140)가 소자층(105C) 및/또는 소자층(105)에 에칭된 리세스에 배치된다. 흡장 재료(140)는 리세스의 두 개의 반대측(미러 단부 패싯(130)의 어느 한쪽)을 밀봉 또는 흡장한다. 예시적인 실시예에서, TIR은 흡장 재료가 미러 패싯(130) 위에 배치되는 경우에도 유지되는 소자층(105C)과의 충분한 인덱스 콘트라스트를 갖는다. 예컨대, 소자층(105C)이 실리콘인 임의의 실시예에서, 흡장 재료(140)의 적어도 기저층이 실리카이다. 도 1c에 도시된 바와 같이, 흡장 재료(140)는 단부 패싯(130)을 정의하는 소자층 리세스 내에 키홀 또는 간극을 형성할 수 있고 또는 형성하지 않을 수 있다. 흡장 재료(140)는 (예컨대, 증착후 연마된) 소자층 상부 표면과 평탄하게 될 수 있다.
실시예에서, APD(120)는 Si/Ge 개별 흡착, 충전 및 증대(SACM) 저전압 아발란치 광 다이오드(LVAPD)이다. 미러 패싯(130)에 대한 APD(120)의 수평 크기에 의해, APD(120)의 여러가지 층 및 구성요소는 반드시 축척에 따라 도시되는 것은 아니고, 오히려 각각의 구성요소를 더 명료하게 하도록 도시된다.
APD(120)는, 소자층(105C) 위에 증착되거나 또는 도 1c에 도시된 바와 같이 소자층(105C) 내에 실장된 n 타입 도핑된 실리콘(n+ Si)층(145)(즉, 소자층의 상부가, 예컨대, 임의의 종래의 주입 프로세스에 의해 도핑됨)을 포함한다. 실리콘 i-층(146)은 n-타입 층(145)의 적어도 일부 위에 (또는 도시된 바와 같이) 배치된다. i-층(146)은 의도적으로 도핑되지 않고, 따라서 낮은, 유리하게는 5x1015㎝-3 이하, 더 유리하게는 5x1015㎝-3 보다 훨씬 낮은 불순물 농도를 갖는다. 임의의 그러한 실시예에서, i 층(146)의 두께는 0.07 내지 0.13㎛이다. 하나의 유리한 실시예에서, i 층(146)의 두께는 100㎚이다. 실시예에서, i 층(146)은 기저의 소자층(105C)의 (즉, 소자층(105C)으로부터 기원된) 것을 따르는 결정성을 의미하는 에피택셜층이다. 따라서 성장 결함의 공칭 레벨이 불가피하지만, i 층(146)은 실질적으로 단결정일 수 있다. i 층(146) 내의 도핑 및 결정성의 양호한 제어가 어려워서, i 층 두께의 엄격한 제어는 에피택셜 성장/증착 프로세스를 통해 가능하다. 결국, 이 두께 제어는 또한 APD(120)가 더 낮은 바이어스 전압(예컨대, 12V 이하 및 유리하게는 8.5V 이하)에서 동작 가능하도록 할 수 있다.
i 층(146)(또는 위)에 배치된 것은 p 타입 도핑 실리콘층(147)이다. 기능적으로, n 타입 Si층(145), i-Si층(146) 및 p 타입 Si층(147)은 i층(146) 내에 아발란치 증가를 도입하기 위해, 예컨대, 충분히 높은 필드를 통해 기저의 흡착 영역에서 광 생성된 전하 캐리어를 증가시키도록 기능한다. 실시예에서, p 타입 Si층(147)의 두께는 15-25㎚이고, i층(146)이 100㎚인 유리한 일 실시예에서 p 타입 Si층(147)의 두께는 20㎚이다. 임의의 그러한 실시예에서, p 타입 Si층(147)의 도핑 농도는 2x1018㎝-3 내지 3x1018㎝-3 사이이다. 실시예에서, p 타입 Si층(147)은 기저의 소자층(105C)의 (i층(146)에 의해 기원된) 것을 따르는 결정성을 갖는 에피택셜층이다. 따라서 p 타입 Si층(147)은 실질적으로 단결정일 수 있다. p 타입 Si층(147) 내의 도핑 및 결정성의 양호한 제어가 어려워서, p 타입 Si 층 두께의 엄격한 제어는 에피택셜 성장/증착 프로세스를 통해 가능하다. 이 두께 제어는 APD(120)가 더 낮은 바이어스 전압(예컨대, 12V 이하 및 유리하게는 8.5V 이하)에서 동작 가능하도록 할 수 있다.
p 타입 도핑 실리콘층(147)(또는 위)에 배치된 것은 반도체 흡착층(148)이다. 예시적인 실시예에서, 흡착층(148)은 의도적으로 도핑되지 않은 게르마늄(i-Ge)이다. 예시적인 실시예에서, i-Ge 층(148)은 p 타입 Si층(147)에 직접 배치된다. 예시적인 실시예에서, i-Ge 층(148)은 소자층(105C)의 (p 타입 Si층(147)에 의해 기원된) 결정성을 따르는 에피택셜층이고, 실질적으로 단결정이며, 또는 적어도 특정 흡착층 두께에 대해 적절한 캐리어 수명에 충분한 결정 품질을 갖는다. APD의 동작 전압은 실리콘층 두께(146, 147)의 기능 이상이기 때문에, 흡착층(148)의 두께는 반응도 요건, 특정 파장에서의 생성 효율 등에 기초하여 변동될 수 있다. 접촉 금속과 더 양호한 옴 접촉을 형성하기 위해, 흡착층(148) 위에 배치된 것은 p 타입 도핑 반도체(예컨대, p+ Ge)층(149)이다. 기능적으로 유사한 고농도 도핑(n+) 실리콘 영역(145)이 또한 n 타입 실리콘층(146) 내에 배치된다. 유전체 패시베이션층(190)은 p+ 층(149), n 타입 도핑 실리콘(n+ Si)층(145) 및 n 타입 실리콘층(146)의 각각의 적어도 일부에 배치된다. 적어도 하나의 제 1 금속 콘택트(15A)는 유전체층(190)을 통과하고 p 타입 도핑 반도체층(149)에 전기적으로 연결 또는 직접 접속되는 반면, 제 2 금속 콘택트(160)는 n+ Si 영역(145)에 전기적으로 연결 또는 직접 접속되도록 유전체(190)를 통과한다.
실시예에서, 복수의 제 1 금속 콘택트(150A, 150B, 150C)는, 유전체 재료(190)가 제 1 금속 콘택트 중 인접하는 것들 사이에 배치됨에 따라, p 타입 도핑 반도체층(149)에 배치되고 전기적으로 연결된다. 하나 이상의 금속 콘택트를 갖는 것은 개별 콘택트 사이즈가 작게 되도록 하면서, 충분한 검출기 대역폭을 위해 (예컨대, 층(149)의 면 저항의 영향을 감소시킴으로써) 적절히 낮은 콘택트 저항을 제공할 수 있다. 분산된 콘택트 사이에서 옆쪽으로의 간격은 흡착층에 의해 흡착되지 않은 광을 실질적으로 법선인 입사각에서 유전체층(190)을 통해(동작 대역 내에서 낮은 반사율을 갖는 실시예에서, 금속 콘택트(150A - 150C)를 통과하여 또는 그 주변에) 송신하게 한다. 일 실시예에서, 예컨대, 금속 콘택트(150A, 150B, 150C)는 텅스텐이고, 이는 p 타입 반도체층(149)에 양호한 옴 접촉을 제공하지만, 근적외선 대역 내에서 비교적 낮은 반사율을 갖는다.
도 1c에 더 도시되는 바와 같이, 금속 시트(155)는 유전체 재료(190) 위에 배치되고, 제 1 금속 콘택트(150A, 150B, 150C) 사이에서 연장되고 전기적으로 상호접속한다. 유리한 실시예에서, 금속 시트(155)는 APD(120)의 영역의 적어도 대부분, 또는 더 자세하게는 흡착층(148)에 의해 점유된 영역은 소자층(105C)의 상부 표면에 대해 실질적으로 평탄하거나 평행하고, APD(120)가 동작할 파장 대역 내에서 양호한 반사율(예컨대, 제 1 금속 콘택트(150A-150C)의 것보다 더 높음)을 갖는 금속인 것이다. 예컨대, APD(120)가 근적외선 대역(예컨대, 1.3㎛)에서 동작 가능한 경우, 금속 시트(155)는 근적외선에서 높은 반사율을 갖는 구리이다. 도 1c에서 광선 추적 화살표로 도시된 바와 같이, 흡착층(148)의 두께를 통과하면서 초기에 흡착되지 않은 미러 단부 패싯(130)에 의해 APD(120)에 반사된 광 에너지의 일부는 평면 금속 시트(155)에 의해 다시 반사될 유전체층(190)을 통해(금속 콘택트(150A-150C) 주위/사이에), 그리고 게르마늄 흡착층(148)을 통한 두번째 통과로 유전체층(190)을 통해 송신한다. 따라서 이 구조는 Si/Ge APD(120)에 대한 낮은 콘택트 저항 및 게르마늄 흡착층(149)의 주어진 두께에 대한 높은 반응도 모두에 유리하다.
APD(120)를 완성하는 것은 n 타입 실리콘 영역(146)(예컨대, 고농도 도핑 영역(145)을 통해)에 연결되는 제 2 금속 콘택트(160)이다. 실시예에서, 이 제 2 옴 n-접촉은 단부 패싯(130) 반대쪽인 APD 스택(예컨대, i 층(146), p 타입 실리콘층(147), 흡착층(148) 등) 쪽에 인접하여 배치된다. 금속 콘택트(160)의 이러한 위치는 APD(120)와 단부 패싯(130) 사이의 간격 D1이 n 콘택트 전송 길이 등에 관계없이 작게 유지되게 한다. 제 2 콘택트 금속(160)에 대한 이 위치는 또한 흡착층(148)이 도파관(110)의 전체 폭(예컨대, 도 1a의 y 차원)을 점유하게 한다. 상호접속 금속화층(예컨대, 구리)(165)은 콘택트 금속(160)에 더 배치되고, 금속 시트(155)와의 평탄성을 유지한다.
실시예에서, 광 도파관(110)은 광 섬유 입력에 에지 연결되고 또는 수직으로 연결된다. 도 2a는 일 실시예에 따라 상부측/수직 연결된 조명을 수신하도록 구성된 수직 커플러(205)를 갖는 PIC(201)의 평면도이다. 도시된 바와 같이, PIC(201)는, 앞서 설명된 바와 같이, APD(120)가 54.7° 단부 패싯에 배치됨에 따라, (110) 방향으로 광을 전파하는 도파관(110)의 하나의 종단에 배치된 PIC(101)를 포함한다. APD의 반대쪽 단부에서, 도파관(110)은 (100) 방향으로 광을 전파하도록 45° 회전한다. 실시예에서, 수직 커플러(205)는 실질적으로 앞서 PIC(101)의 맥락에서 이미 설명한 바와 같이 제 2 REM 패싯을 포함하지만, 미러 단부 패싯은 소자층 표면에 수직으로 정렬되는 입사 섬유(290)를 최적으로 연결하기 위해 45°({110} 결정면)로 경사지게 된다. 따라서 도 2a에 도시된 실시예에서, (APD(120)가 실제로 REM 도파관 연결에 의해 APD 스택의 뒤쪽을 통해 조명되더라도) 두 개의 REM 패싯이 도파관의 반대쪽 단부에서 APD(120)의 상부측 섬유 입력 조명을 가능하게 하는 것이다. 그러한 실시예에서, 기판(105)의 뒤쪽은 광 연결을 자유롭게 할 수 있고, 이는 구조(예컨대, 3D IC) 등을 통하여 패키징, 기판 레벨의 상호연결에 유리할 수 있다. 명백하게, PIC(102)는 APD(120)와 수직 커플러(205)가 어떻게 상이한 오목 각도(결정면)의 미러 단부 패싯 위에 배치될 수 있는지 예시하지만, APD(120) 또는 커플러(205)의 어느 것이나, 동일한 결정면이 도파관(110)에 수직으로 연결되는 입력 섬유 및 APD(120)에 광학적으로 연결하는 도파관(110) 모두에 사용될 수 있도록 서로 정합시키기 위해 배향될 수 있다.
도 2b는 일 실시예에 따라, 에지 조명을 위해 구성된 Si/Ge APD에 연결된 REM 도파관을 갖는 PIC(202)의 평면도이다. 도파관(110) 에지 조명의 큰 크기(예컨대, 25㎛)에 따라 실시예는 더 작은 도파관 크기(예컨대, 단일 모드 Ⅲ-Ⅴ 도파관)를 사용하는 PIC보다 더 큰 효율성 및/또는 저비용으로 모듈로 패키징될 수 있다. 도 2b에 도시된 바와 같이, 도파관(110)의 한쪽 단부는 PIC 칩의 가장자리에서 쪼개진다. 그 후 쪼개진 패싯은 섬유(290)로부터의 입력을 수신하도록 정렬된다. 도파관(110)의 대향 단부는 REM 위에 배치된 APD(120)를 포함하는 PIC(101)이다.
또 다른 실시예에서, REM 도파관 연결 Si/Ge APD를 포함하는 PIC는 파장 디멀티플렉서 등의, 그러나 이에 한정되지 않는 하나 이상의 액티브 또는 패시브 광 구성요소를 포함한다. 도 2c는 일 실시예에 따라, 복수의 REM 도파관 연결 Si/Ge APD 및 광 파장 디멀티플렉서(255)를 갖는 PIC(203)의 평면도이다. 도시된 바와 같이, 복수의 도파관(110)의 제 1 단부의 각각에, 예컨대, 도 1a 내지 1c의 맥락에서 설명한 바와 같이, REM 위에 배치된 Si/Ge APD를 각각 포함하는 PIC(101A, 101B, 101C, 101D)가 있다. 그 후 광 파장 디멀티플렉서(255)가 REM 단부 패싯에 대향하여 도파관(110)의 단부에 배치된다. 광 파장 디멀티플렉서(255)가 종래에 공지된 임의의 구조일 수 있지만, 예시적인 실시예는 PIC(101)에 의해 사용된 예시적인 SOI 기판에 적합한, 에칭된 도파관 에셸(Echelle) 회절 격자를 예시한다. 에셸 회절 격자는 제 2 도파관(210)에 광학적으로 더 연결되고, 도시된 실시예에서 결국 입력 섬유에 에지 연결되지만, 예컨대, 도 2a의 맥락에서 설명된 바와 같이 수직으로 연결될 수도 있다.
도 3a 및 3b는 REM 연결 Si/Ge APD를 갖는 PIC를 제조하는 방법을 도시하는 흐름도이다. 일반적으로, 도 3a의 방법(301)은 도파관 및 REM 형성으로 시작하는 상향식 프로세스인 반면, 도 3b의 방법(302)은 APD 스택 형성으로 시작하는 하향식 프로세스이다. 이들 두가지 예시적인 방법은 여기서 다른 부분에 설명된 REM 연결 Si/Ge APD 구조를 형성하기 위해 이용될 수 있는 많은 기술을 강조하기 위해 대안적인 실시예로 기술된다.
우선 도 3a를 참조하면, 방법(301)은 동작 305에서 임의의 이방성 에칭 프로세스에 의해 박막 유전체층(실리카) 위에 배치된 반도체 소자층(예컨대, 실리콘)에 도파관을 형성하는 것으로 시작한다. 동작 310에서, 도파관의 단부에서의 소자층은 소자층의 표면으로부터 45°-55° 배향된 오목 미러 패싯을 형성하기 위해 결정학적으로 에칭된다. 실시예에서, 오목 미러의 에칭은 도파관의 단부에 직교하여 소자층에 트렌치를 에칭하는 것을 수반한다. 그 후 트렌치에 의해 노출되는 소자층 아래에 배치된 박막 유전체층은 소자층을 원하는 양만큼 언더컷하도록 에칭된다. 그 후 KOH 및 이소프로필 알코올(IPA) 등의, 그러나 이에 한정되지 않는 습식 결정학적 반도체 부식액이 소자층의 느린 에칭 결정면을 노출시키는 데 사용된다.
도 3a를 계속 참조하면, 동작 315에서, 도파관의 단부의 상부 표면이 종래의 주입 프로세스에 의해 도핑된 n 타입이다. 이와 달리, 원위치의 에피택셜 실리콘층은 도파관의 상부 표면에서 성장될 수 있다. 동작 320에서 실리콘 i층 및 p 타입 층(예컨대, 도 1c에서 146, 147)은 에피택셜 프로세스에 의해 또는 CVD/어닐 프로세스에 의해 성장한다. 동작 325에서, 게르마늄 흡착층이 에피택셜 성장(예컨대, 도 1c에서 148)한다. 그 후 고농도 도핑된 p 타입 게르마늄층(예컨대, 도 1c에서 149)은 흡착층 위에서 증착 또는 에피택셜 성장한다. 동작 330에서, 실리카, 질화실리콘, 산질화실리콘 등의 유전체 패시베이션층이 APD 스택 위에 증착된다.
동작 340에서, 적어도 하나, 유리하게는 복수의 콘택트가 n 타입 소자층 및 게르마늄(p 타입)층에 전기적으로 연결된다. 예시적인 실시예에서, 복수의 개구는 고농도 도핑된 반도체층의 개별 영역을 노출시키기 위해 유전체층을 통해 에칭된다. 텅스텐 등의, 그러나 이에 한정되지 않는 콘택트 금속은 고농도 도핑된 반도체층을 접촉하기 위해 복수의 개구의 각각에 증착된다. 동작 345에서, 콘택트 금속은, 게르마늄 흡착층에 의해 덮인 도파관의 영역과 실질적으로 동일하고, 흡착층에 대해 평면인 영역에 걸쳐 계속적인 시트를 형성하는, 구리 등의, 그러나 이에 한정되지 않는 평면 반사성 제 2 금속과 상호 접속된다. 적어도 하나의 콘택트는 n 타입 도핑된 소자층의 일부를 더 높은 도펀트 농도(예컨대, n+)로 도핑함으로써 n 타입 실리콘층에 대해 이루어진다. 그 후 단부 패싯에 대향하여 게르마늄층의 측면에 개구가 n 타입 소자층의 더 고농도의 도핑 영역을 노출시키기 위해 유전체층을 통해 에칭되고, 콘택트 금속(예컨대, 텅스텐)이 개구 내에 증착된다. 그 후 PIC는 종래의 프로세싱을 통해 완료된다.
이제 도 3b를 참조하면, 방법(302)은 동작 315에서 소자층의 표면을 n 타입 도핑하는 것으로 시작한다. 그 후 동작 325에서 실리콘 i 층(증가층) 및 실리콘 p 타입층(전하층)이 소자층의 n 타입 도핑 영역 위에 에피택셜 성장된다. 그 후 동작 330에서 방법(302)은 유전체 패시베이션층의 증착으로 진행한다. APD 층이 보호되면, 동작 305에서 도파관이 이미 형성된 APD의 다수의 층과 일직선으로 소자층 내에 형성된다. 그 후 동작 310의 결정학적 REM 에칭은 도파관 및 APD와 일직선으로 수행된다. 그 후 동작 340에서 APD가 형성되고, 이어서 동작 345에서 반사 금속 상호접속이 형성된다. 그 후 종래 프로세싱을 통해 PIC가 완료된다.
도 4는 본 발명의 실시예에 따라, REM 도파관 연결 Si/Ge APD를 갖는 PIC(404)를 이용하는 광 수신기 모듈(411)을 포함하는 전자 장치(400)의 기능 블럭도이다. 예시된 실시예에서, 광 수신기 모듈(411)은 모바일 컴퓨팅 플랫폼(401), 데스크탑 컴퓨터 등의 소비자 전자 장치 또는 데이터 서버 머신(402) 내의 구성요소이다. 일반적으로, 모바일 컴퓨팅 플랫폼(401)은 전자 데이터 디스플레이, 전자 데이터 처리, 무선 전자 데이터 송신의 각각에 대해 구성된 임의의 휴대용 장치일 수 있다. 예컨대, 모바일 컴퓨팅 플랫폼(401)은 랩탑, 넷북, 노트북, 울트라북, 태블릿, 스마트폰 등 중 어느 것일 수 있고, 터치스크린(예컨대, 용량성, 저항성 등)일 수 있는 디스플레이 스크린, 광 수신기 모듈(411) 및 배터리(413)를 포함한다. 서버 머신(302)은 전세계에 걸쳐 상업용 데이터 센터에서 사용되는 것 등의 임의의 데이터 처리 플랫폼일 수 있다.
수신기 모듈(411)은 또한 확장된 기능적 블럭도(421)에 더 도시된다. 광 와이어(453)는, 예컨대, 여기의 다른 부분에 설명한 바와 같이, 실질적으로 상부측 연결 또는 에지 연결에 의해 도파관(210)에 광학적으로 연결되는 단일 광학 빔(421)을 입력한다. 그 후 선택된 파장이 광학 디멀티플렉서(418)에 의해 분리되어, 기판(105)에 배치된 복수의 광 도파관(405A-405N)으로 출력된다. 복수의 광 도파관(405A-405N)은 각각 PIC(101A-101N)에 더 연결되고, 그 각각은 REM 연결 Si/Ge APD를 포함하고, 이는 결국 다운스트림 집적 회로에 전기적으로 연결된다. 실시예에서, 수신기 모듈(411)은 PIC(101) 또는 PIC(102)의 하나 이상의 실시예에 대해 기술된 하나 이상의 특징을 포함한다.
도 5는 본 발명의 임의의 실시예에 따라 컴퓨팅 장치(400)의 기능적 블럭도이다. 컴퓨팅 장치(400)는 모바일 컴퓨팅 플랫폼(401) 또는 서버 머신(402)에 배치될 수 있고, 프로세서(1004)(예컨대, 애플리케이션 프로세서) 및 적어도 하나의 통신 칩(1006)을 포함하지만 이에 한정되지 않는 다수의 구성요소를 더 포함할 수 있다. 프로세서(1004)는 기판(1002)에 물리적으로 및 기계적으로 연결된다. 일부 구현예에서, 적어도 하나의 통신 칩(1006)은 또한 기판(1002)에 물리적으로 및 기계적으로 연결된다. 또 다른 구현예에서, 통신 칩(1006)은 프로세서(1004)의 일부이다. 그 애플리케이션에 따라서, 모바일 컴퓨팅 장치(400)는 기판(1002)에 다른 구성요소를 포함할 수 있다. 이들 다른 구성요소는 휘발성 메모리(예컨대, DRAM), 비휘발성 메모리(예컨대, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 크립토 프로세서, 칩셋, 안테나, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 위성 위치 확인 시스템(GPS) 장치, 나침반, 가속도계, 자이로스코프, 스피커, 카메라 및 대용량 저장 장치(하드디스크 드라이브, 솔리드 스테이트 드라이브(SSD), 컴팩트 디스크(CD), 디지털 다기능 디스크(DVD) 등)를 포함하지만, 이에 한정되지는 않는다.
통신 칩(1006)의 적어도 하나는 모바일 컴퓨팅 플랫폼(400)으로 및 그로부터 데이터를 전송하기 위한 무선 통신을 가능하게 한다. 용어 "무선" 및 그 파생어는 비 고체 매체를 통해 변조된 전자기적 방사선의 사용으로 데이터를 통신할 수 있는 회로, 장치, 시스템, 방법, 기술 통신 채널 등을 설명하는 데 사용될 수 있다. 일부 실시예에서는 그렇지 않을 수도 있지만, 그 용어는 연관된 장치가 임의의 배선을 포함하지 않는다는 것을 의미하는 것은 아니다. 통신 칩(1006)은 3G, 4G, 5G 및 그 이상으로 설계되는 임의의 다른 무선 프로토콜과 마찬가지로, WiFi(IEEE 802.11세대), WiMAX(IEEE 802.16세대), IEEE 802.20, 롱텀에볼루션 (LTE), EV-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스 및 그 파생물을 포함하지만 이에 한정되지 않는 임의의 다수의 무선 표준 또는 프로토콜을 구현할 수 있다. 컴퓨팅 장치(400)는 복수의 통신 칩(1006)을 포함할 수 있다. 예컨대, 제 1 통신 칩(1006)은 WiFi 및 블루투스 등의 단거리 무선통신에 대해 전용될 수 있고, 제 2 통신 칩(1006)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등의 장거리 무선 통신에 전용될 수 있다.
프로세서(1004)는 프로세서(1004) 내에 포장된 집적 회로 다이를 포함할 수 있다. 용어 "프로세서"는 전자 데이터를 레지스터 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하기 위해 레지스터 및/또는 메모리로부터의 전자 데이터를 처리하는 임의의 장치 또는 장치의 일부를 가리킬 수 있다. 실시예에서, 하나 이상의 통신 칩(1006) 또는 프로세서(1004)는 여기의 다른 부분에 실질적으로 설명된 바와 같이, REM 도파관 연결 APD를 포함한다. 물론, 광 도파관을 사용하는 임의의 다른 집적 회로 칩은, 여기의 다른 부분의 하나 이상의 실시예에 실질적으로 설명된 바와 같이, REM 도파관 연결 APD를 마찬가지로 포함할 수 있다.
상기 설명은 예시적인 것이고 제한적이지 않도록 의도되는 것이 이해될 것이다. 예컨대, 도면의 흐름도는 본 발명의 임의의 실시예에 의해 수행된 동작의 특정 순서를 도시하지만, 그러한 순서가 요구되는 것은 아님이 이해될 것이다(예컨대, 대안의 실시예는 다른 순서로 동작을 수행하고, 임의의 동작을 조합하고, 임의의 동작을 중복하는 등 할 수 있다). 또한, 상기 설명을 읽고 이해함에 따라, 많은 다른 실시예가 당업자에게 명백할 것이다. 본 발명은 특정의 예시적인 실시예를 참조하여 기술되었지만, 본 발명이 기술된 실시예에 한정되지 않고, 첨부된 청구범위의 정신 및 범위 내에서 수정 및 변경되어 실시될 수 있음이 이해될 것이다.
예컨대, 실시예에서, 광 집적 회로(PIC)는, 결정 실리콘 소자층에서 수평으로 연장되고, 소자층의 상부 표면으로부터 오목한 단부 패싯에서 종단하는 광 도파관과, 도파관 위에 배치된 아발란치 광 다이오드(APD)를 포함하고, APD는 소자층에 내장된 또는 배치된 n 타입 실리콘 영역과, n 타입 실리콘 영역 위에 배치된 실리콘 i 층과, i 층 위에 배치된 p 타입 실리콘층과, p 타입 실리콘층 위에 배치된 결정 게르마늄층과, 게르마늄 층 위에 배치된 p 타입 도핑 반도체층을 포함하고, 오목한 단부 패싯의 적어도 일부는 n 타입 실리콘층의 적어도 일부 아래로 리세스된다.
또 다른 실시예에서, APD는 p 타입 도핑 반도체층 위에 배치되고 전기적으로 연결되는 복수의 제 1 금속 콘택트 - 유전체 재료가 제 1 금속 콘택트 중 인접하는 것들 사이에 배치됨 - 와, 유전체 위에 배치되고 제 1 금속 콘택트 사이에 계속 연장되고 전기적으로 상호접속하는 금속 시트를 더 포함한다.
또 다른 실시예에서, 금속 시트는 APD의 영역의 적어도 대부분에 걸치고, APD의 파장 대역 내의 제 1 금속 콘택트의 반사율보다 높은 반사율을 갖는 금속인 것이다.
또 다른 실시예에서, 단부 패싯은, 결정면이 광 도파관에 의해 전파된 광 모드의 내부 반사를 유도하고, 게르마늄층으로 그 광 모드를 재전송하는 데 충분한, 계면 재료와의 인덱스 콘트라스트를 갖고, 금속 시트는 게르마늄층을 통해 광을 다시 반사시키기 위해 충분한 반사율을 갖는다.
또 다른 실시예에서, 제 2 금속 콘택트는 n 타입 실리콘 영역에 연결되고, 단부 패싯에 대향하여 p 타입 실리콘층의 측면에 인접하여 배치된다.
또 다른 실시예에서, 소자층은 10-30㎛의 두께이고, 박막 유전체층 위에 배치되고, {100} 결정성을 가지며, 여기서 소자층의 {100} 또는 {110} 결정면은 단부 패싯을 형성하고, i 층은 0.07-0.13㎛의 두께이다.
또 다른 실시예에서, 단부 패싯은 소자층에 에칭된 리세스의 한 측면이고, 리세스는 복수의 {110} 또는 {100} 결정면에 의해 정의된 복수의 측면을 갖는다.
또 다른 실시예에서, APD의 적어도 대부분은 리세스 에칭 단부 패싯 위에 직접 배치된다.
또 다른 실시예에서, p 타입 Si층은 2x1018㎝-3 내지 3x1018㎝-3의 도핑 농도를 갖는 대략 20㎚의 두께이고, i-층은 5x1015㎝-3 이하의 도핑 농도를 갖는 70-130㎚의 두께이다.
또 다른 실시예에서, 도파관은 또한 소자층의 상부 표면으로부터 오목한 제 2 단부 패싯을 더 포함하고, 소자층의 {110} 결정면이 제 2 단부 패싯을 형성한다.
실시예에서, 전자 장치는 프로세서와, 메모리와, 프로세서와 메모리 중 적어도 하나에 통신 가능하게 연결된 광 수신기 모듈 칩을 포함하고, 광 수신기 모듈은 광 집적 회로(PIC)를 더 포함하고, PIC는 기판의 결정 실리콘 소자층에 배치된 광 도파관과, 광 도파관의 결정학적 오목 단부 패싯에 배치된 아발란치 광 다이오드(APD)를 포함하고, APD는, n 타입 실리콘층의 적어도 일부 아래에 리세스된 오목 단부 패싯의 적어도 일부와 함께 소자층에 내장 또는 배치된 n 타입 실리콘 영역을 포함한다.
또 다른 실시예에서, APD는 n 타입 실리콘 영역 위에 배치된 실리콘 i 층 - i 층은 90-110㎚ 사이의 두께이고 5x1015㎝ 이하의 도핑 농도임 - 과, i 층 위에 배치된 p 타입 실리콘층 - p 타입 실리콘층은 15-25㎚ 사이의 두께이고 대략 2x1018㎝-3 내지 3x1018㎝-3 사이의 도핑 농도임 - 과, p 타입 실리콘층 위에 배치된 결정 게르마늄층과, 게르마늄층 위에 배치된 p 타입 도핑 반도체층을 더 포함하고, 오목 단부 패싯의 일부는 게르마늄층의 일부 아래에 배치된다.
또 다른 실시예에서, APD는, p 타입 도핑 반도체층 위에 배치되고, 그것에 전기적으로 연결된 복수의 제 1 금속 콘택트 - 유전체 재료는 제 1 금속 콘택트의 인접하는 것들 사이에 배치됨 - 와, 유전체 재료 위에 배치되고 제 1 금속 콘택트 사이에 계속 연장되고 전기적으로 상호접속하는 금속 시트를 더 포함한다.
또 다른 실시예에서, 소자층은 10-30㎛의 두께를 갖고, 박막 유전체층 위에 배치되며, {100} 결정성을 갖고, 소자층의 {100} 또는 {110} 결정면은 단부 패싯을 형성하고, PIC는 단부 패싯에 대향하여 도파관의 단부에 광학적으로 연결된 파장 디멀티플렉서를 더 포함한다.
또 다른 실시예에서, PIC는 파장 디멀티플렉서에 광학적으로 연결된 제 2 도파관을 더 포함하고, 제 2 도파관은 광 입력 섬유에 에지 연결되고, 제 2 도파관은 오목 단부 패싯이 없다.
실시예에서, 광 집적 회로(PIC)에서 미러를 형성하는 방법은, 기판의 박막 유전체층에 배치된 결정 반도체 소자층에 광 도파관을 형성하는 단계와, 소자층의 표면으로부터 45°-55° 배향된 패싯을 소자층에 형성하기 위해 도파관의 단부를 결정학적으로 에칭하는 단계와, 도파관의 단부에서 소자층의 상부 표면을 n 타입으로 도핑하는 단계와, 시드면으로서 n 타입 도핑 소자층을 이용하여 실리콘 i 층 및 실리콘 p 타입층을 에피택셜 성장하는 단계와, 실리콘 p 타입층 위에 게르마늄층 및 p 타입 게르마늄층을 에피택셜 성장하는 단계와, n 타입 소자층 및 게르마늄층에 전기적으로 연결된 콘택트를 형성하는 단계를 포함한다.
또 다른 실시예에서, 결정학적으로 에칭하는 단계는, 소자층을 통해 트렌치를 에칭하는 단계와, 소자층을 언더컷하기 위해 트렌치에 의해 노출된 박막 유전체층을 에칭하는 단계와, {100} 또는 {110} 결정면을 노출시키기 위해 소자층을 습식 에칭하는 단계를 더 포함한다.
또 다른 실시예에서, 콘택트를 형성하는 단계는, 게르마늄층 위에 고농도로 도핑된 반도체층을 형성하는 단계와, 고농도 도핑된 반도체층 위에 유전체층을 증착하는 단계와, 고농도 도핑된 반도체층의 개별 영역을 노출시키기 위해 유전체층을 통해 복수의 개구를 에칭하는 단계와, 고농도 도핑된 반도체층을 접촉하기 위해 복수의 개구에 콘택트 금속을 증착하는 단계와, 게르마늄층에 의해 덮인 도파관의 영역과 대략 동일한 영역에 걸쳐 계속되는 제 2 금속화층에 의해 콘택트 금속을 상호접속하는 단계를 더 포함한다.
또 다른 실시예에서, 콘택트를 형성하는 단계는, n 타입 도핑 소자층의 일부를 더 높은 도펀트 농도로 도핑하는 단계와, n 타입 소자층의 더 고농도인 도핑 영역을 노출시키기 위해 유전체층을 통해 개구를 에칭하는 단계 - 게르마늄층의 측면의 개구는 단부 패싯에 대향함 - 와, 콘택트 금속을 개구에 증착하는 단계를 더 포함한다.
또 다른 실시예에서, 단부 패싯은, 결정면이 광 도파관에 의해 전파된 광 모드의 내부 반사를 유도하고, 게르마늄층으로 그 광 모드를 재전송하는 데 충분한, 계면 재료와의 인덱스 콘트라스트를 갖고, 금속 시트는 게르마늄층을 통해 광을 다시 반사시키기에 충분한 반사율을 갖는다.
따라서, 본 발명의 범위는 첨부된 청구범위에 권리가 주어지는 것과 등가의 전체 범위와 함께 청구범위를 참조하여 결정되어야 할 것이다.

Claims (28)

  1. 광 집적 회로(PIC)로서,
    결정 실리콘 소자층에서 수평으로 연장되고, 상기 소자층의 상부 표면으로부터 오목한(re-entrant) 단부 패싯(end facet)에서 종단하는 광 도파관과,
    상기 소자층 위에 배치된 유전체층과,
    아발란치 광 다이오드(avalanche photodiode: APD)를 포함하되,
    상기 APD는,
    상기 소자층의 상부 내에 내장된 n 타입 도핑 영역과,
    상기 n 타입 도핑 영역 위에 배치된 실리콘 i 층과,
    상기 i 층 위에 배치된 p 타입 실리콘층과,
    상기 p 타입 실리콘층 위에 배치된 결정 게르마늄층과,
    상기 게르마늄층 위에 배치된 p 타입 도핑 반도체층을 포함하되,
    상기 오목한 단부 패싯의 적어도 일부는 상기 n 타입 도핑 영역의 적어도 일부 아래로 리세스되는
    광 집적 회로.
  2. 제 1 항에 있어서,
    상기 APD는,
    상기 p 타입 도핑 반도체층 위에 배치되고 상기 p 타입 도핑 반도체층에 전기적으로 연결되는 복수의 제 1 금속 콘택트 - 상기 제 1 금속 콘택트 중 인접하는 것들 사이에 유전체 재료가 배치됨 - 와,
    상기 유전체 재료 위에 배치되고 상기 제 1 금속 콘택트 사이에 계속 연장되며 상기 제 1 금속 콘택트를 전기적으로 상호접속하는 금속 시트를 더 포함하는
    광 집적 회로.
  3. 제 2 항에 있어서,
    상기 금속 시트는 상기 APD의 파장 대역 내의 상기 제 1 금속 콘택트의 반사율보다 높은 반사율을 갖는 금속인
    광 집적 회로.
  4. 제 2 항에 있어서,
    상기 단부 패싯은, 결정면이 상기 광 도파관에 의해 전파된 광 모드의 내부 반사를 유도하고, 상기 게르마늄층으로 상기 광 모드를 재전송(redirect)하는 데 충분한, 계면 재료(interfacing material)와의 인덱스 콘트라스트(index contrast)를 갖고, 상기 금속 시트는 상기 게르마늄층을 통해 광을 다시 반사시키기에 충분한 반사율을 갖는
    광 집적 회로.
  5. 제 2 항에 있어서,
    상기 광 집적 회로는, 상기 n 타입 도핑 영역에 연결되고, 상기 단부 패싯에 대향하여 상기 p 타입 실리콘층의 측면에 인접하여 배치되는 제 2 금속 콘택트를 더 포함하는
    광 집적 회로.
  6. 제 1 항에 있어서,
    상기 소자층은 10-30㎛의 두께이고, 박막 유전체층 위에 배치되고, {100} 결정성을 가지며, 상기 소자층의 {100} 또는 {110} 결정면은 상기 단부 패싯을 형성하고, 상기 i 층은 0.07-0.13㎛의 두께인
    광 집적 회로.
  7. 제 6 항에 있어서,
    상기 단부 패싯은 상기 소자층 내로 에칭된 리세스의 한 측면이고, 상기 리세스는 복수의 {110} 또는 {100} 결정면에 의해 정의된 복수의 측면을 갖는
    광 집적 회로.
  8. 삭제
  9. 제 6 항에 있어서,
    상기 p 타입 실리콘층은 2x1018㎝-3 내지 3x1018㎝-3의 도핑 농도를 갖는 20㎚의 두께이고, 상기 i 층은 5x1015㎝-3 이하의 도핑 농도를 갖는 70-130㎚의 두께인
    광 집적 회로.
  10. 제 1 항에 있어서,
    상기 광 도파관은 상기 소자층의 상부 표면으로부터 또한 오목한 제 2 단부 패싯을 더 포함하고, 상기 소자층의 {110} 결정면이 상기 제 2 단부 패싯을 형성하는
    광 집적 회로.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 제 1 항에 있어서,
    상기 유전체층은 상기 p 타입 도핑 반도체층, 상기 n 타입 도핑 영역, 및 상기 실리콘 i 층의 각각의 적어도 일부 상에 배치되는
    광 집적 회로.
  22. 제 1 항에 있어서,
    상기 APD는 상기 APD와 상기 단부 패싯 사이에 간격을 형성하는 상기 도파관 위에 배치되는
    광 집적 회로.
  23. 제 22 항에 있어서,
    상기 간격의 크기는 상기 도파관의 두께 및 상기 단부 패싯의 각도 중 하나에 적어도 기초하는
    광 집적 회로.
  24. 제 1 항에 있어서,
    상기 실리콘 i 층은 상기 소자층의 결정성을 따르는 결정성을 갖는
    광 집적 회로.
  25. 제 1 항에 있어서,
    상기 p 타입 실리콘층은 상기 실리콘 i 층의 결정성을 따르는 결정성을 갖는
    광 집적 회로.
  26. 제 1 항에 있어서,
    상기 p 타입 실리콘층은 상기 소자층의 결정성을 따르는 결정성을 갖는
    광 집적 회로.
  27. 제 7 항에 있어서,
    상기 리세스의 대향 측면을 밀봉하는 흡장층(occlusion layer)을 더 포함하는
    광 집적 회로.
  28. 광 집적 회로(PIC)로서,
    결정 실리콘 소자층에서 수평으로 연장되고, 상기 소자층의 상부 표면으로부터 오목한(re-entrant) 단부 패싯(end facet)에서 종단하는 광 도파관과,
    상기 소자층 위에 배치된 유전체층과,
    상기 소자층의 상부의 n 타입 도핑 영역 위에 배치된 아발란치 광 다이오드(avalanche photodiode: APD) - 상기 APD는,
    상기 n 타입 도핑 영역 위에 배치된 실리콘 i 층과,
    상기 i 층 위에 배치된 p 타입 실리콘층과,
    상기 p 타입 실리콘층 위에 배치된 결정 게르마늄층과,
    상기 게르마늄층 위에 배치된 p 타입 도핑 반도체층 - 상기 오목한 단부 패싯의 적어도 일부는 상기 n 타입 실리콘 영역의 적어도 일부 아래로 리세스됨 - 과,
    상기 p 타입 도핑 반도체층 위에 배치되고 상기 p 타입 도핑 반도체층에 전기적으로 연결되는 복수의 제 1 금속 콘택트 - 상기 제 1 금속 콘택트 중 인접하는 것들 사이에 유전체 재료가 배치됨 - 와,
    상기 유전체 재료 위에 배치되고 상기 제 1 금속 콘택트 사이에 계속 연장되며 상기 제 1 금속 콘택트를 전기적으로 상호접속하는 금속 시트를 포함함 - 와,
    상기 n 타입 도핑 영역에 연결되고, 상기 단부 패싯에 대향하여 상기 p 타입 실리콘층의 측면에 인접하여 배치되는 제 2 금속 콘택트를 포함하되,
    상기 제 2 금속 콘택트는 상기 n 타입 도핑 영역의 더 고농도로 도핑된 부분에 연결하도록 상기 유전체층을 통과하는
    광 집적 회로.
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