JPH11191654A - 半導体レーザ装置及びその製造方法 - Google Patents
半導体レーザ装置及びその製造方法Info
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- JPH11191654A JPH11191654A JP35927097A JP35927097A JPH11191654A JP H11191654 A JPH11191654 A JP H11191654A JP 35927097 A JP35927097 A JP 35927097A JP 35927097 A JP35927097 A JP 35927097A JP H11191654 A JPH11191654 A JP H11191654A
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- semiconductor
- semiconductor laser
- laser device
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Abstract
(57)【要約】
【課題】半導体レーザアレイにおいて、素子抵抗を増大
させることなく、素子容量を低減する。 【解決手段】キャップ層部分では狭メサ構造の幅を拡げ
てｎ電極とのコンタクト窓の幅を十分広くし、素子抵抗
の増加を抑え、同時に、活性層を含む埋込層部分では狭
メサ構造の幅を狭くすることにより、素子容量を低減し
た。このような狭メサ構造は、先ず平坦化層をウエット
エッチングにより逆メサ形状とし、引き続きドライエッ
チングにより溝がｐ−ＩｎＰ基板層に達するまでほぼ垂
直にエッチングすることにより作製できる。
させることなく、素子容量を低減する。 【解決手段】キャップ層部分では狭メサ構造の幅を拡げ
てｎ電極とのコンタクト窓の幅を十分広くし、素子抵抗
の増加を抑え、同時に、活性層を含む埋込層部分では狭
メサ構造の幅を狭くすることにより、素子容量を低減し
た。このような狭メサ構造は、先ず平坦化層をウエット
エッチングにより逆メサ形状とし、引き続きドライエッ
チングにより溝がｐ−ＩｎＰ基板層に達するまでほぼ垂
直にエッチングすることにより作製できる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体レーザおよび
これを使用した半導体レーザアレイに関する。
これを使用した半導体レーザアレイに関する。
【０００２】
【従来の技術】並列光伝送システムに適用可能で低スキ
ュー特性を有する光源として、単一の半導体基板上に複
数の半導体レーザを等間隔でモノリシックに形成した半
導体レーザアレイが用いられている。一例として、電子
情報通信学会技術報告 EMD94−4(1994年）19頁に記載
の、図２に示す構造が知られている。この従来例はｐ基
板２０１上に作製された１.３mm 帯ＩｎＧａＡｓＰ系埋
め込みヘテロ半導体レーザアレイである。
ュー特性を有する光源として、単一の半導体基板上に複
数の半導体レーザを等間隔でモノリシックに形成した半
導体レーザアレイが用いられている。一例として、電子
情報通信学会技術報告 EMD94−4(1994年）19頁に記載
の、図２に示す構造が知られている。この従来例はｐ基
板２０１上に作製された１.３mm 帯ＩｎＧａＡｓＰ系埋
め込みヘテロ半導体レーザアレイである。
【０００３】
【発明が解決しようとする課題】上記従来技術では、活
性層２０３を含むメサストライプの両側にウエットエッ
チングにより溝２１６を形成し、狭メサ構造としてい
る。これは各チャネル間の熱的，電気的クロストークを
低減し、素子容量を低減するためである。素子容量が大
きいと、キャリア寿命が増大し、並列伝送時のスキュー
が大きくなる。また光信号波形の立ち下がり部分の裾引
きが大きくなり、高速化への障害となる。素子容量を低
減するためには、狭メサ構造の幅Ｗ１を可能な限り狭く
する必要がある。
性層２０３を含むメサストライプの両側にウエットエッ
チングにより溝２１６を形成し、狭メサ構造としてい
る。これは各チャネル間の熱的，電気的クロストークを
低減し、素子容量を低減するためである。素子容量が大
きいと、キャリア寿命が増大し、並列伝送時のスキュー
が大きくなる。また光信号波形の立ち下がり部分の裾引
きが大きくなり、高速化への障害となる。素子容量を低
減するためには、狭メサ構造の幅Ｗ１を可能な限り狭く
する必要がある。
【０００４】しかし狭メサ構造上部に形成したコンタク
ト窓の幅Ｗ２が狭くなりすぎるとｎ電極２１４とキャッ
プ層２１１のコンタクト抵抗が増大し、動作電圧の増
大，信頼性低下の原因となる。
ト窓の幅Ｗ２が狭くなりすぎるとｎ電極２１４とキャッ
プ層２１１のコンタクト抵抗が増大し、動作電圧の増
大，信頼性低下の原因となる。
【０００５】図５にコンタクト窓の幅Ｗ２が変化した場
合のコンタクト抵抗を示す。ここで接触比抵抗は２×１
０-5(ohm.cm2）を仮定した。Ｗ２が６μｍ程度以下にな
ると急激に素子抵抗が増大する。Ｗ２＞６μｍとするた
め、狭メサ構造の幅Ｗ１は１０μｍ程度に制限されると
いう問題があった。
合のコンタクト抵抗を示す。ここで接触比抵抗は２×１
０-5(ohm.cm2）を仮定した。Ｗ２が６μｍ程度以下にな
ると急激に素子抵抗が増大する。Ｗ２＞６μｍとするた
め、狭メサ構造の幅Ｗ１は１０μｍ程度に制限されると
いう問題があった。
【０００６】本発明の目的は、素子抵抗を増大させるこ
となく、狭メサ構造の幅Ｗ１を十分狭く、例えば４μｍ
程度とすることにより、素子容量を低減することであ
る。これにより、並列伝送時のスキューが低減し、また
光信号波形の立ち下がり部分の裾引きが小さくなるた
め、高速変調が可能となる。
となく、狭メサ構造の幅Ｗ１を十分狭く、例えば４μｍ
程度とすることにより、素子容量を低減することであ
る。これにより、並列伝送時のスキューが低減し、また
光信号波形の立ち下がり部分の裾引きが小さくなるた
め、高速変調が可能となる。
【０００７】
【課題を解決するための手段】上記目的を達成するため
の手段を図１を用いて説明する。図１において、活性層
１０３を含む埋込層部分では、狭メサ構造の幅Ｗ１１を
４μｍ程度まで狭くするが、その上部の平坦化層１１０
では上側に向かって幅Ｗ１２まで拡げ、ｎ電極１１４と
のコンタクト窓の幅Ｗ２を十分広く、例えば６μｍ以上
とする。そのような狭メサ構造は、先ず平坦化層１１０
をウエットエッチングにより逆メサ形状とし、引き続き
ドライエッチングにより溝１１６がｐ−ＩｎＰ基板１０
１に達するまでほぼ垂直にエッチングすることにより作
製可能である。ウエットエッチングの制御性を高めるた
め、平坦化層１１０の下側にエッチングストップ層１０
９を形成することが有効である。
の手段を図１を用いて説明する。図１において、活性層
１０３を含む埋込層部分では、狭メサ構造の幅Ｗ１１を
４μｍ程度まで狭くするが、その上部の平坦化層１１０
では上側に向かって幅Ｗ１２まで拡げ、ｎ電極１１４と
のコンタクト窓の幅Ｗ２を十分広く、例えば６μｍ以上
とする。そのような狭メサ構造は、先ず平坦化層１１０
をウエットエッチングにより逆メサ形状とし、引き続き
ドライエッチングにより溝１１６がｐ−ＩｎＰ基板１０
１に達するまでほぼ垂直にエッチングすることにより作
製可能である。ウエットエッチングの制御性を高めるた
め、平坦化層１１０の下側にエッチングストップ層１０
９を形成することが有効である。
【０００８】
【発明の実施の形態】本発明の第１の実施例を図１，図
３により説明する。本実施例は１２チャンネル並列光伝
送システムに適用されるＩｎＧａＡｓＰ系埋め込みヘテ
ロ（ＢＨ）半導体レーザアレイである。
３により説明する。本実施例は１２チャンネル並列光伝
送システムに適用されるＩｎＧａＡｓＰ系埋め込みヘテ
ロ（ＢＨ）半導体レーザアレイである。
【０００９】本実施例の活性層近傍の断面構造を図１に
示す。ｐ−ＩｎＰ基板１０１（キャリア濃度４〜６×１
０18／cm3)上に有機金属気相成長（ＭＯＣＶＤ）法によ
り、ｐ−ＩｎＰクラッド層１０２（キャリア濃度〜１×
１０18／cm3，厚さ〜２μｍ）を成長した後、ＩｎＧａ
ＡｓＰ／ＩｎＧａＡｓ−ＭＱＷ構造の活性層１０３（波
長１.３μｍ，合計厚さ〜０.２μｍ），ｎ−ＩｎＰクラ
ッド層１０４（キャリア濃度〜２×１０18／cm3，厚さ
〜１μｍ)を順次成長する。ここで、活性層１０３はＩ
ｎＧａＡｓＰバルク活性層でも良く、ＭＱＷ構造に限定
されない。
示す。ｐ−ＩｎＰ基板１０１（キャリア濃度４〜６×１
０18／cm3)上に有機金属気相成長（ＭＯＣＶＤ）法によ
り、ｐ−ＩｎＰクラッド層１０２（キャリア濃度〜１×
１０18／cm3，厚さ〜２μｍ）を成長した後、ＩｎＧａ
ＡｓＰ／ＩｎＧａＡｓ−ＭＱＷ構造の活性層１０３（波
長１.３μｍ，合計厚さ〜０.２μｍ），ｎ−ＩｎＰクラ
ッド層１０４（キャリア濃度〜２×１０18／cm3，厚さ
〜１μｍ)を順次成長する。ここで、活性層１０３はＩ
ｎＧａＡｓＰバルク活性層でも良く、ＭＱＷ構造に限定
されない。
【００１０】次に、熱ＣＶＤ法により、ＰＳＧ／ＳｉＯ
2 膜を表面に蒸着し、通常のホトリソグラフィ工程によ
り、２５０μｍ間隔でストライプ形状のレジストを形成
し、これをマスクとしてドライエッチングにより、スト
ライプ形状のＰＳＧ／ＳiＯ2膜を形成する。ＰＳＧ／Ｓ
ｉＯ2 膜をマスクとして、ＨＢｒ／Ｈ2Ｏ／Ｈ2Ｏ2 系エ
ッチング液により、ウエットエッチングを行い、変曲点
のない滑らかな側面を有するメサストライプを形成す
る。
2 膜を表面に蒸着し、通常のホトリソグラフィ工程によ
り、２５０μｍ間隔でストライプ形状のレジストを形成
し、これをマスクとしてドライエッチングにより、スト
ライプ形状のＰＳＧ／ＳiＯ2膜を形成する。ＰＳＧ／Ｓ
ｉＯ2 膜をマスクとして、ＨＢｒ／Ｈ2Ｏ／Ｈ2Ｏ2 系エ
ッチング液により、ウエットエッチングを行い、変曲点
のない滑らかな側面を有するメサストライプを形成す
る。
【００１１】メサストライプはＰＳＧ／ＳｉＯ2膜の下
部が側面からエッチングされ、PSG／ＳｉＯ2 膜がオー
バーハング状になるようにし、活性層１０３の幅が１〜
２μｍ、メサ深さが２.５〜４μｍとする。次にＭＯＣ
ＶＤ法により、ＰＳＧ／ＳｉＯ２膜を被着したまま、メ
サストライプの側面を、Ｚｎドープしたｐ−ＩｎＰ埋込
層１０５（キャリア濃度〜１×１０１８／cm3，厚さ０.
５〜１μｍ」，Ｓｉドープしたｎ−ＩｎＰ埋込層１０６
（キャリア濃度〜１.５×１０18／cm3，厚さ０.２〜０.
５μｍ ），Ｓｉドープしたｎ−ＩｎＰ埋込層１０７
（キャリア濃度〜２×１０18／cm3，厚さ０.５〜１μ
ｍ），Ｚｎドープしたｐ−ＩｎＰ埋込層１０８(キャリ
ア濃度２×１０18／cm3以上，厚さ１〜３μｍ）を順次
成長し、メサストライプを埋め込む。ＰＳＧ／ＳｉＯ2
膜を除去した後、ｎ−ＩｎＧａＡｓＰエッチングストッ
プ層１０９(厚さ〜０.１μｍ），ｎ−ＩｎＰ平坦化層１
１０（キャリア濃度〜２×１０18／cm3，厚さ〜２μ
ｍ)，ｎ−ＩｎＧａＡｓＰキャップ層１１１（キャリア
濃度５×１０18／cm3以上，厚さ〜０.２μｍ）で平坦に
埋め込む。
部が側面からエッチングされ、PSG／ＳｉＯ2 膜がオー
バーハング状になるようにし、活性層１０３の幅が１〜
２μｍ、メサ深さが２.５〜４μｍとする。次にＭＯＣ
ＶＤ法により、ＰＳＧ／ＳｉＯ２膜を被着したまま、メ
サストライプの側面を、Ｚｎドープしたｐ−ＩｎＰ埋込
層１０５（キャリア濃度〜１×１０１８／cm3，厚さ０.
５〜１μｍ」，Ｓｉドープしたｎ−ＩｎＰ埋込層１０６
（キャリア濃度〜１.５×１０18／cm3，厚さ０.２〜０.
５μｍ ），Ｓｉドープしたｎ−ＩｎＰ埋込層１０７
（キャリア濃度〜２×１０18／cm3，厚さ０.５〜１μ
ｍ），Ｚｎドープしたｐ−ＩｎＰ埋込層１０８(キャリ
ア濃度２×１０18／cm3以上，厚さ１〜３μｍ）を順次
成長し、メサストライプを埋め込む。ＰＳＧ／ＳｉＯ2
膜を除去した後、ｎ−ＩｎＧａＡｓＰエッチングストッ
プ層１０９(厚さ〜０.１μｍ），ｎ−ＩｎＰ平坦化層１
１０（キャリア濃度〜２×１０18／cm3，厚さ〜２μ
ｍ)，ｎ−ＩｎＧａＡｓＰキャップ層１１１（キャリア
濃度５×１０18／cm3以上，厚さ〜０.２μｍ）で平坦に
埋め込む。
【００１２】以上の埋込構造により、メサストライプの
活性層領域以外を流れるリーク電流は効果的に抑止さ
れ、低閾値半導体レーザが実現できる。次に、メサスト
ライプ部の両側にｐ−ＩｎＰ基板１０１に達する深さの
溝１１６を形成し、高さ６μｍの狭メサ構造を形成す
る。狭メサ構造とすることにより、各チャンネル間の熱
的，電気的クロストークを低減し、素子容量を低減する
ことが可能となる。
活性層領域以外を流れるリーク電流は効果的に抑止さ
れ、低閾値半導体レーザが実現できる。次に、メサスト
ライプ部の両側にｐ−ＩｎＰ基板１０１に達する深さの
溝１１６を形成し、高さ６μｍの狭メサ構造を形成す
る。狭メサ構造とすることにより、各チャンネル間の熱
的，電気的クロストークを低減し、素子容量を低減する
ことが可能となる。
【００１３】狭メサ構造の形成は、先ずｎ−ＩｎＰ平坦
化層１１０をｎ−ＩｎＧａＡｓＰエッチングストップ層
１０９に達するまでＨＢｒ／Ｈ3ＰＯ4系エッチング液に
よりウエットエッチングし、逆メサ形状を形成し、ｎ−
ＩｎＧａＡｓＰエッチングストップ層１０９を除去した
後、引き続きドライエッチングにより溝１１６がｐ−Ｉ
ｎＰ基板１０１に達するまでほぼ垂直にエッチングす
る。以上のプロセスにより、ｎ−ＩｎＧａＡｓＰキャッ
プ層１１１部分では狭メサ構造の幅Ｗ１２が十分広いた
め、ｎ電極１１３とのコンタクト窓の幅Ｗ２を十分広く
することが可能であり、素子抵抗の増加が抑えられた。
同時に、活性層を含む埋込層部分では狭メサ構造の幅Ｗ
１１が狭いため、素子容量を低減することが可能となっ
た。
化層１１０をｎ−ＩｎＧａＡｓＰエッチングストップ層
１０９に達するまでＨＢｒ／Ｈ3ＰＯ4系エッチング液に
よりウエットエッチングし、逆メサ形状を形成し、ｎ−
ＩｎＧａＡｓＰエッチングストップ層１０９を除去した
後、引き続きドライエッチングにより溝１１６がｐ−Ｉ
ｎＰ基板１０１に達するまでほぼ垂直にエッチングす
る。以上のプロセスにより、ｎ−ＩｎＧａＡｓＰキャッ
プ層１１１部分では狭メサ構造の幅Ｗ１２が十分広いた
め、ｎ電極１１３とのコンタクト窓の幅Ｗ２を十分広く
することが可能であり、素子抵抗の増加が抑えられた。
同時に、活性層を含む埋込層部分では狭メサ構造の幅Ｗ
１１が狭いため、素子容量を低減することが可能となっ
た。
【００１４】上記溝１１６をウエットエッチングするマ
スク幅を８μｍとすることにより、狭メサ構造の幅を、
ｎ−ＩｎＧａＡｓＰキャップ層１１１部分ではＷ１２＝
８μｍ、活性層を含む埋込層部分ではＷ１１＝４μｍと
した。次に、熱ＣＶＤ法により、ＰＳＧ／ＳｉＯ2 膜１
１２を表面に蒸着し、通常のホトレジスト工程、ＢＨＦ
によるウエットエッチングにより、幅Ｗ２＝６μｍのコ
ンタクト窓を形成し、Ｔｉ／Ｐｔ／Ａｕを蒸着し、ｎ電
極１１３を形成する。ｎ電極１１３のコンタクト抵抗は
約１.７ohmであり、素子抵抗は７.５ohmであった。基板
側を厚さ１００μｍ程度になるまで研磨し、Ｎｉ／Ｚｎ
／Ａｕ／Ｔｉ／Ｐｔ／Ａｕを蒸着し、ｐ電極１１４を形
成する。
スク幅を８μｍとすることにより、狭メサ構造の幅を、
ｎ−ＩｎＧａＡｓＰキャップ層１１１部分ではＷ１２＝
８μｍ、活性層を含む埋込層部分ではＷ１１＝４μｍと
した。次に、熱ＣＶＤ法により、ＰＳＧ／ＳｉＯ2 膜１
１２を表面に蒸着し、通常のホトレジスト工程、ＢＨＦ
によるウエットエッチングにより、幅Ｗ２＝６μｍのコ
ンタクト窓を形成し、Ｔｉ／Ｐｔ／Ａｕを蒸着し、ｎ電
極１１３を形成する。ｎ電極１１３のコンタクト抵抗は
約１.７ohmであり、素子抵抗は７.５ohmであった。基板
側を厚さ１００μｍ程度になるまで研磨し、Ｎｉ／Ｚｎ
／Ａｕ／Ｔｉ／Ｐｔ／Ａｕを蒸着し、ｐ電極１１４を形
成する。
【００１５】このウエハを４等分し、各々を適当な大き
さの番地に分割する。ただし、メサストライプと垂直な
方向には、メサストライプ１３本分毎とする。片端１チ
ャンネル分以内の長さで、けがき線を入れ、共振器長２
００μｍに劈開する。けがき線を入れたチャンネルがダ
ミーチャンネルとなる。前面にＳｉＯ2 ／ａ−Ｓｉ反射
膜(反射率〜７０％)、後面にＳｉＯ2／ａ−Ｓｉ／Ｓｉ
Ｏ2／ａ−Ｓｉ／ＳiＯ2／ａ−Ｓｉ反射膜（反射率〜９
５％）を形成する。
さの番地に分割する。ただし、メサストライプと垂直な
方向には、メサストライプ１３本分毎とする。片端１チ
ャンネル分以内の長さで、けがき線を入れ、共振器長２
００μｍに劈開する。けがき線を入れたチャンネルがダ
ミーチャンネルとなる。前面にＳｉＯ2 ／ａ−Ｓｉ反射
膜(反射率〜７０％)、後面にＳｉＯ2／ａ−Ｓｉ／Ｓｉ
Ｏ2／ａ−Ｓｉ／ＳiＯ2／ａ−Ｓｉ反射膜（反射率〜９
５％）を形成する。
【００１６】以上により、図３に示す１２チャンネル半
導体レーザアレイを作製した。ここで、同図において３
０１は基板、３０２が単位レーザ素子である。
導体レーザアレイを作製した。ここで、同図において３
０１は基板、３０２が単位レーザ素子である。
【００１７】このレーザアレイの発振波長は１.３μｍ
であり、各チャンネルとも、発振閾電流は２５℃で１.
５ｍＡ 以下、８０℃でも４ｍＡ以下に低減されてお
り、低閾値動作が実現されているとともに、温度特性に
も優れている。またチャンネル間の発振閾電流のばらつ
きは０.５ｍＡ 以下(２５℃)と小さく、均一な電気光学
的特性が実現できた。素子容量は１０ｐＦ以下に低減さ
れ、キャリア寿命は２.５ns以下であった。２００Ｍbit
／ｓ のパルス駆動において良好な波形，アイパターン
が得られた。８０℃、光出力５ｍＷ以上において、２０
万時間以上の推定平均動作寿命が得られた。以上の特性
より、光インタコネクト用送信モジュールの光源として
使用可能である。
であり、各チャンネルとも、発振閾電流は２５℃で１.
５ｍＡ 以下、８０℃でも４ｍＡ以下に低減されてお
り、低閾値動作が実現されているとともに、温度特性に
も優れている。またチャンネル間の発振閾電流のばらつ
きは０.５ｍＡ 以下(２５℃)と小さく、均一な電気光学
的特性が実現できた。素子容量は１０ｐＦ以下に低減さ
れ、キャリア寿命は２.５ns以下であった。２００Ｍbit
／ｓ のパルス駆動において良好な波形，アイパターン
が得られた。８０℃、光出力５ｍＷ以上において、２０
万時間以上の推定平均動作寿命が得られた。以上の特性
より、光インタコネクト用送信モジュールの光源として
使用可能である。
【００１８】本発明の第２の実施例を図４より説明す
る。本実施例は１２チャンネル並列光伝送システムにお
いて送信モジュールとして適用される半導体レーザアレ
イモジュールであり、第１の実施例の半導体レーザアレ
イを内蔵する。
る。本実施例は１２チャンネル並列光伝送システムにお
いて送信モジュールとして適用される半導体レーザアレ
イモジュールであり、第１の実施例の半導体レーザアレ
イを内蔵する。
【００１９】ベース部の上にセラミック多層基板４０
２，箱形のケース本体部４０１，パイプ部４０３が固定
されている。ケース本体部４０１内に、半導体レーザア
レイ４０４、これを駆動する駆動用ＩＣ４０５が内蔵さ
れている。セラミック多層基板４０２に配置した複数の
ピンは、駆動用ＩＣ４０５へ電気信号を入力するための
端子であるが、ボード基板へモジュールを搭載する際の
固定用ピンも兼ねるようにＰＧＡ（Pin Grid Array）形
状に配列している。
２，箱形のケース本体部４０１，パイプ部４０３が固定
されている。ケース本体部４０１内に、半導体レーザア
レイ４０４、これを駆動する駆動用ＩＣ４０５が内蔵さ
れている。セラミック多層基板４０２に配置した複数の
ピンは、駆動用ＩＣ４０５へ電気信号を入力するための
端子であるが、ボード基板へモジュールを搭載する際の
固定用ピンも兼ねるようにＰＧＡ（Pin Grid Array）形
状に配列している。
【００２０】セラミック多層基板４０２，駆動用ＩＣ４
０５，半導体レーザアレイ４０４はＡｕワイヤで電気的
に接続されている。パイプ部４０３からは、１２本の単
一モードファイバを一列に束ね、各ファイバ中心の間隔
を２５０μｍとした、単一モードファイバアレイ４０６
がピグテール状に取り出されている。パイプ部４０３に
は半導体レーザアレイ４０４と単一モードファイバアレ
イ４０６を光学的に結合させるレンズアレイ４０７が挿
入配置されている。レンズアレイ４０７は平板ガラス上
にマイクロレンズを２５０μｍ間隔で１２個配列した構
造である。
０５，半導体レーザアレイ４０４はＡｕワイヤで電気的
に接続されている。パイプ部４０３からは、１２本の単
一モードファイバを一列に束ね、各ファイバ中心の間隔
を２５０μｍとした、単一モードファイバアレイ４０６
がピグテール状に取り出されている。パイプ部４０３に
は半導体レーザアレイ４０４と単一モードファイバアレ
イ４０６を光学的に結合させるレンズアレイ４０７が挿
入配置されている。レンズアレイ４０７は平板ガラス上
にマイクロレンズを２５０μｍ間隔で１２個配列した構
造である。
【００２１】各レンズは、ガラス基板にイオン交換法で
曲率と屈折率分布を形成することによりレンズ効果を持
たせたものである。レンズアレイ４０７はレンズホルダ
408に低融点ガラスで封止固定されている。単一モード
ファイバアレイ４０６は、異方性エッチングで形成した
Ｖ溝付きシリコン基板に１２本の単一モードファイバを
はんだ固定し、ファイバホルダ４０９で保護した構造で
ある。パイプ部４０３へのレンズホルダ４０８，ファイ
バホルダ４０９の固定はＹＡＧレーザ溶接とし、結合光
学系の長期信頼性を確保している。半導体レーザアレイ
４０４は、１２分割されたメタライズ部をもつ電極パッ
ドアレイと共に、窒化アルミニウムからなるサブマウン
ト上にＡｕＳｎによりボンデイングされている。
曲率と屈折率分布を形成することによりレンズ効果を持
たせたものである。レンズアレイ４０７はレンズホルダ
408に低融点ガラスで封止固定されている。単一モード
ファイバアレイ４０６は、異方性エッチングで形成した
Ｖ溝付きシリコン基板に１２本の単一モードファイバを
はんだ固定し、ファイバホルダ４０９で保護した構造で
ある。パイプ部４０３へのレンズホルダ４０８，ファイ
バホルダ４０９の固定はＹＡＧレーザ溶接とし、結合光
学系の長期信頼性を確保している。半導体レーザアレイ
４０４は、１２分割されたメタライズ部をもつ電極パッ
ドアレイと共に、窒化アルミニウムからなるサブマウン
ト上にＡｕＳｎによりボンデイングされている。
【００２２】電極パッドアレイの上面の各電極蒸着部と
下面は絶縁されている（抵抗１０10オーム以上）。サブ
マウントは全ての面がメタライズされており、上面と下
面では導通されている（抵抗０.１オーム以下)。半導体
レーザアレイ４０４は第１の実施例で述べたようにダミ
ーチャンネルを除き、１２チャンネルあり、各ｎ電極か
ら、電極パッドアレイの１２個のメタライズ部を中継し
て、駆動用ＩＣ４０５の各出力端子に、１体１にＡｕワ
イヤで電気的に接続されている。
下面は絶縁されている（抵抗１０10オーム以上）。サブ
マウントは全ての面がメタライズされており、上面と下
面では導通されている（抵抗０.１オーム以下)。半導体
レーザアレイ４０４は第１の実施例で述べたようにダミ
ーチャンネルを除き、１２チャンネルあり、各ｎ電極か
ら、電極パッドアレイの１２個のメタライズ部を中継し
て、駆動用ＩＣ４０５の各出力端子に、１体１にＡｕワ
イヤで電気的に接続されている。
【００２３】以上の構造により、１２チャンネル，２０
０Ｍbit／ｓ で並列光信号が伝送可能な光インタコネク
ト用送信モジュールが実現できた。消費電力は１.２Ｗ
であり、ケース温度が０℃〜８０℃まで安定な動作が可
能である。伝送距離は１００ｍ以上であり、スキューは
１.１５ns 以下と小さい。このため、ＡＴＭ交換機シス
テムなどに適用可能である。
０Ｍbit／ｓ で並列光信号が伝送可能な光インタコネク
ト用送信モジュールが実現できた。消費電力は１.２Ｗ
であり、ケース温度が０℃〜８０℃まで安定な動作が可
能である。伝送距離は１００ｍ以上であり、スキューは
１.１５ns 以下と小さい。このため、ＡＴＭ交換機シス
テムなどに適用可能である。
【００２４】
【発明の効果】本発明によると、半導体レーザアレイに
おいて、素子抵抗を増大させることなく、狭メサ構造の
幅を十分狭く、例えば４μｍ程度とすることにより、素
子容量を低減することが可能となった。これにより、並
列伝送時のスキューが低減し、また光信号波形の立ち下
がり部分の裾引きが小さくなるため、高速変調が可能と
なった。これをモジュール実装することにより、光イン
タコネクト用送信モジュールが実現でき、ＡＴＭ交換機
システムなどに適用可能である。
おいて、素子抵抗を増大させることなく、狭メサ構造の
幅を十分狭く、例えば４μｍ程度とすることにより、素
子容量を低減することが可能となった。これにより、並
列伝送時のスキューが低減し、また光信号波形の立ち下
がり部分の裾引きが小さくなるため、高速変調が可能と
なった。これをモジュール実装することにより、光イン
タコネクト用送信モジュールが実現でき、ＡＴＭ交換機
システムなどに適用可能である。
【図１】本発明の第１の実施例の半導体レーザ装置の断
面図。
面図。
【図２】従来技術の半導体レーザ装置の断面図。
【図３】本発明の第１の実施例のレーザアレイの斜視
図。
図。
【図４】本発明の第２の実施例の送信モジュールの縦断
面図。
面図。
【図５】コンタクト窓の幅Ｗ２とコンタクト抵抗の相関
を示す特性図。
を示す特性図。
１０１…ｐ−ＩｎＰ基板、１０１…ｐ−ＩｎＰ基板、１
０２…ｐ−ＩｎＰクラッド層、１０３…活性層、１０４
…ｎ−ＩｎＰクラッド層、１０５…ｐ−ＩｎＰ埋込層、
１０６…ｎ−ＩｎＰ埋込層、１０７…ｎ−ＩｎＰ埋込
層、１０８…ｐ−ＩｎＰ埋込層、１０９…ｎ−ＩｎＧａ
ＡｓＰエッチングストップ層、１１０…ｎ−ＩｎＰ平坦
化層、１１１…ｎ−ＩｎＧａＡｓＰキャップ層、１１２
…ＰＳＧ／ＳｉＯ2 膜、１１３…ｎ電極、１１４…ｐ電
極、４０２…セラミック多層基板、４０１…ケース本体
部、４０３…パイプ部、４０４…半導体レーザアレイ、
405…駆動用ＩＣ、４０６…単一モードファイバアレ
イ、４０７…レンズアレイ、４０８…レンズホルダ、４
０９…ファイバホルダ。
０２…ｐ−ＩｎＰクラッド層、１０３…活性層、１０４
…ｎ−ＩｎＰクラッド層、１０５…ｐ−ＩｎＰ埋込層、
１０６…ｎ−ＩｎＰ埋込層、１０７…ｎ−ＩｎＰ埋込
層、１０８…ｐ−ＩｎＰ埋込層、１０９…ｎ−ＩｎＧａ
ＡｓＰエッチングストップ層、１１０…ｎ−ＩｎＰ平坦
化層、１１１…ｎ−ＩｎＧａＡｓＰキャップ層、１１２
…ＰＳＧ／ＳｉＯ2 膜、１１３…ｎ電極、１１４…ｐ電
極、４０２…セラミック多層基板、４０１…ケース本体
部、４０３…パイプ部、４０４…半導体レーザアレイ、
405…駆動用ＩＣ、４０６…単一モードファイバアレ
イ、４０７…レンズアレイ、４０８…レンズホルダ、４
０９…ファイバホルダ。
Claims (10)
- 【請求項１】半導体基板上に、第１の導電型の下部クラ
ッド層，活性層、及び第２の導電型の上部クラッド層が
順次積層されたメサストライプ構造、上記メサストライ
プ構造の両側面に、第１の導電型の半導体層，第２の導
電型の半導体層，第１の導電型の半導体層を順次積層し
て形成した半導体埋込層、上記メサストライプ構造およ
び上記埋込層の上部に第２の導電型の半導体平坦化層を
有し、上記メサストライプ構造の両側に最上面から上記
下部クラッド層まで達する溝が形成されており、上記半
導体平坦化層の上側に絶縁膜を有し、上記溝間に挟まれ
た上記半導体平坦化層の上部のみ、上記絶縁膜に上記半
導体平坦化層の幅より狭いストライプ形状の開口部が形
成されており、上記絶縁膜の上側に第２の導電型の電極
を有する半導体レーザ装置において、上記溝間の幅が、
上記半導体平坦化層の下部から上部に向かって拡がって
いることを特徴とする半導体レーザ装置。 - 【請求項２】請求項１に記載の半導体レーザ装置を複数
個、同一の半導体基板上に等間隔で一体形成したことを
特徴とする半導体レーザ装置。 - 【請求項３】請求項１または２に記載の半導体レーザ装
置において、上記半導体基板がInPであることを特徴と
する半導体レーザ装置。 - 【請求項４】請求項１乃至３のいずれかに記載の半導体
レーザ装置において、前記半導体基板がＰ型であること
を特徴とする半導体レーザ装置。 - 【請求項５】請求項１乃至４のいずれかに記載の半導体
レーザ装置において、発振波長が１.２mm 以上，１.６m
m 以下であることを特徴とする半導体レーザ装置。 - 【請求項６】請求項１乃至５のいずれかに記載の半導体
レーザ装置において、上記溝間の幅が４mm 以下である
ことを特徴とする半導体レーザ装置。 - 【請求項７】請求項１乃至６のいずれかに記載の半導体
レーザ装置において、上記開口部の幅が４mm以上である
ことを特徴とする半導体レーザ装置。 - 【請求項８】下部クラッド層，上部クラッド層，半導体
埋込層，半導体平坦化層をＩｎＰとし、上記半導体平坦
化層の下側に接してＩｎＧａＡｓＰ層が形成されてお
り、上記ＩｎＧａＡｓＰ層をエッチングストップ層とす
るウエットエッチングにより上記溝を形成し、上記溝間
に挟まれた上記半導体平坦化層を逆メサ形状とし、引き
続きドライエッチングにより上記溝を上記下部クラッド
層に達するまでエッチングすることを特徴とする半導体
レーザ装置の製造方法。 - 【請求項９】請求項１乃至請求項７のいずれかに記載の
半導体レーザ装置を搭載してなることを特徴とする光モ
ジュール。 - 【請求項１０】請求項９に記載の光モジュールを光信号
送信機としたことを特徴とする光信号伝送システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35927097A JPH11191654A (ja) | 1997-12-26 | 1997-12-26 | 半導体レーザ装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35927097A JPH11191654A (ja) | 1997-12-26 | 1997-12-26 | 半導体レーザ装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11191654A true JPH11191654A (ja) | 1999-07-13 |
Family
ID=18463643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35927097A Withdrawn JPH11191654A (ja) | 1997-12-26 | 1997-12-26 | 半導体レーザ装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11191654A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011037742A2 (en) * | 2009-09-25 | 2011-03-31 | Intel Corporation | Vertical mirror in a silicon photonic circuit |
| KR20110097856A (ko) * | 2008-11-21 | 2011-08-31 | 오스람 옵토 세미컨덕터스 게엠베하 | 에지발광형 반도체 레이저칩 |
| JP2012044075A (ja) * | 2010-08-23 | 2012-03-01 | Mitsubishi Electric Corp | 光素子 |
| US9195007B2 (en) | 2012-06-28 | 2015-11-24 | Intel Corporation | Inverted 45 degree mirror for photonic integrated circuits |
| CN105576499A (zh) * | 2015-12-25 | 2016-05-11 | 福建中科光芯光电科技有限公司 | 一种InP沟槽腐蚀方法 |
| US9761746B2 (en) | 2013-03-11 | 2017-09-12 | Intel Corporation | Low voltage avalanche photodiode with re-entrant mirror for silicon based photonic integrated circuits |
| US10116121B2 (en) | 2015-05-08 | 2018-10-30 | Mitsubishi Electric Corporation | Semiconductor device manufacturing method and semiconductor device |
-
1997
- 1997-12-26 JP JP35927097A patent/JPH11191654A/ja not_active Withdrawn
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20110097856A (ko) * | 2008-11-21 | 2011-08-31 | 오스람 옵토 세미컨덕터스 게엠베하 | 에지발광형 반도체 레이저칩 |
| KR101348094B1 (ko) * | 2009-09-25 | 2014-01-07 | 인텔 코포레이션 | 실리콘 광자 회로의 수직 미러 |
| WO2011037742A3 (en) * | 2009-09-25 | 2011-06-30 | Intel Corporation | Vertical mirror in a silicon photonic circuit |
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| WO2011037742A2 (en) * | 2009-09-25 | 2011-03-31 | Intel Corporation | Vertical mirror in a silicon photonic circuit |
| US8803268B2 (en) | 2009-09-25 | 2014-08-12 | Intel Corporation | Vertical mirror in a silicon photonic circuit |
| TWI454765B (zh) * | 2009-09-25 | 2014-10-01 | Intel Corp | 矽光子電路中之垂直鏡 |
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Legal Events
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