JP6142964B2 - 半導体装置の製造方法 - Google Patents

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Description

この発明は、電極等に用いる金属膜を無電解めっき法で形成する半導体装置の製造方法及びその方法で製造された半導体装置に関する。
半導体基板に無電解めっき処理を施す場合、事前に半導体基板に触媒金属を形成しなければならない。
特許文献1には、溶存酸素を0.2[ppm]以下とした触媒金属溶液に半導体基板を浸漬し、半導体基板表面の酸化を抑制しつつ触媒金属を析出させることが開示されている。
特許文献2には、シリコン基板を、フッ化水素酸とフッ化アンモニウムを含む触媒金属溶液に浸漬し、表面の酸化物を除去しつつ触媒金属を析出させることが開示されている。
特許文献3には、シリコン基板の非貫通孔の中に触媒金属を形成して、密着性の高い無電解めっき膜(金属膜)を形成することが開示されている。
日本特開平10−294296号公報 日本特開2005−336600号公報 日本特許第5261475号公報
半導体基板に触媒金属を付与する際、金属イオンが金属化する還元反応により半導体基板表面が酸化することがある。生成した酸化物により、半導体基板に十分な触媒金属を付与できなくなったり、めっき膜の密着性が低下したりする。
特許文献1に開示の方法によれば、触媒金属溶液の溶存酸素量を低減しているため、触媒金属溶液中の酸素による半導体基板の酸化は抑制できる。しかし、触媒金属の還元析出に伴う半導体基板の酸化現象は、触媒金属溶液の溶存酸素量に無関係なため、抑制することができない。従って特許文献1に開示の方法では、酸化物の生成を抑制できない。
特許文献2に開示の方法によれば、半導体基板を触媒金属溶液に浸漬している最中に酸化物を除去できるため、半導体基板表面の酸化物量を低減させることができる。しかし、フッ酸系溶液の入った触媒金属溶液を用いると、半導体基板へ十分な量の触媒金属を付与できなくなる。従って、特許文献2に開示の方法では、めっき膜の面内均一性が悪く、モフォロジ異常が生じたり、部分的にめっきの未形成が生じたりする問題があった。
特許文献3に開示の方法では、フッ化物イオンを含有する触媒金属溶液に半導体基板を浸漬するので、半導体基板に十分な量の触媒金属を付与できない問題があった。
本発明は上述の問題を解決するためになされたものであり、半導体基板に十分な量の触媒金属を付与し、無電解めっき法で良好な金属膜を形成できる半導体装置の製造方法及び半導体装置を提供することを目的とする。
本願の発明にかかる半導体装置の製造方法は、半導体基板の表面に触媒金属を析出させる触媒工程と、該触媒工程で該半導体基板の表面に形成された酸化物を除去する酸化物除去工程と、該酸化物除去工程で露出した該半導体基板の表面に触媒金属を析出させる追加触媒工程と、該追加触媒工程の後に、無電解めっき法により、該半導体基板の表面に金属膜を形成するめっき工程と、を備えたことを特徴とする。
本発明のその他の特徴は以下に明らかにする。
この発明によれば、半導体基板に触媒金属を析出させ、その後酸化物を除去し、その後再度半導体基板に触媒金属を析出させるので、半導体基板に十分な量の触媒金属を付与することができる。
半導体基板の断面図である。 触媒工程後の半導体基板の断面図である。 酸化物除去工程後の半導体基板の断面図である。 追加触媒工程後の半導体基板の断面図である。 めっき工程後の半導体基板の断面図である。 XPSスペクトルを示す図である。 XPSスペクトルを示す図である。 追加処理後の半導体基板の断面図である。 金属膜形成後の半導体基板の断面図である。 XPSスペクトルを示す図である。 デプスXPSの結果を示す図である。 Pd析出後のXPSスペクトルを示す図である。 Pd析出後のXPSスペクトルを示す図である。 Pt析出後のXPSスペクトルを示す図である。 Pt析出後のXPSスペクトルを示す図である。 Au析出後のXPSスペクトルを示す図である。 Au析出後のXPSスペクトルを示す図である。 Ni析出後のXPSスペクトルを示す図である。 Ni析出後のXPSスペクトルを示す図である。 Co析出後のXPSスペクトルを示す図である。 Co析出後のXPSスペクトルを示す図である。 様々な半導体基板と触媒金属の組み合わせについて、固溶体を形成できるか否かを示す表である。 半導体基板の表面SEM画像である。 半導体基板の表面SEM画像である。
本発明の実施の形態に係る半導体装置の製造方法と半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態1.
本発明の実施の形態1に係る半導体装置の製造方法は、大雑把に言えば、半導体基板の上に触媒金属を付与し、その後無電解めっき法で金属膜を形成するものである。図1〜図5を参照して、本発明の実施の形態1に係る半導体装置の製造方法を説明する。図1は、半導体基板10の断面図である。まず、半導体基板10の表面10aに薬液処理等を施し、異物、酸化物及び有機残渣などを取り除く。図1には清浄化後の半導体基板10が示されている。
次いで、半導体基板の表面に触媒を付与するため、半導体基板を触媒金属溶液に浸漬する。この工程を触媒工程と称する。触媒工程では、パラジウム、金、銀、白金、銅、ニッケル、ルテニウム、ロジウム、イリジウム、又はオスミウムなどの無電解めっき析出に対して触媒活性のある触媒金属を用いる。触媒金属のイオン濃度は、触媒金属の種類により異なるが、パラジウムの場合0.1[mmol/L]から2.0[mmol/L]であることが好ましい。触媒金属のイオン濃度が高すぎても低すぎてもめっき膜(金属膜)の密着性が低下する。触媒金属溶液の温度は10℃から50℃の間が好ましく、浸漬時間は1分から5分が好ましい。このような触媒工程により、半導体基板の表面に触媒金属を析出させる。
図2は、触媒工程後の半導体基板10の断面図である。半導体基板10の上には触媒金属12が形成されている。触媒金属12はアイランド状に分布している。表面10aには触媒金属12が付与されない部分が存在する。触媒金属12が付与されない部分には酸化物14が形成されている。酸化物14の上には触媒金属16がある。
次いで、酸化物14を除去する。この工程を酸化物除去工程と称する。酸化物14はウェットプロセスで除去してもよいし、ドライプロセスで除去してもよい。ウェットプロセスで酸化物14を除去する場合はフッ酸系溶液に半導体基板を浸漬する。フッ酸系溶液以外にも、例えば、塩酸、硫酸、燐酸、酒石酸若しくは硝酸の原液、これらのいずれかを希釈した薬液、又は純水を用いてもよい。半導体基板の材料がシリコンの場合、半導体基板を、例えば30倍希釈のフッ酸系溶液に2分浸漬すると酸化物を除去できる。半導体基板の材料がGaAsの場合、半導体基板を、例えば20倍希釈の塩酸溶液に5分浸漬しても、純水に浸漬しても酸化物を除去できる。
ドライプロセスで酸化物14を除去する場合は、例えばアルゴンなどの不活性ガスのプラズマを半導体基板表面にあてて物理的に酸化物14をエッチングする。あるいは、プラズマ中に反応性イオンガスとして六フッ化硫黄(SF6)又は四フッ化炭素(CF4)等を混ぜることで、化学反応を伴ってエッチングしてもよい。
図3は、酸化物除去工程後の半導体基板10の断面図である。酸化物除去工程により、触媒工程で半導体基板10の表面に形成された酸化物14が除去され、半導体基板10の表面10aの一部が露出する。
次いで、再度、半導体基板10の表面10aに触媒金属を付与する。具体的には、酸化物除去工程で露出した半導体基板10の表面10aに触媒金属を析出させる。この工程を、追加触媒工程と称する。追加触媒工程の処理内容は、前述の触媒工程と同じである。図4は、追加触媒工程後の半導体基板10の断面図である。追加触媒工程により、触媒金属20が新たに形成されている。
次いで、追加触媒工程の後に、無電解めっき法により、半導体基板の表面に金属膜を形成する。この工程をめっき工程と称する。めっき工程では、無電解めっき法で、パラジウム、金、銀、白金、銅、ニッケル、スズ、ルテニウム、ロジウム、イリジウム、若しくはこれらを組み合わせた合金、又はこれらのいずれかとボロン、燐、タングステンのいずれかとの合金などを、半導体基板の表面に形成する。図5は、めっき工程後の半導体基板10の断面図である。触媒金属12、20の上に、金属又は合金で金属膜30が形成されている。こうして半導体基板10の表面に形成された金属膜30は、例えば半導体装置の電極として利用する。本発明の実施の形態1に係る半導体装置の製造方法は上述の工程を備える。
実施の形態1に係る半導体装置の製造方法によれば、酸化物除去工程により半導体基板10の上の酸化物14を除去するので、触媒金属12、20及び金属膜30の半導体基板10に対する密着性を高くすることができる。触媒金属12、20(触媒金属が形成された層)と、触媒金属12、20と半導体基板10の界面とにおける酸素含有量は、1〜10[atom%]が好ましい。酸素が触媒金属と結合して安定化し触媒金属の半導体基板への拡散を抑制する効果を得るために、酸素含有量は1[atom%]以上とする。触媒金属及びめっき膜の半導体基板に対する密着性を高くするために酸素含有量は10[atom%]以下とする。上記各工程の処理時間を最適化することで、酸素含有量を1〜10[atom%]とすることができる。
酸化物除去工程直後の半導体基板の表面は、触媒工程直後の半導体基板の表面よりも反応性(活性)が高くかつ凹凸が大きい(表面積が大きい)状態である。そのため、酸化物除去工程後に、追加触媒工程を実施することで、半導体基板の表面に十分な量の触媒金属を析出させることができる。つまり、追加触媒工程では、触媒工程で触媒金属が付与されなかった部分に触媒金属を付与することができる。よって、触媒金属を半導体基板に均一に形成できるため、めっき成長が安定し、モフォロジの良い、未成長部のない均一な金属膜30を形成することができる。
触媒金属12、20の膜厚は1〜200[nm]が好ましい。触媒金属厚が1[nm]より薄いと無電解めっき成長が安定せず、200[nm]より厚いと金属膜30の半導体基板10に対する密着性を確保できない。膜厚が1〜200[nm]の触媒金属12、20を半導体基板面内にばらつきなく形成すると、触媒金属の厚みにばらつきがあったり、触媒金属がアイランド状に存在したりしても、安定して密着性の高い金属膜を形成できる。
図6は、フッ酸系溶液を含まない触媒金属溶液で触媒金属を付与したシリコン基板のXPSスペクトルである。フッ酸系溶液を含まない触媒金属溶液とは、具体的には、パラジウムイオンが0.9[mmol/L]になるように調合した触媒金属溶液である。図7は、フッ酸系溶液を含む触媒金属溶液で触媒金属を付与したシリコン基板のXPSスペクトルである。フッ酸系溶液を含む触媒金属溶液とは、具体的には、フッ化水素酸5[w%]、フッ化アンモニウム21[w%]、パラジウムイオン0.9[mmol/L]に調合した触媒金属溶液である。
図6、7の比較により、フッ酸系溶液を含まない触媒金属溶液を用いた方が、フッ酸系溶液を含む触媒金属溶液を用いた場合よりも、多くの触媒金属を析出させることができることが分かる。また、図6の場合のパラジウム組成は2.5[atom%]なのに対して、図7の場合のパラジウム組成は1.1[atom%]となった。パラジウム組成が1.1[atom%]程度では、金属膜がアイランド状に成長して未成長部が生じる。つまり、モフォロジが悪い。このように、触媒工程と追加触媒工程で用いる触媒金属溶液にフッ酸系溶液が含まれていると、触媒金属の析出量が不十分になる。そこで、触媒工程と追加触媒工程では、半導体基板をフッ酸系溶液が含まれない触媒金属溶液に浸漬することが好ましい。
本発明の実施の形態1に係る半導体装置の製造方法は様々な変形が可能である。例えば、めっき工程の前に、追加触媒工程で半導体基板の表面に形成された酸化物を除去する工程を備えてもよい。めっき工程の直前に酸化物を除去することで、前述した酸素含有量を1〜10[atom%]とすることが容易になる。
上記の各工程の間に水洗工程を設けてもよい。水洗方法は、例えばオーバーフロー又はクイックダンプにより、10秒〜10分程度実施するのが好ましい。これらの変形は以下の実施の形態に係る半導体装置の製造方法と半導体装置についても適宜応用できる。なお、以下の実施の形態に係る半導体装置の製造方法と半導体装置は実施の形態1との共通点が多いので、実施の形態1との相違点を中心に説明する。
実施の形態2.
本発明の実施の形態2に係る半導体装置の製造方法では、追加触媒工程の後、めっき工程の前に、追加処理を1回以上実施する。追加処理とは、半導体基板の表面の酸化物を除去し、その後半導体基板の表面に触媒金属を析出させる処理である。追加処理では、酸化物除去工程と同じ方法で酸化物を除去し、触媒工程と同じ方法で触媒金属を析出させる。図8は、追加処理後の半導体基板の断面図である。追加処理を行うことで多くの触媒金属50を析出させることができる。追加処理の後は、めっき工程に進み、図9に示すように、金属膜52を形成する。
追加処理において酸化物を除去すると、半導体基板の表面は、触媒金属が付与された部分と表面が露出した部分(露出部分)で構成される。その後、露出部分に触媒金属を析出させようとすると、露出部分には、触媒金属と酸化物の両方が形成される。そのため、追加処理を1回以上行うことで、多くの触媒金属を付与することができる。また、追加処理の回数を増やすほど、酸化物の量が減少し、触媒金属の量が増加していく。ただし、追加処理の回数を多くし過ぎると、既にある触媒金属の上に新たな触媒金属が析出してしまい触媒金属厚の均一性が悪くなるため、適切な回数を選択する必要がある。
図10は、2回の追加処理を施した後に、酸化物除去工程と同じ処理を施したシリコン基板表面のXPSスペクトルである。このサンプルの作成にあたっては、触媒金属溶液のパラジウムイオンは0.9[mmol/L]に調合した。また、酸化物を除去する際には、フッ化水素とフッ化アンモニウムの混合溶液を使用し、各工程の間に純水による水洗工程を設けた。なお、使用した各溶液は大気中に保管し脱溶存酸素処理は行っていない。
図10の波形を、追加処理のない場合の図6の波形と比較すると、追加処理を実施することでパラジウムの析出量が増えていることが分かる。図10の場合、パラジウム組成は7.5[atom%]となるので、多くのパラジウムが析出していることが分かる。このサンプルに対して、無電解ニッケルめっきを行うとモフォロジの良好な密着性の高い金属膜が形成できた。図11は、無電解ニッケルめっき形成後のサンプルについてのデプスXPSの結果である。ニッケルめっき膜とシリコンとの界面及びその周辺に、パラジウム触媒金属層がある。このパラジウム触媒金属層の中の酸素組成は、5[atom%]程度と低くなっている。
上記(図10の関連部分)のとおり、追加処理の後、めっき工程の前に、半導体基板の表面の酸化物を除去する工程を備えてもよい。また、追加処理の後すぐにめっき工程に進んでもよい。
実施の形態3.
本発明の実施の形態3に係る半導体装置の製造方法は、触媒工程の後、酸化物除去工程の前に、触媒金属と半導体基板の固溶体を形成する工程を備える。この工程は、例えば、半導体基板を、20℃〜250℃の窒素雰囲気で1分〜10分保つものである。または、半導体基板を20℃〜100℃程度の純水に1分〜10分程度浸漬してもよい。半導体基板がGaAs又はSiであり、触媒金属がパラジウムの場合、20℃の純水に半導体基板を浸漬するだけで固溶体を形成することができる。固溶体を形成するための条件は、触媒金属と半導体基板の材料によって変わってくる。
触媒金属を析出させた後に酸化物を除去する工程を実施すると、使用する酸溶液によっては触媒金属を溶解させてしまう。例えば、パラジウムは塩酸又は硝酸によって溶解する。そこで、本発明の実施の形態3では、触媒金属と半導体基板の固溶体を形成した後に、酸化物除去工程を実施する。ウェットプロセスで酸化物を除去する場合、固溶体は酸処理で溶解しにくいので、触媒金属が溶解することを防止できる。また、ドライプロセスで酸化物を除去する場合、一般に固溶体のエッチングレートは単体金属のエッチングレートより低いので、触媒金属の消失量を抑制できる。また、固溶体を形成することで、触媒金属と半導体基板の密着性を高めることができる。
図12、13は、シリコン基板にパラジウム(Pd)を析出させたサンプルについて、デプスXPSでSi2p軌道のピークシフトを解析した結果を示す図である。パラジウムは蒸着法で5[nm]程度付与した。図12は、パラジウム析出直後に得られた波形であり、図13は、そのサンプルに窒素雰囲気で1時間にわたって250℃のアニールを施した後に得られた波形である。図12、13において、サンプル表面側のピークがサンプル基板側のピークに対してシフトしている(ピークシフト)。これは、パラジウムとシリコンが固溶体を形成していることを示す。また、図12から、パラジウムを析出させた直後でも固溶体が形成されていることが分かる。
図14、15は、シリコン基板に白金(Pt)を析出させたサンプルについて、デプスXPSでSi2p軌道のピークシフトを解析した結果を示す図である。サンプルの処理条件は、上記(図12図13)の場合と同じである。このサンプルについても、ピークシフトが見られるので、白金とシリコンが固溶体を形成していることが分かる。
図16、17は、シリコン基板に金(Au)を析出させたサンプルについて、デプスXPSでSi2p軌道のピークシフトを解析した結果を示す図である。サンプルの処理条件は、上記(図12図13)の場合と同じである。このサンプルについては、ピークシフトが見られない。つまり、基板側の物質と表面側の物質との間で混合が見られない。従って、金とシリコンは固溶体を形成しない。
図18、19は、シリコン基板にニッケル(Ni)を析出させたサンプルについて、デプスXPSでSi2p軌道のピークシフトを解析した結果を示す図である。サンプルの処理条件は、上記(図12図13)の場合と同じである。このサンプルについても、ピークシフトが見られるので、ニッケルとシリコンが固溶体を形成していることが分かる。
図20、21は、シリコン基板にコバルト(Co)を析出させたサンプルについて、デプスXPSでSi2p軌道のピークシフトを解析した結果を示す図である。サンプルの処理条件は、上記(図12図13)の場合と同じである。このサンプルについても、ピークシフトが見られるので、コバルトとシリコンが固溶体を形成していることが分かる。
これらの実験から、Au以外の触媒金属と半導体基板(シリコン)の固溶体を形成できることが分かった。従って、半導体基板の材料がSiの場合、触媒金属として、Pd、Pt、Ni、Coのいずれか1つ又は複数を用いることが好ましい。
図12−21を参照しつつ説明した実験と同じ要領で、シリコンカーバイド(SiC)で形成された半導体基板と固溶体を形成しやすい触媒金属について調査した。その結果、半導体基板の材料がSiCの場合、触媒金属として、Pd、Au、Ni、Coのいずれか1つ又は複数を用いると、半導体基板と触媒金属との固溶体を形成できることが分かった。図22は、様々な半導体基板と触媒金属の組み合わせについて、固溶体を形成できるか否かを示す表である。
ところで、図12−21の実験結果によれば、サンプルにアニールを施さなくても固溶体が形成された。しかしながら、固溶体の形成を促進させるためには、触媒工程の後、酸化物除去工程の前に、触媒金属と半導体基板の固溶体を形成する工程を設けることが好ましい。なお、図12−21の実験結果を得るために用いたサンプルでは表面感度を上げるために触媒金属をごく薄く(5nm程度)しているので、固溶体の形成量の定量観察には適さない。
実施の形態4.
めっき工程でめっき膜(金属膜)を安定に形成するためには、触媒工程等の触媒金属を半導体基板に付与する工程において多くの触媒金属の核を形成する必要がある。多くの触媒金属の核を形成することで、半導体基板表面に触媒金属を均一に分布させることができる。
しかしながら、25℃より高い温度の触媒金属溶液に半導体基板を浸漬しても触媒の表面拡散が促進し核形成が進まない。一方、5℃より低い温度の触媒金属溶液に半導体基板を浸漬しても触媒金属が基板上に析出しない。そこで、本発明の実施の形態4に係る半導体装置の製造方法では、触媒工程と、追加触媒工程において、半導体基板を5℃以上25℃以下の触媒金属溶液に浸漬する。これにより、多くの触媒金属の核を形成することができる。
図23は、30℃の触媒金属溶液に半導体基板を浸漬した後の半導体基板表面のSEM画像である。図24は、22℃の触媒金属溶液に半導体基板を浸漬した後の半導体基板表面のSEM画像である。図23、24に示すサンプルの半導体基板はシリコンで形成されている。また、これらのサンプルは、触媒工程、酸化物除去工程、追加触媒工程、2回の追加処理、及び酸化物除去工程と同じ処理を施して形成された。つまり、どちらのサンプルも4回にわたって触媒を付与した。触媒金属溶液のパラジウムイオンは0.9[mmol/L]で統一した。図23のサンプルは30℃の触媒金属溶液で4回触媒付与され、図24のサンプルは22℃の触媒金属溶液で4回触媒付与された。なお、酸化物を除去する際には、フッ化水素とフッ化アンモニウムの混合溶液を使用し、各工程の間に純水による水洗工程を設けた。
図23と図24において、表面に現れた白い粒状の物体がパラジウム触媒の核である。図23では核密度が4E+9個/cm個であったが、図24では核密度が1E+10個/cmであった。従って、触媒金属の核を多く形成するためには、触媒金属溶液の温度を30℃とするよりも22℃とする方が好ましいことが分かる。
なお、上記の各実施の形態に係る半導体装置の製造方法の特徴を適宜に組み合わせても良い。
10 半導体基板、 10a 表面、 12,16,20 触媒金属、 14 酸化物、 30 金属膜、 50 触媒金属、 52 金属膜

Claims (10)

  1. 半導体基板の表面に触媒金属を析出させる触媒工程と、
    前記触媒工程で前記半導体基板の表面に形成された酸化物を除去する酸化物除去工程と、
    前記酸化物除去工程で露出した前記半導体基板の表面に触媒金属を析出させる追加触媒工程と、
    前記追加触媒工程の後に、無電解めっき法により、前記半導体基板の表面に金属膜を形成するめっき工程と、を備えたことを特徴とする半導体装置の製造方法。
  2. 前記めっき工程の前に、前記追加触媒工程で前記半導体基板の表面に形成された酸化物を除去する工程を備えたことを特徴とする請求項1に記載の半導体装置の製造方法。
  3. 前記追加触媒工程の後、前記めっき工程の前に、前記半導体基板の表面の酸化物を除去し、その後前記半導体基板の表面に触媒金属を析出させる追加処理を1回以上実施することを特徴とする請求項1に記載の半導体装置の製造方法。
  4. 前記追加処理の後、前記めっき工程の前に、前記半導体基板の表面の酸化物を除去する工程を備えたことを特徴とする請求項3に記載の半導体装置の製造方法。
  5. 前記触媒工程の後、前記酸化物除去工程の前に、前記触媒金属と前記半導体基板の固溶体を形成する工程を備えたことを特徴とする請求項1〜4のいずれか1項に記載の半導体装置の製造方法。
  6. 前記半導体基板の材料はSiであり、
    前記触媒金属として、Pd、Pt、Ni、Coのいずれか1つ又は複数を用いることを特徴とする請求項5に記載の半導体装置の製造方法。
  7. 前記半導体基板の材料はSiCであり、
    前記触媒金属として、Pd、Au、Ni、Coのいずれか1つ又は複数を用いることを特徴とする請求項5に記載の半導体装置の製造方法。
  8. 前記触媒工程と前記追加触媒工程では、前記半導体基板をフッ酸系溶液が含まれない触媒金属溶液に浸漬することを特徴とする請求項1〜7のいずれか1項に記載の半導体装置の製造方法。
  9. 前記酸化物の除去にはフッ酸系溶液を用いることを特徴とする請求項1〜8のいずれか1項に記載の半導体装置の製造方法。
  10. 前記触媒工程と、前記追加触媒工程では、前記半導体基板を5℃以上25℃以下の触媒金属溶液に浸漬することを特徴とする請求項1〜9のいずれか1項に記載の半導体装置の製造方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7162336B2 (ja) * 2017-10-20 2022-10-28 国立大学法人東北大学 ナノ粒子およびナノ粒子の製造方法
KR102021571B1 (ko) * 2018-05-14 2019-09-16 재단법인대구경북과학기술원 산소 제거를 위한 전처리를 수행한 유연 기판을 포함하는 유연 박막 태양전지 및 이의 제조방법

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5261475A (en) 1975-11-17 1977-05-20 Hitachi Ltd Production of silicon crystal film
JPS5242073A (en) * 1976-07-17 1977-04-01 Sanken Electric Co Ltd Process for producing of semiconductor device
JP2937817B2 (ja) 1995-08-01 1999-08-23 松下電子工業株式会社 半導体基板表面の酸化膜の形成方法及びmos半導体デバイスの製造方法
JP3340648B2 (ja) 1997-04-17 2002-11-05 株式会社日立製作所 半導体装置の電極形成方法
JP4055319B2 (ja) * 2000-02-18 2008-03-05 ソニー株式会社 半導体装置の製造方法
JP2001335952A (ja) * 2000-05-31 2001-12-07 Rikogaku Shinkokai 無電解めっき方法、並びに、配線装置およびその製造方法
US20020074242A1 (en) * 2000-10-13 2002-06-20 Shipley Company, L.L.C. Seed layer recovery
JP2004031586A (ja) * 2002-06-25 2004-01-29 Sony Corp 半導体装置の製造方法
JP4101705B2 (ja) * 2003-06-18 2008-06-18 三菱伸銅株式会社 金属層形成方法
JP4081576B2 (ja) 2003-06-18 2008-04-30 上村工業株式会社 無電解めっき皮膜の形成方法、それに用いる置換触媒溶液、並びにプリント配線基板及び放熱めっき部材
US20050181226A1 (en) * 2004-01-26 2005-08-18 Applied Materials, Inc. Method and apparatus for selectively changing thin film composition during electroless deposition in a single chamber
JP4559818B2 (ja) 2004-04-30 2010-10-13 アルプス電気株式会社 シリコン基板の無電解めっき方法およびシリコン基板上の金属層形成方法
JP4539869B2 (ja) * 2006-03-10 2010-09-08 セイコーエプソン株式会社 配線基板の製造方法
TWI335080B (en) * 2006-08-31 2010-12-21 Taiwan Tft Lcd Ass Method of fabricating of metal line by wet process
JP5079396B2 (ja) * 2007-03-30 2012-11-21 富士フイルム株式会社 導電性物質吸着性樹脂フイルム、導電性物質吸着性樹脂フイルムの製造方法、それを用いた金属層付き樹脂フイルム、及び、金属層付き樹脂フイルムの製造方法
JP5261475B2 (ja) 2008-03-07 2013-08-14 独立行政法人科学技術振興機構 複合材料及びその製造方法、並びにその製造装置
KR20090102464A (ko) * 2008-03-26 2009-09-30 재단법인서울대학교산학협력재단 무전해 도금용액 및 이를 이용한 도금 방법
JP5725073B2 (ja) * 2012-10-30 2015-05-27 三菱電機株式会社 半導体素子の製造方法、半導体素子
JP6441025B2 (ja) * 2013-11-13 2018-12-19 株式会社東芝 半導体チップの製造方法

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