JP6100076B2 - プロセッサ - Google Patents

プロセッサ Download PDF

Info

Publication number
JP6100076B2
JP6100076B2 JP2013096249A JP2013096249A JP6100076B2 JP 6100076 B2 JP6100076 B2 JP 6100076B2 JP 2013096249 A JP2013096249 A JP 2013096249A JP 2013096249 A JP2013096249 A JP 2013096249A JP 6100076 B2 JP6100076 B2 JP 6100076B2
Authority
JP
Japan
Prior art keywords
switch
potential power
period
transistor
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2013096249A
Other languages
English (en)
Other versions
JP2013250964A (ja
JP2013250964A5 (ja
Inventor
三宅　博之
博之 三宅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2013096249A priority Critical patent/JP6100076B2/ja
Publication of JP2013250964A publication Critical patent/JP2013250964A/ja
Publication of JP2013250964A5 publication Critical patent/JP2013250964A5/ja
Application granted granted Critical
Publication of JP6100076B2 publication Critical patent/JP6100076B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3287—Power saving characterised by the action undertaken by switching off individual functional units in the computer system
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • Computer Hardware Design (AREA)
  • Thin Film Transistor (AREA)
  • Power Sources (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Logic Circuits (AREA)
  • Dram (AREA)

Description

開示する発明は、プロセッサ、特にパワーゲーティングの駆動方法を用いたプロセッサに関する。
ここで、プロセッサとは、演算装置および制御装置を含む処理装置を指すものであり、例えば、マイクロプロセッサ、ＣＰＵ、ＭＰＵなどもプロセッサに含むものとする。
近年、半導体素子の微細化技術の向上に伴い、ＣＰＵやＭＰＵなどのプロセッサの集積度は大幅に向上し、プロセッサの処理速度も大きく向上している。その反面、半導体素子の微細化が進むにつれ、プロセッサに設けられる半導体素子数も莫大になり、半導体素子のリーク電流に起因する消費電力も大幅に増大している。
プロセッサの低消費電力化を図るための駆動方法の一つとして、パワーゲーティングと呼ばれるプロセッサの駆動方法がある（以下、パワーゲーティングの駆動方法とも呼ぶ）。パワーゲーティングの駆動方法とは、プロセッサで演算処理の必要がない期間には、少なくともプロセッサの一部への電源供給を遮断して、無駄な電力の消費を防ぐ駆動方法である。
通常、プロセッサ中の記憶素子としては、レジスタやＳＲＡＭなどの揮発性記憶素子が用いられており、このようなプロセッサにおいてパワーゲーティングの駆動方法で当該プロセッサへの電源供給を停止すると、プロセッサに設けられた揮発性記憶素子のデータも消去されてしまう。これに対して、不揮発性記憶素子であるフラッシュメモリをプロセッサに付属して設けて、電源供給を停止する前に揮発性記憶素子のデータを不揮発性記憶素子に書き込むことでデータを保持することができる（例えば、特許文献１参照）。
特開２００９−１１６８５１号公報
上記の不揮発性の記憶素子を用いたパワーゲーティングの駆動方法では、通常の演算処理を行う期間（以下、演算処理期間と呼ぶ）から、プロセッサへの電源供給を遮断する期間（以下、電源遮断期間と呼ぶ）に移行する間に、プロセッサの揮発性記憶素子のデータを不揮発性記憶素子に書き込む期間（以下、データ退避期間と呼ぶ）が設けられ、逆に、電源遮断期間から演算処理期間に移行する間に不揮発性記憶素子のデータを揮発性記憶素子に書き込み直す期間（以下、データ復帰期間と呼ぶ）が設けられる。
つまり、上記パワーゲーティングの駆動方法では、演算処理期間、データ退避期間、電源遮断期間、データ復帰期間の順番で、プロセッサがこれらの４つの工程を処理する。そしてデータ復帰が完了すると、プロセッサは再び演算処理期間から順番にこのサイクルを繰り返す。
プロセッサは、演算処理期間、データ退避期間およびデータ復帰期間には動作しているが、これらの期間にプロセッサに設けられた素子全体が動作する必要はない。論理演算などを行う論理回路やその制御関連の回路は、演算処理期間には動作する必要があるが、データ退避期間およびデータ復帰期間に動作する必要はない。逆に、揮発性記憶素子のデータを保持しておく不揮発性記憶素子やその制御関連の回路は、データ退避期間およびデータ復帰期間には動作する必要があるが、演算処理期間に動作する必要はない。
しかしながら、データ退避期間およびデータ復帰期間にも、論理回路などの演算期間にしか用いられない回路に、高電位電源線を介して高電圧の電源が供給されている。また、演算期間にも、不揮発性記憶素子などの回路に高電位電源線を介して高電圧の電源が供給されている。そして、これらの動作していない回路でも、高電位電源線からのリーク電流は発生しており、当該リーク電流に起因する消費電力も増加する。
上述の問題に鑑み、開示する発明の一態様では、消費電力の低減が図られたプロセッサを提供することを目的の一とする。特に、高電位電源線からのリーク電流が低減されることによって、消費電力の低減が図られたプロセッサを提供することを目的の一とする。
開示する発明では、パワーゲーティングの駆動方法に用いるプロセッサの回路を、演算処理期間のみに用いられる、論理回路などを含む第１の回路ブロックと、演算処理期間、データ退避期間およびデータ復帰期間に用いられる、揮発性記憶素子などを含む第２の回路ブロックと、データ退避期間およびデータ復帰期間のみに用いられる、不揮発性記憶素子などを含む第３の回路ブロックとに分割する。第１乃至第３の回路ブロックにはそれぞれ第１乃至第３の高電位電源線を接続し、これらの高電位電源線は、スイッチを介してプロセッサに電源を供給する第４の高電位電源線と電気的に接続される。このような構成とすることにより、電源遮断期間以外の期間でも第１の回路ブロックおよび第３の回路ブロックへの無駄な電源の供給を遮断することができるので、当該回路ブロックの高電位電源線からのリーク電流を低減することによって、消費電力の低減を図ることができる。
また、開示する発明では、第１の高電位電源線と第３の高電位電源線とを、スイッチを介して電気的に接続する。このような構成とすることにより、演算処理期間とデータ退避期間の間に第１の高電位電源線から第３の高電位電源線に電荷を充電する期間（以下、第１の充電期間と呼ぶ）を設け、消費電力の低減を図ることができる。また、データ復帰期間と演算処理期間の間に第３の高電位電源線から第１の高電位電源線に電荷を充電する期間（以下、第２の充電期間と呼ぶ）を設け、消費電力の低減を図ることができる。より具体的には、例えば次のような構成を採用することができる。
開示する発明の一態様は、第１の高電位電源線に接続されている第１の回路ブロックと、少なくとも第１の記憶素子を含み、第２の高電位電源線に接続されている第２の回路ブロックと、少なくとも第２の記憶素子を含み、第３の高電位電源線に接続されている第３の回路ブロックと、を有し、第１の高電位電源線は、第４の高電位電源線と第１のスイッチおよび第２のスイッチを介して電気的に接続されており、第２の高電位電源線は、第４の高電位電源線と第１のスイッチを介して電気的に接続されており、第３の高電位電源線は、第４の高電位電源線と第１のスイッチおよび第３のスイッチを介して電気的に接続され、第１の高電位電源線と第４のスイッチを介して電気的に接続されており、第１の回路ブロック乃至第３の回路ブロックは低電位電源線と電気的に接続されているプロセッサである。
また、上記において、通常の演算処理を行う演算処理期間と、第１の記憶素子から第２の記憶素子にデータを退避させるデータ退避期間と、第１の回路ブロック乃至第３の回路ブロックと第４の高電位電源線を非導通状態とする電源遮断期間と、第２の記憶素子から第１の記憶素子にデータを復帰させるデータ復帰期間と、演算処理期間とデータ退避期間の間に設けられた、第１の回路ブロックから第３の回路ブロックに電荷を充電する第１の充電期間と、に分けて動作し、演算処理期間は、少なくとも第１のスイッチおよび第２のスイッチが導通状態であり、データ退避期間は、少なくとも第１のスイッチおよび第３のスイッチが導通状態であり、電源遮断期間は、少なくとも第１のスイッチが非導通状態であり、データ復帰期間は、少なくとも第１のスイッチおよび第３のスイッチが導通状態であり、第１の充電期間は、少なくとも第１のスイッチおよび第４のスイッチが導通状態であり、且つ第２のスイッチおよび第３のスイッチが非導通状態である、プロセッサである。
また、上記において、さらに、データ復帰期間と当該データ復帰期間の次の演算処理期間の間に設けられた、第３の回路ブロックから第１の回路ブロックに電荷を充電する第２の充電期間と、を有し、第２の充電期間は、少なくとも第１のスイッチおよび第４のスイッチが導通状態であり、且つ第２のスイッチおよび第３のスイッチが非導通状態である、プロセッサである。
また、上記において、第１の記憶素子としてレジスタを用いることができる。また、第２の記憶素子は、酸化物半導体を有するトランジスタを含んで構成されることが好ましい。また、第１のスイッチは、酸化物半導体を有するトランジスタを含んで構成されることが好ましい。また、第２のスイッチ乃至第４のスイッチのいずれか一または複数が、酸化物半導体を有するトランジスタを含んで構成されることが好ましい。
なお、本明細書等において、「高電位Ｈ」の用語は、ゲート電極に与えることにより、プロセッサに設けられたｎ型トランジスタがオン状態となり、ｐ型トランジスタがオフ状態となるのに十分な程度以上の電位を指す。また、本明細書等において、「低電位Ｌ」の用語は、ゲート電極に与えることにより、プロセッサに設けられたｎ型トランジスタがオフ状態となり、ｐ型トランジスタがオン状態となるのに十分な程度以上の電位を指す。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
開示する発明の一態様は、消費電力の低減が図られたプロセッサを提供することができる。特に、高電位電源線からのリーク電流が低減されることによって、消費電力の低減が図られたプロセッサを提供することができる。
開示する発明の一態様に係るプロセッサのブロック図。 開示する発明の一態様に係るプロセッサの回路図。 開示する発明の一態様に係るプロセッサの動作を示すタイミングチャート。 開示する発明の一態様に係るプロセッサの一部の等価回路図。 開示する発明の一態様に係るプロセッサの一部の作製工程を示す断面図。 開示する発明の一態様に係るプロセッサの一部の作製工程を示す断面図。 開示する発明の一態様に係るプロセッサの一部の作製工程を示す断面図。 開示する発明の一態様に係るプロセッサの一部の作製工程を示す断面図。 開示する発明の一態様に係るプロセッサの一部を説明する平面図。 開示する発明の一態様に係るＣＰＵのブロック図。 電子機器を示す図。
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係るプロセッサの構成および動作について、図１乃至図４を用いて説明する。
本実施の形態に示すプロセッサは、演算処理期間、データ退避期間、電源遮断期間およびデータ復帰期間に分けて動作するパワーゲーティングの駆動方法を用いている。さらに、当該パワーゲーティングの駆動方法では、演算処理期間とデータ退避期間の間の第１の充電期間、またはデータ復帰期間と演算処理期間の間の第２の充電期間のいずれか一方もしくは両方を設けることができる。
このようなパワーゲーティングの駆動方法を用いることができる、プロセッサの構成について以下で説明する。
開示する発明の一態様に係る、プロセッサの構成を図１のブロック図に示す。図１に示すプロセッサ１００は、少なくとも論理回路を含み、第１の高電位電源線ＶＤＤ１に接続されている第１の回路ブロック１０１と、少なくとも揮発性記憶素子を含み、第２の高電位電源線ＶＤＤ２に接続されている第２の回路ブロック１０２と、少なくとも不揮発性記憶素子を含み、第３の高電位電源線ＶＤＤ３に接続されている第３の回路ブロック１０３と、を有する。ここで、第１の高電位電源線ＶＤＤ１は、第４の高電位電源線ＶＤＤと第１のスイッチ１２１および第２のスイッチ１２２を介して電気的に接続されている。また、第２の高電位電源線ＶＤＤ２は、第４の高電位電源線ＶＤＤと第１のスイッチ１２１を介して電気的に接続されている。さらに、第３の高電位電源線ＶＤＤ３は、第４の高電位電源線ＶＤＤと第１のスイッチ１２１および第３のスイッチ１２３を介して電気的に接続され、第１の高電位電源線ＶＤＤ１と第４のスイッチ１２４を介して電気的に接続されている。また、第１の回路ブロック乃至第３の回路ブロックは低電位電源線ＶＳＳと電気的に接続されている。
なお、第４の高電位電源線ＶＤＤは、図示されていない電源と電気的に接続されており、高電位Ｈが与えられている。また、低電位電源線ＶＳＳは、例えば接地電位（ＧＮＤ）などの低電位Ｌが与えられている。
第１の回路ブロック１０１は、複数の論理回路を含んでおり、当該複数の論理回路の制御関連の回路なども含む。複数の論理回路、および当該複数の論理回路の制御関連の回路は、演算処理期間において、プロセッサ１００の通常の演算処理を行うための回路である。以上より、第１の回路ブロック１０１は、演算処理期間において動作する回路と言い換えることもできる。第１の回路ブロック１０１に含まれる複数の論理回路、および当該複数の論理回路の制御関連の回路は、例えば、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）などを構成することができる。
第２の回路ブロック１０２は、複数の揮発性記憶素子を含んでおり、当該複数の揮発性記憶素子の制御関連の回路なども含む。複数の揮発性記憶素子、および当該複数の揮発性記憶素子の制御関連の回路は、演算処理期間においては、データの書き込みおよび読み出しを行う。また、データ退避期間においては、演算処理期間に書き込まれたデータを後述する不揮発性記憶素子に書き込む。また、データ復帰期間においては、データ退避期間に不揮発性記憶素子に書き込まれたデータを書き込み直す。以上より、第２の回路ブロック１０２は、演算処理期間、データ退避期間およびデータ復帰期間において動作する回路と言い換えることもできる。
なお、第２の回路ブロック１０２に含まれる揮発性記憶素子は、上述のように演算処理期間においてデータの書き込みおよび読み出しを行うので、少なくとも後述する不揮発性記憶素子よりアクセス速度が速いものとする。
上記論理回路、または上記揮発性記憶素子を構成するトランジスタに用いる半導体材料は特に限定されないが、後述する不揮発性記憶素子に用いるオフ電流が低減されたトランジスタに用いる半導体材料とは、異なる禁制帯幅を持つ材料とすることが好ましい。このような半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。データの処理速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。
第３の回路ブロック１０３は、複数の不揮発性記憶素子を含んでおり、当該複数の不揮発性記憶素子の制御関連の回路なども含む。複数の不揮発性記憶素子、および当該複数の不揮発性記憶素子の制御関連の回路は、データ退避期間においては、揮発性記憶素子のデータを格納し、データ復帰期間においては、データ退避期間に格納したデータを揮発性記憶素子に返す。以上より、第３の回路ブロック１０３は、データ退避期間およびデータ復帰期間において動作する回路と言い換えることもできる。
第３の回路ブロック１０３に含まれる不揮発性記憶素子は、少なくとも電源が供給されていないときの上記揮発性記憶素子よりデータの保持時間が長いものとする。不揮発性記憶素子は、揮発性記憶素子のデータに対応する電荷が保持されたノードと電気的に接続されており、電源遮断期間に揮発性記憶素子のデータを退避させるために用いる。よって、不揮発性記憶素子は、少なくとも揮発性記憶素子よりデータ保持時間が長いものとする。
ここで、第３の回路ブロック１０３に設けられる不揮発性記憶素子の構成例について、図２（Ａ）乃至図２（Ｃ）に示す回路図を用いて説明する。図２（Ａ）乃至図２（Ｃ）に示す、揮発性記憶素子１３２は、第２の回路ブロック１０２に設けられる揮発性記憶素子の一である。また、不揮発性記憶素子１３３は、第３の回路ブロック１０３に設けられる不揮発性記憶素子の一である。
図２（Ａ）に示す不揮発性記憶素子１３３は、トランジスタ１１０と、容量素子１１１と、を有しており、トランジスタ１１０を介して揮発性記憶素子１３２と電気的に接続されている。なお本実施の形態において、トランジスタ１１０は、ｎチャネル型トランジスタであるものとして説明するが、適宜ｐチャネル型トランジスタを用いてもよく、その場合は適宜ゲート電極に与える電位を入れ替えて用いればよい。
具体的には、トランジスタ１１０のソース電極（またはドレイン電極）と、揮発性記憶素子１３２のデータに対応する電荷が保持されたノードとが電気的に接続されている。また、トランジスタ１１０のドレイン電極（またはソース電極）と、容量素子１１１の一方の電極と、が電気的に接続されている（以下、当該ノードをノードＭ１と呼ぶ場合がある）。また、トランジスタ１１０のゲート電極には、制御信号Ｓ１が与えられており、トランジスタ１１０は制御信号Ｓ１の電位に応じてオン状態またはオフ状態となる。また、容量素子１１１の他方の電極には、所定の電位が与えられている。ここで、所定の電位とは、例えば接地電位（ＧＮＤ）などである。このように、容量素子１１１を設けることにより、ノードＭ１に多くの電荷を保持することができ、データの保持特性を向上させることができる。
トランジスタ１１０としては、オフ電流が極めて低いトランジスタを用いることが好ましい。オフ電流が極めて低いトランジスタは、単結晶シリコンよりもバンドギャップが広く、真性キャリア密度が単結晶シリコンよりも低い、ワイドバンドギャップ半導体を、チャネル形成領域に含むことが好ましい。例えば、当該ワイドバンドギャップ半導体のバンドギャップは、１．１ｅＶより大きく、好ましくは２．５ｅＶ以上４ｅＶ以下、より好ましくは３ｅＶ以上３．８ｅＶ以下とすればよい。このようなワイドバンドギャップ半導体の一例として、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）などの化合物半導体、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体などの金属酸化物でなる酸化物半導体などを適用することができる。また、アモルファスシリコンや微結晶シリコンなどを用いたトランジスタは、単結晶シリコンを用いたトランジスタよりオフ電流を低くすることもできるので、アモルファスシリコンや微結晶シリコンなどをトランジスタ１１０に用いる構成としても良い。
ここで、単結晶シリコンのバンドギャップは１．１ｅＶ程度であり、ドナーやアクセプタによるキャリアが全く存在しない状態（真性半導体）であっても、熱励起キャリアの濃度は１×１０１１ｃｍ−３程度である。それに対して、上記のワイドバンドギャップ半導体であるＩｎ−Ｇａ−Ｚｎ系酸化物半導体のバンドギャップは、３．２ｅＶ程度であり、熱励起キャリア濃度は１×１０−７ｃｍ−３程度となる。トランジスタのオフ抵抗（トランジスタがオフ状態の時における、ソースとドレイン間の抵抗をいう。）は、チャネル形成領域における熱励起キャリアの濃度に反比例するので、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体のオフ時の抵抗率は、シリコンと比較して１８桁も大きいことになる。
このようなワイドバンドギャップ半導体をトランジスタ１１０に用いることにより、例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、より好ましくは１０ｚＡ以下となる。
例えば、トランジスタ１１０の室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）が１０ｚＡ以下である場合には、１０４秒以上のデータ保持を行うことも可能である。なお、当該保持時間が、トランジスタ特性や当該トランジスタの電極に設けられた容量素子などの容量値によって変動することはいうまでもない。
本実施の形態において、トランジスタ１１０に用いるオフ電流の極めて低いトランジスタとしては、酸化物半導体を含むトランジスタを用いる。
揮発性記憶素子１３２からデータの退避を行う際は、制御信号Ｓ１として高電位を与えてトランジスタ１１０をオン状態とすることにより、揮発性記憶素子１３２のデータに対応する電荷が保持されたノードの電位が、ノードＭ１に与えられる。その後、制御信号Ｓ１の電位として低電位を与えてトランジスタ１１０をオフ状態とすることにより、ノードＭ１に与えられた電荷が保持される。ここで、トランジスタ１１０のオフ電流は極めて低いので、ノードＭ１の電荷は長時間にわたって保持される。
また、揮発性記憶素子１３２にデータの復帰を行う際は、制御信号Ｓ１として高電位を与えてトランジスタ１１０をオン状態とすることにより、ノードＭ１の電位が、揮発性記憶素子１３２のデータに対応する電荷が保持されるノードに与えられる。
このように、ワイドバンドギャップ半導体などをトランジスタ１１０に用いることにより、トランジスタ１１０におけるオフ電流を極めて小さくすることができる。よって、トランジスタ１１０をオフ状態とすることで、ノードＭ１の電位を極めて長時間にわたって保持することが可能である。このような構成とすることにより、不揮発性記憶素子１３３を電源の供給なしでデータを保持することができる不揮発型の記憶素子として用いることができる。
また不揮発性記憶素子１３３は図２（Ｂ）に示すように、図２（Ａ）に示す構成に加えて、さらにトランジスタ１１２を設けた構成としても良い。トランジスタ１１２は、ゲート電極とノードＭ１とが電気的に接続されており、ドレイン電極（またはソース電極）と揮発性記憶素子１３２のデータに対応する電荷が保持されたノードとが電気的に接続されており、ソース電極（またはドレイン電極）に所定の電位が与えられている。
図２（Ｂ）に示す不揮発性記憶素子１３３では、上記データの退避でノードＭ１に保持された電位に応じてトランジスタ１１２の状態が異なる。すなわち、上記データの退避で高電位が与えられた場合には、トランジスタ１１２が「オン状態」となり、低電位が与えられた場合には、トランジスタ１１２が「オフ状態」となる。
データの復帰においては、トランジスタ１１２のドレイン電極の電位が、揮発性記憶素子１３２のデータに対応する電荷が保持されるノードに与えられる。すなわち、上記データの退避でノードＭ１に高電位が与えられた場合には、トランジスタ１１２が「オン状態」となっておりトランジスタ１１２のソース電極の電位が揮発性記憶素子１３２に与えられる。また、上記データの退避でノードＭ１に低電位が与えられた場合には、トランジスタ１１２が「オフ状態」となっておりトランジスタ１１２のソース電極の電位は揮発性記憶素子１３２に与えられない。
また、トランジスタ１１２は、情報の読み出し速度を向上させるという観点から、上述の揮発性記憶素子に用いたトランジスタと同様のトランジスタを用いることが好ましい。
なお、トランジスタ１１２のソース電極と容量素子１１１の他方の電極とは、同じ電位としても良いし、異なる電位としても良い。トランジスタ１１２のソース電極と容量素子１１１の他方の電極とが電気的に接続されている構成としても良い。また、容量素子１１１は必ずしも設ける必要はなく、例えば、トランジスタ１１２の寄生容量が大きい場合は、当該寄生容量で容量素子１１１の代替とすることができる。
ここで、トランジスタ１１０のドレイン電極およびトランジスタ１１２のゲート電極、すなわちノードＭ１は、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。しかしながら、トランジスタ１１０のオン・オフで直接的にデータの書き換えを行うことができるので、高電圧を用いてのフローティングゲート内への電荷の注入およびフローティングゲートからの電荷の引き抜きが不要である。つまり、不揮発性記憶素子１３３では、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧が不要である。よって、本実施の形態に記載の不揮発性記憶素子１３３を用いることにより、データの退避の際に必要な消費電力の低減を図ることができる。
また同様の理由により、データの書き込み動作や消去動作に起因する動作速度の低下を抑制することができるので、不揮発性記憶素子１３３の動作の高速化が実現される。また同様の理由により、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、本実施の形態に記載の不揮発性記憶素子１３３は、従来のフローティングゲート型トランジスタと異なり、原理的な書き込み回数の制限が存在しないことを意味する。以上により、不揮発性記憶素子１３３は、レジスタなどの多くの書き換え回数や高速動作を要求される記憶装置としても十分に用いることができる。
また不揮発性記憶素子１３３は図２（Ｃ）に示すように、図２（Ｂ）に示す構成に加えて、さらにトランジスタ１１３を設けた構成としても良い。トランジスタ１１３は、ゲート電極に制御信号Ｓ２が与えられており、ドレイン電極（またはソース電極）と揮発性記憶素子１３２のデータに対応する電荷が保持されたノードとが電気的に接続されており、ソース電極（またはドレイン電極）とトランジスタ１１２のドレイン電極とが電気的に接続されている。
ここで制御信号Ｓ２は、上記データの復帰を行う際にトランジスタ１１３のゲート電極に高電位を与える信号であり、このときにトランジスタ１１３をオン状態とすることができる。これにより、データの復帰を行う際にトランジスタ１１２のオン状態またはオフ状態に応じた電位を、揮発性記憶素子１３２のデータに対応する電荷が保持されるノードに与えることができる。
なお、トランジスタ１１３は、情報の読み出し速度を向上させるという観点から、上述の揮発性記憶素子に用いたトランジスタと同様のトランジスタを用いることが好ましい。
なお、不揮発性記憶素子１３３は、図２（Ａ）乃至図２（Ｃ）に示す構成に限られるものではない。例えば、相変化メモリ（ＰＣＭ：Ｐｈａｓｅ Ｃｈａｎｇｅ Ｍｅｍｏｒｙ）、抵抗変化型メモリ（ＲｅＲＡＭ：Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、磁気抵抗メモリ（ＭＲＡＭ：Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、強誘電体メモリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、フラッシュメモリなどを用いることができる。
なお、第２の回路ブロック１０２に含まれる複数の揮発性記憶素子、第３の回路ブロック１０３に含まれる複数の不揮発性記憶素子、およびそれらの制御関連の回路は、例えば、上記ＡＬＵの入力データや演算結果を一時的に格納するバッファレジスタや、汎用レジスタなどを構成することができる。また、プロセッサ１００にＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などからなるキャッシュメモリを設ける場合、第２の回路ブロック１０２に含まれる複数の揮発性記憶素子、第３の回路ブロック１０３に含まれる複数の不揮発性記憶素子、およびそれらの制御関連の回路は、当該キャッシュメモリを構成することもできる。
以上に示す、第１の回路ブロック１０１乃至第３の回路ブロック１０３は、それぞれ第１の高電位電源線ＶＤＤ１乃至第３の高電位電源線ＶＤＤ３と接続されており、これらを介して第４の高電位電源線ＶＤＤから高電位Ｈが供給されている。ここで、第１の高電位電源線ＶＤＤ１は第１のスイッチ１２１および第２のスイッチ１２２を介して第４の高電位電源線ＶＤＤと電気的に接続されており、第２の高電位電源線ＶＤＤ２は第１のスイッチ１２１を介して第４の高電位電源線ＶＤＤと電気的に接続されており、第３の高電位電源線ＶＤＤ３は第１のスイッチ１２１および第３のスイッチ１２３を介して第４の高電位電源線ＶＤＤと電気的に接続されている。また、第３の高電位電源線ＶＤＤ３は第１の高電位電源線ＶＤＤ１と第４のスイッチ１２４を介して電気的に接続されている。なお、第１のスイッチ１２１乃至第４のスイッチ１２４を、トランジスタを用いて形成する場合、当該トランジスタがオン状態のとき導通状態であり、当該トランジスタがオフ状態のとき非導通状態であるとする。
つまり、図示されていない電源と接続された第４の高電位電源線ＶＤＤから、プロセッサ１００の第１の回路ブロック１０１乃至第３の回路ブロック１０３への高電位Ｈの供給は、第１のスイッチ１２１乃至第３のスイッチ１２３によって制御されている。
ここで、第４の高電位電源線ＶＤＤとプロセッサ１００の間に第１のスイッチ１２１しか設けられておらず、第１の高電位電源線ＶＤＤ１乃至第３の高電位電源線ＶＤＤ３が常に導通状態のプロセッサを考える。このようなプロセッサでは、演算処理期間、データ退避期間およびデータ復帰期間に、回路全体に高電位Ｈが供給されることになる。
これにより、論理回路およびその関連回路が動作する必要のないデータ退避期間およびデータ復帰期間にも第１の回路ブロック１０１に高電位Ｈが供給される。また、不揮発性記憶素子およびその関連回路が動作する必要のない演算処理期間にも第３の回路ブロック１０３に高電位Ｈが供給される。このように、動作する必要のない回路ブロックの高電位電源線からもトランジスタなどを介して低電位電源線へとリーク電流が発生し、当該リーク電流に起因する消費電力も増大することになる。
これに対して本実施の形態に示すように、第２のスイッチ１２２を用いることにより、第１の回路ブロック１０１だけを用いない、データ退避期間およびデータ復帰期間において、第１の回路ブロック１０１への電源供給を遮断し、このときの第２のスイッチ１２２によりリーク電流の低減を図ることができる。このようにリーク電流の低減を図ることにより、当該リーク電流に起因する消費電力も低減することができる。
また同様に本実施の形態に示すように、第３のスイッチ１２３を用いることにより、第３の回路ブロック１０３だけを用いない、演算処理期間において、第３の回路ブロック１０３への電源供給を遮断し、このときの第３のスイッチ１２３によりリーク電流の低減を図ることができる。このようにリーク電流の低減を図ることにより、当該リーク電流に起因する消費電力も低減することができる。
また、第２のスイッチ１２２および第３のスイッチ１２３を非導通状態として、第４のスイッチ１２４を導通状態とすることにより、第１の高電位電源線ＶＤＤ１から第３の高電位電源線ＶＤＤ３へ、または第３の高電位電源線ＶＤＤ３から第１の高電位電源線ＶＤＤ１へ電荷を移動させ、第３の回路ブロック１０３または第１の回路ブロック１０１の充電を行い、消費電力の低減を図ることができる。
第１のスイッチ１２１乃至第４のスイッチ１２４は、上記揮発性記憶素子に用いられるトランジスタよりオフ電流が低いトランジスタが好ましく、図２（Ａ）乃至図２（Ｃ）に示すトランジスタ１１０と同様の、極めてオフ電流の低いトランジスタを用いて形成することがより好ましい。
このように、極めてオフ電流の低いトランジスタを用いて形成される第１のスイッチ１２１乃至第４のスイッチ１２４を用いることにより、第４の高電位電源線ＶＤＤと接続される第１のスイッチ１２１乃至第４のスイッチ１２４におけるリーク電流の低減をさらに図ることができる。特に第１のスイッチ１２１に極めてオフ電流の低いトランジスタを用いることにより、少なくとも、第１の回路ブロック１０１乃至第３の回路ブロック１０３への電源供給を遮断する電源遮断期間において、第４の高電位電源線ＶＤＤからのリーク電流をさらに低減し、プロセッサの消費電力の低減をさらに図ることができる。
ここで、本実施の形態に係るプロセッサ１００を用いたパワーゲーティングの駆動方法について図３、図４（Ａ）および図４（Ｂ）を用いて説明する。図３は、プロセッサ１００の演算処理期間、第１の充電期間、データ退避期間、電源遮断期間、データ復帰期間および第２の充電期間における、第１のスイッチ１２１乃至第４のスイッチ１２４のオン・オフの状態、および第１の高電位電源線ＶＤＤ１乃至第３の高電位電源線ＶＤＤ３の電位のタイミングチャートを表している。タイミングチャートの横に記載された符号は、それぞれ第１のスイッチ１２１乃至第４のスイッチ１２４、および第１の高電位電源線ＶＤＤ１乃至第３の高電位電源線ＶＤＤ３に対応している。
プロセッサ１００は、第１の回路ブロック１０１と第２の回路ブロック１０２を用いて通常の演算処理を行う演算処理期間と、第１の高電位電源線ＶＤＤ１から第３の高電位電源線ＶＤＤ３に電荷を充電する第１の充電期間と、第２の回路ブロック１０２の揮発性記憶素子から第３の回路ブロック１０３の不揮発性記憶素子にデータを退避させるデータ退避期間と、第１の高電位電源線ＶＤＤ１乃至第３の高電位電源線ＶＤＤ３と第４の高電位電源線ＶＤＤを非導通状態とする電源遮断期間と、第３の回路ブロック１０３の不揮発性記憶素子から第２の回路ブロック１０２の揮発性記憶素子にデータを復帰させるデータ復帰期間と、第３の高電位電源線ＶＤＤ３から第１の高電位電源線ＶＤＤ１に電荷を充電する第２の充電期間と、に分けて動作する。
演算処理期間は、第１のスイッチ１２１および第２のスイッチ１２２を導通状態とし、第３のスイッチ１２３および第４のスイッチ１２４を非導通状態とする。これにより第４の高電位電源線ＶＤＤの高電位Ｈは、第１の高電位電源線ＶＤＤ１および第２の高電位電源線ＶＤＤ２に与えられる。よって、第１の高電位電源線ＶＤＤ１が高電位Ｈに、第２の高電位電源線ＶＤＤ２が高電位Ｈに、第３の高電位電源線ＶＤＤ３が低電位Ｌになる。
第１の高電位電源線ＶＤＤ１および第２の高電位電源線ＶＤＤ２に高電位Ｈが与えられるので、プロセッサ１００は第１の回路ブロック１０１を用いて通常の演算処理を行い、第２の回路ブロック１０２を用いて当該演算処理におけるデータの書き込みや読み出しを行うことができる。さらに、第３の高電位電源線ＶＤＤ３が低電位Ｌとなり、当該第３の高電位電源線ＶＤＤ３からのリーク電流が低減されるので、演算処理期間に用いる必要のない第３の回路ブロック１０３における消費電力の低減を図ることができる。
第１の充電期間は、第１のスイッチ１２１および第４のスイッチ１２４を導通状態とし、第２のスイッチ１２２および第３のスイッチ１２３を非導通状態とする。このとき、第４のスイッチ１２４を非導通状態から導通状態にするより先に、第２のスイッチ１２２を導通状態から非導通状態にすることが好ましい。これにより第４の高電位電源線ＶＤＤの高電位Ｈは、第２の高電位電源線ＶＤＤ２に与えられる。また、第１の高電位電源線ＶＤＤ１と第３の高電位電源線ＶＤＤ３は導通状態となり、第４の高電位電源線ＶＤＤは第１の高電位電源線ＶＤＤ１と第３の高電位電源線ＶＤＤ３と非導通状態となる。よって、第１の高電位電源線ＶＤＤ１が電位Ｖ１に、第２の高電位電源線ＶＤＤ２が高電位Ｈに、第３の高電位電源線ＶＤＤ３が電位Ｖ１になる。
第２の高電位電源線ＶＤＤ２に高電位Ｈが与えられるので、プロセッサ１００は、第２の回路ブロック１０２の揮発性記憶素子に書き込まれたデータを、第１の充電期間の間保持することができる。
また、第１の高電位電源線ＶＤＤ１から第３の高電位電源線ＶＤＤ３に電荷を充電することができる。ここで、当該電荷は、第４のスイッチ１２４が設けられていない場合、非導通状態となった第１の高電位電源線ＶＤＤ１から放電されるだけだが、本実施の形態に示すように第４のスイッチ１２４を設けることにより、低電位Ｌである第３の高電位電源線ＶＤＤ３を充電することができる。
このときの第１の回路ブロック１０１、第３の回路ブロック１０３および第４のスイッチ１２４の等価回路図を図４（Ａ）および図４（Ｂ）に示す。ここで、図４（Ａ）は、演算処理期間から第１の充電期間に移るときの等価回路図であり、第２のスイッチ１２２はオフ状態に切り替わっているが、第４のスイッチ１２４はオフ状態のままである。図４（Ｂ）は第４のスイッチ１２４もオン状態に切り替わっており、充電が完了した状態を示す。
図４（Ａ）および図４（Ｂ）では、第１の回路ブロック１０１の合成容量を合成容量１４１、第３の回路ブロック１０３の合成容量を合成容量１４３とする。
図４（Ａ）に示す、第４のスイッチ１２４がオフ状態で、第１の高電位電源線ＶＤＤ１と第３の高電位電源線ＶＤＤ３とが非導通状態のときの第１の高電位電源線ＶＤＤ１の電位をＨとし、第３の高電位電源線ＶＤＤ３の電位をＬとし、合成容量１４１の静電容量をＣ１とし、合成容量１４３の静電容量をＣ３とすると、図４（Ｂ）に示す、充電完了後の第１の高電位電源線ＶＤＤ１および第３の高電位電源線ＶＤＤ３の電位Ｖ１は、以下の式１で表せる。
第１の充電期間に第３の高電位電源線ＶＤＤ３を充電して電位Ｖ１を与えておくことにより、データ退避期間に第３の高電位電源線ＶＤＤ３に充電すべき電位がＨ−Ｖ１となる。このように第１の充電期間に充電を行うことにより、データ退避期間に行うべき充電量を低減し、プロセッサのさらなる低消費電力化を図ることができる。
データ退避期間は、第１のスイッチ１２１および第３のスイッチ１２３を導通状態とし、第２のスイッチ１２２および第４のスイッチ１２４を非導通状態とする。これにより第４の高電位電源線ＶＤＤの高電位Ｈは、第２の高電位電源線ＶＤＤ２および第３の高電位電源線ＶＤＤ３に与えられる。よって、第１の高電位電源線ＶＤＤ１が低電位Ｌに、第２の高電位電源線ＶＤＤ２が高電位Ｈに、第３の高電位電源線ＶＤＤ３が高電位Ｈになる。このとき、第１の高電位電源線ＶＤＤ１では、与えられていた電位Ｖ１が第１の高電位電源線ＶＤＤ１からのリーク電流に応じて減少することになる。
第２の高電位電源線ＶＤＤ２および第３の高電位電源線ＶＤＤ３に高電位Ｈが与えられるので、プロセッサ１００は第２の回路ブロック１０２の揮発性記憶素子から第３の回路ブロック１０３の不揮発性記憶素子にデータを退避させることができる。さらに、第１の高電位電源線ＶＤＤ１が低電位Ｌとなり、当該第１の高電位電源線ＶＤＤ１からのリーク電流が低減されるので、データ退避期間に用いる必要のない第１の回路ブロック１０１における消費電力の低減を図ることができる。
電源遮断期間は、少なくとも第１のスイッチ１２１を非導通状態とする。これにより第４の高電位電源線ＶＤＤの高電位Ｈは、第１の高電位電源線ＶＤＤ１乃至第３の高電位電源線ＶＤＤ３に与えられない。よって、第１の高電位電源線ＶＤＤ１乃至第３の高電位電源線ＶＤＤ３の電位は低電位Ｌになる。このようにして、プロセッサで演算処理の必要がない期間に、少なくともプロセッサの一部への電源供給を遮断して、当該プロセッサの低消費電力化を図ることができる。
データ復帰期間は、第１のスイッチ１２１および第３のスイッチ１２３を導通状態とし、第２のスイッチ１２２および第４のスイッチ１２４を非導通状態とする。これにより第４の高電位電源線ＶＤＤの高電位Ｈは、第２の高電位電源線ＶＤＤ２および第３の高電位電源線ＶＤＤ３に与えられる。よって、第１の高電位電源線ＶＤＤ１が低電位Ｌに、第２の高電位電源線ＶＤＤ２が高電位Ｈに、第３の高電位電源線ＶＤＤ３が高電位Ｈになる。
第２の高電位電源線ＶＤＤ２および第３の高電位電源線ＶＤＤ３に高電位Ｈが与えられるので、プロセッサ１００は第３の回路ブロック１０３の不揮発性記憶素子から第２の回路ブロック１０２の揮発性記憶素子にデータを復帰させることができる。さらにデータ退避期間と同様に、第１の高電位電源線ＶＤＤ１が低電位Ｌとなり、当該第１の高電位電源線ＶＤＤ１からのリーク電流が低減されるので、データ復帰期間に用いる必要のない第１の回路ブロック１０１における消費電力の低減を図ることができる。
第２の充電期間は、第１のスイッチ１２１および第４のスイッチ１２４を導通状態とし、第２のスイッチ１２２および第３のスイッチ１２３を非導通状態とする。このとき、第４のスイッチ１２４を非導通状態から導通状態にするより先に、第３のスイッチ１２３を導通状態から非導通状態にすることが好ましい。これにより第４の高電位電源線ＶＤＤの高電位Ｈは、第２の高電位電源線ＶＤＤ２に与えられる。また、第１の高電位電源線ＶＤＤ１と第３の高電位電源線ＶＤＤ３は導通状態となり、第４の高電位電源線ＶＤＤと第１の高電位電源線ＶＤＤ１と第３の高電位電源線ＶＤＤ３は非導通状態となる。よって、第１の高電位電源線ＶＤＤ１が電位Ｖ２に、第２の高電位電源線ＶＤＤ２が高電位Ｈに、第３の高電位電源線ＶＤＤ３が電位Ｖ２になる。なお、図３のタイミングチャートにおいて、電位Ｖ２は電位Ｖ１と同値としているが、電位Ｖ２はこれに限られるものではない。
第２の高電位電源線ＶＤＤ２に高電位Ｈが与えられるので、プロセッサ１００は、第２の回路ブロック１０２の揮発性記憶素子に書き込み直されたデータを、第２の充電期間の間保持することができる。
また、第１の充電期間とは逆に、第３の高電位電源線ＶＤＤ３から第１の高電位電源線ＶＤＤ１に電荷を充電することができる。
第１の充電期間の時と同様に考え、第４のスイッチ１２４がオフ状態で、第１の高電位電源線ＶＤＤ１と第３の高電位電源線ＶＤＤ３とが非導通状態のときの第１の高電位電源線ＶＤＤ１の電位をＬとし、第３の高電位電源線ＶＤＤ３の電位をＨとし、合成容量１４１の静電容量をＣ１とし、合成容量１４３の静電容量をＣ３とすると、充電完了後の第１の高電位電源線ＶＤＤ１および第３の高電位電源線ＶＤＤ３の電位Ｖ２は、以下の式２で表せる。
第２の充電期間に第１の高電位電源線ＶＤＤ１を充電して電位Ｖ２を与えておくことにより、次の演算処理期間に第１の高電位電源線ＶＤＤ１に充電すべき電位がＨ−Ｖ２となる。このように第２の充電期間に充電を行うことにより、次の演算処理期間に行うべき充電量を低減し、プロセッサのさらなる低消費電力化を図ることができる。
第２の充電期間の次に、上記と同様の方法で次の演算処理期間もプロセッサを動作させることができる。
なお、本実施の形態に示すパワーゲーティングの駆動方法においては、第１の充電期間と第２の充電期間の両方を設けたが、開示する発明はこれに限られることなく、第１の充電期間または第２の充電期間のいずれかを設ける構成としても良い。
例えば、Ｃ１≫Ｃ３となる場合、式１および式２よりＶ１≒Ｈ、Ｖ２≒Ｌとなるので、第１の充電期間の充電は効果的だが、第２の充電期間の充電は効果がほとんど得られない。よって、第１の回路ブロック１０１の合成容量が第３の回路ブロック１０３の合成容量より十分大きい場合、第１の充電期間のみとすることが好ましい。
逆に、Ｃ３≫Ｃ１となる場合、式１および式２よりＶ１≒Ｌ、Ｖ２≒Ｈとなるので、第２の充電期間の充電は効果的だが、第１の充電期間の充電は効果がほとんど得られない。よって、第３の回路ブロック１０３の合成容量が第１の回路ブロック１０１の合成容量より十分大きい場合、第２の充電期間のみとすることが好ましい。
以上のようにプロセッサ１００でパワーゲーティングの駆動方法を用いることにより、高電位電源線からのリーク電流を低減することができる。これにより、消費電力の低減が図られたプロセッサを提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態においては、先の実施の形態に示すプロセッサの作製方法の一例について、図５乃至図９を用いて説明する。例として図２（Ｂ）に示す不揮発性記憶素子１３３のトランジスタ１１０およびトランジスタ１１２の作製方法について説明する。なお、図５乃至図８において、Ａ−Ｂに示す断面図は、ワイドバンドギャップ半導体として酸化物半導体を有するトランジスタ１１０、ｎ型のトランジスタ１１２が形成される領域の断面図に相当し、Ｃ−Ｄに示す断面図は、酸化物半導体膜を有するトランジスタ１１０のドレイン電極（またはソース電極）とｎ型のトランジスタ１１２のゲート電極とが接続されたノードＭ１における断面図に相当する。
なお、図２（Ｂ）に示す揮発性記憶素子１３２を構成するトランジスタは、トランジスタ１１２と同様の材料および同様の方法で形成することができる。また、図２（Ｃ）に示す構造とする場合、トランジスタ１１３も、トランジスタ１１２と同様の材料および同様の方法で形成することができる。
まず、図５（Ａ）に示すように、ｐ型の半導体基板２０１に素子分離領域２０３を形成する。
ｐ型の半導体基板２０１としては、ｐ型の導電型を有する単結晶シリコン基板（シリコンウェハー）、化合物半導体基板（ＳｉＣ基板、ＧａＮ基板等）を用いることができる。
また、ｐ型の半導体基板２０１の代わりに、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板として、鏡面研磨ウェハーに酸素イオンを注入した後、高温加熱することにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて作られた所謂ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ ＯＸｙｇｅｎ）基板や、水素イオン注入により形成された微小ボイドの熱処理による成長を利用して半導体基板を劈開するスマートカット法や、ＥＬＴＲＡＮ法（Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ Ｔｒａｎｓｆｅｒ：キャノン社の登録商標）等を用いて形成したＳＯＩ基板を用いてもよい。
素子分離領域２０３は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法またはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法等を用いて形成する。
また、同一基板上にｐ型のトランジスタを形成する場合、ｐ型半導体基板２０１の一部にｎウェル領域を形成してもよい。ｎウェル領域は、リン、ヒ素等のｎ型を付与する不純物元素を添加して形成される。
なお、ここでは、ｐ型の半導体基板を用いているが、ｎ型の半導体基板を用いて、ｐ型のトランジスタを形成してもよい。その場合、ｎ型の半導体基板にｐ型を付与するホウ素等の不純物元素が添加されたｐウェル領域を形成して、同一基板上にｎ型のトランジスタを形成してもよい。
次に、図５（Ｂ）に示すように、半導体基板２０１上にゲート絶縁膜２０７およびゲート電極２０９を形成する。
熱処理を行い半導体基板２０１の表面を酸化した酸化シリコン膜を形成する。または、熱酸化法により酸化シリコン膜を形成した後に、窒化処理を行うことによって酸化シリコン膜の表面を窒化させることにより、酸化シリコン膜と酸素と窒素を有するシリコン膜（酸化窒化シリコン膜）との積層構造で形成する。次に、酸化シリコン膜または酸窒化シリコン膜の一部を選択的にエッチングして、ゲート絶縁膜２０７を形成する。若しくは、厚さ５〜５０ｎｍの酸化シリコン、酸化窒化シリコン、高誘電率物質（ｈｉｇｈ−ｋ材料ともいう）であるタンタル酸化物、酸化ハフニウム、酸化ハフニウムシリケート、酸化ジルコニウム、酸化アルミニウム、酸化チタンなどの金属酸化物、または酸化ランタンなどの希土類酸化物等を、ＣＶＤ法、スパッタリング法等を用いて形成した後、選択的に一部をエッチングして、ゲート絶縁膜２０７を形成する。
ゲート電極２０９は、タンタル、タングステン、チタン、モリブデン、クロム、ニオブ等から選択された金属、またはこれらの金属を主成分とする合金材料若しくは化合物材料を用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いることができる。また、金属窒化物膜と上記の金属膜の積層構造でゲート電極２０９を形成してもよい。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金属窒化物膜を設けることにより、金属膜の密着性を向上させることができ、剥離を防止することができる。
ゲート電極２０９は、導電膜をスパッタリング法、ＣＶＤ法等により形成した後、該導電膜の一部を選択的にエッチングして形成される。
ここでは、熱処理を行い、半導体基板２０１上の表面を酸化した酸化シリコン膜を形成し、該酸化シリコン膜上に窒化タンタル膜及びタングステン膜が積層された導電膜をスパッタリング法により形成した後、酸化シリコン膜及び導電膜のそれぞれ一部を選択的にエッチングして、ゲート絶縁膜２０７およびゲート電極２０９を形成する。
なお、高集積化を実現するためには、ゲート電極２０９の側面にサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタの特性を重視する場合には、ゲート電極２０９の側面にサイドウォール絶縁層を設けることもできる。
次に、図５（Ｃ）に示すように、半導体基板２０１にｎ型を付与する不純物元素を添加して、ｎ型の不純物領域２１１ａ、ｎ型の不純物領域２１１ｂを形成する。また、同一基板上にｎウェル領域を形成している場合、当該領域にｐ型を付与する不純物元素を添加してｐ型の不純物領域を形成する。ｎ型の不純物領域２１１ａ、ｎ型の不純物領域２１１ｂおよびｐ型の不純物領域におけるｎ型を付与する不純物元素及びｐ型を付与する不純物元素の濃度は、１×１０１９／ｃｍ３以上１×１０２１／ｃｍ３以下とすることが好ましい。ｎ型を付与する不純物元素及びｐ型を付与する不純物元素は、イオンドーピング法、イオン注入法等を適宜用いて、半導体基板２０１及びｎウェル領域に添加する。
また、ゲート電極２０９の側面にサイドウォール絶縁層を設ける場合、当該サイドウォール絶縁層と重畳する領域に、ｎ型の不純物領域２１１ａ、ｎ型の不純物領域２１１ｂおよびｐ型の不純物領域とは異なる不純物濃度の不純物領域を形成することができる。
次に、図５（Ｄ）に示すように、半導体基板２０１、素子分離領域２０３、ゲート絶縁膜２０７およびゲート電極２０９上に、スパッタリング法、ＣＶＤ法等により、絶縁膜２１５および絶縁膜２１７を形成する。
絶縁膜２１５および絶縁膜２１７は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける。なお、絶縁膜２１５をＣＶＤ法により形成することで、絶縁膜２１５の水素含有量が高まる。このような絶縁膜２１５を用いて加熱処理を行うことにより、半導体基板を水素化し、水素によりダングリングボンドを終端させ、当該半導体基板中の欠陥を低減することができる。
また、絶縁膜２１７として、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）などの無機材料、または、ポリイミド、アクリルなどの有機材料を用いて形成することで、絶縁膜２１７の平坦性を高めることができる。
絶縁膜２１５または絶縁膜２１７を形成した後、ｎ型の不純物領域２１１ａ、ｎ型の不純物領域２１１ｂおよびｐ型の不純物領域に添加された不純物元素を活性化するための熱処理を行う。
以上の工程により、図５（Ｄ）に示すように、ｎ型のトランジスタ１１２を作製することができる。ここで、トランジスタ１１２は、単結晶シリコンなどの酸化物半導体とは異なる半導体を用いて形成されるので、十分な高速動作が可能となる。これにより、十分高速なアクセスが可能なプロセッサの記憶ブロックを形成することができる。
次に、絶縁膜２１５および絶縁膜２１７の一部を選択的にエッチングして、開口部を形成する。次に、開口部にコンタクトプラグ２１９ａおよびコンタクトプラグ２１９ｂを形成する。代表的には、スパッタリング法、ＣＶＤ法等により導電膜を形成した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法やエッチングなどにより平坦化処理を行い、導電膜の不要な部分を除去して、コンタクトプラグ２１９ａおよびコンタクトプラグ２１９ｂを形成する。
コンタクトプラグ２１９ａおよびコンタクトプラグ２１９ｂとなる導電膜は、ＷＦ６ガスとＳｉＨ４ガスからＣＶＤ法でタングステンシリサイドを形成し、開口部に埋め込むことで形成される。
次に、絶縁膜２１７及びコンタクトプラグ２１９ａおよびコンタクトプラグ２１９ｂ上に、スパッタリング法、ＣＶＤ法等により絶縁膜を形成した後、該絶縁膜の一部を選択的にエッチングし、溝部を有する絶縁膜２２１を形成する。次に、スパッタリング法、ＣＶＤ法等により導電膜を形成した後、ＣＭＰ法やエッチングなどにより平坦化処理を行い、該導電膜の不要な部分を除去して、配線２２３ａおよび配線２２３ｂを形成する（図６（Ａ）参照）。
絶縁膜２２１は、絶縁膜２１５と同様の材料を用いて形成することができる。
配線２２３ａおよび配線２２３ｂとして、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単体金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
次に、絶縁膜２２１、配線２２３ａおよび配線２２３ｂ上にスパッタリング法、ＣＶＤ法等により絶縁膜２２０を形成して、当該絶縁膜２２０上に、スパッタリング法、ＣＶＤ法等により絶縁膜を形成した後、該絶縁膜の一部を選択的にエッチングし、溝部を有する絶縁膜２２２を形成する。次に、スパッタリング法、ＣＶＤ法等により導電膜を形成した後、ＣＭＰ法やエッチングなどにより平坦化処理を行い、該導電膜の不要な部分を除去して、電極２２４を形成する（図６（Ｂ）参照）。
ここで、絶縁膜２２０および絶縁膜２２２は、絶縁膜２１５と同様の材料を用いて形成することができる。ただし、絶縁膜２２０は絶縁膜２２２のエッチングに対して選択性を有する材料とすることが好ましい。
ここで、電極２２４は、後述するトランジスタ１１０のバックゲート電極として機能する電極である。このような電極２２４を設けることにより、トランジスタ１１０のしきい値電圧の制御を行うことができる。電極２２４は、電気的に絶縁しているフローティングの状態であっても良いし、電位が他から与えられている状態であっても良い。トランジスタ１１０のしきい値電圧の制御に応じて適宜設定することができる。なお、電極２２４の材料としては、後述するゲート電極２３３と同様の材料を用いることができる。
なお、本実施の形態では、電極２２４を配線２２３ａおよび配線２２３ｂ上に設ける構成としているが、これに限られることなく、例えば、電極２２４を配線２２３ａおよび配線２２３ｂと同じ導電層で形成する構成としても良い。
平坦化された絶縁膜２２２、電極２２４を用いることで、後に形成する酸化物半導体膜を有するトランジスタにおける電気特性のばらつきを低減することができる。また、酸化物半導体膜を有するトランジスタを歩留まり高く形成することができる。
次に、加熱処理またはプラズマ処理により、絶縁膜２２１、配線２２３ａ、配線２２３ｂ、絶縁膜２２０、絶縁膜２２２および電極２２４に含まれる水素を脱離させることが好ましい。この結果、後の加熱処理において、後に形成される絶縁膜及び酸化物半導体膜中に水素が拡散することを防ぐことができる。なお、加熱処理は、不活性雰囲気、減圧雰囲気または乾燥空気雰囲気にて、１００℃以上基板の歪み点未満で行う。また、プラズマ処理は、希ガス、酸素、窒素または酸化窒素（亜酸化窒素、一酸化窒素、二酸化窒素など）を用いる。
次に、絶縁膜２２２および電極２２４上に、スパッタリング法、ＣＶＤ法等により、絶縁膜２２５を形成する。絶縁膜２２５としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム、酸化窒化アルミニウムを単層または積層して形成する。また、絶縁膜２２５として、加熱により酸素の一部が脱離する酸化絶縁膜を用いて形成することが好ましい。加熱により酸素の一部が脱離する酸化絶縁膜としては、化学量論比を満たす酸素よりも多くの酸素を含む酸化絶縁膜を用いる。加熱により酸素の一部が脱離する酸化絶縁膜は、加熱により酸素が脱離するため、後の工程で行う加熱により酸化物半導体膜に酸素を拡散させることができる。
また、絶縁膜２２５を積層構造とする場合、下側の絶縁膜を下層から拡散される不純物の混入を防ぐ、バリア膜として機能する絶縁膜とすることが好ましい。特に半導体基板２０１として単結晶シリコン基板、ＳＯＩ基板、またはシリコンなどの半導体素子が設けられた基板などを用いる場合、基板に含まれる水素などが拡散して後に形成される酸化物半導体膜に混入するのを防ぐことができる。このような絶縁膜としては、例えば、プラズマＣＶＤ法またはスパッタリング法等を用いて成膜した、窒化シリコン膜、窒化酸化シリコン膜、または酸化アルミニウム膜などを用いることができる。
また、絶縁膜２２５は、ＣＭＰ処理などを行って平坦化を図ることが望ましい。絶縁膜２２５の表面の平均面粗さ（Ｒａ）は、１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下とする。
なお、本明細書などにおいて平均面粗さ（Ｒａ）とは、ＪＩＳＢ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さ（Ｒａ）を、曲面に対して適用できるよう三次元に拡張したものであり、基準面から指定面までの偏差の絶対値を平均した値で表現される。
平均面粗さ（Ｒａ）は、測定データの示す面である指定面をＺ＝Ｆ（Ｘ，Ｙ）で表すとき、基準面から指定面までの偏差の絶対値を平均した値で表現され、次の式で与えられる。
ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，ｆ（ｘ１，ｙ１）），（ｘ１，ｙ２，ｆ（ｘ１，ｙ２）），（ｘ２，ｙ１，ｆ（ｘ２，ｙ１）），（ｘ２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
上記ＣＭＰ処理は、１回行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、絶縁膜２２５の表面の平坦性をさらに向上させることができる。
また、絶縁膜２２５を平坦化させる処理としては、プラズマ処理を用いることもできる。プラズマ処理は、真空のチャンバーに不活性ガス、例えばアルゴンガスなどの希ガスを導入し、被処理面を陰極とする電界をかけて行う。その原理としてはプラズマドライエッチ法と同等であるが、不活性ガスを用いて行う。すなわち、このプラズマ処理は、被処理面に不活性ガスのイオンを照射して、スパッタリング効果により表面の微細な凹凸を平坦化する処理である。このことから、当該プラズマ処理を「逆スパッタ処理」と呼ぶこともできる。
このプラズマ処理時、プラズマ中には電子とアルゴンの陽イオンが存在し、陰極方向にアルゴンの陽イオンが加速される。加速されたアルゴンの陽イオンは被処理面をスパッタする。このとき、該被処理面の凸部から優先的にスパッタされる。被処理面からスパッタされた粒子は、被処理面の別の場所に付着する。このとき、該被処理面の凹部に優先的に付着する。このように凸部を削り、凹部を埋めることで被処理面の平坦性が向上する。なお、プラズマ処理とＣＭＰ処理と併用することにより絶縁膜２２５のさらなる平坦化を図ることができる。
なお、当該プラズマ処理によって、絶縁膜２２５表面に付着した酸素、水分、有機物などの不純物をスパッタリングの効果で除去することも可能である。
なお、酸化物半導体の成膜を行う前に、成膜室の加熱および排気を行って、成膜室中の水素、水、水酸基、水素化物などの不純物を除去しておくことが好ましい。特に成膜室の内壁に吸着して存在するこれらの不純物を除去することが重要である。ここで、加熱処理は、例えば、１００℃以上４５０℃以下で行えばよい。また、成膜室の排気は、ドライポンプなどの粗引きポンプと、スパッタイオンポンプ、ターボ分子ポンプ及びクライオポンプなどの高真空ポンプとを適宜組み合わせて行うとよい。ターボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素や水の排気能力が低い。さらに、水の排気能力の高いクライオポンプまたは水素の排気能力の高いスパッタイオンポンプを組み合わせることが有効となる。またこのとき、不活性ガスを導入しながら不純物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくすることができる。このような処理を行って酸化物半導体の成膜前に成膜室の不純物を除去することにより、酸化物半導体への水素、水、水酸基、水素化物などの混入を低減することができる。
また、酸化物半導体膜をスパッタリング装置で成膜する前に、スパッタリング装置にダミー基板を搬入し、ダミー基板上に酸化物半導体膜を成膜して、ターゲット表面、または防着板に付着した水素、水分を取り除く工程を行ってもよい。
次に、絶縁膜２２５上に、スパッタリング法、塗布法、印刷法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法等を用いて酸化物半導体膜２２７を形成する（図６（Ｃ）参照）。ここでは、酸化物半導体膜２２７として、スパッタリング法により、１ｎｍ以上５０ｎｍ以下、好ましくは３ｎｍ以上２０ｎｍ以下の厚さで酸化物半導体膜を形成する。酸化物半導体膜２２７の厚さを上記厚さとすることで、トランジスタの微細化に伴って発生するおそれのある短チャネル効果を抑制することができる。
酸化物半導体膜２２７に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物を用いることができる。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。このとき、上記酸化物半導体においては、化学量論比に対し、酸素を過剰にすると好ましい。酸素を過剰にすることで酸化物半導体膜の酸素欠損に起因するキャリアの生成を抑制することができる。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
なお、酸化物半導体膜２２７において、アルカリ金属またはアルカリ土類金属の濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下であることが望ましい。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアが生成されることがあり、トランジスタのオフ電流の上昇の原因となるためである。
また、酸化物半導体膜２２７には、５×１０１８ａｔｏｍｓ／ｃｍ３以下の窒素が含まれてもよい。
なお、酸化物半導体膜２２７に用いることが可能な酸化物半導体は、シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い、ワイドバンドギャップ半導体とする。例えば、当該ワイドバンドギャップ半導体のバンドギャップは、２．５ｅＶ以上４ｅＶ以下、好ましくは３ｅＶ以上３．８ｅＶ以下とすればよい。このように、エネルギーギャップの広い酸化物半導体を用いることで、トランジスタのオフ電流を低減することができる。
酸化物半導体膜２２７は、単結晶構造であってもよいし、非単結晶構造であってもよい。後者の場合、アモルファス構造でも、多結晶構造でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファス構造でもよい。
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、上述のように、絶縁膜２２５の表面の平均面粗さ（Ｒａ）を、１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下とし、その上に酸化物半導体膜２２７を形成することが好ましい。
ここでは、酸化物半導体膜２２７をスパッタリング法により形成する。ターゲットとしては、上記酸化物に対応したものを用いることができる。
酸化物半導体としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料を用いる場合、ターゲットは上記の酸化物半導体膜２２７の材料およびその組成に合わせて適宜設定すればよい。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物をターゲットとして用いるとよい。ただし、ターゲットは、これらの材料及び組成に限定されるものではない。
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。また、組成に代表されるこれらの条件が互いに異なる酸化物半導体膜を、積層する構成としても良いし、チャネル形成領域とソース領域およびドレイン領域とに適宜設ける構成としても良い。
なお、スパッタリングガスは、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、希ガス及び酸素の混合ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。また、スパッタリングガスは、酸化物半導体膜への水素、水、水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを用いることが望ましい。
スパッタリング法において、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。
なお、酸化物半導体膜を成膜する成膜室は、リークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることが好ましく、それによりスパッタリング法により成膜する際、膜中への不純物の混入を低減することができる。このように、酸化物半導体膜の成膜工程において、更に好ましくは酸化絶縁膜の成膜工程において、成膜室の圧力、成膜室のリークレートなどにおいて、不純物の混入を極力抑えることによって、酸化物半導体膜に含まれる水素を含む不純物の混入を低減することができる。また、酸化絶縁膜から酸化物半導体膜への水素などの不純物の拡散を低減することができる。
酸化物半導体膜２２７は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。
酸化物半導体膜２２７は、例えばＣＡＡＣを有してもよい。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。ＣＡＡＣ−ＯＳは、完全な非晶質ではない。
ＣＡＡＣ−ＯＳは、例えば、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像で、結晶部を確認することができる場合がある。ＣＡＡＣ−ＯＳに含まれる結晶部は、例えば、ＴＥＭによる観察像で、一辺１００ｎｍの立方体内に収まる大きさであることが多い。また、ＣＡＡＣ−ＯＳは、ＴＥＭによる観察像で、結晶部と結晶部との境界を明確に確認できない場合がある。また、ＣＡＡＣ−ＯＳは、ＴＥＭによる観察像で、粒界（グレインバウンダリーともいう。）を明確に確認できない場合がある。ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、不純物が偏析することが少ない。また、ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、欠陥準位密度が高くなることが少ない。また、ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、電子移動度の低下が小さい。
ＣＡＡＣ−ＯＳは、例えば、複数の結晶部を有し、当該複数の結晶部においてｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っている場合がある。また、ＣＡＡＣ−ＯＳは、例えば、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用い、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行うと、配向を示す２θが３１°近傍のピークが現れる場合がある。また、ＣＡＡＣ−ＯＳは、例えば、電子線回折像で、スポット（輝点）が観測される場合がある。なお、特に、ビーム径が１０ｎｍφ以下、または５ｎｍφ以下の電子線を用いて得られる電子線回折像を、極微電子線回折像と呼ぶ。また、ＣＡＡＣ−ＯＳは、例えば、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが揃っていない場合がある。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない場合がある。
ＣＡＡＣ−ＯＳに含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。
また、ＣＡＡＣ−ＯＳは、例えば、欠陥準位密度を低減することで形成することができる。酸化物半導体において、例えば、酸素欠損があると欠陥準位密度が増加する。酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。ＣＡＡＣ−ＯＳを形成するためには、例えば、酸化物半導体に酸素欠損を生じさせないことが重要となる。従って、ＣＡＡＣ−ＯＳは、欠陥準位密度の低い酸化物半導体である。または、ＣＡＡＣ−ＯＳは、酸素欠損の少ない酸化物半導体である。
不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる場合がある。従って、当該酸化物半導体をチャネル形成領域に用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない場合がある。また、高純度真性または実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、キャリアトラップが少ない場合がある。従って、当該酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる場合がある。なお、酸化物半導体のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、欠陥準位密度の高い酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性が不安定となる場合がある。
また、高純度真性または実質的に高純度真性であるＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
酸化物半導体膜２２７は、例えば多結晶を有してもよい。なお、多結晶を有する酸化物半導体を、多結晶酸化物半導体と呼ぶ。多結晶酸化物半導体は複数の結晶粒を含む。多結晶酸化物半導体は、例えば、非晶質部を有している場合がある。
酸化物半導体膜２２７は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体は、完全な非晶質ではない。
微結晶酸化物半導体は、例えば、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体に含まれる結晶部は、例えば、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、例えば、１ｎｍ以上１０ｎｍ以下の微結晶をナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶ。ナノ結晶を有する酸化物半導体を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。また、ｎｃ−ＯＳは、例えば、ＴＥＭによる観察像では、結晶部と結晶部との境界を明確に確認できない場合がある。また、ｎｃ−ＯＳは、例えば、明確な粒界を有さないため、不純物が偏析することが少ない。また、ｎｃ−ＯＳは、例えば、明確な粒界を有さないため、欠陥準位密度が高くなることが少ない。また、ｎｃ−ＯＳは、例えば、明確な粒界を有さないため、電子移動度の低下が小さい。
ｎｃ−ＯＳは、例えば、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域）において原子配列に周期性を有する場合がある。また、ｎｃ−ＯＳは、例えば、結晶部と結晶部との間で規則性がないため、巨視的には原子配列に周期性が見られない場合、または長距離秩序が見られない場合がある。従って、ｎｃ−ＯＳは、例えば、分析方法によっては、非晶質酸化物半導体と区別が付かない場合がある。ｎｃ−ＯＳは、例えば、ＸＲＤ装置を用い、結晶部よりも大きいビーム径のＸ線でｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行うと、配向を示すピークが検出されない場合がある。また、ｎｃ−ＯＳは、例えば、結晶部よりも大きいビーム径（例えば、２０ｎｍφ以上、または５０ｎｍφ以上）の電子線を用いる電子線回折像では、ハローパターンが観測される場合がある。また、ｎｃ−ＯＳは、例えば、結晶部と同じか結晶部より小さいビーム径（例えば、１０ｎｍφ以下、または５ｎｍφ以下）の電子線を用いる極微電子線回折像では、スポットが観測される場合がある。また、ｎｃ−ＯＳの極微電子線回折像は、例えば、円を描くように輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳの極微電子線回折像は、例えば、当該領域内に複数のスポットが観測される場合がある。ｎｃ−ＯＳは、微小な領域において原子配列に周期性を有する場合があるため、非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、結晶部と結晶部との間で規則性がないため、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
なお、酸化物半導体膜２２７が、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体の二種以上を有する混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域、微結晶酸化物半導体の領域、多結晶酸化物半導体の領域、ＣＡＡＣ−ＯＳの領域、のいずれか二種以上の領域を有する場合がある。また、混合膜は、例えば、非晶質酸化物半導体の領域、微結晶酸化物半導体の領域、多結晶酸化物半導体の領域、ＣＡＡＣ−ＯＳの領域、のいずれか二種以上の領域の積層構造を有する場合がある。
酸化物半導体膜２２７形成後、酸化物半導体膜２２７に対して、熱処理（第１の熱処理）を行ってもよい。熱処理を行うことによって、酸化物半導体膜２２７中に含まれる水素原子を含む物質をさらに除去し、酸化物半導体膜２２７の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。当該熱処理は不活性ガス雰囲気下で行い、熱処理の温度は、３００℃以上７００℃以下、好ましくは４５０℃以上６００℃以下、また、基板が歪み点を有する場合は基板の歪み点未満とする。不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
当該熱処理は、例えば、抵抗発熱体などを用いた電気炉に半導体基板２０１を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。
また、熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。なお、加熱処理装置としてＧＲＴＡ装置を用いる場合には、その熱処理時間が短いため、６５０℃〜７００℃の高温に加熱した不活性ガス中で基板を加熱してもよい。
また、上記熱処理で酸化物半導体膜２２７を加熱した後、同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）とすることが好ましい。特にこれらのガスには、水、水素などが含まれないことが好ましい。また、同じ炉に導入する酸素ガスまたはＮ２Ｏガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガスまたはＮ２Ｏガスの作用によって、脱水化または脱水素化処理による不純物の排除工程で低減してしまった酸化物半導体を構成する主成分材料の一つである酸素を供給することができる。
なお、上述の熱処理には水素や水などを除去する効果があるため、当該熱処理を、脱水化または脱水素化などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体層を島状に加工する前、ゲート絶縁膜の形成後などのタイミングにおいて行うことも可能である。また、このような脱水化または脱水素化の熱処理は、一回に限らず複数回行っても良い。
次に、酸化物半導体膜２２７の一部を選択的にエッチングして、電極２２４と重畳するように酸化物半導体膜２２９を形成する。それから、酸化物半導体膜２２９上に、スパッタリング法、ＣＶＤ法等により絶縁膜２３１を形成する。そして、絶縁膜２３１上にゲート電極２３３を形成する（図７（Ａ）参照）。
また、μ波（例えば周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で絶縁耐圧の高い高品質な絶縁層を形成できるので、後にゲート絶縁膜として用いられる絶縁膜２３１の形成に用いることが好ましい。高純度化された酸化物半導体と高品質ゲート絶縁膜とが密接することにより、界面準位を低減して界面特性を良好なものとすることができるからである。
絶縁膜２３１は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ−Ｏ系金属酸化物膜などを用いればよく、積層または単層で設ける。また、絶縁膜２３１は、絶縁膜２２５に示すような、加熱により酸素が脱離する酸化絶縁膜を用いてもよい。絶縁膜２３１に加熱により酸素が脱離する膜を用いることで、後の加熱処理により酸化物半導体膜２２９に生じる酸素欠損を修復することができ、トランジスタの電気特性の劣化を抑制できる。
また、絶縁膜２３１として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることでゲート絶縁膜の厚さを薄くしてもゲートリークを低減できる。
絶縁膜２３１の厚さは、１ｎｍ以上３００ｎｍ以下、より好ましくは５ｎｍ以上５０ｎｍ以下、より好ましくは１０ｎｍ以上３０ｎｍ以下とするとよい。
ゲート電極２３３は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金などを用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属元素を用いてもよい。また、ゲート電極２３３は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の膜、または複数組み合わせた合金膜、もしくは窒化膜を用いてもよい。
また、ゲート電極２３３は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
ゲート電極２３３は、印刷法またはインクジェット法により形成される。若しくは、スパッタリング法、ＣＶＤ法、蒸着法等で導電膜を形成した後、該導電膜の一部を選択的にエッチングして形成される。
なお、ゲート電極２３３と絶縁膜２３１との間に、絶縁膜２３１に接する材料層として、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＺｎＮなど）を設けることが好ましい。これらの膜は５ｅＶ以上、好ましくは５．５ｅＶ以上の仕事関数を有し、トランジスタのしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。例えば、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる場合、少なくとも酸化物半導体膜２２９より高い窒素濃度、具体的には７原子％以上の窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる。
この後、加熱処理を行うことが好ましい。当該加熱処理により、絶縁膜２２５及び絶縁膜２３１から酸化物半導体膜２２９に酸素を拡散させて、酸化物半導体膜２２９に含まれる酸素欠陥を補填し、酸素欠陥を低減することができる。
なお、絶縁膜２３１の成膜後に、不活性ガス雰囲気下、または酸素雰囲気下で熱処理（第２の熱処理）を行ってもよい。熱処理の温度は、２００℃以上４５０℃以下とするのが好ましく、２５０℃以上３５０℃以下とするのがより好ましい。このような熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、酸化物半導体膜２２９と接する絶縁膜２３１または絶縁膜２２５が酸素を含む場合、酸化物半導体膜２２９に酸素を供給し、該酸化物半導体膜２２９の酸素欠損を補填することもできる。このように、上述の熱処理には酸素を供給する効果があるため、当該熱処理を、加酸化（加酸素化）などと呼ぶこともできる。
なお、本実施の形態では、絶縁膜２３１の形成後に加酸化の熱処理を行っているが、加酸化の熱処理のタイミングはこれに限定されず、絶縁膜２３１の形成後に適宜行えばよい。
上述のように、脱水化または脱水素化の熱処理と加酸化の熱処理を適用し、酸化物半導体膜２２９中の不純物を低減し、酸素欠損を補填することで、酸化物半導体膜２２９を、その主成分以外の不純物が極力含まれないように高純度化することができる。
次に、ゲート電極２３３をマスクとして、酸化物半導体膜２２９にドーパントを添加する処理を行う。この結果、図７（Ｂ）に示すように、ゲート電極２３３に覆われ、ドーパントが添加されない第１の領域２３５ａと、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃを形成する。ゲート電極２３３をマスクにしてドーパントを添加するため、セルフアラインで、ドーパントが添加されない第１の領域２３５ａ、及びドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃを形成することができる。なお、ゲート電極２３３と重畳する第１の領域２３５ａはチャネル領域として機能する。また、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃは、電界緩和領域として機能する。また、第１の領域２３５ａ、及びドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃを酸化物半導体膜２３５と示す。
酸化物半導体膜２２９の第１の領域２３５ａは、水素濃度を５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とする。酸化物半導体及び水素の結合により、水素の一部がドナーとなり、キャリアである電子が生じてしまう。これらのため、酸化物半導体膜２２９の第１の領域２３５ａ中の水素濃度を低減することで、しきい値電圧のマイナスシフトを低減することができる。
ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃに含まれるドーパントの濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３未満とする。
ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃはドーパントを含むため、キャリア密度または欠陥を増加させることができる。このため、ドーパントを含まない第１の領域２３５ａと比較して導電性を高めることができる。なお、ドーパント濃度を増加させすぎると、ドーパントがキャリアの移動を阻害することになり、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃの導電性を低下させることになる。
ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃは、導電率が０．１Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下、好ましくは１０Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下とすることが好ましい。
酸化物半導体膜２２９において、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃを有することで、チャネル領域として機能する第１の領域２３５ａの端部に加わる電界を緩和させることができる。このため、トランジスタの短チャネル効果を抑制することができる。
酸化物半導体膜２２９にドーパントを添加する方法として、イオンドーピング法またはイオンインプランテーション法を用いることができる。また、添加するドーパントとしては、ホウ素、窒素、リン、及びヒ素の少なくとも一以上がある。または、ドーパントとしては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノンの少なくとも一以上がある。または、ドーパントとしては、水素がある。なお、ドーパントとして、ホウ素、窒素、リン、及びヒ素の一以上と、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノンの一以上と、水素とを適宜組み合わしてもよい。
また、酸化物半導体膜２２９へのドーパントの添加は、酸化物半導体膜２２９を覆って、絶縁膜などが形成されている状態を示したが、酸化物半導体膜２２９が露出している状態でドーパントの添加を行ってもよい。
さらに、上記ドーパントの添加はイオンドーピング法またはイオンインプランテーション法などによる注入する以外の方法でも行うことができる。例えば、添加する元素を含むガス雰囲気にてプラズマを発生させて、被添加物に対してプラズマ処理を行うことによって、ドーパントを添加することができる。上記プラズマを発生させる装置としては、ドライエッチング装置やＣＶＤ装置、高密度プラズマＣＶＤ装置などを用いることができる。
この後、加熱処理を行ってもよい。当該加熱処理の温度は、代表的には、１５０℃以上４５０℃以下、好ましくは２５０℃以上３２５℃以下とする。または、２５０℃から３２５℃まで徐々に温度上昇させながら加熱してもよい。
当該加熱処理により、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃの抵抗を低減することができる。なお、当該加熱処理において、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃは、結晶状態でも非晶質状態でもよい。
次に、図７（Ｃ）に示すように、ゲート電極２３３の側面にサイドウォール絶縁膜２３７、及びゲート絶縁膜２３９、並びに電極２４１ａ、電極２４１ｂを形成する。
サイドウォール絶縁膜２３７は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける。なお、サイドウォール絶縁膜２３７として、絶縁膜２２５と同様に、加熱により酸素の一部が脱離する酸化絶縁膜を用いて形成してもよい。
ここで、サイドウォール絶縁膜２３７の形成方法について説明する。
まず、絶縁膜２３１およびゲート電極２３３上に、後にサイドウォール絶縁膜２３７となる絶縁膜を形成する。絶縁膜は、スパッタリング法、ＣＶＤ法等により形成する。また、当該絶縁膜の厚さは特に限定はないが、ゲート電極２３３の形状に応じる被覆性を考慮して、適宜選択すればよい。
次に、絶縁膜をエッチングすることによりサイドウォール絶縁膜２３７を形成する。該エッチングは、異方性の高いエッチングであり、サイドウォール絶縁膜２３７は、絶縁膜に異方性の高いエッチング工程を行うことでセルフアラインに形成することができる。
また、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃにおいて、電界緩和領域として機能する幅は、サイドウォール絶縁膜２３７の幅に対応し、またサイドウォール絶縁膜２３７の幅は、ゲート電極２３３の厚さにも対応することから、電界緩和領域の範囲が、所望の範囲となるように、ゲート電極２３３の厚さを決めればよい。
また、サイドウォール絶縁膜２３７の形成工程と共に、異方性の高いエッチングを用いて絶縁膜２３１をエッチングし、酸化物半導体膜２２９を露出させることで、ゲート絶縁膜２３９を形成することができる。
一対の電極２４１ａ、電極２４１ｂは配線２２３ａおよび配線２２３ｂと同様の材料を適宜用いて形成することができる。なお、一対の電極２４１ａ、電極２４１ｂは配線としても機能させてもよい。
一対の電極２４１ａ、電極２４１ｂは、印刷法またはインクジェット法を用いて形成される。または、スパッタリング法、ＣＶＤ法、蒸着法等で導電膜を形成した後、該導電膜の一部を選択的にエッチングして、一対の電極２４１ａ、電極２４１ｂを形成する。
一対の電極２４１ａ、電極２４１ｂは、サイドウォール絶縁膜２３７及びゲート絶縁膜２３９の側面と接するように、形成されることが好ましい。即ち、トランジスタの一対の電極２４１ａ、電極２４１ｂの端部がサイドウォール絶縁膜２３７上に位置し、酸化物半導体膜２２９において、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃの露出部を全て覆っていることが好ましい。この結果、ドーパントが含まれる一対の第２の領域２３５ｂ、第２の領域２３５ｃにおいて、一対の電極２４１ａ、電極２４１ｂと接する領域がソース領域及びドレイン領域として機能すると共に、サイドウォール絶縁膜２３７及びゲート絶縁膜２３９と重なる領域が電界緩和領域として機能する。また、サイドウォール絶縁膜２３７の長さにより電界緩和領域の幅が制御できるため、一対の電極２４１ａ、電極２４１ｂを形成するためのマスク合わせの精度を緩和することができる。よって、複数のトランジスタにおけるばらつきを低減することができる。
なお、本実施の形態では、ゲート電極２３３の側面に接してサイドウォール絶縁膜２３７を設けたが、本発明はこれに限られるものではなく、サイドウォール絶縁膜２３７を設けない構成とすることもできる。また、本実施の形態では、一対の第２の領域２３５ｂ、第２の領域２３５ｃを形成した後でサイドウォール絶縁膜２３７を設けたが、本発明はこれに限られるものではなく、サイドウォール絶縁膜２３７を設けた後で一対の第２の領域２３５ｂ、第２の領域２３５ｃを形成しても良い。このような構成とすることにより、第１の領域２３５ａをサイドウォール絶縁膜２３７と重畳する領域まで広げることができる。
次に、図８（Ａ）に示すように、スパッタリング法、ＣＶＤ法、塗布法、印刷法等により、絶縁膜２４３及び絶縁膜２４５を形成する。
絶縁膜２４３、絶縁膜２４５は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける。なお、絶縁膜２４５として、外部への酸素の拡散を防ぐ絶縁膜を用いることで、絶縁膜２４３から脱離する酸素を酸化物半導体膜に供給することができる。外部への酸素の拡散を防ぐ絶縁膜の代表例としては、酸化アルミニウム、酸化窒化アルミニウム等がある。また、絶縁膜２４５として、外部からの水素の拡散を防ぐ絶縁膜を用いることで、外部から酸化物半導体膜への水素の拡散を低減することが可能であり、酸化物半導体膜の欠損を低減することができる。外部からの水素の拡散を防ぐ絶縁膜の代表例としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。また、絶縁膜２４３を、加熱により酸素の一部が脱離する酸化絶縁膜、外部への酸素の拡散を防ぐ絶縁膜と、酸化絶縁膜との３層構造とすることで、効率よく酸化物半導体膜へ酸素を拡散すると共に、外部への酸素の脱離を抑制することが可能であり、温度及び湿度の高い状態でも、トランジスタの特性の変動を低減することができる。
以上の工程により、図８（Ａ）に示すように、酸化物半導体膜を有するトランジスタ１１０を作製することができる。
上述のように、酸化物半導体膜２２９は水素などの不純物が十分に除去され、十分な酸素が供給されて酸素が過飽和の状態とされることにより、高純度化されたものであることが望ましい。具体的には、酸化物半導体膜２２９の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体膜２２９中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体膜２２９をトランジスタ１１０に用いることにより、例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ以下、より好ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体膜２２９を用いることで、極めて優れたオフ電流特性のトランジスタ１１０を得ることができる。
なお、本実施の形態でトランジスタ１１０をトップゲート構造としたが、本発明はこれに限られるものではなく、例えばボトムゲート構造としても良い。また、本実施の形態でトランジスタ１１０は、一対の電極２４１ａおよび電極２４１ｂが、一対の第２の領域２３５ｂおよび第２の領域２３５ｃの上面の少なくとも一部と接する構成としているが、本発明はこれに限られるものではなく、例えば、一対の第２の領域２３５ｂおよび第２の領域２３５ｃが、一対の電極２４１ａおよび電極２４１ｂの少なくとも一部と接する構成としても良い。
次に、絶縁膜２１５、絶縁膜２１７、絶縁膜２２１、絶縁膜２２５、絶縁膜２４３、絶縁膜２４５のそれぞれ一部を選択的にエッチングし、開口部を形成して、ゲート電極２０９、電極２４１ａおよび電極２４１ｂのそれぞれ一部を露出する。次に、開口部に導電膜を成膜した後、該導電膜の一部を選択的にエッチングして、電極２４１ｂに接して配線２４９を、電極２４１ａに接して配線２５０を形成する。配線２４９および配線２５０は、コンタクトプラグ２１９ａおよびコンタクトプラグ２１９ｂに示す材料を適宜用いることができる。
ここで、配線２４９は、トランジスタ１１０のドレイン電極とトランジスタ１１２のゲート電極２０９とを電気的に接続するノードＭ１として機能する。また、配線２５０は、トランジスタ１１０のソース電極として機能し、図２（Ｂ）に示す揮発性記憶素子１３２と電気的に接続される。なお、図２（Ｂ）に示す容量素子１１１を設ける場合には、例えば、配線２５０上に絶縁膜と、当該絶縁膜を介して配線２５０と重畳する導電膜を設ければよい。
また、図８（Ｂ）においては、トランジスタ１１０のドレイン電極と、トランジスタ１１２のゲート電極２０９とを配線２４９を介して接続する構成としているが、本実施の形態に示す構成はこれに限られるものではない。例えば、トランジスタ１１２上に設けられた絶縁膜の上面にトランジスタ１１２のゲート電極の上面が露出されるような構造とし、当該ゲート電極の上面に直接接するようにトランジスタ１１０のソース電極またはドレイン電極の一方を設ける構成としても良い。
以上の工程により、トランジスタ１１０およびトランジスタ１１２を有するプロセッサの記憶ブロックを作製することができる。
ここで、図８（Ｂ）に示す断面図に対応するプロセッサの記憶ブロックの平面図の一例を図９（Ａ）および図９（Ｂ）に示す。図９（Ａ）は絶縁膜２２５より下層の構成、つまりトランジスタ１１２の平面図を示しており、図９（Ｂ）は絶縁膜２２５より上層の構成、つまりトランジスタ１１０の平面図を示している。なお、図９（Ａ）および図９（Ｂ）において、図の理解を容易にするため一部の構成（絶縁膜２１５など）を図示していない。また、図９（Ａ）および図９（Ｂ）に示す、一点鎖線Ａ−Ｂおよび一点鎖線Ｃ−Ｄは、図５乃至図８に示す断面図に対応している。
図９（Ａ）および図９（Ｂ）に示すプロセッサの記憶ブロックでは、図８（Ｂ）に示すように、一点鎖線Ｃ−Ｄに係る領域においてトランジスタ１１０と、トランジスタ１１２とが、電気的に接続される。ここで、トランジスタ１１０の少なくとも一部と、トランジスタ１１２の少なくとも一部と、が重畳して設けられる。より好ましくは、酸化物半導体膜２３５の少なくとも一部と、ｎ型の不純物領域２１１ａまたはｎ型の不純物領域２１１ｂの少なくとも一部と、が重畳して設けられる。このような平面レイアウトを採用することにより、酸化物半導体のようなワイドバンドギャップ半導体を用いたトランジスタを設けることによるプロセッサの記憶ブロックの占有面積の増大を抑制することができる。よって、容易に当該プロセッサの記憶ブロックの大容量化を図ることができる。
以上のように、トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドバンドギャップ半導体である酸化物半導体材料を用いて、不揮発性記憶素子のトランジスタを形成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、電力供給がなくとも長期間にわたって電位を保持することが可能であるため、演算部の電源がオフ状態の間も、不揮発性記憶素子においてデータを保持することができる。
このような不揮発性記憶素子を設けたプロセッサにおいて、先の実施の形態に示すパワーゲーティングの駆動方法を用いることにより、高電位電源線からのリーク電流を低減することができる。これにより、消費電力の低減が図られたプロセッサを提供することができる。
以上、本実施の形態に示す構成、方法などは、本実施の形態に示す構成、方法どうしで組み合わせて用いることもできるし、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることもできる。
（実施の形態３）
上記実施の形態に示すプロセッサの少なくとも一部を利用してＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成することができる。
図１０は、ＣＰＵの具体的な構成を示すブロック図である。図１０に示すＣＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１０に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えば、タイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
図１０に示すＣＰＵでは、レジスタ１１９６が、上記実施の形態に記載されている揮発性記憶素子および不揮発性記憶素子で構成されている。
図１０に示すＣＰＵにおいて、レジスタコントローラ１１９７は、上記実施の形態に記載の退避復帰制御部１０６に対応し、レジスタ１１９６におけるデータの退避と復帰の選択を行う。レジスタ１１９６への電源の供給を停止する場合、レジスタ１１９６において揮発性記憶素子から不揮発性記憶素子にデータを退避する。また、レジスタ１１９６への電源の供給を開始する場合、レジスタ１１９６において不揮発性記憶素子から揮発性記憶素子にデータを復帰する。
上記ＣＰＵの回路素子を、ＣＰＵの動作に応じて、先の実施の形態１に示す第１の回路ブロック乃至第３の回路ブロックに分割して、パワーゲーティングの駆動方法を用いることにより、高電位電源線からのリーク電流を低減することができる。これにより、消費電力の低減が図られたプロセッサを提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
本明細書に開示するプロセッサを有する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、デスクトップ型或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などの記録媒体に記憶された静止画または動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、コードレス電話子機、トランシーバ、携帯無線機、携帯電話、自動車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラなどのカメラ、電気シェーバ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、煙感知器、放射線測定器、透析装置等の医療機器、などが挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、石油を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電気機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型または大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。これらの電子機器の具体例を図１１に示す。
図１１（Ａ）において、室内機３３００および室外機３３０４を有するエアコンディショナーは、先の実施の形態に記載のプロセッサをＣＰＵに用いた電気機器の一例である。具体的に、室内機３３００は、筐体３３０１、送風口３３０２、ＣＰＵ３３０３等を有する。図１１（Ａ）において、ＣＰＵ３３０３が、室内機３３００に設けられている場合を例示しているが、ＣＰＵ３３０３は室外機３３０４に設けられていてもよい。或いは、室内機３３００と室外機３３０４の両方に、ＣＰＵ３３０３が設けられていてもよい。当該ＣＰＵは先の実施の形態に記載したように、消費電力を少なくすることができるため、エアコンディショナーの消費電力を低減することができる。
図１１（Ａ）において、電気冷凍冷蔵庫３３１０は、酸化物半導体を用いたＣＰＵを備える電気機器の一例である。具体的に、電気冷凍冷蔵庫３３１０は、筐体３３１１、冷蔵室用扉３３１２、冷凍室用扉３３１３、野菜室用扉３３１４、ＣＰＵ３３１５等を有する。図１１（Ａ）では、ＣＰＵ３３１５が、筐体３３１１の内部に設けられている。先の実施の形態に記載のプロセッサを含むＣＰＵを、電気冷凍冷蔵庫３３１０のＣＰＵ３３１５に用いることによって電気冷凍冷蔵庫３３１０の消費電力を低減することができる。
図１１（Ａ）において、映像表示装置３３２０は、酸化物半導体を用いたＣＰＵを備える電気機器の一例である。具体的に、映像表示装置３３２０は、筐体３３２１、表示部３３２２、ＣＰＵ３３２３等を有する。図１１（Ａ）では、ＣＰＵ３３２３が、筐体３３２１の内部に設けられている。先の実施の形態に記載のプロセッサを含むＣＰＵを、映像表示装置３３２０のＣＰＵ３３２３に用いることによって、映像表示装置３３２０の消費電力を低減することができる。
図１１（Ｂ）において、電気機器の一例である電気自動車の例を示す。電気自動車３３３０には、二次電池３３３１が搭載されている。二次電池３３３１の電力は、制御回路３３３２により出力が調整されて、駆動装置３３３３に供給される。制御回路３３３２は、図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置３３３４によって制御される。先の実施の形態に記載のプロセッサを含むＣＰＵを、電気自動車３３３０のＣＰＵに用いることによって、電気自動車３３３０の消費電力を低減することができる。
なお、駆動装置３３３３は、直流電動機若しくは交流電動機単体、または電動機と内燃機関と、を組み合わせて構成される。処理装置３３３４は、電気自動車３３３０の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負荷情報など）の入力情報に基づき、制御回路３３３２に制御信号を出力する。制御回路３３３２は、処理装置３３３４の制御信号により、二次電池３３３１から供給される電気エネルギーを調整して駆動装置３３３３の出力を制御する。交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバータも内蔵される。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
１００ プロセッサ
１０１ 第１の回路ブロック
１０２ 第２の回路ブロック
１０３ 第３の回路ブロック
１１０ トランジスタ
１１１ 容量素子
１１２ トランジスタ
１１３ トランジスタ
１２１ 第１のスイッチ
１２２ 第２のスイッチ
１２３ 第３のスイッチ
１２４ 第４のスイッチ
１３２ 揮発性記憶素子
１３３ 不揮発性記憶素子
１４１ 合成容量
１４３ 合成容量
２０１ 半導体基板
２０３ 素子分離領域
２０７ ゲート絶縁膜
２０９ ゲート電極
２１１ａ 不純物領域
２１１ｂ 不純物領域
２１５ 絶縁膜
２１７ 絶縁膜
２１９ａ コンタクトプラグ
２１９ｂ コンタクトプラグ
２２０ 絶縁膜
２２１ 絶縁膜
２２２ 絶縁膜
２２３ａ 配線
２２３ｂ 配線
２２４ 電極
２２５ 絶縁膜
２２７ 酸化物半導体膜
２２９ 酸化物半導体膜
２３１ 絶縁膜
２３３ ゲート電極
２３５ 酸化物半導体膜
２３５ａ 領域
２３５ｂ 領域
２３５ｃ 領域
２３７ サイドウォール絶縁膜
２３９ ゲート絶縁膜
２４１ａ 電極
２４１ｂ 電極
２４３ 絶縁膜
２４５ 絶縁膜
２４９ 配線
２５０ 配線
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９１ 演算回路
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
３３００ 室内機
３３０１ 筐体
３３０２ 送風口
３３０３ ＣＰＵ
３３０４ 室外機
３３１０ 電気冷凍冷蔵庫
３３１１ 筐体
３３１２ 冷蔵室用扉
３３１３ 冷凍室用扉
３３１４ 野菜室用扉
３３１５ ＣＰＵ
３３２０ 映像表示装置
３３２１ 筐体
３３２２ 表示部
３３２３ ＣＰＵ
３３３０ 電気自動車
３３３１ 二次電池
３３３２ 制御回路
３３３３ 駆動装置
３３３４ 処理装置

Claims (6)

  1. 第１の高電位電源線に接続されている第１の回路ブロックと、
    少なくとも第１の記憶素子を含み、第２の高電位電源線に接続されている第２の回路ブロックと、
    少なくとも第２の記憶素子を含み、第３の高電位電源線に接続されている第３の回路ブロックと、を有し、
    前記第１の高電位電源線は、第４の高電位電源線と第１のスイッチおよび第２のスイッチを介して電気的に接続されており、
    前記第２の高電位電源線は、前記第４の高電位電源線と前記第１のスイッチを介して電気的に接続されており、
    前記第３の高電位電源線は、前記第４の高電位電源線と前記第１のスイッチおよび第３のスイッチを介して電気的に接続され、前記第１の高電位電源線と第４のスイッチを介して電気的に接続されており、
    前記第１の回路ブロック乃至前記第３の回路ブロックは低電位電源線と電気的に接続されており、
    通常の演算処理を行う演算処理期間と、
    前記第１の記憶素子から前記第２の記憶素子にデータを退避させるデータ退避期間と、
    前記第１の回路ブロック乃至前記第３の回路ブロックと前記第４の高電位電源線を非導通状態とする電源遮断期間と、
    前記第２の記憶素子から前記第１の記憶素子にデータを復帰させるデータ復帰期間と、
    前記演算処理期間と前記データ退避期間の間に設けられた、前記第１の回路ブロックから前記第３の回路ブロックに電荷を充電する第１の充電期間と、に分けて動作し、
    前記演算処理期間は、少なくとも前記第１のスイッチおよび前記第２のスイッチが導通状態であり、
    前記データ退避期間は、少なくとも前記第１のスイッチおよび前記第３のスイッチが導通状態であり、
    前記電源遮断期間は、少なくとも前記第１のスイッチが非導通状態であり、
    前記データ復帰期間は、少なくとも前記第１のスイッチおよび前記第３のスイッチが導通状態であり、
    前記第１の充電期間は、少なくとも前記第１のスイッチおよび前記第４のスイッチが導通状態であり、且つ前記第２のスイッチおよび前記第３のスイッチが非導通状態である、プロセッサ。
  2. 請求項１に記載のプロセッサにおいて、さらに、前記データ復帰期間と当該データ復帰期間の次の演算処理期間の間に設けられた、前記第３の回路ブロックから前記第１の回路ブロックに電荷を充電する第２の充電期間と、を有し、
    前記第２の充電期間は、少なくとも前記第１のスイッチおよび前記第４のスイッチが導通状態であり、且つ前記第２のスイッチおよび前記第３のスイッチが非導通状態である、プロセッサ。
  3. 前記第１の記憶素子は、レジスタである請求項１又は２に記載のプロセッサ。
  4. 前記第２の記憶素子は、酸化物半導体を有するトランジスタを含んで構成される請求項１乃至３のいずれか一に記載のプロセッサ。
  5. 前記第１のスイッチは、酸化物半導体を有するトランジスタを含んで構成される請求項１乃至４のいずれか一に記載のプロセッサ。
  6. 前記第２のスイッチ乃至前記第４のスイッチのいずれか一または複数が、酸化物半導体を有するトランジスタを含んで構成される請求項１乃至５のいずれか一に記載のプロセッサ。
JP2013096249A 2012-05-02 2013-05-01 プロセッサ Expired - Fee Related JP6100076B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013096249A JP6100076B2 (ja) 2012-05-02 2013-05-01 プロセッサ

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2012105140 2012-05-02
JP2012105140 2012-05-02
JP2013096249A JP6100076B2 (ja) 2012-05-02 2013-05-01 プロセッサ

Publications (3)

Publication Number Publication Date
JP2013250964A JP2013250964A (ja) 2013-12-12
JP2013250964A5 JP2013250964A5 (ja) 2016-06-02
JP6100076B2 true JP6100076B2 (ja) 2017-03-22

Family

ID=49513570

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013096249A Expired - Fee Related JP6100076B2 (ja) 2012-05-02 2013-05-01 プロセッサ

Country Status (2)

Country Link
US (1) US9104395B2 (ja)
JP (1) JP6100076B2 (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6050721B2 (ja) * 2012-05-25 2016-12-21 株式会社半導体エネルギー研究所 半導体装置
JP6185311B2 (ja) * 2012-07-20 2017-08-23 株式会社半導体エネルギー研究所 電源制御回路、及び信号処理回路
TWI661553B (zh) 2012-11-16 2019-06-01 日商半導體能源研究所股份有限公司 半導體裝置
JP6396671B2 (ja) 2013-04-26 2018-09-26 株式会社半導体エネルギー研究所 半導体装置
JP6488124B2 (ja) * 2013-12-27 2019-03-20 株式会社半導体エネルギー研究所 半導体装置
US9367054B2 (en) * 2014-01-16 2016-06-14 Qualcomm Incorporated Sizing power-gated sections by constraining voltage droop
JP6486712B2 (ja) * 2014-04-30 2019-03-20 株式会社半導体エネルギー研究所 酸化物半導体膜
JP2016015475A (ja) * 2014-06-13 2016-01-28 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
US10002971B2 (en) * 2014-07-03 2018-06-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
US9819189B2 (en) * 2015-09-02 2017-11-14 Qualcomm Incorporated Area and power efficient switchable supply network for powering multiple digital islands
CN109478883A (zh) 2016-07-19 2019-03-15 株式会社半导体能源研究所 半导体装置
US10120470B2 (en) 2016-07-22 2018-11-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device and electronic device
TWI724231B (zh) * 2016-09-09 2021-04-11 日商半導體能源硏究所股份有限公司 記憶體裝置及其工作方法、半導體裝置、電子構件以及電子裝置
US10797706B2 (en) 2016-12-27 2020-10-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US11443795B2 (en) * 2017-07-12 2022-09-13 Ambiq Micro, Inc. SRAM with address dependent power usage

Family Cites Families (121)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56108119A (en) * 1980-02-01 1981-08-27 Hitachi Ltd Contents protecting system for volatile main storage device
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH04223510A (ja) * 1990-12-26 1992-08-13 Canon Inc 情報処理装置
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR100394896B1 (ko) 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP2003132683A (ja) 2001-10-23 2003-05-09 Hitachi Ltd 半導体装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (fr) 2001-11-05 2003-05-15 Japan Science And Technology Agency Film mince monocristallin homologue a super-reseau naturel, procede de preparation et dispositif dans lequel est utilise ledit film mince monocristallin
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP3567160B2 (ja) 2003-01-30 2004-09-22 株式会社ルネサステクノロジ 半導体集積回路
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
CN1998087B (zh) 2004-03-12 2014-12-31 独立行政法人科学技术振兴机构 非晶形氧化物和薄膜晶体管
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
RU2402106C2 (ru) 2004-11-10 2010-10-20 Кэнон Кабусики Кайся Аморфный оксид и полевой транзистор с его использованием
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
JP5118812B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 電界効果型トランジスタ
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
KR100953596B1 (ko) 2004-11-10 2010-04-21 캐논 가부시끼가이샤 발광장치
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101112652B1 (ko) 2005-11-15 2012-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액티브 매트릭스 디스플레이 장치 및 텔레비전 수신기
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5198785B2 (ja) 2007-03-30 2013-05-15 ルネサスエレクトロニクス株式会社 半導体装置
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US7868479B2 (en) 2007-06-27 2011-01-11 Qualcomm Incorporated Power gating for multimedia processing power management
JP4535170B2 (ja) 2007-10-19 2010-09-01 株式会社デンソー マイクロコンピュータシステム
US8046615B2 (en) 2007-10-19 2011-10-25 Denso Corporation Microcomputer system with reduced power consumption
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4954862B2 (ja) * 2007-12-25 2012-06-20 ルネサスエレクトロニクス株式会社 半導体集積回路
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP2011044025A (ja) * 2009-08-21 2011-03-03 Toshiba Corp 半導体集積回路およびパワーゲーティング制御方法
JP5271850B2 (ja) * 2009-08-26 2013-08-21 ルネサスエレクトロニクス株式会社 半導体集積回路
CN102612741B (zh) 2009-11-06 2014-11-12 株式会社半导体能源研究所 半导体装置
WO2011070928A1 (en) 2009-12-11 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
EP2526619B1 (en) 2010-01-20 2016-03-23 Semiconductor Energy Laboratory Co. Ltd. Signal processing circuit and method for driving the same
US8489906B2 (en) * 2010-05-25 2013-07-16 Freescale Semiconductor, Inc. Data processor having multiple low power modes
JP5839474B2 (ja) * 2011-03-24 2016-01-06 株式会社半導体エネルギー研究所 信号処理回路
US8681533B2 (en) * 2011-04-28 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Memory circuit, signal processing circuit, and electronic device
US8446171B2 (en) 2011-04-29 2013-05-21 Semiconductor Energy Laboratory Co., Ltd. Signal processing unit
TWI525615B (zh) * 2011-04-29 2016-03-11 半導體能源研究所股份有限公司 半導體儲存裝置
JP5886496B2 (ja) * 2011-05-20 2016-03-16 株式会社半導体エネルギー研究所 半導体装置
TWI591611B (zh) 2011-11-30 2017-07-11 半導體能源研究所股份有限公司 半導體顯示裝置

Also Published As

Publication number Publication date
JP2013250964A (ja) 2013-12-12
US20130297952A1 (en) 2013-11-07
US9104395B2 (en) 2015-08-11

Similar Documents

Publication Publication Date Title
JP6100076B2 (ja) プロセッサ
US11837666B2 (en) Semiconductor device
KR102392732B1 (ko) 반도체 장치
JP6093220B2 (ja) プロセッサ
US9721959B2 (en) Semiconductor device
JP6309818B2 (ja) 半導体装置
JP6314034B2 (ja) 半導体装置
US8963148B2 (en) Semiconductor device
US9076520B2 (en) Semiconductor device and driving method thereof
JP5986804B2 (ja) 半導体装置
JP5914153B2 (ja) 論理回路
JP5892852B2 (ja) プログラマブルロジックデバイス
US9741794B2 (en) Semiconductor device and method for manufacturing semiconductor device
US20140027762A1 (en) Semiconductor device
JP2016096573A (ja) プログラマブルロジックデバイス
JP2019149221A (ja) 記憶装置および半導体装置
JP2014057053A (ja) 半導体装置
JP6186166B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160412

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160412

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170214

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170215

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170222

R150 Certificate of patent or registration of utility model

Ref document number: 6100076

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees