JP6081838B2 - 半導体装置、及び当該半導体装置を有する電子機器 - Google Patents

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Description

本発明の一形態は、トランジスタ若しくはトランジスタを含んで構成される回路を有する半導体装置に関する。例えば、酸化物半導体でチャネル形成領域が形成される、トランジスタ若しくはトランジスタを含んで構成される回路を有する半導体装置に関する。また、ＬＳＩや、ＣＰＵや、電源回路に搭載されるパワーデバイスや、メモリ、サイリスタ、コンバータ、イメージセンサなどを含む半導体集積回路、液晶表示パネルに代表される電気光学装置や発光素子を有する発光表示装置を部品として搭載した電子機器に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、及び半導体回路は全て半導体装置である。
近年、半導体装置の開発が進められ、ＬＳＩやＣＰＵやメモリとして用いられている。ＣＰＵは、半導体ウェハーから切り離された半導体集積回路（少なくともトランジスタ及びメモリ）を有し、接続端子である電極が形成された半導体素子の集合体である。
ＬＳＩやＣＰＵやメモリなどの半導体回路（ＩＣチップ）は、回路基板、例えばプリント配線板に実装され、様々な電子機器の部品の一つとして用いられる。
また、トランジスタとして、チャネル形成領域に酸化物半導体を用いる技術が注目されている。例えば、酸化物半導体として酸化亜鉛（ＺｎＯ）を用いるトランジスタや、ＩｎＧａＯ３（ＺｎＯ）ｍを用いるトランジスタが挙げられる。これらの酸化物半導体を用いたトランジスタを、透光性を有する基板上に形成し、画像表示装置のスイッチング素子などに用いる技術が特許文献１、及び特許文献２で開示されている。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
ＬＳＩやＣＰＵやメモリにおいては、半導体素子の集積化のためにトランジスタ、メモリ、容量などの各構成を積層させ、多層化された構造（以下、積層型の半導体装置）を用いることにより、単位面積あたりの記憶容量を増加させる。また、例えば、該トランジスタにＮ型のトランジスタを用いる場合には、０Ｖにできるだけ近い正のゲート電圧でチャネルが形成されることが望ましい。トランジスタのしきい値電圧の値がマイナスであると、ゲート電圧が０Ｖでもソース電極とドレイン電極の間に電流が流れる、所謂ノーマリーオンとなりやすい。
ＬＳＩやＣＰＵやメモリにおいては、回路を構成するトランジスタの電気特性が重要であり、この電気特性が半導体装置の消費電力を左右する。特に、トランジスタの電気特性の一である、しきい値電圧が重要である。電界効果移動度が高くとも、しきい値電圧の値がマイナスであると、回路として制御することが困難である。負の電圧状態でもチャネルが形成されてドレイン電流が流れるトランジスタは、半導体装置の集積回路に用いるトランジスタとしては不向きである。
また、チャネル形成領域に酸化物半導体を用いたトランジスタにおいて、当該酸化物半導体膜中に酸素欠損があると、しきい値電圧がマイナス方向にシフトするといった問題がある。そのため、酸化物半導体膜中の酸素欠損を補填するために、酸化物半導体膜に接した膜から酸素を供給する方法がある。
しかし、上記酸素を供給する際に、積層型の半導体装置において、酸化物半導体膜以外へ酸素が拡散すると、当該酸化物半導体膜へ効率よく酸素供給が行えないといった問題があった。また、酸化物半導体膜以外へ拡散した酸素が、例えば、ソース電極及びドレイン電極、ならびに接続電極等の金属材料にも与えられると当該金属材料が酸化してしまう。
上記問題に鑑み、開示する発明の一態様は、酸化物半導体膜を用いたトランジスタに好適に酸素を供給することで、該酸化物半導体膜の酸素欠損を補填し、電気特性の安定したトランジスタを提供することを目的の一とする。また、当該トランジスタに接続された配線、及び電極等への酸素の拡散を抑制し、信頼性の高い半導体装置を提供することを目的の一とする。また、該半導体装置を用いた電子機器を提供することを目的の一とする。
上記問題を解決するために、本発明の一態様は、半導体装置として、酸化物半導体膜をチャネル形成領域として含むトランジスタにおいて、チャネル形成領域に接して酸化物絶縁膜を形成し、該酸化物絶縁膜より酸化物半導体膜に酸素を供給する。また、チャネル形成領域の外周の少なくとも一部には酸素バリア膜を形成することで、トランジスタに接続された配線、及び電極等への酸素の拡散を抑制することができる。より詳細には以下の通りである。
本発明の一態様は、第１の半導体材料により形成された第１のチャネル形成領域を含む第１のトランジスタと、第１のトランジスタの上方に設けられ、第２の半導体材料により形成された第２のチャネル形成領域を含む第２のトランジスタと、第１のトランジスタと第２のトランジスタの間に設けられた酸化物絶縁膜と、を有し、酸化物絶縁膜は、少なくとも第２のチャネル形成領域と接して設けられ、第２のチャネル形成領域の外周に、酸化物絶縁膜を貫通する酸素バリア膜を有することを特徴とする半導体装置である。
また、本発明の他の一態様は、第１の半導体材料により形成された第１のチャネル形成領域と、第１のチャネル形成領域上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜と接し、第１のチャネル形成領域と重畳する位置に形成された第１のゲート電極と、第１のチャネル形成領域を挟むように形成されたソース領域及びドレイン領域と、を含む第１のトランジスタと、第２の半導体材料により形成された第２のチャネル形成領域と、第２のチャネル形成領域上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜と接し、第２のチャネル形成領域と重畳する位置に形成された第２のゲート電極と、第２のチャネル形成領域と電気的に接続されたソース電極及びドレイン電極と、を含む第２のトランジスタと、第１のトランジスタと第２のトランジスタの間に設けられた酸化物絶縁膜と、を有し、酸化物絶縁膜は、少なくとも第２のチャネル形成領域と接して設けられ、第２のチャネル形成領域の外周に、酸化物絶縁膜を貫通する酸素バリア膜を有することを特徴とする半導体装置である。
第２のチャネル形成領域の外周に、酸化物絶縁膜を貫通する酸素バリア膜を有することで、第１のトランジスタと第２トランジスタを接続する電極等を当該貫通する領域に形成することができる。また、酸化物絶縁膜を貫通するように形成された酸素バリア膜は、酸化物半導体膜の第２のチャネル形成領域に対して、酸化物絶縁膜からの横方向からの酸素の拡散を抑制できる。また、酸化物絶縁膜を貫通するように形成された酸素バリア膜は、第１のトランジスタと第２のトランジスタを接続する電極等に対しても、酸素の拡散を抑制できる。これは、酸化物絶縁膜を貫通する酸素バリア膜を有することでしか成しえない効果である。
上記各構成において、さらに、第２のトランジスタと同一平面上に設けられた容量素子を有すると好ましい。第２のトランジスタと同一平面上に容量素子を形成することで、製造コストを低減させることができる。
また、上記各構成において、酸化物絶縁膜を貫通して、第１のトランジスタと第２のトランジスタを電気的に接続する接続電極を有すると好ましい。また、接続電極は、酸素バリア膜と接して設けられると好ましい。接続電極を酸素バリア膜と接して設けることにより、接続電極の酸化を抑制することができる。
また、上記各構成において、酸素バリア膜は、アルミニウム、ルテニウム、イリジウム、ハフニウム、及びタンタルの中から選ばれた金属膜、それらの金属酸化膜、またはそれらの金属窒化膜であると好ましい。
また、上記各構成において、第１の半導体材料は、シリコンを含む材料であると好ましい。また、第２の半導体材料は、酸化物半導体膜であると好ましく、酸化物半導体膜は、少なくともインジウムまたは亜鉛を含むとよい。
また、本発明の一態様は、上記各構成を有する電子機器である。
酸化物半導体膜を用いたトランジスタにおいて、該酸化物半導体膜の酸素欠損を補填し、電気特性の安定したトランジスタを提供することができる。また、該トランジスタに接続された配線、及び電極等への酸素の拡散を抑制し、信頼性の高い半導体装置を提供することができる。また、該半導体装置を有する電子機器を提供することができる。
半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の作製方法の一形態を説明する図。 半導体装置の作製方法の一形態を説明する図。 半導体装置の作製方法の一形態を説明する図。 半導体装置の作製方法の一形態を説明する図。 半導体装置の作製方法の一形態を説明する図。 半導体装置の作製方法の一形態を説明する図。 半導体装置の一形態を説明する回路図。 半導体装置を用いた記憶処理装置を説明する図。 半導体装置を用いたＣＰＵを説明する図。 電子機器を説明する図。 電子機器を説明する図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁膜上のゲート電極」の表現であれば、ゲート絶縁膜とゲート電極との間に他の構成要素を含むものを除外しない。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、容量素子、その他の各種機能を有する素子などが含まれる。
（実施の形態１）
本実施の形態では、半導体装置の一形態を、図１乃至図４を用いて説明する。本実施の形態では、半導体装置の一例として積層型の半導体装置の断面図を示す。
図１（Ａ）は半導体装置の平面図であり、図１（Ｂ）は図１（Ａ）におけるＸ１−Ｙ１に係る断面図に相当し、図１（Ｃ）は図１（Ａ）におけるＶ１−Ｗ１に係る断面図に相当する。なお、図１（Ａ）では、煩雑になることを避けるため、半導体装置の構成要素の一部（例えば、第２のゲート絶縁膜１２６など）を省略している。
図１に示す半導体装置は、第１の半導体材料１０２に形成された第１のチャネル形成領域１０８を含む第１のトランジスタ１５０と、第１のトランジスタ１５０の上方に設けられ、第２の半導体材料により形成された第２のチャネル形成領域１２０ａを含む第２のトランジスタ１５２と、第１のトランジスタ１５０と第２のトランジスタ１５２の間に設けられた酸化物絶縁膜１１６と、を有し、酸化物絶縁膜１１６は、少なくとも第２のチャネル形成領域１２０ａと接して設けられ、第２のチャネル形成領域１２０ａの外周に、酸化物絶縁膜１１６を貫通する酸素バリア膜１１８を有する構成である。第１の半導体材料１０２としては、シリコンを含む材料が好ましく、例えば、単結晶シリコン、多結晶シリコン等のシリコンウエハー等を用いることができる。第２の半導体材料としては、例えば酸化物半導体を用いることができる。
また、第１のトランジスタ１５０は、第１のチャネル形成領域１０８上に形成された第１のゲート絶縁膜１１０と、第１のゲート絶縁膜１１０と接し、第１のチャネル形成領域１０８と重畳する位置に形成された第１のゲート電極１１２と、第１のチャネル形成領域１０８を挟むように形成されたソース領域１０４及びドレイン領域１０６を含む。第１のトランジスタ１５０上（より詳しくは、ソース領域１０４及びドレイン領域１０６上）には層間絶縁膜１１４が形成されている。
なお、図１（Ｂ）のように、第１のトランジスタ１５０は、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書等において、ソース電極との記載には、ソース領域が、ドレイン電極との記載にはドレイン領域が、含まれうる。
また、第２のトランジスタ１５２は、酸化物半導体膜１２０に形成された第２のチャネル形成領域１２０ａと、第２のチャネル形成領域１２０ａ上に形成された第２のゲート絶縁膜１２６と、第２のゲート絶縁膜１２６と接し、第２のチャネル形成領域１２０ａと重畳する位置に形成された第２のゲート電極１２８と、第２のチャネル形成領域１２０ａと電気的に接続されたソース電極１２２及びドレイン電極１２４と、を含む。
ここで、第１の半導体材料と第２の半導体材料は、異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（結晶性のシリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。第１の半導体材料として、結晶性のシリコンなどを適用したトランジスタは、高速動作が容易である。一方で、第２の半導体材料として、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
また、酸化物絶縁膜１１６は、加熱により酸素を放出する酸素放出型の酸化物絶縁膜を用いると好適である。「加熱により酸素を放出する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
酸素バリア膜１１８は、酸素透過性の低い膜を用いると好適である。酸素バリア膜１１８としては、例えば、アルミニウム、ルテニウム、イリジウム、ハフニウム、及びタンタルの中から選ばれた金属膜、それらの金属酸化膜、またはそれらの金属窒化膜であると好適である。また、酸化アルミニウム、ルテニウム、酸化ルテニウム、イリジウム、酸化イリジウム、窒化タンタルの少なくとも１つを含むと更に好適である。図１に示す構成においては、酸素バリア膜１１８として酸化アルミニウム膜を用いる。
図１に示すように、酸素バリア膜１１８を設ける構成とすることによって、酸化物絶縁膜１１６を加熱した際に、酸化物半導体膜１２０の下方に形成された酸化物絶縁膜１１６からの横方向への酸素の拡散を抑制し、酸化物半導体膜１２０（特に第２のチャネル形成領域１２０ａ）中に好適に酸素を供給することができる。
なお、層間絶縁膜１１４と酸化物絶縁膜１１６との間に酸素バリア膜を設ける構成としてもよい。このような構成とすることで、酸化物絶縁膜１１６から放出される酸素が、第１のトランジスタ１５０側へ拡散するのを抑制することができ、酸化物絶縁膜１１６を加熱した際に、酸化物半導体膜１２０（特に第２のチャネル形成領域１２０ａ）中に、さらに好適に酸素を供給することができる。
また、図１においては、酸素バリア膜１１８は、第２のチャネル形成領域１２０ａの外周全ての酸化物絶縁膜１１６を貫通させる構造としたが、この構成に限定されない。例えば、チャネル長方向（図１（Ｂ）に示す断面図の方向）のみ酸素バリア膜１１８により酸化物絶縁膜１１６を貫通する構造としてもよいし、チャネル幅方向（図１（Ｃ）に示す断面図の方向）のみ酸素バリア膜１１８により酸化物絶縁膜１１６を貫通する構造としてもよい。なお、図１に示す構成においては、酸素バリア膜１１８を導電性の材料により形成した場合、ソース電極１２２及びドレイン電極１２４が同電位となるため、図１に示す構成とした場合においては、絶縁性の酸素バリア膜１１８とするとよい。
次に、図１に示す半導体装置と異なる形態について、図２を用いて説明する。なお、図１で用いた構成と同様の箇所には同様の符号を付し、その詳細な説明については省略する。
図２（Ａ）は半導体装置の平面図であり、図２（Ｂ）は図２（Ａ）におけるＸ２−Ｙ２に係る断面図に相当し、図２（Ｃ）は図２（Ａ）におけるＶ２−Ｗ２に係る断面図に相当する。なお、図２（Ａ）では、煩雑になることを避けるため、半導体装置の構成要素の一部（例えば、第２のゲート絶縁膜１２６など）を省略している。
図２に示す半導体装置は、第１の半導体材料１０２に形成された第１のチャネル形成領域１０８を含む第１のトランジスタ１６０と、第１のトランジスタ１６０の上方に設けられ、第２の半導体材料により形成された第２のチャネル形成領域１２０ａを含む第２のトランジスタ１６２と、第１のトランジスタ１６０と第２のトランジスタ１６２の間に設けられた酸化物絶縁膜１１６と、を有し、酸化物絶縁膜１１６は、少なくとも第２のチャネル形成領域１２０ａと接して設けられ、第２のチャネル形成領域１２０ａの外周に、酸化物絶縁膜１１６を貫通する酸素バリア膜１２３を有する構成である。
また、第１のトランジスタ１６０は、第１のチャネル形成領域１０８上に形成された第１のゲート絶縁膜１１０と、第１のゲート絶縁膜１１０と接し、第１のチャネル形成領域１０８と重畳する位置に形成された第１のゲート電極１１２と、第１のチャネル形成領域１０８を挟むように形成されたソース領域１０４及びドレイン領域１０６とを含む。第１のトランジスタ１６０上（より詳しくは、ソース領域１０４及びドレイン領域１０６上）には層間絶縁膜１１４が形成されている。
また、第２のトランジスタ１６２は、酸化物半導体膜１２０に形成された第２のチャネル形成領域１２０ａと、第２のチャネル形成領域１２０ａ上に形成された第２のゲート絶縁膜１２６と、第２のゲート絶縁膜１２６と接し、第２のチャネル形成領域１２０ａと重畳する位置に形成された第２のゲート電極１２８と、第２のチャネル形成領域１２０ａと電気的に接続されたソース電極１２２及びドレイン電極１２４と、を含む。
また、酸化物絶縁膜１１６は、加熱により酸素を放出する酸素放出型の酸化物絶縁膜を用いると好適である。
酸素バリア膜１２３は、酸素透過性の低い膜を用いると好適であり、酸素バリア膜１２３としては、例えば、アルミニウム、ルテニウム、イリジウム、ハフニウム、及びタンタルの中から選ばれた金属膜、それらの金属酸化膜、またはそれらの金属窒化膜であると好適である。図２に示す構成においては、酸素バリア膜１２３として導電性の材料である酸化ルテニウム膜を用いる。
また、図２に示す構成においては、酸素バリア膜１２３は、ソース電極１２２及びドレイン電極１２４の一部の電極として機能する。このような構造とすることで、第１のトランジスタ１６０と第２のトランジスタ１６２との接続電極の一部として使用することができる。具体的には、第１のトランジスタ１６０の第１のゲート電極１１２と、第２のトランジスタ１６２のソース電極１２２が酸素バリア膜１２３により接続されている。第１のトランジスタ１６０と第２のトランジスタ１６２との接続電極として酸素バリア膜を用いる場合においては、酸素バリア膜を導電性の材料とするのが好ましい。
図２に示すように、酸素バリア膜１２３を設ける構成とすることによって、酸化物絶縁膜１１６を加熱した際に、酸化物半導体膜１２０の下方に形成された酸化物絶縁膜１１６からの横方向への酸素の拡散を抑制し、酸化物半導体膜１２０（特に第２のチャネル形成領域１２０ａ）中に好適に酸素を供給することができる。また、ソース電極１２２及びドレイン電極１２４下層にも酸素バリア膜１２３が設けられることによって、酸化物絶縁膜１１６を加熱した際に放出される酸素が、ソース電極１２２及びドレイン電極１２４に与えられない。したがって、ソース電極１２２及びドレイン電極１２４の酸化を抑制することができる。
なお、層間絶縁膜１１４と酸化物絶縁膜１１６との間に酸素バリア膜を設ける構成としてもよい。このような構成とすることで、酸化物絶縁膜１１６から放出される酸素が、第１のトランジスタ１６０側へ拡散するのを抑制することができ、酸化物絶縁膜１１６を加熱した際に、酸化物半導体膜１２０（特に第２のチャネル形成領域１２０ａ）中に、さらに好適に酸素を供給することができる。
次に、図１及び図２に示す半導体装置と異なる形態について、図３を用いて説明する。なお、図１及び図２で用いた構成と同様の箇所には同様の符号を付し、その詳細な説明については省略する。
図３（Ａ）は半導体装置の平面図であり、図３（Ｂ）は図３（Ａ）におけるＸ３−Ｙ３に係る断面図に相当し、図３（Ｃ）は図３（Ａ）におけるＶ３−Ｗ３に係る断面図に相当する。なお、図３（Ａ）では、煩雑になることを避けるため、半導体装置の構成要素の一部（例えば、第２のゲート絶縁膜１２７など）を省略している。
図３に示す半導体装置は、第１の半導体材料１０２に形成された第１のチャネル形成領域１０８を含む第１のトランジスタ１７０と、第１のトランジスタ１７０の上方に設けられ、第２の半導体材料により形成された第２のチャネル形成領域１２１ａを含む第２のトランジスタ１７２と、第１のトランジスタ１７０と第２のトランジスタ１７２の間に設けられた酸化物絶縁膜１１６と、を有し、酸化物絶縁膜１１６は、少なくとも第２のチャネル形成領域１２１ａと接して設けられ、第２のチャネル形成領域１２１ａの外周に、酸化物絶縁膜１１６を貫通する酸素バリア膜１２３を有する構成である。
また、第１のトランジスタ１７０は、第１のチャネル形成領域１０８上に形成された第１のゲート絶縁膜１１０と、第１のゲート絶縁膜１１０と接し、第１のチャネル形成領域１０８と重畳する位置に形成された第１のゲート電極１１２と、第１のチャネル形成領域１０８を挟むように形成されたソース領域１０４及びドレイン領域１０６とを含む。第１のトランジスタ１７０上（より詳しくは、ソース領域１０４及びドレイン領域１０６上）には層間絶縁膜１１４が形成されている。
また、第２のトランジスタ１７２は、酸化物半導体膜１２１に形成された第２のチャネル形成領域１２１ａと、第２のチャネル形成領域１２１ａ上に形成された第２のゲート絶縁膜１２７と、第２のゲート絶縁膜１２７と接し、第２のチャネル形成領域１２１ａと重畳する位置に形成された第２のゲート電極１２８と、第２のチャネル形成領域１２１ａと電気的に接続されたソース電極１２２及びドレイン電極１２４と、を含む。
また、酸化物絶縁膜１１６は、加熱により酸素を放出する酸素放出型の酸化物絶縁膜を用いると好適である。
酸素バリア膜１２３は、酸素透過性の低い膜を用いると好適であり、図３に示す構成においては、導電性の材料を用いる。酸素バリア膜１２３としては、例えば、アルミニウム、ルテニウム、イリジウム、ハフニウム、及びタンタルの中から選ばれた金属膜、それらの金属酸化膜、またはそれらの金属窒化膜であると好適である。図３に示す構成においては、酸素バリア膜１２３として酸化ルテニウム膜を用いる。
なお、図３に示す構成においては、酸素バリア膜１２３は、ソース電極１２２及びドレイン電極１２４の一部の電極として機能する。このような構造とすることで、第１のトランジスタ１７０と第２のトランジスタ１７２との接続電極の一部として使用することができる。具体的には、第１のトランジスタ１７０の第１のゲート電極１１２と、第２のトランジスタ１７２のソース電極１２２が酸素バリア膜１２３により接続されている。
図３に示すように、酸素バリア膜１２３を設ける構成とすることによって、酸化物絶縁膜１１６を加熱した際に、酸化物半導体膜１２１の下方に形成された酸化物絶縁膜１１６からの横方向への酸素の拡散を抑制し、酸化物半導体膜１２１（特に第２のチャネル形成領域１２１ａ）中に好適に酸素を供給することができる。また、ソース電極１２２及びドレイン電極１２４下層にも酸素バリア膜１２３が設けられることによって、酸化物絶縁膜１１６を加熱した際に放出される酸素が、ソース電極１２２及びドレイン電極１２４に与えられない。したがって、ソース電極１２２及びドレイン電極１２４の酸化を抑制することができる。
また、図３に示す半導体装置と図２に示す半導体装置との異なる構成としては、層間絶縁膜１１４と酸化物絶縁膜１１６との間に酸素バリア膜１１５が設けられた構成である。このような構成とすることで酸化物絶縁膜１１６から放出される酸素が、第１のトランジスタ１７０側へ拡散するのを抑制することができ、酸化物絶縁膜１１６を加熱した際に酸化物半導体膜１２１（特に第２のチャネル形成領域１２１ａ）中に、さらに好適に酸素を供給することができる。
また、図３に示す半導体装置の図２に示す半導体装置との異なる構成としては、第２のトランジスタ１７２のソース電極１２２及びドレイン電極１２４と、酸化物半導体膜１２１との接続位置である。図２に示す半導体装置においては、酸化物半導体膜１２０の上側にてソース電極１２２及びドレイン電極１２４が接続した構成（所謂トップコンタクト型）であり、図３に示す半導体装置においては酸化物半導体膜１２１の下側にてソース電極１２２及びドレイン電極１２４が接続する構成（所謂ボトムコンタクト型）である。このように、第２のトランジスタ構成は特に限定されず、実施者が適宜最適な構成を選択すればよい。
次に、図１乃至図３に示す半導体装置と異なる形態について、図４を用いて説明する。なお、図１乃至図３で用いた構成と同様の箇所には同様の符号を付し、その詳細な説明については省略する。
図４（Ａ）は半導体装置の平面図であり、図４（Ｂ）は図４（Ａ）におけるＸ４−Ｙ４に係る断面図に相当し、図４（Ｃ）は図４（Ａ）におけるＶ４−Ｗ４に係る断面図に相当する。なお、図４（Ａ）では、煩雑になることを避けるため、半導体装置の構成要素の一部（例えば、第２のゲート絶縁膜１２６など）を省略している。
図４に示す半導体装置は、第１の半導体材料１０２に形成された第１のチャネル形成領域１０８を含む第１のトランジスタ１８０と、第１のトランジスタ１８０の上方に設けられ、第２の半導体材料により形成された第２のチャネル形成領域１２０ａを含む第２のトランジスタ１８２と、第１のトランジスタ１８０と第２のトランジスタ１８２の間に設けられた酸化物絶縁膜１１６と、を有し、酸化物絶縁膜１１６は、少なくとも第２のチャネル形成領域１２０ａと接して設けられ、第２のチャネル形成領域１２０ａの外周に、前記酸化物絶縁膜１１６を貫通する酸素バリア膜１２３を有する構成である。
また、第１のトランジスタ１８０は、第１のチャネル形成領域１０８上に形成された第１のゲート絶縁膜１１０と、第１のゲート絶縁膜１１０と接し、第１のチャネル形成領域１０８と重畳する位置に形成された第１のゲート電極１１２と、第１のチャネル形成領域１０８を挟むように形成されたソース領域１０４及びドレイン領域１０６とを含む。第１のトランジスタ１８０上（より詳しくは、ソース領域１０４及びドレイン領域１０６上）には層間絶縁膜１１４が形成される。
また、第２のトランジスタ１８２は、酸化物半導体膜１２０に形成された第２のチャネル形成領域１２０ａと、第２のチャネル形成領域１２０ａ上に形成された第２のゲート絶縁膜１２６と、第２のゲート絶縁膜１２６と接し、第２のチャネル形成領域１２０ａと重畳する位置に形成された第２のゲート電極１２９と、第２のチャネル形成領域１２０ａと電気的に接続されたソース電極１２２及びドレイン電極１２４と、を含む。
また、酸化物絶縁膜１１６は、加熱により酸素を放出する酸素放出型の酸化物絶縁膜を用いると好適である。
酸素バリア膜１２３は、酸素透過性の低い膜を用いると好適であり、図４に示す構成においては、導電性の材料を用いる。酸素バリア膜１２３としては、例えば、アルミニウム、ルテニウム、イリジウム、ハフニウム、及びタンタルの中から選ばれた金属膜、それらの金属酸化膜、またはそれらの金属窒化膜であると好適である。図４に示す構成においては、酸素バリア膜１２３として酸化ルテニウム膜を用いる。
なお、図４に示す構成においては、酸素バリア膜１２３は、ソース電極１２２及びドレイン電極１２４の一部の電極として機能する。このような構造とすることで、第１のトランジスタ１８０と第２のトランジスタ１８２との接続電極の一部として使用することができる。具体的には、第１のトランジスタ１８０の第１のゲート電極１１２と、第２のトランジスタ１８２のソース電極１２２が酸素バリア膜１２３により接続されている。
図４に示すように、酸素バリア膜１２３を設ける構成とすることによって、酸化物絶縁膜１１６を加熱した際に、酸化物半導体膜１２０の下方に形成された酸化物絶縁膜１１６からの横方向への酸素の拡散を抑制し、酸化物半導体膜１２０（特に第２のチャネル形成領域１２０ａ）中に好適に酸素を供給することができる。
また、図４に示す半導体装置と図２に示す半導体装置との異なる構成としては、第２のゲート電極１２９の形状である。図４に示す第２のトランジスタ１８２のように、第２のゲート電極１２９の一部とソース電極１２２及びドレイン電極１２４の一部を重畳させる構造としてもよい。
また、図４に示す半導体装置と図２に示す半導体装置との異なる構成としては、層間絶縁膜１１４と酸化物絶縁膜１１６との間にバックゲート電極１１７が設けられた構成である。バックゲート電極１１７は、第２のトランジスタ１８２のバックゲート電極として機能する。バックゲート電極１１７を設ける構成とすることで、第２のトランジスタ１８２のしきい値電圧をバックゲート電極１１７により調整することができる。例えば、バックゲート電極１１７に電圧を印加することにより、第２のトランジスタ１８２のしきい値をプラス方向に調整できる。このように、第２のトランジスタの構成は特に限定されず、実施者が適宜最適な構成を選択すればよい。
以上のように、図１乃至図４に示す半導体装置は、酸化物半導体膜をチャネル形成領域として含むトランジスタにおいて、チャネル形成領域に接して酸素放出型の酸化物絶縁膜を形成し、該酸化物絶縁膜より酸化物半導体膜に酸素を供給する。また、チャネル形成領域の外周には酸素バリア膜を形成することで、トランジスタに接続された配線、及び電極等への酸素の拡散を抑制することができる。したがって、信頼性の高い半導体装置を実現することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
本実施の形態では、実施の形態１に示す半導体装置と異なる形態であり、より詳細な構成について図５を用いて説明し、その後、図６乃至図１１を用いて図５に示した半導体装置の作製方法について説明する。
なお、図５乃至図１１において、Ｘ５−Ｙ５に示す断面図は、第２のトランジスタ２８２のチャネル長方向の断面図に相当する。
図５に示す半導体装置は、第１の半導体材料により形成された第１のチャネル形成領域２１２を含む第１のｐ型トランジスタ２８０ａと、第１の半導体材料により形成された第１のチャネル形成領域２１４を含む第１のｎ型トランジスタ２８０ｂと、第１のｐ型トランジスタ２８０ａ及び第１のｎ型トランジスタ２８０ｂの上方に設けられ、第２の半導体材料により形成された第２のチャネル形成領域２４０ａを含む第２のトランジスタ２８２と、第１のｐ型トランジスタ２８０ａ及び第１のｎ型トランジスタ２８０ｂと、第２のトランジスタ２８２の間に設けられた酸化物絶縁膜２３８と、を有し、酸化物絶縁膜２３８は、少なくとも第２のチャネル形成領域２４０ａと接して設けられ、第２のチャネル形成領域２４０ａの外周に、酸化物絶縁膜２３８を貫通する酸素バリア膜２４２ａ、２４２ｂ、２４２ｃ、２４２ｄを有する構成である。
また、第１のｐ型トランジスタ２８０ａは、第１のチャネル形成領域２１２上に形成された第１のゲート絶縁膜２０８ａと、第１のゲート絶縁膜２０８ａと接し、第１のチャネル形成領域２１２と重畳する位置に形成された第１のゲート電極２１０ａと、第１のチャネル形成領域２１２を挟むように形成されたソース領域２１２ａ及びドレイン領域２１２ｂと、を含む。
また、第１のｎ型トランジスタ２８０ｂは、第１のチャネル形成領域２１４上に形成された第１のゲート絶縁膜２０８ｂと、第１のゲート絶縁膜２０８ｂと接し、第１のチャネル形成領域２１４と重畳する位置に形成された第１のゲート電極２１０ｂと、第１のチャネル形成領域２１４を挟むように形成されたソース領域２１４ａ及びドレイン領域２１４ｂと、を含む。
図５に示すように、第１のｐ型トランジスタ２８０ａ及び第１のｎ型トランジスタ２８０ｂのように、第１の半導体材料により形成される第１のトランジスタとして異なる極性を有する複数のトランジスタを用いても良い。
また、第２のトランジスタ２８２は、酸化物半導体膜２４０に形成された第２のチャネル形成領域２４０ａと、第２のチャネル形成領域２４０ａ上に形成された第２のゲート絶縁膜２４６と、第２のゲート絶縁膜２４６と接し、第２のチャネル形成領域２４０ａと重畳する位置に形成された第２のゲート電極２４８ｂと、第２のチャネル形成領域２４０ａと電気的に接続されたソース電極２４４ｂ及びドレイン電極２４４ｃと、を含む。
また、図５においては、第２のトランジスタ２８２と同一平面上に形成された容量素子２８１を有する構造である。容量素子２８１は、ソース電極２４４ｂ及びドレイン電極２４４ｃと同一工程で形成された電極２４４ａと、第２のゲート絶縁膜２４６と、第２のゲート電極２４８ｂと同一工程で形成された電極２４８ａと、を含み構成されている。なお、容量素子２８１においては、第２のゲート絶縁膜２４６は、誘電体としての機能を有する。
また、酸素放出型の酸化物絶縁膜２３８は、加熱により酸素を放出する酸化物絶縁膜を用いると好適である。
酸素バリア膜２４２ａ、２４２ｂ、２４２ｃ、２４２ｄは、酸素透過性の低い膜を用いると好適である。酸素バリア膜２４２ａ、２４２ｂ、２４２ｃ、２４２ｄとしては、例えば、アルミニウム、ルテニウム、イリジウム、ハフニウム、及びタンタルの中から選ばれた金属膜、それらの金属酸化膜、またはそれらの金属窒化膜であると好適である。図５に示す構成においては、酸素バリア膜２４２ａ、２４２ｂ、２４２ｃ、２４２ｄとして酸化アルミニウム膜を用いる。
図５に示すように、酸素バリア膜２４２ａ、２４２ｂ、２４２ｃ、２４２ｄを設ける構成とすることによって、酸化物絶縁膜２３８を加熱した際に、酸化物半導体膜２４０の下方に形成された酸化物絶縁膜２３８からの横方向への酸素の拡散を抑制し、酸化物半導体膜２４０（特に第２のチャネル形成領域２４０ａ）中に好適に酸素を供給することができる。
なお、図５に示す構成においては、酸化物絶縁膜２３８の下側に酸素バリア膜２３６を設ける構成である。このような構成とすることで酸化物絶縁膜２３８から放出される酸素が、第１のトランジスタ側（第１のｐ型トランジスタ２８０ａ及び第１のｎ型トランジスタ２８０ｂ）へ拡散するのを抑制することができ、酸化物絶縁膜２３８を加熱した際に酸化物半導体膜２４０（特に第２のチャネル形成領域２４０ａ）中に、さらに好適に酸素を供給することができる。
図５に示す半導体装置のその他の構成については、図６乃至図１１に示す半導体装置の作製方法において、詳細に説明を行う。
まず、第１の半導体材料として、ｎ型の半導体基板２０２を用いる。その後、ｎ型の半導体基板２０２に素子分離領域２０４を形成した後、該ｎ型の半導体基板２０２の一部にｐウェル領域２０６を形成する（図６（Ａ）参照）。
ｎ型の半導体基板２０２としては、ｎ型の導電型を有する単結晶シリコン基板（シリコンウェハー）、または化合物半導体基板（ＳｉＣ基板、ＧａＮ基板等）を用いることができる。
また、ｎ型の半導体基板２０２の代わりに、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板として、鏡面研磨ウェハーに酸素イオンを注入した後、高温加熱することにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて作られた所謂ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ ＯＸｙｇｅｎ）基板や、水素イオン注入により形成された微小ボイドの熱処理による成長を利用して半導体基板を劈開するスマートカット法等を用いて形成したＳＯＩ基板を用いてもよい。
素子分離領域２０４は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法またはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法等を用いて形成する。
ｐウェル領域２０６は、ホウ素等のｐ型を付与する不純物元素が、５×１０１５ａｔｏｍｓ／ｃｍ３〜１×１０１６ａｔｏｍｓ／ｃｍ３程度の濃度で添加されている。ｐウェル領域２０６は、ｎ型の半導体基板２０２の一部にマスクを形成したのち、ｎ型の半導体基板２０２の一部にｐ型を付与する不純物元素を添加して、形成される。
なお、ここでは、ｎ型の半導体基板を用いているが、ｐ型の半導体基板を用い、ｐ型の半導体基板にｎ型を付与するリン、ヒ素等の不純物元素が添加されたｎウェル領域を形成してもよい。
次に、半導体基板２０２上に第１のゲート絶縁膜２０８ａ、２０８ｂ、及び第１のゲート電極２１０ａ、２１０ｂを形成する（図６（Ｂ）参照）。
第１のゲート絶縁膜２０８ａ、２０８ｂの形成方法としては、例えば、熱処理を行い半導体基板２０２の表面を酸化した酸化シリコン膜を形成する、または、熱酸化法により酸化シリコン膜を形成した後に、窒化処理を行うことによって酸化シリコン膜の表面を窒化させることにより、酸化シリコン膜と酸素と窒素を有するシリコン膜（酸化窒化シリコン膜）との積層構造で形成する。その後、該酸化シリコン膜または酸化窒化シリコン膜上に導電膜を成膜し、該導電膜上にパターニングを行い、第１のゲート電極２１０ａ、２１０ｂを形成し、該第１のゲート電極２１０ａ、２１０ｂをマスクとして該酸化シリコン膜または酸化窒化シリコン膜をエッチングすることで形成することができる。
または、半導体基板２０２上に、酸化シリコン、酸化窒化シリコン、高誘電率物質（ｈｉｇｈ−ｋ材料ともいう）である酸化タンタル、酸化ハフニウム、酸化ハフニウムシリケート、酸化ジルコニウム、酸化アルミニウム、酸化チタンなどの金属酸化物、または酸化ランタンなどの希土類酸化物等を、プラズマＣＶＤ法、スパッタリング法等を用いて、厚さ５〜５０ｎｍの絶縁膜を形成した後、該絶縁膜の一部を選択的にエッチングして、第１のゲート絶縁膜２０８ａ、２０８ｂを形成してもよい。
第１のゲート電極２１０ａ、２１０ｂとしては、タンタル、タングステン、チタン、モリブデン、クロム、ニオブ等から選択された金属、またはこれらの金属を主成分とする合金材料若しくは化合物材料を用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いることができる。また、金属窒化物膜と上記の金属膜の積層構造で第１のゲート電極２１０ａ、２１０ｂを形成してもよい。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金属窒化物膜を設けることにより、金属膜の密着性を向上させることができ、剥離を防止することができる。
なお、第１のゲート電極２１０ａ、２１０ｂは、導電膜をスパッタリング法、プラズマＣＶＤ法、蒸着法等により形成した後、該導電膜の一部を選択的にエッチングして形成される。
本実施の形態においては、熱処理を行い、半導体基板２０２上の表面を酸化した酸化シリコン膜を形成し、該酸化シリコン膜上に窒化タンタル膜及びタングステン膜が積層された導電膜をスパッタリング法により形成した後、酸化シリコン膜及び導電膜のそれぞれを選択的にエッチングして、第１のゲート絶縁膜２０８ａ、２０８ｂ、及び第１のゲート電極２１０ａ、２１０ｂを形成する。
なお、高集積化を実現するためには、第１のゲート電極２１０ａ、２１０ｂの側面にサイドウォール絶縁膜を有しない構成とすることが望ましい。一方で、トランジスタの特性を重視する場合には、第１のゲート電極２１０ａ、２１０ｂの側面にサイドウォール絶縁膜を設けてもよい。
次に、第１のゲート電極２１０ａをマスクとして、ｐウェル領域２０６にｎ型を付与する不純物元素を添加して、ｎ型のソース領域２１２ａ及びドレイン領域２１２ｂを形成する。また、第１のゲート電極２１０ｂをマスクとして、半導体基板２０２にｐ型を付与する不純物元素を添加してｐ型のソース領域２１４ａ及びドレイン領域２１４ｂを形成する（図６（Ｃ）参照）。
ｎ型のソース領域２１２ａ及びドレイン領域２１２ｂ、及びｐ型のソース領域２１４ａ及びドレイン領域２１４ｂにおけるｎ型を付与する不純物元素及びｐ型を付与する不純物元素の濃度は、１×１０１９ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下である。ｎ型を付与する不純物元素及びｐ型を付与する不純物元素は、イオンドーピング法、イオン注入法等を適宜用いて、ｐウェル領域２０６及び半導体基板２０２に添加する。
また、第１のゲート電極２１０ａ、２１０ｂの側面にサイドウォール絶縁膜を設ける場合、当該サイドウォール絶縁膜と重畳する領域に、ｎ型のソース領域２１２ａ及びドレイン領域２１２ｂ、及びｐ型のソース領域２１４ａ及びドレイン領域２１４ｂとは異なる不純物濃度の不純物領域を形成することができる。
次に、半導体基板２０２、素子分離領域２０４、第１のゲート絶縁膜２０８ａ、２０８ｂ、及び第１のゲート電極２１０ａ、２１０ｂ上に、スパッタリング法、プラズマＣＶＤ法、塗布法等により、絶縁膜２１６、２１８を形成する（図６（Ｄ）参照）。
絶縁膜２１６、２１８は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける。なお、絶縁膜２１６をプラズマＣＶＤ法により形成することで、絶縁膜２１６の水素含有量が高まるため、加熱処理により、半導体基板２０２を水素化し、水素によりダングリングボンドを終端させ、半導体基板２０２の欠陥を低減することができる。
また、絶縁膜２１８として、ポリイミド系樹脂、またはアクリル系樹脂などの有機材料を用いて形成することで、絶縁膜２１８の平坦性を高めることができる。
絶縁膜２１６及び絶縁膜２１８を形成した後、ｎ型のソース領域２１２ａ及びドレイン領域２１２ｂ、ｐ型のソース領域２１４ａ及びドレイン領域２１４ｂに添加された不純物元素を活性化するための熱処理を行う。
以上の工程により、第１の半導体材料により形成された第１のｐ型トランジスタ２８０ａ及び第１のｎ型トランジスタ２８０ｂを作製することができる。
次に、絶縁膜２１６、２１８の一部を選択的にエッチングしてｎ型のソース領域２１２ａ及びドレイン領域２１２ｂ、及びｐ型のソース領域２１４ａ及びドレイン領域２１４ｂに達する開口部を形成し、該開口部にコンタクトプラグ２２０ａ、２２０ｂ、２２０ｃ、２２０ｄを形成する。次に、絶縁膜２１８、及びコンタクトプラグ２２０ａ、２２０ｂ、２２０ｃ、２２０ｄ上に、絶縁膜２２２ａ、２２２ｂ、２２２ｃ、２２２ｄ、及び配線２２４ａ、２２４ｂ、２２４ｃを形成する（図７（Ａ）参照）。
コンタクトプラグ２２０ａ、２２０ｂ、２２０ｃ、２２０ｄとしては、代表的には、スパッタリング法、プラズマＣＶＤ法、メッキ法等により導電膜を形成した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法、エッチング法等により平坦化処理を行い、導電膜の表面の不要な部分を除去することで形成できる。または、コンタクトプラグ２２０ａ、２２０ｂ、２２０ｃ、２２０ｄとなる導電膜を、ＷＦ６ガスとＳｉＨ４ガスからＣＶＤ法でタングステンシリサイドを形成し、開口部に導電膜を埋め込むことで形成できる。
絶縁膜２２２ａ、２２２ｂ、２２２ｃ、２２２ｄとしては、絶縁膜２１６と同様の材料を用いて、スパッタリング法、プラズマＣＶＤ法等により絶縁膜を形成した後、該絶縁膜の一部を選択的にエッチングすることで形成できる。
配線２２４ａ、２２４ｂ、２２４ｃとしては、スパッタリング法、プラズマＣＶＤ法等により導電膜を形成した後、ＣＭＰ法、エッチング法等により平坦化処理を行い、該導電膜の表面の不要な部分を除去することで形成できる。
また、配線２２４ａ、２２４ｂ、２２４ｃとしては、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単体金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
なお、コンタクトプラグ２２０ａ、２２０ｂ、２２０ｃ、２２０ｄ、及び配線２２４ａ、２２４ｂ、２２４ｃをデュアルダマシン法で形成してもよい。
次に、加熱処理またはプラズマ処理により、絶縁膜２２２ａ、２２２ｂ、２２２ｃ、２２２ｄ及び配線２２４ａ、２２４ｂ、２２４ｃに含まれる水素、水等を脱離させることが好ましい。
次に、絶縁膜２２２ａ、２２２ｂ、２２２ｃ、２２２ｄ、及び配線２２４ａ、２２４ｂ、２２４ｃ上に絶縁膜２２６ａ、２２６ｂ、コンタクトプラグ２２８、絶縁膜２３４ａ、２３４ｂ、及び配線２３２を形成する（図７（Ｂ）参照）。
絶縁膜２２６ａ、２２６ｂとしては、絶縁膜２２２ａ、２２２ｂ、２２２ｃ、２２２ｄと同様な手法、及び材料により形成することができる。また、コンタクトプラグ２２８としては、コンタクトプラグ２２０ａ、２２０ｂ、２２０ｃ、２２０ｄと同様な手法、及び材料により形成することができる。また、絶縁膜２３４ａ、２３４ｂとしては、絶縁膜２２２ａ、２２２ｂ、２２２ｃ、２２２ｄと同様な手法、及び材料により形成することができる。また、配線２３２としては、配線２２４ａ、２２４ｂ、２２４ｃと同様な手法、及び材料により形成することができる。また、配線２３２と同一の工程にて、第２のトランジスタ２８２の第２のチャネル形成領域２４０ａと重畳する位置にバックゲート電極を形成してもよい。
本実施の形態においては、絶縁膜２３４ａ、２３４ｂとして、スパッタリング法により形成した酸化シリコン膜３００ｎｍを用いる。
なお、コンタクトプラグ２２８、及び配線２３２をデュアルダマシン法で形成してもよい。
図７（Ｂ）に示すように平坦化された絶縁膜２３４ａ、２３４ｂ、及び配線２３２を用いることで、後に形成する酸化物半導体膜にチャネル形成領域を有するトランジスタにおける電気特性のばらつきを低減することができる。また、歩留まり高く酸化物半導体膜にチャネル形成領域を有するトランジスタを形成することができる。
次に、加熱処理またはプラズマ処理により、絶縁膜２３４ａ、２３４ｂ及び配線２３２に含まれる水素、水等を脱離させることが好ましい。
次に、絶縁膜２３４ａ、２３４ｂ及び配線２３２上に酸素バリア膜２３６、酸化物絶縁膜２３８及び酸化物半導体膜２４０を形成する（図７（Ｃ）参照）。
酸素バリア膜２３６としては、酸素透過性の低い膜を用いると好適である。酸素バリア膜２３６としては、例えば、アルミニウム、ルテニウム、イリジウム、ハフニウム、及びタンタルの中から選ばれた金属膜、それらの金属酸化膜、またはそれらの金属窒化膜であると好適である。また、酸化アルミニウム、ルテニウム、酸化ルテニウム、イリジウム、酸化イリジウム、窒化タンタルの少なくとも１つを含むと更に好適である。本実施の形態においては、酸素バリア膜２３６は酸化アルミニウム膜５０ｎｍを用いる。
酸化物絶縁膜２３８としては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム、酸化窒化アルミニウムを単層でまたは積層することで形成できる。また、酸化物絶縁膜２３８として、加熱により酸素の一部が脱離する酸化物絶縁膜を用いて形成することが好ましい。加熱により酸素の一部が脱離する酸化物絶縁膜としては、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を用いる。
加熱により酸素の一部が脱離する酸化物絶縁膜は、加熱により酸素が脱離するため、後に形成される酸化物半導体膜に酸素を拡散させることができる。例えば、酸化物絶縁膜２３８として、酸化シリコン膜を用いる場合には、ＳｉＯ２＋α（ただし、α＞０）とする。このような酸化物絶縁膜２３８を用いることで、後に形成される酸化物半導体膜に酸素を供給することができ、酸化物半導体膜へ酸素を供給することにより、酸化物半導体膜中の酸素欠損を補填することができる。本実施の形態では酸化物絶縁膜２３８として、スパッタリング法を用いて形成する３００ｎｍの酸化シリコン膜を用いる。
また、酸化物絶縁膜２３８としては、スパッタリング法、プラズマＣＶＤ法等により形成することができる。例えば、酸化物絶縁膜２３８をプラズマＣＶＤ法で形成する場合、原料ガス由来の水素または水が酸化物絶縁膜２３８中に混入される場合がある。このため、プラズマＣＶＤ法で酸化物絶縁膜２３８を形成した後、脱水素化または脱水化として、加熱処理を行うことが好ましい。該加熱処理の温度は、酸化物絶縁膜２３８から水素または水を放出させる温度が好ましい。
また、該加熱処理は、電気炉、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置等を用いることができる。ＲＴＡ装置を用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため、酸化物絶縁膜２３８からの水素または水の放出の時間を短縮することができる。
該加熱処理によって、酸化物絶縁膜２３８の脱水素化または脱水化を行うことができ、後に形成される酸化物半導体膜への水素または水の拡散を抑制することができる。
さらに、酸化物絶縁膜２３８に、酸素を導入することで、加熱により脱離する酸素量を増加させることができる。酸化物絶縁膜２３８に酸素を導入する方法としては、イオン注入法、イオンドーピング法、プラズマ処理等がある。
また、脱水化または脱水素化のための加熱処理は、複数回行ってもよく、他の熱処理と兼ねてもよい。
酸化物半導体膜２４０としては、酸化物絶縁膜２３８上に酸化物半導体膜を形成し、所望の領域に加工することで形成することができる。本実施の形態においては、酸化物半導体膜２４０として、２０ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯ）を用いる。
また、酸化物半導体膜２４０は、単層構造であってもよいし、積層構造であってもよい。また、非晶質構造であってもよいし、結晶性であってもよい。酸化物半導体膜２４０を非晶質構造とする場合には、後の作製工程において、酸化物半導体膜２４０に熱処理を行うことによって、結晶性の酸化物半導体膜としてもよい。非晶質の酸化物半導体膜を結晶化させる熱処理の温度は、２５０℃以上７００℃以下、好ましくは、４００℃以上、より好ましくは５００℃以上、さらに好ましくは５５０℃以上とする。なお、当該熱処理は、作製工程における他の熱処理を兼ねることも可能である。
酸化物半導体膜２４０の成膜方法は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、プラズマＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。
酸化物半導体膜２４０を成膜する際、できる限り酸化物半導体膜２４０に含まれる水素濃度を低減させることが好ましい。水素濃度を低減させるには、例えば、スパッタリング法を用いて成膜を行う場合には、スパッタリング装置の成膜室内に供給する雰囲気ガスとして、水素、水、水酸基又は水素化物などの不純物が除去された高純度の希ガス（代表的にはアルゴン）、酸素、及び希ガスと酸素との混合ガスを適宜用いる。
また、成膜室内の残留水分を除去しつつ水素及び水が除去されたスパッタリングガスを導入して成膜を行うことで、成膜された酸化物半導体膜２４０の水素濃度を低減させることができる。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプは、例えば、水素分子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等の排気能力が高いため、クライオポンプを用いて排気した成膜室で成膜した酸化物半導体膜２４０に含まれる不純物の濃度を低減できる。
なお、本実施の形態では、酸化物半導体膜２４０として、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１の金属酸化物ターゲットを用い、スパッタリング法により成膜する。ただし、酸化物半導体膜２４０に用いることのできるターゲットは、これらのターゲット材料、及び組成に限定されるものではない。また、酸化物半導体膜２４０は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下においてスパッタリング法により形成することができる。また、酸化物半導体膜２４０に用いることのできるターゲットは、単結晶、多結晶等の結晶性を有するターゲットが好ましい。結晶性を有するターゲットを用いることにより、形成された薄膜も結晶性を有し、特に形成された薄膜においては、ｃ軸に配向された結晶となりやすい。
また、酸化物半導体膜２４０は、成膜直後において、化学量論的組成より酸素が多い過飽和の状態とすることが好ましい。例えば、スパッタリング法を用いて酸化物半導体膜２４０を成膜する場合、成膜ガスの酸素の占める割合が多い条件で成膜することが好ましく、特に酸素雰囲気（酸素ガス１００％）で成膜を行うことが好ましい。例えば、酸化物半導体膜２４０として、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯ）を用い、成膜ガスの酸素の占める割合が多い条件（特に酸素ガス１００％の雰囲気）で成膜すると、成膜温度を３００℃以上としても、膜中からＺｎの放出が抑えられる。
また、酸化物半導体膜２４０を上述した原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１の金属酸化物ターゲットを用いて形成した場合、ターゲットの組成と、基板上に形成される薄膜の組成と、が異なる場合がある。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の金属酸化物ターゲットを用いた場合、成膜条件にも依存するが、薄膜である酸化物半導体膜２４０の組成が、原子数比でＩｎ：Ｇａ：Ｚｎ＝１：１：０．６〜０．８となる場合がある。これは、酸化物半導体膜２４０の成膜中において、Ｚｎが昇華する、またはＩｎ、Ｇａ、Ｚｎの各成分のスパッタリングレートが異なるためだと考えられる。
したがって、所望の組成の薄膜を形成したい場合においては、予め金属酸化物ターゲットの組成を調整する必要がある。例えば、薄膜である酸化物半導体膜２４０の組成を、原子数比でＩｎ：Ｇａ：Ｚｎ＝１：１：１とする場合においては、金属酸化物ターゲットの組成を、原子数比でＩｎ：Ｇａ：Ｚｎ＝１：１：１．５とすればよい。すなわち、金属酸化物ターゲットのＺｎの含有率を予め大きくすればよい。ただし、ターゲットの組成は、上記数値に限定されず、成膜条件や、形成される薄膜の組成により適宜調整することができる。また、金属酸化物ターゲットのＺｎの含有率を大きくすることにより、得られる薄膜の結晶性が向上するため好ましい。
また、酸化物半導体膜２４０をスパッタリング法で成膜する場合、成膜に用いる金属酸化物ターゲットの相対密度は、９０％以上１００％以下、好ましくは９５％以上、更に好ましくは９９．９％以上とする。相対密度の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体膜２４０を緻密な膜とすることができる。
酸化物半導体膜２４０に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）または亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１、あるいはＩｎ：Ｇａ：Ｚｎ＝３：１：２の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、これらに限られず、必要とする電気特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする電気特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低くすることにより移動度を上げることができる。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
また、酸化物半導体膜２４０は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。非晶質部は、微結晶、ＣＡＡＣよりも欠陥準位密度が高い。また、微結晶は、ＣＡＡＣよりも欠陥準位密度が高い。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。
酸化物半導体膜は、例えばＣＡＡＣ−ＯＳを有してもよい。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない。
酸化物半導体膜は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満のサイズの微結晶（ナノ結晶ともいう。）を膜中に含む。
酸化物半導体膜は、例えば非晶質部を有してもよい。なお、非晶質部を有する酸化物半導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質酸化物半導体膜は、例えば、完全な非晶質であり、結晶部を有さない。
なお、酸化物半導体膜が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半導体の混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、の積層構造を有してもよい。
なお、酸化物半導体膜は、例えば、単結晶を有してもよい。
酸化物半導体膜は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。そのような酸化物半導体膜の一例としては、ＣＡＡＣ−ＯＳ膜がある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる結晶部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には明確な粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部の結晶性が低下することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。また、結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を行ったときに形成される。従って、結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃う。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
酸化物半導体膜２４０として、ＣＡＡＣ−ＯＳ膜を適用する場合、該ＣＡＡＣ−ＯＳ膜を得る方法としては、三つ挙げられる。一つ目は、成膜温度を１００℃以上４５０℃以下、更に好ましくは１５０℃以上４００℃以下として酸化物半導体層の成膜を行い、表面に概略垂直にｃ軸配向させる方法である。二つ目は、酸化物半導体層を薄い膜厚で成膜した後、２００℃以上７００℃以下の熱処理を行い、表面に概略垂直にｃ軸配向させる方法である。三つ目は、一層目として薄い膜厚で成膜した後、２００℃以上７００℃以下の熱処理を行い、二層目の成膜を行い、表面に概略垂直にｃ軸配向させる方法である。
なお、酸化物半導体膜２４０として、ＣＡＡＣ−ＯＳ膜以外の結晶性を有する酸化物半導体膜（単結晶または微結晶）を成膜する場合には、成膜温度は特に限定されない。
また、酸化物半導体膜２４０は、エネルギーギャップが２．８ｅＶ乃至３．２ｅＶであり、シリコンのエネルギーギャップ１．１ｅＶと比較して大きい。また、酸化物半導体膜２４０の真性キャリア密度は、１０−９／ｃｍ３であり、シリコンの真性キャリア密度の１０１１／ｃｍ３と比較して極めて小さい。
酸化物半導体膜２４０の多数キャリア（電子）は、トランジスタのソースから流れるのみである。また、チャネル形成領域を完全空乏化することが可能であるため、トランジスタのオフ電流を極めて小さくすることが可能である。酸化物半導体膜２４０を用いたトランジスタのオフ電流は、室温において、１０ｙＡ／μｍ以下、８５℃〜９５℃においても、１ｚＡ／μｍ以下となり、極めて小さい。
また、酸化物半導体膜２４０は、複数の酸化物半導体が積層された構造でもよい。例えば、酸化物半導体膜２４０を、第１の酸化物半導体と第２の酸化物半導体の積層として、第１の酸化物半導体と第２の酸化物半導体に、異なる組成の金属酸化物を用いてもよい。例えば、第１の酸化物半導体に三元系金属の酸化物を用い、第２の酸化物半導体に二元系金属の酸化物を用いてもよい。また、第１の酸化物半導体と第２の酸化物半導体を、どちらも三元系金属の酸化物としてもよい。
また、第１の酸化物半導体と第２の酸化物半導体の構成元素を同一とし、両者の組成を異ならせてもよい。例えば、第１の酸化物半導体の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１とし、第２の酸化物半導体の原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２としてもよい。また、第１の酸化物半導体の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし、第２の酸化物半導体の原子数比をＩｎ：Ｇａ：Ｚｎ＝２：１：３としてもよい。
この時、第１の酸化物半導体と第２の酸化物半導体のうち、ゲート電極に近い側（チャネル側）の酸化物半導体のＩｎとＧａの含有率をＩｎ＞Ｇａとするとよい。またゲート電極から遠い側（バックチャネル側）の酸化物半導体のＩｎとＧａの含有率をＩｎ≦Ｇａとするとよい。酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることによりｓ軌道のオーバーラップが多くなる傾向があるため、Ｉｎ＞Ｇａの組成となる酸化物はＩｎ≦Ｇａの組成となる酸化物と比較して高い移動度を備える。また、ＧａはＩｎと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、Ｉｎ≦Ｇａの組成となる酸化物はＩｎ＞Ｇａの組成となる酸化物と比較して安定した特性を備える。したがって、チャネル側にＩｎ＞Ｇａの組成となる酸化物半導体を適用し、バックチャネル側にＩｎ≦Ｇａの組成となる酸化物半導体を適用することで、トランジスタの移動度および信頼性をさらに高めることが可能となる。
また、酸化物半導体膜２４０を積層した場合、第１の酸化物半導体と第２の酸化物半導体に、結晶性の異なる酸化物半導体を適用してもよい。すなわち、単結晶酸化物半導体、多結晶酸化物半導体、非晶質酸化物半導体、または結晶性を有する酸化物半導体（例えば、ＣＡＡＣ−ＯＳ膜）を適宜組み合わせた構成としてもよい。また、第１の酸化物半導体と第２の酸化物半導体の少なくともどちらか一方に、非晶質酸化物半導体を適用すると、酸化物半導体の内部応力や外部からの応力を緩和し、トランジスタの特性ばらつきが低減され、トランジスタの信頼性をさらに高めることが可能となる。一方で、非晶質酸化物半導体は水素などのドナーとなる不純物を吸収しやすく、また、酸素欠損が生じやすいためｎ型化されやすい。このため、チャネル側の酸化物半導体は、結晶性を有する酸化物半導体（例えば、ＣＡＡＣ−ＯＳ膜）を適用することが好ましい。
また、酸化物半導体膜２４０の成膜前に、酸化物半導体膜２４０の被成膜面に平坦化処理を行ってもよい。平坦化処理としては、特に限定されないが、研磨処理（例えば、ＣＭＰ法）、ドライエッチング処理、及びプラズマ処理を用いることができる。
プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法をいう。なお、アルゴンに代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリングを行うと、酸化物半導体膜２４０の被成膜面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。
平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよく、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限定されず、酸化物半導体膜２４０の被成膜面の凹凸状態に合わせて適宜設定すればよい。
また、酸化物半導体膜２４０を形成後、当該酸化物半導体膜２４０に含まれる過剰な水素（水や水酸基を含む）を低減または除去（脱水化または脱水素化）するための熱処理を行うことが好ましい。
上記熱処理としては、熱処理の温度が、２５０℃以上６５０℃以下、好ましくは４５０℃以上６００℃以下、または基板の歪み点未満とする。例えば、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体膜２４０に対して真空（減圧）雰囲気下６５０℃において１時間の加熱処理を行う。
なお、熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置等のＲＴＡ装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。なお、熱処理装置としてＧＲＴＡ装置を用いる場合には、その処理時間が短いため、６５０℃〜７００℃の高温に加熱した不活性ガス中で基板を加熱してもよい。
この熱処理によって、酸化物半導体膜２４０からｎ型の導電性を付与する不純物である水素を低減、より好ましくは除去することができる。また、この熱処理によって、酸化物絶縁膜２３８に含まれる酸素が酸化物半導体膜２４０へと供給される。酸化物半導体膜２４０の脱水化または脱水素化処理によって同時に離脱する酸素を酸化物絶縁膜２３８から供給することによって、酸化物半導体膜２４０の酸素欠損を補填することが可能である。
また、熱処理で酸化物半導体膜２４０を加熱した後、加熱温度を維持、またはその加熱温度から徐冷しながら同じ炉に高純度の酸素ガス、高純度の亜酸化窒素ガス、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガスまたは亜酸化窒素ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する酸素ガスまたは亜酸化窒素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガスまたは亜酸化窒素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガスまたは亜酸化窒素ガスの作用により、脱水化または脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体膜２４０を構成する主成分材料である酸素を供給することによって、酸化物半導体膜２４０を高純度化及びｉ型（真性）化することができる。
脱水化または脱水素化のための熱処理は、第２のトランジスタ２８２の作製工程の他の熱処理と兼ねてもよい。
次に、酸化物半導体膜２４０の外周の酸素バリア膜２３６及び酸化物絶縁膜２３８の一部を選択的に除去し、その後、酸素バリア膜２４２を形成する（図８（Ａ）参照）。
酸素バリア膜２４２としては、酸素透過性の低い膜を用いると好適である。酸素バリア膜２４２としては、例えば、アルミニウム、ルテニウム、イリジウム、ハフニウム、及びタンタルの中から選ばれた金属膜、それらの金属酸化膜、またはそれらの金属窒化膜であると好適である。また、酸化アルミニウム、ルテニウム、酸化ルテニウム、イリジウム、酸化イリジウム、窒化タンタルの少なくとも１つを含むと更に好適である。本実施の形態においては、酸素バリア膜２４２として、５０ｎｍの酸化アルミニウム膜を用いる。
なお、酸素バリア膜２３６及び酸化物絶縁膜２３８の一部を選択的に除去する際に、図８（Ａ）に示すように、配線２３２に達する位置に開口部を形成すると好適である。該開口部に後に形成されるソース電極及びドレイン電極を充填することで、第１のｐ型トランジスタ２８０ａ及び第１のｎ型トランジスタ２８０ｂと、第２のトランジスタ２８２を電気的に接続することができる。
次に、酸素バリア膜２４２の一部を選択的に除去し、酸素バリア膜２４２ａ、２４２ｂ、２４２ｃ、２４２ｄを形成する（図８（Ｂ）参照）。
酸素バリア膜２４２ａ、２４２ｂ、２４２ｃ、２４２ｄの形成方法としては、酸素バリア膜２４２上にて全面エッチングを行い形成しても良いし、所望の領域にレジストマスクを形成し、不要な領域の酸素バリア膜２４２を除去することで形成してもよい。なお、所望の領域にレジストマスクを形成する場合、少なくとも、酸化物半導体膜２４０の表面と配線２３２の表面の一部が露出すればよく、後に形成される電極２４４ａ、ソース電極２４４ｂ及びドレイン電極２４４ｃが接する酸化物絶縁膜２３８上に酸素バリア膜を残す構成としてもよい。
次に、酸化物絶縁膜２３８及び酸化物半導体膜２４０上に導電膜を成膜し、該導電膜を所望の領域に形成することで、電極２４４ａ、ソース電極２４４ｂ及びドレイン電極２４４ｃを形成する（図９（Ａ）参照）。
電極２４４ａ、ソース電極２４４ｂ及びドレイン電極２４４ｃとしては、例えば、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、アルミニウム、銅などの金属膜の下側、または上側の一方、または双方にチタン、モリブデン、タングステンなどの高融点金属膜、またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。
また、電極２４４ａ、ソース電極２４４ｂ及びドレイン電極２４４ｃに用いる導電膜は、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、インジウムスズ酸化物（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する）、インジウム亜鉛酸化物（Ｉｎ２Ｏ３−ＺｎＯ）を用いることができる。ソース電極、及びドレイン電極に用いる導電膜は、上記の材料を用いて単層で又は積層して成膜することができる。形成方法も特に限定されず、蒸着法、プラズマＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。
次に、酸化物絶縁膜２３８、酸化物半導体膜２４０、電極２４４ａ、ソース電極２４４ｂ及びドレイン電極２４４ｃ上に第２のゲート絶縁膜２４６を形成し、該第２のゲート絶縁膜２４６と接し、電極２４４ａ及び酸化物半導体膜２４０と重畳する位置に電極２４８ａ、及び第２のゲート電極２４８ｂを形成する（図９（Ｂ）参照）。
なお、酸化物半導体膜２４０において、第２のゲート電極２４８ｂが重畳する位置に第２のチャネル形成領域２４０ａが形成される。
第２のゲート絶縁膜２４６としては、酸化シリコン、酸化ガリウム、酸化アルミニウム、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、または窒化酸化シリコン等を用いることができる。また、第２のゲート絶縁膜２４６の膜厚は、例えば１ｎｍ以上５００ｎｍ以下とすることができる。また、第２のゲート絶縁膜２４６の作製方法に特に限定はないが、例えば、スパッタリング法、ＭＢＥ法、プラズマＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いることができる。本実施の形態においては、第２のゲート絶縁膜２４６として、２０ｎｍの酸化窒化シリコン膜を用いる。
電極２４８ａ及び第２のゲート電極２４８ｂとしては、例えば、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料、またはこれらを含む合金材料を用いることができる。また、電極２４８ａ及び第２のゲート電極２４８ｂは、上記の材料を用いて単層、または積層して形成することができる。形成方法も特に限定されず、蒸着法、プラズマＣＶＤ法、スパッタリング法などの各種成膜方法を用いることができる。本実施の形態においては、電極２４８ａ及び第２のゲート電極２４８ｂとして、３０ｎｍの窒化タンタル膜と１３５ｎｍのタングステン膜との積層構造を用いる。
なお、電極２４８ａ及び第２のゲート電極２４８ｂを形成した後に、第２のゲート電極２４８ｂをマスクとして、第２のゲート絶縁膜２４６を通過して酸化物半導体膜２４０に対し、不純物注入処理を行ってもよい。
不純物注入処理としては、酸化物半導体膜２４０の抵抗を低くする不純物であればよく、例えば、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）、ホウ素（Ｂ）、アルミニウム（Ａｌ）、窒素（Ｎ）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、インジウム（Ｉｎ）、フッ素（Ｆ）、塩素（Ｃｌ）、チタン（Ｔｉ）、及び亜鉛（Ｚｎ）のいずれかから選択される一以上を用いることができる。本実施の形態においては、不純物注入処理として、リン（Ｐ）の注入を行う。
なお、この段階で容量素子２８１、及び第２のチャネル形成領域２４０ａが形成された第２のトランジスタ２８２が形成される。
次に、容量素子２８１及び第２のトランジスタ２８２上（より、詳しくは、第２のゲート絶縁膜２４６、電極２４８ａ及び第２のゲート電極２４８ｂ上）に絶縁膜２５０及び絶縁膜２５２を形成する（図１０（Ａ）参照）。
絶縁膜２５０としては、無機絶縁膜を用いることが好ましく、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ガリウム膜、酸化ハフニウム膜などの酸化物絶縁膜を単層で、または積層して用いればよい。また、上述の酸化物絶縁膜上に、窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、窒化酸化アルミニウム膜などの窒化物絶縁膜の単層、または積層をさらに形成してもよい。また、絶縁膜２５０の作製方法に特に限定はないが、例えば、スパッタリング法、ＭＢＥ法、ＰＥ−ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いることができる。本実施の形態においては、絶縁膜２５０として、５０ｎｍの酸化アルミニウム膜を用いる。
絶縁膜２５２としては、絶縁膜２５０と同様の材料、及び手法により形成することができる。本実施の形態においては、絶縁膜２５２として、３００ｎｍの酸化窒化シリコン膜を用いる。
次に、第２のゲート絶縁膜２４６、絶縁膜２５０及び絶縁膜２５２の一部を選択的に除去し、ソース電極２４４ｂに達する開口部を形成し、その後、該開口部を充填するように電極２５４を形成する（図１０（Ｂ）参照）。
電極２５４としては、導電膜を形成し所望の領域のみ除去することによって形成することができる。該導電膜としては、電極２４４ａ、ソース電極２４４ｂ及びドレイン電極２４４ｃに用いた材料、及び手法により形成することができる。本実施の形態においては、電極２５４として、５０ｎｍのチタン膜と、２００ｎｍのアルミニウム膜と、５０ｎｍのチタン膜との積層構造を用いる。
次に、絶縁膜２５０、及び電極２５４上に絶縁膜２５６ａ、絶縁膜２５６ｂを形成する（図１１（Ａ）参照）。
絶縁膜２５６ａ、２５６ｂとしては、ポリイミド系樹脂、アクリル系樹脂、ベンゾシクロブテン系樹脂等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。有機材料を用いる場合、スピンコート法、印刷法などの湿式法によって形成することができる。本実施の形態においては、絶縁膜２５６ａ、２５６ｂとして１．５μｍのポリイミド系樹脂膜を用いる。
次に、電極２５４、絶縁膜２５６ａ、２５６ｂ上に導電膜を形成し、該導電膜の一部を選択的に加工することで、配線２５８を形成する。その後、絶縁膜２５６ａ、２５６ｂ、及び配線２５８上に絶縁膜２６０を形成する（図１１（Ｂ）参照）。
配線２５８としては、電極２４４ａ、ソース電極２４４ｂ及びドレイン電極２４４ｃに用いた材料、及び手法により形成することができる。本実施の形態においては、配線２５８として、５０ｎｍのチタン膜と３００ｎｍのアルミニウム膜と５ｎｍのチタン膜との積層構造を用いる。
絶縁膜２６０としては、絶縁膜２５６ａ、２５６ｂに用いた材料、及び手法により形成することができる。本実施の形態においては、絶縁膜２６０として１．５μｍのポリイミド系樹脂膜を用いる。
以上により、図５に示す半導体装置を作製することができる。
以上のように、図５に示す半導体装置は、酸化物半導体膜をチャネル形成領域として含むトランジスタにおいて、チャネル形成領域に接して酸素放出型の酸化物絶縁膜を形成し、該酸化物絶縁膜より酸化物半導体膜に酸素を供給する。また、チャネル形成領域の外周には酸素バリア膜を形成することで、トランジスタに接続された配線、及び電極等への酸素の拡散を抑制することができる。したがって、信頼性の高い半導体装置を実現することができる。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、実施の形態２の図５に示す半導体装置を使用し、電力が供給されない状況でも記憶内容の保持が可能で、且つ書き込み回数にも制限が無い半導体装置の回路構成の一例について説明する。
図１２に図５に示す半導体装置に対応する回路構成の一例を示す。
図１２において、第１の配線（１ｓｔ Ｌｉｎｅ）と、第１のｐ型トランジスタ２８０ａのソース電極またはドレイン電極の一方とは、電気的に接続されている。また、第１のｐ型トランジスタ２８０ａのソース電極またはドレイン電極の他方と、第１のｎ型トランジスタ２８０ｃ（図５に示す半導体装置には図示せず。）のソース電極またはドレイン電極の一方とは、電気的に接続されている。また、第１のｎ型トランジスタ２８０ｃのソース電極またはドレイン電極の他方と、第１のｎ型トランジスタ２８０ｂのソース電極またはドレイン電極の一方とは、電気的に接続されている。
また、第２の配線（２ｎｄ Ｌｉｎｅ）と、第２のトランジスタ２８２のソース電極またはドレイン電極の一方とは、電気的に接続されている。また、第２のトランジスタ２８２のソース電極またはドレイン電極の他方と、容量素子２８１の電極の一方及び第１のｎ型トランジスタ２８０ｂのゲート電極とは、電気的に接続されている。
また、第３の配線（３ｒｄ Ｌｉｎｅ）と、第１のｐ型トランジスタ２８０ａ及び第１のｎ型トランジスタ２８０ｃのゲート電極とは、電気的に接続されている。また、第４の配線（４ｔｈ Ｌｉｎｅ）と、第２のトランジスタ２８２のゲート電極とは、電気的に接続されている。また、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子２８１の電極の他方及び第１のｎ型トランジスタ２８０ｂのソース電極またはドレイン電極の他方とは、電気的に接続されている。また、第６の配線（６ｔｈ Ｌｉｎｅ）と、第１のｐ型トランジスタ２８０ａのソース電極またはドレイン電極の他方及び第１のｎ型トランジスタ２８０ｃのソース電極またはドレイン電極の一方とは、電気的に接続されている。
なお、第２のトランジスタ２８２は、酸化物半導体（ＯＳ：Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）により形成されているため、図１２において、第２のトランジスタ２８２に「ＯＳ」の記号を付記してある。
また、図１２において、第２のトランジスタ２８２のソース電極またはドレイン電極の他方と、容量素子２８１の電極の一方と、第１のｎ型トランジスタ２８０ｂのゲート電極と、の接続箇所には、フローティングノード（ＦＮ）を付記してある。第２のトランジスタ２８２をオフ状態とすることで、フローティングノード、容量素子２８１の電極の一方、及び第１のｎ型トランジスタ２８０ｂのゲート電極に与えられた電位を保持することができる。
図１２に示す回路構成では、第１のｎ型トランジスタ２８０ｂのゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
まず、情報の書き込み及び保持について説明する。第４の配線の電位を、第２のトランジスタ２８２がオン状態となる電位にして、第２のトランジスタ２８２をオン状態とする。これにより、第２の配線の電位が第１のｎ型トランジスタ２８０ｂのゲート電極、及び容量素子２８１に与えられる。すなわち、第１のｎ型トランジスタ２８０ｂのゲート電極には、所定の電荷が与えられる（書き込み）。
その後、第４の配線の電位を、第２のトランジスタ２８２がオフ状態となる電位にして、第２のトランジスタ２８２をオフ状態とする。これにより、第１のｎ型トランジスタ２８０ｂのゲート電極に与えられた電荷が保持される（保持）。
第２のトランジスタ２８２のオフ電流は極めて小さいため、第１のｎ型トランジスタ２８０ｂのゲート電極の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第３の配線の電位をＬｏｗレベル電位とした際、第１のｐ型トランジスタ２８０ａがオン状態となり、第１のｎ型トランジスタ２８０ｃがオフ状態となる。この時、第１の配線の電位は第６の配線に与えられる。一方、第３の配線の電位をＨｉｇｈレベル電位とした際、第１のｐ型トランジスタ２８０ａがオフ状態となり、第１のｎ型トランジスタ２８０ｃがオン状態となる。この時、フローティングノード（ＦＮ）に保持された電荷量に応じて、第６の配線は異なる電位をとる。このため、第６の配線の電位をみることで、保持されている情報を読み出すことができる（読み出し）。
また、第２のトランジスタ２８２は、酸化物半導体をチャネル形成領域に用いるため、極めてオフ電流が小さいトランジスタである。酸化物半導体を用いた第２のトランジスタ２８２のオフ電流は、シリコン半導体などで形成されるトランジスタの１０万分の１以下のオフ電流であるため、第２のトランジスタ２８２のリークによる、フローティングノードに蓄積される電荷の消失を無視することが可能である。つまり、酸化物半導体を用いた第２のトランジスタ２８２により、電力の供給が無くても情報の保持が可能な不揮発性の記憶回路を実現することが可能である。
また、このような回路構成を用いた半導体装置を、レジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、記憶装置全体、もしくは記憶装置を構成する一または複数の論理回路において、待機状態のときに短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、実施の形態２で示した半導体装置及び実施の形態３で示した回路構成を用い、複数の回路により構成された記憶処理装置について、図１３を用いて説明を行う。
図１３に示す記憶処理装置３５０は、一または複数の演算回路と、一または複数の記憶回路とを少なくとも有する。具体的に、図１３に示す記憶処理装置３５０は、演算回路３５１と、演算回路３５２と、記憶回路３５３と、記憶回路３５４と、記憶回路３５５と、制御回路３５６と、電源制御回路３５７と、を有する。
演算回路３５１、及び演算回路３５２は、単純な論理演算を行う論理回路をはじめ、加算器、乗算器、さらには各種演算回路などを含む。そして、記憶回路３５３は、演算回路３５１における演算処理の際に、データを一時的に保持するレジスタとして機能する。記憶回路３５４は、演算回路３５２における演算処理の際に、データを一時的に保持するレジスタとして機能する。
また、記憶回路３５５は、メインメモリとして用いることができ、制御回路３５６が実行するプログラムをデータとして記憶する、または演算回路３５１、及び演算回路３５２からのデータを記憶することができる。
制御回路３５６は、記憶処理装置３５０が有する演算回路３５１、演算回路３５２、記憶回路３５３、記憶回路３５４、及び記憶回路３５５の動作を統括的に制御する回路である。
実施の形態２で示した半導体装置及び実施の形態３で示した回路構成を、記憶回路３５３、記憶回路３５４、及び記憶回路３５５に用いることで、記憶回路３５３、記憶回路３５４、及び記憶回路３５５への電源電圧の供給を停止しても、データを保持することができる。よって、記憶処理装置３５０全体への電源電圧の供給を停止し、消費電力を抑えることができる。または、記憶回路３５３、記憶回路３５４、または記憶回路３５５のいずれか一つまたは複数への電源電圧の供給を停止し、記憶処理装置３５０の消費電力を抑えることができる。また、電源電圧の供給をオフする前に、高速でデータの書き込みができ、且つ電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。
また、記憶回路３５３、記憶回路３５４、及び記憶回路３５５への電源電圧の供給が停止されるのに合わせて、記憶回路３５３、記憶回路３５４、及び記憶回路３５５とデータのやり取りを行う演算回路３５１、演算回路３５２または制御回路３５６への、電源電圧の供給を停止するようにしても良い。例えば、演算回路３５１と記憶回路３５３において、動作が行われない場合、演算回路３５１及び記憶回路３５３への電源電圧の供給を停止するようにしてもよい。
また、電源制御回路３５７は、記憶処理装置３５０が有する演算回路３５１、演算回路３５２、記憶回路３５３、記憶回路３５４、記憶回路３５５、及び制御回路３５６へ供給する電源電圧の大きさを制御する。そして、電源電圧の供給を停止する場合、電源電圧の供給を停止するためのスイッチング素子は、電源制御回路３５７に設けられていても良いし、演算回路３５１、演算回路３５２、記憶回路３５３、記憶回路３５４、記憶回路３５５、及び制御回路３５６のそれぞれに設けられていても良い。
なお、メインメモリである記憶回路３５５と、演算回路３５１、演算回路３５２、及び制御回路３５６の間に、キャッシュメモリとして機能する記憶回路を設けても良い。キャッシュメモリを設けることで、低速なメインメモリへのアクセスを減らして演算処理などの信号処理を高速化させることができる。また、電源電圧の供給をオフする前に、高速でデータの書き込みができ、且つ電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。
本発明の一態様の半導体装置は、図１３に示す記憶処理装置に適用することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて行うことが出来る。
（実施の形態５）
本実施の形態では、本発明の一態様の半導体装置を記憶回路に適用し、記憶回路の一例であるＣＰＵの構成について説明する。
図１４に、本実施の形態のＣＰＵの構成を示す。図１４に示すＣＰＵは、基板９９００上に、ＡＬＵ９９０１、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５、Ｒｅｇｉｓｔｅｒ９９０６、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｂｕｓ・Ｉ／Ｆ９９０８、書き換え可能なＲＯＭ９９０９、ＲＯＭ・Ｉ／Ｆ９９２０と、を主に有している。
なお、ＡＬＵは、Ａｒｉｔｈｍｅｔｉｃ Ｌｏｇｉｃ Ｕｎｉｔであり、Ｂｕｓ・Ｉ／Ｆは、バスインターフェースであり、ＲＯＭ・Ｉ／Ｆは、ＲＯＭインターフェースである。ＲＯＭ９９０９、及びＲＯＭ・Ｉ／Ｆ９９２０は、別チップに設けても良い。もちろん、図１４に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
Ｂｕｓ・Ｉ／Ｆ９９０８を介してＣＰＵに入力された命令は、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３に入力され、デコードされた後、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５に入力される。
ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２は、ＡＬＵ９９０１の動作を制御するための信号を生成する。また、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７は、Ｒｅｇｉｓｔｅｒ９９０６のアドレスを生成し、ＣＰＵの状態に応じてＲｅｇｉｓｔｅｒ９９０６の読み出しや書き込みを行なう。
また、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、ＡＬＵ９９０１、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７の動作のタイミングを制御する信号を生成する。例えばＴｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
本実施の形態のＣＰＵでは、Ｒｅｇｉｓｔｅｒ９９０６に、実施の形態２で示した半導体装置及び実施の形態３で示した回路構成を有する記憶回路が設けられている。Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７は、ＡＬＵ９９０１からの指示に従い、Ｒｅｇｉｓｔｅｒ９９０６の記憶回路に、一時的にデータの保持を行うことができる。
このようにして、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵを停止することができ、それにより消費電力を低減することができる。
本実施の形態では、ＣＰＵを例に挙げて説明したが、本発明の半導体装置はＣＰＵに限定されず、マイクロプロセッサ、画像処理回路、ＤＳＰ、ＦＰＧＡ等のＬＳＩにも応用可能である。
本実施の形態は、他の実施の形態と適宜組み合わせて行うことが出来る。
（実施の形態６）
本実施の形態においては、本発明の一態様に係る半導体装置を用いることで、消費電力の低い電子機器について説明を行う。
本発明の一態様に係る半導体装置は、表示装置、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。
本発明の一態様に係る半導体装置を、携帯電話、スマートフォン、電子書籍などの携帯用の電子機器に応用した場合について図１５、及び図１６を用いて説明する。
図１５は、携帯用の電子機器のブロック図である。図１５に示す携帯用の電子機器はＲＦ回路９０１、アナログベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレイコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプリケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェース（ＩＦ）９０９を有している。上記実施の形態で示した半導体装置を、例えばＣＰＵ９０７に採用することによって、消費電力を低減することができる。
図１６は電子書籍のブロック図である。電子書籍はバッテリー１００１、電源回路１００２、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、ディスプレイコントローラ１０１０によって構成される。マイクロプロセッサ１００３はＣＰＵ１０１１、ＤＳＰ１０１２、インターフェース１０１３を有している。上記実施の形態で示した半導体装置を、例えばＣＰＵ１０１１に採用することで、消費電力を低減することが可能になる。
本実施の形態は、他の実施の形態と適宜組み合わせて行うことが出来る。
１０２ 第１の半導体材料
１０４ ソース領域
１０６ ドレイン領域
１０８ 第１のチャネル形成領域
１１０ 第１のゲート絶縁膜
１１２ 第１のゲート電極
１１４ 層間絶縁膜
１１５ 酸素バリア膜
１１６ 酸化物絶縁膜
１１７ バックゲート電極
１１８ 酸素バリア膜
１２０ 酸化物半導体膜
１２０ａ 第２のチャネル形成領域
１２１ 酸化物半導体膜
１２１ａ 第２のチャネル形成領域
１２２ ソース電極
１２３ 酸素バリア膜
１２４ ドレイン電極
１２６ 第２のゲート絶縁膜
１２７ 第２のゲート絶縁膜
１２８ 第２のゲート電極
１２９ 第２のゲート電極
１５０ 第１のトランジスタ
１５２ 第２のトランジスタ
１６０ 第１のトランジスタ
１６２ 第２のトランジスタ
１７０ 第１のトランジスタ
１７２ 第２のトランジスタ
１８０ 第１のトランジスタ
１８２ 第２のトランジスタ
２０２ 半導体基板
２０４ 素子分離領域
２０６ ｐウェル領域
２０８ａ 第１のゲート絶縁膜
２０８ｂ 第１のゲート絶縁膜
２１０ａ 第１のゲート電極
２１０ｂ 第１のゲート電極
２１２ 第１のチャネル形成領域
２１２ａ ソース領域
２１２ｂ ドレイン領域
２１４ 第１のチャネル形成領域
２１４ａ ソース領域
２１４ｂ ドレイン領域
２１６ 絶縁膜
２１８ 絶縁膜
２２０ａ コンタクトプラグ
２２０ｂ コンタクトプラグ
２２０ｃ コンタクトプラグ
２２０ｄ コンタクトプラグ
２２２ａ 絶縁膜
２２２ｄ 絶縁膜
２２４ａ 配線
２２４ｃ 配線
２２６ａ 絶縁膜
２２６ｂ 絶縁膜
２２８ コンタクトプラグ
２３２ 配線
２３４ａ 絶縁膜
２３４ｂ 絶縁膜
２３６ 酸素バリア膜
２３８ 酸化物絶縁膜
２４０ 酸化物半導体膜
２４０ａ 第２のチャネル形成領域
２４２ 酸素バリア膜
２４２ａ 酸素バリア膜
２４２ｂ 酸素バリア膜
２４２ｃ 酸素バリア膜
２４２ｄ 酸素バリア膜
２４４ａ 電極
２４４ｂ ソース電極
２４４ｃ ドレイン電極
２４６ 第２のゲート絶縁膜
２４８ａ 電極
２４８ｂ 第２のゲート電極
２５０ 絶縁膜
２５２ 絶縁膜
２５４ 電極
２５６ａ 絶縁膜
２５６ｂ 絶縁膜
２５８ 配線
２６０ 絶縁膜
２８０ａ 第１のｐ型トランジスタ
２８０ｂ 第１のｎ型トランジスタ
２８０ｃ 第１のｎ型トランジスタ
２８１ 容量素子
２８２ 第２のトランジスタ
３５０ 記憶処理装置
３５１ 演算回路
３５２ 演算回路
３５３ 記憶回路
３５４ 記憶回路
３５５ 記憶回路
３５６ 制御回路
３５７ 電源制御回路
９０１ ＲＦ回路
９０２ アナログベースバンド回路
９０３ デジタルベースバンド回路
９０４ バッテリー
９０５ 電源回路
９０６ アプリケーションプロセッサ
９０７ ＣＰＵ
９０８ ＤＳＰ
９１０ フラッシュメモリ
９１１ ディスプレイコントローラ
９１２ メモリ回路
９１３ ディスプレイ
９１４ 表示部
９１５ ソースドライバ
９１６ ゲートドライバ
９１７ 音声回路
９１８ キーボード
９１９ タッチセンサ
１００１ バッテリー
１００２ 電源回路
１００３ マイクロプロセッサ
１００４ フラッシュメモリ
１００５ 音声回路
１００６ キーボード
１００７ メモリ回路
１００８ タッチパネル
１００９ ディスプレイ
１０１０ ディスプレイコントローラ
１０１１ ＣＰＵ
１０１２ ＤＳＰ
１０１３ インターフェース
９９００ 基板
９９０１ ＡＬＵ
９９０２ ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ
９９０３ Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ
９９０４ Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ
９９０５ Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ
９９０６ Ｒｅｇｉｓｔｅｒ
９９０７ Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ
９９０８ Ｂｕｓ・Ｉ／Ｆ
９９０９ ＲＯＭ
９９２０ ＲＯＭ・Ｉ／Ｆ

Claims (10)

  1. 第１の半導体材料により形成された第１のチャネル形成領域を含む第１のトランジスタと、
    前記第１のトランジスタの上方に設けられ、第２の半導体材料により形成された第２のチャネル形成領域を含む第２のトランジスタと、
    前記第１のトランジスタと前記第２のトランジスタの間に設けられた酸化物絶縁膜と、を有し、
    前記酸化物絶縁膜は、少なくとも前記第２のチャネル形成領域と接して設けられ、
    前記第２のチャネル形成領域の外周を取り囲むように、前記酸化物絶縁膜を貫通する酸素バリア膜を有することを特徴とする半導体装置。
  2. 第１の半導体材料により形成された第１のチャネル形成領域と、
    前記第１のチャネル形成領域上に設けられた第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜と接し、前記第１のチャネル形成領域と重畳する位置に設けられた第１のゲート電極と、
    前記第１のチャネル形成領域を挟むように設けられたソース領域及びドレイン領域と、を含む第１のトランジスタと、
    第２の半導体材料により形成された第２のチャネル形成領域と、
    前記第２のチャネル形成領域上に設けられた第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜と接し、前記第２のチャネル形成領域と重畳する位置に設けられた第２のゲート電極と、
    前記第２のチャネル形成領域と電気的に接続されたソース電極及びドレイン電極と、
    を含む第２のトランジスタと、
    前記第１のトランジスタと前記第２のトランジスタの間に設けられた酸化物絶縁膜と、を有し、
    前記酸化物絶縁膜は、少なくとも前記第２のチャネル形成領域と接して設けられ、
    前記第２のチャネル形成領域の外周を取り囲むように、前記酸化物絶縁膜を貫通する酸素バリア膜を有することを特徴とする半導体装置。
  3. 請求項１または請求項２において、
    前記第２のトランジスタと同一平面上に設けられた容量素子を、有することを特徴とする半導体装置。
  4. 請求項１乃至請求項３のいずれか一において、
    前記酸化物絶縁膜を貫通して、前記第１のトランジスタと前記第２のトランジスタを電気的に接続する接続電極を、有することを特徴とする半導体装置。
  5. 請求項４において、
    前記接続電極は、前記酸素バリア膜と接して設けられることを特徴とする半導体装置。
  6. 請求項１乃至請求項５のいずれか一において、
    前記酸素バリア膜は、アルミニウム、ルテニウム、イリジウム、ハフニウム、及びタンタルの中から選ばれた金属膜、金属酸化膜、または金属窒化膜であることを特徴とする半導体装置。
  7. 請求項１乃至請求項６のいずれか一において、
    前記第１の半導体材料は、シリコンを含む材料であることを特徴とする半導体装置。
  8. 請求項１乃至請求項７のいずれか一において、
    前記第２の半導体材料は、酸化物半導体であることを特徴とする半導体装置。
  9. 請求項８において、
    前記酸化物半導体膜は、少なくともインジウムまたは亜鉛を含むことを特徴とする半導体装置。
  10. 請求項１乃至請求項９のいずれか一に記載の半導体装置を有することを特徴とする電子機器。
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