JP5917679B2 - アモルファス酸化物半導体薄膜トランジスタ作製方法 - Google Patents

Description

関連出願の相互参照
本開示は、２０１１年３月２１日に出願され、「ＡＭＯＲＰＨＯＵＳ ＯＸＩＤＥ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＴＨＩＮ ＦＩＬＭ ＴＲＡＮＳＩＳＴＯＲ ＦＡＢＲＩＣＡＴＩＯＮ ＭＥＴＨＯＤ」と題され、本出願の譲受人に譲渡された、米国特許出願第１３／０５２，４４６号の優先権を主張する。先願の開示は、本開示の一部と見なされ、参照により本開示に組み込まれる。

本開示は、一般に薄膜トランジスタデバイスに関し、より詳細には、薄膜トランジスタデバイスのための作製方法に関する。

電気機械システムは、電気的および機械的要素と、アクチュエータと、トランスデューサと、センサーと、光学的構成要素（たとえば、ミラー）と、電子回路とを有するデバイスを含む。電気機械システムは、限定はしないが、マイクロスケールおよびナノスケールを含む、様々なスケールで製造され得る。たとえば、マイクロ電気機械システム（ＭＥＭＳ：microelectromechanical system）デバイスは、約１ミクロンから数百ミクロン以上に及ぶサイズを有する構造を含むことができる。ナノ電気機械システム（ＮＥＭＳ：nanoelectromechanical system）デバイスは、たとえば、数百ナノメートルよりも小さいサイズを含む、１ミクロンよりも小さいサイズを有する構造を含むことができる。電気および電気機械デバイスを形成するために、堆積、エッチング、リソグラフィを使用して、ならびに／あるいは、基板および／または堆積された材料層の部分をエッチング除去するかまたは層を追加する、他の微細加工プロセスを使用して、電気機械要素が作成され得る。

１つのタイプの電気機械システムデバイスは干渉変調器（ＩＭＯＤ：interferometric modulator）と呼ばれる。本明細書で使用する干渉変調器または干渉光変調器という用語は、光学干渉の原理を使用して光を選択的に吸収および／または反射するデバイスを指す。いくつかの実施態様では、干渉変調器は伝導性プレートのペアを含み得、そのペアの一方または両方は、全体的にまたは部分的に、透明でおよび／または反射性であり、適切な電気信号の印加時の相対運動が可能であり得る。一実施態様では、一方のプレートは、基板上に堆積された固定層を含み得、他方のプレートは、エアギャップによって固定層から分離された反射膜を含み得る。別のプレートに対するあるプレートの位置は、干渉変調器に入射する光の光学干渉を変化させることがある。干渉変調器デバイスは、広範囲の適用例を有しており、特にディスプレイ能力がある製品の場合、既存の製品を改善し、新しい製品を作成する際に使用されることが予期される。

ハードウェアおよびデータ処理装置が電気機械システムに関連付けられ得る。そのようなハードウェアおよびデータ処理装置は、薄膜トランジスタ（ＴＦＴ）デバイスを含み得る。ＴＦＴデバイスは、半導体材料内にソース領域と、ドレイン領域と、ゲート領域とを含む一種の電界効果トランジスタである。

本開示のシステム、方法およびデバイスは、それぞれいくつかの発明的態様を有し、それらのうちの単一の態様が、単独で、本明細書で開示する望ましい属性を担当するとは限らない。

本開示で説明する主題の１つの発明的態様は、高濃度ドープｎ型酸化物半導体を形成する方法を含む。いくつかの実施態様では、基板が提供される。基板は、ソース領域と、ドレイン領域と、チャネル領域とを含む表面を有し、チャネル領域は、ソース領域とドレイン領域との間にある。基板はまた、基板の表面上の酸化物半導体層と、チャネル領域を覆っている酸化物半導体層上の第１の誘電体層と、第１の誘電体層上の第１の金属層とを含む。ソース領域とドレイン領域とを覆っている酸化物半導体層上に第２の金属層が形成される。酸化物半導体層と第２の金属層とを処理して、ソース領域とドレイン領域とを覆っている酸化物半導体層内に高濃度ドープｎ型酸化物半導体を形成し、ソース領域とドレイン領域とを覆っている第２の金属層内に酸化物を形成する。

いくつかの実施態様では、第２の金属層の金属は、マグネシウム、チタン、およびマンガンのうちの少なくとも１つを含むことができる。いくつかの実施態様では、第２の金属層の金属は、酸化物半導体層内の酸化物よりも低いギブス自由エネルギーを有する酸化物を形成することができる。

いくつかの実施態様では、処理により、ソース領域とドレイン領域とを覆っている酸化物半導体層内の酸素が、ソース領域とドレイン領域とを覆っている第２の金属層内へ拡散し得る。いくつかの実施態様では、処理は、約３０分から１０時間の継続時間にわたり約２００℃から５００℃の温度で実行される熱処理を含むことができる。

いくつかの実施態様では、基板が提供される。基板は、ソース領域と、ドレイン領域と、チャネル領域とを含む表面を有し、チャネル領域は、ソース領域とドレイン領域との間にある。基板のソース領域上およびドレイン領域上に第１の金属層が形成される。第１の金属層上および基板のチャネル領域上に酸化物半導体層が形成される。チャネル領域を覆っている酸化物半導体層上に第１の誘電体層が形成される。第１の誘電体層上に第２の金属層が形成される。ソース領域とドレイン領域とを覆っている酸化物半導体層上に第３の金属層が形成される。ソース領域とドレイン領域とを覆っている酸化物半導体層を処理して、ソース領域とドレイン領域とを覆っている酸化物半導体層内に高濃度ドープｎ型酸化物半導体を形成し、ソース領域とドレイン領域とを覆っている第１の金属層内および第３の金属層内に酸化物を形成する。

いくつかの実施態様では、装置は表面を含む基板を含む。基板表面上に酸化物半導体が提供される。酸化物半導体層のソース領域とドレイン領域との間に、酸化物半導体層のチャネル領域がある。酸化物半導体層のソース領域およびドレイン領域は、高濃度ドープｎ型酸化物半導体である。酸化物半導体のチャネル領域上に第１の誘電体がある。第１の誘電体上に第１の金属がある。酸化物半導体のソース領域上およびドレイン領域上に、第１の金属酸化物がある。第１の金属上および第１の金属酸化物上に第２の誘電体がある。酸化物半導体のソース領域に第１の金属コンタクトが接触する。酸化物半導体のドレイン領域に第２の金属コンタクトが接触する。

本明細書で説明する主題の１つまたは複数の実施態様の詳細が、添付の図面および以下の説明において示されている。他の特徴、態様、および利点は、説明、図面、および特許請求の範囲から明らかになるであろう。以下の図の相対寸法は一定の縮尺で描かれていないことがあることに留意されたい。

干渉変調器（ＩＭＯＤ）ディスプレイデバイスの一連のピクセル中の２つの隣接ピクセルを示す等角図の一例を示す図。 ３×３干渉変調器ディスプレイを組み込んだ電子デバイスを示すシステムブロック図の一例を示す図。 図１の干渉変調器についての可動反射層位置対印加電圧を示す図の一例を示す図。 様々なコモン電圧およびセグメント電圧が印加されたときの干渉変調器の様々な状態を示す表の一例を示す図。 図２の３×３干渉変調器ディスプレイにおけるディスプレイデータのフレームを示す図の一例を示す図。 図５Ａに示すディスプレイデータのフレームを書き込むために使用され得るコモン信号およびセグメント信号についてのタイミング図の一例を示す図。 図１の干渉変調器ディスプレイの部分断面図の一例を示す図。 干渉変調器の異なる実施態様の断面図の一例を示す図。 干渉変調器の異なる実施態様の断面図の一例を示す図。 干渉変調器の異なる実施態様の断面図の一例を示す図。 干渉変調器の異なる実施態様の断面図の一例を示す図。 干渉変調器のための製造プロセスを示す流れ図の一例を示す図。 干渉変調器を製作する方法における様々な段階の断面概略図の一例を示す図。 干渉変調器を製作する方法における様々な段階の断面概略図の一例を示す図。 干渉変調器を製作する方法における様々な段階の断面概略図の一例を示す図。 干渉変調器を製作する方法における様々な段階の断面概略図の一例を示す図。 干渉変調器を製作する方法における様々な段階の断面概略図の一例を示す図。 薄膜トランジスタデバイスのための製造プロセスを示す流れ図の一例を示す図。 薄膜トランジスタデバイスのための製造プロセスを示す流れ図の一例を示す図。 薄膜トランジスタデバイスを製作する方法における様々な段階の断面概略図の一例を示す図。 薄膜トランジスタデバイスを製作する方法における様々な段階の断面概略図の一例を示す図。 薄膜トランジスタデバイスを製作する方法における様々な段階の断面概略図の一例を示す図。 薄膜トランジスタデバイスを製作する方法における様々な段階の断面概略図の一例を示す図。 薄膜トランジスタデバイスを製作する方法における様々な段階の断面概略図の一例を示す図。 薄膜トランジスタデバイスの異なる実施態様の一例を示す図。 薄膜トランジスタデバイスの異なる実施態様の一例を示す図。 薄膜トランジスタデバイスの異なる実施態様の一例を示す図。 薄膜トランジスタデバイスのための製造プロセスを示す流れ図の一例を示す図。 薄膜トランジスタデバイスのための製造プロセスを示す流れ図の一例を示す図。 薄膜トランジスタデバイスを製作する方法における様々な段階の断面概略図の一例を示す図。 薄膜トランジスタデバイスを製作する方法における様々な段階の断面概略図の一例を示す図。 薄膜トランジスタデバイスを製作する方法における様々な段階の断面概略図の一例を示す図。 薄膜トランジスタデバイスを製作する方法における様々な段階の断面概略図の一例を示す図。 薄膜トランジスタデバイスを製作する方法における様々な段階の断面概略図の一例を示す図。 複数の干渉変調器を含むディスプレイデバイスを示すシステムブロック図の例を示す図。 複数の干渉変調器を含むディスプレイデバイスを示すシステムブロック図の例を示す図。

詳細な説明

様々な図面中の同様の参照番号および名称は同様の要素を示す。

以下の詳細な説明は、発明的態様について説明する目的で、いくつかの実施態様を対象とする。しかしながら、本明細書の教示は、多数の異なる方法で適用され得る。説明する実施態様は、動いていようと（たとえば、ビデオ）、静止していようと（たとえば、静止画像）、およびテキストであろうと、グラフィックであろうと、絵であろうと、画像を表示するように構成された任意のデバイスにおいて実施され得る。より具体的には、実施態様は、限定はしないが、携帯電話、マルチメディアインターネット対応セルラー電話、モバイルテレビジョン受信機、ワイヤレスデバイス、スマートフォン、Ｂｌｕｅｔｏｏｔｈ（登録商標）デバイス、携帯情報端末（ＰＤＡ）、ワイヤレス電子メール受信機、ハンドヘルドまたはポータブルコンピュータ、ネットブック、ノートブック、スマートブック、タブレット、プリンタ、コピー機、スキャナ、ファクシミリデバイス、ＧＰＳ受信機／ナビゲータ、カメラ、ＭＰ３プレーヤ、カムコーダ、ゲーム機、腕時計、クロック、計算器、テレビジョンモニタ、フラットパネルディスプレイ、電子リーディングデバイス（たとえば、電子リーダー）、コンピュータモニタ、自動車ディスプレイ（たとえば、オドメータディスプレイなど）、コックピットコントロールおよび／またはディスプレイ、カメラビューディスプレイ（たとえば、車両における後部ビューカメラのディスプレイ）、電子写真、電子ビルボードまたは標示、プロジェクタ、アーキテクチャ構造物、電子レンジ、冷蔵庫、ステレオシステム、カセットレコーダーまたはプレーヤ、ＤＶＤプレーヤ、ＣＤプレーヤ、ＶＣＲ、ラジオ、ポータブルメモリチップ、洗濯機、乾燥機、洗濯機／乾燥機、パーキングメーター、パッケージング（たとえば、電気機械システム（ＥＭＳ）、ＭＥＭＳおよび非ＭＥＭＳ）、審美構造物（たとえば、１つの宝飾品上の画像のディスプレイ）、ならびに様々な電気機械システムデバイスなど、様々な電子デバイス中に実施されるかまたはそれらに関連付けられ得ると考えられる。また、本明細書の教示は、限定はしないが、電子スイッチングデバイス、無線周波フィルタ、センサー、加速度計、ジャイロスコープ、運動感知デバイス、磁力計、コンシューマーエレクトロニクスのための慣性構成要素、コンシューマーエレクトロニクス製品の部品、バラクタ、液晶デバイス、電気泳動デバイス、駆動方式、製造プロセス、電子テスト機器など、非ディスプレイ適用例において使用され得る。したがって、本教示は、単に図に示す実施態様に限定されるものではなく、代わりに、当業者に直ちに明らかになるであろう広い適用性を有する。

本明細書で説明するいくつかの実施態様は、高濃度ドープｎ型酸化物半導体（すなわち、ｎ＋半導体）のソース領域およびドレイン領域を有する薄膜トランジスタデバイス（ＴＦＴ）デバイスおよびそれらの作製の方法に関係する。いくつかの実施態様では、下にある酸化物半導体と比較して強い酸素親和性を有する金属の層が、酸化物半導体の上に堆積される。たとえば、ＩｎＧａＺｎＯ酸化物半導体と比較して強い酸素親和性を有する金属は、チタン（Ｔｉ）と、マンガン（Ｍｎ）と、マグネシウム（Ｍｇ）とを含む。酸化物半導体と比較して強い酸素親和性を有する金属は、酸化物半導体の（１つまたは複数の）酸化物成分よりも低いギブス自由エネルギーを有する金属酸化物を有する金属である。酸化物半導体の（１つまたは複数の）酸化物成分よりも低いギブス自由エネルギーを有する金属酸化物を有する金属が使用され得る。次いで、酸化物半導体および金属層は、酸化物半導体内の酸素が金属層内へ拡散するように処理される。これは酸化物半導体内に酸素空孔を形成し、酸素空孔は電子供与体の働きをして、半導体内のキャリア濃度を上昇させることができる。処理された金属層の少なくとも一部分内に金属酸化物層が形成される。

いくつかの実施態様では、基板上にＴＦＴデバイスが作製され得る。基板は、ソース領域と、ドレイン領域と、チャネル領域とを含む表面を有し、チャネル領域は、ソース領域とドレイン領域との間にある。基板の表面上に酸化物半導体層が形成される。チャネル領域を覆っている酸化物半導体層上に、ゲート絶縁体の働きをするように構成された誘電体層が形成される。誘電体層上に、ゲートの働きをするように構成された第１の金属層が形成される。ソース領域とドレイン領域とを覆っている酸化物半導体層の上に、酸化物半導体層と比較して強い酸素親和性を有する第２の金属層が堆積される。処理中に、ソース領域とドレイン領域とを覆っている酸化物半導体層内に、酸化物半導体層から第２の金属層内への酸素拡散により高濃度ドープｎ型酸化物半導体が形成される。基板のソース領域を覆っている高濃度ドープｎ型酸化物半導体は、ＴＦＴデバイスのソースを形成する。基板のドレイン領域を覆っている高濃度ドープｎ型酸化物半導体は、ＴＦＴデバイスのドレインを形成する。誘電体層の下にあり、基板のチャネル領域を覆っている酸化物半導体層は、ＴＦＴデバイスのチャネルを形成する。次いで、さらなる動作が実行されて、ＴＦＴデバイスの作製が完了する。

本開示で説明する主題の特定の実施態様は、以下の潜在的な利点のうちの１つまたは複数を実現するように実施され得る。本方法の実施態様を使用して、高濃度ドープｎ型領域を有する酸化物半導体を組み込んだトップゲートＴＦＴデバイスを形成することができる。ＴＦＴデバイスのソースおよびドレインエリア内の高濃度ドープｎ型領域は、酸化物半導体の高濃度ドープｎ型領域と接触材料との接点における電気障壁を下げることによって、接触抵抗を低減するが、高い寄生接触抵抗は、ＴＦＴデバイス動作を劣化させ得る。酸化物半導体の高濃度ドープｎ型領域を形成する他の方法は、良好なドーピング効率や長期の信頼性を有さないことがある。本明細書で開示する方法は、酸化物半導体の高濃度ドープｎ型領域を形成するための信頼できる強固なプロセスを提供する。さらに、本明細書で開示する方法において、高濃度ドープｎ型領域の上に形成された絶縁性の金属酸化物層は、金属酸化物層内にエッチングされた穴を通じて、高濃度ドープｎ型領域へ作られた電気接点の金属原子が移動するのを阻む障壁となることができる。

さらに、本方法の実施態様を使用して、ＴＦＴのゲート領域がマスクとして使用される自己整合トップゲートＴＦＴデバイスを形成することができる。自己整合作製プロセスは、酸化物半導体のソース領域およびドレイン領域に対して適正な位置にゲートを確保するのを助ける。自己整合作製プロセスはまた、ＴＦＴデバイスのゲートと、ソース領域と、ドレイン領域とを整合させ、プロセスを簡素化し、歩留まり（yield）を大幅に改善する際に、リソグラフィーパターニングプロセスを使用しない。歩留まりは、適正に機能する基板上のＴＦＴデバイスの数の割合を指す。自己整合作製プロセスはまた、ゲートからソースおよびゲートからドレインの重複寄生容量を最小限に抑えることができる。

説明する実施態様が適用され得る好適な電気機械システム（ＥＭＳ）またはＭＥＭＳデバイスの一例は、反射型ディスプレイデバイスである。反射型ディスプレイデバイスは、光学干渉の原理を使用してそれに入射する光を選択的に吸収および／または反射するために干渉変調器（ＩＭＯＤ）を組み込むことができる。ＩＭＯＤは、吸収器、吸収器に対して可動である反射体、ならびに吸収器と反射体との間に画定された光共振キャビティを含むことができる。反射体は、２つ以上の異なる位置に移動され得、これは、光共振キャビティのサイズを変化させ、それにより干渉変調器の反射率に影響を及ぼすことがある。ＩＭＯＤの反射スペクトルは、かなり広いスペクトルバンドをもたらすことができ、そのスペクトルバンドは、異なる色を生成するために可視波長にわたってシフトされ得る。スペクトルバンドの位置は、光共振キャビティの厚さを変更することによって、すなわち、反射体の位置を変更することによって調節され得る。

図１は、干渉変調器（ＩＭＯＤ）ディスプレイデバイスの一連のピクセル中の２つの隣接ピクセルを示す等角図の一例を示す。ＩＭＯＤディスプレイデバイスは、１つまたは複数の干渉ＭＥＭＳディスプレイ要素を含む。これらのデバイスでは、ＭＥＭＳディスプレイ要素のピクセルが、明状態または暗状態のいずれかにあることがある。明（「緩和」、「開」または「オン」）状態では、ディスプレイ要素は、たとえば、ユーザに、入射可視光の大部分を反射する。逆に、暗（「作動」、「閉」または「オフ」）状態では、ディスプレイ要素は入射可視光をほとんど反射しない。いくつかの実施態様では、オン状態の光反射特性とオフ状態の光反射特性は逆にされ得る。ＭＥＭＳピクセルは、黒および白に加えて、主に、カラーディスプレイを可能にする特定の波長において、反射するように構成され得る。

ＩＭＯＤディスプレイデバイスは、ＩＭＯＤの行／列アレイを含むことができる。各ＩＭＯＤは、（光ギャップまたはキャビティとも呼ばれる）エアギャップを形成するように互いから可変で制御可能な距離をおいて配置された反射層のペア、すなわち、可動反射層と固定部分反射層とを含むことができる。可動反射層は、少なくとも２つの位置の間で移動され得る。第１の位置、すなわち、緩和位置では、可動反射層は、固定部分反射層から比較的大きい距離をおいて配置され得る。第２の位置、すなわち、作動位置では、可動反射層は、部分反射層により近接して配置され得る。それら２つの層から反射する入射光は、可動反射層の位置に応じて、強め合うようにまたは弱め合うように干渉し、各ピクセルについて全反射状態または無反射状態のいずれかを引き起こすことがある。いくつかの実施態様では、ＩＭＯＤは、作動していないときに反射状態にあり、可視スペクトル内の光を反射し得、また、作動していないときに暗状態にあり、可視範囲外の光（たとえば、赤外光）を反射し得る。ただし、いくつかの他の実施態様では、ＩＭＯＤは、作動していないときに暗状態にあり、作動しているときに反射状態にあり得る。いくつかの実施態様では、印加電圧の導入が、状態を変更するようにピクセルを駆動することができる。いくつかの他の実施態様では、印加電荷が、状態を変更するようにピクセルを駆動することができる。

図１中のピクセルアレイの図示の部分は、２つの隣接する干渉変調器１２を含む。（図示のような）左側のＩＭＯＤ１２では、可動反射層１４が、部分反射層を含む光学スタック１６からの所定の距離における緩和位置に示されている。左側のＩＭＯＤ１２の両端間に印加された電圧Ｖ₀は、可動反射層１４の作動を引き起こすには不十分である。右側のＩＭＯＤ１２では、可動反射層１４は、光学スタック１６の近くの、またはそれに隣接する作動位置に示されている。右側のＩＭＯＤ１２の両端間に印加された電圧Ｖ_biasは、可動反射層１４を作動位置に維持するのに十分である。

図１では、ピクセル１２の反射特性が、概して、ピクセル１２に入射する光を示す矢印１３と、左側のＩＭＯＤ１２から反射する光１５とを用いて示されている。詳細に示していないが、ピクセル１２に入射する光１３の大部分は透明基板２０を透過され、光学スタック１６に向かうことになることを、当業者なら理解されよう。光学スタック１６に入射する光の一部分は光学スタック１６の部分反射層を透過されることになり、一部分は反射され、透明基板２０を通って戻ることになる。光学スタック１６を透過された光１３の部分は、可動反射層１４において反射され、透明基板２０に向かって（およびそれを通って）戻ることになる。光学スタック１６の部分反射層から反射された光と可動反射層１４から反射された光との間の（強め合うまたは弱め合う）干渉が、ＩＭＯＤ１２から反射される光１５の（１つまたは複数の）波長を決定することになる。

光学スタック１６は、単一の層またはいくつかの層を含むことができる。その（１つまたは複数の）層は、電極層と、部分反射および部分透過層と、透明な誘電体層とのうちの１つまたは複数を含むことができる。いくつかの実施態様では、光学スタック１６は、電気伝導性であり、部分的に透明で、部分的に反射性であり、たとえば、透明基板２０上に上記の層のうちの１つまたは複数を堆積させることによって、作製され得る。電極層は、様々な金属、たとえば酸化インジウムスズ（ＩＴＯ）など、様々な材料から形成され得る。部分反射層は、様々な金属、たとえば、クロム（Ｃｒ）、半導体、および誘電体など、部分的に反射性である様々な材料から形成され得る。部分反射層は、材料の１つまたは複数の層から形成され得、それらの層の各々は、単一の材料または材料の組合せから形成され得る。いくつかの実施態様では、光学スタック１６は、光吸収体と導体の両方として働く、金属または半導体の単一の半透明の膜（thickness）を含むことができるが、（たとえば、光学スタック１６の、またはＩＭＯＤの他の構造の）異なる、より伝導性の高い層または部分が、ＩＭＯＤピクセル間で信号をバスで運ぶ（bus）ように働くことができる。光学スタック１６は、１つまたは複数の伝導性層または伝導性／吸収層をカバーする、１つまたは複数の絶縁層または誘電体層をも含むことができる。

いくつかの実施態様では、光学スタック１６の（１つまたは複数の）層は、以下でさらに説明するように、平行ストリップにパターニングされ得、ディスプレイデバイスにおける行電極を形成し得る。当業者によって理解されるように、「パターニング」という用語は、本明細書では、マスキングプロセスならびにエッチングプロセスを指すために使用される。いくつかの実施態様では、アルミニウム（Ａｌ）などの高伝導性および反射性材料が可動反射層１４のために使用され得、これらのストリップはディスプレイデバイスにおける列電極を形成し得る。可動反射層１４は、（光学スタック１６の行電極に直交する）１つまたは複数の堆積された金属層の一連の平行ストリップとして形成されて、ポスト１８の上に堆積された列とポスト１８間に堆積された介在する犠牲材料とを形成し得る。犠牲材料がエッチング除去されると、画定されたギャップ１９または光キャビティが可動反射層１４と光学スタック１６との間に形成され得る。いくつかの実施態様では、ポスト１８間の間隔は約１〜１０００μｍであり得、ギャップ１９は１０，０００オングストローム（Å）未満であり得る。

いくつかの実施態様では、ＩＭＯＤの各ピクセルは、作動状態にあろうと緩和状態にあろうと、本質的に、固定反射層および可動反射層によって形成されるキャパシタである。電圧が印加されないとき、可動反射層１４は、図１中の左側のＩＭＯＤ１２によって示されるように、機械的に緩和した状態にとどまり、可動反射層１４と光学スタック１６との間のギャップ１９がある。しかしながら、電位差、たとえば、電圧が、選択された行および列のうちの少なくとも１つに印加されたとき、対応するピクセルにおける行電極と列電極との交差部に形成されたキャパシタは帯電し、静電力がそれらの電極を引き合わせる。印加された電圧がしきい値を超える場合、可動反射層１４は、変形し、光学スタック１６の近くにまたはそれに対して移動することができる。光学スタック１６内の誘電体層（図示せず）が、図１中の右側の作動ＩＭＯＤ１２によって示されるように、短絡を防ぎ、層１４と層１６との間の分離距離を制御し得る。その挙動は、印加電位差の極性にかかわらず同じである。いくつかの事例ではアレイ中の一連のピクセルが「行」または「列」と呼ばれることがあるが、ある方向を「行」と呼び、別の方向を「列」と呼ぶことは恣意的であることを、当業者は容易に理解されよう。言い換えれば、いくつかの配向では、行は列と見なされ得、列は行であると見なされ得る。さらに、ディスプレイ要素は、直交する行および列に一様に配置されるか（「アレイ」）、または、たとえば、互いに対して一定の位置オフセットを有する、非線形構成で配置され得る（「モザイク」）。「アレイ」および「モザイク」という用語は、いずれかの構成を指し得る。したがって、ディスプレイは、「アレイ」または「モザイク」を含むものとして言及されるが、その要素自体は、いかなる事例においても、互いに直交して配置される必要がなく、または一様な分布で配設される必要がなく、非対称形状および不均等に分布された要素を有する配置を含み得る。

図２は、３×３干渉変調器ディスプレイを組み込んだ電子デバイスを示すシステムブロック図の一例を示す。電子デバイスは、１つまたは複数のソフトウェアモジュールを実行するように構成され得るプロセッサ２１を含む。オペレーティングシステムを実行することに加えて、プロセッサ２１は、ウェブブラウザ、電話アプリケーション、電子メールプログラム、または他のソフトウェアアプリケーションを含む、１つまたは複数のソフトウェアアプリケーションを実行するように構成され得る。

プロセッサ２１は、アレイドライバ２２と通信するように構成され得る。アレイドライバ２２は、たとえば、ディスプレイアレイまたはパネル３０に、信号を与える行ドライバ回路２４と列ドライバ回路２６とを含むことができる。図２には、図１に示したＩＭＯＤディスプレイデバイスの断面が線１−１によって示されている。図２は明快のためにＩＭＯＤの３×３アレイを示しているが、ディスプレイアレイ３０は、極めて多数のＩＭＯＤを含んでいることがあり、列におけるＩＭＯＤの数とは異なる数のＩＭＯＤを行において有し得、その逆も同様である。

図３は、図１の干渉変調器についての可動反射層位置対印加電圧を示す図の一例を示す。ＭＥＭＳ干渉変調器の場合、行／列（すなわち、コモン／セグメント）書込みプロシージャが、図３に示すこれらのデバイスのヒステリシス特性を利用し得る。干渉変調器は、可動反射層またはミラーに緩和状態から作動状態に変更させるために、たとえば、約１０ボルトの電位差を必要とし得る。電圧がその値から低減されると、電圧が低下して、たとえば、１０ボルトより下に戻ったとき、可動反射層はそれの状態を維持するが、電圧が２ボルトより下に低下するまで、可動反射層は完全には緩和しない。したがって、図３に示すように、印加電圧のウィンドウがある電圧の範囲、約３〜７ボルトが存在し、そのウィンドウ内でデバイスは緩和状態または作動状態のいずれかで安定している。これは、本明細書では「ヒステリシスウィンドウ」または「安定性ウィンドウ」と呼ばれる。図３のヒステリシス特性を有するディスプレイアレイ３０の場合、行／列書込みプロシージャは、一度に１つまたは複数の行をアドレス指定するように設計され得、その結果、所与の行のアドレス指定中に、作動されるべきアドレス指定された行におけるピクセルは、約１０ボルトの電圧差にさらされ、緩和されるべきピクセルは、ほぼ０ボルトの電圧差にさらされる。アドレス指定後に、それらのピクセルは、それらが前のストローブ状態にとどまるような、約５ボルトの定常状態またはバイアス電圧差にさらされる。この例では、アドレス指定された後に、各ピクセルは、約３〜７ボルトの「安定性ウィンドウ」内の電位差を経験する。このヒステリシス特性の特徴は、たとえば、図１に示した、ピクセル設計が、同じ印加電圧条件下で作動または緩和のいずれかの既存の状態で安定したままであることを可能にする。各ＩＭＯＤピクセルは、作動状態にあろうと緩和状態にあろうと、本質的に、固定反射層および可動反射層によって形成されるキャパシタであるので、この安定状態は、電力を実質的に消費するかまたは失うことなしに、ヒステリシスウィンドウ内の定常電圧において保持され得る。その上、印加電圧電位が実質的に固定のままである場合、電流は本質的にほとんどまたはまったくＩＭＯＤピクセルに流れ込まない。

いくつかの実施態様では、所与の行におけるピクセルの状態の所望の変化（もしあれば）に従って、列電極のセットに沿って「セグメント」電圧の形態のデータ信号を印加することによって、画像のフレームが作成され得る。次に、フレームが一度に１行書き込まれるように、アレイの各行がアドレス指定され得る。第１の行におけるピクセルに所望のデータを書き込むために、第１の行におけるピクセルの所望の状態に対応するセグメント電圧が列電極上に印加され得、特定の「コモン」電圧または信号の形態の第１の行パルスが第１の行電極に印加され得る。次いで、セグメント電圧のセットは、第２の行におけるピクセルの状態の所望の変化（もしあれば）に対応するように変更され得、第２のコモン電圧が第２の行電極に印加され得る。いくつかの実施態様では、第１の行におけるピクセルは、列電極に沿って印加されたセグメント電圧の変化による影響を受けず、第１のコモン電圧行パルス中にそれらのピクセルが設定された状態にとどまる。このプロセスは、画像フレームを生成するために、一連の行全体、または代替的に、一連の列全体について、連続方式で繰り返され得る。フレームは、何らかの所望の数のフレーム毎秒でこのプロセスを断続的に反復することによって、新しい画像データでリフレッシュおよび／または更新され得る。

各ピクセルの両端間に印加されるセグメント信号とコモン信号の組合せ（すなわち、各ピクセルの両端間の電位差）は、各ピクセルの得られる状態を決定する。図４は、様々なコモン電圧およびセグメント電圧が印加されたときの干渉変調器の様々な状態を示す表の一例を示している。当業者によって容易に理解されるように、「セグメント」電圧は、列電極または行電極のいずれかに印加され得、「コモン」電圧は、列電極または行電極のうちの他方に印加され得る。

図４に（ならびに図５Ｂに示すタイミング図に）示すように、開放電圧（release voltage）ＶＣ_ＲＥＬがコモンラインに沿って印加されたとき、コモンラインに沿ったすべての干渉変調器要素は、セグメントラインに沿って印加された電圧、すなわち、高いセグメント電圧ＶＳ_Ｈおよび低いセグメント電圧ＶＳ_Ｌにかかわらず、代替的に開放または非作動状態と呼ばれる、緩和状態に入れられることになる。特に、開放電圧ＶＣ_ＲＥＬがコモンラインに沿って印加されると、そのピクセルのための対応するセグメントラインに沿って高いセグメント電圧ＶＳ_Ｈが印加されたときも、低いセグメント電圧ＶＳ_Ｌが印加されたときも、変調器の両端間の潜在的な電圧（代替的にピクセル電圧と呼ばれる）は緩和ウィンドウ（図３参照。開放ウィンドウとも呼ばれる）内にある。

高い保持電圧ＶＣ_{ＨＯＬＤ＿Ｈ}または低い保持電圧ＶＣ_{ＨＯＬＤ＿Ｌ}などの保持電圧がコモンライン上に印加されたとき、干渉変調器の状態は一定のままであることになる。たとえば、緩和ＩＭＯＤは緩和位置にとどまることになり、作動ＩＭＯＤは作動位置にとどまることになる。保持電圧は、対応するセグメントラインに沿って高いセグメント電圧ＶＳ_Ｈが印加されたときも、低いセグメント電圧ＶＳ_Ｌが印加されたときも、ピクセル電圧が安定性ウィンドウ内にとどまることになるように、選択され得る。したがって、セグメント電圧スイング（voltage swing）、すなわち、高いＶＳ_Ｈと低いセグメント電圧ＶＳ_Ｌとの間の差は、正または負のいずれかの安定性ウィンドウの幅よりも小さい。

高いアドレス指定電圧ＶＣ_{ＡＤＤ＿ＨADD_H}または低いアドレス指定電圧ＶＣ_{ＡＤＤ＿Ｌ}などのアドレス指定または作動電圧がコモンライン上に印加されたとき、それぞれのセグメントラインに沿ったセグメント電圧の印加によって、データがそのコモンラインに沿った変調器に選択的に書き込まれ得る。セグメント電圧は、作動が印加されたセグメント電圧に依存するように選択され得る。アドレス指定電圧がコモンラインに沿って印加されたとき、一方のセグメント電圧の印加は、安定性ウィンドウ内のピクセル電圧をもたらし、ピクセルが非作動のままであることを引き起こすことになる。対照的に、他方のセグメント電圧の印加は、安定性ウィンドウを越えるピクセル電圧をもたらし、ピクセルの作動をもたらすことになる。作動を引き起こす特定のセグメント電圧は、どのアドレス指定電圧が使用されるかに応じて変動することができる。いくつかの実施態様では、高いアドレス指定電圧ＶＣ_{ＡＤＤ＿Ｈ}がコモンラインに沿って印加されたとき、高いセグメント電圧ＶＳ_Ｈの印加は、変調器がそれの現在位置にとどまることを引き起こすことがあり、低いセグメント電圧ＶＳ_Lの印加は、変調器の作動を引き起こすことがある。当然の結果として、低いアドレス指定電圧ＶＣ_{ＡＤＤ＿Ｌ}が印加されたとき、セグメント電圧の影響は反対であり、高いセグメント電圧ＶＳ_Ｈは変調器の作動を引き起こし、低いセグメント電圧ＶＳ_Ｌは変調器の状態に影響しない（すなわち、安定したままである）ことがある。

いくつかの実施態様では、常に変調器の両端間で同じ極性電位差を引き起こす保持電圧、アドレス電圧、およびセグメント電圧が使用され得る。いくつかの他の実施態様では、変調器の電位差の極性を交番する信号が使用され得る。変調器の両端間の極性の交番（すなわち、書込みプロシージャの極性の交番）は、単一の極性の反復書込み動作後に起こることがある電荷蓄積を低減または抑止し得る。

図５Ａは、図２の３×３干渉変調器ディスプレイにおけるディスプレイデータのフレームを示す図の一例を示す。図５Ｂは、図５Ａに示すディスプレイデータのフレームを書き込むために使用され得るコモン信号およびセグメント信号についてのタイミング図の一例を示す。それらの信号は、たとえば、図２の３×３アレイに印加され得、これは、図５Ａに示すライン時間６０ｅディスプレイ配置を最終的にもたらすことになる。図５Ａ中の作動変調器は暗状態にあり、すなわち、その状態では、反射光の実質的部分が、たとえば、閲覧者に、暗いアピアランスをもたらすように可視スペクトルの外にある。図５Ａに示すフレームを書き込むより前に、ピクセルは任意の状態にあることがあるが、図５Ｂのタイミング図に示す書込みプロシージャは、各変調器が、第１のライン時間６０ａの前に、開放されており、非作動状態に属すると仮定する。

第１のライン時間６０ａ中に、開放電圧７０がコモンライン１上に印加され、コモンライン２上に印加される電圧が、高い保持電圧７２において始まり、開放電圧７０に移動し、低い保持電圧７６がコモンライン３に沿って印加される。したがって、コモンライン１に沿った変調器（コモン１，セグメント１）、（１，２）および（１，３）は、第１のライン時間６０ａの持続時間の間、緩和または非作動状態にとどまり、コモンライン２に沿った変調器（２，１）、（２，２）および（２，３）は、緩和状態に移動することになり、コモンライン３に沿った変調器（３，１）、（３，２）および（３，３）は、それらの前の状態にとどまることになる。図４を参照すると、コモンライン１、２または３のいずれも、ライン時間６０ａ中に作動を引き起こす電圧レベルにさらされていないので（すなわち、ＶＣ_ＲＥＬ−緩和、およびＶＣ_{ＨＯＬＤ＿Ｌ}−安定）、セグメントライン１、２および３に沿って印加されたセグメント電圧は、干渉変調器の状態に影響しないことになる。

第２のライン時間６０ｂ中に、コモンライン１上の電圧は高い保持電圧７２に移動し、コモンライン１に沿ったすべての変調器は、アドレス指定または作動電圧がコモンライン１上に印加されなかったので、印加されたセグメント電圧にかかわらず、緩和状態にとどまる。コモンライン２に沿った変調器は、開放電圧７０の印加により、緩和状態にとどまり、コモンライン３に沿った変調器（３，１）、（３，２）および（３，３）は、コモンライン３に沿った電圧が開放電圧７０に移動するとき、緩和することになる。

第３のライン時間６０ｃ中に、コモンライン１は、コモンライン１上に高いアドレス電圧７４を印加することによってアドレス指定される。このアドレス電圧の印加中に低いセグメント電圧６４がセグメントライン１および２に沿って印加されるので、変調器（１，１）および（１，２）の両端間のピクセル電圧は変調器の正の安定性ウィンドウの上端よりも大きく（すなわち、電圧差は、あらかじめ定義されたしきい値を超えた）、変調器（１，１）および（１，２）は作動される。逆に、高いセグメント電圧６２がセグメントライン３に沿って印加されるので、変調器（１，３）の両端間のピクセル電圧は、変調器（１，１）および（１，２）のピクセル電圧よりも小さく、変調器の正の安定性ウィンドウ内にとどまり、したがって変調器（１，３）は緩和したままである。また、ライン時間６０ｃ中に、コモンライン２に沿った電圧は低い保持電圧７６に減少し、コモンライン３に沿った電圧は開放電圧７０にとどまり、コモンライン２および３に沿った変調器を緩和位置のままにする。

第４のライン時間６０ｄ中に、コモンライン１上の電圧は、高い保持電圧７２に戻り、コモンライン１に沿った変調器を、それらのそれぞれのアドレス指定された状態のままにする。コモンライン２上の電圧は低いアドレス電圧７８に減少される。高いセグメント電圧６２がセグメントライン２に沿って印加されるので、変調器（２，２）の両端間のピクセル電圧は、変調器の負の安定性ウィンドウの下側端部（lower end）を下回り、変調器（２，２）が作動することを引き起こす。逆に、低いセグメント電圧６４がセグメントライン１および３に沿って印加されるので、変調器（２，１）および（２，３）は緩和位置にとどまる。コモンライン３上の電圧は、高い保持電圧７２に増加し、コモンライン３に沿った変調器を緩和状態のままにする。

最後に、第５のライン時間６０ｅ中に、コモンライン１上の電圧は高い保持電圧７２にとどまり、コモンライン２上の電圧は低い保持電圧７６にとどまり、コモンライン１および２に沿った変調器を、それらのそれぞれのアドレス指定された状態のままにする。コモンライン３上の電圧は、コモンライン３に沿った変調器をアドレス指定するために、高いアドレス電圧７４に増加する。低いセグメント電圧６４がセグメントライン２および３上に印加されるので、変調器（３，２）および（３，３）は作動するが、セグメントライン１に沿って印加された高いセグメント電圧６２は、変調器（３，１）が緩和位置にとどまることを引き起こす。したがって、第５のライン時間６０ｅの終わりに、３×３ピクセルアレイは、図５Ａに示す状態にあり、他のコモンライン（図示せず）に沿った変調器がアドレス指定されているときに起こり得るセグメント電圧の変動にかかわらず、保持電圧がコモンラインに沿って印加される限り、その状態にとどまることになる。

図５Ｂのタイミング図では、所与の書込みプロシージャ（すなわち、ライン時間６０ａ〜６０ｅ）は、高い保持およびアドレス電圧、または低い保持およびアドレス電圧のいずれかの使用を含むことができる。書込みプロシージャが所与のコモンラインについて完了されると（また、コモン電圧が、作動電圧と同じ極性を有する保持電圧に設定されると）、ピクセル電圧は、所与の安定性ウィンドウ内にとどまり、開放電圧がそのコモンライン上に印加されるまで、緩和ウィンドウを通過しない。さらに、各変調器が、変調器をアドレス指定するより前に書込みプロシージャの一部として開放されるので、開放時間ではなく変調器の作動時間が、必要なライン時間を決定し得る。詳細には、変調器の開放時間が作動時間よりも大きい実施態様では、開放電圧は、図５Ｂに示すように、単一のライン時間よりも長く印加され得る。いくつかの他の実施態様では、コモンラインまたはセグメントラインに沿って印加される電圧が、異なる色の変調器など、異なる変調器の作動電圧および開放電圧の変動を相殺するように変動し得る。

上記に記載した原理に従って動作する干渉変調器の構造の詳細は大きく異なり得る。たとえば、図６Ａ〜図６Ｅは、可動反射層１４とそれの支持構造とを含む、干渉変調器の異なる実施態様の断面図の例を示している。図６Ａは、金属材料のストリップ、すなわち、可動反射層１４が、基板２０から直角に延在する支持体１８上に堆積される、図１の干渉変調器ディスプレイの部分断面図の一例を示している。図６Ｂでは、各ＩＭＯＤの可動反射層１４は、概して形状が正方形または長方形であり、コーナーにおいてまたはその近くでテザー３２に接して支持体に取り付けられる。図６Ｃでは、可動反射層１４は、概して形状が正方形または長方形であり、フレキシブルな金属を含み得る変形可能層３４から吊るされる。変形可能層３４は、可動反射層１４の外周の周りで基板２０に直接または間接的に接続することがある。これらの接続は、本明細書では支持ポストと呼ばれる。図６Ｃに示す実施態様は、変形可能層３４によって行われる可動反射層１４の機械的機能からのそれの光学的機能の分離から派生する追加の利益を有する。この分離は、反射層１４のために使用される構造設計および材料と、変形可能層３４のために使用される構造設計および材料とが、互いとは無関係に最適化されることを可能にする。

図６Ｄは、可動反射層１４が反射副層（reflective sub-layer）１４ａを含む、ＩＭＯＤの別の例を示している。可動反射層１４は、支持ポスト１８などの支持構造上に載る。支持ポスト１８は、たとえば、可動反射層１４が緩和位置にあるとき、可動反射層１４と光学スタック１６との間にギャップ１９が形成されるように、下側静止電極（すなわち、図示のＩＭＯＤにおける光学スタック１６の一部）からの可動反射層１４の分離を可能にする。可動反射層１４は、電極として働くように構成され得る伝導性層１４ｃと、支持層１４ｂとをも含むことができる。この例では、伝導性層１４ｃは、基板２０から遠位にある支持層１４ｂの一方の面に配設され、反射副層１４ａは、基板２０の近位にある支持層１４ｂの他方の面に配設される。いくつかの実施態様では、反射副層１４ａは、伝導性であることがあり、支持層１４ｂと光学スタック１６との間に配設され得る。支持層１４ｂは、誘電材料、たとえば、酸窒化ケイ素（ＳｉＯＮ）または二酸化ケイ素（ＳｉＯ_２）の、１つまたは複数の層を含むことができる。いくつかの実施態様では、支持層１４ｂは、たとえば、ＳｉＯ_２／ＳｉＯＮ／ＳｉＯ_２３層スタックなど、複数の層のスタックであり得る。反射副層１４ａと伝導性層１４ｃのいずれかまたは両方は、たとえば、約０．５％の銅（Ｃｕ）または別の反射金属材料を用いた、アルミニウム（Ａｌ）合金を含むことができる。誘電支持層１４ｂの上および下で伝導性層１４ａ、１４ｃを採用することは、応力のバランスをとり、伝導の向上を与えることができる。いくつかの実施態様では、反射副層１４ａおよび伝導性層１４ｃは、可動反射層１４内の特定の応力プロファイルを達成することなど、様々な設計目的で、異なる材料から形成され得る。

図６Ｄに示すように、いくつかの実施態様はブラックマスク構造２３をも含むことができる。ブラックマスク構造２３は、周辺光または迷光を吸収するために、光学不活性領域において（たとえば、ピクセル間にまたはポスト１８の下に）形成され得る。ブラックマスク構造２３はまた、光がディスプレイの不活性部分から反射されることまたはそれを透過されることを抑止し、それによりコントラスト比を増加させることによって、ディスプレイデバイスの光学的特性を改善することができる。さらに、ブラックマスク構造２３は、伝導性であり、電気的バス層として機能するように構成され得る。いくつかの実施態様では、行電極は、接続された行電極の抵抗を低減するために、ブラックマスク構造２３に接続され得る。ブラックマスク構造２３は、堆積およびパターニング技法を含む様々な方法を使用して形成され得る。ブラックマスク構造２３は１つまたは複数の層を含むことができる。たとえば、いくつかの実施態様では、ブラックマスク構造２３は、光吸収器として働くモリブデンクロム（ＭｏＣｒ）層と、ＳｉＯ_２層と、反射体およびバス層として働く、アルミニウム合金とを含み、それぞれ、約３０〜８０Å、５００〜１０００Å、および５００〜６０００Åの範囲内の厚さである。１つまたは複数の層は、たとえば、ＭｏＣｒ層およびＳｉＯ_２層の場合は、カーボンテトラフルオロメタン（ＣＦ_４）および／または酸素（Ｏ_２）、ならびにアルミニウム合金層の場合は、塩素（Ｃｌ_２）および／または三塩化ホウ素（ＢＣｌ_３）を含む、フォトリソグラフィおよびドライエッチングを含む、様々な技法を使用してパターニングされ得る。いくつかの実施態様では、ブラックマスク２３はエタロンまたは干渉スタック構造であり得る。そのような干渉スタックブラックマスク構造２３では、伝導性吸収体は、各行または列の光学スタック１６における下側静止電極間で信号を送信するかまたは信号をバスで運ぶために使用され得る。いくつかの実施態様では、スペーサ層３５が、ブラックマスク２３中の伝導性層から吸収層１６ａを概して電気的に絶縁するのに、役立つことができる。

図６Ｅは、可動反射層１４が自立している、ＩＭＯＤの別の例を示している。図６Ｄとは対照的に、図６Ｅの実施態様は支持ポスト１８を含まない。代わりに、可動反射層１４は、複数のロケーションにおいて、下にある光学スタック１６に接触し、可動反射層１４の湾曲は、干渉変調器の両端間の電圧が作動を引き起こすには不十分であるとき、可動反射層１４が図６Ｅの非作動位置に戻るという、十分な支持を与える。複数のいくつかの異なる層を含んでいることがある光学スタック１６は、ここでは明快のために、光吸収体１６ａと誘電体１６ｂとを含む状態で示されている。いくつかの実施態様では、光吸収体１６ａは、固定電極としても、部分反射層としても働き得る。

図６Ａ〜図６Ｅに示す実施態様などの実施態様では、ＩＭＯＤは直視型デバイスとして機能し、直視型デバイスでは、画像が、透明基板２０の正面、すなわち、変調器が配置された面の反対の面から、閲覧される。これらの実施態様では、デバイスの背面部分（すなわち、たとえば、図６Ｃに示す変形可能層３４を含む、可動反射層１４の背後のディスプレイデバイスの任意の部分）は、反射層１４がデバイスのそれらの部分を光学的に遮蔽するので、ディスプレイデバイスの画質に影響を及ぼすことまたは悪影響を及ぼすことなしに、構成され、作用され得る。たとえば、いくつかの実施態様では、バス構造（図示せず）が可動反射層１４の背後に含まれ得、これは、電圧アドレス指定およびそのようなアドレス指定に起因する移動など、変調器の電気機械的特性から変調器の光学的特性を分離する能力を与える。さらに、図６Ａ〜図６Ｅの実施態様は、たとえば、パターニングなどの処理を簡略化することができる。

図７は、干渉変調器のための製造プロセス８０を示す流れ図の一例を示しており、図８Ａ〜図８Ｅは、そのような製造プロセス８０の対応する段階の断面概略図の例を示している。いくつかの実施態様では、製造プロセス８０は、図７に示されていない他のブロックに加えて、たとえば、図１および図６に示す一般的なタイプの干渉変調器を製造するために実施され得る。図１、図６および図７を参照すると、プロセス８０はブロック８２において開始し、基板２０上への光学スタック１６の形成を伴う。図８Ａは、基板２０上で形成されたそのような光学スタック１６を示している。基板２０は、ガラスまたはプラスチックなどの透明基板であり得、それは、フレキシブルであるかまたは比較的固く曲がらないことがあり、光学スタック１６の効率的な形成を可能にするために、事前準備プロセス、たとえば、洗浄にかけられていることがある。上記で説明したように、光学スタック１６は、電気伝導性であり、部分的に透明で、部分的に反射性であることがあり、たとえば、透明基板２０上に、所望の特性を有する１つまたは複数の層を堆積させることによって、作製され得る。図８Ａでは、光学スタック１６は、副層１６ａおよび１６ｂを有する多層構造を含むが、いくつかの他の実施態様では、より多いまたはより少ない副層が含まれ得る。いくつかの実施態様では、副層１６ａ、１６ｂのうちの１つは、組み合わせられた導体／吸収体副層１６ａなど、光吸収特性と伝導特性の両方で構成され得る。さらに、副層１６ａ、１６ｂのうちの１つまたは複数は、平行ストリップにパターニングされ得、ディスプレイデバイスにおける行電極を形成し得る。そのようなパターニングは、当技術分野で知られているマスキングおよびエッチングプロセスまたは別の好適なプロセスによって実行され得る。いくつかの実施態様では、副層１６ａ、１６ｂのうちの１つは、１つまたは複数の金属層（たとえば、１つまたは複数の反射層および／または伝導性層）上に堆積された副層１６ｂなど、絶縁層または誘電体層であり得る。さらに、光学スタック１６は、ディスプレイの行を形成する個々の平行ストリップにパターニングされ得る。

プロセス８０はブロック８４において続き、光学スタック１６上への犠牲層２５の形成を伴う。犠牲層２５は、キャビティ１９を形成するために後で（たとえば、ブロック９０において）除去され、したがって、犠牲層２５は、図１に示した得られた干渉変調器１２には示されていない。図８Ｂは、光学スタック１６上で形成された犠牲層２５を含む、部分的に作製されたデバイスを示している。光学スタック１６上での犠牲層２５の形成は、後続の除去後に、所望の設計サイズを有するギャップまたはキャビティ１９（図１および図８Ｅも参照）を与えるように選択された厚さの、モリブデン（Ｍｏ）またはアモルファスシリコン（Ｓｉ）など、フッ化キセノン（ＸｅＦ_２）エッチング可能材料の堆積を含み得る。犠牲材料の堆積は、物理蒸着（ＰＶＤ、たとえば、スパッタリング）、プラズマ強化化学蒸着（ＰＥＣＶＤ）、熱化学蒸着（熱ＣＶＤ）、またはスピンコーティングなど、堆積技法を使用して行われ得る。

プロセス８０はブロック８６において続き、支持構造、たとえば、図１、図６および図８Ｃに示すポスト１８の形成を伴う。ポスト１８の形成は、支持構造開口を形成するために犠牲層２５をパターニングすることと、次いで、ＰＶＤ、ＰＥＣＶＤ、熱ＣＶＤ、またはスピンコーティングなど、堆積方法を使用して、ポスト１８を形成するために開口中に材料（たとえば、ポリマーまたは無機材料、たとえば、酸化ケイ素）を堆積させることとを含み得る。いくつかの実施態様では、犠牲層中に形成された支持構造開口は、ポスト１８の下側端部が図６Ａに示すように基板２０に接触するように、犠牲層２５と光学スタック１６の両方を通って、下にある基板２０まで延在することがある。代替的に、図８Ｃに示すように、犠牲層２５中に形成された開口は、犠牲層２５は通るが、光学スタック１６は通らないで、延在することがある。たとえば、図８Ｅは、光学スタック１６の上側表面（upper surface）と接触している支持ポスト１８の下側端部を示している。ポスト１８、または他の支持構造は、犠牲層２５上に支持構造材料の層を堆積させることと、パターニングして犠牲層２５中の開口から離れて配置された支持構造材料の部分を除去することとによって形成され得る。支持構造は、図８Ｃに示すように開口内に配置され得るが、少なくとも部分的に、犠牲層２５の一部分の上で延在することもある。上述のように、犠牲層２５および／または支持ポスト１８のパターニングは、パターニングおよびエッチングプロセスによって実行され得るが、代替エッチング方法によっても実行され得る。

プロセス８０はブロック８８において続き、図１、図６および図８Ｄに示す可動反射層１４などの可動反射層または膜の形成を伴う。可動反射層１４は、１つまたは複数のパターニング、マスキング、および／またはエッチングプロセスとともに、１つまたは複数の堆積プロセス、たとえば、反射層（たとえば、アルミニウム、アルミニウム合金）堆積を採用することによって、形成され得る。可動反射層１４は、電気伝導性であり、電気伝導性層（electrically conductive layer）と呼ばれることがある。いくつかの実施態様では、可動反射層１４は、図８Ｄに示すように複数の副層１４ａ、１４ｂ、１４ｃを含み得る。いくつかの実施態様では、副層１４ａ、１４ｃなど、副層のうちの１つまたは複数は、それらの光学的特性のために選択された高反射性副層を含み得、別の副層１４ｂは、それの機械的特性のために選択された機械的副層を含み得る。犠牲層２５は、ブロック８８において形成された部分的に作製された干渉変調器中に依然として存在するので、可動反射層１４は、一般にこの段階では可動でない。犠牲層２５を含んでいる部分的に作製されたＩＭＯＤは、本明細書では「非開放（unreleased）」ＩＭＯＤと呼ばれることもある。図１に関して上記で説明したように、可動反射層１４は、ディスプレイの列を形成する個々の平行ストリップにパターニングされ得る。

プロセス８０はブロック９０において続き、キャビティ、たとえば、図１、図６および図８Ｅに示すキャビティ１９の形成を伴う。キャビティ１９は、（ブロック８４において堆積された）犠牲材料２５をエッチャントにさらすことによって形成され得る。たとえば、ＭｏまたはアモルファスＳｉなどのエッチング可能犠牲材料が、ドライ化学エッチングによって、たとえば、一般に、キャビティ１９を囲む構造に対して選択的に除去される、所望の量の材料を除去するのに有効である期間の間、固体ＸｅＦ_２から派生した蒸気などの気体または蒸気エッチャントに犠牲層２５をさらすことによって、除去され得る。エッチング可能な犠牲材料およびエッチング方法、たとえば、ウェットエッチングおよび／またはプラズマエッチングによる他の組合せも使用され得る。犠牲層２５がブロック９０中に除去されるので、可動反射層１４は、一般に、この段階後に可動となる。犠牲材料２５の除去後に、得られた完全にまたは部分的に作製されたＩＭＯＤは、本明細書では「開放」ＩＭＯＤと呼ばれることがある。

上記のように、ハードウェアおよびデータ処理装置が、ＩＭＯＤデバイスを含む電気機械システムに関連付けられ得る。そのようなハードウェアおよびデータ処理装置は、１つまたは複数の薄膜トランジスタ（ＴＦＴ）デバイスを含み得る。

図９Ａおよび図９Ｂは、薄膜トランジスタデバイスのための製造プロセスを示す流れ図の一例を示している。ＴＦＴデバイスのための製造プロセスは、図１２に示す流れ図の例でも説明しており、図１２では、図９に示すいくつかのプロセス動作が縮約および／または省略されている。図１０Ａ〜図１０Ｅは、薄膜トランジスタデバイスを製作する方法における様々な段階の断面概略図の例を示している。

プロセス９００のブロック９０２において、基板上に酸化物半導体層が形成される。基板は、透明材料と不透明材料とを含む、任意の数の異なる基板材料であり得る。いくつかの実施態様では、基板は、シリコン、シリコンオンインシュレータ（ＳＯＩ）、またはガラス（たとえば、ディスプレイガラスもしくはホウケイ酸ガラス）である。いくつかの実施態様では、ＴＦＴデバイスが作製される基板は、数ミクロンから数百ミクロンの寸法を有する。

基板は、ソース領域と、チャネル領域と、ドレイン領域とを含む。これらは、ＴＦＴデバイスのソース、チャネル、およびドレインが最終的に形成される領域である。チャネル領域は、ＴＦＴのゲートが最終的に形成される基板の領域であり、ソース領域およびドレイン領域は、ソースおよびドレインが最終的に形成される領域である。チャネル領域は、ソース領域とドレイン領域との間にあり、いくつかの実施態様では、これらの領域を接続する。いくつかの実施態様では、これらの領域は、少なくとも部分的には、ＴＦＴのゲート金属の形成によって定義され、ゲート金属の下にあり、ゲート金属と整合した基板の領域は、基板のチャネル領域として定義されることに留意されたい。

いくつかの実施態様では、ＴＦＴデバイスが作製される基板の表面は、バッファ層を含む。バッファ層は絶縁表面の働きをし得る。いくつかの実施態様では、バッファ層は、酸化ケイ素（ＳｉＯ_２）または酸化アルミニウム（Ａｌ_２Ｏ_３）などの酸化物である。いくつかの実施態様では、バッファ層は約１００ナノメートル（ｎｍ）から１０００ｎｍの厚さである。

酸化物半導体層は、少なくとも、基板のソース領域、チャネル領域、およびドレイン領域の上に形成され、ＴＦＴデバイスのｎ型ドープソースおよびドレインエリアならびにチャネルを最終的に形成することになり、任意の数の異なる酸化物半導体材料であり得る。いくつかの実施態様では、酸化物半導体は、インジウム（Ｉｎ）含有、亜鉛（Ｚｎ）含有、スズ（Ｓｎ）含有、ハフニウム（Ｈｆ）含有、およびガリウム（Ｇａ）含有の酸化物半導体を含むアモルファス酸化物半導体である。アモルファス酸化物半導体の具体例には、ＩｎＧａＺｎＯ、ＩｎＺｎＯ、ＩｎＨｆＺｎＯ、ＩｎＳｎＺｎＯ、ＳｎＺｎＯ、ＩｎＳｎＯ、ＧａＺｎＯ、およびＺｎＯがある。いくつかの実施態様では、物理蒸着（ＰＶＤ）プロセスにより酸化物半導体層が形成される。ＰＶＤプロセスは、パルスレーザー堆積（ＰＬＤ）と、スパッタ堆積と、電子ビーム物理蒸着（ｅ−ビームＰＶＤ）と、蒸発堆積とを含む。いくつかの実施態様では、酸化物半導体層は約１０ｎｍから１００ｎｍの厚さである。

ブロック９０４において、酸化物半導体層上に第１の誘電体層が形成される。いくつかの実施態様では、第１の誘電体層は、チャネル領域を覆っている酸化物半導体層の部分上にのみ形成される。第１の誘電体層は、任意の数の異なる誘電材料であり得る。いくつかの実施態様では、第１の誘電体層は、二酸化ケイ素（ＳｉＯ_２）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ハフニウム（ＨｆＯ_２）、酸化チタン（ＴｉＯ_２）、酸窒化ケイ素（ＳｉＯＮ）、または窒化ケイ素（ＳｉＮ）である。他の実施態様では、第１の誘電体層は、積層構造で配置された異なる誘電材料からなる２つ以上の層を含む。第１の誘電体層は、物理蒸着（ＰＶＤ）プロセスと、プラズマ強化化学蒸着（ＰＥＣＶＤ）プロセスを含む化学蒸着（ＣＶＤ）プロセスと、原子層堆積（ＡＬＤ）プロセスとを含む、当業者に知られている堆積プロセスを使用して形成され得る。いくつかの実施態様では、第１の誘電体層は約５０ｎｍから５００ｎｍの厚さである。第１の誘電体層は、ＴＦＴデバイス内でゲート絶縁体の働きをし得る。

ブロック９０６において、第１の誘電体層上に第１の金属層が形成される。第１の金属層は、アルミニウム（Ａｌ）と、銅（Ｃｕ）と、モリブデン（Ｍｏ）と、タンタル（Ｔａ）と、クロム（Ｃｒ）と、ネオジム（Ｎｄ）と、タングステン（Ｗ）と、チタン（Ｔｉ）と、これらの要素のいずれかを含有する合金とを含む、任意の数の異なる金属であり得る。いくつかの実施態様では、第１の金属層は、積層構造で配置された異なる金属からなる２つ以上の層を含む。第１の金属層は、物理蒸着（ＰＶＤ）プロセスと、化学蒸着（ＣＶＤ）プロセスと、原子層堆積（ＡＬＤ）プロセスとを含む、当業者に知られている堆積プロセスを使用して形成され得る。上記のように、ＰＶＤプロセスは、パルスレーザー堆積（ＰＬＤ）とスパッタ堆積とを含む。

いくつかの実施態様では、第１の誘電体層および／または第１の金属層は、ソース領域と、チャネル領域と、ドレイン領域とを覆っている酸化物半導体層の部分上に形成される。これらの実施態様では、第１の誘電体層および／または第１の金属は、当業者に知られているフォトレジストによりパターニングされ得る。次いで、第１の誘電体層および／または第１の金属層は、当業者に知られているエッチングプロセスを使用してエッチングされ得る。これらの動作は、ソース領域とドレイン領域とを覆っている第１の誘電体層および第１の金属層の部分を除去し得る。

図１０Ａは、方法９００におけるこの時点の（たとえば、ブロック９０６までの）ＴＦＴデバイスの一例を示している。ＴＦＴデバイスは、基板１００２と、酸化物半導体層１００４と、第１の誘電体層１００６と、第１の金属層１００８とを含む。基板は、ソース領域１０１４と、チャネル領域１０１２と、ドレイン領域１０１６とを含む。チャネル領域１０１２は、第１の誘電体層１００６および第１の金属層１００８と整合している。以下でさらに説明するように、チャネル領域は、所望の実施態様により、ＴＦＴデバイスのチャネルと整合することも整合しないこともある。

図９Ａに戻ると、ブロック９０８において、第１の金属層および第１の誘電体層に関連する誘電体側壁が形成される。誘電体側壁は、任意の数の異なる誘電材料により形成され得る。いくつかの実施態様では、誘電体側壁は、ＳｉＯ_２と、Ａｌ_２Ｏ_３と、ＨｆＯ_２と、ＴｉＯ_２と、ＳｉＯＮと、ＳｉＮとを含む、第１の誘電体層と同じ誘電材料である。

いくつかの実施態様では、誘電体側壁は、ソース領域とドレイン領域とを覆っている酸化物半導体層上および第１の金属層上に誘電体側壁材料を堆積することによって形成される。次いで、異方性エッチングプロセスを使用して、第１の金属層およびソース領域とドレイン領域とを覆っている酸化物半導体層の部分から誘電体側壁材料を除去することができる。ソース領域とドレイン領域とを覆っている酸化物半導体層の一部分ならびに第１の誘電体層および第１の金属層の側面は、誘電体側壁材料によって覆われたままでもよい。

いくつかの実施態様では、異方性エッチングプロセスは、基板の近くに方向性電界（directional electric field）を作るために基板に無線周波数（ＲＦ）バイアスが印加される反応性イオンエッチングプロセス（ＲＩＥ）プロセスである。いくつかの実施態様では、基板の近くの方向性電界は異方性エッチングプロファイルをもたらす。

図１０Ｂは、方法９００におけるこの時点の（たとえば、ブロック９０８までの）ＴＦＴデバイスの一例を示している。ＴＦＴデバイスは、誘電体側壁１０２２を含む。図１０Ｂに示すように、誘電体側壁１０２２は、第１の誘電体層１００６および第１の金属層１００８の両側にある。誘電体側壁１０２２は、ソース領域１０１４とドレイン領域１０１６とを覆っている酸化物半導体層１００４の一部分も覆っている。

誘電体側壁１０２２は、ＴＦＴデバイスの抵抗に影響を及ぼす。たとえば、後述する図１０Ｄに示すように、チャネル領域１０１２の両側にある酸化物半導体層の小規模領域１０４３および１０４５は、第１の誘電体層１００６および第１の金属層１００８の下にない。さらに、酸化物半導体の小規模領域１０４３および１０４５は、高濃度ドープｎ型酸化物半導体に変換されていない。これらの領域１０４３および１０４５は、ＴＦＴデバイスの抵抗を高め得る。

方法９００のいくつかの実施態様では、誘電体側壁は、歩留まりを高める働きをする。上記のように、歩留まりは、適正に機能する基板上のＴＦＴデバイスの数の割合を指す。いくつかの実施態様では、誘電体側壁は、第２の金属層の等角段差被覆を改善することができる。いくつかの実施態様では、誘電体側壁は、第１の金属層とソースコンタクトまたはドレインコンタクトとの間のショートを減らすこともできる。方法９００のいくつかの他の実施態様では、誘電体側壁が形成されない。いくつかの実施態様では、誘電体側壁を持たないＴＦＴデバイスは、より低い抵抗のために、より良好なパフォーマンス特性を示す。

ブロック９１０において、ソース領域とドレイン領域とを覆っている露出した酸化物半導体層上に第２の金属層が形成される。いくつかの実施態様では、当業者に知られているフォトリソグラフィ技法を使用して、第２の金属が誘電体側壁上および第１の金属層上に形成されるのを防ぐことができる。いくつかの他の実施態様では、第２の金属層は、誘電体側壁（存在する場合）上および第１の金属層上にも形成される。

いくつかの実施態様では、第２の金属層の金属は、チタン（Ｔｉ）、マンガン（Ｍｎ）、またはマグネシウム（Ｍｇ）である。いくつかの実施態様では、第２の金属層の金属は、酸化物半導体層内の酸化物のギブス自由エネルギーよりも低いギブス自由エネルギーを有する酸化物を形成する金属である。第２の金属層は、物理蒸着（ＰＶＤ）プロセスと、化学蒸着（ＣＶＤ）プロセスと、原子層堆積（ＡＬＤ）プロセスとを含む、当業者に知られている堆積プロセスを使用して形成され得る。ＰＶＤプロセスを使用して第２の金属層が形成されるいくつかの実施態様では、ＰＶＤプロセスは、スパッタ堆積、ｅ−ビームＰＶＤ、または蒸発堆積である。

図１０Ｃは、方法９００におけるこの時点の（たとえば、ブロック９１０までの）ＴＦＴデバイスの一例を示している。ＴＦＴデバイスは、第２の金属層１０３０および１０３２を含む。図１０Ｃに示すように、第２の金属層１０３０および１０３２は、ソース領域１０１４とドレイン領域１０１６とを覆っている酸化物半導体層１００４上に形成される。図示された例では、誘電体側壁１０２２が存在するために、第２の金属層１０３０および１０３２は、基板のソース領域１０１４およびドレイン領域１０１６と厳密に整合してはいない。いくつかの他の実施態様では、第２の金属層は、誘電体側壁１０２２上および第１の金属層１００８上にも形成される。

ブロック９１２において、酸化物半導体層と第２の金属層とを処理して、高濃度ドープｎ型酸化物半導体と酸化物とを形成する。この処理は、ソース領域とドレイン領域とを覆っている酸化物半導体層内に高濃度ドープｎ型酸化物半導体を形成する。この処理はまた、ソース領域とドレイン領域とを覆っている酸化物半導体層上の第２の金属層内に酸化物を形成する。

いくつかの実施態様では、処理により、ソース領域とドレイン領域とを覆っている酸化物半導体層内の酸素が、第２の金属層内へ拡散する。酸化物半導体層からの酸素の拡散により、酸化物半導体層のこれらの領域内に酸素空孔が生じる。酸素空孔は、電子供与体の働きをして、ソース領域とドレイン領域とを覆っている酸化物半導体内に高濃度ドープｎ型酸化物半導体を形成することができる。

いくつかの実施態様では、第２の金属層内への酸素の拡散は、ソース領域とドレイン領域とを覆っている第２の金属層内に酸化物を形成する。いくつかの実施態様では、ソース領域とドレイン領域とを覆っている酸化物半導体層上の第２の金属層の実質的に全部が酸化する。いくつかの他の実施態様では、酸化物半導体層に接触している第２の金属層の一部分が酸化し、金属酸化物の上にある一部の金属は酸化しない。

いくつかの実施態様では、上記のように、第２の金属層の金属は、酸化物半導体層内の酸化物よりも低いギブス自由エネルギーを有する酸化物を形成する。第２の金属層の酸化物のより低いギブス自由エネルギーは、酸化物半導体層からの酸素の拡散のための熱力学的駆動力をもたらし得る。

いくつかの実施態様では、金属酸化物と高濃度ドープｎ型酸化物半導体とを形成するための処理は、熱処理を含む。熱処理の温度および継続時間は、部分的に作製されたＴＦＴデバイス内の構成要素を損傷しないように制御される。たとえば、いくつかの実施態様では、熱処理は、約３０分から１０時間の継続時間にわたり約２００℃から５００℃の温度で実行される。いくつかの実施態様では、熱処理は、約３０分から１時間の継続時間にわたり約２００℃から２５０℃の温度でなされる。いくつかの実施態様では、熱処理は、窒素雰囲気、フォーミングガス（すなわち、水素と窒素との混合）雰囲気において、または真空において実行される。

いくつかの他の実施態様では、熱処理は、制御された周辺雰囲気におけるラピッドサーマルアニーリング（ＲＴＡ）処理を含む。いくつかの実施態様では、熱処理は、約１ミリ秒から３秒にわたり約２５０℃から４００℃でのレーザーアニーリング処理である。

熱処理の温度は、第２の金属層の金属、金属酸化物、および酸化物半導体層の酸化物の熱力学に依存する。熱処理の継続時間は、酸化物半導体から第２の金属層内への酸素拡散の動力学に依存する。一般的に、これらの熱力学的問題および動力学的問題により、熱処理の温度が高くなるのに伴い、熱処理の継続時間が短くなり得る。

１つの実験では、酸化ケイ素の基体上に、厚さ７０ｎｍのＩｎＧａＺｎＯ半導体層が形成された。ＩｎＧａＺｎＯ半導体層上に厚さ５０ｎｍのＴｉ層が堆積された。この構造は、約２時間にわたり約３００℃で窒素雰囲気においてアニールされた。Ｔｉ／ＩｎＧａＺｎＯ半導体インターフェースにおいて、厚さ約１０ｎｍの金属酸化物層が形成され、透過電子顕微鏡（ＴＥＭ）により観察された。厚さ１０ｎｍの金属酸化物層内の各チタン原子がＩｎＧａＺｎＯ半導体層からの２つの酸素原子と結合すると仮定すると、ＩｎＧａＺｎＯ半導体層内の電子密度は、１ｃｍ^３あたり約１０^２１個の電子となる。ＩｎＧａＺｎＯ半導体層内のこの電子密度は、高濃度ドープｎ型酸化物半導体を作ることができる。

酸化物半導体層から拡散する酸素の量を制御することを利用することによって、酸化物半導体層内におけるドーピングのレベルを制御することができ、その理由は、酸素が酸化物半導体から拡散するときに形成される酸素原子空孔が電子供与体の働きをし得ることにある。いくつかの実施態様では、熱処理の温度および継続時間を制御することで、酸化物半導体層から第２の金属層内への酸素拡散の量を制御する。たとえば、熱処理の温度が高くなるのに伴い、かつ／または熱処理の継続時間が長くなるのに伴い、酸化物半導体層から拡散する酸素が多くなり得る。

いくつかの他の実施態様では、第２の金属層の厚さを利用して、酸化物半導体層から第２の金属層内への酸素拡散の量を制御することができる。たとえば、ソース領域とドレイン領域とを覆っている酸化物半導体層上の第２の金属層がすべて酸化すると、酸化物半導体層から拡散する追加の酸素はごくわずかであるか、または実質的にない。したがって、第２の金属層の厚さを利用して、酸化物半導体層から拡散する酸素の量を制御することができる。

ブロック９１４において、第２の金属層が除去される。いくつかの実施態様では、酸化していない第２の金属層の部分のみが除去される。たとえば、酸化物半導体層に接触している第２の金属層の一部分が酸化し、金属酸化物の上にある一部の金属は酸化していないとき、上にあるこの残りの金属が除去され得る。別の例として、第１の金属層上および／または誘電体側壁上に形成された第２の金属層の任意の部分は、処理後も依然として酸化していないことがあり、除去され得る。当業者に知られているウェットエッチングプロセスおよびドライエッチングプロセスを利用して、第２の金属を除去することができる。ドライエッチングプロセスは、反応性イオンエッチング（ＲＩＥ）と気相エッチングとを含む。いくつかの実施態様では、ソース領域とドレイン領域とを覆っている第２の金属層は完全に酸化し、除去すべき第２の金属層はない。

図１０Ｄは、方法９００におけるこの時点の（たとえば、ブロック９１４までの）ＴＦＴデバイスの一例を示している。ＴＦＴデバイスは、ソース領域１０１４とドレイン領域１０１６とを覆っている高濃度ドープｎ型酸化物半導体層１０４６および１０４８を含む。これらの高濃度ドープｎ型酸化物半導体層１０４６および１０４８は、ＴＦＴデバイス内でソースおよびドレインの働きをする。高濃度ドープｎ型酸化物半導体に変換されていない酸化物半導体層１００４は、ＴＦＴデバイス内でチャネルの働きをする。上記のように、チャネル領域１０１２の両側にある酸化物半導体層１００４の小規模領域１０４３および１０４５は、第１の誘電体層１００６および第１の金属層１００８の下にない。これらの領域１０４３および１０４５は、ＴＦＴデバイスの抵抗を高め得る。

ＴＦＴデバイスはまた、ソース領域１０１４を覆っている酸化物層１０４２と、ドレイン領域１０１６を覆っている酸化物層１０４４とを含む。酸化物層１０４２および１０４４は、酸化物半導体層１００４からの酸素に反応した第２の金属層１０３０および１０３２の金属から形成された金属酸化物である。いくつかの実施態様では、酸化物層１０４２および１０４４は、パッシベーション絶縁体の働きをし得る。他の実施態様では、酸化物層１０４２および１０４４は除去される。

ブロック９１６において、第１の金属層上および酸化物上に第２の誘電体層が形成される。第２の誘電体層は、任意の数の異なる誘電材料であり得る。いくつかの実施態様では、第２の誘電体層は、ＳｉＯ_２と、Ａｌ_２Ｏ_３と、ＨｆＯ_２と、ＳｉＮとを含む、第１の誘電体層と同じ誘電材料である。第２の金属層は、物理蒸着（ＰＶＤ）プロセスと、化学蒸着（ＣＶＤ）プロセスと、原子層堆積（ＡＬＤ）プロセスとを含む、当業者に知られている堆積プロセスを使用して形成され得る。いくつかの実施態様では、第２の誘電体層は約１００ｎｍから５００ｎｍの厚さである。いくつかの実施態様では、第２の誘電体層はパッシベーション絶縁体の働きをする。パッシベーション絶縁体は、外部環境からＴＦＴデバイスを保護する層の働きをし得る。パッシベーション絶縁体は、第１の金属層とソースコンタクトまたはドレインコンタクトとの間に絶縁をもたらすこともできる。

ブロック９１８において、第２の誘電体層の一部分と酸化物層とを除去して、高濃度ドープｎ型酸化物半導体を露出させる。たとえば、ソース領域を覆っている高濃度ドープｎ型酸化物半導体およびドレイン領域を覆っている高濃度ドープｎ型酸化物半導体が露出し得る。当業者に知られているウェットエッチングプロセスまたはドライエッチングプロセスによりフォトレジストを使用して、ソース領域とドレイン領域とを覆っている高濃度ドープｎ型酸化物半導体を露出させることができる。

ブロック９２０において、ソース領域とドレイン領域とを覆っている高濃度ドープｎ型酸化物半導体へのコンタクトが形成される。コンタクトは、Ａｌと、Ｃｕと、Ｍｏと、Ｔａと、Ｃｒと、Ｎｄと、Ｗと、Ｔｉと、これらの要素のいずれかを含有する合金とを含む、任意の数の異なる金属であり得る。いくつかの実施態様では、コンタクトは、積層構造で配置された２つ以上の異なる金属を含む。コンタクトは、酸化インジウムスズ（ＩＴＯ）などの導電性酸化物であってもよい。コンタクトは、物理蒸着（ＰＶＤ）プロセスと、化学蒸着（ＣＶＤ）プロセスと、原子層堆積（ＡＬＤ）プロセスとを含む、当業者に知られている堆積プロセスを使用して形成され得る。

図１０Ｅは、作製されたＴＦＴデバイスの一例を示している。ＴＦＴデバイスは、第２の誘電体層１０５２と、ソースコンタクト１０５４と、ドレインコンタクト１０５６とを含む。第２の誘電体層１０５２は、パッシベーション絶縁体の働きをする。

方法９００を使用して、自己整合ＴＦＴデバイスを作製することができる。自己整合という用語は、第１の誘電体層および第１の金属層がチャネル領域をマスキングすることを指す。そして、ソース領域およびドレイン領域は、第２の金属層が形成される領域によって定義される。

代替的に、いくつかの実施態様では、マスクを利用して、ソース領域と、チャネル領域と、ドレイン領域とを定義することができる。たとえば、ブロック９０４および９０６で第１の誘電体層と第１の金属層とを堆積する代わりに、チャネル領域上にフォトレジストが堆積される。次いで、第２の金属層が、ソース領域とドレイン領域とを覆っている酸化物半導体層上に堆積され、処理されて、高濃度ドープｎ型酸化物半導体が形成される。ソース領域内およびドレイン領域内に高濃度ドープｎ型酸化物半導体を形成した後、マスクが除去されてよく、チャネル領域上に第１の誘電体層および第１の金属層が形成され得る。ただし、第１の誘電体層および第１の金属層が形成されるチャネル領域を定義するフォトリソグラフィプロセスにおいて不整合が存在することがある。方法９００の自己整合ＴＦＴデバイス作製プロセスの実施態様では、そのような不整合は問題ではない。

図１１Ａ〜図１１Ｃは、薄膜トランジスタデバイスの異なる実施態様の例を示している。図１１Ａは、ＴＦＴデバイス１０００のトップダウン図の一例を示している。図１１Ｂは、図１１Ａのライン１〜１によるＴＦＴデバイス１０００の断面概略図を示しており、図１１Ａおよび図１１Ｂに示すＴＦＴデバイス１０００は、図１０Ｅに示すのと同じＴＦＴデバイスである。

上記のように、図１１Ｂに示すＴＦＴデバイス１０００は、基板１００２と、酸化物半導体層１００４と、誘電体側壁１０２２と、高濃度ドープｎ型酸化物半導体層１０４６および１０４８とを含む。酸化物半導体層１００４の上部に、第１の誘電体層１００６および第１の金属層１００８がある。高濃度ドープｎ型酸化物半導体層１０４６上に酸化物層１０４２があり、ソースコンタクト１０５４が、高濃度ドープｎ型酸化物半導体層１０４６に接触している。高濃度ドープｎ型酸化物半導体層１０４８上に酸化物層１０４４があり、ドレインコンタクト１０５６が、高濃度ドープｎ型酸化物半導体層１０４８に接触している。高濃度ドープｎ型酸化物半導体層１０４６と高濃度ドープｎ型酸化物半導体層１０４８との間にある酸化物半導体層１００４は、ＴＦＴデバイス１０００のチャネルを形成する。高濃度ドープｎ型酸化物半導体層１０４６は、ＴＦＴデバイス１０００のソースを形成し、高濃度ドープｎ型酸化物半導体層１０４８は、ＴＦＴデバイス１０００のドレインを形成する。第２の誘電体層１０５２は、パッシベーション絶縁体の働きをする。

図１１Ａに示すＴＦＴデバイス１０００のトップダウン図は、第２の誘電体層１０５２を示していない。図１１Ａに示されているのは、ソースコンタクト１０５４、酸化物層１０４２、酸化物層１０４４、およびドレインコンタクト１０５６である。誘電体側壁１０２２および第１の金属層１００８も示されている。いくつかの実施態様では、第１の金属層の寸法１１０２は、約５０ｎｍから数十マイクロメートルである。いくつかの実施態様では、ＴＦＴデバイス１０００の寸法１１０４は、約５０ｎｍから数ミリメートルである。

図１１Ｃは、ＴＦＴデバイスの断面概略図の別の例を示している。図１１Ｃに示すＴＦＴデバイス１１００は、部分的に作製されており、誘電体側壁を含まない。ＴＦＴデバイス１１００は、基板１００２と、酸化物半導体層１００４と、高濃度ドープｎ型酸化物半導体層１０４６および１０４８とを含む。酸化物半導体層１００４の上部に、第１の誘電体層１００６および第１の金属層１００８がある。高濃度ドープｎ型酸化物半導体層１０４６および１０４８の上部に、それぞれ酸化物層１０４２および１０４４がある。高濃度ドープｎ型酸化物半導体層１０４６および１０４８に接触しているのは、それぞれソースコンタクト１０５４およびドレインコンタクト１０５６である。高濃度ドープｎ型酸化物半導体層１０４６と高濃度ドープｎ型酸化物半導体層１０４８との間にある酸化物半導体層１００４は、ＴＦＴデバイス１０００のチャネルを形成する。高濃度ドープｎ型酸化物半導体層１０４６は、ＴＦＴデバイス１０００のソースを形成し、高濃度ドープｎ型酸化物半導体層１０４８は、ＴＦＴデバイス１０００のドレインを形成する。

図１２は、薄膜トランジスタデバイスのための製造プロセスを示す流れ図の一例を示している。図１２に示す方法１２００は、図９に示す方法９００と同様であり、図９に示すいくつかのプロセス動作が縮約および／または省略されている。

ブロック１２０２において、基板が提供される。基板は、ソース領域と、ドレイン領域と、チャネル領域とを含む表面を有する。チャネル領域は、ソース領域とドレイン領域との間にある。基板は、上述のように任意の数の異なる基板材料であり得る。

基板は、表面上に酸化物半導体層を含む。チャネル領域を覆っている酸化物半導体層上に第１の誘電体層がある。第１の誘電体層上に第１の金属層がある。酸化物半導体層の酸化物半導体は、上述の酸化物半導体のいずれでもよい。第１の誘電体層の誘電体は、上述の誘電体のいずれでもよい。第１の金属層の金属は、上述の金属のいずれでもよい。

方法１２００は、方法９００に関して上述したプロセス動作を続ける。ブロック９１０において、ソース領域とドレイン領域とを覆っている酸化物半導体層上に第２の金属層が形成される。ブロック９１２において、酸化物半導体層および第２の金属層が処理される。

ＴＦＴデバイスの作製を完了させるために、方法１２００は、方法９００に関して上述したプロセス動作を続けることができる。たとえば、ブロック９１４に関して説明したように、第２の金属層が除去され得る。ブロック９１６に関して説明したように、第１の金属層上および酸化物上に第２の誘電体層が形成され得る。ブロック９１８に関して説明したように、第２の誘電体層の一部分と酸化物とを除去して、高濃度ドープｎ型酸化物半導体を露出させ得る。ブロック９２０に関して説明したように、ソース領域内およびドレイン領域内の高濃度ドープｎ型酸化物半導体へのコンタクトが形成され得る。

図１３は、薄膜トランジスタデバイスのための製造プロセスを示す流れ図の一例を示している。図１４Ａ〜図１４Ｅは、薄膜トランジスタデバイスを製作する方法における様々な段階の断面概略図の例を示している。

図１３に示す方法１３００の実施態様は、方法９００の実施態様と同様である。ただし、方法１３００では、基板のソース領域の少なくとも一部分上およびドレイン領域上に卑金属層が形成される。次いで、基板のチャネル領域上ならびにソース領域上およびドレイン領域上の卑金属層上に酸化物半導体層が形成される。酸化物半導体層の形成後、方法１３００の実施態様は、後述のように方法９００と同様の方法で進み得る。ただし、方法１３００における酸化物半導体層の下側および上側の金属層は、方法９００における酸化物半導体の上側の金属層よりも大きい酸素リザーバを提供する。方法１３００について、以下でさらに説明する。

方法１３００のブロック１３０２において、基板が提供される。基板は、透明材料と不透明材料とを含む、任意の数の異なる基板材料であり得る。いくつかの実施態様では、基板は、シリコン、またはガラス（たとえば、ディスプレイガラスもしくはホウケイ酸ガラス）である。いくつかの実施態様では、基板は、ソース領域と、チャネル領域と、ドレイン領域とを含む。いくつかの実施態様では、ＴＦＴデバイスが作製される基板は、数ミクロンから数百ミクロンの寸法を有する。

いくつかの実施態様では、ＴＦＴデバイスが作製される基板の表面は、バッファ層を含む。バッファ層は絶縁表面の働きをし得る。いくつかの実施態様では、バッファ層は、ＳｉＯ_２またはＡｌ_２Ｏ_３などの酸化物である。いくつかの実施態様では、バッファ層は約１００ｎｍから１０００ｎｍの厚さである。

ブロック１３０４において、基板のソース領域上およびドレイン領域上に卑金属層が形成される。いくつかの実施態様では、基板のソース領域の一部分上およびドレイン領域の一部分上に卑金属層が形成される。いくつかの他の実施態様では、基板の全ソース領域上および全ドレイン領域上に卑金属層が形成される。

いくつかの実施態様では、卑金属層の金属は、ＴＦＴデバイスの酸化物半導体層内の酸化物のギブス自由エネルギーよりも低いギブス自由エネルギーを有する酸化物を形成する金属である。いくつかの実施態様では、卑金属層の金属は、Ｔｉ、Ｍｎ、またはＭｇである。卑金属層は、物理蒸着（ＰＶＤ）プロセスと、化学蒸着（ＣＶＤ）プロセスと、原子層堆積（ＡＬＤ）プロセスとを含む、当業者に知られている堆積プロセスを使用して形成され得る。いくつかの実施態様では、卑金属は約１０ｎｍから２００ｎｍの厚さである。

いくつかの実施態様では、基板のソース領域上、チャネル領域上、およびドレイン領域上に卑金属層が形成される。次いで、フォトリソグラフィおよびエッチングプロセスを使用してチャネル領域から卑金属が除去され得る。代替的に、いくつかの実施態様では、マスクを使用してチャネル領域をマスキングし、基板のソース領域上およびドレイン領域上に卑金属層が形成される。いくつかの他の実施態様では、マスクを使用して、チャネル領域とチャネル領域にすぐ隣接するソース領域およびドレイン領域の部分とをマスキングする。マスキングされるソース領域および／またはドレイン領域の部分の範囲は、作製されるＴＦＴデバイスに応じて変わり得る。たとえば、ＴＦＴデバイスが誘電体側壁を含む場合、誘電体側壁の下にあるソース領域およびドレイン領域の部分をマスキングして、これらの部分上における卑金属の形成を防ぐことができる。次いでマスクが除去され得る。

図１４Ａは、方法１３００におけるこの時点の（たとえば、ブロック１３０４までの）ＴＦＴデバイスの一例を示している。ＴＦＴデバイスは、基板１００２を含む。基板１００２は、ソース領域１０１４と、ドレイン領域１０１６と、チャネル領域１０１２とを含む。卑金属層１４１２は、基板のソース領域の一部分上にあり、卑金属層１４１４は、基板のドレイン領域の一部分上にある。

ブロック１３０６において、卑金属層上および基板のチャネル領域上に酸化物半導体層が形成される。いくつかの実施態様では、ブロック１３０６は方法９００のブロック９０２と同様である。酸化物半導体層は、上記のように任意の数の異なる酸化物半導体材料であり得る。いくつかの実施態様では、酸化物半導体層は約１０ｎｍから１００ｎｍの厚さである。

図１４Ｂは、方法１３００におけるこの時点の（たとえば、ブロック１３０６までの）ＴＦＴデバイスの一例を示している。ＴＦＴデバイスは、基板のチャネル領域１０１２上ならびに卑金属層１４１２および１４１４上に酸化物半導体層１４１８を含む。

方法１３００は、方法９００に関して上述したプロセス動作を続ける。ブロック９０４において、チャネル領域を覆っている酸化物半導体層上に第１の誘電体層が形成される。ブロック９０６において、第１の誘電体層上に第１の金属層が形成される。いくつかの実施態様では、ブロック９０８に関して上述したように、第１の金属層および第１の誘電体層に関連する誘電体側壁が形成される。

図１４Ｃは、方法１３００におけるこの時点の（たとえば、ブロック９０６までの）ＴＦＴデバイスの一例を示している。ＴＦＴデバイスは、第１の誘電体層１００６と第１の金属層１００８とを含む。

方法１３００は、方法９００に関して上述したプロセス動作を続ける。ブロック９１０において、ソース領域とドレイン領域とを覆っている酸化物半導体層上に第２の金属層が形成される。いくつかの実施態様では、第２の金属層の金属は、卑金属層の金属と同じである。いくつかの他の実施態様では、第２の金属層の金属は、Ｔｉ、Ｍｎ、またはＭｇのうちの１つであるが、卑金属層の金属とは異なる金属である。

図１４Ｄは、方法１３００におけるこの時点の（たとえば、ブロック９１０までの）ＴＦＴデバイスの一例を示している。ＴＦＴデバイスは、第２の金属層１０３０および１０３２を含む。図１４Ｄに示すように、第２の金属層１０３０および１０３２は、それぞれソース領域１０１４とドレイン領域１０１６とを覆っている酸化物半導体層上に形成される。いくつかの他の実施態様では、第２の金属層は、第１の誘電体層１００６の側面上および第１の金属層１００８上にも形成される。

ブロック１３１４において、酸化物半導体層と、卑金属層と、第２の金属層とを処理して、高濃度ドープｎ型酸化物半導体と酸化物とを形成する。いくつかの実施態様では、ブロック１３１２は方法９００のブロック９１２と同様である。いくつかの実施態様では、この処理は、ソース領域とドレイン領域とを覆っている酸化物半導体層内に高濃度ドープｎ型酸化物半導体を形成する。この処理はまた、ソース領域とドレイン領域とを覆っている酸化物半導体層上の第２の金属層内および卑金属層内に酸化物を形成する。

上述のように、酸化物半導体層からの酸素拡散の量を制御することを利用することによって、酸化物半導体層におけるドーピングのレベルを制御することができる。方法１３００おける卑金属層は、酸化物半導体層から酸素を除去する追加的手段の働きをする。卑金属層は、酸素の拡散先となり得る第２の金属層に対する追加の金属としての働きをする、すなわち、卑金属層は、追加の酸素リザーバの働きをし得る。たとえば、ソース領域とドレイン領域とを覆っている酸化物半導体層から大量の酸素が除去されるときに、卑金属層は使用され得る。別の例として、第２の金属層内における酸素の形成は、形成された酸化物の上にある残りの第２の金属層内への酸素拡散を阻み得る。これにより、酸化物半導体層からの酸素拡散の運動は減速し得る。これらの場合、卑金属層は、濃度にドープされたｎ型酸化物半導体の形成を支援する。

上記のように、いくつかの実施態様では、ソース領域の一部分上およびドレイン領域の一部分上に卑金属層が形成され得る。卑金属層が形成されるソース領域のエリアおよびドレイン領域のエリア、ならびに卑金属の厚さをさらに指定して、酸化物半導体層からの酸素拡散の量を制御することができる。

図１４Ｅは、方法１３００におけるこの時点の（たとえば、ブロック１３１４までの）ＴＦＴデバイスの一例を示している。ＴＦＴデバイスは、ソース領域１０１４とドレイン領域１０１６とを覆っている高濃度ドープｎ型酸化物半導体層１４４６および１４４８を含む。これらの高濃度ドープｎ型酸化物半導体層１４４６および１４４８は、ＴＦＴデバイス内でソースおよびドレインの働きをする。高濃度ドープｎ型酸化物半導体に変換されていない酸化物半導体層１４１８は、ＴＦＴデバイス内でチャネルの働きをする。

ＴＦＴデバイスは、高濃度ドープｎ型酸化物半導体層１４４６を覆っている酸化物層１０４２と、高濃度ドープｎ型酸化物半導体層１４４６の下にある酸化物層１４４２とを含む。ＴＦＴデバイスはまた、高濃度ドープｎ型酸化物半導体層１４４８を覆っている酸化物層１０４４と、高濃度ドープｎ型酸化物半導体層１４４８の下にある酸化物層１４４４とを含む。これらの酸化物層は、酸化物半導体層からの酸素に反応した第２の金属層およびベース層の金属から形成された金属酸化物である。いくつかの実施態様では、酸化物層１０４２および１０４４は、パッシベーション絶縁体の働きをし得る。

上記のように、いくつかの実施態様では、酸化物半導体層１４１８に接触する金属のすべてが酸化するとは限らない。これらの実施態様では、酸化物１０４２および１０４４の上に、第２の金属層の金属が残存する。さらに、いくつかの実施態様では、卑金属層のすべてが酸化するとは限らない。

ＴＦＴデバイスの作製を完了させるために、方法１３００は、方法９００に関して上述したプロセス動作を続けることができる。たとえば、ブロック９１４に関して説明したように、第２の金属層が除去され得る。ブロック９１６に関して説明したように、第１の金属層上および酸化物上に第２の誘電体層が形成され得る。ブロック９１８に関して説明したように、第２の誘電体層の一部分と酸化物とを除去して、高濃度ドープｎ型酸化物半導体を露出させ得る。ブロック９２０に関して説明したように、ソース領域内およびドレイン領域内の高濃度ドープｎ型酸化物半導体へのコンタクトが形成され得る。

ＴＦＴデバイスのための製造プロセスを示す方法９００、１２００、および１３００の多くの変形形態が存在し得る。たとえば、方法９００は、ブロック９０８における誘電体側壁の形成を含まないことがある。別の例として、方法９００のいくつかの実施態様では、第２の金属層のすべてが酸化し、第２の金属層が誘電体側壁上および第１の金属層上に形成されていない場合に、ブロック９１４において第２の金属層が除去されないことがある。さらに別の例として、方法１３００のいくつかの実施態様では、ブロック９０６はブロック１３１４の後、実行され得る。そのような実施態様では、フォトリソグラフィ技法を使用して、第１の誘電体層上に第１の金属層を堆積することができる。さらに、方法９００、１２００、および１３００を使用して、トップゲートに加えてボトムゲートを含むＴＦＴデバイスを作製することができる。

図１５Ａおよび図１５Ｂは、複数の干渉変調器を含むディスプレイデバイス４０を示すシステムブロック図の例を示している。ディスプレイデバイス４０は、たとえば、セルラー電話または携帯電話であり得る。ただし、ディスプレイデバイス４０の同じ構成要素またはディスプレイデバイス４０の軽微な変形も、テレビジョン、電子リーダーおよびポータブルメディアプレーヤなど、様々なタイプのディスプレイデバイスを示す。

ディスプレイデバイス４０は、ハウジング４１と、ディスプレイ３０と、アンテナ４３と、スピーカー４５と、入力デバイス４８と、マイクロフォン４６とを含む。ハウジング４１は、射出成形および真空成形を含む様々な製造プロセスのうちのいずれかから形成され得る。さらに、ハウジング４１は、限定はしないが、プラスチック、金属、ガラス、ゴム、およびセラミック、またはそれらの組合せを含む、様々な材料のうちのいずれかから製作され得る。ハウジング４１は、異なる色の、または異なるロゴ、ピクチャ、もしくはシンボルを含んでいる、他の取外し可能な部分と交換され得る、取外し可能な部分（図示せず）を含むことができる。

ディスプレイ３０は、本明細書で説明する、双安定またはアナログディスプレイを含む様々なディスプレイのうちのいずれかであり得る。ディスプレイ３０はまた、プラズマ、ＥＬ、ＯＬＥＤ、ＳＴＮ ＬＣＤ、またはＴＦＴ ＬＣＤなど、フラットパネルディスプレイ、あるいはＣＲＴまたは他の管デバイスなど、非フラットパネルディスプレイを含むように構成され得る。さらに、ディスプレイ３０は、本明細書で説明する干渉変調器ディスプレイを含むことができる。

ディスプレイデバイス４０の構成要素は図１５Ｂに概略的に示されている。ディスプレイデバイス４０は、ハウジング４１を含み、それの中に少なくとも部分的に密閉された追加の構成要素を含むことができる。たとえば、ディスプレイデバイス４０は、トランシーバ４７に結合されたアンテナ４３を含むネットワークインターフェース２７を含む。トランシーバ４７はプロセッサ２１に接続され、プロセッサ２１は調整ハードウェア５２に接続される。調整ハードウェア５２は、信号を調整する（たとえば、信号をフィルタ処理する）ように構成され得る。調整ハードウェア５２は、スピーカー４５およびマイクロフォン４６に接続される。プロセッサ２１は、入力デバイス４８およびドライバコントローラ２９にも接続される。ドライバコントローラ２９は、フレームバッファ２８に、およびアレイドライバ２２に結合され、アレイドライバ２２は次にディスプレイアレイ３０に結合される。電源５０が、特定のディスプレイデバイス４０設計によって必要とされるすべての構成要素に電力を与えることができる。

ネットワークインターフェース２７は、ディスプレイデバイス４０がネットワークを介して１つまたは複数のデバイスと通信することができるように、アンテナ４３とトランシーバ４７とを含む。ネットワークインターフェース２７はまた、たとえば、プロセッサ２１のデータ処理要件を軽減するための、何らかの処理能力を有し得る。アンテナ４３は信号を送信および受信することができる。いくつかの実施態様では、アンテナ４３は、ＩＥＥＥ１６．１１（ａ）、（ｂ）、または（ｇ）を含むＩＥＥＥ１６．１１規格、あるいはＩＥＥＥ８０２．１１ａ、ｂ、ｇまたはｎを含むＩＥＥＥ８０２．１１規格に従って、ＲＦ信号を送信および受信する。いくつかの他の実施態様では、アンテナ４３は、ＢＬＵＥＴＯＯＴＨ規格に従ってＲＦ信号を送信および受信する。セルラー電話の場合、アンテナ４３は、３Ｇまたは４Ｇ技術を利用するシステムなどのワイヤレスネットワーク内で通信するために使用される、符号分割多元接続（ＣＤＭＡ）、周波数分割多元接続（ＦＤＭＡ）、時分割多元接続（ＴＤＭＡ）、モバイル通信のためのグローバルシステム（ＧＳＭ（登録商標）：Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ ｃｏｍｍｕｎｉｃａｔｉｏｎｓ）、ＧＳＭ（登録商標）／ジェネラル・パケット・ラジオ・サービス（ＧＰＲＳ：ＧＳＭ／Ｇｅｎｅｒａｌ Ｐａｃｋｅｔ Ｒａｄｉｏ Ｓｅｒｖｉｃｅ）、エンハンスド・データ・ＧＳＭ（登録商標）・環境（ＥＤＧＥ：Ｅｎｈａｎｃｅｄ Ｄａｔａ ＧＳＭ Ｅｎｖｉｒｏｎｍｅｎｔ）、テレスティアル・トランクド・ラジオ（ＴＥＴＲＡ：Ｔｅｒｒｅｓｔｒｉａｌ Ｔｒｕｎｋｅｄ Ｒａｄｉｏ）、広帯域ＣＤＭＡ（Ｗ−ＣＤＭＡ（登録商標））、エボリューション・データ・オプティマイズド（ＥＶ−ＤＯ：Ｅｖｏｌｕｔｉｏｎ Ｄａｔａ Ｏｐｔｉｍｉｚｅｄ）、１ｘＥＶ−ＤＯ、ＥＶ−ＤＯ Ｒｅｖ Ａ、ＥＶ−ＤＯ Ｒｅｖ Ｂ、高速パケットアクセス（ＨＳＰＡ）、高速ダウンリンクパケットアクセス（ＨＳＤＰＡ）、高速アップリンクパケットアクセス（ＨＳＵＰＡ）、発展型高速パケットアクセス（ＨＳＰＡ＋）、ロング・ターム・エボリューション（ＬＴＥ：Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）、ＡＭＰＳ、または他の知られている信号を受信するように設計される。トランシーバ４７は、アンテナ４３から受信された信号がプロセッサ２１によって受信され、プロセッサ２１によってさらに操作され得るように、その信号を前処理することができる。トランシーバ４７はまた、プロセッサ２１から受信された信号がアンテナ４３を介してディスプレイデバイス４０から送信され得るように、その信号を処理することができる。

いくつかの実施態様では、トランシーバ４７は受信機によって置き換えられ得る。さらに、ネットワークインターフェース２７は、プロセッサ２１に送られるべき画像データを記憶または生成することができる画像ソースによって置き換えられ得る。プロセッサ２１は、ディスプレイデバイス４０の全体的な動作を制御することができる。プロセッサ２１は、ネットワークインターフェース２７または画像ソースから圧縮された画像データなどのデータを受信し、そのデータを生画像データに、または生画像データに容易に処理されるフォーマットに、処理する。プロセッサ２１は、処理されたデータをドライバコントローラ２９に、または記憶のためにフレームバッファ２８に送ることができる。生データは、一般に、画像内の各ロケーションにおける画像特性を識別する情報を指す。たとえば、そのような画像特性は、色、飽和、およびグレースケールレベルを含むことができる。

プロセッサ２１は、ディスプレイデバイス４０の動作を制御するためのマイクロコントローラ、ＣＰＵ、または論理ユニットを含むことができる。調整ハードウェア５２は、スピーカー４５に信号を送信するための、およびマイクロフォン４６から信号を受信するための、増幅器およびフィルタを含み得る。調整ハードウェア５２は、ディスプレイデバイス４０内の個別構成要素であり得、あるいはプロセッサ２１または他の構成要素内に組み込まれ得る。

ドライバコントローラ２９は、プロセッサ２１によって生成された生画像データをプロセッサ２１から直接、またはフレームバッファ２８から取ることができ、アレイドライバ２２への高速送信のために適宜に生画像データを再フォーマットすることができる。いくつかの実施態様では、ドライバコントローラ２９は、生画像データを、ラスタ様フォーマットを有するデータフローに再フォーマットすることができ、その結果、そのデータフローは、ディスプレイアレイ３０にわたって走査するのに好適な時間順序を有する。次いで、ドライバコントローラ２９は、フォーマットされた情報をアレイドライバ２２に送る。ＬＣＤコントローラなどのドライバコントローラ２９は、しばしば、スタンドアロン集積回路（ＩＣ）としてシステムプロセッサ２１に関連付けられるが、そのようなコントローラは多くの方法で実施され得る。たとえば、コントローラは、ハードウェアとしてプロセッサ２１中に埋め込まれるか、ソフトウェアとしてプロセッサ２１中に埋め込まれるか、またはハードウェアにおいてアレイドライバ２２と完全に一体化され得る。

アレイドライバ２２は、ドライバコントローラ２９からフォーマットされた情報を受信することができ、ビデオデータを波形の並列セットに再フォーマットすることができ、波形の並列セットは、ディスプレイのピクセルのｘ−ｙ行列から来る、数百の、および時には数千の（またはより多くの）リード線に毎秒何回も適用される。

いくつかの実施態様では、ドライバコントローラ２９、アレイドライバ２２、およびディスプレイアレイ３０は、本明細書で説明するディスプレイのタイプのうちのいずれにも適している。たとえば、ドライバコントローラ２９は、従来のディスプレイコントローラまたは双安定ディスプレイコントローラ（たとえば、ＩＭＯＤコントローラ）であり得る。さらに、アレイドライバ２２は、従来のドライバまたは双安定ディスプレイドライバ（たとえば、ＩＭＯＤディスプレイドライバ）であり得る。その上、ディスプレイアレイ３０は、従来のディスプレイアレイまたは双安定ディスプレイアレイ（たとえば、ＩＭＯＤのアレイを含むディスプレイ）であり得る。いくつかの実施態様では、ドライバコントローラ２９はアレイドライバ２２と一体化され得る。そのような実施態様は、セルラーフォン、ウォッチおよび他の小面積ディスプレイなどの高集積システムでは一般的である。

いくつかの実施態様では、入力デバイス４８は、たとえば、ユーザがディスプレイデバイス４０の動作を制御することを可能にするように、構成され得る。入力デバイス４８は、ＱＷＥＲＴＹキーボードまたは電話キーパッドなどのキーパッド、ボタン、スイッチ、ロッカー、タッチセンシティブスクリーン、あるいは感圧膜または感熱膜を含むことができる。マイクロフォン４６は、ディスプレイデバイス４０のための入力デバイスとして構成され得る。いくつかの実施態様では、ディスプレイデバイス４０の動作を制御するために、マイクロフォン４６を介したボイスコマンドが使用され得る。

電源５０は、当技術分野でよく知られている様々なエネルギー蓄積デバイスを含むことができる。たとえば、電源５０は、ニッケルカドミウムバッテリーまたはリチウムイオンバッテリーなどの充電式バッテリーであり得る。電源５０はまた、再生可能エネルギー源、キャパシタ、あるいはプラスチック太陽電池または太陽電池塗料を含む太陽電池であり得る。電源５０はまた、壁コンセントから電力を受け取るように構成され得る。

いくつかの実施態様では、制御プログラマビリティがドライバコントローラ２９中に存在し、これは電子ディスプレイシステム中のいくつかの場所に配置され得る。いくつかの他の実施態様では、制御プログラマビリティがアレイドライバ２２中に存在する。上記で説明した最適化は、任意の数のハードウェアおよび／またはソフトウェア構成要素において、ならびに様々な構成において実施され得る。

本明細書で開示する実施態様に関して説明した様々な例示的な論理、論理ブロック、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実施され得る。ハードウェアとソフトウェアの互換性が、概して機能に関して説明され、上記で説明した様々な例示的な構成要素、ブロック、モジュール、回路およびステップにおいて示された。そのような機能がハードウェアで実施されるか、ソフトウェアで実施されるかは、特定の適用例および全体的なシステムに課された設計制約に依存する。

本明細書で開示する態様に関して説明した様々な例示的な論理、論理ブロック、モジュール、および回路を実施するために使用される、ハードウェアおよびデータ処理装置は、汎用シングルチップまたはマルチチッププロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブル論理デバイス、個別ゲートまたはトランジスタ論理、個別ハードウェア構成要素、あるいは本明細書で説明した機能を実行するように設計されたそれらの任意の組合せを用いて実施または実行され得る。汎用プロセッサは、マイクロプロセッサ、あるいは任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であり得る。プロセッサは、コンピューティングデバイスの組合せ、たとえば、ＤＳＰとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携する１つまたは複数のマイクロプロセッサ、あるいは任意の他のそのような構成として実施することもできる。いくつかの実施態様では、特定のステップおよび方法が、所与の機能に固有である回路によって実行され得る。

１つまたは複数の態様では、説明した機能は、本明細書で開示する構造を含むハードウェア、デジタル電子回路、コンピュータソフトウェア、ファームウェア、およびそれらの上記構造の構造的等価物において、またはそれらの任意の組合せにおいて実施され得る。また、本明細書で説明した主題の実施態様は、１つまたは複数のコンピュータプログラムとして、すなわち、データ処理装置が実行するためにコンピュータ記憶媒体上に符号化された、またはデータ処理装置の動作を制御するための、コンピュータプログラム命令の１つまたは複数のモジュールとして、実施され得る。

本開示で説明した実施態様への様々な修正は当業者には容易に明らかであり得、本明細書で定義した一般原理は、本開示の趣旨または範囲から逸脱することなく他の実施態様に適用され得る。したがって、特許請求の範囲は、本明細書で示した実施態様に限定されるものではなく、本開示と、本明細書で開示する原理および新規の特徴とに一致する、最も広い範囲を与られるべきである。「例示的」という単語は、本明細書ではもっぱら「例、事例、または例示の働きをすること」を意味するために使用される。本明細書に「例示的」と記載されたいかなる実施態様も、必ずしも他の実施態様よりも好ましいまたは有利であると解釈されるべきではない。さらに、「上側」および「下側」という用語は、図の説明を簡単にするために時々使用され、適切に配向されたページ上の図の配向に対応する相対位置を示すが、実施されたＩＭＯＤの適切な配向を反映しないことがあることを、当業者は容易に諒解されよう。

また、別個の実施態様に関して本明細書で説明されたいくつかの特徴は、単一の実施態様において組合せで実施され得る。また、逆に、単一の実施態様に関して説明した様々な特徴は、複数の実施態様において別個に、あるいは任意の好適な部分組合せで実施され得る。その上、特徴は、いくつかの組合せで働くものとして上記で説明され、初めにそのように請求されることさえあるが、請求される組合せからの１つまたは複数の特徴は、場合によってはその組合せから削除され得、請求される組合せは、部分組合せ、または部分組合せの変形形態を対象とし得る。

同様に、動作は特定の順序で図面に示されているが、これは、望ましい結果を達成するために、そのような動作が、示される特定の順序でまたは順番に実行されることを、あるいはすべての図示の動作が実行されることを必要とするものとして理解されるべきでない。さらに、図面は、流れ図の形態でもう１つの例示的なプロセスを概略的に示し得る。ただし、図示されていない他の動作が、概略的に示される例示的なプロセスに組み込まれ得る。たとえば、１つまたは複数の追加の動作が、図示の動作のうちのいずれかの前に、後に、同時に、またはそれの間で、実行され得る。いくつかの状況では、マルチタスキングおよび並列処理が有利であり得る。その上、上記で説明した実施態様における様々なシステム構成要素の分離は、すべての実施態様においてそのような分離を必要とするものとして理解されるべきでなく、説明するプログラム構成要素およびシステムは、概して、単一のソフトウェア製品において互いに一体化されるか、または複数のソフトウェア製品にパッケージングされ得ることを理解されたい。さらに、他の実施態様が以下の特許請求の範囲内に入る。場合によっては、特許請求の範囲に記載の行為は、異なる順序で実行され、依然として望ましい結果を達成することができる。
以下に本件出願当初の特許請求の範囲に記載された発明を付記する。
［１］基板であって、前記基板は表面を有し、前記表面はソース領域と、ドレイン領域と、チャネル領域とを含み、前記チャネル領域は前記ソース領域と前記ドレイン領域との間にあり、前記基板は、前記基板の前記表面上の酸化物半導体層と、前記チャネル領域を覆っている前記酸化物半導体層上の第１の誘電体層と、前記第１の誘電体層上の第１の金属層とを含む、基板を提供することと、
前記ソース領域と前記ドレイン領域とを覆っている前記酸化物半導体層上に第２の金属層を形成することと、
前記ソース領域と前記ドレイン領域とを覆っている前記酸化物半導体層内に高濃度ドープｎ型酸化物半導体を形成し、前記ソース領域と前記ドレイン領域とを覆っている前記第２の金属層内に酸化物を形成するために、前記酸化物半導体層と前記第２の金属層とを処理することと
を備える方法。
［２］前記第１の金属層上および前記酸化物上に第２の誘電体層を形成することと、
前記ソース領域と前記ドレイン領域とを覆っている前記第２の誘電体層の部分および前記酸化物を除去して、前記ソース領域と前記ドレイン領域とを覆っている前記高濃度ドープｎ型酸化物半導体を露出させることと
をさらに備える、［１］に記載の方法。
［３］金属コンタクトであって、第１の金属コンタクトは、前記ソース領域を覆っている前記高濃度ドープｎ型酸化物半導体に接触し、第２の金属コンタクトは、前記ドレイン領域を覆っている前記高濃度ドープｎ型酸化物半導体に接触する、金属コンタクトを形成すること
をさらに備える、［２］に記載の方法。
［４］前記ソース領域と前記ドレイン領域とを覆っている前記酸化物を露出させるために前記第２の金属層を除去することと、
前記第１の金属層上および前記酸化物上に第２の誘電体層を形成することと、
前記ソース領域と前記ドレイン領域とを覆っている前記高濃度ドープｎ型酸化物半導体を露出させるために前記ソース領域と前記ドレイン領域とを覆っている前記第２の誘電体層の部分および前記酸化物を除去することと
をさらに備える、［１］に記載の方法。
［５］前記第２の金属層の金属は、マグネシウム、チタン、およびマンガンのうちの少なくとも１つを含む、［１］から［４］のいずれかに記載の方法。
［６］前記酸化物半導体層の酸化物半導体は、ＩｎＧａＺｎＯ、ＩｎＺｎＯ、ＩｎＨｆＺｎＯ、ＩｎＳｎＺｎＯ、ＳｎＺｎＯ、ＩｎＳｎＯ、ＧａＺｎＯ、およびＺｎＯのうちの少なくとも１つを含む、［１］から［５］のいずれかに記載の方法。
［７］前記処理することは、前記ソース領域と前記ドレイン領域とを覆っている前記酸化物半導体層内の酸素を、前記ソース領域と前記ドレイン領域とを覆っている前記第２の金属層内へ拡散させる、［１］から［６］のいずれかに記載の方法。
［８］前記酸化物半導体層と前記第２の金属層とを処理することは、約３０分から１０時間の継続時間にわたり約２００℃から５００℃の温度で実行される熱処理を含む、［１］から［７］のいずれかに記載の方法。
［９］前記酸化物半導体層からの酸素と結合した前記第２の金属層の金属から前記酸化物が形成される、［１］から［８］のいずれかに記載の方法。
［１０］前記第２の金属層の金属は、前記酸化物半導体層内の酸化物よりも低いギブス（Ｇｉｂｂｓ）自由エネルギーを有する酸化物を形成する、［１］から［９］のいずれかに記載の方法。
［１１］前記酸化物半導体層と前記第２の金属層とを処理することは、前記ソース領域と前記ドレイン領域とを覆っている前記第２の金属層の実質的に全部を酸化させる、［１］から［１０］のいずれかに記載の方法。
［１２］前記ソース領域と前記ドレイン領域とを覆っている前記酸化物半導体層上に前記第２の金属層を形成する前に、前記第１の金属層上および前記ソース領域と前記ドレイン領域とを覆っている前記酸化物半導体層上に第２の誘電体層を形成することと、
前記第２の誘電体層を異方性エッチングして、前記第１の金属層および前記第１の誘電体層に関連する誘電体側壁を形成し、前記第１の金属層を露出させ、前記ソース領域と前記ドレイン領域とを覆っている前記酸化物半導体層の部分を露出させることと
をさらに備える、［１］および［５］から［１１］のいずれかに記載の方法。
［１３］［１］から［１２］のいずれかの方法に従って作製されるデバイス。
［１４］基板であって、前記基板は表面を有し、前記表面はソース領域と、ドレイン領域と、チャネル領域とを含み、前記チャネル領域は、前記ソース領域と前記ドレイン領域との間にある、基板を提供することと、
前記基板の前記ソース領域上および前記ドレイン領域上に第１の金属層を形成することと、
前記第１の金属層上および前記基板の前記チャネル領域上に酸化物半導体層を形成することと、
前記チャネル領域を覆っている前記酸化物半導体層上に第１の誘電体層を形成することと、
前記第１の誘電体層上に第２の金属層を形成することと、
前記ソース領域と前記ドレイン領域とを覆っている前記酸化物半導体層上に第３の金属層を形成することと、
前記ソース領域と前記ドレイン領域とを覆っている前記酸化物半導体層を処理して、前記ソース領域と前記ドレイン領域とを覆っている前記酸化物半導体層内に高濃度ドープｎ型酸化物半導体を形成し、前記ソース領域と前記ドレイン領域とを覆っている前記第１の金属層内および前記第３の金属層内に酸化物を形成することと
を備える方法。
［１５］前記第１の金属層および前記第３の金属層の金属は、マグネシウム、チタン、およびマンガンのうちの少なくとも１つを含む、［１４］に記載の方法。
［１６］前記酸化物半導体層の酸化物半導体は、ＩｎＧａＺｎＯ、ＩｎＺｎＯ、ＩｎＨｆＺｎＯ、ＩｎＳｎＺｎＯ、ＳｎＺｎＯ、ＩｎＳｎＯ、ＧａＺｎＯ、およびＺｎＯのうちの少なくとも１つを含む、［１４］または［１５］に記載の方法。
［１７］前記ソース領域と前記ドレイン領域とを覆っている前記酸化物半導体層内の酸素が、前記ソース領域と前記ドレイン領域とを覆っている前記第１の金属層内および前記第３の金属層内へ拡散するために前記酸化物半導体層と前記第２の金属層とを処理する、［１４］から［１６］のいずれかに記載の方法。
［１８］前記ソース領域と前記ドレイン領域とを覆っている前記酸化物半導体層上に前記第３の金属層を形成する前に、前記第２の金属層上ならびに前記酸化物半導体層の前記ソース領域上および前記ドレイン領域上に第２の誘電体層を形成することと、
前記第２の金属層および前記第１の誘電体層に関連する誘電体側壁を形成し、前記第２の金属層を露出させ、前記ソース領域と前記ドレイン領域とを覆っている前記酸化物半導体層の部分を露出させるために前記第２の誘電体層を異方性エッチングすることと
をさらに備える、［１４］から［１７］のいずれかに記載の方法。
［１９］表面を含む基板と、
前記基板表面上に提供される酸化物半導体であって、前記酸化物半導体層のチャネル領域が前記酸化物半導体層のソース領域とドレイン領域との間にあり、前記酸化物半導体層の前記ソース領域と前記ドレイン領域は、高濃度ドープｎ型酸化物半導体である、酸化物半導体と、
前記酸化物半導体の前記チャネル領域上の第１の誘電体と、
前記第１の誘電体上の第１の金属と、
前記酸化物半導体の前記ソース領域上および前記ドレイン領域上の第１の金属酸化物と、
前記第１の金属上および前記第１の金属酸化物上の第２の誘電体と、
前記酸化物半導体の前記ソース領域に接触する第１の金属コンタクトと、
前記酸化物半導体の前記ドレイン領域に接触する第２の金属コンタクトと
を備える装置。
［２０］前記基板表面上の第３の誘電体をさらに備え、前記酸化物半導体は前記第３の誘電体上にある、［１９］に記載の装置。
［２１］前記基板はガラスを含む、［１９］または［２０］に記載の装置。
［２２］前記酸化物半導体の前記ソース領域および前記ドレイン領域の下の第２の金属酸化物
をさらに備える、［１９］から［２１］のいずれかに記載の装置。
［２３］ディスプレイと、
前記ディスプレイと通信するように構成されたプロセッサであって、画像データを処理するように構成されたプロセッサと、
前記プロセッサと通信するように構成されたメモリデバイスと
をさらに備える、［１９］から［２２］のいずれかに記載の装置。
［２４］前記ディスプレイに少なくとも１つの信号を送るように構成されたドライバ回路
をさらに備える、［１９］から［２３］のいずれかに記載の装置。
［２５］前記ドライバ回路に前記画像データの少なくとも一部分を送るように構成されたコントローラ
をさらに備える、［２４］に記載の装置。
［２６］前記プロセッサに前記画像データを送るように構成された画像ソースモジュール
をさらに備える、［１９］から［２５］のいずれかに記載の装置。
［２７］前記画像ソースモジュールは、受信機、トランシーバ、および送信機のうちの少なくとも１つを含む、［２６］に記載の装置。
［２８］入力データを受信することと、前記プロセッサに前記入力データを通信することとを行うように構成された入力デバイス
をさらに備える、［１９］から［２７］のいずれかに記載の装置。

Claims (30)

1. 基板であって、前記基板は表面を有し、前記表面はソース領域と、ドレイン領域と、チャネル領域とを含み、前記チャネル領域は前記ソース領域と前記ドレイン領域との間にあり、前記基板は、前記基板の前記表面上の酸化物半導体層と、前記チャネル領域を覆っている前記酸化物半導体層上の第１の誘電体層と、前記第１の誘電体層上の第１の金属層とを含む、基板を提供することと、
   前記第１の金属層上および前記ソース領域と前記ドレイン領域とを覆っている前記酸化物半導体層上に誘電体側壁層を形成することと、
   前記誘電体側壁層を異方性エッチングして、前記第１の金属層および前記第１の誘電体層に関連する誘電体側壁を形成し、前記第１の金属層を露出させ、前記ソース領域と前記ドレイン領域とを覆っている前記酸化物半導体層の部分を露出させることと、
   前記ソース領域と前記ドレイン領域とを覆っている前記酸化物半導体層上に第２の金属層を形成することと、
   前記ソース領域と前記ドレイン領域とを覆っている前記酸化物半導体層内に高濃度ドープｎ型酸化物半導体を形成し、前記ソース領域と前記ドレイン領域とを覆っている前記第２の金属層内に酸化物を形成するために前記酸化物半導体層と前記第２の金属層とを処理することと、
   前記ソース領域および前記ドレイン領域を覆っている前記高濃度ドープｎ型酸化物半導体を露出するために前記ソース領域および前記ドレイン領域を覆う前記酸化物の部分を除去することと、
   前記ソース領域を覆う前記高濃度ドープｎ型酸化物半導体と接触するために、および前記ドレイン領域を覆う前記高濃度ドープｎ型酸化物半導体と接触するために金属コンタクトを形成することとを備える方法。
2. 前記第１の金属層上および前記酸化物上に第２の誘電体層を形成することと、
   前記ソース領域と前記ドレイン領域とを覆っている前記第２の誘電体層の部分を除去して、前記ソース領域と前記ドレイン領域とを覆っている前記高濃度ドープｎ型酸化物半導体を露出させることとをさらに備える、請求項１に記載の方法。
3. 前記ソース領域と前記ドレイン領域とを覆っている前記第２の金属層の前記酸化物を露出させるために前記第２の金属層の部分を除去することと、
   前記第１の金属層上および前記酸化物上に第２の誘電体層を形成することと、
   前記ソース領域と前記ドレイン領域とを覆っている前記高濃度ドープｎ型酸化物半導体を露出させるために前記ソース領域と前記ドレイン領域とを覆っている前記第２の誘電体層の部分を除去することとをさらに備える、請求項１に記載の方法。
4. 前記第２の金属層の金属は、マグネシウム、チタン、およびマンガンのうちの少なくとも１つを含む、請求項１から３のいずれかに記載の方法。
5. 前記酸化物半導体層の酸化物半導体は、ＩｎＧａＺｎＯ、ＩｎＺｎＯ、ＩｎＨｆＺｎＯ、ＩｎＳｎＺｎＯ、ＳｎＺｎＯ、ＩｎＳｎＯ、ＧａＺｎＯ、およびＺｎＯのうちの少なくとも１つを含む、請求項１から４のいずれかに記載の方法。
6. 前記処理することは、前記ソース領域と前記ドレイン領域とを覆っている前記酸化物半導体層内の酸素を、前記ソース領域と前記ドレイン領域とを覆っている前記第２の金属層内へ拡散させる、請求項１から５のいずれかに記載の方法。
7. 前記酸化物半導体層と前記第２の金属層とを処理することは、約３０分から１０時間の継続時間にわたり約２００℃から５００℃の温度で実行される熱処理を含む、請求項１から６のいずれかに記載の方法。
8. 前記酸化物半導体層からの酸素と結合した前記第２の金属層の金属から前記酸化物が形成される、請求項１から７のいずれかに記載の方法。
9. 前記第２の金属層の金属は、前記酸化物半導体層内の酸化物よりも低いギブス（Ｇｉｂｂｓ）自由エネルギーを有する酸化物を形成する、請求項１から８のいずれかに記載の方法。
10. 前記酸化物半導体層と前記第２の金属層とを処理することは、前記ソース領域と前記ドレイン領域とを覆っている前記第２の金属層の実質的に全部を酸化させる、請求項１から９のいずれかに記載の方法。
11. 請求項１から１０のいずれかの方法に従って作製されるデバイス。
12. 基板であって、前記基板は表面を有し、前記表面はソース領域と、ドレイン領域と、チャネル領域とを含み、前記チャネル領域は、前記ソース領域と前記ドレイン領域との間にある、基板を提供することと、
    前記基板の前記ソース領域上および前記ドレイン領域上に第１の金属層を形成することと、
    前記第１の金属層上および前記基板の前記チャネル領域上に酸化物半導体層を形成することと、
    前記チャネル領域を覆っている前記酸化物半導体層上に第１の誘電体層を形成することと、
    前記第１の誘電体層上に第２の金属層を形成することと、
    前記ソース領域と前記ドレイン領域とを覆っている前記酸化物半導体層上に第３の金属層を形成することと、
    前記ソース領域と前記ドレイン領域とを覆っている前記酸化物半導体層内に高濃度ドープｎ型酸化物半導体を形成し、前記ソース領域と前記ドレイン領域とを覆っている前記第１の金属層内および前記第３の金属層内に酸化物を形成するために前記ソース領域と前記ドレイン領域とを覆っている前記酸化物半導体層を処理することと、
    前記ソース領域および前記ドレイン領域を覆っている前記高濃度ドープｎ型酸化物半導体を露出するために前記ソース領域および前記ドレイン領域を覆う前記酸化物の部分を除去することと、
    前記ソース領域を覆う前記高濃度ドープｎ型酸化物半導体と接触するために、および前記ドレイン領域を覆う前記高濃度ドープｎ型酸化物半導体と接触するために金属コンタクトを形成することとを備える方法。
13. 前記第１の金属層および前記第３の金属層の金属は、マグネシウム、チタン、およびマンガンのうちの少なくとも１つを含む、請求項１２に記載の方法。
14. 前記酸化物半導体層の酸化物半導体は、ＩｎＧａＺｎＯ、ＩｎＺｎＯ、ＩｎＨｆＺｎＯ、ＩｎＳｎＺｎＯ、ＳｎＺｎＯ、ＩｎＳｎＯ、ＧａＺｎＯ、およびＺｎＯのうちの少なくとも１つを含む、請求項１２または１３に記載の方法。
15. 前記酸化物半導体層を処理することは、前記ソース領域と前記ドレイン領域とを覆っている前記酸化物半導体層内の酸素を、前記ソース領域と前記ドレイン領域とを覆っている前記第１の金属層内および前記第３の金属層内へ拡散させる、請求項１２から１４のいずれかに記載の方法。
16. 前記ソース領域と前記ドレイン領域とを覆っている前記酸化物半導体層上に前記第３の金属層を形成する前に、前記第２の金属層上ならびに前記酸化物半導体層の前記ソース領域上および前記ドレイン領域上に誘電体側壁層を形成することと、
    前記第２の金属層および前記第１の誘電体層に関連する誘電体側壁を形成し、前記第２の金属層を露出させ、前記ソース領域と前記ドレイン領域とを覆っている前記酸化物半導体層の部分を露出させるために前記誘電体側壁層を異方性エッチングすることとをさらに備える、請求項１２から１５のいずれかに記載の方法。
17. 薄膜トランジスタ（ＴＦＴ）を備える装置であって、
    表面を含む基板と、
    前記基板表面上に配設される酸化物半導体層であって、前記酸化物半導体層のチャネル領域が前記酸化物半導体層のソース領域とドレイン領域との間にあり、前記酸化物半導体層の前記ソース領域と前記ドレイン領域は高濃度ドープｎ型酸化物半導体である、酸化物半導体層と、
    前記酸化物半導体層の前記ソース領域および前記ドレイン領域の下のベース金属酸化物と、
    前記酸化物半導体層の前記チャネル領域上のゲート誘電体と、
    前記ゲート誘電体上のゲート金属であって、前記ゲート金属は前記酸化物半導体層の前記チャネル領域を定義する、ゲート金属と、
    前記酸化物半導体層の前記ソース領域上のソース金属酸化物および前記酸化物半導体層の前記ドレイン領域上のドレイン金属酸化物であって、前記ソース金属酸化物は前記ソース領域を定義し、前記ドレイン金属酸化物は前記酸化物半導体層の前記ドレイン領域を定義する、ソース金属酸化物およびドレイン金属酸化物と、
    前記ゲート金属上および前記ソース金属酸化物上および前記ドレイン金属酸化物上のパッシベーション誘電体と、
    前記ソース金属酸化物を通して延び、前記酸化物半導体層の前記ソース領域に接触する第１の金属コンタクトと、
    前記ドレイン金属酸化物を通して延び、前記酸化物半導体層の前記ドレイン領域に接触する第２の金属コンタクトと
    を備える装置。
18. 前記基板表面上のバッファ層の誘電体をさらに備え、前記酸化物半導体層は前記バッファ層の誘電体上にある、請求項１７に記載の装置。
19. 前記基板はガラスを含む、請求項１７または１８に記載の装置。
20. ディスプレイ要素のアレイを含むディスプレイであって、少なくとも１つのディスプレイ要素は、前記ＴＦＴに接続される、ディスプレイと、
    前記ディスプレイと通信するように構成されたプロセッサであって、画像データを処理するように構成されたプロセッサと、
    前記プロセッサと通信するように構成されたメモリデバイスとをさらに備える、請求項１７から１９のいずれかに記載の装置。
21. 前記ＴＦＴに少なくとも１つの信号を送るように構成されたドライバ回路をさらに備える、請求項１７から２０のいずれかに記載の装置。
22. 前記ドライバ回路に前記画像データの少なくとも一部分を送るように構成されたコントローラをさらに備える、請求項２１に記載の装置。
23. 前記プロセッサに前記画像データを送るように構成された画像ソースモジュールをさらに備える、請求項１７から２２のいずれかに記載の装置。
24. 前記画像ソースモジュールは、受信機、トランシーバ、および送信機のうちの少なくとも１つを含む、請求項２３に記載の装置。
25. 入力データを受信することと、前記プロセッサに前記入力データを通信することとを行うように構成された入力デバイスをさらに備える、請求項１７から２４のいずれかに記載の装置。
26. 薄膜トランジスタ（ＴＦＴ）を備える装置であって、
    表面を含む基板と、
    前記基板表面上に配設される酸化物半導体層であって、前記酸化物半導体層のチャネル領域が前記酸化物半導体層のソース領域とドレイン領域との間にあり、前記酸化物半導体層の前記ソース領域と前記ドレイン領域は、高濃度ドープｎ型酸化物半導体である、酸化物半導体層と、
    前記酸化物半導体層の前記チャネル領域上のゲート誘電体と、
    前記ゲート誘電体上のゲート金属であって、前記ゲート金属は、前記酸化物半導体層の前記チャネル領域を定義する、ゲート金属と、
    前記ゲート誘電体と前記ゲート金属の側面上に形成され、前記酸化物半導体層の一部の上に配設される誘電体側壁と、
    前記酸化物半導体層の前記ソース領域上および前記誘電体側壁の側面上のソース金属酸化物と、前記酸化物半導体層の前記ドレイン領域上および前記誘電体側壁の側面上のドレイン金属酸化物であって、前記ソース金属酸化物は、前記ソース領域を定義し、前記ドレイン金属酸化物は、前記酸化物半導体層の前記ドレイン領域を定義する、ソース金属酸化物およびドレイン金属酸化物と、
    前記ゲート金属上および前記ソース金属酸化物上および前記ドレイン金属酸化物上のパッシベーション誘電体と、
    前記ソース金属酸化物を通して延び、前記酸化物半導体層の前記ソース領域に接触する第１の金属コンタクトと、
    前記ドレイン金属酸化物を通して延び、前記酸化物半導体層の前記ドレイン領域に接触する第２の金属コンタクトと
    を備える装置。
27. 表面を含む基板と、
    前記基板表面上に配設される酸化物半導体層であって、前記酸化物半導体層のチャネル領域が前記酸化物半導体層のソース領域とドレイン領域との間にあり、前記酸化物半導体層の前記ソース領域と前記ドレイン領域は、高濃度ドープｎ型酸化物半導体である、酸化物半導体層と、
    前記酸化物半導体層の前記チャネル領域上のゲート誘電体と、
    前記ゲート誘電体上のゲート金属であって、前記ゲート金属は、前記酸化物半導体層の前記チャネル領域を定義する、ゲート金属と、
    前記酸化物半導体層の前記ソース領域上の前記酸化物半導体層から酸素を除去するためのソース除去手段であって、前記ソース除去手段は、前記酸化物半導体層の前記ソース領域を定義する、ソース除去手段と、
    前記酸化物半導体層の前記ドレイン領域上の前記酸化物半導体層から酸素を除去するためのドレイン除去手段であって、前記ドレイン除去手段は、前記酸化物半導体層の前記ドレイン領域を定義する、ドレイン除去手段と、
    前記酸化物半導体層の前記ソース領域と前記ドレイン領域の下の前記酸化物半導体層から酸素を除去するためのベース除去手段と、
    前記ゲート金属上および前記ソース除去手段上および前記ドレイン除去手段上のパッシベーション誘電体と、
    前記ソース除去手段を通して延び、前記酸化物半導体層の前記ソース領域に接触する第１の金属コンタクトと、
    前記ドレイン除去手段を通して延び、前記酸化物半導体層の前記ドレイン領域に接触する第２の金属コンタクトと
    を備える、薄膜トランジスタ（ＴＦＴ）デバイス。
28. 表面を含む基板と、
    前記基板表面上に配設される酸化物半導体層であって、前記酸化物半導体層のチャネル領域が前記酸化物半導体層のソース領域とドレイン領域との間にあり、前記酸化物半導体層の前記ソース領域と前記ドレイン領域は、高濃度ドープｎ型酸化物半導体である、酸化物半導体層と、
    前記酸化物半導体層の前記チャネル領域上のゲート誘電体と、
    前記ゲート誘電体上のゲート金属であって、前記ゲート金属は、前記酸化物半導体層の前記チャネル領域を定義する、ゲート金属と、
    前記ゲート誘電体と前記ゲート金属の側面上に形成され、前記酸化物半導体層の一部の上に配設される誘電体側壁と、
    前記酸化物半導体層の前記ソース領域上の前記酸化物半導体層から酸素を除去するために、前記酸化物半導体層の前記ソース領域上および前記誘電体側壁の側面上に位置するソース除去手段であって、前記ソース除去手段は、前記酸化物半導体層の前記ソース領域を定義する、ソース除去手段と、
    前記酸化物半導体層の前記ドレイン領域上の前記酸化物半導体層から酸素を除去するために、前記酸化物半導体層の前記ドレイン領域上および前記誘電体側壁の側面上に位置するドレイン除去手段であって、前記ドレイン除去手段は、前記酸化物半導体層の前記ドレイン領域を定義する、ドレイン除去手段と、
    前記ゲート金属上および前記ソース除去手段上および前記ドレイン除去手段上のパッシベーション誘電体と、
    前記ソース除去手段を通して延び、前記酸化物半導体層の前記ソース領域に接触する第１の金属コンタクトと、
    前記ドレイン除去手段を通して延び、前記酸化物半導体層の前記ドレイン領域に接触する第２の金属コンタクトと
    を備える、薄膜トランジスタ（ＴＦＴ）デバイス。
29. 基板であって、前記基板は表面を有し、前記基板は前記基板の前記表面上の酸化物半導体層を含む、基板を提供することと、
    前記酸化物半導体層のチャネル領域を定義するために前記酸化物半導体層上にマスクを形成することと、
    前記酸化物半導体層のソース領域およびドレイン領域を定義するために前記酸化物半導体層上に金属層を形成することであって、前記チャネル領域は、前記ソース領域と前記ドレイン領域との間にある、形成することと、
    前記酸化物半導体層の前記ソース領域および前記ドレイン領域内の前記酸化物半導体層内に高濃度ドープｎ型酸化物半導体を形成し、前記金属層内に酸化物を形成するために前記酸化物半導体層と前記金属層とを処理ことと、
    前記マスクを除去することと、
    前記酸化物半導体層の前記チャネル領域上にゲート誘電体を形成することと、
    前記ゲート誘電体上にゲート金属を形成することと
    を備える方法。
30. 薄膜トランジスタ（ＴＦＴ）を備える装置であって、前記ＴＦＴは、
    表面を含む基板と、
    前記基板表面上に配設される酸化物半導体層であって、前記酸化物半導体層のチャネル領域が前記酸化物半導体層のソース領域とドレイン領域との間にあり、前記酸化物半導体層の前記ソース領域と前記ドレイン領域は、高濃度ドープｎ型酸化物半導体である、酸化物半導体層と、
    前記基板表面上のバッファ層の誘電体であって、前記酸化物半導体層が前記バッファ層の誘電体上にある、バッファ層の誘電体と、
    前記酸化物半導体層の前記チャネル領域上のゲート誘電体と、
    前記ゲート誘電体上のゲート金属であって、前記ゲート金属は、前記酸化物半導体層の前記チャネル領域を定義する、ゲート金属と、
    前記酸化物半導体層の前記ソース領域上のソース金属酸化物及び前記酸化物半導体層の前記ドレイン領域上のドレイン金属酸化物であって、前記ソース金属酸化物は前記酸化物半導体層の前記ソース領域を定義し、前記ドレイン金属酸化物は前記酸化物半導体層の前記ドレイン領域を定義する、ソース金属酸化物及びドレイン金属酸化物と、
    前記ゲート金属上および前記ソース金属酸化物上および前記ドレイン金属酸化物上のパッシベーション誘電体と、
    前記ソース金属酸化物を通して延び、前記酸化物半導体層の前記ソース領域に接触する第１の金属コンタクトと、
    前記ドレイン金属酸化物を通して延び、前記酸化物半導体層の前記ドレイン領域に接触する第２の金属コンタクトと
    を備える装置。