KR101502065B1 - 비정질 산화물 반도체 박막 트랜지스터 제조 방법 - Google Patents
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- H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous
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Abstract
본 개시는 박막 트랜지스터 디바이스들을 제조하기 위한 시스템들, 방법들 및 장치를 제공한다. 일 양상에서, 소스 영역, 드레인 영역 및 소스 영역과 드레인 영역 사이의 채널 영역을 가지는 기판이 제공된다. 또한, 기판은 산화물 반도체 층, 채널 영역 위에 놓인 제 1 유전체 층 및 유전체 층 상의 제 1 금속 층을 포함한다. 제 2 금속 층은 소스 영역 및 드레인 영역 위에 놓인 산화물 반도체 층 상에 형성된다. 산화물 반도체 층 및 제 2 금속 층은 소스 영역 및 드레인 영역 위에 놓인 산화물 반도체 층에 고농도로 도핑된 n-타입 산화물 반도체를 형성하도록 처리된다. 또한, 제 2 금속 층에 산화물이 형성될 수 있다.
Description
본 개시는 2011년 3월 21일자로 출원되고, 본 출원의 양수인에게 양도된"AMORPHOUS OXIDE SEMICONDUCTOR THIN FILM TRANSISTOR FABRICATION METHOD"라는 명칭의 미국 특허 출원 제13/052,446호에 대한 우선권을 주장한다. 선 출원의 개시는 본 개시의 일부로 고려되며, 본 개시에 인용에 의해 포함된다.
본 개시는 일반적으로 박막 트랜지스터 디바이스들에 관한 것으로, 보다 상세하게는 박막 트랜지스터 디바이스들에 대한 제조 방법들에 관한 것이다.
전기기계적 시스템들은 전기 및 기계적 엘리먼트들, 액추에이터들, 트랜스듀서들, 센서들, 광학 컴포넌트들(예를 들어, 미러들) 및 전자 장치를 가지는 디바이스들을 포함한다. 전기기계적 시스템들은 마이크로스케일들 및 나노스케일들을 포함하는(그러나, 이에 제한되는 것은 아님) 다양한 스케일들로 제조될 수 있다. 예를 들어, 마이크로전기기계적 시스템(MEMS) 디바이스들은 약 일 미크론 내지 수백 미크론 또는 그 초과의 범위의 크기들을 가지는 구조들을 포함할 수 있다. 나노전기기계적 시스템(NEMS) 디바이스들은, 예를 들어, 수백 나노미터보다 더 작은 크기들을 포함하는, 일 미크론보다 더 작은 크기들을 가지는 구조들을 포함할 수 있다. 전기기계적 엘리먼트들은 증착, 에칭, 리소그래피, 및/또는 기판들 및/또는 증착된 재료 층들의 부분들을 에칭하거나, 전기 및 전기기계적 디바이스들을 형성하기 위해서 층들을 추가하는 다른 마이크로머시닝 프로세스들을 사용하여 생성될 수 있다.
전기기계적 시스템 디바이스의 일 타입은 간섭계 변조기(IMOD; interferometric modulator)로 칭해진다. 본 명세서에서 사용되는 바와 같이, 간섭계 변조기 또는 간섭계 광 변조기라는 용어는, 광학 간섭의 원리들을 사용하여 광을 선택적으로 흡수 및/또는 반사하는 디바이스를 지칭한다. 일부 구현들에서, 간섭계 변조기는, 한 쌍의 전도성 플레이트들을 포함할 수 있고, 이들 중 하나 또는 둘 모두는 전체적으로 또는 부분적으로 투명하고 그리고/또는 반사적일 수 있고, 적절한 전기 신호의 인가 시에 상대적으로 움직일 수 있다. 일 구현에서, 하나의 플레이트는 기판 상에 증착된 정지 층을 포함할 수 있고, 다른 플레이트는 에어 갭(air gap)에 의해 정지 층으로부터 분리된 반사적 멤브레인(membrane)을 포함할 수 있다. 하나의 플레이트의 다른 플레이트에 대한 위치는 간섭계 변조기 상에 입사하는 광의 광학 간섭을 변경할 수 있다. 간섭계 변조기 디바이스들은 광범위한 애플리케이션들을 가지고, 기존의 제품들을 개선하고 새로운 제품들, 특히 디스플레이 능력들을 가지는 제품들을 생산하는데 사용될 것으로 예상된다.
하드웨어 및 데이터 프로세싱 장치는 전자기계 시스템들과 연관될 수 있다. 이러한 하드웨어 및 데이터 프로세스 장치는 박막 트랜지스터(TFT) 디바이스를 포함할 수 있다. TFT 디바이스는 반도체 재료에서의 소스 영역, 드레인 영역 및 게이트 영역을 포함하는 전계 효과 트랜지스터의 일종이다.
본 개시의 시스템들, 방법들 및 디바이스들 각각은 몇몇 획기적인 양상들을 가지고, 이들 중 어떠한 단일한 것도, 본 명세서에서 개시되는 바람직한 속성들을 단독으로 담당하지는 않는다.
본 개시에서 설명되는 요지의 하나의 획기적인 양상은 고농도로(heavily) 도핑된 n-타입 산화물 반도체를 형성하는 방법을 포함한다. 일부 구현들에서, 기판이 제공된다. 기판은 소스 영역, 드레인 영역 및 채널 영역을 포함하는 표면을 가지고, 채널 영역은 소스 영역과 드레인 영역 사이에 있다. 또한, 기판은 기판의 표면 상의 산화물 반도체 층, 채널 영역 위에 놓인 산화물 반도체 층 상의 제 1 유전체 층 및 제 1 유전체 층 상의 제 1 금속 층을 포함한다. 제 2 금속 층은 소스 영역 및 드레인 영역 위에 놓인 산화물 반도체 층 상에 형성된다. 산화물 반도체 층 및 제 2 금속 층은 소스 영역 및 드레인 영역 위에 놓인 산화물 반도체 층에 고농도로 도핑된 n-타입 산화물 반도체를 그리고 소스 영역 및 드레인 영역 위에 놓인 제 2 금속 층에 산화물을 형성하도록 처리된다.
일부 구현들에서, 제 2 금속 층의 금속은 마그네슘, 티타늄 및 망간 중 적어도 하나를 포함할 수 있다. 일부 구현들에서, 제 2 금속 층의 금속은 산화물 반도체 층의 산화물들보다 낮은 깁스 자유 에너지를 가지는 산화물을 형성할 수 있다.
일부 구현들에서, 처리는 상기 소스 영역 및 상기 드레인 영역 위에 놓인 상기 산화물 반도체 층의 산소가 소스 영역 및 드레인 영역 위에 놓인 제 2 금속 층 내로 확산하게 할 수 있다. 일부 구현들에서, 처리는 약 30분 내지 10 시간의 듀레이션 동안 약 200 내지 500 ℃의 온도에서 수행되는 열 처리를 포함할 수 있다.
일부 구현들에서, 기판이 제공된다. 기판은 소스 영역, 드레인 영역 및 채널 영역을 포함하는 표면을 가지고, 채널 영역은 소스 영역과 드레인 영역 사이에 있다. 제 1 금속 층은 기판의 소스 영역 및 드레인 영역 상에 형성된다. 산화물 반도체 층은 제 1 금속 층 상에 그리고 기판의 채널 영역 상에 형성된다. 제 1 유전체 층은 채널 영역 위에 놓인 산화물 반도체 층 상에 형성된다. 제 2 금속 층은 제 1 유전체 층 상에 형성된다. 제 3 금속 층은 소스 영역 및 드레인 영역 위에 놓인 산화물 반도체 층 상에 형성된다. 소스 영역 및 드레인 영역 위에 놓인 산화물 반도체 층은 소스 영역 및 드레인 영역 위에 놓인 산화물 반도체 층에 고농도로 도핑된 n-타입 산화물 반도체를 형성하도록 그리고 소스 영역 및 드레인 영역 위에 놓인 제 1 금속 층에 그리고 제 3 금속 층에 산화물을 형성하도록 처리된다.
일부 구현들에서, 장치는 표면을 포함하는 기판을 포함한다. 산화물 반도체는 기판 표면 상에 제공된다. 산화물 반도체 층의 채널 영역은 산화물 반도체 층의 소스 영역과 드레인 영역 사이에 있다. 산화물 반도체 층의 소스 영역 및 드레인 영역은 고농도로 도핑된 n-타입 산화물 반도체이다. 제 1 유전체는 산화물 반도체의 채널 영역 상에 있다. 제 1 금속은 제 1 유전체 상에 있다. 제 1 금속 산화물은 산화물 반도체의 소스 영역 상에 그리고 드레인 영역 상에 있다. 제 2 유전체는 제 1 금속 상에 그리고 제 1 금속 산화물 상에 있다. 제 1 금속 컨택은 산화물 반도체의 소스 영역에 컨택한다. 제 2 금속 컨택은 산화물 반도체의 드레인 영역에 컨택한다.
본 명세서에 설명되는 요지의 하나 또는 둘 이상의 구현들의 세부사항들이 첨부한 도면들 및 아래의 설명에 설명된다. 다른 특징들, 양상들 및 이점들은 상세한 설명, 도면들 및 청구 범위로부터 명백해질 것이다. 다음의 도면들의 상대적인 치수들이 축척대로 도시되지 않을 수 있다는 것에 주목한다.
도 1은 간섭계 변조기(IMOD) 디스플레이 디바이스의 일련의 픽셀들에서 2개의 인접한 픽셀들을 도시하는 등각도의 예를 도시한다.
도 2는 3x3 간섭계 변조기 디스플레이를 포함하는 전자 디바이스를 도시하는 시스템 블록도의 예를 도시한다.
도 3은 도 1의 간섭계 변조기에 대한, 이동가능한 반사 층 위치 대 인가된 전압을 도시하는 도면의 예를 도시한다.
도 4는 다양한 공통 및 세그먼트 전압들이 인가될 때 간섭계 변조기의 다양한 상태들을 예시하는 테이블의 예를 도시한다.
도 5a는 도 2의 3x3 간섭계 변조기 디스플레이에서 디스플레이 데이터의 프레임을 도시하는 도면의 예를 도시한다.
도 5b는 도 5a에서 도시된 디스플레이 데이터의 프레임을 기록하는데 사용될 수 있는 공통 및 세그먼트 신호들에 대한 타이밍도의 예를 도시한다.
도 6a는 도 1의 간섭계 변조기 디스플레이의 부분적 단면의 예를 도시한다.
도 6b-6e는 간섭계 변조기들의 다양한 구현들의 단면들의 예들을 도시한다.
도 7은 간섭계 변조기에 대한 제조 프로세스를 도시하는 흐름도의 예를 도시한다.
도 8a-8e는 간섭계 변조기를 제조하는 방법의 다양한 스테이지들의 개략적 단면도들의 예들을 도시한다.
도 9a 및 9b는 박막 트랜지스터 디바이스에 대한 제조 프로세스를 도시하는 흐름도의 예를 도시한다.
도 10a-10e는 박막 트랜지스터 디바이스를 제조하는 방법의 다양한 스테이지들의 개략적 단면도들의 예들을 도시한다.
도 11a-11c는 박막 트랜지스터 디바이스들의 다양한 구현들의 예들을 도시한다.
도 12 및 13은 박막 트랜지스터 디바이스에 대한 제조 프로세스를 도시하는 흐름도의 예들을 도시한다.
도 14a-14e는 박막 트랜지스터 디바이스를 제조하는 방법의 다양한 스테이지들의 개략적 단면도들의 예들을 도시한다.
도 15a 및 15b는 복수의 간섭계 변조기들을 포함하는 디스플레이 디바이스를 도시하는 시스템 블록도들의 예들을 도시한다.
다양한 도면들에서 유사한 참조 번호들 및 명칭들은 유사한 엘리먼트들을 나타낸다.
도 2는 3x3 간섭계 변조기 디스플레이를 포함하는 전자 디바이스를 도시하는 시스템 블록도의 예를 도시한다.
도 3은 도 1의 간섭계 변조기에 대한, 이동가능한 반사 층 위치 대 인가된 전압을 도시하는 도면의 예를 도시한다.
도 4는 다양한 공통 및 세그먼트 전압들이 인가될 때 간섭계 변조기의 다양한 상태들을 예시하는 테이블의 예를 도시한다.
도 5a는 도 2의 3x3 간섭계 변조기 디스플레이에서 디스플레이 데이터의 프레임을 도시하는 도면의 예를 도시한다.
도 5b는 도 5a에서 도시된 디스플레이 데이터의 프레임을 기록하는데 사용될 수 있는 공통 및 세그먼트 신호들에 대한 타이밍도의 예를 도시한다.
도 6a는 도 1의 간섭계 변조기 디스플레이의 부분적 단면의 예를 도시한다.
도 6b-6e는 간섭계 변조기들의 다양한 구현들의 단면들의 예들을 도시한다.
도 7은 간섭계 변조기에 대한 제조 프로세스를 도시하는 흐름도의 예를 도시한다.
도 8a-8e는 간섭계 변조기를 제조하는 방법의 다양한 스테이지들의 개략적 단면도들의 예들을 도시한다.
도 9a 및 9b는 박막 트랜지스터 디바이스에 대한 제조 프로세스를 도시하는 흐름도의 예를 도시한다.
도 10a-10e는 박막 트랜지스터 디바이스를 제조하는 방법의 다양한 스테이지들의 개략적 단면도들의 예들을 도시한다.
도 11a-11c는 박막 트랜지스터 디바이스들의 다양한 구현들의 예들을 도시한다.
도 12 및 13은 박막 트랜지스터 디바이스에 대한 제조 프로세스를 도시하는 흐름도의 예들을 도시한다.
도 14a-14e는 박막 트랜지스터 디바이스를 제조하는 방법의 다양한 스테이지들의 개략적 단면도들의 예들을 도시한다.
도 15a 및 15b는 복수의 간섭계 변조기들을 포함하는 디스플레이 디바이스를 도시하는 시스템 블록도들의 예들을 도시한다.
다양한 도면들에서 유사한 참조 번호들 및 명칭들은 유사한 엘리먼트들을 나타낸다.
다음의 상세한 설명은 획기적인 양상들을 설명하기 위한 특정 구현들에 관한 것이다. 그러나, 본 명세서의 교시들은 다수의 상이한 방식들로 적용될 수 있다. 설명되는 구현들은, 움직이든(예를 들어, 비디오) 또는 정지되든(예를 들어, 스틸 이미지), 그리고 텍스트, 그래픽 또는 사진이든, 이미지를 디스플레이하도록 구성되는 임의의 디바이스에서 구현될 수 있다. 더 구체적으로, 구현들은, 모바일 전화들, 멀티미디어 인터넷 가능 셀룰러 전화들, 모바일 텔레비전 수신기들, 무선 디바이스들, 스마트폰들, 블루투스 디바이스들, 개인용 데이터 보조기(PDA)들, 무선 전자 메일 수신기들, 핸드헬드 또는 휴대용 컴퓨터들, 넷북들, 노트북들, 스마트북들, 태블릿들, 프린터들, 복사기들, 스캐너들, 팩시밀리 디바이스들, GPS 수신기들/내비게이션들, 카메라들, MP3 플레이어들, 캠코더들, 게임 콘솔들, 손목 시계들, 시계들, 계산기들, 텔레비전 모니터들, 평판 디스플레이들, 전자 판독 디바이스들(예를 들어, e-리더들), 컴퓨터 모니터들, 자동 디스플레이들(예를 들어, 오도미터(odometer) 디스플레이 등), 조종실 제어부들 및/또는 디스플레이들, 카메라 뷰 디스플레이들(예를 들어, 차량의 후방 카메라의 디스플레이), 전자 사진들, 전자 게시판들 또는 사인(sign)들, 프로젝터들, 아키텍처 구조들, 마이크로파들, 냉장고들, 스테레오 시스템들, 카세트 레코더들 또는 플레이어들, DVD 플레이어들, CD 플레이어들, VCR들, 라디오들, 휴대용 메모리 칩들, 세탁기들, 건조기들, 세탁기/건조기들, 주차요금 징수기들, 패키징(예를 들어, 전기기계적 시스템들(EMS), MEMS 및 넌-MEMS), 미적 구조물들(aesthetic structures)(예를 들어, 보석 조각 상의 이미지들의 디스플레이) 및 다양한 전기기계적 시스템 디바이스들과 같은(그러나, 이에 제한되는 것은 아님) 다양한 전자 디바이스들에서 구현될 수 있거나 또는 이들과 연관될 수 있다는 것이 고려된다. 본 명세서의 교시들은 또한, 전자 스위칭 디바이스들, 라디오 주파수 필터들, 센서들, 가속도계들, 자이로스코프들, 모션-감지 디바이스들, 자력계들, 소비자 가전에 대한 관성 컴포넌트들, 소비자 가전 제품들의 부품들, 버랙터들(varactors), 액정 디바이스들, 전기영동(electrophoretic) 디바이스들, 구동 방식들, 제조 프로세스들, 전자 테스트 장비와 같은(그러나, 이에 제한되는 것은 아님) 비-디스플레이 애플리케이션들에서 사용될 수 있다. 따라서, 교시들은, 오직 도면들에 도시된 구현들로 제한되도록 의도되는 것이 아니라, 그 대신, 당업자에게 용이하게 명백할 넓은 적용가능성을 가진다.
본 명세서에 설명되는 일부 구현들은 고농도로 도핑된 n-타입 산화물 반도체(즉, n+ 반도체) 소스 및 드레인 영역들을 가지는 박막 트랜지스터(TFT) 디바이스들 및 이들의 제조 방법들에 관련된다. 일부 구현들에서, 기저 산화물 반도체에 대하여 강한 산소 친화성을 가지는 금속 층은 산화물 반도체 최상부 상에 증착된다. 예를 들어, InGaZnO 산화물 반도체와 비교하여 강한 산소 친화성을 가지는 금속들은 티타늄(Ti), 망간(Mn) 및 마그네슘(Mg)을 포함한다. 산화물 반도체에 대하여 강한 산소 친화성을 가지는 금속은 산화물 반도체의 산화물 성분(들)보다 낮은 깁스 자유 에너지(Gibbs free energy)를 가지는 금속 산화물을 가지는 금속이다. 산화물 반도체의 산화물 성분(들)보다 낮은 깁스 자유 에너지를 가지는 자신의 금속 산화물을 가지는 임의의 금속이 사용될 수 있다. 이후, 산화물 반도체 및 금속 층은 산화물 반도체의 산소가 금속 층 내로 확산하도록 처리된다. 이것은 산화물 반도체에 전자 도우너(donor)들로서 기능할 수 있는 산소 베이컨시(vacancy)들을 형성하여, 반도체의 캐리어 농도를 증가시킨다. 금속 산화물 층은 처리된 금속 층의 적어도 일부에서 형성된다.
일부 구현들에서, TFT 디바이스는 기판 상에서 제조될 수 있다. 기판은 소스 영역, 드레인 영역 및 채널 영역을 포함하는 표면을 가지고, 채널 영역은 소스 영역과 드레인 영역 사이에 있다. 산화물 반도체 층은 기판의 표면 상에 형성된다. 게이트 절연체로서 동작하도록 구성되는 유전체 층은 채널 영역 위에 놓인 산화물 반도체 층 상에 형성된다. 게이트로서 동작하도록 구성되는 제 1 금속 층은 유전체 층 상에 형성된다. 산화물 반도체 층에 대하여 강한 산소 친화성을 가지는 제 2 금속 층은 소스 영역 및 드레인 영역 위에 놓인 산화물 반도체 층의 최상부 상에 증착된다. 처리 동안, 고농도로 도핑된 n-타입 산화물 반도체는 산화물 반도체 층 밖으로 그리고 제 2 금속 층 내로 확산하는 산소에 기인하여 소스 영역 및 드레인 영역 위에 놓인 산화물 반도체 층에 형성된다. 기판의 소스 영역 위에 놓인 고농도로 도핑된 n-타입 산화물 반도체는 TFT 디바이스의 소스를 형성한다. 기판의 드레인 영역 위에 놓인 고농도로 도핑된 n-타입 산화물 반도체는 TFT 디바이스의 드레인을 형성한다. 유전체 층 아래의 그리고 기판의 채널 영역 위에 놓인 산화물 반도체 층은 TFT 디바이스의 채널을 형성한다. 이후, TFT 디바이스의 제조를 완료하기 위해서 추가 동작들이 수행된다.
본 개시에 설명되는 요지의 특정 구현들은 다음의 잠재적 이점들 중 하나 또는 둘 이상을 실현하도록 구현될 수 있다. 방법들의 구현들은 고농도로 도핑된 n-타입 영역들을 가지는 산화물 반도체를 포함하는 탑 게이트 TFT 디바이스를 형성하기 위해서 사용될 수 있다. TFT 디바이스의 소스 및 드레인 영역 내의 고농도로 도핑된 n-타입 영역들은 산화물 반도체의 고농도로 도핑된 n-타입 영역과 컨택 재료의 컨택에서 전기적 베리어를 낮춤으로써 컨택 저항을 감소시키고; 높은 기생 컨택 저항은 TFT 디바이스 동작을 저하시킬 수 있다. 산화물 반도체의 고농도로 도핑된 n-타입 영역들을 형성하는 다른 방법들은 양호한 도핑 효율성 또는 장기 신뢰성(long term reliability)을 가지지 않을 수 있다. 본 명세서에 개시되는 방법들은 산화물 반도체의 고농도로 도핑된 n-타입 영역들을 형성하기 위한 신뢰성있고 견고한 프로세스를 제공한다. 또한, 본 명세서에 개시되는 방법들에서 고농도로 도핑된 n-타입 영역의 최상부 상에 형성된 절연 금속 산화물 층은 금속 산화물 층에서 에칭된 홀을 관통하여 고농도로 도핑된 n-타입 영역에 대하여 이루어지는 전기적 컨택의 금속 원자들의 이동(migration)에 대하여 베리어를 제공할 수 있다.
또한, 방법들의 구현들은 TFT의 게이트 영역이 마스크로서 사용되는 자가-정렬된 탑 게이트 TFT 디바이스를 형성하기 위해서 사용될 수 있다. 자가-정렬 제조 프로세스들은 게이트가 산화물 반도체의 소스 및 드레인 영역들에 대하여 적절한 위치에 있음을 보장하는 것을 돕는다. 또한, 자가-정렬 제조 프로세스들은 TFT 디바이스의 게이트, 소스 영역 및 드레인 영역을 정렬할 시에 리소그래픽 패터닝 프로세스들을 사용하지 않아서, 프로세스를 간략화하고, 수율을 크게 향상시킨다. 수율은 적절하게 기능을 하는 기판 상의 TFT 디바이스들의 수의 비율을 지칭한다. 또한, 자가-정렬 제조 프로세스들은 게이트 대 소스 및 게이트 대 드레인 오버랩 기생 캐패시턴스들을 최소화할 수 있다.
설명되는 구현들이 적용될 수 있는 적합한 전기기계적 시스템들(EMS) 또는 MEMS 디바이스의 예는 반사 디스플레이 디바이스이다. 반사 디스플레이 디바이스들은 광학 간섭의 원리들을 사용하여, 그 디바이스 상에 입사하는 광을 선택적으로 흡수 및/또는 반사하기 하기 위해서 간섭계 변조기들(IMOS들)을 포함할 수 있다. IMOD들은, 흡수체, 흡수체에 대하여 이동가능한 반사체, 및 흡수체와 반사체 사이에서 정의되는 광학 공진 캐비티를 포함할 수 있다. 반사체는 둘 또는 셋 이상의 상이한 위치들로 이동될 수 있고, 이것은, 광학 공진 캐비티의 크기를 변경하고, 이에 의해 간섭계 변조기의 반사도에 영향을 미칠 수 있다. IMOD들의 반사도 스펙트럼들은, 상이한 색들을 생성하기 위해서 가시 파장들에 걸쳐 시프트될 수 있는 상당히 넓은 스펙트럼 대역들을 생성할 수 있다. 스펙트럼 대역의 위치는, 광학 공진 캐비티의 두께를 변경함으로써, 즉, 반사체의 위치를 변경함으로써 조정될 수 있다.
도 1은 간섭계 변조기(IMOD) 디스플레이 디바이스의 일련의 픽셀들에서 2개의 인접한 픽셀들을 도시하는 등각도의 예를 도시한다. IMOD 디스플레이 디바이스는 하나 또는 둘 이상의 간섭계 MEMS 디스플레이 엘리먼트들을 포함한다. 이 디바이스들에서, MEMS 디스플레이 엘리먼트들의 픽셀들은 밝은 상태 또는 어두운 상태일 수 있다. 밝은("완화된", "개방된" 또는 "온") 상태에서, 디스플레이 엘리먼트는 입사 가시 광의 대부분을, 예를 들어, 사용자에게 반사한다. 반대로, 어두운("작동된", "폐쇄된" 또는 "오프") 상태에서, 디스플레이 엘리먼트는 입사 가시 광을 거의 반사하지 않는다. 일부 구현들에서, 온 및 오프 상태들의 광 반사 특성들은 반전될 수 있다. MEMS 픽셀들은, 흑색 및 백색과 더불어 색 디스플레이를 허용하는 특정한 파장들에서 대부분 반사하도록 구성될 수 있다.
IMOD 디스플레이 디바이스는 IMOD들의 행/열 어레이를 포함할 수 있다. 각각의 IMOD는 한 쌍의 반사 층들, 즉, 이동가능한 반사 층 및 고정된 부분 반사 층을 포함할 수 있고, 이들은 서로 가변적이고 제어가능한 거리에 위치되어 에어 갭(또한 광학 갭 또는 캐비티로 지칭됨)을 형성한다. 이동가능한 반사 층은 적어도 2개의 위치들 사이에서 이동될 수 있다. 제 1 위치, 즉, 완화된 위치에서, 이동가능한 반사 층은 고정된 부분 반사 층으로부터 비교적 먼 거리에 위치될 수 있다. 제 2 위치, 즉, 작동된 위치에서, 이동가능한 반사 층은 부분 반사 층에 더 근접하게 위치될 수 있다. 2개의 층들로부터 반사되는 입사 광은 이동가능한 반사 층의 위치에 따라 보강(constructively) 간섭 또는 상쇄(destructively) 간섭할 수 있어서, 각각의 픽셀에 대한 전반사 또는 비반사 상태를 생성한다. 일부 구현들에서, IMOD는 미작동시에 반사 상태가 되어 가시 스펙트럼 내의 광을 반사할 수 있고, 작동시에 어두운 상태가 되어 가시 범위 밖의 광(예를 들어, 적외선 광)을 반사할 수 있다. 그러나, 일부 다른 구현들에서, IMOD는 미작동시에 어두운 상태일 수 있고, 작동시에 반사 상태일 수 있다. 일부 구현들에서, 인가된 전압의 도입은, 상태들을 변경하도록 픽셀들을 구동시킬 수 있다. 일부 다른 구현들에서, 인가된 전하는 상태들을 변경하도록 픽셀들을 구동시킬 수 있다.
도 1의 픽셀 어레이의 도시된 부분은 2개의 인접한 간섭계 변조기들(12)을 포함한다. (도시된 바와 같이) 좌측의 IMOD(12)에서, 이동가능한 반사 층(14)은, 부분 반사 층을 포함하는 광학 스택(16)으로부터 미리 결정된 거리에서 완화된 위치로 도시된다. 좌측의 IMOD(12)에 걸쳐 인가된 전압 V0는 이동가능한 반사 층(14)의 작동을 초래하기에는 불충분하다. 우측의 IMOD(12)에서, 이동가능한 반사 층(14)은 광학 스택(16) 근처에서 또는 그에 인접하여 작동된 위치로 도시된다. 우측의 IMOD(12)에 걸쳐 인가된 전압 Vbias는 이동가능한 반사 층(14)을 작동된 위치로 유지하기에 충분하다.
도 1에서, 픽셀들(12)의 반사 특성들은 일반적으로, 픽셀들(12) 상에 입사하는 광을 나타내는 화살표들(13) 및 좌측에서 IMOD(12)로부터 반사하는 광(15)으로 예시된다. 상세하게 도시되지 않지만, 픽셀들(12) 상에 입사하는 광(13)의 대부분은 투명 기판(20)을 통해 투과되어 광학 스택(16)을 향할 것임이 당업자에 의해 이해될 것이다. 광학 스택(16) 상에 입사하는 광의 일부분은 광학 스택(16)의 부분 반사 층을 통해 투과될 것이고, 일부분은 투명 기판(20)을 통해 다시(back) 반사될 것이다. 광학 스택(16)을 통해 투과되는 광(13)의 일부분은 이동가능한 반사 층(14)에서 반사되어, 다시 투명 기판(20)을 향할(그리고 그를 통과할) 것이다. 광학 스택(16)의 부분 반사 층으로부터 반사되는 광과 이동가능한 반사 층(14)으로부터 반사되는 광 사이의 (보강 또는 상쇄) 간섭은 IMOD(12)로부터 반사되는 광(15)의 파장(들)을 결정할 것이다.
광학 스택(16)은 단일 층 또는 몇몇 층들을 포함할 수 있다. 층(들)은 전극 층, 부분 반사 및 부분 투과 층 및 투명 유전체 층 중 하나 또는 둘 이상을 포함할 수 있다. 일부 구현들에서, 광학 스택(16)은 전기 전도성이고 부분적으로 투명하고 및 부분적으로 반사적이며, 예를 들어, 투명 기판(20) 상에 상기 층들 중 하나 또는 둘 이상을 증착함으로써 제조될 수 있다. 전극 층은, 다양한 금속들, 예를 들어, 인듐 주석 산화물(ITO)과 같은 다양한 재료들로부터 형성될 수 있다. 부분 반사 층은, 다양한 금속들, 예를 들어, 크롬(Cr), 반도체들 및 유전체들과 같은 부분적으로 반사적인 다양한 재료들로부터 형성될 수 있다. 부분 반사 층은 재료들의 하나 또는 둘 이상의 층들로 형성될 수 있고, 층들 각각은 단일 재료 또는 재료들의 조합으로 형성될 수 있다. 일부 구현들에서, 광학 스택(16)은 광 흡수체 및 도체 모두로서 기능하는 금속 또는 반도체의 단일 반투명 두께를 포함할 수 있는 한편, (예를 들어, 광학 스택(16)의, 또는 IMOD의 다른 구조들의) 상이한 더 전도성인 층들 또는 일부분들은 IMOD 픽셀들 사이에서 신호들을 버싱(bus)하도록 기능할 수 있다. 광학 스택(16)은 또한 하나 또는 둘 이상의 전도성 층들 또는 전도성/흡수성 층을 커버하는 하나 또는 둘 이상의 절연 또는 유전체 층들을 포함할 수 있다.
일부 구현들에서, 광학 스택(16)의 층(들)은 병렬 스트립들로 패터닝될 수 있고, 아래에 추가로 설명되는 바와 같이 디스플레이 디바이스에서 행 전극들을 형성할 수 있다. 당업자에 의해 이해될 바와 같이, "패터닝된"이라는 용어는 본 명세서에서 에칭 프로세스들 뿐만 아니라 마스킹을 지칭하도록 사용된다. 일부 구현들에서, 알루미늄(Al)과 같이 매우 전도적이고 반사적인 재료가 이동가능한 반사 층(14)에 사용될 수 있고, 이 스트립들은 디스플레이 디바이스에서 열 전극들을 형성할 수 있다. 이동가능한 반사 층(14)은 증착된 금속 층 또는 층들의 일련의 병렬 스트립들(광학 스택(16)의 행 전극들에 직교함)로서 형성되어, 포스트들(18)의 최상부 상에 증착된 열들 및 포스트들(18) 사이에 증착된 매개(intervening) 희생 재료를 형성할 수 있다. 희생 재료가 에칭될 때, 정의된 갭(19) 또는 광학 캐비티는 이동가능한 반사 층(14)과 광학 스택(16) 사이에 형성될 수 있다. 일부 구현들에서, 포스트들(18) 사이의 간격은 약 1-1000 um일 수 있는 한편, 갭(19)은 10,000 옹스트롬(Å) 미만일 수 있다.
일부 구현들에서, IMOD의 각각의 픽셀은, 작동된 상태이든 완화된 상태이든, 본질적으로, 고정된 반사 층과 이동하는 반사 층에 의해 형성되는 캐패시터이다. 어떠한 전압도 인가되지 않을 때, 이동가능한 반사 층(14)은 도 1의 좌측에서 IMOD(12)에 의해 도시된 바와 같이, 이동가능한 반사 층(14)과 광학 스택(16) 사이의 갭(19)을 가진 채 기계적으로 완화된 상태로 유지된다. 그러나, 선택된 행 및 열 중 적어도 하나에 전위차, 예를 들어, 전압이 인가될 때, 대응하는 픽셀에서 행 및 열 전극들의 교차점에 형성되는 캐패시터는 충전(charge)되고, 정전기력들이 전극들을 서로 당긴다. 인가된 전압이 임계치를 초과하는 경우, 이동가능한 반사 층(14)은 변형되고, 광학 스택(16) 근처로 또는 광학 스택(16)을 향하여 이동할 수 있다. 광학 스택(16) 내의 유전체 층(미도시)은 도 1의 우측에 작동된 IMOD(12)로 도시된 바와 같이, 쇼팅(shorting)을 방지하고 층들(14 및 16) 사이의 분리 거리를 제어할 수 있다. 이 동작은, 인가된 전위차의 극성과 무관하게 동일하다. 어레이의 일련의 픽셀들은 일부 경우들에서 "행들" 또는 "열들"로서 지칭될지라도, "행"으로서의 일 방향 및 "열"로서의 다른 방향에 대한 지칭은 임의적임을 당업자는 용이하게 이해할 것이다. 다시 말해서, 일부 배향들에서, 행들은 열들로 간주될 수 있고, 열들은 행들로 간주될 수 있다. 또한, 디스플레이 엘리먼트들은 수직하는 행들 및 열들("어레이")로 균등하게 배열될 수 있거나, 예를 들어, 서로에 대하여 특정한 위치 오프셋들("모자이크")을 가지는 비선형 구성들로 배열될 수 있다. "어레이" 및 "모자이크"라는 용어들은 어느 하나의 구성을 지칭할 수 있다. 따라서, 디스플레이가 "어레이" 또는 "모자이크"를 포함하는 것으로 지칭될지라도, 어느 경우에서든, 엘리먼트들 스스로는 서로 수직하게 배열되거나 균등한 분포로 배치될 필요가 없지만, 비대칭적 형상들 및 균등하지 않게 분포된 엘리먼트들을 가지는 배열들을 포함할 수 있다.
도 2는, 3x3 간섭계 변조기 디스플레이를 포함하는 전자 디바이스를 도시하는 시스템 블록도의 예를 도시한다. 전자 디바이스는 하나 또는 둘 이상의 소프트웨어 모듈들을 실행하도록 구성될 수 있는 프로세서(21)를 포함한다. 동작 시스템을 실행하는 것과 더불어, 프로세서(21)는, 웹 브라우저, 전화 애플리케이션, 이메일 프로그램 또는 다른 소프트웨어 애플리케이션을 포함하는 하나 또는 둘 이상의 소프트웨어 애플리케이션들을 실행하도록 구성될 수 있다.
프로세서(21)는 어레이 구동기(22)와 통신하도록 구성될 수 있다. 어레이 구동기(22)는, 예를 들어, 디스플레이 어레이 또는 패널(30)에 신호들을 제공하는, 행 구동 회로(24) 및 열 구동 회로(26)를 포함할 수 있다. 도 1에 도시된 IMOD 디스플레이 디바이스의 단면은 도 2의 절단선 1-1에 의해 보여진다. 명확화를 위해서 도 2는 IMOD들의 3x3 어레이를 도시하지만, 디스플레이 어레이(30)는 매우 많은 수의 IMOD들을 포함할 수 있고, 행들에서 열들에서와는 상이한 수의 IMOD들을 가질 수 있고, 그 반대도 마찬가지이다.
도 3은 도 1의 간섭계 변조기에 대한, 이동가능한 반사 층 위치 대 인가된 전압을 도시하는 도면의 예를 도시한다. MEMS 간섭계 변조기들의 경우, 행/열(즉, 공통/세그먼트) 기록 프로시저는 도 3에 도시된 바와 같이, 이 디바이스들의 히스테리시스 특성을 이용할 수 있다. 간섭계 변조기는 이동가능한 반사 층 또는 미러가 완화된 상태로부터 작동된 상태로 변경하도록 하기 위해서, 예를 들어, 약 10 볼트의 전위차를 요구할 수 있다. 전압이 그 값으로부터 감소될 때, 이동가능한 반사 층은, 전압이 예를 들어 10 볼트 아래로 다시 강하할 때 자신의 상태를 유지하지만, 전압이 2 볼트 아래로 강하할 때까지, 이동가능한 반사 층은 완전히 완화되지 않는다. 따라서, 도 3에 도시된 바와 같이, 완화된 상태이든 또는 작동된 상태이든 디바이스가 안정되는 인가된 전압의 윈도우가 존재하는 약 3 내지 7 볼트의 전압 범위가 존재한다. 이것은 본 명세서에서 "히스테리시스 윈도우" 또는 "안정 윈도우"로 지칭된다. 도 3의 히스테리시스 특성들을 가지는 디스플레이 어레이(30)의 경우, 행/열 기록 프로시저는 한번에 하나 또는 둘 이상의 행들을 어드레스하도록 설계될 수 있어서, 주어진 행의 어드레스 동안, 작동될 어드레스된 행의 픽셀들은 약 10 볼트의 전압 차에 노출되고, 완화될 픽셀들은 거의 제로 볼트의 전압 차에 노출된다. 어드레스 이후, 픽셀들은 정상 상태 또는 약 5 볼트의 바이어스 전압차에 노출되어서, 픽셀들은 이전의 스트로빙(strobing) 상태로 유지된다. 이 예에서, 어드레스된 이후, 각각의 픽셀은 약 3 내지 7 볼트의 "안정 윈도우" 내의 전위차를 겪는다. 이 히스테리시스 특성 특징은, 예를 들어, 도 1에 도시된 픽셀 설계가 동일한 인가된 전압 조건들 하에서, 작동된 또는 완화된 기존의 상태로 안정하게 유지될 수 있게 한다. 각각의 IMOD 픽셀이 작동된 상태이든 완화된 상태이든, 본질적으로, 고정된 반사 층과 이동하는 반사 층에 의해 형성되는 캐패시터이기 때문에, 이 안정된 상태는, 실질적으로 전력을 소모하거나 또는 손실하지 않으면서 히스테리시스 윈도우 내에서 정상 전압으로 유지될 수 있다. 더욱이, 인가된 전압 전위가 실질적으로 고정되어 유지되면, 본질적으로 IMOD 픽셀 내로 전류가 거의 흐르지 않거나 또는 전혀 흐르지 않는다.
일부 구현들에서, 이미지의 프레임은, 주어진 행의 픽셀들의 상태에 대한 원하는 변경(존재한다면)에 따라, 열 전극들의 세트를 따르는 "세그먼트" 전압들의 형태로 데이터 신호들을 인가함으로써 생성될 수 있다. 어레이의 각각의 행은 차례로 어드레스될 수 있어서, 프레임은 한 번에 하나의 행에 기록된다. 원하는 데이터를 제 1 행의 픽셀들에 기록하기 위해서, 제 1 행의 픽셀들의 원하는 상태에 대응하는 세그먼트 전압들은 열 전극들 상에 인가될 수 있고, 특정한 "공통" 전압 또는 신호의 형태인 제 1 행 펄스가 제 1 행 전극에 인가될 수 있다. 이후, 세그먼트 전압들의 세트가 제 2 행의 픽셀들의 상태에 대한 원하는 변경(존재한다면)에 대응하도록 변경될 수 있고, 제 2 공통 전압이 제 2 행 전극에 인가될 수 있다. 일부 구현들에서, 제 1 행의 픽셀들은 열 전극들을 따라 인가된 세그먼트 전압들에서의 변경에 의해 영향받지 않고, 제 1 공통 전압 행 펄스 동안 그 픽셀들이 세팅되었던 상태로 유지된다. 이 프로세스는, 이미지 프레임을 생성하기 위해서 순차적인 방식으로, 일련의 행들 또는 대안적으로 열들 전체에 대하여 반복될 수 있다. 프레임들은, 일부 원하는 초당 프레임들의 수로 이 프로세스를 계속적으로 반복함으로써 새로운 이미지 데이터로 리프레쉬 및/또는 업데이트될 수 있다.
각각의 픽셀에 걸쳐 인가되는 세그먼트 또는 공통 신호들의 조합(즉, 각각의 픽셀에 걸친 전위차)은 각각의 픽셀의 결과적 상태를 결정한다. 도 4는 다양한 공통 및 세그먼트 전압들이 인가될 때 간섭계 변조기의 다양한 상태들을 예시하는 테이블의 예를 도시한다. 당업자에 의해 용이하게 이해될 바와 같이, "세그먼트" 전압들은 열 전극들 또는 행 전극들 중 어느 하나에 인가될 수 있고, "공통" 전압들은 열 전극들 또는 행 전극들 중 다른 하나에 인가될 수 있다.
도 4에 (뿐만 아니라 도 5b에 도시된 타이밍도에) 예시된 바와 같이, 공통 라인을 따라 릴리스 전압 VCREL이 인가될 때, 공통 라인을 따르는 모든 간섭계 변조기 엘리먼트들은 세그먼트 라인들을 따라 인가된 전압, 즉 높은 세그먼트 전압 VSH 및 낮은 세그먼트 전압 VSL과 무관하게, 완화된 상태(대안적으로 릴리스된 또는 미작동된 상태로 지칭됨)로 배치될 것이다. 특히, 릴리스 전압 VCREL이 공통 라인을 따라 인가될 때, 변조기에 걸리는 전위 전압(대안적으로, 픽셀 전압으로 지칭됨)은, 그 픽셀에 대한 대응하는 세그먼트 라인을 따라 높은 세그먼트 전압 VSH이 인가될 때와 낮은 세그먼트 전압 VSL이 인가될 때 모두, 완화 윈도우(도 3 참조, 릴리스 윈도우로 또한 지칭됨) 내에 있다.
높은 유지 전압 VCHOLD _H 또는 낮은 유지 전압 VCHOLD _L과 같은 유지 전압이 공통 라인 상에 인가될 때, 간섭계 변조기의 상태는 일정하게 유지될 것이다. 예를 들어, 완화된 IMOD는 완화된 위치로 유지될 것이고, 작동된 IMOD는 작동된 위치로 유지될 것이다. 유지 전압들은, 높은 세그먼트 전압 VSH이 대응하는 세그먼트 라인을 따라 인가될 때와 낮은 세그먼트 전압 VSL이 대응하는 세그먼트 라인을 따라 인가될 때 모두, 픽셀 전압이 안정 윈도우 내에서 유지되도록 선택될 것이다. 따라서, 세그먼트 전압 스윙, 즉, 높은 VSH와 낮은 세그먼트 전압 VSL 사이의 차는 포지티브 또는 네거티브 안정 윈도우 중 어느 하나의 폭 미만이다.
높은 어드레싱 전압 VCADD _H 또는 낮은 어드레싱 전압 VCADD _L과 같은 어드레싱 또는 작동 전압이 공통 라인 상에 인가될 때, 각각의 세그먼트 라인들을 따른 세그먼트 전압들의 인가에 의해 그 라인을 따라 변조기들에 데이터가 선택적으로 기록될 수 있다. 세그먼트 전압들은, 작동이 그 인가된 세그먼트 전압에 의존하도록 선택될 수 있다. 어드레싱 전압이 공통 라인을 따라 인가될 때, 하나의 세그먼트 전압의 인가는 안정 윈도우 내의 픽셀 전압을 유발시켜 픽셀이 미작동되게 유지되는 것을 초래할 것이다. 반대로, 다른 세그먼트 전압의 인가는 안정 윈도우를 넘은 픽셀 전압을 유발시켜 픽셀의 작동을 유발할 것이다. 작동을 초래하는 특정한 세그먼트 전압은 어느 어드레싱 전압이 사용되는지에 따라 달라질 수 있다. 일부 구현들에서, 높은 어드레싱 전압 VCADD _H가 공통 라인을 따라 인가될 때, 높은 세그먼트 전압 VSH의 인가는 변조기가 자신의 현재 위치에서 유지되는 것을 초래할 수 있는 한편, 낮은 세그먼트 전압 VSL의 인가는 변조기의 작동을 초래할 수 있다. 결과로서, 세그먼트 전압들의 효과는 낮은 어드레싱 전압 VCADD_L이 인가될 때 반대일 수 있어서, 높은 세그먼트 전압 VSH는 변조기의 작동을 초래하고, 낮은 세그먼트 전압 VSL은 변조기의 상태에 어떠한 영향을 주지 않는다(즉, 안정되게 유지된다).
일부 구현들에서, 변조기들에 걸쳐 동일한 극성의 전위차를 항상 생성하는, 유지 전압들, 어드레스 전압들 및 세그먼트 전압들이 사용될 수 있다. 일부 다른 구현들에서, 변조기들의 전위차의 극성을 변경하는 신호들이 사용될 수 있다. 변조기들에 걸친 극성의 변경(즉, 기록 프로시저들의 극성의 변경)은, 단일 극성의 반복된 기록 동작들 이후 발생할 수 있는 전하 누적을 감소시키거나 또는 방지할 수 있다.
도 5a는 도 2의 3x3 간섭계 변조기 디스플레이에서 디스플레이 데이터의 프레임을 도시하는 도면의 예를 도시한다. 도 5b는 도 5a에서 도시된 디스플레이 데이터의 프레임을 기록하는데 사용될 수 있는 공통 및 세그먼트 신호들에 대한 타이밍도의 예를 도시한다. 신호들은, 예를 들어, 도 2의 3x3 어레이에 인가될 수 있고, 이것은 궁극적으로, 도 5b에 도시된 라인 타임(60e) 디스플레이 배열을 초래할 것이다. 도 5a의 작동된 변조기들은 어두운 상태, 즉, 반사된 광의 상당 부분이 가시 스펙트럼 밖에 있어서, 예를 들어, 관측자에게 어두운 외관을 초래하는 상태이다. 도 5a에 도시된 프레임을 기록하기 전에, 픽셀들은 임의의 상태일 수 있지만, 도 5b의 타이밍도에서 도시되는 기록 프로시저는, 각각의 변조기가 제 1 라인 타임(60a) 이전에 릴리스되고 미작동 상태에 있는 것을 가정한다.
제 1 라인 타임(60a) 동안: 릴리스 전압(70)이 공통 라인 1 상에 인가되고; 공통 라인 2 상에 인가된 전압은 높은 유지 전압(72)에서 시작하고 릴리스 전압(70)으로 이동하고; 낮은 유지 전압(76)은 공통 라인 3을 따라 인가된다. 따라서, 공통 라인 1을 따른 변조기들(공통 1, 세그먼트 1)(1,2) 및 (1,3)은 제 1 라인 타임(60a)의 듀레이션 동안 완화된 또는 미작동된 상태로 유지되고, 공통 라인 2를 따른 변조기들(2,1), (2,2) 및 (2,3)은 완화된 상태로 이동할 것이고, 공통 라인 3을 따른 변조기들(3,1), (3,2) 및 (3,3)은 그들의 이전 상태로 유지될 것이다. 도 4를 참조하면, 공통 라인들 1, 2 또는 3 중 어떠한 라인도, 라인 타임(60a) 동안 작동을 유발시키는 전압 레벨들에 노출되고 있지 않기 때문에, 세그먼트 라인들 1, 2 및 3을 따라 인가된 세그먼트 전압들은, 간섭계 변조기들의 상태에 어떠한 영향도 미치지 않을 것이다 (즉, VCREL - 완화 및 VCHOLD _L - 안정).
제 2 라인 타임(60b) 동안, 공통 라인 1 상의 전압은 높은 유지 전압(72)으로 이동하고, 공통 라인 1을 따른 모든 변조기들은, 공통 라인 1 상에 어떠한 어드레싱 또는 작동 전압도 인가되지 않았기 때문에, 인가된 세그먼트 전압과 무관하게 완화된 상태로 유지된다. 공통 라인 2를 따른 변조기들은 릴리스 전압(70)의 인가에 기인하여 완화된 상태로 유지되고, 공통 라인 3을 따른 변조기들(3,1), (3,2) 및 (3,3)은, 공통 라인 3을 따른 전압이 릴리스 전압(70)으로 이동할 때 완화될 것이다.
제 3 라인 타임(60c) 동안, 공통 라인 1은 공통 라인 1 상에 높은 어드레스 전압(74)을 인가함으로써 어드레스된다. 낮은 세그먼트 전압(64)은 이 어드레스 전압의 인가 동안 세그먼트 라인들 1 및 2를 따라 인가되기 때문에, 변조기들 (1,1) 및 (1,2)에 걸친 픽셀 전압은 변조기들의 포지티브 안정 윈도우의 높은 끝보다 크고(즉, 미리 정의된 임계치를 초과하는 전압차), 변조기들(1,1) 및 (1,2)이 작동된다. 반대로, 높은 세그먼트 전압(62)이 세그먼트 라인 3을 따라 인가되므로, 변조기(1,3)에 걸친 픽셀 전압은 변조기들(1,1) 및 (1,2)의 픽셀 전압보다 작고, 변조기의 포지티브 안정 윈도우 내로 유지되고, 따라서 변조기(1,3)는 완화되어 유지된다. 또한 라인 타임(60c) 동안, 공통 라인 2를 따른 전압은 낮은 유지 전압(76)으로 감소되고, 공통 라인 3을 따른 전압은 릴리스 전압(70)으로 유지되어, 공통 라인들 2 및 3을 따른 변조기들을 완화된 위치에 둔다.
제 4 라인 타임(60d) 동안, 공통 라인 1 상의 전압은 높은 유지 전압(72)으로 리턴하여, 공통 라인 1을 따른 변조기들을 그들 각각의 어드레스된 상태들로 둔다. 공통 라인 2 상의 전압은 낮은 어드레스 전압(78)으로 감소된다. 높은 세그먼트 전압(62)이 세그먼트 라인 2를 따라 인가되기 때문에, 변조기(2,2)에 걸친 픽셀 전압은 변조기의 네거티브 안정 윈도우의 더 낮은 쪽 끝보다 낮아서, 변조기(2,2)가 작동하게 한다. 반대로, 낮은 세그먼트 전압(64)이 세그먼트 라인들 1 및 3을 따라 인가되기 때문에, 변조기들(2,1) 및 (2,3)은 완화된 위치로 유지된다. 공통 라인 3 상의 전압은 높은 유지 전압(72)으로 증가되어, 공통 라인 3을 따른 변조기들을 완화된 상태로 둔다.
마지막으로, 제 5 라인 타임(60e) 동안, 공통 라인 1 상의 전압은 높은 유지 전압(72)으로 유지되고, 공통 라인 2 상의 전압은 낮은 유지 전압(76)으로 유지되어, 공통 라인들 1 및 2를 따른 변조기들을 그들 각각의 어드레스된 상태들로 둔다. 공통 라인 3 상의 전압은 공통 라인 3을 따른 변조기들을 어드레스하기 위해서 높은 어드레스 전압(74)으로 증가한다. 낮은 세그먼트 전압(64)이 세그먼트 라인들 2 및 3 상에 인가됨에 따라, 변조기들(3,2) 및 (3,3)이 작동하는 한편, 세그먼트 라인 1을 따라 인가된 높은 세그먼트 전압(62)은 변조기(3,1)가 완화된 위치에서 유지되게 한다. 따라서, 제 5 라인 타임(60e)의 끝에서, 3x3 픽셀 어레이는 도 5a에 도시된 상태이고, 다른 공통 라인들(미도시)을 따른 변조기들이 어드레스되고 있을 때 발생할 수 있는 세그먼트 전압에서의 변화들과 무관하게, 공통 라인들을 따라 유지 전압들이 인가되는 한 그 상태에서 유지될 것이다.
도 5b의 타이밍도에서, 주어진 기록 프로시저(즉, 라인 타임들(60a-60e))는 높은 유지 및 어드레스 전압들 또는 낮은 유지 및 어드레스 전압들 중 어느 하나의 사용을 포함할 수 있다. 주어진 공통 라인에 대하여 기록 프로시저가 완료되면 (그리고, 공통 전압이, 작동 전압과 동일한 극성을 가지는 유지 전압으로 세팅되면), 픽셀 전압은 주어진 안정 윈도우 내로 유지되고, 릴리스 전압이 그 공통 라인 상에 인가될 때까지 완화 윈도우를 통과하지 않는다. 또한, 각각의 변조기는 그 변조기에 어드레싱하기 전에 기록 프로시저의 일부로서 릴리스되기 때문에, 릴리스 시간보다는 변조기의 작동 시간이 필수적 라인 타임을 결정할 수 있다. 구체적으로, 변조기의 릴리스 시간이 작동 시간보다 더 큰 구현들에서, 도 5b에 도시된 바와 같이, 릴리스 전압은 단일 라인 타임보다 더 오랫동안 인가될 수 있다. 일부 다른 구현들에서, 공통 라인들 또는 세그먼트 라인들을 따라 인가되는 전압들은, 상이한 색들의 변조기들과 같이 상이한 변조기들의 작동 및 릴리스 전압들에서의 변화들을 고려하기 위해서 달라질 수 있다.
앞서 기술된 원리들에 따라 동작하는 간섭계 변조기들의 구조의 세부사항들은, 광범위하게 변할 수 있다. 예를 들어, 도 6a-6e는, 이동가능한 반사 층(14) 및 그의 지지 구조들을 포함하는 간섭계 변조기들의 다양한 구현들의 단면들의 예들을 도시한다. 도 6a는 도 1의 간섭계 변조기 디스플레이의 부분 단면의 예를 도시하고, 여기서 금속 재료의 스트립, 즉 이동가능한 반사 층(14)은, 기판(20)으로부터 수직으로 연장하는 지지부들(18) 상에 증착된다. 도 6b에서, 각각의 IMOD의 이동가능한 반사 층(14)은 일반적으로 정사각형 또는 직사각형 형상이고, 테더(tether)들(32) 상에서 코너들의 또는 코너들 근처의 지지부들에 부착된다. 도 6c에서, 이동가능한 반사 층(14)은 일반적으로 정사각형 또는 직사각형 형상이고, 플렉서블 금속을 포함할 수 있는 변형가능한 층(34)으로부터 현수(suspend)된다. 변형가능한 층(34)은 이동가능한 반사층(14)의 둘레 주위에서 기판(20)에 직접적으로 또는 간접적으로 접속할 수 있다. 이 접속들은 본 명세서에서 지지 포스트들로 지칭된다. 도 6c에 도시된 구현은 이동가능한 반사 층(14)의 광학 기능들을 그의 기계적 기능들 ― 이들은 변형가능한 층(34)에 의해 수행됨 ― 로부터 디커플링시키는 것으로부터 유도되는 추가적인 이점들을 가진다. 이 디커플링은, 반사 층(14)에 대하여 사용되는 구조적 설계 및 재료들, 및 변형가능한 층(34)에 대하여 사용되는 구조적 설계 및 재료들이 서로 독립적으로 최적화되게 한다.
도 6d는 IMOD의 다른 예를 도시하고, 여기서 이동가능한 반사 층(14)은 반사 서브-층(14a)을 포함한다. 이동가능한 반사 층(14)은 지지 포스트들(18)과 같은 지지 구조 상에 안착된다. 지지 포스트들(18)은, 예를 들어, 이동가능한 반사 층(14)이 완화된 위치에 있을 때, 이동가능한 반사 층(14)과 광학 스택(16) 사이에 갭(19)이 형성되도록, 더 낮은 정지 전극(즉, 도시된 IMOD에서 광학 스택(16)의 일부)으로부터 이동가능한 반사 층(14)의 분리를 제공한다. 이동가능한 반사 층(14)은 또한, 전극으로서 기능하도록 구성될 수 있는 전도성 층(14c) 및 지지 층(14b)을 포함할 수 있다. 이 예에서, 전도성 층(14c)은 기판(20)으로부터 멀리 떨어져서 지지 층(14b)의 한 면 상에 배치되고, 반사 서브-층(14a)은 기판(20)에 근접하여 지지 층(14b)의 다른 면 상에 배치된다. 일부 구현들에서, 반사 서브-층(14a)은 전도성일 수 있고, 지지 층(14b)과 광학 스택(16) 사이에 배치될 수 있다. 지지 층(14b)은 예를 들어, 실리콘 옥시나이트라이드(SiON) 또는 실리콘 디옥사이드(SiO2)와 같은 유전체 재료의 하나 또는 둘 이상의 층들을 포함할 수 있다. 일부 구현들에서, 지지 층(14b)은 예를 들어, SiO2/SiON/SiO2 3-층 스택과 같은 층들의 스택일 수 있다. 반사 서브-층(14a) 및 전도성 층(14c) 중 하나 또는 둘 모두는, 예를 들어, 약 0.5% 구리(Cu) 또는 다른 반사 금속 재료를 가지는 알루미늄(Al) 합금을 포함할 수 있다. 유전체 지지 층(14b)의 위 및 아래에서 전도성 층들(14a, 14c)을 이용하는 것은 응력들을 밸런싱할 수 있고, 향상된 전도성을 제공할 수 있다. 일부 구현들에서, 반사 서브-층(14a) 및 전도성 층(14c)은, 이동가능한 반사 층(14) 내에 특정한 응력 프로파일들을 달성하는 것과 같은 다양한 설계 목적들을 위해서 상이한 재료들로 형성될 수 있다.
도 6d에 도시된 바와 같이, 일부 구현들은 또한 흑색 마스크 구조(23)를 포함할 수 있다. 흑색 마스크 구조(23)는, 주변의 또는 미광(stray light)을 흡수하기 위해서, 광학적으로 비활성 영역들(예를 들어, 픽셀들 사이 또는 포스트들(18) 아래)에 형성될 수 있다. 흑색 마스크 구조(23)는 또한, 광이 디스플레이의 비활성 부분들로부터 반사되거나 그를 통해 투과되는 것을 방지함으로써 디스플레이 디바이스의 광학 특성들을 개선시킬 수 있으며, 그로 인해 콘트라스트 비(contrast ratio)를 증가시킨다. 추가적으로, 흑색 마스크 구조(23)는 전도성일 수 있고, 전기 버싱(bussing) 층으로서 기능하도록 구성될 수 있다. 일부 구현들에서, 행 전극들은, 접속된 행 전극의 저항을 감소시키기 위해서 흑색 마스크 구조(23)에 접속될 수 있다. 흑색 마스크 구조(23)는, 증착 및 패터닝 기법들을 포함하는 다양한 방법들을 사용하여 형성될 수 있다. 흑색 마스크 구조(23)는 하나 또는 둘 이상의 층들을 포함할 수 있다. 예를 들어, 일부 구현들에서, 흑색 마스크 구조(23)는, 광학 흡수체로서 기능하는 몰리브덴-크롬(MoCr) 층, SiO2 층 및 반사체 및 버싱 층으로서 기능하는 알루미늄 합금을 포함하고, 각각, 약 30 내지 80 Å, 500 내지 1000 Å 및 500 내지 6000 Å 범위의 두께를 가진다. 하나 또는 둘 이상의 층들은, 예를 들어, MoCr 및 SiO2 층들에 대한 탄소 테트라플루오로메탄(CF4) 및/또는 산소(O2) 및 알루미늄 합금 층에 대한 염소(Cl2) 및/또는 보론 트리클로라이드(BCl3)를 포함하는 건식 에칭 및 포토리소그래피를 포함하는 다양한 기법들을 사용하여 패터닝될 수 있다. 일부 구현들에서, 흑색 마스크(23)는 에탈론(etalon) 또는 간섭계 스택 구조일 수 있다. 이러한 간섭계 스택 흑색 마스크 구조들(23)에서, 전도성 흡수체들은, 각각의 행 또는 열의 광학 스택(16)의 더 낮은 정지 전극들 사이에서 신호들을 송신 또는 버싱하는데 사용될 수 있다. 일부 구현들에서, 스페이서 층(35)은 일반적으로, 흡수체 층(16a)을 흑색 마스크(23)의 전도성 층들로부터 전기 절연시키도록 기능할 수 있다.
도 6e는 IMOD의 다른 예를 도시하고, 여기서 이동가능한 반사 층(14)은 스스로 지지된다. 도 6d와는 대조적으로, 도 6e의 구현은 지지 포스트들(18)을 포함하지 않는다. 대신에, 이동가능한 반사 층(14)은 다수의 위치들에서 아래에 놓인 (underlying) 광학 스택(16)에 컨택하고, 이동가능한 반사 층(14)의 곡선은, 간섭계 변조기에 걸친 전압이 작동을 유발시키기에 불충분할 때 이동가능한 반사 층(14)이 도 6e의 미작동된 위치로 리턴하는 충분한 지지를 제공한다. 명확화를 위해서, 복수의 몇몇 상이한 층들을 포함할 수 있는 광학 스택(16)이 광학 흡수체(16a) 및 유전체(16b)를 포함하는 것으로 여기에 도시된다. 일부 구현들에서, 광학 흡수체(16a)는 고정된 전극 및 부분 반사 층 모두로서 기능할 수 있다.
도 6a-6e에 도시된 구현들과 같은 구현들에서, IMOD들은 다이렉트-뷰 디바이스들로서 기능하고, 여기서 이미지들은 투명 기판(20)의 전면, 즉, 변조기가 배열된 면에 대향하는 면으로부터 관측된다. 이 구현들에서, 디바이스의 후면 부분들(즉, 예를 들어, 도 6c에 도시된 변형가능한 층(34)을 포함하는, 이동가능한 반사 층(14) 뒤에 있는 디스플레이 디바이스의 임의의 부분)은, 디스플레이 디바이스의 이미지 품질에 영향을 미치거나 또는 부정적으로 영향을 미치지 않도록 구성 및 동작될 수 있는데, 이것은, 반사 층(14)이 디바이스의 이 부분들을 광학적으로 차단하기 때문이다. 예를 들어, 일부 구현들에서, 전압 어드레싱 및 이러한 어드레싱으로부터 유발되는 이동들과 같은 변조기의 전기기계적 특성들로부터 변조기의 광학적 특성들을 분리시키는 능력을 제공하는 버스 구조(미도시)가 이동가능한 반사 층(14) 뒤에 포함될 수 있다. 추가적으로, 도 6a-6e의 구현들은, 예를 들어, 패터닝과 같은 프로세싱을 단순화시킬 수 있다.
도 7은, 간섭계 변조기에 대한 제조 프로세스(80)를 도시하는 흐름도의 예를 도시하고, 도 8a-8e는 이러한 제조 프로세스(80)의 대응하는 스테이지들의 개략적 단면도들의 예들을 도시한다. 일부 구현들에서, 제조 프로세스(80)는, 도 7에 도시되지 않은 다른 블록들과 더불어, 예를 들어, 도 1 및 도 6에 도시된 일반적 타입의 간섭계 변조기들을 제조하도록 구현될 수 있다. 도 1, 도 6 및 도 7을 참조하면, 프로세스(80)는, 기판(20) 상의 광학 스택(16)을 형성하는 블록(82)에서 시작한다. 도 8a는 기판(20)상에 형성된 이러한 광학 스택(16)을 도시한다. 기판(20)은 유리 또는 플라스틱과 같은 투명 기판일 수 있고, 이것은 플렉서블일 수 있거나 비교적 딱딱하고 구부러지지 않을 수 있고, 광학 스택(16)의 효율적인 형성을 용이하게 하기 위해서, 예를 들어 세정과 같은 사전 준비 프로세스들을 겪었을 수 있다. 앞서 논의된 바와 같이, 광학 스택(16)은 전기 전도성이고, 부분 투명 및 부분 반사일 수 있고, 예를 들어, 투명 기판(20) 상에 원하는 특성들을 가지는 하나 또는 둘 이상의 층들을 증착함으로써 제조될 수 있다. 도 8a에서, 광학 스택(16)은 서브-층들(16a 및 16b)을 가지는 다층 구조를 포함할 수 있지만, 일부 다른 구현들에서는 더 많거나 또는 더 적은 서브-층들이 포함될 수 있다. 일부 구현들에서, 서브-층들(16a, 16b) 중 하나는, 결합된 도체/흡수체 서브-층(16a)과 같은 광학적으로 흡수적이고 전도적 특성들 모두를 가지고 구성될 수 있다. 추가적으로, 서브-층들(16a, 16b) 중 하나 또는 둘 이상은 병렬 스트립들로 패터닝될 수 있고, 디스플레이 디바이스에서 행 전극들을 형성할 수 있다. 이러한 패터닝은 마스킹 및 에칭 프로세스 또는 당해 기술에 공지된 다른 적합한 프로세스에 의해 수행될 수 있다. 일부 구현들에서, 서브-층들(16a, 16b) 중 하나는, 하나 또는 둘 이상의 금속 층들(예를 들어, 하나 또는 둘 이상의 반사 및/또는 전도성 층들) 상에 증착되는 서브-층(16b)과 같은 절연 또는 유전체 층일 수 있다. 또한, 광학 스택(16)은 디스플레이의 행들을 형성하는 개별적이고 병렬적인 스트립들로 패터닝될 수 있다.
프로세스(80)는, 광학 스택(16) 상에 희생 층(25)을 형성하는 블록(84)에서 계속된다. 희생 층(25)은 캐비티(19)를 형성하도록 추후에 (예를 들어, 블록(90)에서) 제거되고, 따라서, 희생 층(25)은 도 1에 도시된 결과적 간섭계 변조기들(12)에는 도시되지 않는다. 도 8b는 광학 스택(16) 상에 형성된 희생 층(25)을 포함하는 부분적으로 제조된 디바이스를 도시한다. 광학 스택(16) 상의 희생 층(25)의 형성은, 후속적 제거 이후 원하는 설계 크기를 가지는 갭 또는 캐비티(19)(또한 도 1 및 도 8e 참조)를 제공하도록 선택된 두께로, 몰리브덴(Mo) 또는 비정질 실리콘(Si)과 같은 제논 디플루오라이드(XeF2)-에칭가능한 재료의 증착을 포함할 수 있다. 희생 재료의 증착은, 물리 기상 증착(PVD, 예를 들어, 스퍼터링), 플라즈마-강화 화학 기상 증착(PECVD), 열 화학 기상 증착(열 CVD) 또는 스핀-코팅과 같은 증착 기법들을 사용하여 수행될 수 있다.
프로세스(80)는 도 1, 도 6 및 도 8c에 도시된 바와 같이, 예를 들어, 포스트(18)와 같은 지지 구조를 형성하는 블록(86)에서 계속된다. 포스트(18)의 형성은 지지 구조 애퍼처를 형성하기 위해서 희생 층(25)을 패터닝하는 것, 이후, PVD, PECVD, 열 CVD 또는 스핀-코팅과 같은 증착 방법을 사용하여, 포스트(18)를 형성하기 위해서 애퍼처에 재료(예를 들어, 폴리머 또는 무기 재료, 이를테면, 실리콘 옥사이드)를 증착하는 것을 포함할 수 있다. 일부 구현들에서, 희생 층에 형성된 지지 구조 애퍼처는 희생 층(25) 및 광학 스택(16) 모두를 통해 아래에 놓인 기판(20)으로 연장할 수 있어서, 포스트(18)의 하부 말단은 도 6a에 도시된 바와 같이 기판(20)에 컨택한다. 대안적으로, 도 8c에 도시된 바와 같이, 희생 층(25)에 형성된 애퍼처는 희생 층(25)을 통해 연장할 수 있지만, 광학 스택(16)을 통해서는 연장하지 않는다. 예를 들어, 도 8e는 광학 스택(16)의 상부 표면에 컨택하는 지지 포스트들(18)의 하부 말단들을 도시한다. 포스트(18) 또는 다른 지지 구조들은, 희생 층(25) 상에 지지 구조 재료의 층을 증착하고, 희생 층(25)의 애퍼처들로부터 멀리 떨어져 위치된 지지 구조 재료의 부분들을 제거하도록 패터닝함으로써 형성될 수 있다. 도 8c에 도시된 바와 같이, 지지 구조들은 애퍼처들 내에 위치될 수 있지만, 또한 적어도 부분적으로 희생 층(25)의 부분 상에 연장할 수 있다. 전술된 바와 같이, 희생 층(25) 및/또는 지지 포스트들(18)의 패터닝은 패터닝 및 에칭 프로세스에 의해 수행될 수 있지만, 또한 대안적인 에칭 방법들에 의해 수행될 수 있다.
프로세스(80)는, 도 1, 도 6 및 도 8d에 도시된 이동가능한 반사 층(14)과 같은 이동가능한 반사 층 또는 멤브레인을 형성하는 블록(88)에서 계속된다. 이동가능한 반사 층(14)은, 하나 또는 둘 이상의 패터닝, 마스킹 및/또는 에칭 프로세스들과 함께, 예를 들어, 반사 층(예를 들어, 알루미늄, 알루미늄 합금) 증착과 같은 하나 또는 둘 이상의 증착 프로세스들을 이용함으로써 형성될 수 있다. 이동가능한 반사 층(14)은 전기 전도성일 수 있고, 전기 전도성 층으로 지칭될 수 있다. 일부 구현들에서, 이동가능한 반사 층(14)은 도 8d에 도시된 바와 같이 복수의 서브-층들(14a, 14b, 14c)을 포함할 수 있다. 일부 구현들에서, 서브-층들(14a, 14c)과 같은 서브-층들 중 하나 또는 둘 이상은 그들의 광학 특성들을 위해서 선택되는 매우 반사적인 서브-층들을 포함할 수 있고, 다른 서브-층(14b)은 그의 기계적 특성들을 위해서 선택되는 기계적 서브-층을 포함할 수 있다. 희생 층(25)이 블록(88)에서 형성된 부분적으로 제조된 간섭계 변조기에 여전히 존재하기 때문에, 이동가능한 반사 층(14)은 전형적으로 이 스테이지에서 이동가능하지 않다. 희생 층(25)을 포함하는 부분적으로 제조된 IMOD는 또한 본 명세서에서 "릴리스되지 않은" IMOD로 지칭될 수 있다. 도 1과 관련하여 앞서 설명된 바와 같이, 이동가능한 반사 층(14)은, 디스플레이의 열들을 형성하는 개별적이고 병렬적인 스트립들로 패터닝될 수 있다.
프로세스(80)는, 도 1, 도 6 및 도 8e에 도시된 바와 같이, 예를 들어, 캐비티(19)와 같은 캐비티를 형성하는 블록(90)에서 계속된다. 캐비티(19)는, (블록(84)에서 증착된) 희생 재료(25)를 에천트에 노출시킴으로써 형성될 수 있다. 예를 들어, Mo 또는 비정질 Si와 같은 에칭가능한 희생 재료는 건식 화학 에칭에 의해, 예를 들어, 캐비티(19)를 둘러싸는 구조들에 대하여 전형적으로 선택적으로 제거되는, 원하는 양의 재료를 제거하는데 효과적인 시간 기간 동안 고체 XeF2로부터 유도된 증기들과 같은 가스상의 또는 증기상의 에천트에 희생 층(25)을 노출시킴으로써 제거될 수 있다. 예를 들어, 습식 에칭 및/또는 플라즈마 에칭과 같은 에칭가능한 희생 재료 및 에칭 방법들의 다른 조합들이 또한 사용될 수 있다. 희생 층(25)이 블록(90) 동안 제거되기 때문에, 이동가능한 반사 층(14)은 전형적으로 이 스테이지 이후 이동가능하다. 희생 재료(25)의 제거 이후, 결과적인 전체적으로 또는 부분적으로 제조된 IMOD는 본 명세서에서 "릴리스된" IMOD로 지칭될 수 있다.
전술된 바와 같이, 하드웨어 및 데이터 프로세싱 장치는 IMOD 디바이스들을 포함하는 전기기계적 시스템들과 연관될 수 있다. 이러한 하드웨어 및 데이터 프로세싱 장치는 박막 트랜지스터(TFT) 디바이스 또는 디바이스들을 포함할 수 있다.
도 9a 및 9b는 박막 트랜지스터 디바이스에 대한 제조 프로세싱을 도시하는 흐름도의 예를 도시한다. 또한, TFT 디바이스에 대한 제조 프로세스는 도 12에 도시된 흐름도의 예에서 설명되고, 여기서 도 9에 도시된 일부 프로세스 동작들이 요약 및/또는 생략된다. 도 10a - 10e는 박막 트랜지스터 디바이스를 제조하는 방법에서의 다양한 스테이지들의 개략적 단면도들의 예들을 도시한다.
프로세스(900)의 블록(902)에서, 산화물 반도체 층은 기판 상에 형성된다. 기판은 투명 재료들 및 불투명 재료들을 포함하는 임의의 수의 상이한 기판 재료들일 수 있다. 일부 구현들에서, 기판은 실리콘, SOI(silicon-on-insulator) 또는 유리(예를 들어, 디스플레이 유리 또는 붕규산 유리)이다. 일부 구현들에서, TFT 디바이스가 제조되는 기판은 수 미크론 내지 수백 미크론의 디멘션(dimension)들을 가진다.
기판은 소스 영역, 채널 영역 및 드레인 영역을 포함한다. 이들은 TFT 디바이스의 소스, 채널 및 드레인이 결국 형성될 것인 영역들이다. 채널 영역은 TFT의 게이트가 결국 형성될 것인 기판의 영역이고, 소스 영역 및 드레인 영역은 소스 및 드레인이 결국 형성될 것인 영역들이다. 채널 영역은 소스 영역과 드레인 영역 사이에 있으며, 일부 구현들에서는 이러한 영역들에 접속한다. 일부 구현들에서, 이 영역들은 적어도 부분적으로 TFT의 게이트 금속의 형성에 의해 정의된다는 점에 주목하여야 하고, 기판의 영역은 기판의 채널 영역으로서 정의되는 게이트 금속 아래에 놓이며, 이 게이트 금속과 정렬된다.
일부 구현들에서, TFT 디바이스가 제조되는 기판의 표면은 버퍼 층을 포함한다. 버퍼 층은 절연 표면으로서 기능할 수 있다. 일부 구현들에서, 버퍼 층은 실리콘 산화물(SiO2) 또는 알루미늄 산화물(Al2O3)과 같은 산화물이다. 일부 구현들에서, 버퍼 층은 약 100 내지 1000 나노미터(nm) 두께이다. 산화물 반도체 층은 적어도 기판의 소스 영역, 채널 영역 및 드레인 영역 위에 형성되고, TFT 디바이스의 채널 뿐만 아니라 n-도핑된 소스 및 드레인 영역들을 결국 형성할 것이며, 임의의 수의 상이한 산화물 반도체 재료들일 수 있다. 일부 구현들에서, 산화물 반도체는 인듐(In)-함유, 아연(Zn)-함유, 주석(Sn)-함유, 하프늄(Hf)-함유 및 갈륨(Ga)-함유 산화물 반도체들을 포함하는 비정질 산화물 반도체이다. 비정질 산화물 반도체들의 특정 예들은 InGaZnO, InZnO, InHfZnO, InSnZnO, SnZnO, InSnO, GaZnO 및 ZnO를 포함한다. 일부 구현들에서, 산화물 반도체 층은 물리 기상 증착(PVD) 프로세스를 이용하여 형성된다. PVD 프로세스들은 펄스 레이저 증착(PLD), 스퍼터 증착, 전자 빔 물리 기상 증착(e-빔 PVD) 및 증발 증착을 포함한다. 일부 구현들에서, 산화물 반도체 층은 약 10 내지 100 nm 두께이다.
블록(904)에서, 제 1 유전체 층은 산화물 반도체 층 상에 형성된다. 일부 구현들에서, 제 1 유전체 층은 채널 영역 위에 놓인 산화물 반도체 층의 일부분 상에만 형성된다. 제 1 유전체 층은 임의의 수의 상이한 유전체 재료들일 수 있다. 일부 구현들에서, 제 1 유전체 층은 실리콘 이산화물(SiO2), 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 티타늄 산화물(TiO2), 실리콘 산화질화물(SiON) 또는 실리콘 질화물(SiN)이다. 다른 구현들에서, 제 1 유전체 층은 스택 구조에서 배열된 상이한 유전체 재료들의 둘 또는 셋 이상의 층들을 포함한다. 제 1 유전체 층은 물리 기상 증착(PVD) 프로세스들, 플라즈마 강화 화학 기상 증착(PECVD) 프로세스들을 포함하는 화학 기상 증착(CVD) 프로세스들 및 원자 층 증착(ALD) 프로세스들을 포함하여, 당업자에 의해 알려져 있는 바와 같은 증착 프로세스들을 사용하여 형성될 수 있다. 일부 구현들에서, 제 1 유전체 층은 약 50 내지 500 nm 두께이다. 제 1 유전체 층은 TFT 디바이스에서의 게이트 절연체로서 기능할 수 있다.
블록(906)에서, 제 1 금속 층은 제 1 유전체 층 상에 형성된다. 제 1 금속 층은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 탄탈륨(Ta), 크로뮴(Cr), 네오디뮴(Nd), 텅스텐(W), 티타늄(Ti) 및 이 엘리먼트들 중 임의의 엘리먼트를 함유하는 합금을 포함하는 임의의 수의 상이한 금속들일 수 있다. 일부 구현들에서, 제 1 금속 층은 스택 구조에서 배열된 상이한 금속들의 둘 또는 셋 이상의 층들을 포함한다. 제 1 금속 층은 물리 기상 증착(PVD) 프로세스들, 화학 기상 증착(CVD) 프로세스들 및 원자 층 증착(ALD) 프로세스들을 포함하여, 당업자에 의해 알려져 있는 바와 같은 증착 프로세스들을 사용하여 형성될 수 있다. 전술된 바와 같이, PVD 프로세스들은 펄스 레이저 증착(PLD) 및 스퍼터 증착을 포함한다.
일부 구현들에서, 제 1 유전체 층 및/또는 제 1 금속 층은 소스 영역, 채널 영역 및 드레인 영역 위에 놓인 산화물 반도체 층의 일부분 상에 형성된다. 이 구현들에서, 제 1 유전체 층 및/또는 제 1 금속은 당업자에 의해 알려져 있는 바와 같은 포토레지스트들로 패터닝될 수 있다. 이후, 제 1 유전체 층 및/또는 제 1 금속 층은 당업자를 포함한 자에 의해 알려져 있는 바와 같은 에칭 프로세스들을 사용하여 에칭될 수 있다. 이 동작들은 소스 영역 및 드레인 영역 위에 놓인 제 1 금속 층 및 제 1 유전체 층의 일부분들을 제거할 수 있다.
도 10a는 방법(900)에서의 이 단계에서(예를 들어, 블록(906)까지)의 TFT 디바이스의 예를 도시한다. TFT 디바이스는 기판(1002), 산화물 반도체 층(1004), 제 1 유전체 층(1006) 및 제 1 금속 층(1008)을 포함한다. 기판은 소스 영역(1014), 채널 영역(1012) 및 드레인 영역(1016)을 포함한다. 채널 영역(1012)은 제 1 유전체 층(1006) 및 제 1 금속 층(1008)과 정렬된다. 아래에서 추가로 논의되는 바와 같이, 채널 영역은 바람직한 구현에 따라 TFT 디바이스의 채널과 정렬될 수 있거나 또는 정렬되지 않을 수 있다.
도 9a로 리턴하여, 블록(908)에서, 제 1 금속 층 및 제 1 유전체 층과 연관된 유전체 측벽들이 형성된다. 유전체 측벽들은 임의의 수의 상이한 유전체 재료들로 형성될 수 있다. 일부 구현들에서, 유전체 측벽들은 SiO2, Al2O3, HfO2, TiO2, SiON 및 SiN을 포함하여 제 1 유전체 층과 동일한 유전체 재료이다.
일부 구현들에서, 유전체 측벽들은 소스 영역 및 드레인 영역 위에 놓인 산화물 반도체 층 상에 그리고 제 1 금속 층 상에 유전체 측벽 재료를 증착함으로써 형성된다. 이후, 이방성 에칭 프로세스는 소스 영역 및 드레인 영역 위에 놓인 산화물 반도체의 일부분들 및 제 1 금속 층으로부터 유전체 측벽 재료를 제거하기 위해서 사용될 수 있다. 소스 영역 및 드레인 영역 위에 놓인 산화물 반도체 층의 일부분과 제 1 유전체 층 및 제 1 금속 층의 면들은 유전체 측벽 재료에 의해 커버되어 남겨질 수 있다.
일부 구현들에서, 이방성 에칭 프로세스는 라디오 주파수(RF) 바이어스가 기판 근처의 방향성 전기장들을 생성하기 위해서 기판에 적용되는 반응성 이온 에칭(RIE) 프로세스이다. 일부 구현들에서, 기판 근처의 방향성 전기장들은 이방성 에칭 프로파일들을 초래한다.
도 10b는 방법(900)에서의 이 단계에서(예를 들어, 블록(908)까지)의 TFT 디바이스의 예를 도시한다. TFT 디바이스는 유전체 측벽들(1022)을 포함한다. 도 10b에서 도시된 바와 같이, 유전체 측벽들(1022)은 제 1 유전체 층(1006) 및 제 1 금속 층(1008)의 어느 하나의 면 상에 있다. 또한, 유전체 측벽들(1022)은 소스 영역(1014) 및 드레인 영역(1016) 위에 놓인 산화물 반도체 층(1004)의 일부분을 커버한다.
유전체 측벽들(1022)은 TFT 디바이스의 저항에 영향을 미친다. 예를 들어, 아래에서 설명되는 도 10d에 도시된 바와 같이, 채널 영역(1012)의 어느 하나의 면 상의 산화물 반도체 층의 작은 영역들(1043 및 1045)은 제 1 유전체 층(1006) 및 제 1 금속 층(1008) 아래에 놓여 있지 않다. 또한, 산화물 반도체의 작은 영역들(1043 및 1045)은 고농도로 도핑된 n-타입 산화물 반도체로 변환되지 않는다. 이 영역들(1043 및 1045)은 TFT 디바이스의 저항을 증가시킬 수 있다.
방법(900)의 일부 구현들에서, 유전체 측벽들은 수율을 증가시키도록 기능한다. 전술된 바와 같이, 수율은 적절하게 기능을 하는 기판 상의 TFT 디바이스들의 수의 비율을 지칭한다. 일부 구현들에서, 유전체 측벽들은 제 2 금속 층의 등각 스텝 커버리지를 향상시킬 수 있다. 일부 구현들에서, 유전체 측벽들은 또한 제 1 금속 층과 소스 컨택 또는 드레인 컨택 사이의 쇼팅(shorting)을 감소시킬 수 있다. 방법(900)의 일부 다른 구현들에서, 유전체 측벽들이 형성되지 않는다. 어떠한 유전체 측벽들도 가지지 않는 TFT 디바이스는 일부 구현들에서, 그것의 더 낮은 저항에 기인하는 더 양호한 성능 특성들을 나타낸다.
블록(910)에서, 제 2 금속 층은 소스 영역 및 드레인 영역 위에 놓인 노출된 산화물 반도체 층 상에 형성된다. 일부 구현들에서, 당업자에 의해 알려져 있는 바와 같은 포토리소그래피 기법들은 제 2 금속이 유전체 측벽들 및 제 1 금속 층 상에 형성되는 것을 방지하기 위해서 사용될 수 있다. 일부 다른 구현들에서, 제 2 금속 층은 또한, 존재하면, 유전체 측벽들 및 제 1 금속 층 상에 형성된다.
일부 구현들에서, 제 2 금속 층의 금속은 티타늄(Ti), 망간(Mn) 또는 마그네슘(Mg)이다. 일부 구현들에서, 제 2 금속 층의 금속은 산화물 반도체 층의 산화물의 깁스 자유 에너지들보다 낮은 깁스 자유 에너지를 가지는 산화물을 형성하는 금속이다. 제 2 금속 층은 물리 기상 증착(PVD) 프로세스들, 화학 기상 증착(CVD) 프로세스들 및 원자 층 증착(ALD) 프로세스들을 포함하여, 당업자에 의해 알려져 있는 바와 같은 증착 프로세스들을 사용하여 형성될 수 있다. 제 2 금속 층이 PVD 프로세스를 사용하여 형성되는 일부 구현들에서, PVD 프로세스는 스퍼터 증착, e-빔 PVD 또는 증발 증착이다.
도 10c는 방법(900)에서의 이 단계에서(예를 들어, 블록(910)까지)의 TFT 디바이스의 예를 도시한다. TFT 디바이스는 제 2 금속 층들(1030 및 1032)을 포함한다. 도 10c에서 도시된 바와 같이, 제 2 금속 층들(1030 및 1032)은 소스 영역(1014) 및 드레인 영역(1016) 위에 놓인 산화물 반도체 층(1004) 상에 형성된다. 도시된 예에서, 제 2 금속 층들(1030 및 1032)은 유전체 측벽들(1022)의 존재에 기인하여 기판의 소스 영역(1014) 및 드레인 영역(1016)과 정확하게 정렬되지 않는다. 일부 구현들에서, 제 2 금속 층은 또한 유전체 측벽들(1022) 및 제 1 금속 층(1008) 상에 형성된다.
블록(912)에서, 산화물 반도체 층 및 제 2 금속 층은 고농도로 도핑된 n-타입 산화물 반도체 및 산화물을 형성하도록 처리된다. 처리는 소스 영역 및 드레인 영역 위에 놓인 산화물 반도체 층에 고농도로 도핑된 n-타입 산화물 반도체를 형성한다. 또한, 처리는 소스 영역 및 드레인 영역 위에 놓인 산화물 반도체 층 상의 제 2 금속 층에 산화물을 형성한다.
일부 구현들에서, 처리는 소스 영역 및 드레인 영역 위에 놓인 산화물 반도체 층의 산소가 제 2 금속 층 내로 확산하게 한다. 산화물 반도체 층 밖으로의 산소의 확산은 산화물 반도체 층의 이 영역들에서 산소 베이컨시들을 생성한다. 산소 베이컨시들은 전자 도우너들로서 동작할 수 있고, 소스 영역 및 드레인 영역 위에 놓인 산화물 반도체에 고농도로 도핑된 n-타입 산화물 반도체를 생성할 수 있다.
일부 구현들에서, 제 2 금속 층 내로의 산소의 확산은 소스 영역 및 드레인 영역 위에 놓인 제 2 금속 층에 산화물을 형성한다. 일부 구현들에서, 소스 영역 및 드레인 영역 위에 놓인 산화물 반도체 층 상의 제 2 금속 층의 실질적으로 모두가 산화된다. 일부 다른 구현들에서, 산화물 반도체 층에 컨택하는 제 2 금속 층의 일부분이 산화되고, 금속 산화물의 최상부 상의 일부 금속은 산화되지 않는다.
일부 구현들에서, 전술된 바와 같이, 제 2 금속 층의 금속은 산화물 반도체 층의 산화물들보다 낮은 깁스 자유 에너지를 가지는 산화물을 형성한다. 제 2 금속 층의 산화물의 더 낮은 깁스 자유 에너지는 산화물 반도체 층 밖으로의 산소의 확산에 대한 열역학적 구동력(thermodynamic driving force)을 제공할 수 있다.
일부 구현들에서, 금속 산화물 및 고농도로 도핑된 n-타입 산화물 반도체를 형성하기 위한 처리는 열 처리를 포함한다. 열 처리의 온도 및 듀레이션은 부분적으로 제조된 TFT 디바이스 내의 컴포넌트들을 손상하지 않도록 제어된다. 예를 들어, 일부 구현들에서, 열 처리는 약 30분 내지 10 시간의 듀레이션 동안 약 200 ℃ 내지 500 ℃의 온도에서 수행된다. 일부 구현들에서, 열 처리는 약 30분 내지 1 시간의 듀레이션 동안 약 200 ℃ 내지 250 ℃의 온도에서 수행된다. 일부 구현들에서, 열 처리는 질소 분위기, 형성 가스(forming gas)(즉, 수소 및 질소의 혼합물) 분위기에서 또는 진공에서 수행된다.
일부 다른 구현들에서, 열 처리는 제어된 주변 분위기에서의 급속 열 어닐링(RTA) 처리를 포함한다. 일부 구현들에서, 열 처리는 약 1 밀리초 내지 3 초 동안 약 250 내지 400 ℃에서의 레이저 어닐링 처리이다.
열 처리의 온도는 제 2 금속 층의 금속, 금속 산화물 및 산화물 반도체 층의 산화물들의 열역학에 의존한다. 열 처리의 듀레이션은 산화물 반도체 밖으로의 그리고 제 2 금속 층 내로의 산소 확산의 동력학에 의존한다. 일반적으로, 이 열역학 및 동력학 고려사항들에 기인하여, 더 짧은 듀레이션 열 처리가 더 높은 온도 열 처리에 사용될 수 있다.
일 실험에서, 70 nm 두께 InGaZnO 반도체 층이 실리콘 산화물 기판 상에 형성되었다. 50 nm 두께 Ti 층이 InGaZnO 반도체 층 상에 증착되었다. 이 구조는 약 2 시간 동안 약 300 ℃의 질소 분위기에서 어닐링되었다. Ti/InGaZnO 반도체 인터페이스에서, 송신 전자 현미경(TEM)으로 관측된 바와 같이, 약 10 nm 두께의 금속 산화물 층이 형성되었다. 10 nm 두께 금속 산화물 층의 각각의 티타늄 원자가 InGaZnO 반도체 층으로부터의 2개의 산소 원자들과 결합한다고 가정하면, InGaZnO 반도체 층에서의 전자 밀도는 cm3당 약 1021개의 전자들일 것이다. InGaZnO 반도체 층에서의 이 전자 밀도는 고농도로 도핑된 n-타입 산화물 반도체를 생성할 수 있다.
산소가 산화물 반도체 밖으로 확산할 때 형성되는 산소 원자 베이컨시들이 전자 도우너들로서 기능할 수 있음에 따라, 산화물 반도체 층 밖으로 확산하는 산소의 양의 제어는 산화물 반도체 층에서 도핑의 레벨을 제어하기 위해서 사용될 수 있다. 일부 구현들에서, 산화물 반도체 층 밖으로의 그리고 제 2 금속 층 내로의 산소 확산의 양을 제어하기 위해서 열 처리의 온도 및 듀레이션이 제어된다. 예를 들어, 더 많은 산소가 더 높은 온도 및/또는 더 긴 듀레이션 열 처리들로 산화물 반도체 층 밖으로 확산할 수 있다.
일부 다른 구현들에서, 산화물 반도체 층 밖으로 그리고 제 2 금속 층 내로의 산소 확산의 양을 제어하기 위해서 제 2 금속 층의 두께가 사용될 수 있다. 예를 들어, 일단 소스 영역 및 드레인 영역 위에 놓인 산화물 반도체 층 상의 제 2 금속 층 모두가 산화되면, 아주 적은 추가 산소가 산화물 반도체 층 밖으로 확산하거나 또는 실질적으로 더 이상 산소가 산화물 반도체 층 밖으로 확산하지 않을 것이다. 따라서, 산화물 반도체 층 밖으로 확산하는 산소의 양을 제어하기 위해서 제 2 금속 층의 두께가 사용될 수 있다.
블록(914)에서, 제 2 금속 층이 제거된다. 일부 구현들에서, 산화되지 않은 제 2 금속 층의 일부분들만이 제거된다. 예를 들어, 산화물 반도체 층에 컨택하는 제 2 금속 층의 일부분이 산화되고, 금속 산화물 최상부 상의 일부 금속이 산화되지 않을 때, 최상부 상의 이 나머지 금속이 제거될 수 있다. 다른 예로서, 제 1 금속 층 상에 그리고/또는 유전체 측벽들 상에 형성되는 제 2 금속 층의 임의의 부분은 처리 이후에 산화되지 않은 상태로 남을 수도 있고, 제거될 수도 있다. 당업자에 의해 알려져 있는 바와 같은 습식 및 건식 에칭 프로세스들은 제 2 금속을 제거하기 위해서 사용될 수 있다. 건식 에칭 프로세스들은 반응성 이온 에칭(RIE) 및 기상 에칭(vapor phase etching)을 포함한다. 일부 구현들에서, 소스 영역 및 드레인 영역 위에 놓인 제 2 금속 층은 완전히 산화되고, 제거할 제 2 금속 층은 존재하지 않는다.
도 10d는 방법(900)에서의 이 단계에서(예를 들어, 블록(914)까지)의 TFT 디바이스의 예를 도시한다. TFT 디바이스는 소스 영역(1014) 및 드레인 영역(1016) 위에 놓인 고농도로 도핑된 n-타입 산화물 반도체 층들(1046 및 1048)을 포함한다. 이 고농도로 도핑된 n-타입 산화물 반도체 층들(1046 및 1048)은 TFT 디바이스에서의 소스 및 드레인으로서 기능한다. 고농도로 도핑된 n-타입 산화물 반도체로 변환되지 않은 산화물 반도체 층(1004)은 TFT 디바이스에서의 채널로서 기능한다. 전술된 바와 같이, 채널 영역(1012)의 어느 하나의 면 상의 산화물 반도체 층(1004)의 작은 영역들(1043 및 1045)은 제 1 유전체 층(1006) 및 제 1 금속 층(1008) 아래에 있지 않다. 이 영역들(1043 및 1045)은 TFT 디바이스의 저항을 증가시킬 수 있다.
또한, TFT 디바이스는 소스 영역(1014) 위에 놓인 산화물 층(1042) 및 드레인 영역(1016) 위에 놓인 산화물 층(1044)을 포함한다. 산화물 층들(1042 및 1044)은 산화물 반도체 층(1004)으로부터의 산소와 반응하는 제 2 금속 층들(1030 및 1032)의 금속으로부터 형성되는 금속 산화물이다. 일부 구현들에서, 산화물 층들(1042 및 1044)은 패시베이션 절연체(passivation insulator)들로서 동작할 수 있다. 다른 구현들에서, 산화물 층들(1042 및 1044)이 제거된다.
블록(916)에서, 제 2 유전체 층은 제 1 금속 층 및 산화물 상에 형성된다. 제 2 유전체 층은 임의의 수의 상이한 유전체 재료들일 수 있다. 일부 구현들에서, 제 2 유전체 층은 SiO2, Al2O3, HfO2, 및 SiN을 포함하여 제 1 유전체 층과 동일한 유전체 재료이다. 제 2 금속 층은 물리 기상 증착(PVD) 프로세스들, 화학 기상 증착(CVD) 프로세스들 및 원자 층 증착(ALD) 프로세스들을 포함하여, 당업자에 의해 알려져 있는 바와 같은 증착 프로세스들을 사용하여 형성될 수 있다. 일부 구현들에서, 제 2 유전체 층은 약 100 내지 500 nm 두께이다. 일부 구현들에서, 제 2 유전체 층은 패시베이션 절연체로서 동작한다. 패시베이션 절연체는 외부 환경으로부터 TFT 디바이스를 보호하는 층으로서 기능할 수 있다. 또한, 패시베이션 절연체는 제 1 금속 층과 소스 컨택 또는 드레인 컨택 사이에 절연을 제공할 수 있다.
블록(918)에서, 고농도로 도핑된 n-타입 산화물 반도체를 노출시키기 위해서 산화물 층들 및 제 2 유전체 층의 일부분이 제거된다. 예를 들어, 소스 영역 위에 놓인 고농도로 도핑된 n-타입 산화물 반도체 및 드레인 영역 위에 놓인 고농도로 도핑된 n-타입 산화물 반도체가 노출될 수 있다. 소스 영역 및 드레인 영역 위에 놓인 고농도로 도핑된 n-타입 산화물 반도체를 노출하기 위해서 당업자에 의해 알려져 있는 바와 같은 습식 또는 건식 에칭 프로세스들과 함께 포토레지스트들이 사용될 수 있다.
블록(920)에서, 소스 영역 및 드레인 영역 위에 놓인 고농도로 도핑된 n-타입 산화물 반도체로의 컨택들이 형성된다. 컨택들은 Al, Cu, Mo, Ta, Cr, Nd, W, Ti 및 이 엘리먼트들 중 임의의 엘리먼트를 함유하는 합금을 포함하는 임의의 수의 상이한 금속들일 수 있다. 일부 구현들에서, 컨택들은 스택 구조에서 배열된 둘 또는 셋 이상의 상이한 금속들을 포함한다. 또한, 컨택들은 인듐 주석 산화물(ITO)과 같은 전도성 산화물일 수 있다. 컨택들은 물리 기상 증착(PVD) 프로세스들, 화학 기상 증착(CVD) 프로세스들 및 원자 층 증착(ALD) 프로세스들을 포함하여, 당업자에 의해 알려져 있는 바와 같은 증착 프로세스들을 사용하여 형성될 수 있다.
도 10e는 제조된 TFT 디바이스의 예를 도시한다. TFT 디바이스는 제 2 유전체 층(1052), 소스 컨택(1054) 및 드레인 컨택(1056)을 포함한다. 제 2 유전체 층(1052)은 패시베이션 절연체로서 동작한다.
방법(900)은 자가-정렬된 TFT 디바이스를 제조하기 위해서 사용될 수 있다. 자가-정렬된이라는 용어는 채널 영역을 마스킹하는 제 1 금속 층 및 제 1 유전체 층을 지칭한다. 이후, 소스 영역 및 드레인 영역은 제 2 금속 층이 형성되는 영역들에 의해 정의된다.
대안적으로, 일부 구현들에서, 소스 영역, 채널 영역 및 드레인 영역을 정의하기 위해서 마스크가 사용될 수 있다. 예를 들어, 블록들(904 및 906)에서 제 1 유전체 층 및 제 1 금속 층을 증착하는 것 대신에, 포토레지스트가 채널 영역 상에서 증착된다. 이후, 제 2 금속 층은 소스 영역 및 드레인 영역 위에 놓인 산화물 반도체 층 상에 증착되고, 고농도로 도핑된 n-타입 산화물 반도체를 형성하도록 처리된다. 소스 영역 및 드레인 영역에서 고농도로 도핑된 n-타입 산화물 반도체를 형성한 이후, 마스크가 제거될 수 있고, 제 1 유전체 층 및 제 1 금속 층이 채널 영역 상에 형성될 수 있다. 그러나, 제 1 유전체 층 및 제 1 금속 층이 형성되는 채널 영역을 정의하는 포토리소그래피 프로세스들에서의 오정렬이 존재할 수 있다. 방법(900)의 자가-정렬된 TFT 디바이스 제조 프로세스의 구현들에서, 이러한 오정렬은 문제가 되지 않는다.
도 11a-11c는 박막 트랜지스터 디바이스들의 다양한 구현들의 예들을 도시한다. 도 11a는 TFT 디바이스(1000)의 평면도의 예를 도시한다. 도 11b는 도 11a의 절단선 1-1을 통해 본 TFT 디바이스(1000)의 개략적 단면도를 도시하고; 도 11a 및 11b에 도시된 TFT 디바이스(1000)는 도 10e에 도시된 것과 동일한 TFT 디바이스이다.
전술된 바와 같이, 도 11b에 도시된 TFT 디바이스(1000)는 기판(1002), 산화물 반도체 층(1004), 유전체 측벽들(1022) 및 고농도로 도핑된 n-타입 산화물 반도체 층들(1046 및 1048)을 포함한다. 제 1 유전체 층(1006) 및 제 1 금속 층(1008)은 산화물 반도체 층(1004)의 최상부 상에 있다. 산화물 층(1042)은 고농도로 도핑된 n-타입 산화물 반도체 층(1046) 상에 있고; 소스 컨택(1054)은 고농도로 도핑된 n-타입 산화물 반도체 층(1046)에 컨택한다. 산화물 층(1044)은 고농도로 도핑된 n-타입 산화물 반도체 층(1048) 상에 있고; 드레인 컨택(1056)은 고농도로 도핑된 n-타입 산화물 반도체 층(1048)에 컨택한다. 고농도로 도핑된 n-타입 산화물 반도체 층들(1046 및 1048) 사이의 산화물 반도체 층(1004)은 TFT 디바이스(1000)의 채널을 형성한다. 고농도로 도핑된 n-타입 산화물 반도체 층(1046)은 TFT 디바이스(1000)의 소스를 형성하고, 고농도로 도핑된 n-타입 산화물 반도체 층(1048)은 TFT 디바이스(1000)의 드레인을 형성한다. 제 2 유전체 층(1052)은 패시베이션 절연체로서 동작한다.
도 11a에 도시된 TFT 디바이스(1000)의 평면도는 제 2 유전체 층(1052)을 도시하지 않는다. 소스 컨택(1054), 산화물 층(1042), 산화물 층(1044) 및 드레인 컨택(1056)이 도 11a에 도시된다. 유전체 측벽들(1022) 및 제 1 금속 층(1008)이 또한 도시된다. 일부 구현들에서, 제 1 금속 층의 디멘션(1102)은 약 50 nm 내지 수십 마이크로미터이다. 일부 구현들에서, TFT 디바이스(1000)의 디멘션(1104)은 약 50 nm 내지 수 밀리미터이다.
도 11c는 TFT 디바이스의 개략적 단면도의 다른 예를 도시한다. 도 11c에 도시된 TFT 디바이스(1100)는 부분적으로 제조되고, 유전체 측벽들을 포함하지 않는다. TFT 디바이스(1100)는 기판(1002), 산화물 반도체 층(1004) 및 고농도로 도핑된 n-타입 산화물 반도체 층들(1046 및 1048)을 포함한다. 제 1 유전체 층(1006) 및 제 1 금속 층(1008)은 산화물 반도체 층(1004)의 최상부 상에 있다. 산화물 층들(1042 및 1044)은 각각 고농도로 도핑된 n-타입 산화물 반도체 층들(1046 및 1048) 최상부 상에 있다. 소스 컨택(1054) 및 드레인 컨택(1056)은 각각 고농도로 도핑된 n-타입 산화물 반도체 층들(1046 및 1048)에 컨택하고 있다. 고농도로 도핑된 n-타입 산화물 반도체 층들(1046 및 1048) 사이의 산화물 반도체 층(1004)은 TFT 디바이스(1000)의 채널을 형성한다. 고농도로 도핑된 n-타입 산화물 반도체 층(1046)은 TFT 디바이스(1000)의 소스를 형성하고, 고농도로 도핑된 n-타입 산화물 반도체 층(1048)은 TFT 디바이스(1000)의 드레인을 형성한다.
도 12는 박막 트랜지스터 디바이스에 대한 제조 프로세스를 도시하는 흐름도의 예를 도시한다. 도 12에 도시된 방법(1200)은 도 9에 도시된 방법(900)과 유사하며, 도 9에 도시된 일부 프로세스 동작들이 요약 및/또는 생략된다.
블록(1202)에서, 기판이 제공된다. 기판은 소스 영역, 드레인 영역 및 채널 영역을 포함하는 표면을 가진다. 채널 영역은 소스 영역과 드레인 영역 사이에 있다. 위에서 설명된 바와 같이, 기판은 임의의 수의 상이한 기판 재료들일 수 있다.
기판은 표면 상의 산화물 반도체 층을 포함한다. 제 1 유전체 층은 채널 영역 위에 놓인 산화물 반도체 층 상에 있다. 제 1 금속 층은 제 1 유전체 층 상에 있다. 산화물 반도체 층의 산화물 반도체는 위에서 설명된 산화물 반도체들 중 임의의 산화물 반도체일 수 있다. 제 1 유전체 층의 유전체는 위에서 설명된 유전체들 중 임의의 유전체일 수 있다. 제 1 금속 층의 금속은 위에서 설명된 금속들 중 임의의 금속일 수 있다.
방법(1200)은 방법(900)에 관하여 위에서 설명된 프로세스 동작들을 계속 진행한다. 블록(910)에서, 제 2 금속 층은 소스 영역 및 드레인 영역 위에 놓인 산화물 반도체 층 상에 형성된다. 블록(912)에서, 산화물 반도체 층 및 제 2 금속 층이 처리된다.
TFT 디바이스의 제조를 완료하기 위해서, 방법(1200)은 방법(900)과 관련하여 위에서 설명된 프로세스 동작들을 계속 진행할 수 있다. 예를 들어, 제 2 금속 층은 블록(914)과 관련하여 설명된 바와 같이 제거될 수 있다. 제 2 유전체 층은 블록(916)과 관련하여 설명된 바와 같이 제 1 금속 층 및 산화물 상에 형성될 수 있다. 산화물 및 제 2 유전체 층의 일부분은 고농도로 도핑된 n-타입 산화물 반도체를 노출시키기 위해서 블록(918)과 관련하여 설명된 바와 같이 제거될 수 있다. 소스 영역 및 드레인 영역에서의 고농도로 도핑된 n-타입 산화물 반도체로의 컨택들은 블록(920)과 관련하여 설명된 바와 같이 형성될 수 있다.
도 13은 박막 트랜지스터 디바이스에 대한 제조 프로세스를 도시하는 흐름도의 예를 도시한다. 도 14a-14e는 박막 트랜지스터 디바이스를 제조하는 방법에서의 다양한 스테이지들의 개략적 단면도들의 예들을 도시한다.
도 13에 도시된 방법(1300)의 구현들은 방법(900)의 구현들과 유사하다. 그러나, 방법(1300)에서, 베이스 금속 층은 기판의 소스 영역 및 드레인 영역의 적어도 일부분 상에 형성된다. 이후, 산화물 반도체 층은 기판의 채널 영역 상에 그리고 소스 영역 및 드레인 영역 상의 베이스 금속 층 상에 형성된다. 산화물 반도체 층의 형성 이후, 방법(1300)의 구현들은 아래에서 설명된 바와 같이, 방법(900)에서와 유사한 방식으로 진행할 수 있다. 그러나, 방법(1300)에서와 같이, 산화물 반도체의 하면 상의 그리고 상면 상의 금속 층은 방법(900)에서와 같이, 산화물 반도체의 상면 상의 금속 층보다 더 큰 산소 저장소(reservoir)를 제공한다. 방법(1300)은 아래에서 추가로 설명된다.
방법(1300)의 블록(1302)에서, 기판이 제공된다. 기판은 투명 재료들 및 불투명 재료들을 포함하는 임의의 수의 상이한 기판 재료들일 수 있다. 일부 구현들에서, 기판은 실리콘 또는 유리(예를 들어, 디스플레이 유리 또는 붕규산 유리)이다. 일부 구현들에서, 기판은 소스 영역, 채널 영역 및 드레인 영역을 포함한다. 일부 구현들에서, TFT 디바이스가 제조되는 기판은 수 미크론 내지 수백 미크론의 디멘션들을 가진다.
일부 구현들에서, TFT 디바이스가 제조되는 기판의 표면은 버퍼 층을 포함한다. 버퍼 층은 절연 표면으로서 기능할 수 있다. 일부 구현들에서, 버퍼 층은 SiO2 또는 Al2O3와 같은 산화물이다. 일부 구현들에서, 버퍼 층은 약 100 내지 1000 nm 두께이다.
블록(1304)에서, 베이스 금속 층은 기판의 소스 영역 및 드레인 영역 상에 형성된다. 일부 구현들에서, 베이스 금속 층은 기판의 소스 영역의 일부분 및 드레인 영역의 일부분 상에 형성된다. 일부 다른 구현들에서, 베이스 금속 층은 기판의 전체 소스 영역 및 전체 드레인 영역 상에 형성된다.
일부 구현들에서, 베이스 금속 층의 금속은 TFT 디바이스의 산화물 반도체 층의 산화물들의 깁스 자유 에너지들보다 낮은 깁스 자유 에너지를 가지는 산화물을 형성하는 금속이다. 일부 구현들에서, 베이스 금속 층의 금속은 Ti, Mn 또는 Mg이다. 베이스 금속 층은 물리 기상 증착(PVD) 프로세스들, 화학 기상 증착(CVD) 프로세스들 및 원자 층 증착(ALD) 프로세스들을 포함하여, 당업자에 의해 알려져 있는 바와 같은 증착 프로세스들을 사용하여 형성될 수 있다. 일부 구현들에서, 베이스 금속은 약 10 내지 200 nm 두께이다.
일부 구현들에서, 베이스 금속 층은 기판의 소스 영역, 채널 영역 및 드레인 영역 상에 형성된다. 이후, 베이스 금속은 포토리소그래피 및 에칭 프로세스들을 사용하여 채널 영역으로부터 제거될 수 있다. 대안적으로, 일부 구현들에서, 마스크는 채널 영역을 마스킹하기 위해서 사용되고, 베이스 금속 층은 기판의 소스 영역 및 드레인 영역 상에 형성된다. 일부 다른 구현들에서, 마스크는 채널 영역 및 채널 영역과 바로 인접하는 소스 영역 및 드레인 영역의 일부분들을 마스킹하기 위해서 사용된다. 마스킹된 소스 영역 및/또는 드레인 영역의 일부분들의 범위는 제조되는 TFT 디바이스에 따라 달라질 수 있다. 예를 들어, TFT 디바이스가 유전체 측벽들을 포함할 것인 경우, 유전체 측벽들 아래에 놓인 소스 영역 및 드레인 영역의 부분들은 이 부분들 상의 베이스 금속 형성을 방지하도록 마스킹될 수 있다. 이후, 마스크는 제거될 수 있다.
도 14a는 방법(1300)에서의 이 단계에서(예를 들어, 블록(1304)까지)의 TFT 디바이스의 예를 도시한다. TFT 디바이스는 기판(1002)을 포함한다. 기판(1002)은 소스 영역(1014), 드레인 영역(1016) 및 채널 영역(1012)을 포함한다. 베이스 금속 층(1412)은 기판의 소스 영역의 일부분 상에 있고, 베이스 금속 층(1414)은 기판의 드레인 영역의 일부분 상에 있다.
블록(1306)에서, 산화물 반도체 층은 베이스 금속 층 상에 그리고 기판의 채널 영역 상에 형성된다. 일부 구현들에서, 블록(1306)은 방법(900)의 블록(902)과 유사하다. 전술된 바와 같이, 산화물 반도체 층은 임의의 수의 상이한 산화물 반도체 재료들일 수 있다. 일부 구현들에서, 산화물 반도체 층은 약 10 내지 100 nm 두께이다.
도 14b는 방법(1300)에서의 이 단계에서(예를 들어, 블록(1306)까지)의 TFT 디바이스의 예를 도시한다. TFT 디바이스는 기판의 채널 영역(1012) 상의 그리고 베이스 금속 층들(1412 및 1414) 상의 산화물 반도체 층(1418)을 포함한다.
방법(1300)은 방법(900)과 관련하여 위에서 설명된 프로세스 동작들을 계속 진행한다. 블록(904)에서, 제 1 유전체 층은 채널 영역 위에 놓인 산화물 반도체 층 상에 형성된다. 블록(906)에서, 제 1 금속 층은 제 1 유전체 층 상에 형성된다. 일부 구현들에서, 제 1 금속 층 및 제 1 유전체 층과 연관된 유전체 측벽들이 블록(908)과 관련하여 위에서 설명된 바와 같이 형성된다.
도 14c는 방법(1300)에서의 이 단계에서(예를 들어, 블록(906)까지)의 TFT 디바이스의 예를 도시한다. TFT 디바이스는 제 1 유전체 층(1006) 및 제 1 금속 층(1008)을 포함한다.
방법(1300)은 방법(900)과 관련하여 위에서 설명된 프로세스 동작들을 계속 진행한다. 블록(910)에서, 제 2 금속 층은 소스 영역 및 드레인 영역 위에 놓인 산화물 반도체 층 상에 형성된다. 일부 구현들에서, 제 2 금속 층의 금속은 베이스 금속 층의 금속과 동일하다. 일부 다른 구현들에서, 제 2 금속 층의 금속은 Ti, Mn 또는 Mg 중 하나이지만, 베이스 금속 층의 금속과 상이한 금속이다.
도 14d는 방법(1300)에서의 이 단계에서(예를 들어, 블록(910)까지)의 TFT 디바이스의 예를 도시한다. TFT 디바이스는 제 2 금속 층들(1030 및 1032)을 포함한다. 도 14d에 도시된 바와 같이, 제 2 금속 층들(1030 및 1032)은 각각 소스 영역(1014) 및 드레인 영역(1016) 위에 놓인 산화물 반도체 층 상에 형성된다. 일부 다른 구현들에서, 제 2 금속 층은 또한 제 1 유전체 층(1006)의 측면에 그리고 제 1 금속 층(1008) 상에 형성된다.
블록(1314)에서, 산화물 반도체 층, 베이스 금속 층 및 제 2 금속 층은 고농도로 도핑된 n-타입 산화물 반도체 및 산화물을 형성하도록 처리된다. 일부 구현들에서, 블록(1312)은 방법(900)의 블록(912)과 유사하다. 일부 구현들에서, 처리는 소스 영역 및 드레인 영역 위에 놓인 산화물 반도체 층에 고농도로 도핑된 n-타입 산화물 반도체를 형성한다. 또한, 처리는 소스 영역 및 드레인 영역 위에 놓인 산화물 반도체 층 상의 제 2 금속 층에 그리고 베이스 금속 층에 산화물을 형성한다.
위에서 설명된 바와 같이, 산화물 반도체 층 밖으로의 산소 확산의 양의 제어는 산화물 반도체 층에서의 도핑의 레벨을 제어하기 위해서 사용될 수 있다. 방법(1300)에서의 베이스 금속 층은 산화물 반도체 층으로부터 산소를 제거하는 추가 수단으로서 동작한다. 베이스 금속 층은 산소가 확산할 수 있는 제 2 금속 층에 대한 추가 금속으로서 기능하며; 즉, 베이스 금속 층은 추가 산소 저장소로서 기능할 수 있다. 예를 들어, 베이스 금속 층은 많은 양의 산소가 소스 영역 및 드레인 영역 위에 놓인 산화물 반도체 층으로부터 제거될 것일 때 사용될 수 있다. 다른 예로서, 제 2 금속 층에의 산화물의 형성은 형성된 산화물의 최상부 상의 나머지 제 2 금속 층으로의 산소 확산을 방해할 수 있다. 이것은 산화물 반도체 층 밖으로의 산소 확산의 동력학을 느리게 할 수 있다. 이 경우들에서, 베이스 금속 층은 고농도로 도핑된 n-타입 산화물 반도체의 형성을 도울 것이다.
전술된 바와 같이, 베이스 금속 층은 일부 구현들에서 소스 영역의 일부분 및 드레인 영역의 일부분 상에 형성될 수 있다. 베이스 금속 층이 형성되는 소스 영역의 영역 및 드레인 영역의 영역 및 베이스 금속 층의 두께는 산화물 반도체 층 밖으로의 산소 확산의 양을 제어하기 위해서 추가로 특정될 수 있다.
도 14e는 방법(1300)에서의 이 단계에서(예를 들어, 블록(1314)까지)의 TFT 디바이스의 예를 도시한다. TFT 디바이스는 소스 영역(1014) 및 드레인 영역(1016) 위에 놓인 고농도로 도핑된 n-타입 산화물 반도체 층들(1446 및 1448)을 포함한다. 이 고농도로 도핑된 n-타입 산화물 반도체 층들(1446 및 1448)은 TFT 디바이스의 소스 및 드레인으로서 기능한다. 고농도로 도핑된 n-타입 산화물 반도체로 변환되지 않는 산화물 반도체 층(1418)은 TFT 디바이스에서 채널로서 기능한다.
TFT 디바이스는 고농도로 도핑된 n-타입 산화물 반도체 층(1446) 위에 놓인 산화물 층(1042) 및 고농도로 도핑된 n-타입 산화물 반도체 층(1446) 아래 놓인 산화물 층(1442)을 포함한다. 또한, TFT 디바이스는 고농도로 도핑된 n-타입 산화물 반도체 층(1448) 위에 놓인 산화물 층(1044) 및 고농도로 도핑된 n-타입 산화물 반도체 층(1448) 아래에 놓인 산화물 층(1444)을 포함한다. 산화물 층들은 산화물 반도체 층으로부터의 산소와 반응하는 베이스 층 및 제 2 금속 층의 금속으로부터 형성된 금속 산화물이다. 일부 구현들에서, 산화물 층들(1042 및 1044)은 패시베이션 절연체들로서 동작할 수 있다.
전술된 바와 같이, 일부 구현들에서, 산화물 반도체 층(1418)에 컨택하는 금속의 모두가 산화되는 것은 아니다. 이 구현들에서, 제 2 금속 층의 금속은 산화물(1042 및 1044)의 최상부 상에 남을 것이다. 추가적으로, 일부 구현들에서, 베이스 금속 층의 모두가 산화되는 것은 아니다.
TFT 디바이스의 제조를 완료하기 위해서, 방법(1300)은 방법(900)과 관련하여 위에서 설명된 프로세스 동작들을 계속 진행할 수 있다. 예를 들어, 제 2 금속 층은 블록(914)과 관련하여 설명된 바와 같이 제거될 수 있다. 제 2 유전체 층은 블록(916)과 관련하여 설명된 바와 같이 제 1 금속 층 및 산화물 상에 형성될 수 있다. 산화물 및 제 2 유전체 층의 일부분은 고농도로 도핑된 n-타입 산화물 반도체를 노출시키기 위해서 블록(918)과 관련하여 설명된 바와 같이 제거될 수 있다. 소스 영역 및 드레인 영역에서의 고농도로 도핑된 n-타입 산화물 반도체로의 컨택들은 블록(920)과 관련하여 설명된 바와 같이 형성될 수 있다.
TFT 디바이스에 대한 제조 프로세스들을 예시하는 방법들(900, 1200 및 1300)의 많은 변형들이 존재할 수 있다. 예를 들어, 방법(900)은 블록(908)에서의 유전체 측벽들의 형성을 포함하지 않을 수 있다. 다른 예로서, 방법(900)의 일부 구현들에서, 제 2 금속 층의 모두가 산화되고, 제 2 금속 층이 유전체 측벽들 및 제 1 금속 층 상에 형성되지 않았을 경우, 제 2 금속 층은 블록(914)에서 제거되지 않을 수 있다. 다른 예로서, 방법(1300)의 일부 구현들에서, 블록(906)은 블록(1314) 이후에 수행될 수 있다. 이러한 구현들에서, 포토리소그래피 기법들은 제 1 유전체 층 상에 제 1 금속 층을 증착하기 위해서 사용될 수 있다. 또한, 방법들(900, 1200 및 1300)은 탑 게이트와 더불어 바텀 게이트를 포함하는 TFT 디바이스를 제조하기 위해서 사용될 수 있다.
도 15a 및 15b는 복수의 간섭계 변조기들을 포함하는 디스플레이 디바이스(40)를 도시하는 시스템 블록도들의 예들을 도시한다. 디스플레이 디바이스(40)는, 예를 들어, 셀룰러 또는 모바일 전화일 수 있다. 그러나, 디스플레이 디바이스(40)의 동일한 컴포넌트들 또는 이들의 약간의 변화들은 또한, 텔레비전들, e-리더들 및 휴대용 미디어 플레이어들과 같은 다양한 타입들의 디스플레이 디바이스들의 예이다.
디스플레이 디바이스(40)는 하우징(41), 디스플레이(30), 안테나(43), 스피커(45), 입력 디바이스(48) 및 마이크로폰(46)을 포함한다. 하우징(41)은 주입 몰딩 및 진공 형성을 포함하는 다양한 제조 프로세스들 중 임의의 프로세스로부터 형성될 수 있다. 또한, 하우징(41)은, 플라스틱, 금속, 유리, 고무 및 세라믹 또는 이들의 조합을 포함하는(그러나 이에 제한되는 것은 아님) 다양한 재료들 중 임의의 재료로부터 형성될 수 있다. 하우징(41)은, 상이한 색의 다른 제거가능한 부분들과 상호교환될 수 있는 또는 상이한 로고들, 사진들 또는 심볼들을 포함하는 제거가능한 부분들(미도시)을 포함할 수 있다.
디스플레이(30)는, 본 명세서에서 설명되는 바와 같이, 쌍안정 또는 아날로그 디스플레이를 포함하는 다양한 디스플레이들 중 임의의 디스플레이일 수 있다. 디스플레이(30)는 또한, 플라즈마, EL, OLED, STN LCD 또는 TFT LCD와 같은 평판 디스플레이, 또는 CRT 또는 다른 튜브 디바이스와 같은 비-평판 디스플레이를 포함하도록 구성될 수 있다. 또한, 디스플레이(30)는 본 명세서에서 설명되는 바와 같이 간섭계 변조기 디스플레이를 포함할 수 있다.
디스플레이 디바이스(40)의 컴포넌트들은 도 15b에 개략적으로 도시된다. 디스플레이 디바이스(40)는 하우징(41)을 포함하고, 그 안에 적어도 부분적으로 포함된 추가적인 컴포넌트들을 포함할 수 있다. 예를 들어, 디스플레이 디바이스(40)는, 트랜시버(47)에 커플링된 안테나(43)를 포함하는 네트워크 인터페이스(27)를 포함한다. 트랜시버(47)는, 컨디셔닝 하드웨어(52)에 접속되는 프로세서(21)에 접속된다. 컨디셔닝 하드웨어(52)는 신호를 컨디셔닝(예를 들어, 신호를 필터링)하도록 구성될 수 있다. 컨디셔닝 하드웨어(52)는 스피커(45) 및 마이크로폰(46)에 접속된다. 프로세서(21)는 또한 입력 디바이스(48) 및 구동 제어기(29)에 접속된다. 구동 제어기(29)는 프레임 버퍼(28) 및 어레이 구동기(22)에 커플링되고, 어레이 구동기(22)는 차례로 디스플레이 어레이(30)에 커플링된다. 전원(50)이, 특정한 디스플레이 디바이스(40) 설계에 의해 요구되는 바와 같이 모든 컴포넌트들에 전력을 제공할 수 있다.
네트워크 인터페이스(27)는 디스플레이 디바이스(40)가 네트워크를 통해 하나 또는 둘 이상의 디바이스들과 통신할 수 있도록 안테나(43) 및 트랜시버(47)를 포함한다. 네트워크 인터페이스(27)는 또한, 예를 들어, 프로세서(21)의 데이터 프로세싱 요건들을 경감시키기 위해서 일부 프로세싱 능력들을 가질 수 있다. 안테나(43)는 신호들을 송신 및 수신할 수 있다. 일부 구현들에서, 안테나(43)는, IEEE 16.11(a), (b) 또는 (g)를 포함하는 IEEE 16.11 표준, 또는 IEEE 802.11a, b, g 또는 n을 포함하는 IEEE 802.11 표준에 따라 RF 신호들을 송신 및 수신한다. 일부 다른 구현들에서, 안테나(43)는 블루투스 표준에 따라 RF 신호들을 송신 및 수신한다. 셀룰러 전화의 경우, 안테나(43)는, 코드 분할 다중 액세스(CDMA), 주파수 분할 다중 액세스(FDMA), 시분할 다중 액세스(TDMA), 모바일 통신용 글로벌 시스템(GSM), GSM/범용 패킷 라디오 서비스(GPRS), 강화된 데이터 GSM 환경(EDGE), 지상 트렁키드 라디오(TETRA), 광대역-CDMA(W-CDMA), 에볼루션 데이터 최적화(EV-DO), 1xEV-DO, EV-DO Rev A, EV-DO Rev B, 고속 패킷 액세스(HSPA), 고속 다운링크 패킷 액세스(HSDPA), 고속 업링크 패킷 액세스(HSUPA), 이볼브드 고속 패킷 액세스(HSPA+), 롱 텀 에볼루션(LTE), AMPS, 또는 3G 또는 4G 기술을 이용하는 시스템과 같은 무선 네트워크 내에서 통신하는데 사용되는 다른 공지된 신호들을 수신하도록 설계된다. 트랜시버(47)는, 안테나(43)로부터 수신된 신호들이 프로세서(21)에 의해 수신되고 프로세서(21)에 의해 추가로 조작될 수 있도록 그 신호들을 프리프로세싱할 수 있다. 트랜시버(47)는 또한, 프로세서(21)로부터 수신된 신호들이 안테나(43)를 통해 디스플레이 디바이스(40)로부터 송신될 수 있도록 그 신호들을 프로세싱할 수 있다.
일부 구현들에서, 트랜시버(47)는 수신기로 대체될 수 있다. 또한, 네트워크 인터페이스(27)는, 프로세서(21)로 전송될 이미지 데이터를 저장 또는 생성할 수 있는 이미지 소스로 대체될 수 있다. 프로세서(21)는 디스플레이 디바이스(40)의 전반적 동작을 제어할 수 있다. 프로세서(21)는 네트워크 인터페이스(27) 또는 이미지 소스로부터의 압축된 이미지 데이터와 같은 데이터를 수신하고, 이 데이터를 미처리 이미지 데이터, 또는 미처리 이미지 데이터로 용이하게 프로세싱되는 포맷으로 프로세싱한다. 프로세서(21)는 프로세싱된 데이터를 구동 제어기(29)에 또는 저장을 위해서 프레임 버퍼(28)에 전송할 수 있다. 미처리 데이터는 전형적으로, 이미지 내의 각각의 위치에서 이미지 특성들을 식별하는 정보를 지칭한다. 예를 들어, 이러한 이미지 특성들은 색, 포화도 및 그레이-스케일 레벨을 포함할 수 있다.
프로세서(21)는 디스플레이 디바이스(40)의 동작을 제어하기 위해서 마이크로제어기, CPU 또는 로직 유닛을 포함할 수 있다. 컨디셔닝 하드웨어(52)는 스피커(45)에 신호들을 송신하기 위한 그리고 마이크로폰(46)으로부터 신호들을 수신하기 위한 증폭기들 및 필터들을 포함할 수 있다. 컨디셔닝 하드웨어(52)는 디스플레이 디바이스(40) 내의 이산 컴포넌트들일 수 있거나 또는 프로세서(21) 또는 다른 컴포넌트들 내에서 통합될 수 있다.
구동 제어기(29)는 프로세서(21)에 의해 생성되는 미처리 이미지 데이터를 직접 프로세서(21)로부터 또는 프레임 버퍼(28)로부터 얻을 수 있고, 그 미처리 이미지 데이터를 어레이 구동기(22)로의 고속 송신을 위해서 적절히 리포맷할 수 있다. 일부 구현들에서, 구동 제어기(29)는, 미처리 이미지 데이터가 디스플레이 어레이(30)에 걸친 스캐닝에 적합한 시간 순서를 가지도록, 미처리 이미지 데이터를 래스터(raster)형 포맷을 가지는 데이터 플로우로 리포맷할 수 있다. 이후, 구동 제어기(29)는 포맷된 정보를 어레이 구동기(22)에 전송한다. LCD 제어기와 같은 구동 제어기(29)가 독립형 집적 회로(IC)로서 시스템 프로세서(21)와 종종 연관될지라도, 이러한 제어기들은 많은 방식들로 구현될 수 있다. 예를 들어, 제어기들은 하드웨어로서 프로세서(21)에 구현될 수 있거나, 소프트웨어로서 프로세서(21)에 구현될 수 있거나, 또는 어레이 구동기(22)를 가지는 하드웨어에 완전히 통합될 수 있다.
어레이 구동기(22)는 구동 제어기(29)로부터 포맷된 정보를 수신할 수 있고, 비디오 데이터를, 디스플레이의 픽셀들의 x-y 행렬로부터 입력되는 수백, 및 때때로 수천개의(또는 그 초과의) 리드들(leads)에 초당 수회 인가되는 파형들의 병렬적인 세트로 리포맷할 수 있다.
일부 구현들에서, 구동 제어기(29), 어레이 구동기(22) 및 디스플레이 어레이(30)는 본 명세서에서 설명되는 임의의 타입들의 디스플레이들에 대하여 적절하다. 예를 들어, 구동 제어기(29)는 종래의 디스플레이 제어기 또는 쌍안정 디스플레이 제어기(예를 들어, IMOD 제어기)일 수 있다. 추가적으로, 어레이 구동기(22)는 종래의 구동기 또는 쌍안정 디스플레이 구동기(예를 들어, IMOD 디스플레이 구동기)일 수 있다. 더욱이, 디스플레이 어레이(30)는 종래의 디스플레이 어레이 또는 쌍안정 디스플레이 어레이(예를 들어, IMOD들의 어레이를 포함하는 디스플레이)일 수 있다. 일부 구현들에서, 구동 제어기(29)는 어레이 구동기(22)와 통합될 수 있다. 이러한 구현은, 셀룰러 폰들, 시계들 및 다른 작은 영역 디스플레이들과 같은 고도로 집적된 시스템들에서 통상적이다.
일부 구현들에서, 입력 디바이스(48)는, 예를 들어, 사용자가 디스플레이 디바이스(40)의 동작을 제어하는 것을 허용하도록 구성될 수 있다. 입력 디바이스(48)는, QWERTY 키보드 또는 전화기 키패드와 같은 키패드, 버튼, 스위치, 로커, 터치-감응 스크린 또는 압력- 또는 열-감응 멤브레인을 포함할 수 있다. 마이크로폰(46)은 디스플레이 디바이스(40)에 대한 입력 디바이스로서 구성될 수 있다. 일부 구현들에서, 마이크로폰(46)을 통한 음성 커맨드들은 디스플레이 디바이스(40)의 동작들을 제어하기 위해서 사용될 수 있다.
전원(50)은, 당해 기술에 잘 알려져 있는 바와 같은 다양한 에너지 저장 디바이스들을 포함할 수 있다. 예를 들어, 전원(50)은 니켈-카드뮴 배터리 또는 리튬-이온 배터리와 같은 재충전가능한 배터리일 수 있다. 전원(50)은 또한, 재생가능한 에너지 소스, 캐패시터, 또는 플라스틱 태양 전지 또는 태양 전지 페인트를 포함하는 태양 전지일 수 있다. 전원(50)은 또한 월 아울렛(wall outlet)으로부터 전력을 수신하도록 구성될 수 있다.
일부 구현들에서, 제어 프로그래밍가능성은, 전자 디스플레이 시스템에서 여러 장소들에 위치될 수 있는 구동기 제어기(29)에 있다. 일부 다른 구현들에서, 제어 프로그래밍가능성은 어레이 구동기(22)에 있다. 앞서 설명된 최적화는 임의의 수의 하드웨어 및/또는 소프트웨어 컴포넌트들로 그리고 다양한 구성들로 구현될 수 있다.
본 명세서에서 개시되는 구현들과 관련하여 설명되는 다양한 예시적인 로직들, 논리 블록들, 모듈들, 회로들 및 알고리즘 단계들은 전자 하드웨어, 컴퓨터 소프트웨어 또는 이 둘 모두의 조합들로서 구현될 수 있다. 하드웨어와 소프트웨어의 상호교환가능성은 일반적으로 기능의 관점에서 설명되었고, 앞서 설명된 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들 및 단계들에서 예시되었다. 이러한 기능이 하드웨어로 구현되는지 또는 소프트웨어로 구현되는지는, 전체 시스템 상에 부과되는 설계 제약들 및 특정한 애플리케이션에 의존한다.
본 명세서에서 개시되는 양상들과 관련하여 설명되는 다양한 예시적인 로직들, 논리 블록들, 모듈들 및 회로들을 구현하는데 사용되는 하드웨어 및 데이터 프로세싱 장치는, 범용 단일- 또는 다중-칩 프로세서, 디지털 신호 프로세서(DSP), 주문형 집적회로(ASIC), 필드 프로그래머블 게이트 어레이(FPGA) 또는 다른 프로그래머블 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 본 명세서에서 설명된 기능들을 수행하도록 설계되는 이들의 임의의 조합으로 구현 또는 수행될 수 있다. 범용 프로세서는 마이크로프로세서 또는 임의의 종래의 프로세서, 제어기, 마이크로제어기 또는 상태 머신일 수 있다. 또한, 프로세서는 컴퓨팅 디바이스들의 조합, 예를 들어 DSP 및 마이크로프로세서의 조합, 복수의 마이크로프로세서들, DSP 코어와 결합된 하나 또는 둘 이상의 마이크로프로세서들, 또는 임의의 다른 이러한 구성으로서 구현될 수 있다. 일부 구현들에서, 특정한 단계들 및 방법들은, 주어진 기능에 특정된 회로에 의해 수행될 수 있다.
하나 또는 둘 이상의 양상들에서, 설명된 기능들은, 본 명세서에서 개시된 구조들 및 이들의 구조적 등가물들을 포함하는, 하드웨어, 디지털 전자 회로, 컴퓨터 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 본 명세서에서 설명되는 요지의 구현들은 또한 하나 또는 둘 이상의 컴퓨터 프로그램들, 즉, 데이터 프로세싱 장치에 의한 실행을 위해서 또는 데이터 프로세싱 장치의 동작을 제어하기 위해서 컴퓨터 저장 매체 상에 인코딩되는 컴퓨터 프로그램 명령들의 하나 또는 둘 이상의 모듈들로서 구현될 수 있다.
본 개시에서 설명되는 구현들에 대한 다양한 변형들은 당업자들에게 용이하게 명백할 수 있고, 본 명세서에서 정의되는 일반적 원리들은 본 개시의 사상 또는 범위를 벗어남이 없이 다른 구현들에 적용될 수 있다. 따라서, 청구항들은 본 명세서에서 도시된 구현들로 제한되도록 의도되는 것이 아니라, 본 개시와 일치하는 최광의 범위, 본 명세서에서 개시된 원리들 및 신규한 특징들에 부합될 것이다. "예시적인"이라는 용어는 본 명세서에서 오로지 "예, 예시 또는 예증으로서 기능하는"의 의미로만 사용된다. "예시적인" 것으로서 본 명세서에 설명된 임의의 구현은 반드시 다른 구현들보다 선호되거나 또는 유리한 것으로 해석되는 것은 아니다. 추가적으로, 당업자는, "상부" 및 "하부"라는 용어들이 때때로 도면들의 설명의 용이함을 위해서 사용되고, 적절히 배향된 페이지 상에서 도면의 배향에 대응하는 상대적인 위치들을 나타내며, 구현되는 IMOD의 적절한 배향을 반영하지 않을 수 있다는 것을 용이하게 인식할 것이다.
개별적인 구현들의 맥락에서 본 명세서에 설명되는 특정한 특징들은 또한 결합되어 단일 구현으로 구현될 수 있다. 반대로, 단일 구현의 맥락에서 설명되는 다양한 특징들은 또한 다수의 구현에서 개별적으로 또는 임의의 적합한 서브-조합으로 구현될 수 있다. 더욱이, 특징들이 특정한 조합들로 동작하는 것으로 앞서 설명되고 심지어 초기에 이와 같이 청구될지라도, 일부 경우들에서, 청구된 조합으로부터의 하나 또는 둘 이상의 특징들은 그 조합으로부터 분리될 수 있고, 청구된 조합은 서브-조합 또는 서브-조합의 변형으로 의도될 수 있다.
유사하게, 동작들은 도면들에서 특정한 순서로 도시되지만, 이것은, 바람직한 결과들을 달성하기 위해서, 이러한 동작들이 도시된 특정한 순서로 또는 순차적 순서로 수행되거나 또는 모든 예시된 동작들이 수행되는 것을 요구하는 것으로 이해되어서는 안 된다. 또한, 도면들은 하나 또는 둘 이상의 예시적인 프로세스들을 흐름도의 형태로 개략적으로 도시할 수 있다. 그러나, 도시되지 않은 다른 동작들이, 개략적으로 예시된 예시적인 프로세스들에 통합될 수 있다. 예를 들어, 하나 또는 둘 이상의 추가적인 동작들이, 예시된 동작들 중 임의의 동작 이전에, 이후에, 동시에, 또는 그들 사이에서 수행될 수 있다. 특정한 환경들에서, 멀티태스킹 및 병렬적인 프로세싱이 유리할 수 있다. 더욱이, 앞서 설명된 구현들에서 다양한 시스템 컴포넌트들의 분리는 모든 구현들에서 이러한 분리를 요구하는 것으로 이해되어서는 안 되며, 설명된 프로그램 컴포넌트들 및 시스템들이 일반적으로 단일 소프트웨어 물건에서 함께 통합되거나 또는 다수의 소프트웨어 물건들로 패키지될 수 있다는 것이 이해되어야 한다. 추가적으로, 다른 구현들은 다음의 청구항들의 범위 내에 있다. 일부 경우들에서, 청구항들에서 기술되는 동작들은 상이한 순서로 수행될 수 있고, 바람직한 결과들을 여전히 달성할 수 있다.
Claims (28)
- 박막 트랜지스터(TFT)를 포함하는 장치로서,
상기 TFT는,
표면을 포함하는 기판;
상기 기판 표면 상에 증착된 산화물 반도체(oxide semiconductor) 층 ― 상기 산화물 반도체 층의 채널 영역은 상기 산화물 반도체 층의 소스 영역 및 드레인 영역 사이에 있고, 상기 산화물 반도체 층의 상기 소스 영역 및 상기 드레인 영역은 고농도로 도핑된 n-타입 산화물 반도체임 ―;
상기 산화물 반도체 층의 상기 채널 영역 상의 게이트 유전체;
상기 게이트 유전체 상의 게이트 금속 ―상기 게이트 금속은 상기 산화물 반도체 층의 상기 채널 영역을 정의함 ―;
상기 산화물 반도체 층의 상기 드레인 영역 상의 드레인 금속 산화물, 및 상기 소스 영역 상의 소스 금속 산화물 ― 상기 소스 금속 산화물은 상기 소스 영역을 정의하고, 상기 드레인 금속 산화물은 상기 산화물 반도체 층의 상기 드레인 영역을 정의함 ―;
상기 소스 금속 산화물 및 상기 드레인 금속 산화물 상의 그리고 상기 게이트 금속 상의 패시베이션(passivation) 유전체;
상기 소스 금속 산화물을 통해 연장되고 그리고 상기 산화물 반도체 층의 상기 소스 영역에 접촉하는 제 1 금속 접촉부; 및
상기 드레인 금속 산화물을 통해 연장되고 그리고 상기 산화물 반도체 층의 상기 드레인 영역에 접촉하는 제 2 금속 접촉부를 포함하는,
장치. - 제 1 항에 있어서,
상기 기판 표면 상의 버퍼 층 유전체를 더 포함하고,
상기 산화물 반도체 층은 상기 버퍼 층 유전체 상에 있는,
장치. - 제 1 항에 있어서,
상기 기판은 유리를 포함하는,
장치. - 제 1 항에 있어서,
상기 산화물 반도체 층의 상기 소스 영역 및 상기 드레인 영역의 아래에 있는 기저 금속 산화물을 더 포함하는,
장치. - 제 1 항에 있어서,
디스플레이 엘리먼트들의 어레이를 포함하는 디스플레이 ―적어도 하나의 디스플레이 엘리먼트는 상기 TFT에 연결됨 ―;
상기 디스플레이와 통신하도록 구성된 프로세서 ― 상기 프로세서는 이미지 데이터를 프로세싱하도록 구성됨 ―; 및
상기 프로세서와 통신하도록 구성된 메모리 디바이스를 더 포함하는,
장치. - 제 5 항에 있어서,
적어도 하나의 신호를 상기 TFT로 전송하도록 구성된 구동 회로를 더 포함하는,
장치. - 제 6 항에 있어서,
상기 구동 회로로 상기 이미지 데이터의 적어도 일부분을 전송하도록 구성된 제어기를 더 포함하는,
장치. - 제 5 항에 있어서,
상기 프로세서로 상기 이미지 데이터를 전송하도록 구성된 이미지 소스 모듈을 더 포함하는,
장치. - 제 8 항에 있어서,
상기 이미지 소스 모듈은 수신기, 트랜시버(transceiver) 및 송신기 중 적어도 하나를 포함하는,
장치. - 제 5 항에 있어서,
입력 데이터를 수신하고 그리고 상기 입력 데이터를 상기 프로세서로 통신하도록 구성된 입력 디바이스를 더 포함하는,
장치. - 제 1 항에 있어서,
상기 게이트 유전체 및 상기 게이트 금속의 측면들 상의 그리고 상기 산화물 반도체 층의 일부분에 증착된 유전체 측벽들을 더 포함하는,
장치. - 박막 트랜지스터(TFT) 디바이스로서,
표면을 포함하는 기판;
상기 기판 표면에 증착된 산화물 반도체 층 ― 상기 산화물 반도체 층의 채널 영역은 상기 산화물 반도체 층의 소스 영역 및 드레인 영역 사이에 있고, 상기 산화물 반도체 층의 상기 소스 영역 및 상기 드레인 영역은 고농도로 도핑된 n-타입 산화물 반도체임 ―;
상기 산화물 반도체 층의 상기 채널 영역 상의 게이트 유전체;
상기 게이트 유전체 상의 게이트 금속 ― 상기 게이트 금속은 상기 산화물 반도체 층의 상기 채널 영역을 정의함 ―;
상기 산화물 반도체 층의 상기 소스 영역 상에서 상기 산화물 반도체 층으로부터 산소를 제거하기 위한 소스 제거 수단 ― 상기 소스 제거 수단은 상기 소스 영역을 정의함 ―;
상기 산화물 반도체 층의 상기 드레인 영역 상에서 상기 산화물 반도체 층으로부터 산소를 제거하기 위한 드레인 제거 수단 ― 상기 드레인 제거 수단은 상기 산화물 반도체 층의 상기 드레인 영역을 정의함 ―;
상기 게이트 금속 상의 그리고 상기 소스 제거 수단 및 상기 드레인 제거 수단 상의 패시베이션 유전체;
상기 소스 제거 수단을 통해 연장되고 그리고 상기 산화물 반도체 층의 상기 소스 영역과 접촉하는 제 1 금속 접촉부; 및
상기 드레인 제거 수단을 통해 연장되고 그리고 상기 산화물 반도체 층의 상기 드레인 영역과 접촉하는 제 2 급속 접촉부를 포함하는,
TFT 디바이스. - 제 12 항에 있어서,
상기 산화물 반도체 층의 상기 소스 영역 및 상기 드레인 영역의 아래에서 상기 산화물 반도체 층으로부터 산소를 제거하기 위한 기저 수단을 더 포함하는,
TFT 디바이스. - 제 12 항에 있어서,
상기 게이트 유전체 및 상기 게이트 금속의 측면들 상의 그리고 상기 산화물 반도체 층의 일부분에 증착된 유전체 측벽들을 더 포함하는,
TFT 디바이스. - 삭제
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