JP6339502B2 - アモルファス酸化物半導体薄膜トランジスタ作製方法 - Google Patents

Description

優先権主張
本出願は、その全体がすべての目的のために参照により本明細書に組み込まれる、２０１１年１１月１８日に出願された「ＡＭＯＲＰＨＯＵＳ ＯＸＩＤＥ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＴＨＩＮ ＦＩＬＭ ＴＲＡＮＳＩＳＴＯＲ ＦＡＢＲＩＣＡＴＩＯＮ ＭＥＴＨＯＤ」と題する米国特許出願第１３／２９９，７８０号（弁理士整理番号ＱＵＡＬＰ０７０／１０２６２６）の優先権を主張する。

本開示は、一般に薄膜トランジスタデバイスに関し、より詳細には、薄膜トランジスタデバイスのための作製方法に関する。

電気機械システム（ＥＭＳ）は、電気的および機械的要素と、アクチュエータと、トランスデューサと、センサーと、（ミラーおよび光学膜層などの）光学的構成要素と、電子回路とを有するデバイスを含む。電気機械システムは、限定はしないが、マイクロスケールおよびナノスケールを含む、様々なスケールで製造され得る。たとえば、マイクロ電気機械システム（ＭＥＭＳ：ｍｉｃｒｏｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ ｓｙｓｔｅｍ）デバイスは、約１ミクロンから数百ミクロン以上に及ぶサイズを有する構造を含むことができる。ナノ電気機械システム（ＮＥＭＳ：ｎａｎｏｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ ｓｙｓｔｅｍ）デバイスは、たとえば、数百ナノメートルよりも小さいサイズを含む、１ミクロンよりも小さいサイズを有する構造を含むことができる。電気および電気機械デバイスを形成するために、堆積、エッチング、リソグラフィを使用して、ならびに／あるいは、基板および／または堆積された材料層の部分をエッチング除去するかまたは層を追加する、他の微細加工プロセスを使用して、電気機械要素が作成され得る。

１つのタイプのＥＭＳは干渉変調器（ＩＭＯＤ：ｉｎｔｅｒｆｅｒｏｍｅｔｒｉｃ ｍｏｄｕｌａｔｏｒ）と呼ばれる。本明細書で使用する干渉変調器または干渉光変調器という用語は、光学干渉の原理を使用して光を選択的に吸収および／または反射するデバイスを指す。幾つかの実施態様では、ＩＭＯＤは伝導性プレートのペアを含み得、そのペアの一方または両方は、全体的にまたは部分的に、透明でおよび／または反射性であり、適切な電気信号の印加時の相対運動が可能であり得る。一実施態様では、一方のプレートは、基板上に堆積された固定層を含み得、他方のプレートは、エアギャップによって固定層から分離された反射膜を含み得る。別のプレートに対するあるプレートの位置は、ＩＭＯＤに入射する光の光学干渉を変化させることがある。ＩＭＯＤデバイスは、広範囲の適用例を有しており、特にディスプレイ能力がある製品の場合、既存の製品を改善し、新しい製品を作成する際に使用されることが予期される。

ハードウェアおよびデータ処理装置は、ＥＭＳデバイスに関連付けられ得る。そのようなハードウェアおよびデータ処理装置は、薄膜トランジスタ（ＴＦＴ）デバイスを含み得る。ＴＦＴデバイスは、半導体材料中にソース領域と、ドレイン領域と、チャネル領域とを含む、電界効果トランジスタである。

本開示のシステム、方法およびデバイスは、それぞれ幾つかの発明的態様を有し、それらのうちの単一の態様だけが、本明細書で開示する望ましい属性に関与するとは限らない。

本開示で説明する主題の１つの発明的態様は、ソースエリアと、ドレインエリアと、チャネルエリアとを有する基板において実施され得る。金属カチオンが、基板のソースエリアおよびドレインエリアの上にある酸化物半導体層中に注入される。金属カチオン注入は、基板のソースエリアおよびドレインエリアの上にある酸化物半導体層中に、ドープｎ型酸化物半導体を形成する。

幾つかの実施態様では、酸化物半導体層は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、ハフニウム（Ｈｆ）、およびスズ（Ｓｎ）のうちの１つまたは複数を含み得る。金属カチオンは、インジウムカチオン（Ｉｎ^＋）、ガリウムカチオン（Ｇａ^＋）、亜鉛カチオン（Ｚｎ^＋）、ハフニウムカチオン（Ｈｆ^＋）、およびスズカチオン（Ｓｎ^＋）など、酸化物半導体層の構成金属のカチオンを含み得る。

本開示で説明する主題の別の発明的態様は、ドープｎ型酸化物半導体を形成する方法において実施され得る。この方法は、基板を設けるステップを含み得、基板の表面は、ソースエリアと、ドレインエリアと、チャネルエリアとを含み得る。基板はまた、基板の表面上の酸化物半導体層と、基板のチャネルエリアの上にある酸化物半導体層上のマスクとを含み得る。この方法は、金属カチオンを、基板のソースエリアおよびドレインエリアの上にある酸化物半導体層中に注入して、ドープｎ型酸化物半導体層を形成するステップを含み得る。幾つかの実施態様では、酸化物半導体層は、Ｉｎ、Ｇａ、Ｚｎ、Ｈｆ、およびＳｎのうちの１つまたは複数を含み得る。金属カチオンは、Ｉｎ^＋、Ｇａ^＋、Ｚｎ^＋、Ｈｆ^＋、およびＳｎ^＋など、酸化物半導体層の構成金属のカチオンを含み得る。幾つかの実施態様では、金属カチオンは、約１０^１９原子／ｃｍ^３よりも高い、基板のソースエリアおよびドレインエリアの上にある酸化物半導体層中の濃度まで注入され得る。

この方法は、チャネルエリアの上にある酸化物半導体層上に第１の誘電体層を形成するステップと、第１の誘電体層上に第１の金属層を形成するステップとをさらに含み得る。幾つかの実施態様では、マスクは第１の金属層を含み得る。第１の金属層は、たとえば、薄膜トランジスタ（ＴＦＴ）のための金属ゲートであり得る。

この方法は、第１のイオンを、チャネルエリアの上にある酸化物半導体層の少なくとも１つの領域中に注入するステップをさらに含み得る。第１のイオンは、たとえば、約１０^１２原子／ｃｍ^２と１０^２０原子／ｃｍ^２との間のドーズを使用して注入され得る。

本開示で説明する主題の別の発明的態様は、ドープｎ型酸化物半導体層を含む装置において実施され得る。幾つかの実施態様では、この装置は、基板と、基板の表面上の酸化物半導体層とを含み得、酸化物半導体層は、チャネル領域と、ソース領域と、ドレイン領域とを含む。酸化物半導体層のソース領域およびドレイン領域は、金属カチオンが注入されたドープｎ型酸化物半導体層であり得る。幾つかの実施態様では、この装置は、酸化物半導体層のチャネル領域上の第１の誘電体層と、第１の誘電体層上の第１の金属層とをさらに含み得る。

幾つかの実施態様では、ドープｎ型酸化物半導体層は、約１０^１９原子／ｃｍ^３よりも高い濃度まで金属カチオンが注入され得る。酸化物半導体層は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、ハフニウム（Ｈｆ）、およびスズ（Ｓｎ）のうちの１つまたは複数を含み得る。金属カチオンは、インジウムカチオン（Ｉｎ^＋）、ガリウムカチオン（Ｇａ^＋）、亜鉛カチオン（Ｚｎ^＋）、ハフニウムカチオン（Ｈｆ^＋）、およびスズカチオン（Ｓｎ^＋）など、酸化物半導体層の構成金属のカチオンを含み得る。

本明細書において説明される主題の１つまたは複数の実施態様の詳細が、添付の図面および以下の説明において示されている。本開示において提供される例は、主に、電気機械システム（ＥＭＳ）およびマイクロ電気機械システム（ＭＥＭＳ）ベースのディスプレイに関して説明されるが、本明細書において提供される概念は、液晶ディスプレイ、有機発光ダイオード（「ＯＬＥＤ」）ディスプレイ、および電界放出ディスプレイなど、他のタイプのディスプレイにも適用することができる。

他の特徴、態様、および利点は、説明、図面、および特許請求の範囲から明らかになるであろう。以下の図の相対寸法は一定の縮尺で描かれていないことがあることに留意されたい。

干渉変調器（ＩＭＯＤ）ディスプレイデバイスの一連のピクセル中の２つの隣接ピクセルを示す等角図の一例を示す図である。 ３×３ ＩＭＯＤディスプレイを組み込んだ電子デバイスを示すシステムブロック図の一例を示す図である。 図１のＩＭＯＤについての可動反射層位置対印加電圧を示す図の一例を示す図である。 様々なコモン電圧およびセグメント電圧が印加されたときのＩＭＯＤの様々な状態を示す表の一例を示す図である。 図２の３×３ ＩＭＯＤディスプレイにおけるディスプレイデータのフレームを示す図の一例を示す図である。 図５Ａに示すディスプレイデータのフレームを書き込むために使用され得るコモン信号およびセグメント信号についてのタイミング図の一例を示す図である。 図１のＩＭＯＤディスプレイの部分断面図の一例を示す図である。 ＩＭＯＤの異なる実施態様の断面図の一例を示す図である。 ＩＭＯＤの異なる実施態様の断面図の一例を示す図である。 ＩＭＯＤの異なる実施態様の断面図の一例を示す図である。 ＩＭＯＤの異なる実施態様の断面図の一例を示す図である。 ＩＭＯＤのための製造プロセスを示す流れ図の一例を示す図である。 ＩＭＯＤを製作する方法における様々な段階の断面概略図の一例を示す図である。 ＩＭＯＤを製作する方法における様々な段階の断面概略図の一例を示す図である。 ＩＭＯＤを製作する方法における様々な段階の断面概略図の一例を示す図である。 ＩＭＯＤを製作する方法における様々な段階の断面概略図の一例を示す図である。 ＩＭＯＤを製作する方法における様々な段階の断面概略図の一例を示す図である。 薄膜トランジスタ（ＴＦＴ）デバイスのための製造プロセスを示す流れ図の一例を示す図である。 プロセス中の様々な段階における、図９に記載したＴＦＴデバイスの一例を示す図である。 プロセス中の様々な段階における、図９に記載したＴＦＴデバイスの一例を示す図である。 プロセス中の様々な段階における、図９に記載したＴＦＴデバイスの一例を示す図である。 プロセス中の様々な段階における、図９に記載したＴＦＴデバイスの一例を示す図である。 ＴＦＴデバイスのトップダウン図の一例を示す図である。 ＴＦＴデバイスのための製造プロセスを示す流れ図の一例を示す図である。 ＴＦＴデバイスのための製造プロセスを示す流れ図の一例を示す図である。 ＴＦＴデバイスの断面概略図の一例を示す図である。 ＴＦＴデバイスの断面概略図の一例を示す図である。 複数のＩＭＯＤを含むディスプレイデバイスを示すシステムブロック図の一例を示す図である。 複数のＩＭＯＤを含むディスプレイデバイスを示すシステムブロック図の一例を示す図である。

種々の図面において類似の参照番号および指示は類似の要素を示す。

以下の説明は、本開示の発明的態様について説明するために、幾つかの実施態様に向けられる。ただし、本明細書の教示が多数の異なる方法において適用できることは、当業者は容易に認識されよう。説明される実施態様は、動いていようと（たとえば、ビデオ）、静止していようと（たとえば、静止画像）、およびテキストであろうと、グラフィックであろうと、絵であろうと、画像を表示するように構成することができる任意のデバイスまたはシステムにおいて実施することができる。より詳細には、説明される実施態様は、限定はしないが、携帯電話、マルチメディアインターネット対応セルラー電話、モバイルテレビジョン受信機、ワイヤレスデバイス、スマートフォン、Ｂｌｕｅｔｏｏｔｈ（登録商標）デバイス、携帯情報端末（ＰＤＡ）、ワイヤレス電子メール受信機、ハンドヘルドまたはポータブルコンピュータ、ネットブック、ノートブック、スマートブック、タブレット、プリンタ、コピー機、スキャナ、ファクシミリデバイス、ＧＰＳ受信機／ナビゲータ、カメラ、ＭＰ３プレーヤ、カムコーダ、ゲーム機、腕時計、クロック、計算器、テレビジョンモニタ、フラットパネルディスプレイ、電子リーディングデバイス（すなわち、電子リーダー）、コンピュータモニタ、自動車ディスプレイ（オドメータおよびスピードメータディスプレイなどを含む）、コックピットコントロールおよび／またはディスプレイ、カメラビューディスプレイ（車両における後部ビューカメラのディスプレイなど）、電子写真、電子ビルボードまたは標示、プロジェクタ、アーキテクチャ構造物、電子レンジ、冷蔵庫、ステレオシステム、カセットレコーダーまたはプレーヤ、ＤＶＤプレーヤ、ＣＤプレーヤ、ＶＣＲ、ラジオ、ポータブルメモリチップ、洗濯機、乾燥機、洗濯機／乾燥機、パーキングメータ、（電気機械システム（ＥＭＳ）、マイクロ電気機械システム（ＭＥＭＳ）および非ＭＥＭＳ適用例などにおける）パッケージング、審美構造物（たとえば、１つの宝飾品上の画像のディスプレイ）、ならびに様々なＥＭＳデバイスなど、種々の電子デバイス中に含まれるかまたはそれらに関連付けられる場合があると考えられる。また、本明細書の教示は、限定はしないが、電子スイッチングデバイス、無線周波数フィルタ、センサー、加速度計、ジャイロスコープ、運動検知デバイス、磁力計、コンシューマーエレクトロニクスのための慣性構成要素、コンシューマーエレクトロニクス製品の部品、バラクタ、液晶デバイス、電気泳動デバイス、駆動方式、製造プロセスおよび電子テスト機器など、ディスプレイ以外の応用形態において使用することもできる。したがって、本教示は、単に図に示す実施態様に限定されるものではなく、代わりに、当業者には容易に明らかになるであろう広い適用性を有する。

本明細書で説明する幾つかの実施態様は、ドープまたは高濃度ドープｎ型酸化物半導体（すなわち、ｎ＋半導体）のソース領域およびドレイン領域をもつ薄膜トランジスタ（ＴＦＴ）デバイス、およびそれらの作製の方法に関する。高濃度ドープソース領域およびドレイン領域のためのドーパントドーズは、約１０^２０原子／ｃｍ^２よりも大きいなど、約１０^１８原子／ｃｍ^２よりも大きいか、または約１０^１９原子／ｃｍ^２よりも大きくなり得る。幾つかの実施態様では、そのようなドーパント濃度は、ソース領域およびドレイン領域中に良好なオーミックコンタクトを生じ得る。幾つかの実施態様では、金属カチオンが、アモルファス酸化物半導体層中に注入される。幾つかの実施態様では、酸化物半導体は、インジウム（Ｉｎ）含有、亜鉛（Ｚｎ）含有、スズ（Ｓｎ）含有、ハフニウム（Ｈｆ）含有、またはガリウム（Ｇａ）含有酸化物半導体を含む、アモルファス酸化物半導体である。金属カチオン注入は、ＴＦＴデバイスの高濃度ドープｎ型酸化物半導体のソース領域およびドレイン領域を形成することができる。幾つかの実施態様では、注入されたカチオンは、酸化物半導体層の１つまたは複数の構成金属のカチオンである。金属カチオンの例には、Ｉｎ、Ｚｎ、Ｓｎ、ＨｆおよびＧａのカチオンが含まれる。

幾つかの実施態様では、ＴＦＴデバイスが基板上に作製され得る。基板は、ソースエリアと、ドレインエリアと、チャネルエリアとを含む表面を有することができ、チャネルエリアは、ソースエリアとドレインエリアとの間にある。酸化物半導体層が、基板の表面上に形成され得る。マスクが、チャネルエリアの上にある酸化物半導体層の領域の上に形成され得る。幾つかの実施態様では、マスクは、ゲート絶縁体として働くように構成された誘電体層と、ＴＦＴデバイスのゲートとして働くように構成された第１の金属層とを含み得る。金属カチオンは、ソースエリアおよびドレインエリアの上にある酸化物半導体層の領域中を含む、酸化物半導体層のマスキングされていない領域中に注入され得る。ｎ型酸化物半導体は、ソースエリアおよびドレインエリアの上にある酸化物半導体層中に形成される。ｎ型酸化物半導体は、余分の金属カチオンイオンと反応、すなわち、結合する酸素の欠如のために、この層中に形成され得る。基板のソースエリアの上にあるｎ型酸化物半導体は、ＴＦＴデバイスのソースを形成することができる。基板のドレインエリアの上にあるｎ型酸化物半導体は、ＴＦＴデバイスのドレインを形成することができる。基板のチャネル領域の上にある酸化物半導体層は、ＴＦＴデバイスのチャネルを形成することができる。幾つかの実施態様では、チャネル領域は、ゲート金属マスクのために、金属カチオンの注入によって影響されない。次いで、さらなる動作が実行されて、ＴＦＴデバイスの作製が完了され得る。

本開示で説明する主題の特定の実施態様は、以下の潜在的な利点のうちの１つまたは複数を実現するために実施され得る。これらの方法の実施態様を使用して、高濃度ドープｎ型領域をもつ酸化物半導体を組み込んだトップゲートＴＦＴデバイスを形成することができる。ＴＦＴデバイスのソースエリアおよびドレインエリア中の高濃度ドープｎ型領域は、酸化物半導体の高濃度ドープｎ型領域とコンタクト材料との接点における電気障壁を下げることによって、コンタクト抵抗を低減するが、高い寄生コンタクト抵抗は、ＴＦＴデバイス動作を劣化させ得る。アルゴン（Ａｒ）プラズマ処理および水素含有プラズマ処理など、酸化物半導体の高濃度ドープｎ型領域を形成する他の方法は、良好なドーピング効率や長期の信頼性を有さないことがある。本明細書で開示する方法は、酸化物半導体の高濃度ドープｎ型領域を形成するための信頼できる強固なプロセスを提供する。これらの方法の実施態様はまた、しきい値電圧が制御され得るように、酸化物半導体層中のキャリア濃度を制御するためにも使用され得る。

さらに、これらの方法の実施態様を使用して、ＴＦＴのゲート領域がマスクとして使用される自己整合トップゲートＴＦＴデバイスを形成することができる。自己整合作製プロセスは、酸化物半導体のソース領域およびドレイン領域に対して適正な位置にゲートを確保するのを助ける。自己整合作製プロセスはまた、ＴＦＴデバイスのゲートと、ソース領域と、ドレイン領域とを整合させ、プロセスを簡素化し、歩留まりを大幅に改善する際に、リソグラフィーパターニングプロセスを使用しない。歩留まりは、適正に機能する、基板上のＴＦＴデバイスの数の割合を指す。自己整合ＴＦＴデバイスは、ゲートとソース領域および／またはドレイン領域との間に重複を有しないように、ならびに、ゲートとソース領域（Ｃ_ＧＳ）との間、および／またはゲートとドレイン領域（Ｃ_ＧＤ）との間に最小の寄生キャパシタンスを有するように実施され得る。寄生キャパシタンスを低減することで、回路の速度性能を改善し、電力消費を低減することができる。

説明する実施態様が適用され得る好適なＥＭＳまたはＭＥＭＳデバイスの一例は、反射型ディスプレイデバイスである。反射型ディスプレイデバイスは、光学干渉の原理を使用してそれに入射する光を選択的に吸収および／または反射するために干渉変調器（ＩＭＯＤ）を組み込むことができる。ＩＭＯＤは、吸収体、吸収体に対して可動である反射体、ならびに吸収体と反射体との間に画定された光共振キャビティを含むことができる。反射体は、２つ以上の異なる位置に移動され得、これは、光共振キャビティのサイズを変化させ、それにより干渉変調器の反射率に影響を及ぼすことがある。ＩＭＯＤの反射スペクトルは、かなり広いスペクトルバンドをもたらすことができ、そのスペクトルバンドは、異なる色を生成するために可視波長にわたってシフトされ得る。スペクトルバンドの位置は、光共振キャビティの厚さを変更することによって調整され得る。光共振キャビティを変更する１つの方法は、反射体の位置を変更することによるものである。

図１は、干渉変調器（ＩＭＯＤ）ディスプレイデバイスの一連のピクセル中の２つの隣接ピクセルを示す等角図の一例を示す。ＩＭＯＤディスプレイデバイスは、１つまたは複数の干渉ＭＥＭＳディスプレイ要素を含む。これらのデバイスでは、ＭＥＭＳディスプレイ要素のピクセルが、明状態または暗状態のいずれかにあることがある。明（「緩和」、「開」または「オン」）状態では、ディスプレイ要素は、たとえば、ユーザに、入射可視光の大部分を反射する。逆に、暗（「作動」、「閉」または「オフ」）状態では、ディスプレイ要素は入射可視光をほとんど反射しない。幾つかの実施態様では、オン状態の光反射特性とオフ状態の光反射特性は逆にされ得る。ＭＥＭＳピクセルは、黒および白に加えて、主に、カラーディスプレイを可能にする特定の波長において、反射するように構成され得る。

ＩＭＯＤディスプレイデバイスは、ＩＭＯＤの行／列アレイを含むことができる。各ＩＭＯＤは、（光ギャップまたはキャビティとも呼ばれる）エアギャップを形成するように互いから可変で制御可能な距離をおいて配置された反射層のペア、すなわち、可動反射層と固定部分反射層とを含むことができる。可動反射層は、少なくとも２つの位置の間で移動され得る。第１の位置、すなわち、緩和位置では、可動反射層は、固定部分反射層から比較的大きい距離をおいて配置され得る。第２の位置、すなわち、作動位置では、可動反射層は、部分反射層により近接して配置され得る。それら２つの層から反射する入射光は、可動反射層の位置に応じて、強め合うようにまたは弱め合うように干渉し、各ピクセルについて全反射状態または無反射状態のいずれかを引き起こすことがある。幾つかの実施態様では、ＩＭＯＤは、作動していないときに反射状態にあり、可視スペクトル内の光を反射し得、また、作動していないときに暗状態にあり、可視範囲内の光を吸収および／または弱め合うように干渉し得る。ただし、幾つかの他の実施態様では、ＩＭＯＤは、作動していないときに暗状態にあり、作動しているときに反射状態にあり得る。幾つかの実施態様では、印加電圧の導入が、状態を変更するようにピクセルを駆動することができる。幾つかの他の実施態様では、印加電荷が、状態を変更するようにピクセルを駆動することができる。

図１中のピクセルアレイの図示の部分は、２つの隣接する干渉変調器１２を含む。（図示のような）左側のＩＭＯＤ１２では、可動反射層１４が、部分反射層を含む光学スタック１６からの所定の距離における緩和位置に示されている。左側のＩＭＯＤ１２の両端間に印加された電圧Ｖ_０は、可動反射層１４の作動を引き起こすには不十分である。右側のＩＭＯＤ１２では、可動反射層１４は、光学スタック１６の近くの、またはそれに隣接する作動位置に示されている。右側のＩＭＯＤ１２の両端間に印加された電圧Ｖ_ｂｉａｓは、可動反射層１４を作動位置に維持するのに十分である。

図１では、ピクセル１２の反射特性が、概して、ピクセル１２に入射する光を示す矢印１３と、左側のピクセル１２から反射する光１５とを用いて示されている。詳細に示していないが、ピクセル１２に入射する光１３の大部分は透明基板２０を透過され、光学スタック１６に向かうことになることを、当業者なら理解されよう。光学スタック１６に入射する光の一部分は光学スタック１６の部分反射層を透過されることになり、一部分は反射され、透明基板２０を通って戻ることになる。光学スタック１６を透過された光１３の部分は、可動反射層１４において反射され、透明基板２０に向かって（およびそれを通って）戻ることになる。光学スタック１６の部分反射層から反射された光と可動反射層１４から反射された光との間の（強め合うまたは弱め合う）干渉が、ピクセル１２から反射される光１５の（１つまたは複数の）波長を決定することになる。

光学スタック１６は、単一の層または幾つかの層を含むことができる。その（１つまたは複数の）層は、電極層と、部分反射および部分透過層と、透明な誘電体層とのうちの１つまたは複数を含むことができる。幾つかの実施態様では、光学スタック１６は、電気伝導性であり、部分的に透明で、部分的に反射性であり、たとえば、透明基板２０上に上記の層のうちの１つまたは複数を堆積させることによって、作製され得る。電極層は、様々な金属、たとえば酸化インジウムスズ（ＩＴＯ）など、様々な材料から形成され得る。部分反射層は、クロム（Ｃｒ）などの様々な金属、半導体、および誘電体など、部分的に反射性である様々な材料から形成され得る。部分反射層は、材料の１つまたは複数の層から形成され得、それらの層の各々は、単一の材料または材料の組合せから形成され得る。幾つかの実施態様では、光学スタック１６は、光吸収体と導電体の両方として働く、金属または半導体の単一の半透明の膜（ｔｈｉｃｋｎｅｓｓ）を含むことができるが、（たとえば、光学スタック１６の、またはＩＭＯＤの他の構造の）異なる、より電気伝導性の高い層または部分が、ＩＭＯＤピクセル間で信号をバスで運ぶ（ｂｕｓ）ように働くことができる。光学スタック１６は、１つまたは複数の伝導性層または電気伝導性／光吸収層をカバーする、１つまたは複数の絶縁層または誘電体層をも含むことができる。

幾つかの実施態様では、光学スタック１６の（１つまたは複数の）層は、以下でさらに説明するように、平行ストリップにパターニングされ得、ディスプレイデバイスにおける行電極を形成し得る。当業者によって理解されるように、「パターニング」という用語は、本明細書では、マスキングプロセスならびにエッチングプロセスを指すために使用される。幾つかの実施態様では、アルミニウム（Ａｌ）などの高伝導性および反射性材料が可動反射層１４のために使用され得、これらのストリップはディスプレイデバイスにおける列電極を形成し得る。可動反射層１４は、（光学スタック１６の行電極に直交する）１つまたは複数の堆積された金属層の一連の平行ストリップとして形成されて、ポスト１８の上に堆積された列とポスト１８間に堆積された介在する犠牲材料とを形成し得る。犠牲材料がエッチング除去されると、画定されたギャップ１９または光キャビティが可動反射層１４と光学スタック１６との間に形成され得る。幾つかの実施態様では、ポスト１８間の間隔は約１〜１０００μｍであり得、ギャップ１９は１０，０００オングストローム（Å）未満であり得る。

幾つかの実施態様では、ＩＭＯＤの各ピクセルは、作動状態にあろうと緩和状態にあろうと、本質的に、固定反射層および可動反射層によって形成されるキャパシタである。電圧が印加されないとき、可動反射層１４は、図１中の左側のピクセル１２によって示されるように、機械的に緩和した状態にとどまり、可動反射層１４と光学スタック１６との間のギャップ１９がある。しかしながら、電位差、電圧が、選択された行および列のうちの少なくとも１つに印加されたとき、対応するピクセルにおける行電極と列電極との交差部に形成されたキャパシタは帯電し、静電力がそれらの電極を引き合わせる。印加された電圧がしきい値を超える場合、可動反射層１４は、変形し、光学スタック１６の近くにまたはそれに対して移動することができる。光学スタック１６内の誘電体層（図示せず）が、図１中の右側の作動ピクセル１２によって示されるように、短絡を防ぎ、層１４と層１６との間の分離距離を制御し得る。その挙動は、印加電位差の極性にかかわらず同じである。幾つかの事例ではアレイ中の一連のピクセルが「行」または「列」と呼ばれることがあるが、ある方向を「行」と呼び、別の方向を「列」と呼ぶことは恣意的であることを、当業者は容易に理解されよう。言い換えれば、幾つかの配向では、行は列と見なされ得、列は行であると見なされ得る。さらに、ディスプレイ要素は、直交する行および列に一様に配置されるか（「アレイ」）、または、たとえば、互いに対して一定の位置オフセットを有する、非線形構成で配置され得る（「モザイク」）。「アレイ」および「モザイク」という用語は、いずれかの構成を指し得る。したがって、ディスプレイは、「アレイ」または「モザイク」を含むものとして言及されるが、その要素自体は、いかなる事例においても、互いに直交して配置される必要がなく、または一様な分布で配設される必要がなく、非対称形状および不均等に分布された要素を有する配置を含み得る。

図２は、３×３ ＩＭＯＤディスプレイを組み込んだ電子デバイスを示すシステムブロック図の一例を示す。電子デバイスは、１つまたは複数のソフトウェアモジュールを実行するように構成され得るプロセッサ２１を含む。オペレーティングシステムを実行することに加えて、プロセッサ２１は、ウェブブラウザ、電話アプリケーション、電子メールプログラム、または他の任意のソフトウェアアプリケーションを含む、１つまたは複数のソフトウェアアプリケーションを実行するように構成され得る。

プロセッサ２１は、アレイドライバ２２と通信するように構成され得る。アレイドライバ２２は、たとえば、ディスプレイアレイまたはパネル３０に、信号を与える行ドライバ回路２４と列ドライバ回路２６とを含むことができる。図２には、図１に示したＩＭＯＤディスプレイデバイスの断面が線１−１によって示されている。図２は明快のためにＩＭＯＤの３×３アレイを示しているが、ディスプレイアレイ３０は、極めて多数のＩＭＯＤを含んでいることがあり、列におけるＩＭＯＤの数とは異なる数のＩＭＯＤを行において有し得、その逆も同様である。

図３は、図１のＩＭＯＤについての可動反射層位置対印加電圧を示す図の一例を示す。ＭＥＭＳ干渉変調器の場合、行／列（すなわち、コモン／セグメント）書込みプロシージャが、図３に示すこれらのデバイスのヒステリシス特性を利用し得る。一例示的実施態様では、干渉変調器は、可動反射層またはミラーに緩和状態から作動状態に変更させるために、約１０ボルトの電位差を使用し得る。電圧がその値から低減されると、電圧が低下して、この例では、１０ボルトより下に戻ったとき、可動反射層はそれの状態を維持するが、電圧が２ボルトより下に低下するまで、可動反射層は完全には緩和しない。したがって、この例では、図３に示すように、印加電圧のウィンドウがある電圧の範囲、約３〜７ボルトが存在し、そのウィンドウ内でデバイスは緩和状態または作動状態のいずれかで安定している。これは、本明細書では「ヒステリシスウィンドウ」または「安定性ウィンドウ」と呼ばれる。図３のヒステリシス特性を有するディスプレイアレイ３０の場合、行／列書込みプロシージャは、一度に１つまたは複数の行をアドレス指定するように設計され得、その結果、所与の行のアドレス指定中に、作動されるべきアドレス指定された行におけるピクセルは、この例では、約１０ボルトの電圧差にさらされ、緩和されるべきピクセルは、ほぼ０ボルトの電圧差にさらされる。アドレス指定後に、それらのピクセルは、それらが前のストローブ状態にとどまるような、この例では約５ボルトの定常状態またはバイアス電圧差にさらされ得る。この例では、アドレス指定された後に、各ピクセルは、約３〜７ボルトの「安定性ウィンドウ」内の電位差を経験する。このヒステリシス特性の特徴は、図１に示したように、ピクセル設計が、同じ印加電圧条件下で作動または緩和のいずれかの既存の状態で安定したままであることを可能にする。各ＩＭＯＤピクセルは、作動状態にあろうと緩和状態にあろうと、本質的に、固定反射層および可動反射層によって形成されるキャパシタであるので、この安定状態は、電力を実質的に消費するかまたは失うことなしに、ヒステリシスウィンドウ内の定常電圧において保持され得る。その上、印加電圧電位が実質的に固定のままである場合、電流は本質的にほとんどまたはまったくＩＭＯＤピクセルに流れ込まない。

幾つかの実施態様では、所与の行におけるピクセルの状態の所望の変化（もしあれば）に従って、列電極のセットに沿って「セグメント」電圧の形態のデータ信号を印加することによって、画像のフレームが作成され得る。次に、フレームが一度に１行書き込まれるように、アレイの各行がアドレス指定され得る。第１の行におけるピクセルに所望のデータを書き込むために、第１の行におけるピクセルの所望の状態に対応するセグメント電圧が列電極上に印加され得、特定の「コモン」電圧または信号の形態の第１の行パルスが第１の行電極に印加され得る。次いで、セグメント電圧のセットは、第２の行におけるピクセルの状態の所望の変化（もしあれば）に対応するように変更され得、第２のコモン電圧が第２の行電極に印加され得る。幾つかの実施態様では、第１の行におけるピクセルは、列電極に沿って印加されたセグメント電圧の変化による影響を受けず、第１のコモン電圧行パルス中にそれらのピクセルが設定された状態にとどまる。このプロセスは、画像フレームを生成するために、一連の行全体、または代替的に、一連の列全体について、連続方式で繰り返され得る。フレームは、何らかの所望の数のフレーム毎秒でこのプロセスを断続的に反復することによって、新しい画像データでリフレッシュおよび／または更新され得る。

各ピクセルの両端間に印加されるセグメント信号とコモン信号の組合せ（すなわち、各ピクセルの両端間の電位差）は、各ピクセルの得られる状態を決定する。図４は、様々なコモン電圧およびセグメント電圧が印加されたときのＩＭＯＤの様々な状態を示す表の一例を示している。当業者によって理解されるように、「セグメント」電圧は、列電極または行電極のいずれかに印加され得、「コモン」電圧は、列電極または行電極のうちの他方に印加され得る。

図４に（ならびに図５Ｂに示すタイミング図に）示すように、開放電圧（ｒｅｌｅａｓｅ ｖｏｌｔａｇｅ）ＶＣ_ＲＥＬがコモンラインに沿って印加されたとき、コモンラインに沿ったすべての干渉変調器要素は、セグメントラインに沿って印加された電圧、すなわち、高いセグメント電圧ＶＳ_Ｈおよび低いセグメント電圧ＶＳ_Ｌにかかわらず、代替的に開放または非作動状態と呼ばれる、緩和状態に入れられることになる。特に、開放電圧ＶＣ_ＲＥＬがコモンラインに沿って印加されると、そのピクセルのための対応するセグメントラインに沿って高いセグメント電圧ＶＳ_Ｈが印加されたときも、低いセグメント電圧ＶＳ_Ｌが印加されたときも、変調器ピクセルの両端間の潜在的な電圧（代替的にピクセル電圧と呼ばれる）は緩和ウィンドウ（図３参照。開放ウィンドウとも呼ばれる）内にある。

高い保持電圧ＶＣ_{ＨＯＬＤ＿Ｈ}または低い保持電圧ＶＣ_{ＨＯＬＤ＿Ｌ}などの保持電圧がコモンライン上に印加されたとき、干渉変調器の状態は一定のままであることになる。たとえば、緩和ＩＭＯＤは緩和位置にとどまることになり、作動ＩＭＯＤは作動位置にとどまることになる。保持電圧は、対応するセグメントラインに沿って高いセグメント電圧ＶＳ_Ｈが印加されたときも、低いセグメント電圧ＶＳ_Ｌが印加されたときも、ピクセル電圧が安定性ウィンドウ内にとどまることになるように、選択され得る。したがって、セグメント電圧スイング（ｖｏｌｔａｇｅ ｓｗｉｎｇ）、すなわち、高いＶＳ_Ｈと低いセグメント電圧ＶＳ_Ｌとの間の差は、正または負のいずれかの安定性ウィンドウの幅よりも小さい。

高いアドレス指定電圧ＶＣ_{ＡＤＤ＿Ｈ}または低いアドレス指定電圧ＶＣ_{ＡＤＤ＿Ｌ}などのアドレス指定または作動電圧がコモンライン上に印加されたとき、それぞれのセグメントラインに沿ったセグメント電圧の印加によって、データがそのコモンラインに沿った変調器に選択的に書き込まれ得る。セグメント電圧は、作動が印加されたセグメント電圧に依存するように選択され得る。アドレス指定電圧がコモンラインに沿って印加されたとき、一方のセグメント電圧の印加は、安定性ウィンドウ内のピクセル電圧をもたらし、ピクセルが非作動のままであることを引き起こすことになる。対照的に、他方のセグメント電圧の印加は、安定性ウィンドウを越えるピクセル電圧をもたらし、ピクセルの作動をもたらすことになる。作動を引き起こす特定のセグメント電圧は、どのアドレス指定電圧が使用されるかに応じて変動することができる。幾つかの実施態様では、高いアドレス指定電圧ＶＣ_{ＡＤＤ＿Ｈ}がコモンラインに沿って印加されたとき、高いセグメント電圧ＶＳ_Ｈの印加は、変調器がそれの現在位置にとどまることを引き起こすことがあり、低いセグメント電圧ＶＳ_Ｌの印加は、変調器の作動を引き起こすことがある。当然の結果として、低いアドレス指定電圧ＶＣ_{ＡＤＤ＿Ｌ}が印加されたとき、セグメント電圧の影響は反対であり、高いセグメント電圧ＶＳ_Ｈは変調器の作動を引き起こし、低いセグメント電圧ＶＳ_Ｌは変調器の状態に影響しない（すなわち、安定したままである）ことがある。

幾つかの実施態様では、変調器の両端間で同じ極性電位差を引き起こす保持電圧、アドレス電圧、およびセグメント電圧が使用され得る。幾つかの他の実施態様では、変調器の電位差の極性を交番する信号がときおり使用され得る。変調器の両端間の極性の交番（すなわち、書込みプロシージャの極性の交番）は、単一の極性の反復書込み動作後に起こることがある電荷蓄積を低減または抑止し得る。

図５Ａは、図２の３×３ ＩＭＯＤディスプレイにおけるディスプレイデータのフレームを示す図の一例を示す。図５Ｂは、図５Ａに示すディスプレイデータのフレームを書き込むために使用され得るコモン信号およびセグメント信号についてのタイミング図の一例を示す。それらの信号は、図２のアレイと同様に３×３アレイに印加され得、これは、図５Ａに示すライン時間６０ｅディスプレイ配置を最終的にもたらすことになる。図５Ａ中の作動変調器は暗状態にあり、すなわち、その状態では、反射光の実質的部分が、たとえば、閲覧者に、暗いアピアランスをもたらすように可視スペクトルの外にある。図５Ａに示すフレームを書き込むより前に、ピクセルは任意の状態にあることがあるが、図５Ｂのタイミング図に示す書込みプロシージャは、各変調器が、第１のライン時間６０ａの前に、開放されており、非作動状態に属すると仮定する。

第１のライン時間６０ａ中に、開放電圧７０がコモンライン１上に印加され、コモンライン２上に印加される電圧が、高い保持電圧７２において始まり、開放電圧７０に移動し、低い保持電圧７６がコモンライン３に沿って印加される。したがって、コモンライン１に沿った変調器（コモン１，セグメント１）、（１，２）および（１，３）は、第１のライン時間６０ａの持続時間の間、緩和または非作動状態にとどまり、コモンライン２に沿った変調器（２，１）、（２，２）および（２，３）は、緩和状態に移動することになり、コモンライン３に沿った変調器（３，１）、（３，２）および（３，３）は、それらの前の状態にとどまることになる。図４を参照すると、コモンライン１、２または３のいずれも、ライン時間６０ａ中に作動を引き起こす電圧レベルにさらされていないので（すなわち、ＶＣ_ＲＥＬ−緩和、およびＶＣ_{ＨＯＬＤ＿Ｌ}−安定）、セグメントライン１、２および３に沿って印加されたセグメント電圧は、干渉変調器の状態に影響しないことになる。

第２のライン時間６０ｂ中に、コモンライン１上の電圧は高い保持電圧７２に移動し、コモンライン１に沿ったすべての変調器は、アドレス指定または作動電圧がコモンライン１上に印加されなかったので、印加されたセグメント電圧にかかわらず、緩和状態にとどまる。コモンライン２に沿った変調器は、開放電圧７０の印加により、緩和状態にとどまり、コモンライン３に沿った変調器（３，１）、（３，２）および（３，３）は、コモンライン３に沿った電圧が開放電圧７０に移動するとき、緩和することになる。

第３のライン時間６０ｃ中に、コモンライン１は、コモンライン１上に高いアドレス電圧７４を印加することによってアドレス指定される。このアドレス電圧の印加中に低いセグメント電圧６４がセグメントライン１および２に沿って印加されるので、変調器（１，１）および（１，２）の両端間のピクセル電圧は変調器の正の安定性ウィンドウの上端よりも大きく（すなわち、電圧差は、あらかじめ定義されたしきい値を超えた）、変調器（１，１）および（１，２）は作動される。逆に、高いセグメント電圧６２がセグメントライン３に沿って印加されるので、変調器（１，３）の両端間のピクセル電圧は、変調器（１，１）および（１，２）のピクセル電圧よりも小さく、変調器の正の安定性ウィンドウ内にとどまり、したがって変調器（１，３）は緩和したままである。また、ライン時間６０ｃ中に、コモンライン２に沿った電圧は低い保持電圧７６に減少し、コモンライン３に沿った電圧は開放電圧７０にとどまり、コモンライン２および３に沿った変調器を緩和位置のままにする。

第４のライン時間６０ｄ中に、コモンライン１上の電圧は、高い保持電圧７２に戻り、コモンライン１に沿った変調器を、それらのそれぞれのアドレス指定された状態のままにする。コモンライン２上の電圧は低いアドレス電圧７８に減少される。高いセグメント電圧６２がセグメントライン２に沿って印加されるので、変調器（２，２）の両端間のピクセル電圧は、変調器の負の安定性ウィンドウの下側端部（ｌｏｗｅｒ ｅｎｄ）を下回り、変調器（２，２）が作動することを引き起こす。逆に、低いセグメント電圧６４がセグメントライン１および３に沿って印加されるので、変調器（２，１）および（２，３）は緩和位置にとどまる。コモンライン３上の電圧は、高い保持電圧７２に増加し、コモンライン３に沿った変調器を緩和状態のままにする。

最後に、第５のライン時間６０ｅ中に、コモンライン１上の電圧は高い保持電圧７２にとどまり、コモンライン２上の電圧は低い保持電圧７６にとどまり、コモンライン１および２に沿った変調器を、それらのそれぞれのアドレス指定された状態のままにする。コモンライン３上の電圧は、コモンライン３に沿った変調器をアドレス指定するために、高いアドレス電圧７４に増加する。低いセグメント電圧６４がセグメントライン２および３上に印加されるので、変調器（３，２）および（３，３）は作動するが、セグメントライン１に沿って印加された高いセグメント電圧６２は、変調器（３，１）が緩和位置にとどまることを引き起こす。したがって、第５のライン時間６０ｅの終わりに、３×３ピクセルアレイは、図５Ａに示す状態にあり、他のコモンライン（図示せず）に沿った変調器がアドレス指定されているときに起こり得るセグメント電圧の変動にかかわらず、保持電圧がコモンラインに沿って印加される限り、その状態にとどまることになる。

図５Ｂのタイミング図では、所与の書込みプロシージャ（すなわち、ライン時間６０ａ〜６０ｅ）は、高い保持およびアドレス電圧、または低い保持およびアドレス電圧のいずれかの使用を含むことができる。書込みプロシージャが所与のコモンラインについて完了されると（また、コモン電圧が、作動電圧と同じ極性を有する保持電圧に設定されると）、ピクセル電圧は、所与の安定性ウィンドウ内にとどまり、開放電圧がそのコモンライン上に印加されるまで、緩和ウィンドウを通過しない。さらに、各変調器が、変調器をアドレス指定するより前に書込みプロシージャの一部として開放されるので、開放時間ではなく変調器の作動時間が、ライン時間を決定し得る。詳細には、変調器の開放時間が作動時間よりも大きい実施態様では、開放電圧は、図５Ｂに示すように、単一のライン時間よりも長く印加され得る。幾つかの他の実施態様では、コモンラインまたはセグメントラインに沿って印加される電圧が、異なる色の変調器など、異なる変調器の作動電圧および開放電圧の変動を相殺するように変動し得る。

上記に記載した原理に従って動作する干渉変調器の構造の詳細は大きく異なり得る。たとえば、図６Ａ〜図６Ｅは、可動反射層１４とそれの支持構造とを含む、ＩＭＯＤの異なる実施態様の断面図の例を示している。図６Ａは、金属材料のストリップ、すなわち、可動反射層１４が、基板２０から直角に延在する支持体１８上に堆積される、図１のＩＭＯＤディスプレイの部分断面図の一例を示している。図６Ｂでは、各ＩＭＯＤの可動反射層１４は、概して形状が正方形または長方形であり、コーナーにおいてまたはその近くでテザー３２に接して支持体に取り付けられる。図６Ｃでは、可動反射層１４は、概して形状が正方形または長方形であり、フレキシブルな金属を含み得る変形可能層３４から吊るされる。変形可能層３４は、可動反射層１４の外周の周りで基板２０に直接または間接的に接続することがある。これらの接続は、本明細書では支持ポストと呼ばれる。図６Ｃに示す実施態様は、変形可能層３４によって行われる可動反射層１４の機械的機能からのそれの光学的機能の分離から派生する追加の利益を有する。この分離は、反射層１４のために使用される構造設計および材料と、変形可能層３４のために使用される構造設計および材料とが、互いとは無関係に最適化されることを可能にする。

図６Ｄは、可動反射層１４が反射副層（ｒｅｆｌｅｃｔｉｖｅ ｓｕｂ−ｌａｙｅｒ）１４ａを含む、ＩＭＯＤの別の例を示している。可動反射層１４は、支持ポスト１８などの支持構造上に載る。支持ポスト１８は、たとえば、可動反射層１４が緩和位置にあるとき、可動反射層１４と光学スタック１６との間にギャップ１９が形成されるように、下側静止電極（すなわち、図示のＩＭＯＤにおける光学スタック１６の一部）からの可動反射層１４の分離を可能にする。可動反射層１４は、電極として働くように構成され得る伝導性層１４ｃと、支持層１４ｂとをも含むことができる。この例では、伝導性層１４ｃは、基板２０から遠位にある支持層１４ｂの一方の面に配設され、反射副層１４ａは、基板２０の近位にある支持層１４ｂの他方の面に配設される。幾つかの実施態様では、反射副層１４ａは、伝導性であることがあり、支持層１４ｂと光学スタック１６との間に配設され得る。支持層１４ｂは、誘電材料、たとえば、酸窒化ケイ素（ＳｉＯＮ）または二酸化ケイ素（ＳｉＯ_２）の、１つまたは複数の層を含むことができる。幾つかの実施態様では、支持層１４ｂは、たとえば、ＳｉＯ_２／ＳｉＯＮ／ＳｉＯ_２３層スタックなど、複数の層のスタックであり得る。反射副層１４ａと伝導性層１４ｃのいずれかまたは両方は、たとえば、約０．５％の銅（Ｃｕ）または別の反射金属材料を用いた、アルミニウム（Ａｌ）合金を含むことができる。誘電支持層１４ｂの上および下で伝導性層１４ａ、１４ｃを採用することは、応力のバランスをとり、伝導の向上を与えることができる。幾つかの実施態様では、反射副層１４ａおよび伝導性層１４ｃは、可動反射層１４内の特定の応力プロファイルを達成することなど、様々な設計目的で、異なる材料から形成され得る。

図６Ｄに示すように、幾つかの実施態様はブラックマスク構造２３をも含むことができる。ブラックマスク構造２３は、周辺光または迷光を吸収するために、（ピクセル間にまたはポスト１８の下になど）光学不活性領域において形成され得る。ブラックマスク構造２３はまた、光がディスプレイの不活性部分から反射されることまたはそれを透過されることを抑止し、それによりコントラスト比を増加させることによって、ディスプレイデバイスの光学的特性を改善することができる。さらに、ブラックマスク構造２３は、伝導性であり、電気的バス層として機能するように構成され得る。幾つかの実施態様では、行電極は、接続された行電極の抵抗を低減するために、ブラックマスク構造２３に接続され得る。ブラックマスク構造２３は、堆積およびパターニング技法を含む様々な方法を使用して形成され得る。ブラックマスク構造２３は１つまたは複数の層を含むことができる。たとえば、幾つかの実施態様では、ブラックマスク構造２３は、光吸収器として働くモリブデンクロム（ＭｏＣｒ）層と、ＳｉＯ_２層と、反射体およびバス層として働く、アルミニウム合金とを含み、それぞれ、約３０〜８０Å、５００〜１０００Å、および５００〜６０００Åの範囲内の厚さである。１つまたは複数の層は、たとえば、ＭｏＣｒ層およびＳｉＯ_２層の場合は、カーボンテトラフルオロメタン（ＣＦ_４）および／または酸素（Ｏ_２）、ならびにアルミニウム合金層の場合は、塩素（Ｃｌ_２）および／または三塩化ホウ素（ＢＣｌ_３）を含む、フォトリソグラフィおよびドライエッチングを含む、様々な技法を使用してパターニングされ得る。幾つかの実施態様では、ブラックマスク２３はエタロンまたは干渉スタック構造であり得る。そのような干渉スタックブラックマスク構造２３では、伝導性吸収体は、各行または列の光学スタック１６における下側静止電極間で信号を送信するかまたは信号をバスで運ぶために使用され得る。幾つかの実施態様では、スペーサ層３５が、ブラックマスク２３中の伝導性層から吸収層１６ａを概して電気的に絶縁するのに、役立つことができる。

図６Ｅは、可動反射層１４が自立している、ＩＭＯＤの別の例を示している。図６Ｄとは対照的に、図６Ｅの実施態様は支持ポスト１８を含まない。代わりに、可動反射層１４は、複数のロケーションにおいて、下にある光学スタック１６に接触し、可動反射層１４の湾曲は、干渉変調器の両端間の電圧が作動を引き起こすには不十分であるとき、可動反射層１４が図６Ｅの非作動位置に戻るという、十分な支持を与える。複数の幾つかの異なる層を含んでいることがある光学スタック１６は、ここでは明快のために、光吸収体１６ａと誘電体１６ｂとを含む状態で示されている。幾つかの実施態様では、光吸収体１６ａは、固定電極としても、部分反射層としても働き得る。幾つかの実施態様では、光吸収体１６ａは、可動反射層１４よりも１桁（１０倍以上）薄い。幾つかの実施態様では、光吸収体１６ａは、反射副層１４ａよりも薄い。

図６Ａ〜図６Ｅに示す実施態様などの実施態様では、ＩＭＯＤは直視型デバイスとして機能し、直視型デバイスでは、画像が、透明基板２０の正面、すなわち、変調器が配置された面の反対の面から、閲覧される。これらの実施態様では、デバイスの背面部分（すなわち、たとえば、図６Ｃに示す変形可能層３４を含む、可動反射層１４の背後のディスプレイデバイスの任意の部分）は、反射層１４がデバイスのそれらの部分を光学的に遮蔽するので、ディスプレイデバイスの画質に影響を及ぼすことまたは悪影響を及ぼすことなしに、構成され、作用され得る。たとえば、幾つかの実施態様では、バス構造（図示せず）が可動反射層１４の背後に含まれ得、これは、電圧アドレス指定およびそのようなアドレス指定に起因する移動など、変調器の電気機械的特性から変調器の光学的特性を分離する能力を与える。さらに、図６Ａ〜図６Ｅの実施態様は、パターニングなどの処理を簡略化することができる。

図７は、ＩＭＯＤのための製造プロセス８０を示す流れ図の一例を示しており、図８Ａ〜図８Ｅは、そのような製造プロセス８０の対応する段階の断面概略図の例を示している。幾つかの実施態様では、製造プロセス８０は、図１および図６に示した一般的なタイプの干渉変調器などの電気機械システム（ＥＭＳ）デバイスを製造するために実施され得る。ＥＭＳデバイスの製造はまた、図７に示されていない他のブロックをも含み得る。図１、図６および図７を参照すると、プロセス８０はブロック８２において開始し、基板２０上への光学スタック１６の形成を伴う。図８Ａは、基板２０上で形成されたそのような光学スタック１６を示している。基板２０は、ガラスまたはプラスチックなどの透明基板であり得、それは、フレキシブルであるかまたは比較的固く曲がらないことがあり、光学スタック１６の効率的な形成を可能にするために、洗浄など、事前準備プロセスにかけられていることがある。上記で説明したように、光学スタック１６は、電気伝導性であり、部分的に透明で、部分的に反射性であることがあり、たとえば、透明基板２０上に、所望の特性を有する１つまたは複数の層を堆積させることによって、作製され得る。図８Ａでは、光学スタック１６は、副層１６ａおよび１６ｂを有する多層構造を含むが、幾つかの他の実施態様では、より多いまたはより少ない副層が含まれ得る。幾つかの実施態様では、副層１６ａ、１６ｂのうちの１つは、組み合わせられた導体／吸収体副層１６ａなど、光吸収特性と電気伝導特性の両方で構成され得る。さらに、副層１６ａ、１６ｂのうちの１つまたは複数は、平行ストリップにパターニングされ得、ディスプレイデバイスにおける行電極を形成し得る。そのようなパターニングは、当技術分野で知られているマスキングおよびエッチングプロセスまたは別の好適なプロセスによって実行され得る。幾つかの実施態様では、副層１６ａ、１６ｂのうちの１つは、１つまたは複数の金属層（たとえば、１つまたは複数の反射層および／または伝導性層）上に堆積された副層１６ｂなど、絶縁層または誘電体層であり得る。さらに、光学スタック１６は、ディスプレイの行を形成する個々の平行ストリップにパターニングされ得る。図８Ａ〜図８Ｅは、一定の縮尺で描かれていないことがあることに留意されたい。たとえば、図８Ａ〜図８Ｅでは、副層１６ａ、１６ｂはやや厚く示されているが、幾つかの実施態様では、光学スタックの副層のうちの１つである光吸収層は極めて薄いことがある。

プロセス８０はブロック８４において続き、光学スタック１６上への犠牲層２５の形成を伴う。犠牲層２５は、キャビティ１９を形成するために後で除去され（ブロック９０参照）、したがって、犠牲層２５は、図１に示した得られた干渉変調器１２には示されていない。図８Ｂは、光学スタック１６上で形成された犠牲層２５を含む、部分的に作製されたデバイスを示している。光学スタック１６上での犠牲層２５の形成は、後続の除去後に、所望の設計サイズを有するギャップまたはキャビティ１９（図１および図８Ｅも参照）を与えるように選択された厚さの、モリブデン（Ｍｏ）またはアモルファスシリコン（ａ−Ｓｉ）など、フッ化キセノン（ＸｅＦ_２）エッチング可能材料の堆積を含み得る。犠牲材料の堆積は、物理堆積（スパッタリングなど、多くの異なる技法を含むＰＶＤ）、プラズマ強化化学堆積（ＰＥＣＶＤ）、熱化学堆積（熱ＣＶＤ）、またはスピンコーティングなど、堆積技法を使用して行われ得る。

プロセス８０はブロック８６において続き、図１、図６および図８Ｃに示すポスト１８などの支持構造の形成を伴う。ポスト１８の形成は、支持構造開口を形成するために犠牲層２５をパターニングすることと、次いで、ＰＶＤ、ＰＥＣＶＤ、熱ＣＶＤ、またはスピンコーティングなど、堆積方法を使用して、ポスト１８を形成するために開口中に材料（ポリマーなど、または酸化ケイ素などの無機材料）を堆積させることとを含み得る。幾つかの実施態様では、犠牲層中に形成された支持構造開口は、ポスト１８の下側端部が図６Ａに示すように基板２０に接触するように、犠牲層２５と光学スタック１６の両方を通って、下にある基板２０まで延在することがある。代替的に、図８Ｃに示すように、犠牲層２５中に形成された開口は、犠牲層２５は通るが、光学スタック１６は通らないで、延在することがある。たとえば、図８Ｅは、光学スタック１６の上側表面（ｕｐｐｅｒ ｓｕｒｆａｃｅ）と接触している支持ポスト１８の下側端部を示している。ポスト１８、または他の支持構造は、犠牲層２５上に支持構造材料の層を堆積させることと、犠牲層２５中の開口から離れて配置された支持構造材料の部分をパターニングすることとによって形成され得る。支持構造は、図８Ｃに示すように開口内に配置され得るが、少なくとも部分的に、犠牲層２５の一部分の上で延在することもある。上述のように、犠牲層２５および／または支持ポスト１８のパターニングは、パターニングおよびエッチングプロセスによって実行され得るが、代替エッチング方法によっても実行され得る。

プロセス８０はブロック８８において続き、図１、図６および図８Ｄに示す可動反射層１４などの可動反射層または膜の形成を伴う。可動反射層１４は、１つまたは複数のパターニング、マスキング、および／またはエッチングステップとともに、たとえば、（アルミニウム、アルミニウム合金、または他の反射層など）反射層堆積を含む１つまたは複数の堆積ステップを採用することによって、形成され得る。可動反射層１４は、電気伝導性であり、電気伝導性層（ｅｌｅｃｔｒｉｃａｌｌｙ ｃｏｎｄｕｃｔｉｖｅ ｌａｙｅｒ）と呼ばれることがある。幾つかの実施態様では、可動反射層１４は、図８Ｄに示すように複数の副層１４ａ、１４ｂ、１４ｃを含み得る。幾つかの実施態様では、副層１４ａ、１４ｃなど、副層のうちの１つまたは複数は、それらの光学的特性のために選択された高反射性副層を含み得、別の副層１４ｂは、それの機械的特性のために選択された機械的副層を含み得る。犠牲層２５は、ブロック８８において形成された部分的に作製された干渉変調器中に依然として存在するので、可動反射層１４は、一般にこの段階では可動でない。犠牲層２５を含んでいる部分的に作製されたＩＭＯＤは、本明細書では「非開放（ｕｎｒｅｌｅａｓｅｄ）」ＩＭＯＤと呼ばれることもある。図１に関して上記で説明したように、可動反射層１４は、ディスプレイの列を形成する個々の平行ストリップにパターニングされ得る。

プロセス８０はブロック９０において続き、図１、図６および図８Ｅに示すキャビティ１９などの、キャビティの形成を伴う。キャビティ１９は、（ブロック８４において堆積された）犠牲材料２５をエッチャントにさらすことによって形成され得る。たとえば、ＭｏまたはアモルファスＳｉなどのエッチング可能犠牲材料が、ドライ化学エッチングによって、所望の量の材料を除去するのに有効である期間の間、固体ＸｅＦ_２から派生した蒸気などの気体または蒸気エッチャントに犠牲層２５をさらすことによって、除去され得る。犠牲材料は一般に、キャビティ１９を囲む構造に対して選択的に除去される。ウェットエッチングおよび／またはプラズマエッチングなどの他のエッチング方法も使用され得る。犠牲層２５がブロック９０中に除去されるので、可動反射層１４は、一般に、この段階後に可動となる。犠牲材料２５の除去後に、得られた完全にまたは部分的に作製されたＩＭＯＤは、本明細書では「開放」ＩＭＯＤと呼ばれることがある。

ＩＭＯＤおよび他のＥＭＳデバイスは、１つまたは複数の薄膜トランジスタ（ＴＦＴ）デバイスとともに実施され得る。図９は、薄膜トランジスタ（ＴＦＴ）デバイスのための製造プロセスを示す流れ図の一例を示す。図１０Ａ〜図１０Ｄは、プロセス１００中の様々な段階における、図９に記載したＴＦＴデバイスの例を示す。ＴＦＴデバイスを作製するためのプロセスの追加の例について、以下で図１２および図１３を参照しながら説明する。

最初に図９を参照すると、プロセス１００のブロック１０２において、酸化物半導体層が基板上に形成される。基板は、透明な材料、不透明な材料、可とう性材料、剛性材料、またはこれらの組合せを含む、様々な基板材料を含み得る。幾つかの実施態様では、基板は、シリコン、シリコンオンインシュレータ（ＳＯＩ）、ガラス（ディスプレイガラスもしくはホウケイ酸ガラスなど）、可とう性プラスチック、または金属箔である。幾つかの実施態様では、ＴＦＴデバイスが作製される基板は、数ミクロンから数百ミクロンの寸法を有する。幾つかの他の実施態様では、ＴＦＴデバイスが作製される基板は、少なくとも約１メートル×１メートルまたは数メートルから数十キロメートルの寸法を有する。たとえば、フレキシブル基板は、巻かれた形状で格納され、数メートルの幅および数十キロメートルの長さの寸法を有し得る。

基板は、ソースエリアと、チャネルエリアと、ドレインエリアとを含む。これらは、その上にＴＦＴデバイスのソース領域、チャネル領域、およびドレイン領域が形成されることになるエリアである。ＴＦＴデバイスのチャネル領域は、ソース領域とドレイン領域との間にあり、これらの領域を接続する。幾つかの実施態様では、これらの領域は、少なくとも部分的には、ＴＦＴのゲートの形成によって画定され、基板のエリアが下にあることに留意されたい。さらに、これらの領域は、基板のチャネルエリアとして画定されたゲートと整合され得る。

幾つかの実施態様では、ＴＦＴデバイスが作製される基板の表面は、バッファ層を含む。バッファ層は絶縁表面の働きをし得る。幾つかの実施態様では、バッファ層は、酸化ケイ素（ＳｉＯ_２）または酸化アルミニウム（Ａｌ_２Ｏ_３）などの酸化物である。幾つかの実施態様では、バッファ層は、約１００〜１０００ナノメートル（ｎｍ）の厚さである。

酸化物半導体層は、基板の少なくともソースエリア、チャネルエリア、およびドレインエリアの上に形成され、ＴＦＴデバイスのチャネル領域、ならびにＴＦＴデバイスの高濃度ドープｎ型酸化物半導体ソース領域およびドレイン領域を形成することになる。酸化物半導体層は、任意の数の異なる酸化物半導体材料であり得る。幾つかの実施態様では、酸化物半導体は、Ｉｎ含有、Ｚｎ含有、Ｓｎ含有、Ｈｆ含有、またはＧａ含有酸化物半導体を含む、アモルファス酸化物半導体である。アモルファス酸化物半導体の特定の例には、酸化インジウムガリウム亜鉛（ｉｎｄｉｕｍ ｇａｌｌｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）（ＩｎＧａＺｎＯ）、酸化インジウム亜鉛（ｉｎｄｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）（ＩｎＺｎＯ）、酸化インジウムハフニウム亜鉛（ｉｎｄｉｕｍ ｈａｆｎｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）（ＩｎＨｆＺｎＯ）、酸化インジウムスズ亜鉛（ｉｎｄｉｕｍ ｔｉｎ ｚｉｎｃ ｏｘｉｄｅ）（ＩｎＳｎＺｎＯ）、酸化スズ亜鉛（ｔｉｎ ｚｉｎｃ ｏｘｉｄｅ）（ＳｎＺｎＯ）、酸化インジウムスズ（ＩｎＳｎＯ）、酸化ガリウム亜鉛（ｇａｌｌｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）（ＧａＺｎＯ）、および酸化亜鉛（ＺｎＯ）が含まれる。幾つかの実施態様では、酸化物半導体層は、物理堆積（ＰＶＤ）プロセスで形成される。ＰＶＤプロセスは、パルスレーザー堆積（ＰＬＤ）、スパッタ堆積、電子ビーム物理堆積（ｅ−ビームＰＶＤ）、および蒸発堆積（ｅｖａｐｏｒａｔｉｖｅ ｄｅｐｏｓｉｔｉｏｎ）などを含む。幾つかの実施態様では、酸化物半導体層は、約１０ｎｍから１００ｎｍの厚さである。

ブロック１０４において、第１の誘電体層が、基板のチャネルエリアの上にある酸化物半導体層の少なくとも部分上であるように、第１の誘電体層が酸化物半導体層上に形成される。幾つかの実施態様では、第１の誘電体層は、基板のチャネルエリアの上にある酸化物半導体層の部分上にのみ形成される。第１の誘電体層は、任意の数の異なる誘電材料であり得る。幾つかの実施態様では、第１の誘電体層は、二酸化ケイ素（ＳｉＯ_２）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ハフニウム（ＨｆＯ_２）、酸化チタン（ＴｉＯ_２）、酸窒化ケイ素（ＳｉＯＮ）、または窒化ケイ素（ＳｉＮ）である。幾つかの他の実施態様では、第１の誘電体層は、スタック構造で配置された異なる誘電材料の２つ以上の層を含む。第１の誘電体層は、ＰＶＤプロセス、プラズマ強化化学堆積（ＰＥＣＶＤ）プロセスを含む化学堆積（ＣＶＤ）プロセス、および原子層堆積（ＡＬＤ）プロセスを含む、堆積プロセスを使用して形成され得る。幾つかの実施態様では、第１の誘電体層は、約５０ｎｍから５００ｎｍの厚さである。第１の誘電体層は、ＴＦＴデバイス中でゲート絶縁体の働きをし得る。

ブロック１０６において、第１の金属層が、第１の誘電体層上に形成される。第１の金属層は、アルミニウム（Ａｌ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、タングステン（Ｗ）、チタン（Ｔｉ）、およびこれらの要素のいずれかを含有する合金を含む、任意の数の異なる金属であり得る。幾つかの実施態様では、第１の金属層は、スタック構造で配置された異なる金属の２つ以上の層を含む。第１の金属層は、ＰＶＤプロセス、ＣＶＤプロセス、またはＡＬＤプロセスを含む、堆積プロセスを使用して形成され得る。上記のように、ＰＶＤプロセスは、ＰＬＤとスパッタ堆積とを含む。第１の金属層は、ＴＦＴデバイス中でゲートの働きをし得る。

幾つかの実施態様では、第１の誘電体層および／または第１の金属層は、基板のソースエリア、チャネルエリア、およびドレインエリアの上にある、酸化物半導体層上に形成される。これらの実施態様では、第１の誘電体層および／または第１の金属層は、フォトレジストを用いてパターニングされ得る。次いで、第１の金属層、または、第１の金属層と第１の誘電体層の両方がエッチングされ得る。これらの動作は、基板のソースエリアおよびドレインエリアの上にある第１の誘電体層および第１の金属層の部分を除去し得る。

図１０Ａは、プロセス１００中のこの時点における（たとえば、ブロック１０６までの）ＴＦＴデバイスの一例を示している。ＴＦＴデバイスは、基板１２２と、酸化物半導体層１２４と、第１の誘電体層１２６と、第１の金属層１２８とを含む。基板は、ソースエリア１３４と、チャネルエリア１３２と、ドレインエリア１３６とを含む。基板のチャネルエリア１３２は、第１の誘電体層１２６および第１の金属層１２８と整合される。

図９に戻ると、ブロック１０８において、第１の金属層および第１の誘電体層に関連付けられた、誘電体スペーサとしても知られる、誘電体側壁が形成される。誘電体側壁は、任意の数の異なる誘電材料により形成され得る。幾つかの実施態様では、誘電体側壁は、ＳｉＯ_２、Ａｌ_２Ｏ_３、ＨｆＯ_２、ＴｉＯ_２、ＳｉＯＮ、またはＳｉＮなど、第１の誘電体層と同じ誘電材料である。

幾つかの実施態様では、誘電体側壁は、基板のソースエリアおよびドレインエリアの上にある酸化物半導体層上、ならびに第１の金属層上に、誘電体側壁材料を堆積させることによって形成され得る。異方性エッチングプロセスを使用して、第１の金属層、ならびに、基板のソースエリアおよびドレインエリアの上にある酸化物半導体層の部分から、誘電体側壁材料を除去することができる。幾つかの実施態様では、異方性エッチングプロセスは、基板の近くに方向性電界（ｄｉｒｅｃｔｉｏｎａｌ ｅｌｅｃｔｒｉｃ ｆｉｅｌｄ）を作るために基板に無線周波数（ＲＦ）バイアスが印加される反応性イオンエッチング（ＲＩＥ）プロセスである。幾つかの実施態様では、基板の近くの方向性電界は、傾斜プロファイルを有する誘電体側壁をもたらす。

基板のソースエリアおよびドレインエリアの上にある酸化物半導体層の部分、ならびに第１の誘電体層および第１の金属層の側面は、誘電体側壁材料によって覆われたままでもよい。誘電体側壁は、後続のイオン注入中に、これらの覆われたエリアをマスキングすることができる。幾つかの実施態様では、誘電体側壁は、第１の金属層とソースコンタクトまたはドレインコンタクトとの間の短絡を低減することによって、歩留まりを改善する働きをすることができる。ブロック１０８は、図９に示すように任意の動作であり、幾つかの実施態様では、ブロック１０８は実行されなくてもよい。幾つかの実施態様では、誘電体側壁を有していないＴＦＴデバイスは、より低い抵抗のために、より良好な性能特性を示すことができる。

図１０Ｂは、プロセス１００中のこの時点における（たとえば、ブロック１０８までの）ＴＦＴデバイスの一例を示している。ＴＦＴデバイスは、誘電体側壁１４２を含む。図１０Ｂの例に示すように、誘電体側壁１４２は、第１の誘電体層１２６および第１の金属層１２８の両側にある。誘電体側壁１４２はまた、基板のソースエリア１３４およびドレインエリア１３６の上にある酸化物半導体層１２４の一部分を覆い、すなわち、誘電体側壁１４２の１つは、基板のソースエリア１３４の上にある酸化物半導体層１２４の一部分の上にあり、誘電体側壁１４２の別の１つは、基板のドレインエリア１３６の上にある酸化物半導体層１２４の一部分の上にある。図１０Ｃの例における誘電体側壁１４２は、傾斜プロファイルを有するが、誘電体側壁は、垂直にまっすぐなプロファイルを含む、他のプロファイルを有してもよい。

図９に戻ると、ブロック１１０において、金属カチオンが、基板のソースエリアおよびドレインエリアの上にある酸化物半導体層中に注入されて、高濃度ドープｎ型酸化物半導体層が形成される。注入され得る金属カチオンの例には、Ｉｎ、Ｇａ、Ｚｎ、Ｈｆ、およびＳｎのカチオンが含まれる。幾つかの実施態様では、酸化物半導体層の構成金属の１つの金属カチオンが注入される。たとえば、インジウムカチオン（Ｉｎ^＋）は、ＩｎＧａＺｎＯ、ＩｎＺｎＯ、ＩｎＨｆＺｎＯ、ＩｎＳｎＺｎＯ、ＩｎＳｎＯ、および他のＩｎ含有酸化物半導体層中に注入され得る。ガリウムカチオン（Ｇａ^＋）は、ＩｎＧａＺｎＯ、ＧａＺｎＯ、および他のＧａ含有酸化物半導体層中に注入され得る。亜鉛カチオン（Ｚｎ^＋）は、ＩｎＧａＺｎＯ、ＩｎＺｎＯ、ＩｎＨｆＺｎＯ、ＩｎＳｎＺｎＯ、ＳｎＺｎＯ、ＧａＺｎＯ、ＺｎＯ、および他のＺｎ含有酸化物半導体層中に注入され得る。ハフニウムカチオン（Ｈｆ^＋）は、ＩｎＨｆＺｎＯ、および他のＨｆ含有酸化物半導体層中に注入され得る。スズカチオン（Ｓｎ^＋）は、ＩｎＳｎＯ、ＩｎＳｎＺｎＯ、ＳｎＺｎＯ、および他のＳｎ含有層中に注入され得る。幾つかの実施態様では、酸化物半導体層の複数の構成金属の金属カチオンが注入され得る。たとえば、Ｉｎ^＋およびＳｎ^＋は、ＩｎＳｎＺｎＯまたはＩｎＳｎＯ層中に注入され得る。

イオン注入は、酸化物半導体層の表面に向かって金属カチオンを加速させることを伴い得る。金属カチオンは、イオンソース中で生成され、次いで、基板を収納するチャンバへ送出され得る。電界の印加は、基板に向かってカチオンを加速させ、そこで、カチオンが酸化物半導体層のマスキングされていない領域に注入される。幾つかの実施態様では、加速電圧は、１ｋｅＶから２００ｋｅＶに及び得る。幾つかの実施態様では、注入ドーズは、約１０^１２イオン／ｃｍ^２から１０^２０イオン／ｃｍ^２である。酸化物半導体層中の、酸素欠乏としても知られる酸素空孔は、電子供与体になり得る。電子供与体の高密度は、高濃度ドープｎ型酸化物半導体層を生じる。金属カチオンは、酸化物半導体層中で酸素分子と結合し得るので、金属カチオンの注入は、酸素空孔のより高密度を引き起こし、高濃度ドープｎ型半導体層を生じ得る。

金属カチオンは、幾つかの実施態様では、酸化物半導体層の厚さ全体を通して注入され得る。金属カチオンを酸化物半導体層の厚さ未満の深さまで注入すると、高いシート抵抗を生じ得るが、金属カチオンを酸化物半導体層の厚さよりも大きい深さまで注入すると、基板への損傷を生じ得る。酸化物半導体ＴＦＴ中のカチオン注入深さは、加速電圧とカチオンエネルギーとを制御することによって、しっかりと制御され得、ソースエリアおよびドレインエリア中の接合深さ制御および高イオン濃度が可能となる。

図１０Ｃは、図９に示したプロセス１００中のブロック１１０までのＴＦＴデバイスの一例を示す。ＴＦＴデバイスは、基板１２２のソースエリア１３４およびドレインエリア１３６の上にある高濃度ドープｎ型酸化物半導体層１４４および１４６を含む。これらの高濃度ドープｎ型酸化物半導体層１４４および１４６は、ＴＦＴデバイス中でソース領域とドレイン領域とを形成し得る。高濃度ドープｎ型酸化物半導体に変換されていない酸化物半導体層１２４は、ＴＦＴデバイス中でチャネル領域を形成し得る。基板のチャネルエリア１３２の両側の酸化物半導体層１２４の小さい領域１５２および１５４は、誘電体側壁１４２の下にあり、第１の誘電体層１２６および第１の金属層１２８によって形成されたスタックの下ではない。領域１５２および１５４は、カチオン注入中に誘電体側壁１４２によってマスキングされるので、高濃度ドープｎ型酸化物半導体層１４４および１４６の一部ではない。これらの領域１５２および１５４は、基板のチャネルエリア１３２の上にある酸化物半導体層への拡散を制限し得る。これらの領域１５２および１５４はまた、ＴＦＴデバイスの抵抗を高め得る。誘電体側壁１４２がカチオン注入中に存在しない、幾つかの実施態様では、領域１５２および１５４が形成されなくてもよいことに留意されたい。これらの実施態様では、高濃度ｎドープ半導体領域に変換されない酸化物半導体層１２４は、基板１２２のチャネルエリア１３２と実質的に整合し得、高濃度ドープｎ型酸化物半導体１４４および１４６は、それぞれソースエリア１３４およびドレインエリア１３６と実質的に整合し得る。

図９に戻ると、ブロック１１２において、第２の誘電体層が、第１の金属層および高濃度ドープｎ型酸化物半導体層上に形成される。第２の誘電体層は、任意の数の異なる誘電材料を含み得る。幾つかの実施態様では、第２の誘電体層は、ＳｉＯ_２、Ａｌ_２Ｏ_３、ＨｆＯ_２、ＴｉＯ_２、ＳｉＯＮ、またはＳｉＮなど、第１の誘電体層と同じ誘電材料である。第２の誘電体層は、ＰＶＤプロセス、ＣＶＤプロセス、およびＡＬＤプロセスを含む、堆積プロセスを使用して形成され得る。幾つかの実施態様では、第２の誘電体層は、約１００ｎｍから５００ｎｍの厚さであり得る。幾つかの実施態様では、第２の誘電体層は、パッシベーション絶縁体として働く。パッシベーション絶縁体は、外部環境からＴＦＴデバイスを保護する層の働きをすることができる。パッシベーション絶縁体はまた、第１の金属層とソースコンタクトまたはドレインコンタクトとの間に絶縁をもたらすこともできる。

ブロック１１４において、第２の誘電体層の一部分が除去されて、高濃度ドープｎ型酸化物半導体層が露出される。たとえば、基板のソースエリアの上にある高濃度ドープｎ型酸化物半導体層、および基板のドレインエリアの上にある高濃度ドープｎ型酸化物半導体層が、露出され得る。ウェットエッチングプロセスまたはドライエッチングプロセスとともにフォトレジストを使用して、高濃度ドープｎ型酸化物半導体層を露出させることができる。

ブロック１１６において、基板のソースエリアおよびドレインエリアの上にある高濃度ドープｎ型酸化物半導体層へのコンタクトが形成される。コンタクトは、Ａｌ、Ｃｕ、Ｍｏ、Ｔａ、Ｃｒ、Ｎｄ、Ｗ、Ｔｉ、またはこれらの要素のいずれかを含有する合金など、任意の数の異なる金属を含み得る。幾つかの実施態様では、コンタクトは、スタック構造で配置された２つ以上の異なる金属を含む。コンタクトはまた、酸化インジウムスズ（ＩＴＯ）などの導電性酸化物をも含み得る。コンタクトは、ＰＶＤプロセス、ＣＶＤプロセス、およびＡＬＤプロセスを含む、堆積プロセスを使用して形成され得る。

図１０Ｄは、（プロセス１００の終了に近い、または終了時などの）作製されたＴＦＴデバイスの一例を示す。ＴＦＴデバイスは、基板１２２と、酸化物半導体層１２４と、第１の誘電体層１２６と、第１の金属層１２８と、誘電体側壁１４２と、高濃度ドープｎ型酸化物半導体層１４４および１４６とを含む。基板のチャネルエリア１３２は、第１の誘電体層１２６および第１の金属層１２８と整合される。高濃度ドープｎ型酸化物半導体層１４４および１４６は、それぞれ基板のソースエリア１３４およびドレインエリア１３６の上にある。ＴＦＴデバイスは、第２の誘電体層１６２と、ソースコンタクト１６４と、ドレインコンタクト１６６とをさらに含む。幾つかの実施態様では、第２の誘電体層１６２は、パッシベーション絶縁体として働く。

図１０Ａ〜図１０Ｄの例におけるＴＦＴデバイスは、自己整合ＴＦＴデバイスであり得る。自己整合という用語は、カチオン注入中にマスクとして働くゲートスタック（または、それに対する高濃度ｎドープ半導体酸化物領域の整合が望まれる他の構造）を指す。図１０Ａ〜図１０Ｄの例では、ゲート絶縁体とゲート金属とを含むゲートスタックを形成し得る、第１の誘電体層１２６および第１の金属層１２８は、カチオン注入中にマスクとして働き、自己整合ＴＦＴデバイスのソース領域およびドレイン領域が、金属カチオンが注入される酸化物半導体層の領域によって画定されるようにする。

幾つかの他の実施態様では、犠牲マスクを使用して、ソース領域と、チャネル領域と、ドレイン領域とを画定することができる。たとえば、ブロック１０４および１０６において、第１の誘電体層および第１の金属層を堆積させる代わりに、フォトレジストが、基板のチャネルエリアの上にある酸化物半導体層上に堆積され得る。次いで、金属カチオンが、基板のソースエリアおよびドレインエリアの上にある酸化物半導体層中に注入されて、高濃度ドープｎ型酸化物半導体層が形成され得る。高濃度ドープｎ型酸化物半導体層を形成した後、フォトレジストマスクが除去され得、第１の誘電体層および第１の金属層が、基板のチャネルエリアの上にある酸化物半導体層上に形成され得る。ただし、第１の誘電体層および第１の金属層が形成されるエリアを画定するフォトリソグラフィプロセスにおいて、不整合が存在することがある。プロセス１００が自己整合ＴＦＴデバイス作製プロセスである実施態様では、そのような不整合は問題ではない。

図１１は、ＴＦＴデバイスのトップダウン図の一例を示す。図１０Ｄに示す、作製されたＴＦＴデバイスの例は、図１１の線１−１を通るＴＦＴデバイスの断面概略図である。例示のために、図１１に示すＴＦＴデバイス２００のトップダウン図は、図１０Ｄに示す第２の誘電体層１６２を示していない。図１１に示されているのは、ソースコンタクト１６４、高濃度ドープｎ型酸化物半導体層１４４、高濃度ドープｎ型酸化物半導体層１４６、およびドレインコンタクト１６６である。誘電体側壁１４２および第１の金属層１２８も示されている。幾つかの実施態様では、第１の金属層１２８の寸法２０２は、約５０ｎｍから数十ミクロンであり得る。幾つかの実施態様では、ＴＦＴデバイス２００の寸法２０４は、約５０ｎｍから数ミリメートルであり得る。

図１２および図１３は、ＴＦＴデバイスのための製造プロセスを示す流れ図の例を示す。図１２に示すプロセス３００の幾つかの実施態様は、図９に示すプロセス１００と同様であり得、図９に示す幾つかのプロセス動作が縮約および／または省略されている。

プロセス３００のブロック３０２において、基板が設けられる。基板は、ソースエリアと、ドレインエリアと、チャネルエリアとを含む表面を有し得る。基板のチャネルエリアは、基板のソースエリアとドレインエリアとの間である。基板は、図９に関して上記で説明したように、任意の数の異なる基板材料であり得る。基板は、基板の表面上に酸化物半導体層を含む。構成金属を含む任意の酸化物半導体層が使用され得、例には、ＩｎＧａＺｎＯ、ＩｎＺｎＯ、ＩｎＨｆＺｎＯ、ＩｎＳｎＺｎＯ、ＳｎＺｎＯ、ＩｎＳｎＯ、ＧａＺｎＯ、およびＺｎＯが含まれる。

プロセス３００は、ブロック３０４において続き、酸化物半導体層の１つまたは複数の領域の上のマスクの形成を伴う。幾つかの実施態様では、マスクは、基板のチャネルエリアの上にある領域の上に形成される。マスクは、下にある酸化物半導体層の１つまたは複数の領域中のカチオン注入を防止するために有効な材料である。幾つかの実施態様では、マスクは、少なくとも１ｇ／ｃｍ^３の密度を有する材料である。適切なマスクには、金属、ポリマーおよびフォトレジストマスクが含まれる。トップゲートＴＦＴが作製される幾つかの実施態様では、マスクはゲート構造であり得る。幾つかの実施態様では、ブロック３０４は、堆積およびパターニング技法を含むことを含む。

プロセス３００は、ブロック３０６において続き、高濃度ドープｎ型酸化物半導体層を形成するための、マスキングされていないエリア中の酸化物半導体中の金属カチオンの注入を伴う。幾つかの実施態様では、ブロック３０６は、金属カチオンを、基板のソースエリアおよびドレインエリアの上にある酸化物半導体層の領域中に注入することを含む。幾つかの実施態様では、酸化物半導体層の構成金属の１つの金属カチオンが注入される。注入され得る金属カチオンの例には、Ｉｎ、Ｇａ、Ｚｎ、Ｈｆ、およびＳｎのカチオンが含まれる。

ＴＦＴデバイスの作製を完了するために、プロセス３００は、ソースコンタクトおよびドレインコンタクト、ならびに、まだ形成されていない場合、ゲート絶縁体および／またはゲート導体の形成を含む、様々な動作を続け得る。幾つかの実施態様では、ブロック３０４において形成されたマスクは、ブロック３０６後に除去される。幾つかの他の実施態様では、たとえば、ＴＦＴデバイスのゲートスタックまたは他の部分がマスクとして働く場合、マスクは所定の位置に残される。ＴＦＴデバイスの作製を完了するために実行され得るさらなるプロセス動作の例については、図９に関して上記で説明している。たとえば、ブロック１１２に関して説明したように、第２の誘電体層が高濃度ドープｎ型酸化物半導体層上に形成され得る。ブロック１１４に関して説明したように、第２の誘電体層の一部分が除去されて、高濃度ドープｎ型酸化物半導体層が露出され得る。ブロック１１６に関して説明したように、高濃度ドープｎ型酸化物半導体層へのコンタクトが形成され得る。

図１３を参照すると、プロセス４００の実施態様は、図１２に記載したプロセス３００の実施態様と同様であり得る。プロセス４００では、酸化物半導体層の１つまたは複数の領域の上にマスクを形成するより前に、イオンが酸化物半導体層中に注入される。イオンを酸化物半導体層中に注入した後、プロセス４００の実施態様は、上記で説明したように、プロセス３００と同様の方法で進み得る。酸化物半導体層中に注入されたイオンは、ＴＦＴデバイスのしきい値電圧を調整し得る。

プロセス４００のブロック４０２において、基板が設けられる。基板は、上記で説明したように、透明な材料、不透明な材料、可とう性材料、および剛性材料を含む、任意の数の様々な基板材料であり得る。基板は、同じく上記で説明したように、異なる寸法のものであり得る。幾つかの実施態様では、基板は、ソースエリアと、チャネルエリアと、ドレインエリアとを含む。幾つかの実施態様では、ＴＦＴデバイスが作製される基板の表面は、上記で説明したように、バッファ層を含む。

ブロック４０４において、イオンが酸化物半導体層中に注入される。幾つかの実施態様では、酸化物半導体層中に注入されたイオンは、ｎ型ドーパントである。幾つかの実施態様では、金属カチオンは、上記で説明したように注入される。金属カチオンは、酸化物半導体層の構成金属の１つのカチオンであり得る。幾つかの他の実施態様では、イオンは、水素イオン、酸素イオン、または他のドーパントを含み得る。幾つかの実施態様では、イオンは、少なくとも約１０^１２原子／ｃｍ^２または約１０^１２〜１０^２０原子／ｃｍ^２のドーズを使用して注入される。イオンを酸化物半導体層中に注入することは、幾つかの実施態様では、作製されたＴＦＴデバイスのしきい値電圧を調整する働きをし得る。ＴＦＴデバイスのしきい値電圧は、ＴＦＴデバイスのゲート絶縁体およびチャネル領域の境界面において反転層が形成する際のゲート電圧として定義される。電圧がソース領域とドレイン領域との間に印加されるとき、反転層は、ＴＦＴデバイスのチャネル領域を通して、ソース領域とドレイン領域との間の電子の流れを可能にする。しきい値電圧は、チャネル領域中のキャリア濃度に依存する。イオンを酸化物半導体層中に注入することは、しきい値電圧が制御され得るように、酸化物半導体層中のキャリア濃度の制御を可能にし得る。たとえば、酸素イオンが、ＴＦＴデバイスのチャネル領域を形成することになる酸化物半導体層に注入されるとき、酸素空孔（または、キャリア濃度）が低減（または、空乏）され得、チャネル領域中のキャリアを累積するために高いゲート電圧が使用され得るようになり、それによって、しきい値電圧が増大し得る。金属カチオンが、ＴＦＴデバイスのチャネル領域を形成することになる酸化物半導体層に注入されるとき、キャリア濃度が増大され得、チャネル領域中のキャリアを累積するために低いゲート電圧が使用され得るようになり、それによって、しきい値電圧が減少し得る。

プロセス４００は、ブロック４０６において続き、酸化物半導体層の１つまたは複数の領域の上のマスクの形成を伴う。幾つかの実施態様では、マスクは、基板のチャネルエリアの上にある領域の上に形成される。適切なマスクについては、上記で説明している。プロセス４００は、ブロック４０８において続き、高濃度ドープｎ型酸化物半導体層を形成するために、マスキングされていないエリア中の酸化物半導体中の金属カチオンの注入を伴う。幾つかの実施態様では、ブロック４０８は、金属カチオンを、基板のソースエリアおよびドレインエリアの上にある酸化物半導体層の領域中に注入することを含む。幾つかの実施態様では、酸化物半導体層の構成金属の１つの金属カチオンが注入される。注入され得る金属カチオンの例には、Ｉｎ、Ｇａ、Ｚｎ、Ｈｆ、およびＳｎのカチオンが含まれる。ブロック４０８において注入されたイオンは、ブロック４０４において注入されたイオンと同じまたは異なるタイプのイオンであり得る。幾つかの実施態様では、イオンドーズは、ブロック４０４よりもブロック４０８において大きい。たとえば、イオンドーズは、ブロック４０４よりもブロック４０８において少なくとも一桁大きくなり得る。

ＴＦＴデバイスの作製を完了するために、プロセス４００は、ソースコンタクトおよびドレインコンタクト、ならびに、まだ形成されていない場合、ゲート絶縁体および／またはゲート導体の形成を含む、様々な動作を続け得る。幾つかの実施態様では、ブロック４０６において形成されたマスクは、ブロック４０８後に除去される。幾つかの他の実施態様では、たとえば、ＴＦＴデバイスのゲートスタックまたは他の部分がマスクとして働く場合、マスクは所定の位置に残される。ＴＦＴデバイスの作製を完了するために実行され得るさらなるプロセス動作の例については、図９に関して上記で説明している。たとえば、ブロック１１２に関して説明したように、第２の誘電体層が高濃度ドープｎ型酸化物半導体層上に形成され得る。ブロック１１４に関して説明したように、第２の誘電体層の一部分が除去されて、高濃度ドープｎ型酸化物半導体層が露出され得る。ブロック１１６に関して説明したように、高濃度ドープｎ型酸化物半導体層へのコンタクトが形成され得る。

図１４Ａは、ＴＦＴデバイスの断面概略図の一例を示す。図１４Ａに示すＴＦＴデバイス５００は、たとえば、プロセス１００、３００、または４００のうちの１つで作製され得る。ＴＦＴデバイス５００は、基板１２２と、酸化物半導体層１２４と、高濃度ドープｎ型酸化物半導体層１４４および１４６とを含む。第１の誘電体層１２６と第１の金属層１２８とを含むスタックが、酸化物半導体層１２４上に配設される。高濃度ドープｎ型酸化物半導体層１４４および１４６に接触しているのは、それぞれソースコンタクト１６４およびドレインコンタクト１６６である。高濃度ドープｎ型酸化物半導体層１４４と１４６との間にある酸化物半導体層１２４は、ＴＦＴデバイス５００のチャネル領域を形成し得る。高濃度ドープｎ型酸化物半導体層１４４は、ＴＦＴデバイス５００のソース領域を形成し得、高濃度ドープｎ型酸化物半導体層１４６は、ＴＦＴデバイス５００のドレイン領域を形成し得る。

図９、図１２、および図１３に示したＴＦＴデバイスのための製造プロセスの多数の変形形態が存在し得る。たとえば、本明細書で説明するプロセスのいずれも、フレキシブル基板を用いたロールツーロール処理方法とともに実施され得る。多数のＴＦＴデバイスが、ロールツーロール処理を使用して大きい基板上に製作され得る。別の例では、これらのプロセスは、トップゲートに加えて、またはトップゲートの代わりに、ボトムゲートを含むＴＦＴデバイスを作製するために使用され得る。図１４Ｂは、ＴＦＴデバイスの断面概略図の一例を示す。図１４Ｂに示すＴＦＴデバイス６００は、たとえば、プロセス３００または４００のうちの１つで作製され得る。ＴＦＴデバイス６００は、基板１２２と、下部金属層１３０と、下部誘電体層１３１と、酸化物半導体層１２４と、高濃度ドープｎ型酸化物半導体層１４４および１４６とを含む。下部金属層１３０は、ＴＦＴデバイス６００のボトムゲートを形成し得、下部誘電体層１３１は、ＴＦＴデバイス６００のゲート絶縁体を形成し得る。高濃度ドープｎ型酸化物半導体層１４４と１４６との間にある酸化物半導体層１２４は、ＴＦＴデバイス６００のチャネル領域を形成し得る。高濃度ドープｎ型酸化物半導体層１４４は、ＴＦＴデバイス６００のソース領域を形成し得、高濃度ドープｎ型酸化物半導体層１４６は、ＴＦＴデバイス６００のドレイン領域を形成し得る。幾つかの実施態様では、ＴＦＴデバイス６００は、ソースコンタクトおよびドレインコンタクト（図示せず）を含み得る。図示のように、ＴＦＴデバイス６００は、プロセス３００で作製され得、たとえば、プロセス３００のブロック３０２は、下部金属層１３０および下部誘電体層１３１の上にある酸化物半導体層を含む基板を設けることを含む。幾つかの実施態様では、プロセスは、ブロック３０２より前にこれらの層を形成することをさらに含み得る。ブロック３０４および３０６は、図１２に関して上記で説明したように実行され得る。幾つかの実施態様では、ＴＦＴデバイスは、トップゲート（図示せず）をさらに含み得る。

上記のように、ＴＦＴデバイスは、ディスプレイデバイスに関連付けられたハードウェアおよびデータ処理装置の一部であり得る。図１５Ａおよび図１５Ｂは、複数のＩＭＯＤを含むディスプレイデバイス４０を示すシステムブロック図の例を示す。ディスプレイデバイス４０は、たとえば、スマートフォン、セルラー電話または携帯電話であり得る。ただし、ディスプレイデバイス４０の同じ構成要素またはディスプレイデバイス４０の軽微な変形も、テレビジョン、タブレット、電子リーダー、ハンドへルドデバイスおよびポータブルメディアプレーヤなど、様々なタイプのディスプレイデバイスを示す。

ディスプレイデバイス４０は、ハウジング４１と、ディスプレイ３０と、アンテナ４３と、スピーカー４５と、入力デバイス４８と、マイクロフォン４６とを含む。ハウジング４１は、射出成形および真空成形を含む様々な製造プロセスのうちのいずれかから形成され得る。さらに、ハウジング４１は、限定はしないが、プラスチック、金属、ガラス、ゴム、およびセラミック、またはそれらの組合せを含む、様々な材料のうちのいずれかから製作され得る。ハウジング４１は、異なる色の、または異なるロゴ、ピクチャ、もしくはシンボルを含んでいる、他の取外し可能な部分と交換され得る、取外し可能な部分（図示せず）を含むことができる。

ディスプレイ３０は、本明細書で説明する、双安定またはアナログディスプレイを含む様々なディスプレイのうちのいずれかであり得る。ディスプレイ３０はまた、プラズマ、ＥＬ、ＯＬＥＤ、ＳＴＮ ＬＣＤ、またはＴＦＴ ＬＣＤなど、フラットパネルディスプレイ、あるいはＣＲＴまたは他の管デバイスなど、非フラットパネルディスプレイを含むように構成され得る。さらに、ディスプレイ３０は、本明細書で説明する干渉変調器ディスプレイを含むことができる。

ディスプレイデバイス４０の構成要素は図１５Ｂに概略的に示されている。ディスプレイデバイス４０は、ハウジング４１を含み、それの中に少なくとも部分的に密閉された追加の構成要素を含むことができる。たとえば、ディスプレイデバイス４０は、トランシーバ４７に結合されたアンテナ４３を含むネットワークインターフェース２７を含む。トランシーバ４７はプロセッサ２１に接続され、プロセッサ２１は調整ハードウェア５２に接続される。調整ハードウェア５２は、信号を調整する（たとえば、信号をフィルタ処理する）ように構成され得る。調整ハードウェア５２は、スピーカー４５およびマイクロフォン４６に接続される。プロセッサ２１は、入力デバイス４８およびドライバコントローラ２９にも接続される。ドライバコントローラ２９は、フレームバッファ２８に、およびアレイドライバ２２に結合され、アレイドライバ２２は次にディスプレイアレイ３０に結合される。幾つかの実施態様では、電源５０が、特定のディスプレイデバイス４０設計における実質的にすべての構成要素に電力を与えることができる。

ネットワークインターフェース２７は、ディスプレイデバイス４０がネットワークを介して１つまたは複数のデバイスと通信することができるように、アンテナ４３とトランシーバ４７とを含む。ネットワークインターフェース２７はまた、たとえば、プロセッサ２１のデータ処理要件を軽減するための、何らかの処理能力を有し得る。アンテナ４３は信号を送信および受信することができる。幾つかの実施態様では、アンテナ４３は、ＩＥＥＥ１６．１１（ａ）、（ｂ）、または（ｇ）を含むＩＥＥＥ１６．１１規格、あるいはＩＥＥＥ８０２．１１ａ、ｂ、ｇ、ｎおよびそれらのさらなる実施態様を含むＩＥＥＥ８０２．１１規格に従って、ＲＦ信号を送信および受信する。幾つかの他の実施態様では、アンテナ４３は、ＢＬＵＥＴＯＯＴＨ規格に従ってＲＦ信号を送信および受信する。セルラー電話の場合、アンテナ４３は、３Ｇまたは４Ｇ技術を利用するシステムなどのワイヤレスネットワーク内で通信するために使用される、符号分割多元接続（ＣＤＭＡ）、周波数分割多元接続（ＦＤＭＡ）、時分割多元接続（ＴＤＭＡ）、Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ ｃｏｍｍｕｎｉｃａｔｉｏｎｓ（ＧＳＭ（登録商標））、ＧＳＭ／Ｇｅｎｅｒａｌ Ｐａｃｋｅｔ Ｒａｄｉｏ Ｓｅｒｖｉｃｅ（ＧＰＲＳ）、Ｅｎｈａｎｃｅｄ Ｄａｔａ ＧＳＭ Ｅｎｖｉｒｏｎｍｅｎｔ（ＥＤＧＥ）、Ｔｅｒｒｅｓｔｒｉａｌ Ｔｒｕｎｋｅｄ Ｒａｄｉｏ（ＴＥＴＲＡ）、広帯域ＣＤＭＡ（Ｗ−ＣＤＭＡ（登録商標））、Ｅｖｏｌｕｔｉｏｎ Ｄａｔａ Ｏｐｔｉｍｉｚｅｄ（ＥＶ−ＤＯ）、１ｘＥＶ−ＤＯ、ＥＶ−ＤＯ Ｒｅｖ Ａ、ＥＶ−ＤＯ Ｒｅｖ Ｂ、高速パケットアクセス（ＨＳＰＡ）、高速ダウンリンクパケットアクセス（ＨＳＤＰＡ）、高速アップリンクパケットアクセス（ＨＳＵＰＡ）、発展型高速パケットアクセス（ＨＳＰＡ＋）、Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ（ＬＴＥ）、ＡＭＰＳ、または他の知られている信号を受信するように設計される。トランシーバ４７は、アンテナ４３から受信された信号がプロセッサ２１によって受信され、プロセッサ２１によってさらに操作され得るように、その信号を前処理することができる。トランシーバ４７はまた、プロセッサ２１から受信された信号がアンテナ４３を介してディスプレイデバイス４０から送信され得るように、その信号を処理することができる。幾つかの実施態様では、トランシーバ４７は受信機によって置き換えられ得る。さらに、幾つかの実施態様では、ネットワークインターフェース２７は、プロセッサ２１に送られるべき画像データを記憶または生成することができる画像ソースによって置き換えられ得る。プロセッサ２１は、ディスプレイデバイス４０の全体的な動作を制御することができる。プロセッサ２１は、ネットワークインターフェース２７または画像ソースから圧縮された画像データなどのデータを受信し、そのデータを生画像データに、または生画像データに容易に処理されるフォーマットに、処理する。プロセッサ２１は、処理されたデータをドライバコントローラ２９に、または記憶のためにフレームバッファ２８に送ることができる。生データは、一般に、画像内の各ロケーションにおける画像特性を識別する情報を指す。たとえば、そのような画像特性は、色、飽和、およびグレースケールレベルを含むことができる。

プロセッサ２１は、ディスプレイデバイス４０の動作を制御するためのマイクロコントローラ、ＣＰＵ、または論理ユニットを含むことができる。調整ハードウェア５２は、スピーカー４５に信号を送信するための、およびマイクロフォン４６から信号を受信するための、増幅器およびフィルタを含み得る。調整ハードウェア５２は、ディスプレイデバイス４０内の個別構成要素であり得、あるいはプロセッサ２１または他の構成要素内に組み込まれ得る。

ドライバコントローラ２９は、プロセッサ２１によって生成された生画像データをプロセッサ２１から直接、またはフレームバッファ２８から取ることができ、アレイドライバ２２への高速送信のために適宜に生画像データを再フォーマットすることができる。幾つかの実施態様では、ドライバコントローラ２９は、生画像データを、ラスタ様フォーマットを有するデータフローに再フォーマットすることができ、その結果、そのデータフローは、ディスプレイアレイ３０にわたって走査するのに好適な時間順序を有する。次いで、ドライバコントローラ２９は、フォーマットされた情報をアレイドライバ２２に送る。ＬＣＤコントローラなどのドライバコントローラ２９は、しばしば、スタンドアロン集積回路（ＩＣ）としてシステムプロセッサ２１に関連付けられるが、そのようなコントローラは多くの方法で実施され得る。たとえば、コントローラは、ハードウェアとしてプロセッサ２１中に埋め込まれるか、ソフトウェアとしてプロセッサ２１中に埋め込まれるか、またはハードウェアにおいてアレイドライバ２２と完全に一体化され得る。

アレイドライバ２２は、ドライバコントローラ２９からフォーマットされた情報を受信することができ、ビデオデータを波形の並列セットに再フォーマットすることができ、波形の並列セットは、ディスプレイのピクセルのｘ−ｙ行列から来る、数百の、および時には数千の（またはより多くの）リード線に毎秒何回も適用される。

幾つかの実施態様では、ドライバコントローラ２９、アレイドライバ２２、およびディスプレイアレイ３０は、本明細書で説明するディスプレイのタイプのうちのいずれにも適している。たとえば、ドライバコントローラ２９は、従来のディスプレイコントローラまたは双安定ディスプレイコントローラ（ＩＭＯＤコントローラなど）であり得る。さらに、アレイドライバ２２は、従来のドライバまたは双安定ディスプレイドライバ（ＩＭＯＤディスプレイドライバなど）であり得る。さらに、ディスプレイアレイ３０は、従来のディスプレイアレイまたは双安定ディスプレイアレイ（ＩＭＯＤのアレイを含むディスプレイなど）とすることができる。幾つかの実施態様では、ドライバコントローラ２９はアレイドライバ２２と一体化することができる。そのような実施態様は、高集積システム、たとえば、携帯電話、ポータブル電子デバイス、腕時計または小面積ディスプレイにおいて、有用であることがある。

幾つかの実施態様では、入力デバイス４８は、たとえば、ユーザがディスプレイデバイス４０の動作を制御できるように構成することができる。入力デバイス４８は、ＱＷＥＲＴＹキーボードまたは電話キーパッドなどのキーパッド、ボタン、スイッチ、ロッカー、タッチセンシティブスクリーン、ディスプレイアレイ３０と一体化されたタッチセンシティブスクリーン、あるいは感圧膜または感熱膜を含むことができる。マイクロフォン４６は、ディスプレイデバイス４０のための入力デバイスとして構成することができる。幾つかの実施態様では、ディスプレイデバイス４０の動作を制御するために、マイクロフォン４６を通してのボイスコマンドを用いることができる。

電源５０は種々のエネルギー蓄積デバイスを含むことができる。たとえば、電源５０は、ニッケルカドミウムバッテリまたはリチウムイオンバッテリなどの充電式バッテリとすることができる。充電式バッテリを使用する実施態様では、充電式バッテリは、たとえば、壁コンセントあるいは光起電性デバイスまたはアレイから来る電力を使用して充電可能な場合がある。代替的には、充電式バッテリはワイヤレス充電可能とすることができる。電源５０はまた、再生可能エネルギー源、キャパシタ、あるいはプラスチック太陽電池または太陽電池塗料を含む太陽電池とすることもできる。電源５０はまた、壁コンセントから電力を受け取るように構成することもできる。

幾つかの実施態様では、制御プログラマビリティがドライバコントローラ２９中に存在し、これは電子ディスプレイシステム中の幾つかの場所に配置され得る。幾つかの他の実施態様では、制御プログラマビリティがアレイドライバ２２中に存在する。上記で説明した最適化は、任意の数のハードウェアおよび／またはソフトウェア構成要素において、ならびに様々な構成において実施され得る。

本明細書で開示する実施態様に関して説明した様々な例示的な論理、論理ブロック、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実施され得る。ハードウェアとソフトウェアの互換性が、概して機能に関して説明され、上記で説明した様々な例示的な構成要素、ブロック、モジュール、回路およびステップにおいて示された。そのような機能がハードウェアで実施されるか、ソフトウェアで実施されるかは、特定の適用例および全体的なシステムに課された設計制約に依存する。

本明細書で開示する態様に関して説明した様々な例示的な論理、論理ブロック、モジュール、および回路を実施するために使用される、ハードウェアおよびデータ処理装置は、汎用シングルチップまたはマルチチッププロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブル論理デバイス、個別ゲートまたはトランジスタ論理、個別ハードウェア構成要素、あるいは本明細書で説明した機能を実行するように設計されたそれらの任意の組合せを用いて実施または実行され得る。汎用プロセッサは、マイクロプロセッサ、あるいは任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であり得る。プロセッサは、コンピューティングデバイスの組合せ、たとえば、ＤＳＰとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携する１つまたは複数のマイクロプロセッサ、あるいは任意の他のそのような構成として実施することもできる。幾つかの実施態様では、特定のステップおよび方法が、所与の機能に固有である回路によって実行され得る。

１つまたは複数の態様では、説明した機能は、本明細書で開示する構造を含むハードウェア、デジタル電子回路、コンピュータソフトウェア、ファームウェア、およびそれらの上記構造の構造的等価物において、またはそれらの任意の組合せにおいて実施され得る。また、本明細書で説明した主題の実施態様は、１つまたは複数のコンピュータプログラムとして、すなわち、データ処理装置が実行するためにコンピュータ記憶媒体上に符号化された、またはデータ処理装置の動作を制御するための、コンピュータプログラム命令の１つまたは複数のモジュールとして、実施され得る。

本開示で説明した実施態様への様々な修正は当業者には容易に明らかであり得、本明細書で定義した一般原理は、本開示の趣旨または範囲から逸脱することなく他の実施態様に適用され得る。したがって、特許請求の範囲は、本明細書で示した実施態様に限定されるものではなく、本開示と、本明細書で開示する原理および新規の特徴とに一致する、最も広い範囲を与られるべきである。「例示的」という単語は、本明細書ではもっぱら「例、事例、または例示の働きをすること」を意味するために使用される。本明細書に「例示的」と記載されたいかなる実施態様も、必ずしも他の可能性または実施態様よりも好ましいまたは有利であると解釈されるべきではない。さらに、「上側」および「下側」という用語は、図の説明を簡単にするために時々使用され、適切に配向されたページ上の図の配向に対応する相対位置を示すが、実施されたＩＭＯＤの適切な配向を反映しないことがあることを、当業者は容易に諒解されよう。

また、別個の実施態様に関して本明細書で説明された幾つかの特徴は、単一の実施態様において組合せで実施され得る。また、逆に、単一の実施態様に関して説明した様々な特徴は、複数の実施態様において別個に、あるいは任意の好適な部分組合せで実施され得る。その上、特徴は、幾つかの組合せで働くものとして上記で説明され、初めにそのように請求されることさえあるが、請求される組合せからの１つまたは複数の特徴は、場合によってはその組合せから削除され得、請求される組合せは、部分組合せ、または部分組合せの変形形態を対象とし得る。

同様に、動作は特定の順序で図面に示されているが、そのような動作は、望ましい結果を達成するために、示される特定の順序でまたは順番に実行される必要がないこと、またはすべての例示される動作が実行される必要があるとは限らないことは、当業者は容易に認識されよう。さらに、図面は、流れ図の形態でもう１つの例示的なプロセスを概略的に示し得る。ただし、図示されていない他の動作が、概略的に示される例示的なプロセスに組み込まれ得る。たとえば、１つまたは複数の追加の動作が、図示の動作のうちのいずれかの前に、後に、同時に、またはそれの間で、実行され得る。幾つかの状況では、マルチタスキングおよび並列処理が有利であり得る。その上、上記で説明した実施態様における様々なシステム構成要素の分離は、すべての実施態様においてそのような分離を必要とするものとして理解されるべきでなく、説明するプログラム構成要素およびシステムは、概して、単一のソフトウェア製品において互いに一体化されるか、または複数のソフトウェア製品にパッケージングされ得ることを理解されたい。さらに、他の実施態様が以下の特許請求の範囲内に入る。場合によっては、特許請求の範囲に記載の行為は、異なる順序で実行され、依然として望ましい結果を達成することができる。

１２ 干渉変調器、ＩＭＯＤ、ピクセル
１３、１５ 光
１４ 可動反射層、層、反射層
１４ａ 反射副層、伝導性層、副層
１４ｂ 支持層、誘電支持層、副層
１４ｃ 伝導性層、副層
１６ 光学スタック、層
１６ａ 吸収層、光吸収体、副層、導体／吸収体副層
１６ｂ 誘電体、副層
１８ ポスト、支持体、支持ポスト
１９ ギャップ、キャビティ
２０ 透明基板、基板
２１ プロセッサ、システムプロセッサ
２２ アレイドライバ
２３ ブラックマスク構造、ブラックマスク、干渉スタックブラックマスク構造
２４ 行ドライバ回路
２５ 犠牲層、犠牲材料
２６ 列ドライバ回路
２７ ネットワークインターフェース
２８ フレームバッファ
２９ ドライバコントローラ
３０ ディスプレイアレイ、パネル、ディスプレイ
３２ テザー
３４ 変形可能層
３５ スペーサ層
４０ ディスプレイデバイス
４１ ハウジング
４３ アンテナ
４５ スピーカー
４６ マイクロフォン
４７ トランシーバ
４８ 入力デバイス
５０ 電源
５２ 調整ハードウェア
６０ａ 第１のライン時間、ライン時間
６０ｂ 第２のライン時間、ライン時間
６０ｃ 第３のライン時間、ライン時間
６０ｄ 第４のライン時間、ライン時間
６０ｅ ライン時間、第５のライン時間
６２ 高いセグメント電圧
６４ 低いセグメント電圧
７０ 開放電圧
７２ 高い保持電圧
７４ 高いアドレス電圧
７６ 低い保持電圧
７８ 低いアドレス電圧
１２２ 基板
１２４ 酸化物半導体層
１２６ 第１の誘電体層
１２８ 第１の金属層
１３０ 下部金属層
１３１ 下部誘電体層
１３２ チャネルエリア
１３４ ソースエリア
１３６ ドレインエリア
１４２ 誘電体側壁
１４４、１４６ 高濃度ドープｎ型酸化物半導体層
１５２、１５４ 領域
１６２ 第２の誘電体層
１６４ ソースコンタクト
１６６ ドレインコンタクト
２００、５００、６００ ＴＦＴデバイス
２０２ 第１の金属層１２８の寸法
２０４ ＴＦＴデバイス２００の寸法

Claims (24)

1. 基板を設けるステップであって、前記基板は表面を有し、前記表面は、ソースエリアと、ドレインエリアと、チャネルエリアとを含み、前記基板は、前記基板の前記表面上の酸化物半導体層と、前記基板の前記チャネルエリアの上にある前記酸化物半導体層上のマスクとを含むステップと、
   金属カチオンを、前記基板の前記ソースエリアおよび前記ドレインエリアの上にある前記酸化物半導体層中に注入して、ドープｎ型酸化物半導体層を形成するステップと、
   を含み、
   前記金属カチオンの注入深さが前記酸化物半導体層の厚さに等しく、
   前記金属カチオンが、ハフニウムカチオン（Ｈｆ^＋）、およびスズカチオン（Ｓｎ^＋）のうちの１つまたは複数から選択され、
   前記金属カチオンが、前記酸化物半導体層の構成金属のカチオンである、方法。
2. 前記マスクが、薄膜トランジスタ（ＴＦＴ）のための金属ゲートを含む、請求項１に記載の方法。
3. 前記酸化物半導体層が、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、ハフニウム（Ｈｆ）、およびスズ（Ｓｎ）のうちの１つまたは複数を含む、請求項１または２に記載の方法。
4. 前記チャネルエリアの上にある前記酸化物半導体層上に第１の誘電体層を形成するステップと、前記第１の誘電体層上に第１の金属層を形成するステップと、をさらに含む、請求項１から３のいずれか一項に記載の方法。
5. 前記マスクが前記第１の金属層を含む、請求項４に記載の方法。
6. 前記第１の金属層および前記ドープｎ型酸化物半導体層上に、第２の誘電体層を形成するステップと、
   前記第２の誘電体層の部分を除去して、前記基板の前記ソースエリアの上にある前記ドープｎ型酸化物半導体層と、前記基板の前記ドレインエリアの上にある前記ドープｎ型酸化物半導体層とを露出させるステップと、
   第１のコンタクトと第２のコンタクトとを形成するステップであって、前記第１のコンタクトが、前記基板の前記ソースエリアの上にある前記ドープｎ型酸化物半導体層に接触し、前記第２のコンタクトが、前記基板の前記ドレインエリアの上にある前記ドープｎ型酸化物半導体層に接触するステップと、
   をさらに含む、請求項４に記載の方法。
7. 前記第１の金属層上、ならびに、前記基板の前記ソースエリアおよび前記ドレインエリアの上にある前記酸化物半導体層上に、第２の誘電体層を形成するステップと、
   前記第２の誘電体層をエッチングして、前記第１の金属層および前記第１の誘電体層に関連付けられた、誘電体側壁を形成するステップと、
   をさらに含む、請求項４に記載の方法。
8. 前記金属カチオンが、約１０^１９原子／ｃｍ^３よりも高い、前記基板の前記ソースエリアおよび前記ドレインエリアの上にある前記酸化物半導体層中の濃度まで注入される、請求項１から７のいずれか一項に記載の方法。
9. 前記酸化物半導体層が、約１０〜１００ナノメートルの厚さである、請求項１から８のいずれか一項に記載の方法。
10. 第１のイオンを、前記チャネルエリアの上にある前記酸化物半導体層の少なくとも１つの領域中に注入するステップをさらに含む、請求項１から９のいずれか一項に記載の方法。
11. 前記第１のイオンが金属カチオンである、請求項１０に記載の方法。
12. 前記第１のイオンが、約１０^１２原子／ｃｍ^２と１０^２０原子／ｃｍ^２との間のドーズを使用して注入される、請求項１０に記載の方法。
13. 請求項１から１２に記載の方法のいずれかに従って作製されるデバイス。
14. 表面を含む基板と、
    前記基板表面上の酸化物半導体層であって、前記酸化物半導体層は、チャネル領域と、ソース領域と、ドレイン領域とを含み、前記酸化物半導体層の前記ソース領域および前記ドレイン領域は、約１０^１９原子／ｃｍ^３よりも高い濃度まで金属カチオンが注入されたドープｎ型酸化物半導体層であり、前記金属カチオンの注入深さが前記酸化物半導体層の厚さに等しい、酸化物半導体層と、
    前記酸化物半導体層の前記チャネル領域上の第１の誘電体層と、
    前記第１の誘電体層上の第１の金属層と、
    を備え、
    前記金属カチオンが、ハフニウムカチオン（Ｈｆ^＋）、およびスズカチオン（Ｓｎ^＋）のうちの１つまたは複数から選択され、
    前記金属カチオンが、前記酸化物半導体層の構成金属のカチオンである、装置。
15. 前記酸化物半導体層が、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、ハフニウム（Ｈｆ）、およびスズ（Ｓｎ）のうちの１つまたは複数を含む、請求項１４に記載の装置。
16. 前記ソース領域に接触する第１のコンタクトと、前記ドレイン領域に接触する第２のコンタクトとをさらに備える、請求項１４または１５に記載の装置。
17. 前記第１の誘電体層の両側、および前記第１の金属層の両側の誘電体側壁であって、第１の誘電体側壁および第２の誘電体側壁が、前記酸化物半導体層の前記チャネル領域の部分の上にある、誘電体側壁、をさらに備える、請求項１４に記載の装置。
18. 前記装置が、
    第２の誘電体層をさらに備え、前記第２の誘電体層が、前記第１の金属層、前記酸化物半導体層の前記ソース領域、および前記酸化物半導体層の前記ドレイン領域上である、請求項１４から１７のいずれか一項に記載の装置。
19. 前記基板がガラス基板を含む、請求項１４から１８のいずれか一項に記載の装置。
20. ディスプレイと、
    前記ディスプレイと通信するように構成され、画像データを処理するように構成されるプロセッサと、
    前記プロセッサと通信するように構成されるメモリデバイスと、
    をさらに備える、請求項１４から１９のいずれか一項に記載の装置。
21. 前記ディスプレイに少なくとも１つの信号を送るように構成されるドライバ回路と、
    前記ドライバ回路に前記画像データの少なくとも一部を送るように構成されるコントローラとをさらに備える、請求項２０に記載の装置。
22. 前記プロセッサに前記画像データを送るように構成される画像ソースモジュールであって、受信機、トランシーバ、および送信機のうちの少なくとも１つを含む、画像ソースモジュールをさらに備える、請求項２０または２１に記載の装置。
23. 入力データを受信し、前記入力データを前記プロセッサに通信するように構成される入力デバイスをさらに備える、請求項２０から２２のいずれか一項に記載の装置。
24. 前記ディスプレイが、液晶ディスプレイまたは有機発光ダイオードディスプレイである、請求項２０から２３のいずれか一項に記載の装置。

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