JP5882824B2 - 半導体記憶装置 - Google Patents

Description

本発明は半導体記憶装置に関する。特に本発明は、電源を切っても記憶している論理状態が消えない信号処理装置の半導体記憶装置に関する。

中央演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などの信号処理装置は、その用途によって多種多様な構成を有している。信号処理装置は、一般的に、データやプログラムを記憶するためのメインメモリの他に、レジスタ、キャッシュメモリなど、各種の記憶装置が設けられている。レジスタは、演算処理やプログラムの実行状態の保持などのために一時的にデータ信号を保持する役割を担っている。また、キャッシュメモリは、演算装置とメインメモリの間に介在し、低速なメインメモリへのアクセスを減らして演算処理を高速化させることを目的として設けられている。

信号処理装置においてレジスタやキャッシュメモリ等の記憶装置は、メインメモリよりも高速でデータ信号の書き込みを行う必要がある。よって、通常は、レジスタまたはキャッシュメモリとしてフリップフロップまたはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等が用いられる。つまり、これらのレジスタ、キャッシュメモリ等には、電源電圧の供給が途絶えるとデータ信号を消失してしまう揮発性の記憶装置が用いられている。

消費電力を抑えるため、データ信号の入出力が行われない期間において信号処理装置への電源電圧の供給を一時的に停止するという方法が提案されている（例えば、特許文献１参照）。特許文献１の方法では、揮発性の記憶装置の周辺に不揮発性の記憶装置を配置し、電源電圧の供給を停止する際、上記データ信号をその不揮発性の記憶装置に一時的に記憶させる。

特開２０１０−１２４２９０号公報

特許文献１に記載の構成では、信号処理装置において電源電圧の供給を停止する間、揮発性の記憶装置の周辺に配置した不揮発性の記憶装置へ揮発性の記憶装置のデータ信号を記憶させることができる。

しかしながら特許文献１に記載の構成では、揮発性の記憶装置と不揮発性の記憶装置とを分割して設けている。そのため電源電圧の供給を停止する際、データ信号を揮発性の記憶装置から不揮発性の記憶装置に退避させる必要がある。また電源電圧の供給を再開する際、データ信号を不揮発性の記憶装置から揮発性の記憶装置へ復帰させる必要がある。

上述の課題に鑑み、本発明の一態様は、電源電圧の供給の停止及び再開を行う構成において、揮発性の記憶装置と不揮発性の記憶装置との間のデータ信号の退避及び復帰の必要のない半導体記憶装置を提供することを課題の一とする。

本発明の一態様は、電源電圧の供給が停止してもデータ信号の保持を可能とする構成において、揮発性の記憶装置と不揮発性の記憶装置を分離することなく構成する。具体的には、半導体記憶装置に、酸化物半導体を半導体層に有するトランジスタ及び容量素子を設け、酸化物半導体を半導体層に有するトランジスタと容量素子が接続されたデータ保持部にデータ信号を保持する構成とする。そしてデータ保持部に保持される電位は、電荷をリークすることなくデータ保持部に保持した電位の制御が可能なデータ電位保持回路、及び容量素子を介した容量結合によって、データ電位制御回路で制御されるものである。

本発明の一態様は、第１端子よりデータが供給される第１のトランジスタと、第１のトランジスタの第２端子と、第２のトランジスタの第１端子と、第１の容量素子の第１の電極とに電気的に接続され、データを保持する第１のデータ保持部と、第１のデータ保持部における電位を保持した状態でデータの出力を行う第１のデータ電位保持出力回路と、第１のデータ電位保持出力回路の出力信号と第１の容量素子制御信号とが入力され、第１の容量素子の第２の電極の電位を制御する第１のデータ電位制御回路と、第２のトランジスタの第２端子と、第３のトランジスタの第１端子と、第２の容量素子の第１の電極とに電気的に接続され、第２のトランジスタを介して供給されるデータを保持する第２のデータ保持部と、第２のデータ保持部における電位を保持した状態でデータの出力を行う第２のデータ電位保持出力回路と、第２のデータ電位保持出力回路の出力信号と第２の容量素子制御信号とが入力され、第２の容量素子の第２の電極の電位を制御する第２のデータ電位制御回路と、を有し、第１のトランジスタ及び第３のトランジスタのゲートには、第１のゲート制御信号が入力され、第２のトランジスタのゲートには第２のゲート制御信号が入力され、第１のデータ保持部は、第１のトランジスタ及び第２のトランジスタを非導通状態とすることでデータを保持し、第２のデータ保持部は、第２のトランジスタ及び第３のトランジスタを非導通状態とすることで第２のトランジスタを介して供給されるデータを保持し、第１のデータ電位制御回路は、第１のデータ電位制御回路の出力端子の電位を変化させ、第１の容量素子を介した容量結合により第１のデータ保持部の電位を制御し、第２のデータ電位制御回路は、第２のデータ電位制御回路の出力端子の電位を変化させ、第２の容量素子を介した容量結合により第２のデータ保持部の電位を制御する半導体記憶装置である。

本発明の一態様は、第１端子よりデータが供給される第１のトランジスタと、第１のトランジスタの第２端子と、第２のトランジスタの第１端子と、第１の容量素子の第１の電極と、第１のインバータ回路の入力端子とに電気的に接続され、データを保持する第１のデータ保持部と、第１のインバータ回路の出力端子の信号と第１の容量素子制御信号とが入力され、出力端子が第１の容量素子の第２の電極に電気的に接続された第１の否定論理和回路と、第２のトランジスタの第２端子と、第３のトランジスタの第１端子と、第２の容量素子の第１の電極と、第２のインバータ回路の入力端子とに電気的に接続され、第２のトランジスタを介して供給されるデータを保持する第２のデータ保持部と、第２のインバータ回路の出力端子の信号と第２の容量素子制御信号とが入力され、出力端子が第２の容量素子の第２の電極に電気的に接続された第２の否定論理和回路と、を有し、第１のトランジスタ及び第３のトランジスタのゲートには、第１のゲート制御信号が入力され、第２のトランジスタのゲートには第２のゲート制御信号が入力され、第１のデータ保持部は、第１のトランジスタ及び第２のトランジスタを非導通状態とすることでデータを保持し、第２のデータ保持部は、第２のトランジスタ及び第３のトランジスタを非導通状態とすることで第２のトランジスタを介して供給されるデータを保持し、第１の否定論理和回路は、第１のインバータ回路の出力端子の信号及び第１の容量素子制御信号により第１の否定論理和回路の出力端子の電位を変化させ、第１の容量素子を介した容量結合により第１のデータ保持部の電位を制御し、第２の否定論理和回路は、第２のインバータ回路の出力端子の信号及び第２の容量素子制御信号により第２の否定論理和回路の出力端子の電位を変化させ、第２の容量素子を介した容量結合により第２のデータ保持部の電位を制御する半導体記憶装置である。

本発明の一態様において、第１のインバータ回路、第２のインバータ回路、第１の否定論理和回路及び第２の否定論理和回路を構成するトランジスタはシリコンを半導体層に有するトランジスタである半導体記憶装置が好ましい。

本発明の一態様において、シリコンを半導体層に有するトランジスタと第１のトランジスタ乃至第３のトランジスタとが積層して設けられている半導体記憶装置が好ましい。

本発明の一態様において、第１のトランジスタ乃至第３のトランジスタは、酸化物半導体を半導体層に有するトランジスタである半導体記憶装置が好ましい。

本発明の一態様において、酸化物半導体は、Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体である半導体記憶装置が好ましい。

本発明の一態様により、電源電圧の停止及び再開を行う構成において、揮発性の記憶装置と不揮発性の記憶装置との間のデータ信号の退避及び復帰の必要のない半導体記憶装置を提供することができる。

半導体記憶装置の回路図。 半導体記憶装置の回路図。 半導体記憶装置の動作のタイミングチャート図。 半導体記憶装置の動作を説明する図。 半導体記憶装置の動作を説明する図。 半導体記憶装置の動作を説明する図。 半導体記憶装置の動作のタイミングチャート図。 半導体記憶装置の回路図。 半導体記憶装置の回路図。 半導体記憶装置の動作のタイミングチャート図。 半導体記憶装置の回路図。 半導体記憶装置の回路図。 信号処理装置のブロック図。 半導体記憶装置を用いたＣＰＵのブロック図。 半導体記憶装置の作製工程を示す図。 半導体記憶装置の作製工程を示す図。 半導体記憶装置の作製工程を示す図。 半導体記憶装置の構成を示す断面図。 本発明の一態様に係る酸化物材料の構造を説明する図。 本発明の一態様に係る酸化物材料の構造を説明する図。 本発明の一態様に係る酸化物材料の構造を説明する図。 トランジスタの構造を示す図。 トランジスタの構造を示す図。 計算によって得られた移動度のゲート電圧依存性を説明する図である。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図である。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図である。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図である。 計算に用いたトランジスタの断面構造を説明する図である。 酸化物半導体膜を用いたトランジスタ特性のグラフ。 試料１のトランジスタのＢＴ試験後のＶｇｓ−Ｉｄｓ特性を示す図。 試料２であるトランジスタのＢＴ試験後のＶｇｓ−Ｉｄｓ特性を示す図。 試料Ａおよび試料ＢのＸＲＤスペクトルを示す図。 トランジスタのオフ電流と測定時基板温度との関係を示す図。 Ｉ_ｄｓおよび電界効果移動度のＶ_ｇｓ依存性を示す図。 基板温度としきい値電圧の関係および基板温度と電界効果移動度の関係を示す図。

以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明の構成は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。

なお、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、信号波形、または領域は、明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定されない。

また、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗などの回路素子を介して間接的に接続している状態も、その範疇に含む。

また、回路図上は独立している構成要素どうしが接続しているように図示されている場合であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っているだけの場合もある。本明細書において接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。

また、トランジスタが有するソース（あるいはソース電極）とドレイン（あるいはドレイン電極）は、トランジスタの極性および各電極に与えられる電位の高低差によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる電極がソース（あるいはソース電極）と呼ばれ、高い電位が与えられる電極がドレイン（あるいはドレイン電極）と呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる電極がドレイン（あるいはドレイン電極）と呼ばれ、高い電位が与えられる電極がソース（あるいはソース電極）と呼ばれる。

本明細書では、便宜上、ソース（あるいはソース電極）とドレイン（あるいはドレイン電極）とが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソース（あるいはソース電極）とドレイン（あるいはドレイン電極）の呼び方が入れ替わる。したがって、いずれがソースまたはドレインであるかを限定することが困難である。そこで、本書類（明細書、特許請求の範囲又は図面など）においては、ソース及びドレインとして機能する領域を、ソースもしくはドレインと呼ばない場合がある。その場合、一例としては、それぞれを第１端子、第２端子と表記する場合がある。あるいは、それぞれを第１の電極、第２の電極と表記する場合がある。あるいは、それぞれを第１の領域、第２の領域と表記する場合がある。あるいは、ソース領域、ドレイン領域と表記する場合がある。

なお本明細書にて用いる第１、第２、第３、乃至第Ｎ（Ｎは自然数）という用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。

（実施の形態１）
半導体記憶装置は、カスケード接続することによってレジスタとして機能する回路とすることができる。本実施の形態では、信号処理装置における半導体記憶装置の構成について説明する。

なお、ＣＰＵ、マイクロプロセッサ、画像処理回路、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等が、信号処理装置の範疇に含まれる。

図１（Ａ）にレジスタとして機能する半導体記憶装置のブロック図の一例を示す。図１（Ａ）に示す本実施の形態の半導体記憶装置１００は、Ｎ段（Ｎは自然数）の半導体記憶装置１００＿１乃至１００＿Ｎがカスケード接続され、順次シフトしたパルス信号Ｑ１乃至ＱＮを出力する。なお１段目の半導体記憶装置には、入力端子Ｄ１にデータＤが入力され、２段目以降の半導体記憶装置には入力端子Ｄ２乃至ＤＮに前の段の出力信号ＯＵＴが供給される構成となる。

各段の半導体記憶装置には、第１のゲート制御信号Ｇａ、第２のゲート制御信号Ｇｂ、第１の容量素子制御信号Ｃａ、第２の容量素子制御信号Ｃｂが入力される。なお本実施の形態の構成では、データを保持しているタイミングで高電源電位ＶＤＤと低電源電位ＶＳＳ（ＧＮＤ）による電源電圧の供給が停止しても、半導体記憶装置の内部では取り込んだデータＤの保持が可能であり、再度電源電圧の供給が再開した場合に保持していたデータＤの出力から動作を再開可能とするものである。

なお本明細書における信号または電源電圧の供給の停止とは、信号または電源電圧を供給する配線に、信号または電源電圧の供給を行わないことをいう。また本明細書における信号または電源電圧の供給の再開とは、信号または電源電圧を供給する配線に、信号または電源電圧の供給を停止していた状態から再度供給を再開することをいう。また本明細書における信号の固定とは、例えば所定の周波数によって発振される交流信号を、高電源電位ＶＤＤまたは低電源電位ＶＳＳの固定電位の直流信号にすることをいう。

次いで具体的な回路構成について説明するため、図１（Ａ）の半導体記憶装置１００＿１の回路構成を図１（Ｂ）に示す。図１（Ｂ）に示す半導体記憶装置１００＿１は、第１のトランジスタ１１１、第２のトランジスタ１１２、第３のトランジスタ１１３、第１の容量素子１１４、第２の容量素子１１５、第１のデータ電位保持出力回路１１６、第２のデータ電位保持出力回路１１７、第１のデータ電位制御回路１１８、第２のデータ電位制御回路１１９を有する。

第１のトランジスタ１１１のソース及びドレインの一方（第１端子）は、データＤを供給するデータ信号線に接続されている。第１のトランジスタ１１１のソース及びドレインの他方（第２端子）は、第２のトランジスタ１１２の第１端子及び第１の容量素子１１４の第１の電極に接続されている。第１のトランジスタ１１１のゲートは、第１のゲート制御信号Ｇａを供給する配線に接続される。第２のトランジスタ１１２のゲートは、第２のゲート制御信号Ｇｂを供給する配線に接続される。なお、第１のトランジスタ１１１、第２のトランジスタ１１２及び第１の容量素子１１４が接続される配線は、第１のトランジスタ１１１を介して供給されるデータを保持する配線であり、以下の説明では第１のデータ保持部Ｄ＿ＨＯＬＤ１ともいう。

第１のデータ保持部Ｄ＿ＨＯＬＤ１には、第１のデータ電位保持出力回路１１６が接続される。第１のデータ電位保持出力回路１１６は、トランジスタで構成され、トランジスタのゲートに印加される信号に応じた信号の出力を行う回路である。第１のデータ電位保持出力回路１１６としては、相補型のトランジスタで構成されるインバータ回路またはバッファ回路が相当する。信号の入出力は、トランジスタのゲート絶縁膜でなる絶縁膜を間に介したチャネル形成領域により、電源電圧の電位の出力が制御されて行われるものとなる。

第１の容量素子１１４の第２の電極には、第１のデータ電位制御回路１１８が接続される。第１のデータ電位制御回路１１８は、第１の容量素子制御信号Ｃａ及び第１のデータ電位保持出力回路１１６の出力信号に応じて、第１の容量素子１１４の第２の電極の電位を制御する回路である。第１のデータ電位制御回路１１８で第１の容量素子１１４の第２の電極の電位を制御することにより、第１のデータ保持部Ｄ＿ＨＯＬＤ１が電気的に浮遊状態（フローティング状態）であるとき、第１の容量素子１１４を介した容量結合によって、電荷をリークさせることなく第１のデータ保持部Ｄ＿ＨＯＬＤ１の電位の制御を行うことができる。

第２のトランジスタ１１２のソース及びドレインの第２端子は、第３のトランジスタ１１３の第１端子及び第２の容量素子１１５の第１の電極に接続されている。第３のトランジスタ１１３のゲートは、第１のゲート制御信号Ｇａを供給する配線に接続される。なお、第２のトランジスタ１１２、第３のトランジスタ１１３及び第２の容量素子１１５が接続される配線は、第２のトランジスタ１１２を介して供給されるデータを保持する配線であり、以下の説明では第２のデータ保持部Ｄ＿ＨＯＬＤ２ともいう。

第２のデータ保持部Ｄ＿ＨＯＬＤ２には、第２のデータ電位保持出力回路１１７が接続される。第２のデータ電位保持出力回路１１７は、トランジスタで構成され、トランジスタのゲートに印加される信号に応じた信号の出力を行う回路である。第２のデータ電位保持出力回路１１７としては、相補型のトランジスタで構成されるインバータ回路またはバッファ回路が相当する。信号の入出力は、トランジスタのゲート絶縁膜でなる絶縁膜を間に介したチャネル形成領域により、電源電圧の電位の出力が制御されて行われるものとなる。

第２の容量素子１１５の第２の電極には、第２のデータ電位制御回路１１９が接続される。第２のデータ電位制御回路１１９は、第２の容量素子制御信号Ｃｂ及び第２のデータ電位保持出力回路１１７の出力信号に応じて、第２の容量素子１１５の第２の電極の電位を制御する回路である。第２のデータ電位制御回路１１９で第２の容量素子１１５の第２の電極の電位を制御することにより、第２のデータ保持部Ｄ＿ＨＯＬＤ２が電気的に浮遊状態（フローティング状態）であるとき、第２の容量素子１１５を介した容量結合によって、電荷をリークさせることなく第２のデータ保持部Ｄ＿ＨＯＬＤ２の電位の制御を行うことができる。

なお第１のデータ保持部Ｄ＿ＨＯＬＤ１は、図１（Ｂ）にも示すように、第１のトランジスタ１１１、第２のトランジスタ１１２、第１の容量素子１１４及び第１のデータ電位保持出力回路１１６に、接続されている。第１のデータ保持部Ｄ＿ＨＯＬＤ１は、第１の容量素子１１４及び第１のデータ電位保持出力回路１１６が絶縁膜を介して信号の入出力が行われる素子であるため、第１の容量素子１１４及び第１のデータ電位保持出力回路１１６からの電荷のリークはほとんどない。そのため、第１のトランジスタ１１１及び第２のトランジスタ１１２の非導通状態におけるオフ電流を極力低減することで第１のデータ保持部Ｄ＿ＨＯＬＤ１での電位の保持が可能となる。

また第２のデータ保持部Ｄ＿ＨＯＬＤ２は、図１（Ｂ）にも示すように、第２のトランジスタ１１２、第３のトランジスタ１１３、第２の容量素子１１５及び第２のデータ電位保持出力回路１１７に、接続されている。第２のデータ保持部Ｄ＿ＨＯＬＤ２は、第２の容量素子１１５及び第２のデータ電位保持出力回路１１７が絶縁膜を介して信号の入出力が行われる素子であるため、第２の容量素子１１５及び第２のデータ電位保持出力回路１１７からの電荷のリークはほとんどない。そのため、第２のトランジスタ１１２及び第３のトランジスタ１１３の非導通状態におけるオフ電流を極力低減することで第２のデータ保持部Ｄ＿ＨＯＬＤ２での電位の保持が可能となる。

本実施の形態では、第１のトランジスタ１１１乃至第３のトランジスタ１１３の非導通状態におけるオフ電流を極力低減するための構成として、酸化物半導体層にチャネルが形成されるトランジスタを用いる。なお図面において、第１のトランジスタ１１１乃至第３のトランジスタ１１３は酸化物半導体層にチャネルが形成されるトランジスタであることを示すために、ＯＳの符号を付している。

酸化物半導体としては、少なくともＩｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含有する。例えば、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物半導体や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ系酸化物半導体や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物半導体、Ｓｎ−Ｚｎ系酸化物半導体、Ａｌ−Ｚｎ系酸化物半導体、Ｚｎ−Ｍｇ系酸化物半導体、Ｓｎ−Ｍｇ系酸化物半導体、Ｉｎ−Ｍｇ系酸化物半導体や、Ｉｎ−Ｇａ系酸化物半導体、一元系金属の酸化物であるＩｎ系酸化物半導体、Ｓｎ系酸化物半導体、Ｚｎ系酸化物半導体などを用いることができる。また、上記酸化物半導体にＩｎとＧａとＳｎとＺｎ以外の元素、例えばＳｉＯ_２を含ませてもよい。

また、他の元素として、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。

例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その組成比は問わない。他にも酸化物半導体膜として特にＩｎ−Ｓｎ−Ｚｎ系酸化物半導体を用いる場合、トランジスタの移動度が高くすることができる。またＩｎ−Ｓｎ−Ｚｎ系酸化物半導体を用いる場合、トランジスタのしきい値電圧を安定して制御することが可能である。

また、酸化物半導体は、化学式ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０）で表記される薄膜を用いることができる。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。

また、酸化物半導体としてＩｎ−Ｚｎ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝１０：１〜１：２）、更に好ましくはＩｎ：Ｚｎ＝１．５：１〜１５：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝３：４〜１５：２）とする。例えば、Ｉｎ−Ｚｎ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。

なお前述のＩｎ−Ｓｎ−Ｚｎ系酸化物半導体を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｓｎ：Ｚｎ＝１：２：２、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３、Ｉｎ：Ｓｎ ：Ｚｎ＝１：１：１などとすればよい。

これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。

例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体でも、バルク内欠陥密度を低減することにより移動度を上げることができる。

酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも良いが、多結晶であることが好ましい。多結晶であれば高い移動度が期待できるからである。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。

アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。

また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。

なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。

なお、上記において、Ｓ_０は、測定面（座標（ｘ_１，ｙ_１）（ｘ_１，ｙ_２）（ｘ_２，ｙ_１）（ｘ_２，ｙ_２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ_０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。

酸化物半導体層内の水素を徹底的に排除することで高純度化された酸化物半導体層にチャネルが形成されるトランジスタは、そのオフ電流密度を１００ｚＡ／μｍ以下、好ましくは１０ｚＡ／μｍ以下、更に好ましくは１ｚＡ／μｍ以下にすることができる。よって、このオフ電流が、結晶性を有するシリコンを用いたトランジスタのオフ電流に比べて著しく低い。その結果、第１のトランジスタ１１１乃至第３のトランジスタ１１３が非導通状態である時、第１のデータ保持部Ｄ＿ＨＯＬＤ１及び第２のデータ保持部Ｄ＿ＨＯＬＤ２の電位を長期間にわたり保持することができる。

なお本明細書で説明するオフ電流とは、トランジスタが非導通状態のときに、ソースとドレインの間に流れる電流をいう。ｎチャネル型のトランジスタ（例えば、閾値電圧が０乃至２Ｖ程度）では、ゲートとソースとの間に印加される電圧が負の電圧の場合に、ソースとドレインとの間を流れる電流のことをいう。

なお、上記において、酸化物半導体材料の代わりに酸化物半導体材料と同等のオフ電流特性が実現できる材料を用いても良い。例えば、炭化シリコンをはじめとするワイドギャップ材料（より具体的には、例えば、エネルギーギャップＥｇが３ｅＶより大きい半導体材料）などを適用することができる。また、トランジスタの代わりにＭＥＭＳスイッチ等を用いて配線間の接続を切り離すことにより、第１のデータ保持部Ｄ＿ＨＯＬＤ１及び第２のデータ保持部Ｄ＿ＨＯＬＤ２の電荷の長期間の保持を実現する構成としてもよい。

次いで図２には、図１（Ｂ）における第１のデータ電位保持出力回路１１６、第２のデータ電位保持出力回路１１７、第１のデータ電位制御回路１１８、第２のデータ電位制御回路１１９を、具体的な回路の一例をとした回路図を示す。

図２で、第１のデータ電位保持出力回路１１６に含まれる回路は、第３のインバータ回路１２０である。第３のインバータ回路１２０により、第１のデータ保持部Ｄ＿ＨＯＬＤ１のデータ電位を変動させることなく、当該データの論理が反転した信号を出力することができる。なお第３のインバータ回路１２０の出力信号を、以下の説明において「第１のデータ反転信号ＩＮＶ＿ＯＵＴ１」と呼ぶ。

また図２で、第２のデータ電位保持出力回路１１７に含まれる回路は、第１のインバータ回路１２１である。第１のインバータ回路１２１により、第２のデータ保持部Ｄ＿ＨＯＬＤ２のデータ電位を変動させることなく、当該データの論理が反転した信号を出力することができる。なお第１のインバータ回路１２１の出力信号を、以下の説明において「第２のデータ反転信号ＩＮＶ＿ＯＵＴ２」と呼ぶ。

図２に示す第３のインバータ回路１２０及び第１のインバータ回路１２１は、例えば、ｐチャネル型トランジスタとｎチャネル型トランジスタとを組み合わせた回路構成を用いればよい。なお第３のインバータ回路１２０及び第１のインバータ回路１２１を用いる場合、パルス信号Ｑ１は、第２のデータ反転信号ＩＮＶ＿ＯＵＴ２の論理が反転した信号とするために、第２のインバータ回路１２２に第２のデータ反転信号ＩＮＶ＿ＯＵＴ２を入力してから出力する構成とすればよい。

また図２で、第１のデータ電位制御回路１１８に含まれる回路は、第１の否定論理和回路（以下、第１のＮＯＲ回路１２３という）である。第１のＮＯＲ回路１２３は、第１のデータ反転信号ＩＮＶ＿ＯＵＴ１と第１の容量素子制御信号Ｃａの否定論理和による論理の信号を第１の容量素子１１４の第２の電極に出力する。なお第１のデータ保持部Ｄ＿ＨＯＬＤ１が電気的に浮遊状態のとき、第１の容量素子１１４の第２の電極の電位を変化させることで、第１のトランジスタ１１１及び第２のトランジスタ１１２を導通状態とすることなく、第１のデータ保持部Ｄ＿ＨＯＬＤ１のデータ電位を変動させることができる。なお第１のＮＯＲ回路１２３の出力信号を、以下の説明において「第１のＮＯＲ出力信号ＮＯＲ＿ＯＵＴ１」と呼ぶ。

図２で、第２のデータ電位制御回路１１９に含まれる回路は、第２の否定論理和回路（以下、第２のＮＯＲ回路１２４という）である。第２のＮＯＲ回路１２４は、第２のデータ反転信号ＩＮＶ＿ＯＵＴ２と第２の容量素子制御信号Ｃｂの否定論理和による論理の信号を第２の容量素子１１５の第２の電極に出力する。なお第２のデータ保持部Ｄ＿ＨＯＬＤ２が電気的に浮遊状態のとき、第２の容量素子１１５の第２の電極の電位を変化させることで、第２のトランジスタ１１２及び第３のトランジスタ１１３を導通状態とすることなく、第２のデータ保持部Ｄ＿ＨＯＬＤ２のデータ電位を変動させることができる。なお第２のＮＯＲ回路１２４の出力信号を、以下の説明において「第２のＮＯＲ出力信号ＮＯＲ＿ＯＵＴ２」と呼ぶ。

図２に示す第１のＮＯＲ回路１２３及び第２のＮＯＲ回路１２４は、例えば、ｐチャネル型トランジスタとｎチャネル型トランジスタとを組み合わせた回路構成を用いればよい。

なお図２に示す第３のインバータ回路１２０、第１のインバータ回路１２１、第１のＮＯＲ回路１２３及び第２のＮＯＲ回路１２４を構成するトランジスタは、酸化物半導体以外の半導体でなる層または基板にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。

次いで半導体記憶装置がパルス信号を出力する際の動作について説明する。図３には図２に示す半導体記憶装置のタイミングチャート図を示し、当該タイミングチャート図を参照して動作を説明する。図３のタイミングチャート図において、ＶＤＤ、ＶＳＳ、Ｄ１、Ｇａ、Ｇｂ、Ｃａ、Ｃｂ、Ｄ＿ＨＯＬＤ１、ＩＮＶ＿ＯＵＴ１、ＮＯＲ＿ＯＵＴ１、Ｄ＿ＨＯＬＤ２、ＩＮＶ＿ＯＵＴ２、ＮＯＲ＿ＯＵＴ２、Ｑ１及びＯＵＴは、図２で説明した入出力信号、各端子及び各配線の電位に対応する。また図３に示すタイミングチャート図では、半導体記憶装置１００＿１が取り得る複数の状態について説明するため、図４乃至図６を用いて期間ｔ１乃至期間ｔ６の複数の期間を示している。

なお、以下に示す図３の動作の説明では、各トランジスタの導電型及び論理回路を、図２に示した構成として説明する。なお以下に示す動作の説明はこれに限定されず、各トランジスタの導通状態が同じ動作となれば、適宜各トランジスタの導電性、論理回路の組み合わせ及び各制御信号の電位を設定することができる。また各信号は、Ｈ信号（高電源電位ＶＤＤ）及びＬ信号（低電源電位ＶＳＳ）で表すことができる。また以下の説明において、容量結合により上昇する第１のデータ保持部Ｄ＿ＨＯＬＤ１及び第２のデータ保持部Ｄ＿ＨＯＬＤ２の電位を、「Ｈ’電位」（２ＶＤＤともいう）と表して説明することとする。なお図３乃至図６の説明において、第１のデータ保持部Ｄ＿ＨＯＬＤ１及び第２のデータ保持部Ｄ＿ＨＯＬＤ２の電位は、初期状態としてＬ信号であるとする。

なお、タイミングチャート図の説明では、各信号をＨ信号及びＬ信号で説明しているが、Ｈ信号及びＬ信号の電位は各信号で異なる構成としてもよい。例えば第１のゲート制御信号Ｇａ及び第２のゲート制御信号ＧｂのＨ信号は、データ信号ＤのＨ信号より大きくしておくことで、第１のトランジスタ１１１乃至第３のトランジスタ１１３でのしきい値電圧分の電位の低下を抑制することができる。

図３の期間ｔ１の動作について説明する。期間ｔ１は、データ信号線からＨ信号のデータを第１のデータ保持部Ｄ＿ＨＯＬＤ１に取り込む期間である。

期間ｔ１での半導体記憶装置１００＿１のトランジスタの導通状態、及び電流の流れを点線矢印で可視化した図を図４（Ａ）に示す。なお図４乃至図６の説明において、導通状態を表すトランジスタには「ＯＮ」、非導通状態を表すトランジスタには「ＯＦＦ」を付している。また図４乃至図６の説明において、入出力信号及び各配線の電位についてＨ信号に対応する「Ｈ」、Ｌ信号に対応する「Ｌ」を併せて付している。

期間ｔ１では、第１のゲート制御信号ＧａをＨ信号にすることで第１のトランジスタ１１１を導通状態にする。そしてデータ信号線からＨ信号を第１のデータ保持部Ｄ＿ＨＯＬＤ１に取り込む。また第２のゲート制御信号ＧｂをＬ信号にすることで第２のトランジスタ１１２を非導通状態にする。そして第２のデータ保持部Ｄ＿ＨＯＬＤ２の電位はＬ信号のままとする。また第１のゲート制御信号ＧａをＨ信号にすることで第３のトランジスタ１１３を導通状態にする。そして第２のデータ保持部Ｄ＿ＨＯＬＤ２のＬ信号を出力信号ＯＵＴとして出力する。

期間ｔ１で、第１のデータ保持部Ｄ＿ＨＯＬＤ１がＨ信号のとき、第１のデータ反転信号ＩＮＶ＿ＯＵＴ１はＬ信号となる。また第２のデータ保持部Ｄ＿ＨＯＬＤ２がＬ信号のとき、第２のデータ反転信号ＩＮＶ＿ＯＵＴ２はＨ信号となる。また第２のデータ反転信号ＩＮＶ＿ＯＵＴ２の論理が反転した信号であるパルス信号Ｑ１は、Ｌ信号となる。

期間ｔ１では、第１の容量素子制御信号ＣａをＨ信号とし、第１のＮＯＲ回路１２３には、Ｈ信号とＬ信号が入力される。その結果、第１のＮＯＲ出力信号ＮＯＲ＿ＯＵＴ１はＬ信号となる。また期間ｔ１では、第２の容量素子制御信号ＣｂをＬ信号とし、第２のＮＯＲ回路１２４には、Ｌ信号とＨ信号が入力される。その結果、第２のＮＯＲ出力信号ＮＯＲ＿ＯＵＴ２はＬ信号となる。

次いで図３の期間ｔ２の動作について説明する。期間ｔ２は、Ｈ信号のデータを第１のデータ保持部Ｄ＿ＨＯＬＤ１で保持する期間である。

期間ｔ２での半導体記憶装置１００＿１のトランジスタの導通状態を表す図を図４（Ｂ）に示す。

期間ｔ２では、第１のゲート制御信号ＧａをＬ信号にすることで第１のトランジスタ１１１を非導通状態にする。そして第１のデータ保持部Ｄ＿ＨＯＬＤ１、データ信号線の電位はＨ信号のままとする。また第２のゲート制御信号ＧｂをＬ信号にすることで第２のトランジスタ１１２を非導通状態にする。そして第２のデータ保持部Ｄ＿ＨＯＬＤ２の電位はＬ信号のままとする。また第１のゲート制御信号ＧａをＬ信号にすることで第３のトランジスタ１１３を非導通状態にする。そして出力信号ＯＵＴの電位はＬ信号とする。

期間ｔ２で、第１のデータ保持部Ｄ＿ＨＯＬＤ１がＨ信号のとき、第１のデータ反転信号ＩＮＶ＿ＯＵＴ１はＬ信号となる。また第２のデータ保持部Ｄ＿ＨＯＬＤ２がＬ信号のとき、第２のデータ反転信号ＩＮＶ＿ＯＵＴ２はＨ信号となる。また第２のデータ反転信号ＩＮＶ＿ＯＵＴ２の論理が反転した信号であるパルス信号Ｑ１は、Ｌ信号となる。

期間ｔ２では、第１の容量素子制御信号ＣａをＨ信号とし、第１のＮＯＲ回路１２３には、Ｈ信号とＬ信号が入力される。その結果、第１のＮＯＲ出力信号ＮＯＲ＿ＯＵＴ１はＬ信号となる。また期間ｔ２では、第２の容量素子制御信号ＣｂをＬ信号からＨ信号に切り替え、第２のＮＯＲ回路１２４には、Ｌ信号とＨ信号、またはＨ信号とＨ信号が入力される。その結果、第２のＮＯＲ出力信号ＮＯＲ＿ＯＵＴ２はＬ信号となる。

次いで図３の期間ｔ３の動作について説明する。期間ｔ３は、第１のデータ保持部Ｄ＿ＨＯＬＤ１のＨ信号を第２のデータ保持部Ｄ＿ＨＯＬＤ２に取り込む期間である。

期間ｔ３での半導体記憶装置１００＿１のトランジスタの導通状態、及び電流の流れを点線矢印で可視化した図を図５（Ａ）に示す。

期間ｔ３では、まず第１のゲート制御信号ＧａをＬ信号、第２のゲート制御信号ＧｂをＬ信号にすることで第１のトランジスタ１１１及び第２のトランジスタ１１２を非導通状態にし、第１のデータ保持部Ｄ＿ＨＯＬＤ１を電気的に浮遊状態にする。このとき、浮遊状態の第１のデータ保持部Ｄ＿ＨＯＬＤ１に接続された第１の容量素子１１４の第２の電極の電位を上昇させ、第１の容量素子１１４を介した容量結合を利用して第１のデータ保持部Ｄ＿ＨＯＬＤ１の電位をＨ’信号に上昇させる。次いで期間ｔ３では、第２のゲート制御信号ＧｂをＬ信号からＨ信号にすることで第２のトランジスタ１１２を非導通状態から導通状態にする。このとき、第１のデータ保持部Ｄ＿ＨＯＬＤ１の電荷が第２のデータ保持部Ｄ＿ＨＯＬＤ２へ移動して、第１のデータ保持部Ｄ＿ＨＯＬＤ１の電位ではＨ’信号からＨ信号になり、第２のデータ保持部Ｄ＿ＨＯＬＤ２の電位ではＬ信号からＨ信号になる。

また期間ｔ３では、第１のゲート制御信号ＧａをＬ信号にすることで第３のトランジスタ１１３を非導通状態にする。そして出力信号ＯＵＴの電位はＬ信号とする。

期間ｔ３で、第１のデータ保持部Ｄ＿ＨＯＬＤ１がＨ信号またはＨ’信号のとき、第１のデータ反転信号ＩＮＶ＿ＯＵＴ１はＬ信号となる。また第２のデータ保持部Ｄ＿ＨＯＬＤ２がＬ信号からＨ信号に切り替わるとき、第２のデータ反転信号ＩＮＶ＿ＯＵＴ２はＨ信号からＬ信号に切り替わる。また第２のデータ反転信号ＩＮＶ＿ＯＵＴ２の論理が反転した信号であるパルス信号Ｑ１は、Ｌ信号からＨ信号に切り替わる。

期間ｔ３では、第１の容量素子制御信号ＣａをＬ信号とし、第１のＮＯＲ回路１２３には、共にＬ信号が入力される。その結果、第１のＮＯＲ出力信号ＮＯＲ＿ＯＵＴ１はＬ信号からＨ信号に切り替わる。そのため上述したように、電気的に浮遊状態の第１のデータ保持部Ｄ＿ＨＯＬＤ１の電位が、第１の容量素子１１４を介した容量結合により、Ｈ’信号に上昇する。また期間ｔ３では、第２の容量素子制御信号ＣｂをＨ信号とし、第２のＮＯＲ回路１２４には、Ｌ信号とＨ信号、またはＨ信号とＨ信号が入力される。その結果、第２のＮＯＲ出力信号ＮＯＲ＿ＯＵＴ２はＬ信号となる。

次いで図３の期間ｔ４の動作について説明する。期間ｔ４は、Ｈ信号のデータを第２のデータ保持部Ｄ＿ＨＯＬＤ２で保持する期間である。

期間ｔ４での半導体記憶装置１００＿１のトランジスタの導通状態を表す図を図５（Ｂ）に示す。

期間ｔ４では、第１のゲート制御信号ＧａをＬ信号にすることで第１のトランジスタ１１１を非導通状態にする。そして第１のデータ保持部Ｄ＿ＨＯＬＤ１の電位はＨ信号のままとする。また第２のゲート制御信号ＧｂをＨ信号からＬ信号に切り替えることで第２のトランジスタ１１２を導通状態から非導通状態にする。そして第２のデータ保持部Ｄ＿ＨＯＬＤ２の電位はＨ信号のままとする。また第１のゲート制御信号ＧａをＬ信号にすることで第３のトランジスタ１１３を非導通状態にする。そして出力信号ＯＵＴの電位はＬ信号とする。

期間ｔ４で、第１のデータ保持部Ｄ＿ＨＯＬＤ１がＨ信号のとき、第１のデータ反転信号ＩＮＶ＿ＯＵＴ１はＬ信号となる。また第２のデータ保持部Ｄ＿ＨＯＬＤ２がＨ信号のとき、第２のデータ反転信号ＩＮＶ＿ＯＵＴ２はＬ信号となる。また第２のデータ反転信号ＩＮＶ＿ＯＵＴ２の論理が反転した信号であるパルス信号Ｑ１は、Ｈ信号となる。

期間ｔ４では、第１の容量素子制御信号ＣａをＬ信号とし、第１のＮＯＲ回路１２３には、共にＬ信号が入力される。その結果、第１のＮＯＲ出力信号ＮＯＲ＿ＯＵＴ１はＨ信号となる。また期間ｔ４では、第２の容量素子制御信号ＣｂをＨ信号とし、第２のＮＯＲ回路１２４には、Ｈ信号とＬ信号が入力される。その結果、第２のＮＯＲ出力信号ＮＯＲ＿ＯＵＴ２はＬ信号となる。

次いで図３の期間ｔ５の動作について説明する。期間ｔ５は、第１のデータ保持部Ｄ＿ＨＯＬＤ１のＨ信号を第１の容量素子１１４を介した容量結合を利用してＬ信号に下降させる期間である。

期間ｔ５での半導体記憶装置１００＿１のトランジスタの導通状態を表す図を図６（Ａ）に示す。

期間ｔ５では、第１のゲート制御信号ＧａをＬ信号、第２のゲート制御信号ＧｂをＬ信号にすることで第１のトランジスタ１１１及び第２のトランジスタ１１２を非導通状態にし、第１のデータ保持部Ｄ＿ＨＯＬＤ１を電気的に浮遊状態にする。このとき、浮遊状態の第１のデータ保持部Ｄ＿ＨＯＬＤ１に接続された第１の容量素子１１４の第２の電極の電位を下降させ、第１の容量素子１１４を介した容量結合を利用して第１のデータ保持部Ｄ＿ＨＯＬＤ１の電位をＬ信号に下降させる。

また期間ｔ５では、第１のゲート制御信号ＧａをＬ信号、第２のゲート制御信号ＧｂをＬ信号にすることで第２のトランジスタ１１２及び第３のトランジスタ１１３を非導通状態にし、第２のデータ保持部Ｄ＿ＨＯＬＤ２を電気的に浮遊状態にする。このとき、浮遊状態の第２のデータ保持部Ｄ＿ＨＯＬＤ２に接続された第２の容量素子１１５の第２の電極の電位を上昇させ、第２の容量素子１１５を介した容量結合を利用して第２のデータ保持部Ｄ＿ＨＯＬＤ２の電位をＨ’信号に上昇させる。

また期間ｔ５では、第１のゲート制御信号ＧａをＬ信号にすることで第３のトランジスタ１１３を非導通状態にする。そして出力信号ＯＵＴの電位はＬ信号とする。

期間ｔ５で、第１のデータ保持部Ｄ＿ＨＯＬＤ１がＬ信号のとき、第１のデータ反転信号ＩＮＶ＿ＯＵＴ１はＨ信号となる。また第２のデータ保持部Ｄ＿ＨＯＬＤ２がＨ信号からＨ’信号に切り替わるとき、第２のデータ反転信号ＩＮＶ＿ＯＵＴ２はＬ信号になる。また第２のデータ反転信号ＩＮＶ＿ＯＵＴ２の論理が反転した信号であるパルス信号Ｑ１は、Ｈ信号になる。

期間ｔ５では、第１の容量素子制御信号ＣａをＨ信号とし、第１のＮＯＲ回路１２３には、共にＨ信号が入力される。その結果、第１のＮＯＲ出力信号ＮＯＲ＿ＯＵＴ１は期間ｔ４でのＨ信号からＬ信号に切り替わる。そのため上述したように、電気的に浮遊状態の第１のデータ保持部Ｄ＿ＨＯＬＤ１の電位が、第１の容量素子１１４を介した容量結合により、Ｌ信号に下降する。また期間ｔ５では第２の容量素子制御信号ＣｂをＨ信号からＬ信号に切り替える。その結果、第２のＮＯＲ回路１２４ではＬ信号とＨ信号が入力される状態から、共にＬ信号が入力される状態に切り替わる。そのため上述したように、電気的に浮遊状態の第２のデータ保持部Ｄ＿ＨＯＬＤ２の電位が、第２の容量素子１１５を介した容量結合により、Ｈ’信号に上昇する。

次いで図３の期間ｔ６の動作について説明する。期間ｔ６は、第２のデータ保持部Ｄ＿ＨＯＬＤ２のＨ信号のデータを出力信号ＯＵＴより出力させる期間である。

期間ｔ６での半導体記憶装置１００＿１のトランジスタの導通状態、及び電流の流れを点線矢印で可視化した図を図６（Ｂ）に示す。

期間ｔ６では、第１のゲート制御信号ＧａをＨ信号とすることで第１のトランジスタ１１１を導通状態にする。そしてデータ信号線からＬ信号を第１のデータ保持部Ｄ＿ＨＯＬＤ１に取り込む。また第２のゲート制御信号ＧｂをＬ信号にすることで第２のトランジスタ１１２を非導通状態にするとともに、第１のゲート制御信号ＧａをＨ信号とすることで第３のトランジスタ１１３を導通状態にする。このとき、第２のデータ保持部Ｄ＿ＨＯＬＤ２の電荷が出力信号ＯＵＴ側に移動して、第２のデータ保持部Ｄ＿ＨＯＬＤ２の電位ではＨ’信号からＨ信号になり、出力信号ＯＵＴの電位ではＨ信号になる。

期間ｔ６で、第１のデータ保持部Ｄ＿ＨＯＬＤ１がＬ信号のとき、第１のデータ反転信号ＩＮＶ＿ＯＵＴ１はＨ信号となる。また第２のデータ保持部Ｄ＿ＨＯＬＤ２がＨ’信号からＨ信号に切り替わるとき、第２のデータ反転信号ＩＮＶ＿ＯＵＴ２はＬ信号になる。また第２のデータ反転信号ＩＮＶ＿ＯＵＴ２の論理が反転した信号であるパルス信号Ｑ１は、Ｈ信号になる。

期間ｔ６では、第１の容量素子制御信号ＣａをＨ信号とし、第１のＮＯＲ回路１２３には、共にＨ信号が入力される。その結果、第１のＮＯＲ出力信号ＮＯＲ＿ＯＵＴ１はＬ信号になる。また期間ｔ６では第２の容量素子制御信号ＣｂをＬ信号にする。その結果、第２のＮＯＲ回路１２４では共にＬ信号が入力される状態となる。その結果、第２のＮＯＲ出力信号ＮＯＲ＿ＯＵＴ２はＨ信号になる。

以上が、半導体記憶装置１００＿１がパルス信号を出力する際の動作の説明である。

本発明の一態様は、不揮発性の半導体記憶装置とする際、揮発性の記憶装置と不揮発性の記憶装置を分離することなく構成することができる。そして半導体記憶装置には、酸化物半導体を半導体層に有するトランジスタ及び容量素子に接続されたデータ保持部にデータ信号を保持する構成とすることができる。その結果、データ保持部に保持される電位は、電荷をリークすることなくデータ信号の出力が可能なデータ電位保持回路及び電荷をリークすることなくデータ保持部に保持した電位を容量素子を介した容量結合により制御可能なデータ電位制御回路、で制御することができ、パルス信号の出力を可能とすることができる。

なお図２に示した半導体記憶装置１００＿１は、図３とは異なる動作とすることも可能である。例えば図７に示すタイミングチャート図のようにして動作させることも可能である。図７に示すように、第１のゲート制御信号Ｇａ、第２のゲート制御信号Ｇｂ、第１の容量素子制御信号Ｃａ及び第２の容量素子制御信号Ｃｂのトグル動作を図３と異なるようにしても、パルス信号Ｑを得ることができる。

次いで本実施の形態における半導体記憶装置を動作させる際に、電源電圧の供給の停止及び再開を行う際の動作について図８乃至図１０を用いて説明する。具体的には図１（Ａ）でのＮ段の半導体記憶装置を、図８（Ａ）に示すような３段のカスケード接続とした半導体記憶装置４００＿１乃至４００＿３による構成として説明する。なお図８（Ａ）に示す構成では、高電源電位ＶＤＤを供給する配線に、高電源電位ＶＤＤ及び低電源電位ＶＳＳに接続されたインバータ回路４０１を設け、各半導体記憶装置４００＿１乃至４００＿３には、インバータ回路４０１を介して、高電源電位ＶＤＤと低電源電位ＶＳＳとを選択信号ＳｉｇＡにより切り替えて印加する構成とすればよい。

また電源電圧の供給の停止及び再開を行う際の動作について説明する図１０のタイミングチャート図では、半導体記憶装置４００＿１における第１のデータ保持部Ｄ＿ＨＯＬＤ１の電位を図８（Ｂ）に示すようにＤ＿ＨＯＬＤ１として示す。また半導体記憶装置４００＿１における第２のデータ保持部Ｄ＿ＨＯＬＤ２の電位を図８（Ｂ）に示すようにＤ＿ＨＯＬＤ２として示す。また半導体記憶装置４００＿２における第１のデータ保持部Ｄ＿ＨＯＬＤ１の電位を図９（Ａ）に示すようにＤ＿ＨＯＬＤ３として示す。また半導体記憶装置４００＿２における第２のデータ保持部Ｄ＿ＨＯＬＤ２の電位を図９（Ａ）に示すようにＤ＿ＨＯＬＤ４として示す。また半導体記憶装置４００＿３における第１のデータ保持部Ｄ＿ＨＯＬＤ１の電位を図９（Ｂ）に示すようにＤ＿ＨＯＬＤ５として示す。また半導体記憶装置４００＿３における第２のデータ保持部Ｄ＿ＨＯＬＤ２の電位を図９（Ｂ）に示すようにＤ＿ＨＯＬＤ６として示す。

次いで電源電圧の供給を停止する際の動作及び電源電圧の供給停止時の動作について図１０のタイミングチャート図を用いて説明する。図１０では電源電圧が供給され各半導体記憶装置がパルス信号を出力する期間をＴ＿ＯＮとし、電源電圧の供給を停止する期間をＴ＿ＯＦＦとし、電源電圧の供給を再開して再度パルス信号を出力する期間Ｔ＿ＯＮとなるまでの期間をＴ＿ｓｅｔとに分けて説明する。

図１０に示す期間Ｔ＿ＯＮについては、図３で説明した動作と同様であり、ここでは説明を省略する。

次いで図１０に示す期間Ｔ＿ＯＦＦでの動作について説明する。

期間Ｔ＿ＯＦＦでは、まず第１のゲート制御信号Ｇａ、第２のゲート制御信号ＧｂをＬ信号に固定する。すると、Ｄ＿ＨＯＬＤ１乃至Ｄ＿ＨＯＬＤ６の電位は保持される。次いで、電源電圧ＶＤＤの供給を停止するため、高電源電位を供給する配線の電位を低電源電位ＶＳＳにする。そして第１の容量素子制御信号Ｃａ及び第２の容量素子制御信号Ｃｂの出力を不定状態にする。

以上の動作により期間Ｔ＿ＯＦＦでの電源電圧の供給の停止を誤動作なく行うことができる。なお電源電圧の供給を停止している期間中、第１のゲート制御信号Ｇａ、第２のゲート制御信号ＧｂをＬ信号に固定し続けておくことが好ましい。

なお図１０での説明において、ハッチングを付した’Ｘ’の期間は、Ｈ信号またはＬ信号の電源電位に基づく信号の供給は行わない不定状態の期間である。

次いで図１０に示す期間Ｔ＿ＳＥＴでの動作について説明する。

期間Ｔ＿ＳＥＴでは、まず第１の容量素子制御信号Ｃａ及び第２の容量素子制御信号ＣｂをＨ信号に固定する。すると、Ｄ＿ＨＯＬＤ１乃至Ｄ＿ＨＯＬＤ６の電位はＨ信号またはＬ信号に保持される。次いで、電源電圧ＶＤＤの供給を再開するため、高電源電位を供給する配線の電位を高電源電位ＶＤＤにする。そして第１のゲート制御信号Ｇａ、第２のゲート制御信号Ｇｂ、第１の容量素子制御信号Ｃａ及び第２の容量素子制御信号Ｃｂのトグル動作を開始し、図３で説明した動作と同様の動作の期間Ｔ＿ＯＮに戻る。

以上が、半導体記憶装置１００＿１が電源電圧の供給の停止及び再開を行う際の動作の説明である。本発明の一態様は、電源電圧の供給を停止してもデータ信号の保持をすることができるため、電源電圧の供給が再開した際、電源電圧の供給の停止前のパルス信号の出力を継続して行うことができる。

以上説明したように、本発明の一態様は、不揮発性の半導体記憶装置とする際、揮発性の記憶装置と不揮発性の記憶装置を分離することなく構成することができる。そして半導体記憶装置には、酸化物半導体を半導体層に有するトランジスタ及び容量素子に接続されたデータ保持部にデータ信号を保持する構成とすることができる。その結果、データ保持部に保持される電位は、電荷をリークすることなくデータ信号の出力が可能なデータ電位保持回路及び電荷をリークすることなくデータ保持部に保持した電位を容量素子を介した容量結合により制御可能なデータ電位制御回路、で制御することができ、パルス信号の出力を可能とすることができる。加えて本発明の一態様は、電源電圧の供給を停止してもデータの保持をすることができるため、電源電圧の供給が再開した際、電源電圧の供給の停止前のパルス信号の出力を継続して行うことができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態２）
本実施の形態では、上記実施の形態１で説明した半導体記憶装置の変形例について説明する。

半導体記憶装置の変形例として、第１のデータ保持部Ｄ＿ＨＯＬＤ１及び第２のデータ保持部Ｄ＿ＨＯＬＤ２の電位を初期化するためのリセット回路を設ける構成が挙げられる。具体的な回路構成について図１１（Ａ）に示す。図１１（Ａ）は、図１（Ａ）で説明した回路図における、各半導体記憶装置１００＿１乃至１００＿Ｎにリセット信号ＲＥＳを供給する配線からリセット信号が供給される半導体記憶装置１３０＿１乃至１３０＿Ｎを図示したものである。

具体的な半導体記憶装置１３０＿１の回路構成の一例について図１１（Ｂ）に示す。図１１（Ｂ）に示す回路図は、図１（Ｂ）で示した回路構成に加えて、第１のリセットトランジスタ１２５及び第２のリセットトランジスタ１２６を有する構成である。

第１のリセットトランジスタ１２５の第１端子は、第１のデータ保持部Ｄ＿ＨＯＬＤ１に接続されている。第１のリセットトランジスタ１２５の第２端子は、低電源電位ＶＳＳが供給される配線に接続されている。第２のリセットトランジスタ１２６の第１端子は、第２のデータ保持部Ｄ＿ＨＯＬＤ２に接続されている。第２のリセットトランジスタ１２６の第２端子は、低電源電位ＶＳＳが供給される配線に接続されている。第１のリセットトランジスタ１２５のゲート及び第２のリセットトランジスタ１２６のゲートは、リセット信号ＲＥＳを供給する配線に接続される。

なお第１のリセットトランジスタ１２５及び第２のリセットトランジスタ１２６の非導通状態におけるオフ電流を極力低減するための構成として、第１のトランジスタ乃至第３のトランジスタと同様に、酸化物半導体層にチャネルが形成されるトランジスタを用いる。なお図面において、第１のリセットトランジスタ１２５及び第２のリセットトランジスタ１２６は酸化物半導体層にチャネルが形成されるトランジスタであることを示すために、ＯＳの符号を付している。

なおリセット信号ＲＥＳは、第１のデータ保持部Ｄ＿ＨＯＬＤ１及び第２のデータ保持部Ｄ＿ＨＯＬＤ２の電位をＬ信号とする初期化の動作時以外、非導通状態として動作させる。第１のリセットトランジスタ１２５及び第２のリセットトランジスタ１２６は、酸化物半導体層にチャネルが形成されるトランジスタとすることで、第１のデータ保持部Ｄ＿ＨＯＬＤ１及び第２のデータ保持部Ｄ＿ＨＯＬＤ２からの電荷のリークをなくすことができる。

また半導体記憶装置の別の変形例として、第１のトランジスタのゲート、第２のトランジスタのゲート及び第３のトランジスタのゲートに論理回路を設け、図１（Ｂ）で示した回路構成と同様の動作を行う回路構成について示す。

具体的な半導体記憶装置１４０＿１の回路構成について図１２に示す。図１２では第１のトランジスタ１１１のゲートに、第１のゲート制御信号Ｇａが入力されるゲート制御用インバータ回路１４１を設けている。また図１２では第２のトランジスタ１１２のゲートに、第２のゲート制御信号Ｇｂと第１のデータ電位保持出力回路１１６の出力信号とが入力される第１のゲート制御用否定論理積回路１４２を設けている。また図１２では第３のトランジスタ１１３のゲートに、第１のゲート制御信号Ｇａと第２のデータ電位保持出力回路１１７の出力信号とが入力される第２のゲート制御用否定論理積回路１４３を設けている。また図１２では、第１の容量素子制御信号Ｃａを第１の容量素子１１４の第２の電極に接続し、第２の容量素子制御信号Ｃｂを第２の容量素子１１５の第２の電極に接続する構成としている。

図１２の構成において、データＤ、第１のゲート制御信号Ｇａ、第２のゲート制御信号Ｇｂ、第１の容量素子制御信号Ｃａ及び第２の容量素子制御信号Ｃｂを図３と同じトグル動作で動作させることで、図３で説明した動作と同様のパルス信号Ｑを得ることができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態３）
本実施の形態では、実施の形態１で示した半導体記憶装置を用いた信号処理装置の構成について説明する。

図１３に、本発明の一態様に係る信号処理装置の一例を示す。信号処理装置は、一または複数の演算装置と、一または複数の半導体記憶装置とを少なくとも有する。具体的に、図１３に示す信号処理装置１５０は、演算装置１５１、演算装置１５２、半導体記憶装置１５３、半導体記憶装置１５４、半導体記憶装置１５５、制御装置１５６、電源制御回路１５７を有する。

演算装置１５１、演算装置１５２は、単純な論理演算を行う論理回路をはじめ、加算器、乗算器、更には各種演算装置などを含む。そして、半導体記憶装置１５３は、演算装置１５１における演算処理の際に、データ信号を一時的に保持するレジスタとして機能する。半導体記憶装置１５４は、演算装置１５２における演算処理の際に、データ信号を一時的に保持するレジスタとして機能する。

また、半導体記憶装置１５５はメインメモリとして用いることができ、制御装置１５６が実行するプログラムをデータ信号として記憶する、或いは演算装置１５１、演算装置１５２からのデータ信号を記憶することができる。

制御装置１５６は、信号処理装置１５０が有する演算装置１５１、演算装置１５２、半導体記憶装置１５３、半導体記憶装置１５４、半導体記憶装置１５５の動作を統括的に制御する回路である。なお、図１３では、制御装置１５６が信号処理装置１５０の一部である構成を示しているが、制御装置１５６は信号処理装置１５０の外部に設けられていても良い。

実施の形態１で示した半導体記憶装置を半導体記憶装置１５３、半導体記憶装置１５４、半導体記憶装置１５５に用いることで、半導体記憶装置１５３、半導体記憶装置１５４、半導体記憶装置１５５への電源電圧の供給を停止しても、制御する信号数を増加させることなく、データ信号を保持することができる。よって、信号処理装置１５０全体への電源電圧の供給を停止し、消費電力を抑えることができる。或いは、半導体記憶装置１５３、半導体記憶装置１５４、または半導体記憶装置１５５のいずれか一つまたは複数への電源電圧の供給を停止し、信号処理装置１５０の消費電力を抑えることができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に再開することができる。

また、半導体記憶装置への電源電圧の供給が停止されるのに合わせて、当該半導体記憶装置とデータ信号のやり取りを行う演算装置または制御回路への、電源電圧の供給を停止するようにしても良い。例えば、演算装置１５１と半導体記憶装置１５３において、動作が行われない場合、演算装置１５１及び半導体記憶装置１５３への電源電圧の供給を停止するようにしても良い。

また、電源制御回路１５７は、信号処理装置１５０が有する演算装置１５１、演算装置１５２、半導体記憶装置１５３、半導体記憶装置１５４、半導体記憶装置１５５、制御装置１５６へ供給する電源電圧の大きさを制御する。そして、電源電圧の供給を停止する場合、電源電圧の供給の停止は、電源制御回路１５７で行われる構成でも良いし、演算装置１５１、演算装置１５２、半導体記憶装置１５３、半導体記憶装置１５４、半導体記憶装置１５５、制御装置１５６のそれぞれで行われる構成でも良い。

なお、メインメモリである半導体記憶装置１５５と、演算装置１５１、演算装置１５２、制御装置１５６の間に、キャッシュメモリとして機能する半導体記憶装置を設けても良い。キャッシュメモリを設けることで、低速なメインメモリへのアクセスを減らして演算処理などの信号処理を高速化させることができる。キャッシュメモリとして機能する半導体記憶装置にも、上述した半導体記憶装置を用いることで、制御する信号数を増加させることなく、信号処理装置１５０の消費電力を抑えることができる。

本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態４）
本実施の形態では、本発明の一態様に係る信号処理装置の一つである、ＣＰＵの構成について説明する。

図１４に、本実施の形態のＣＰＵの構成を示す。図１４に示すＣＰＵは、基板９９００上に、ＡＬＵ９９０１、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５、Ｒｅｇｉｓｔｅｒ９９０６、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｂｕｓ・Ｉ／Ｆ９９０８、書き換え可能なＲＯＭ９９０９、ＲＯＭ・Ｉ／Ｆ９９２０と、を主に有している。なお、ＡＬＵはＡｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔであり、Ｂｕｓ・Ｉ／Ｆはバスインターフェースであり、ＲＯＭ・Ｉ／ＦはＲＯＭインターフェースである。ＲＯＭ９９０９及びＲＯＭ・Ｉ／Ｆ９９２０は、別チップに設けても良い。勿論、図１４に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。

Ｂｕｓ・Ｉ／Ｆ９９０８を介してＣＰＵに入力された命令は、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３に入力され、デコードされた後、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５に入力される。

ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２は、ＡＬＵ９９０１の動作を制御するための信号を生成する。また、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７は、Ｒｅｇｉｓｔｅｒ９９０６のアドレスを生成し、ＣＰＵの状態に応じてＲｅｇｉｓｔｅｒ９９０６の読み出しや書き込みを行なう。

またＴｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、ＡＬＵ９９０１、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７の動作のタイミングを制御する信号を生成する。例えばＴｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に入力する。

本実施の形態のＣＰＵでは、Ｒｅｇｉｓｔｅｒ９９０６に、上記実施の形態で示した構成を有する半導体記憶装置が設けられている。Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７は、ＡＬＵ９９０１からの指示に従い、Ｒｅｇｉｓｔｅｒ９９０６が有する半導体記憶装置において、データの退避及び復帰の必要がなく、電源電圧の供給を停止することができる。

この様にして、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータ信号を保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵを停止することができ、それにより消費電力を低減することができる。

本実施の形態では、ＣＰＵを例に挙げて説明したが、本発明の信号処理装置はＣＰＵに限定されず、マイクロプロセッサ、画像処理回路、ＤＳＰ、ＦＰＧＡ等のＬＳＩにも応用可能である。

本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。

（実施の形態５）
図２に示した半導体記憶装置において、チャネルがシリコンに形成される場合における第１のインバータ回路を構成するトランジスタ（以下、トランジスタ１９１）と、チャネルが酸化物半導体層に形成される第１のトランジスタ１１１と、第１の容量素子１１４とを例に挙げて、半導体記憶装置１００の作製方法について説明する。

図１５（Ａ）に示すように、基板７００上に絶縁膜７０１と、単結晶の半導体基板から分離された半導体膜７０２と、を形成する。

基板７００として使用することができる素材に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板７００には、フュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラミック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いると良い。

また、本実施の形態では、半導体膜７０２が単結晶のシリコンである場合を例に挙げて、以下、トランジスタ１９１の作製方法について説明する。なお、具体的な単結晶の半導体膜７０２の作製方法の一例について、簡単に説明する。まず、単結晶の半導体基板であるボンド基板に、電界で加速されたイオンでなるイオンビームを注入し、ボンド基板の表面から一定の深さの領域に、結晶構造が乱されることで局所的に脆弱化された脆化層を形成する。脆化層が形成される領域の深さは、イオンビームの加速エネルギーとイオンビームの入射角によって調節することができる。そして、ボンド基板と、絶縁膜７０１が形成された基板７００とを、間に当該絶縁膜７０１が挟まるように貼り合わせる。貼り合わせは、ボンド基板と基板７００とを重ね合わせた後、ボンド基板と基板７００の一部に、１Ｎ／ｃｍ^２以上５００Ｎ／ｃｍ^２以下、好ましくは１１Ｎ／ｃｍ^２以上２０Ｎ／ｃｍ^２以下程度の圧力を加える。圧力を加えると、その部分からボンド基板と絶縁膜７０１とが接合を開始し、最終的には密着した面全体に接合がおよぶ。次いで、加熱処理を行うことで、脆化層に存在する微小ボイドどうしが結合して、微小ボイドの体積が増大する。その結果、脆化層においてボンド基板の一部である単結晶半導体膜が、ボンド基板から分離する。上記加熱処理の温度は、基板７００の歪み点を越えない温度とする。そして、上記単結晶半導体膜をエッチング等により所望の形状に加工することで、半導体膜７０２を形成することができる。

半導体膜７０２には、閾値電圧を制御するために、硼素、アルミニウム、ガリウムなどのｐ型の導電性を付与する不純物元素、若しくはリン、砒素などのｎ型の導電性を付与する不純物元素を添加しても良い。閾値電圧を制御するための不純物元素の添加は、パターニングする前の半導体膜に対して行っても良いし、パターニング後に形成された半導体膜７０２に対して行っても良い。また、閾値電圧を制御するための不純物元素の添加を、ボンド基板に対して行っても良い。若しくは、不純物元素の添加を、閾値電圧を大まかに調整するためにボンド基板に対して行った上で、閾値電圧を微調整するために、パターニング前の半導体膜に対して、またはパターニングにより形成された半導体膜７０２に対しても行っても良い。

なお、本実施の形態では、単結晶の半導体膜を用いる例について説明しているが、本発明はこの構成に限定されない。例えば、絶縁膜７０１上に気相成長法を用いて形成された多結晶、微結晶、非晶質の半導体膜を用いても良いし、上記半導体膜を公知の技術により結晶化しても良い。公知の結晶化方法としては、レーザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法がある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組み合わせて用いることもできる。また、石英のような耐熱性に優れている基板を用いる場合、電熱炉を使用した熱結晶化方法、赤外光を用いたランプアニール結晶化法、触媒元素を用いる結晶化法、９５０℃程度の高温アニール法を組み合わせた結晶化法を用いても良い。

次に、図１５（Ｂ）に示すように、半導体膜７０２上にゲート絶縁膜７０３を形成した後、ゲート絶縁膜７０３上にマスク７０５を形成し、導電性を付与する不純物元素を半導体膜７０２の一部に添加することで、不純物領域７０４を形成する。

ゲート絶縁膜７０３は、高密度プラズマ処理、熱処理などを行うことにより半導体膜７０２の表面を酸化または窒化することで形成することができる。高密度プラズマ処理は、例えばＨｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスとを用いて行う。この場合、プラズマの励起をマイクロ波の導入により行うことで、低電子温度で高密度のプラズマを生成することができる。このような高密度のプラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化または窒化することにより、１〜２０ｎｍ、望ましくは５〜１０ｎｍの絶縁膜が半導体膜に接するように形成できる。例えば、亜酸化窒素（Ｎ_２Ｏ）をＡｒで１〜３倍（流量比）に希釈して、１０〜３０Ｐａの圧力にて３〜５ｋＷのマイクロ波（２．４５ＧＨｚ）電力を印加して半導体膜７０２の表面を酸化若しくは窒化させる。この処理により１ｎｍ〜１０ｎｍ（好ましくは２ｎｍ〜６ｎｍ）の絶縁膜を形成する。更に亜酸化窒素（Ｎ_２Ｏ）とシラン（ＳｉＨ_４）を導入し、１０〜３０Ｐａの圧力にて３〜５ｋＷのマイクロ波（２．４５ＧＨｚ）電力を印加して気相成長法により酸化窒化珪素膜を形成してゲート絶縁膜を形成する。固相反応と気相成長法による反応を組み合わせることにより界面準位密度が低く絶縁耐圧の優れたゲート絶縁膜を形成することができる。

上述した高密度プラズマ処理による半導体膜の酸化または窒化は固相反応で進むため、ゲート絶縁膜７０３と半導体膜７０２との界面の界面準位密度を極めて低くすることができる。また高密度プラズマ処理により半導体膜７０２を直接酸化または窒化することで、形成される絶縁膜の厚さのばらつきを抑えることができる。また半導体膜が結晶性を有する場合、高密度プラズマ処理を用いて半導体膜の表面を固相反応で酸化させることにより、結晶粒界においてのみ酸化が速く進んでしまうのを抑え、均一性が良く、界面準位密度の低いゲート絶縁膜を形成することができる。高密度プラズマ処理により形成された絶縁膜を、ゲート絶縁膜の一部または全部に含んで形成されるトランジスタは、特性のばらつきを抑えることができる。

また、プラズマＣＶＤ法またはスパッタ法などを用い、酸化珪素、窒化酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウムまたは酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））等を含む膜を、単層で、または積層させることで、ゲート絶縁膜７０３を形成しても良い。

なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い物質を意味する。

ゲート絶縁膜７０３の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。本実施の形態では、プラズマＣＶＤ法を用いて、酸化珪素を含む単層の絶縁膜を、ゲート絶縁膜７０３として用いる。

次いで、マスク７０５を除去した後、図１５（Ｃ）に示すように、ゲート絶縁膜７０３の一部を除去して、不純物領域７０４と重畳する領域にエッチング等により開口部７０６を形成した後、ゲート電極７０７及び導電膜７０８を形成する。

ゲート電極７０７及び導電膜７０８は、開口部７０６を覆うように導電膜を形成した後、該導電膜を所定の形状に加工（パターニング）することで、形成することができる。導電膜７０８は、開口部７０６において不純物領域７０４と接している。上記導電膜の形成にはＣＶＤ法、スパッタ法、蒸着法、スピンコート法等を用いることができる。また、導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等を用いることができる。上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。または、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶珪素などの半導体を用いて形成しても良い。

なお、本実施の形態ではゲート電極７０７及び導電膜７０８を単層の導電膜で形成しているが、本実施の形態はこの構成に限定されない。ゲート電極７０７及び導電膜７０８は積層された複数の導電膜で形成されていても良い。

２つの導電膜の組み合わせとして、１層目に窒化タンタルまたはタンタルを、２層目にタングステンを用いることができる。上記例の他に、窒化タングステンとタングステン、窒化モリブデンとモリブデン、アルミニウムとタンタル、アルミニウムとチタン等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、２層の導電膜を形成した後の工程において、熱活性化を目的とした加熱処理を行うことができる。また、２層の導電膜の組み合わせとして、例えば、ｎ型の導電性を付与する不純物元素がドーピングされた珪素とニッケルシリサイド、ｎ型の導電性を付与する不純物元素がドーピングされた珪素とタングステンシリサイド等も用いることができる。

３つの導電膜を積層する３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。

また、ゲート電極７０７及び導電膜７０８に酸化インジウム、酸化インジウム酸化スズ、酸化インジウム酸化亜鉛、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、または酸化亜鉛ガリウム等の透光性を有する酸化物導電膜を用いることもできる。

なお、マスクを用いずに、液滴吐出法を用いて選択的にゲート電極７０７及び導電膜７０８を形成しても良い。液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出または噴出することで所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。

また、ゲート電極７０７及び導電膜７０８は、導電膜を形成後、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング条件（コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等）を適宜調節することにより、所望のテーパー形状を有するようにエッチングすることができる。また、テーパー形状は、マスクの形状によっても角度等を制御することができる。なお、エッチング用ガスとしては、塩素、塩化硼素、塩化珪素若しくは四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄若しくは弗化窒素などのフッ素系ガスまたは酸素を適宜用いることができる。

次に、図１５（Ｄ）に示すように、ゲート電極７０７及び導電膜７０８をマスクとして一導電性を付与する不純物元素を半導体膜７０２に添加することで、ゲート電極７０７と重なるチャネル形成領域７１０と、チャネル形成領域７１０を間に挟む一対の不純物領域７０９と、不純物領域７０４の一部に更に不純物元素が添加された不純物領域７１１とが、半導体膜７０２に形成される。

本実施の形態では、半導体膜７０２にｐ型を付与する不純物元素（例えばボロン）を添加する場合を例に挙げる。

次いで、図１６（Ａ）に示すように、ゲート絶縁膜７０３、ゲート電極７０７、導電膜７０８を覆うように、絶縁膜７１２、絶縁膜７１３を形成する。具体的に、絶縁膜７１２、絶縁膜７１３は、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、窒化アルミニウム、窒化酸化アルミニウムなどの無機の絶縁膜を用いることができる。特に、絶縁膜７１２、絶縁膜７１３に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁膜７１２、絶縁膜７１３に、上記材料を用いた多孔性の絶縁膜を適用しても良い。多孔性の絶縁膜では、密度の高い絶縁膜と比較して誘電率が低下するため、電極や配線に起因する寄生容量を更に低減することが可能である。

本実施の形態では、絶縁膜７１２として酸化窒化珪素、絶縁膜７１３として窒化酸化珪素を用いる場合を例に挙げる。また、本実施の形態では、ゲート電極７０７及び導電膜７０８上に絶縁膜７１２、絶縁膜７１３を形成している場合を例示しているが、本発明はゲート電極７０７及び導電膜７０８上に絶縁膜を１層だけ形成していても良いし、３層以上の複数の絶縁膜を積層するように形成していても良い。

次いで、図１６（Ｂ）に示すように、絶縁膜７１２及び絶縁膜７１３にＣＭＰ（化学的機械研磨）処理やエッチング処理を行うことにより、ゲート電極７０７及び導電膜７０８の表面を露出させる。なお、後に形成される第１のトランジスタ１１１の特性を向上させるために、絶縁膜７１２、絶縁膜７１３の表面は可能な限り平坦にしておくことが好ましい。

以上の工程により、トランジスタ１９１を形成することができる。

次いで、第１のトランジスタ１１１の作製方法について説明する。まず、図１６（Ｃ）に示すように、絶縁膜７１２または絶縁膜７１３上に酸化物半導体層７１６を形成する。

酸化物半導体層７１６は、絶縁膜７１２及び絶縁膜７１３上に形成した酸化物半導体膜を所望の形状に加工することで、形成することができる。上記酸化物半導体膜の膜厚は、２ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下、更に好ましくは３ｎｍ以上２０ｎｍ以下とする。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパッタ法により成膜する。また、酸化物半導体膜は、希ガス（例えばアルゴン）雰囲気下、酸素雰囲気下、または希ガス（例えばアルゴン）及び酸素混合雰囲気下においてスパッタ法により形成することができる。

スパッタ法を用いて酸化物半導体層７１６を作製する場合には、成膜処理室内に存在する水、水素を極力低減しておく。具体的には、成膜前に成膜処理室内を加熱する、成膜処理室内に導入されるガス中の水及び／又は水素濃度を低減する、及び成膜処理室から排気されるガスの逆流を防止するなどを行うことが好適である。

なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、絶縁膜７１２及び絶縁膜７１３の表面に付着している塵埃を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。

酸化物半導体膜には、上述したような、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物半導体や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ系酸化物半導体、Ｈｆ−Ｉｎ−Ｚｎ系酸化物半導体や、二元系金属酸化物であるＩｎ−Ｚｎ系酸化物半導体、Ｓｎ−Ｚｎ系酸化物半導体、Ａｌ−Ｚｎ系酸化物半導体、Ｚｎ−Ｍｇ系酸化物半導体、Ｓｎ−Ｍｇ系酸化物半導体、Ｉｎ−Ｍｇ系酸化物半導体、Ｉｎ−Ｇａ系酸化物半導体や、一元系金属酸化物であるＩｎ系酸化物半導体、Ｓｎ系酸化物半導体、Ｚｎ系酸化物半導体などを用いることができる。

なお酸化物半導体膜として特にＩｎ−Ｓｎ−Ｚｎ系酸化物半導体を用いる場合、トランジスタの移動度が高くすることができる。またＩｎ−Ｓｎ−Ｚｎ系酸化物半導体を用いる場合、トランジスタのしきい値電圧を安定して制御することが可能である。なおＩｎ−Ｓｎ−Ｚｎ系酸化物半導体を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｓｎ：Ｚｎ＝１：２：２、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３、Ｉｎ：Ｓｎ ：Ｚｎ＝１：１：１などとすればよい。

本実施の形態では、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含むターゲットを用いたスパッタ法により得られる膜厚３０ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物半導体の薄膜を、酸化物半導体膜として用いる。上記ターゲットとして、例えば、各金属の組成比がＩｎ：Ｇａ：Ｚｎ＝１：１：０．５、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、またはＩｎ：Ｇａ：Ｚｎ＝１：１：２であるターゲットを用いることができる。また、Ｉｎ、Ｇａ、及びＺｎを含むターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上１００％未満である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。

本実施の形態では、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体膜を成膜する。成膜時に、基板温度を１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気すると、例えば、水素原子、水（Ｈ_２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。

成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源電力０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する塵埃が軽減でき、膜厚分布も均一となるために好ましい。

また、スパッタリング装置の処理室のリークレートを１×１０^−１０Ｐａ・ｍ^３／秒以下とすることで、スパッタ法による成膜途中における酸化物半導体膜への、アルカリ金属、水素化物等の不純物の混入を低減することができる。また、排気系として上述した吸着型の真空ポンプを用いることで、排気系からのアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等の不純物の逆流を低減することができる。

また、ターゲットの純度を、９９．９９％以上とすることで、酸化物半導体膜に混入するアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することができる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナトリウム、カリウム等のアルカリ金属の濃度を低減することができる。

なお、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室で絶縁膜７１２及び絶縁膜７１３までが形成された基板７００を予備加熱し、基板７００に吸着した水分または水素などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、１００℃以上４００℃以下、好ましくは１５０℃以上３００℃以下である。また、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。また、この予備加熱は、後に行われるゲート絶縁膜７２１の成膜前に、導電膜７１９、導電膜７２０まで形成した基板７００にも同様に行ってもよい。

なお、酸化物半導体層７１６を形成するためのエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ_２）、三塩化硼素（ＢＣｌ_３）、四塩化珪素（ＳｉＣｌ_４）、四塩化炭素（ＣＣｌ_４）など）が好ましい。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ_４）、六弗化硫黄（ＳＦ_６）、三弗化窒素（ＮＦ_３）、トリフルオロメタン（ＣＨＦ_３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ_２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。

ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。

ウェットエッチングに用いるエッチング液として、燐酸と酢酸と硝酸を混ぜた溶液、クエン酸やシュウ酸などの有機酸を用いることができる。本実施の形態では、ＩＴＯ−０７Ｎ（関東化学社製）を用いる。

酸化物半導体層７１６を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。

なお、次工程の導電膜を形成する前に逆スパッタを行い、酸化物半導体層７１６及び絶縁膜７１２及び絶縁膜７１３の表面に付着しているレジスト残渣などを除去することが好ましい。

なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分または水素（水酸基を含む）が多量に含まれていることがある。水分または水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物半導体膜中の水分または水素などの不純物を低減（脱水化または脱水素化）するために、酸化物半導体層７１６に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で加熱処理を施す。

酸化物半導体層７１６に加熱処理を施すことで、酸化物半導体層７１６中の水分または水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化または脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。

本実施の形態では、加熱処理装置の一つである電気炉を用いる。

なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。

加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水分または水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。

なお、酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ石灰ガラスも使えると指摘されている（神谷、野村、細野、「アモルファス酸化物半導体の物性とデバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐｐ．６２１−６３３．）。しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体層に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ^＋となる。また、Ｎａは、酸化物半導体層内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタの特性の劣化と、特性のばらつきは、酸化物半導体層中の水素濃度が十分に低い場合において顕著に現れる。したがって、酸化物半導体層中の水素濃度が１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１７ａｔｏｍｓ／ｃｍ^３以下である場合には、上記不純物の濃度を低減することが望ましい。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０^１６ａｔｏｍｓ／ｃｍ^３以下、好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以下、更に好ましくは１×１０^１５ａｔｏｍｓ／ｃｍ^３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０^１５ａｔｏｍｓ／ｃｍ^３以下、好ましくは１×１０^１５ａｔｏｍｓ／ｃｍ^３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０^１５ａｔｏｍｓ／ｃｍ^３以下、好ましくは１×１０^１５ａｔｏｍｓ／ｃｍ^３以下とするとよい。

以上の工程により、酸化物半導体層７１６中の水素の濃度を低減し、高純度化することができる。それにより酸化物半導体層の安定化を図ることができる。また、ガラス転移温度以下の加熱処理で、バンドギャップの広い酸化物半導体層を形成することができる。このため、大面積基板を用いてトランジスタを作製することができ、量産性を高めることができる。上記加熱処理は、酸化物半導体層の成膜以降であれば、いつでも行うことができる。

なお、酸化物半導体層は非晶質であっても良いが、結晶性を有していても良い。結晶性を有する酸化物半導体層としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）層とする。

ＣＡＡＣ−ＯＳ層は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ層は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ層に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ層には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ層は、粒界に起因する電子移動度の低下が抑制される。

ＣＡＡＣ−ＯＳ層に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ層の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。

なお、ＣＡＡＣ−ＯＳ層において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ層の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ層へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。

ＣＡＡＣ−ＯＳ層に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ層の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ層の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ層が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。

ＣＡＡＣ−ＯＳ層を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。

ＣＡＡＣ−ＯＳ層は、スパッタ法によっても作製することができる。スパッタ法によってＣＡＡＣ−ＯＳ層を得るには酸化物半導体膜の堆積初期段階において六方晶の結晶が形成されるようにすることと、当該結晶を種として結晶が成長されるようにすることが肝要である。そのためには、ターゲットと基板の距離を広くとり（例えば、１５０ｍｍ〜２００ｍｍ程度）、基板加熱温度を１００℃〜５００℃、好適には２００℃〜４００℃、更に好適には２５０℃〜３００℃にすると好ましい。

また、ＣＡＡＣ−ＯＳ層をスパッタ法を用いて成膜する場合には、雰囲気中の酸素ガス比が高い方が好ましい。例えば、アルゴン及び酸素の混合ガス雰囲気中でスパッタ法を行う場合には、酸素ガス比を３０％以上とすることが好ましく、４０％以上とすることがより好ましい。雰囲気中からの酸素の補充によって、ＣＡＡＣ−ＯＳ層の結晶化が促進されるからである。

また、スパッタ法を用いてＣＡＡＣ−ＯＳ層で構成された酸化物半導体膜を成膜する場合には、ＣＡＡＣ−ＯＳ層が成膜される基板を１５０℃以上に加熱しておくことが好ましく、１７０℃以上に加熱しておくことがより好ましい。基板温度の上昇に伴って、ＣＡＡＣ−ＯＳ層の結晶化が促進されるからである。

ここで、ＣＡＡＣ−ＯＳについて図１９乃至図２１を用いて詳細に説明する。なお、特に断りがない限り、図１９乃至図２１は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図１９において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。

図１９（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。Ｉｎが１個に対して、近接の酸素原子のみ示した構造を、ここではサブユニットと呼ぶ。図１９（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１９（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図１９（Ａ）に示すサブユニットは電荷が０である。

図１９（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１９（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１９（Ｂ）に示す構造をとりうる。図１９（Ｂ）に示すサブユニットは電荷が０である。

図１９（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯとによる構造を示す。図１９（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図１９（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図１９（Ｃ）に示すサブユニットは電荷が０である。

図１９（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１９（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１９（Ｄ）に示すサブユニットは電荷が＋１となる。

図１９（Ｅ）に、２個のＺｎを含むサブユニットを示す。図１９（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１９（Ｅ）に示すサブユニットは電荷が−１となる。

ここでは、サブユニットのいくつかの集合体を１グループと呼び、複数のグループからなる１周期分を１ユニットと呼ぶ。

ここで、これらのサブユニット同士結合する規則について説明する。図１９（Ａ）に示す６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。図１９（Ｂ）に示す５配位のＧａの上半分の１個のＯは、下方向に１個の近接Ｇａを有し、下半分の１個のＯは、上方向に１個の近接Ｇａを有する。図１９（Ｃ）に示す４配位のＺｎの上半分の１個のＯは、下方向に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種のサブユニット同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。

これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるようにサブユニット同士が結合して１グループを構成する。

図２０（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の層構造を構成する１グループのモデル図を示す。図２０（Ｂ）に、３つのグループで構成されるユニットを示す。なお、図２０（Ｃ）は、図２０（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。

図２０（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎ原子の上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図２０（Ａ）において、Ｉｎ原子の上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図２０（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎ原子と、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎ原子とを示している。

図２０（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の層構造を構成するグループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎ原子が、４配位のＯが１個ずつ上半分および下半分にあるＩｎ原子と結合し、そのＩｎ原子が、上半分に３個の４配位のＯがあるＺｎ原子と結合し、そのＺｎ原子の下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎ原子と結合し、そのＩｎ原子が、上半分に１個の４配位のＯがあるＺｎ２個からなるサブユニットと結合し、このサブユニットの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎ原子と結合している構成である。このグループを複数結合して１ユニットを構成する。

ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含むサブユニットは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１９（Ｅ）に示すように、２個のＺｎを含むサブユニットが挙げられる。例えば、Ｓｎを含むサブユニットが１個に対し、２個のＺｎを含むサブユニットが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。

また、Ｉｎは５配位および６配位のいずれもとることができるものとする。具体的には、図２０（Ｂ）に示したユニットが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の結晶（Ｉｎ_２ＳｎＺｎ_３Ｏ_８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ系酸化物の層構造は、Ｉｎ_２ＳｎＺｎ_２Ｏ_７（ＺｎＯ）_ｍ（ｍは０または自然数。）とする組成式で表すことができる。

また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系の材料などを用いた場合も同様である。

例えば、図２１（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する１グループのモデル図を示す。

図２１（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成するグループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎ原子が、４配位のＯが１個上半分にあるＺｎ原子と結合し、そのＺｎ原子の下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａ原子と結合し、そのＧａ原子の下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎ原子と結合している構成である。このグループを複数結合してユニットを構成する。

図２１（Ｂ）に３つのグループで構成されるユニットを示す。なお、図２１（Ｃ）は、図２１（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。

ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含むサブユニットは、電荷が０となる。そのため、これらのサブユニットの組み合わせであればグループの合計の電荷は常に０となる。

また、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成するグループは、図２１（Ａ）に示したグループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なるグループを組み合わせたユニットも取りうる。

次いで、図１７（Ａ）に示すように、ゲート電極７０７と接し、なおかつ酸化物半導体層７１６とも接する導電膜７１９と、導電膜７０８と接し、なおかつ酸化物半導体層７１６とも接する導電膜７２０とを形成する。導電膜７１９及び導電膜７２０は、ソース電極またはドレイン電極として機能する。

具体的に、導電膜７１９及び導電膜７２０は、ゲート電極７０７及び導電膜７０８を覆うようにスパッタ法や真空蒸着法で導電膜を形成した後、該導電膜を所定の形状に加工（パターニング）することで、形成することができる。

導電膜７１９及び導電膜７２０となる導電膜は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、アルミニウム、銅などの金属膜の下側若しくは上側にクロム、タンタル、チタン、モリブデン、タングステンなどの高融点金属膜を積層させた構成としても良い。また、アルミニウムまたは銅は、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム、イットリウム等を用いることができる。

また、導電膜７１９及び導電膜７２０となる導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、更にその上にチタン膜を成膜する３層構造などが挙げられる。また、Ｃｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、Ｍｏ、は、酸化膜との密着性が高い。よって、下層にＣｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、或いはＭｏで構成される導電膜、上層にＣｕで構成される導電膜を積層し、上記積層された導電膜を導電膜７１９及び導電膜７２０に用いることで、酸化膜である絶縁膜と、導電膜７１９及び導電膜７２０との密着性を高めることができる。

また、導電膜７１９及び導電膜７２０となる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ、酸化インジウム酸化亜鉛または前記金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。

導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせることが好ましい。

なお、導電膜のエッチングの際に、酸化物半導体層７１６がなるべく除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、酸化物半導体層７１６の露出した部分が一部エッチングされることで、溝部（凹部）が形成されることもある。

本実施の形態では、導電膜にチタン膜を用いる。そのため、アンモニアと過酸化水素水を含む溶液（アンモニア過水）を用いて、選択的に導電膜をウェットエッチングすることができる。具体的には、３１重量％の過酸化水素水と、２８重量％のアンモニア水と水とを、体積比５：２：２で混合したアンモニア過水を用いる。或いは、塩素（Ｃｌ_２）、塩化硼素（ＢＣｌ_３）などを含むガスを用いて、導電膜をドライエッチングしても良い。

なお、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことで更に形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。

また、酸化物半導体層７１６と、ソース電極またはドレイン電極として機能する導電膜７１９及び導電膜７２０との間に、ソース領域及びドレイン領域として機能する酸化物導電膜を設けるようにしても良い。酸化物導電膜の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物導電膜として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。

例えば、酸化物導電膜を形成する場合、酸化物導電膜を形成するためのパターニングと、導電膜７１９及び導電膜７２０を形成するためのパターニングとを一括で行うようにしても良い。

ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、酸化物半導体層７１６と導電膜７１９及び導電膜７２０の間の抵抗を下げることができるので、トランジスタの高速動作を実現させることができる。また、ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、トランジスタの耐圧を高めることができる。

次いで、Ｎ_２Ｏ、Ｎ_２、またはＡｒなどのガスを用いたプラズマ処理を行うようにしても良い。このプラズマ処理によって露出している酸化物半導体層の表面に付着した水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。

なお、プラズマ処理を行った後、図１７（Ｂ）に示すように、導電膜７１９及び導電膜７２０と、酸化物半導体層７１６とを覆うように、ゲート絶縁膜７２１を形成する。そして、ゲート絶縁膜７２１上において、酸化物半導体層７１６と重なる位置にゲート電極７２２を形成し、導電膜７１９と重なる位置に導電膜７２３を形成する。

ゲート絶縁膜７２１は、ゲート絶縁膜７０３と同様の材料、同様の積層構造を用いて形成することが可能である。なお、ゲート絶縁膜７２１は、水分や、水素などの不純物を極力含まないことが望ましく、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で構成されていても良い。ゲート絶縁膜７２１に水素が含まれると、その水素が酸化物半導体層７１６へ侵入し、または水素が酸化物半導体層７１６中の酸素を引き抜き、酸化物半導体層７１６が低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。よって、ゲート絶縁膜７２１はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。上記ゲート絶縁膜７２１には、バリア性の高い材料を用いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜などを用いることができる。複数の積層された絶縁膜を用いる場合、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を、上記バリア性の高い絶縁膜よりも、酸化物半導体層７１６に近い側に形成する。そして、窒素の含有比率が低い絶縁膜を間に挟んで、導電膜７１９及び導電膜７２０及び酸化物半導体層７１６と重なるように、バリア性の高い絶縁膜を形成する。バリア性の高い絶縁膜を用いることで、酸化物半導体層７１６内、ゲート絶縁膜７２１内、或いは、酸化物半導体層７１６と他の絶縁膜の界面とその近傍に、水分または水素などの不純物が入り込むのを防ぐことができる。また、酸化物半導体層７１６に接するように窒素の比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い材料を用いた絶縁膜が直接酸化物半導体層７１６に接するのを防ぐことができる。

本実施の形態では、スパッタ法で形成された膜厚２００ｎｍの酸化珪素膜上に、スパッタ法で形成された膜厚１００ｎｍの窒化珪素膜を積層させた構造を有する、ゲート絶縁膜７２１を形成する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。

なお、ゲート絶縁膜７２１を形成した後に、加熱処理を施しても良い。加熱処理は、窒素、超乾燥空気、または希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下であることが望ましい。本実施の形態では、例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。或いは、導電膜７１９及び導電膜７２０を形成する前に、水分または水素を低減させるための酸化物半導体層に対して行った先の加熱処理と同様に、高温短時間のＲＴＡ処理を行っても良い。酸素を含むゲート絶縁膜７２１が設けられた後に、加熱処理が施されることによって、酸化物半導体層７１６に対して行った先の加熱処理により、酸化物半導体層７１６に酸素欠損が発生していたとしても、ゲート絶縁膜７２１から酸化物半導体層７１６に酸素が供与される。そして、酸化物半導体層７１６に酸素が供与されることで、酸化物半導体層７１６において、ドナーとなる酸素欠損を低減し、化学量論的組成比を満たすことが可能である。酸化物半導体層７１６には、化学量論的組成比を超える量の酸素が含まれていることが好ましい。その結果、酸化物半導体層７１６をｉ型に近づけることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができる。この加熱処理を行うタイミングは、ゲート絶縁膜７２１の形成後であれば特に限定されず、他の工程、例えば樹脂膜形成時の加熱処理や、透明導電膜を低抵抗化させるための加熱処理と兼ねることで、工程数を増やすことなく、酸化物半導体層７１６をｉ型に近づけることができる。

また、酸素雰囲気下で酸化物半導体層７１６に加熱処理を施すことで、酸化物半導体に酸素を添加し、酸化物半導体層７１６中においてドナーとなる酸素欠損を低減させても良い。加熱処理の温度は、例えば１００℃以上３５０℃未満、好ましくは１５０℃以上２５０℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する酸素ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。

或いは、イオン注入法またはイオンドーピング法などを用いて、酸化物半導体層７１６に酸素を添加することで、ドナーとなる酸素欠損を低減させても良い。例えば、２．４５ＧＨｚのマイクロ波でプラズマ化した酸素を酸化物半導体層７１６に添加すれば良い。

また、ゲート電極７２２及び導電膜７２３は、ゲート絶縁膜７２１上に導電膜を形成した後、該導電膜をパターニングすることで形成することができる。ゲート電極７２２及び導電膜７２３は、ゲート電極７０７、或いは導電膜７１９及び導電膜７２０と同様の材料を用いて形成することが可能である。

ゲート電極７２２及び導電膜７２３の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜２００ｎｍとする。本実施の形態では、タングステンターゲットを用いたスパッタ法により１５０ｎｍのゲート電極用の導電膜を形成した後、該導電膜をエッチングにより所望の形状に加工（パターニング）することで、ゲート電極７２２及び導電膜７２３を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。

以上の工程により、第１のトランジスタ１１１が形成される。

なお、ゲート絶縁膜７２１を間に挟んで導電膜７１９と導電膜７２３とが重なる部分が、第１の容量素子１１４に相当する。

また、第１のトランジスタ１１１はシングルゲート構造のトランジスタを用いて説明したが、必要に応じて、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、デュアルゲート構造またはマルチゲート構造のトランジスタも形成することができる。

なお、酸化物半導体層７１６に接する絶縁膜（本実施の形態においては、ゲート絶縁膜７２１が該当する。）は、第１３族元素及び酸素を含む絶縁材料を用いるようにしても良い。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁膜に用いることで、酸化物半導体層との界面の状態を良好に保つことができる。

第１３族元素を含む絶縁材料とは、絶縁材料に一又は複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。

例えば、ガリウムを含有する酸化物半導体層に接して絶縁膜を形成する場合に、絶縁膜に酸化ガリウムを含む材料を用いることで酸化物半導体層と絶縁膜の界面特性を良好に保つことができる。例えば、酸化物半導体層と酸化ガリウムを含む絶縁膜とを接して設けることにより、酸化物半導体層と絶縁膜の界面における水素のパイルアップを低減することができる。なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁膜を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点においても好ましい。

また、酸化物半導体層７１６に接する絶縁膜は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。

例えば、酸化物半導体層７１６に接する絶縁膜として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）とすることができる。

また、酸化物半導体層７１６に接する絶縁膜として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をＡｌ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）とすることができる。

また、酸化物半導体層７１６に接する絶縁膜として酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）の組成をＧａ_ＸＡｌ_２−ＸＯ_３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。

酸素ドープ処理を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁膜を形成することができる。このような領域を備える絶縁膜と酸化物半導体層が接することにより、絶縁膜中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、または酸化物半導体層と絶縁膜の界面における酸素欠陥を低減し、酸化物半導体層をｉ型化またはｉ型に限りなく近くすることができる。

絶縁膜中の過剰な酸素が酸化物半導体層に供給されることで酸素欠陥が低減された酸化物半導体層は、水素濃度が十分に低減されて高純度化され、且つ十分な酸素の供給により酸素欠損に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層とすることができる。そのため、キャリア濃度が極めて小さい酸化物半導体層とすることができ、オフ電流が著しく低いトランジスタとすることができる。このようなオフ電流が著しく低いトランジスタを、上記実施の形態の第１のトランジスタに適用することで、非導通状態とした際に、ほぼ絶縁体とみなすことができる。従って第１のトランジスタ乃至第３のトランジスタに用いることで、第１のデータ保持部Ｄ＿ＨＯＬＤ１及び第２のデータ保持部Ｄ＿ＨＯＬＤ２に保持された電位の低下を極めて小さいレベルに抑制できる。その結果、電源電圧の供給が停止した場合でも、第１のデータ保持部Ｄ＿ＨＯＬＤ１及び第２のデータ保持部Ｄ＿ＨＯＬＤ２の電位の変動を小さくでき、記憶されたデータの消失を防ぐことができる不揮発性記憶装置とすることができる。

なお、化学量論的組成比より酸素が多い領域を有する絶縁膜は、酸化物半導体層７１６に接する絶縁膜のうち、上層に位置する絶縁膜または下層に位置する絶縁膜のうち、どちらか一方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい。化学量論的組成比より酸素が多い領域を有する絶縁膜を、酸化物半導体層７１６に接する絶縁膜の、上層及び下層に位置する絶縁膜に用い、酸化物半導体層７１６を挟む構成とすることで、上記効果をより高めることができる。

また、酸化物半導体層７１６の上層または下層に用いる絶縁膜は、上層と下層で同じ構成元素を有する絶縁膜としても良いし、異なる構成元素を有する絶縁膜としても良い。例えば、上層と下層とも、組成がＧａ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとしても良いし、上層と下層の一方を組成がＧａ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとし、他方を組成がＡｌ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）の酸化アルミニウムとしても良い。

また、酸化物半導体層７１６に接する絶縁膜は、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良い。例えば、酸化物半導体層７１６の上層に組成がＧａ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムを形成し、その上に組成がＧａ_ＸＡｌ_２−ＸＯ_３＋α（０＜Ｘ＜２、０＜α＜１）の酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を形成してもよい。なお、酸化物半導体層７１６の下層を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良いし、酸化物半導体層７１６の上層及び下層の両方を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良い。

次に、図１７（Ｃ）に示すように、ゲート絶縁膜７２１、導電膜７２３、ゲート電極７２２を覆うように、絶縁膜７２４を形成する。絶縁膜７２４は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁膜７２４には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁膜７２４の誘電率を低くすることにより、配線や電極などの間に生じる寄生容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁膜７２４を単層構造としているが、本発明の一態様はこれに限定されず、２層以上の積層構造としても良い。

次に、ゲート絶縁膜７２１、絶縁膜７２４に開口部７２５を形成し、導電膜７２０の一部を露出させる。その後、絶縁膜７２４上に、上記開口部７２５において導電膜７２０と接する配線７２６を形成する。

配線７２６は、ＰＶＤ法や、ＣＶＤ法を用いて導電膜を形成した後、当該導電膜をパターニングすることによって形成される。また、導電膜の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。

より具体的には、例えば、絶縁膜７２４の開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＰＶＤ法によりチタン膜を薄く（５ｎｍ程度）形成した後に、開口部７２５に埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここでは導電膜７２０）との接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。

絶縁膜７２４に形成する開口部７２５は、導電膜７０８と重畳する領域に形成することが望ましい。このような領域に開口部７２５を形成することで、コンタクト領域に起因する素子面積の増大を抑制することができる。

ここで、導電膜７０８を用いずに、不純物領域７０４と導電膜７２０との接続と、導電膜７２０と配線７２６との接続とを重畳させる場合について説明する。この場合、不純物領域７０４上に形成された絶縁膜７１２、絶縁膜７１３に開口部（下部の開口部と呼ぶ）を形成し、下部の開口部を覆うように導電膜７２０を形成した後、ゲート絶縁膜７２１及び絶縁膜７２４において、下部の開口部と重畳する領域に開口部（上部の開口部と呼ぶ）を形成し、配線７２６を形成することになる。下部の開口部と重畳する領域に上部の開口部を形成する際に、エッチングにより下部の開口部に形成された導電膜７２０が断線してしまうおそれがある。これを避けるために、下部の開口部と上部の開口部が重畳しないように形成することにより、素子面積が増大するという問題がおこる。

本実施の形態に示すように、導電膜７０８を用いることにより、導電膜７２０を断線させずに上部の開口部を形成することが可能となる。これにより、下部の開口部と上部の開口部を重畳させて設けることができるため、開口部に起因する素子面積の増大を抑制することができる。つまり、半導体記憶装置の集積度を高めることができる。

次に、配線７２６を覆うように絶縁膜７２７を形成する。上述した一連の工程により、半導体記憶装置を作製することができる。

なお、上記作製方法では、ソース電極及びドレイン電極として機能する導電膜７１９及び導電膜７２０が、酸化物半導体層７１６の後に形成されている。よって、図１７（Ｂ）に示すように、上記作製方法によって得られる第１のトランジスタ１１１は、導電膜７１９及び導電膜７２０が、酸化物半導体層７１６の上に形成されている。しかし、第１のトランジスタ１１１は、ソース電極及びドレイン電極として機能する導電膜が、酸化物半導体層７１６の下、すなわち、酸化物半導体層７１６と絶縁膜７１２及び絶縁膜７１３の間に設けられていても良い。

図１８に、ソース電極及びドレイン電極として機能する導電膜７１９及び導電膜７２０が、酸化物半導体層７１６と絶縁膜７１２及び絶縁膜７１３の間に設けられている場合の、第１のトランジスタ１１１の断面図を示す。図１８に示す第１のトランジスタ１１１は、絶縁膜７１３を形成した後に導電膜７１９及び導電膜７２０の形成を行い、次いで酸化物半導体層７１６の形成を行うことで、得ることができる。

なお、第１のトランジスタ１１１は図１８に示す形態のものに限定されず、微細化に適したプレーナ型の構造をとることができる。図２２にその一例を示す。図２２ではＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタについて説明する。

図２２は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上面図および断面図である。図２２（Ａ）にトランジスタの上面図を示す。また、図２２（Ｂ）に図２２（Ａ）の一点鎖線Ａ−Ｂに対応する断面Ａ−Ｂを示す。

図２２（Ｂ）に示すトランジスタは、絶縁膜７１３上に設けられた高抵抗領域７０２ａおよび低抵抗領域７０２ｂを有する半導体膜７０２と、半導体膜７０２上に設けられたゲート絶縁膜７０３と、ゲート絶縁膜７０３を介して半導体膜７０２と重畳して設けられたゲート電極７０７と、ゲート電極７０７の側面と接して設けられた側壁絶縁膜７１４と、少なくとも低抵抗領域７０２ｂと接して設けられた導電膜７１９、７２０と、少なくとも半導体膜７０２、ゲート電極７０７および導電膜７１９、７２０を覆って設けられた絶縁膜７２４と、絶縁膜７２４に設けられた開口部を介して導電膜７１９、７２０と接続して設けられた配線７２８と、を有する。

なお、図示しないが、絶縁膜７２４および配線７２８を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、絶縁膜７２４の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。

図２３は、他のトランジスタの構造を示す上面図および断面図である。図２３（Ａ）はトランジスタの上面図である。また、図２３（Ｂ）は図２３（Ａ）の一点鎖線Ａ−Ｂに対応する断面図である。

図２３（Ｂ）に示すトランジスタは、絶縁膜７１３上に設けられた半導体膜７０２と、半導体膜７０２と接する導電膜７１９、７２０と、半導体膜７０２および導電膜７１９、７２０上に設けられたゲート絶縁膜７０３と、ゲート絶縁膜７０３を介して半導体膜７０２と重畳して設けられたゲート電極７０７と、ゲート絶縁膜７０３およびゲート電極７０７を覆って設けられた絶縁膜７２４と、絶縁膜７２４に設けられた開口部を介して導電膜７１９、７２０と接続する配線７２８と、絶縁膜７２４および配線７２８を覆って設けられた保護膜７２９と、を有する。

絶縁膜７１３としては酸化シリコン膜を、半導体膜７０２としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、導電膜７１９、７２０としてはタングステン膜を、ゲート絶縁膜７０３としては酸化シリコン膜を、ゲート電極７０７としては窒化タンタル膜とタングステン膜との積層構造を、絶縁膜７２４としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線７２８としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜７２９としてはポリイミド膜を、それぞれ用いている。

なお、図２３（Ａ）に示す構造のトランジスタにおいて、ゲート電極７０７と導電膜７１９、７２０とが重畳する幅をＬｏｖと呼ぶ。同様に、半導体膜７０２に対する導電膜７１９、７２０のはみ出しをｄＷと呼ぶ。

ここで、酸化物半導体でチャネルが形成されるトランジスタの電界効果移動度について考察する。酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。

半導体本来の移動度をμ_０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、以下の式で表現できる。

ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、以下の式で表される。

ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃ_ｏｘは単位面積当たりの容量、Ｖ_ｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
線形領域におけるドレイン電流Ｉ_ｄは、以下の式となる。

ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖ_ｄはドレイン電圧である。上式の両辺をＶｇで割り、更に両辺の対数を取ると、以下のようになる。

上記（数５）の右辺はＶ_ｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとする直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩ_ｄ―Ｖ_ｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０^１２／ｃｍ^２程度である。

このようにして求めた欠陥密度等をもとに（数２）および（数３）よりμ_０＝１２０ｃｍ^２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は３５ｃｍ^２／Ｖｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ_０は１２０ｃｍ^２／Ｖｓとなると予想できる。

ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からｘだけ離れた場所における移動度μ_１は、以下の式で表される。

ここで、Ｄはゲート方向の電界、Ｂ、Ｇは定数である。ＢおよびＧは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０^７ｃｍ／ｓ、Ｇ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と（数６）の第２項が増加するため、移動度μ_１は低下することがわかる。

半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ_２を計算した結果を図２４に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。

さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖ_ｄは０．１Ｖである。

図２４で示されるように、ゲート電圧１Ｖ強で移動度が１００ｃｍ^２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。

このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図２５乃至図２７に示す。なお、計算に用いたトランジスタの断面構造を図２８に示す。図２８に示すトランジスタは酸化物半導体層にｎ^＋の導電型を呈する低抵抗領域７０２ｂを有する。低抵抗領域７０２ｂの抵抗率は２×１０^−３Ωｃｍとする。

図２８（Ａ）に示すトランジスタは、絶縁膜７１３と、絶縁膜７１３に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物７１５の上に形成される。トランジスタは酸化物半導体でなる低抵抗領域７０２ｂと、それらに挟まれ、チャネル形成領域となる高抵抗領域７０２ａと、ゲート電極７０７を有する。ゲート電極７０７の幅を３３ｎｍとする。

ゲート電極７０７と高抵抗領域７０２ａの間には、ゲート絶縁膜７０３を有し、また、ゲート電極７０７の両側面には側壁絶縁膜７１４を有し、ゲート電極７０７の上部には、ゲート電極７０７と他の配線との短絡を防止するための絶縁層７１７を有する。側壁絶縁膜７１４の幅は５ｎｍとする。また、低抵抗領域７０２ｂに接して、ソース電極及びドレイン電極となる導電膜７１９、７２０を有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。

図２８（Ｂ）に示すトランジスタは、絶縁膜７１３と、酸化アルミニウムよりなる埋め込み絶縁物７１５の上に形成され、酸化物半導体でなる低抵抗領域７０２ｂと、それらに挟まれた酸化物半導体でなる高抵抗領域７０２ａと、幅３３ｎｍのゲート電極７０７とゲート絶縁膜７０３と側壁絶縁膜７１４と絶縁層７１７と、ソース電極及びドレイン電極となる導電膜７１９、７２０を有する点で図２８（Ａ）に示すトランジスタと同じである。

図２８（Ａ）に示すトランジスタと図２８（Ｂ）に示すトランジスタの相違点は、側壁絶縁膜７１４の下の半導体領域の導電型である。図２８（Ａ）に示すトランジスタでは、側壁絶縁膜７１４の下の半導体領域はｎ^＋の導電型を呈する低抵抗領域７０２ｂであるが、図２８（Ｂ）に示すトランジスタでは、高抵抗領域７０２ａである。すなわち、低抵抗領域７０２ｂとゲート電極７０７がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁膜７１４の幅と同じである。

その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図２５は、図２８（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。

図２５（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図２５（Ｂ）は１０ｎｍとしたものであり、図２５（Ｃ）は５ｎｍとしたものである。ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。

図２６は、図２８（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２６（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図２６（Ｂ）は１０ｎｍとしたものであり、図２６（Ｃ）は５ｎｍとしたものである。

また、図２７は、図２８（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２７（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図２７（Ｂ）は１０ｎｍとしたものであり、図２７（Ｃ）は５ｎｍとしたものである。

いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。

なお、移動度μのピークは、図２５では８０ｃｍ^２／Ｖｓ程度であるが、図２６では６０ｃｍ^２／Ｖｓ程度、図２７では４０ｃｍ^２／Ｖｓと、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流にはオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。

以上、トランジスタの電界効果移動度について詳述したが、本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態６）

Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。

Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。

例えば、図２９（Ａ）〜（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート絶縁膜を用いたトランジスタの特性である。なお、Ｖ_ｄは１０Ｖとした。

図２９（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は１８．８ｃｍ^２／Ｖｓが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図２９（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．２ｃｍ^２／Ｖｓが得られている。

電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図２９（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ^２／Ｖｓが得られている。

基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ^２／Ｖｓを超える電界効果移動度を実現することも可能になると推定される。

Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。

基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図２９（Ａ）と図２９（Ｂ）の対比からも確認することができる。

なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノーマリ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。

意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。

また、意図的に基板を加熱した成膜及び／又は成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ未満を得ることができる。

実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理を行った試料２のトランジスタに対してＢＴ試験を行った。

まず基板温度を２５℃とし、Ｖ_ｄｓを１０Ｖとし、トランジスタのＶ_ｇｓ−Ｉ_ｄｓ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖ_ｄｓを０．１Ｖとした。次に、ゲート絶縁膜に印加される電界強度が２ＭＶ／ｃｍとなるようにＶ_ｇｓに２０Ｖを印加し、そのまま１時間保持した。次に、Ｖ_ｇｓを０Ｖとした。次に、基板温度２５℃とし、Ｖ_ｄｓを１０Ｖとし、トランジスタのＶ_ｇｓ−Ｉ_ｄｓ測定を行った。これをプラスＢＴ試験と呼ぶ。

同様に、まず基板温度を２５℃とし、Ｖ_ｄｓを１０Ｖとし、トランジスタのＶ_ｇｓ−Ｉ_ｄｓ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖ_ｄｓを０．１Ｖとした。次に、ゲート絶縁膜に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶ_ｇｓに−２０Ｖを印加し、そのまま１時間保持した。次に、Ｖ_ｇｓを０Ｖとした。次に、基板温度２５℃とし、Ｖ_ｄｓを１０Ｖとし、トランジスタのＶ_ｇｓ−Ｉ_ｄｓ測定を行った。これをマイナスＢＴ試験と呼ぶ。

試料１のプラスＢＴ試験の結果を図３０（Ａ）に、マイナスＢＴ試験の結果を図３０（Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図３１（Ａ）に、マイナスＢＴ試験の結果を図３１（Ｂ）に示す。

試料１のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ１．８０Ｖおよび−０．４２Ｖであった。また、試料２のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖおよび０．７６Ｖであった。
試料１および試料２のいずれも、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。

熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。

酸化物半導体中及び積層される膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０^１６／ｃｍ^３以上２×１０^２０／ｃｍ^３以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。

また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。

実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。

ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試料Ｂの作製方法を説明する。

脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した。

Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。

次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。

図３２に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。

このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。

この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。

図３３に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。

具体的には、図３３に示すように、基板温度が１２５℃の場合には１ａＡ／μｍ（１×１０^−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０^−１９Ａ／μｍ）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０^−２１Ａ／μｍ）以下にすることができる。好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０^−１９Ａ／μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０^−２０Ａ／μｍ）以下に、室温において０．１ｚＡ／μｍ（１×１０^−２２Ａ／μｍ）以下にすることができる。

もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。

また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料のトランジスタにおいて、基板温度と電気的特性の関係について評価した。

測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが０μｍ、ｄＷが０μｍである。なお、Ｖ_ｄｓは１０Ｖとした。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体膜に対する一対の電極のはみ出しをｄＷと呼ぶ。

図３４に、Ｉ_ｄｓ（実線）および電界効果移動度（点線）のＶ_ｇｓ依存性を示す。また、図３５（Ａ）に基板温度としきい値電圧の関係を、図３５（Ｂ）に基板温度と電界効果移動度の関係を示す。

図３５（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。

また、図３５（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ^２／Ｖｓ〜３２ｃｍ^２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。

上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ^２／Ｖｓ以上、好ましくは４０ｃｍ^２／Ｖｓ以上、より好ましくは６０ｃｍ^２／Ｖｓ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、集積回路の中で、Ｓｉ半導体で形成されるトランジスタと酸化物半導体で形成されるトランジスタを一緒に動作させることが可能となる。そして、揮発性の記憶装置と不揮発性の記憶装置との間のデータの退避及び復帰の必要のない半導体記憶装置を提供することができる。

ところで、不揮発性の半導体記憶装置に用いる記憶素子として磁気トンネル接合素子（ＭＴＪ素子）が知られている。ＭＴＪ素子は、絶縁膜を介して上下に配置している膜中のスピンの向きが平行であれば低抵抗状態、反平行であれば高抵抗状態となることで情報を記憶する素子である。したがって、本実施の形態で示す酸化物半導体を用いた半導体記憶装置とは原理が全く異なっている。表１はＭＴＪ素子と、本実施の形態に係る半導体記憶装置（表中、「ＯＳ／Ｓｉ」で示す。）との対比を示す。

ＭＴＪ素子は磁性材料を使用するためキュリー温度以上にすると磁性が失われてしまうという欠点がある。また、ＭＴＪ素子は電流駆動であるため、シリコンのバイポーラデバイスと相性が良いが、バイポーラデバイスは高集積化に不向きである。そして、ＭＴＪ素子は書き込み電流が微少とはいえメモリの大容量化によって消費電力が増大してしまうといった問題がある。

原理的にＭＴＪ素子は磁界耐性に弱く強磁界にさらされるとスピンの向きが狂いやすい。また、ＭＴＪ素子に用いる磁性体のナノスケール化によって生じる磁化揺らぎを制御する必要がある。

さらに、ＭＴＪ素子は希土類元素を使用するため、ＭＴＪ素子のプロセスを金属汚染を嫌うシリコン半導体のプロセスに組み入れるには相当の注意を要する。ＭＴＪ素子はビット当たりの材料コストから見ても高価であると考えられる。

一方、本実施の形態で示す半導体記憶装置における酸化物半導体を用いたトランジスタは、チャネル形成領域を形成する半導体材料が金属酸化物であること以外は、素子構造や動作原理がシリコンＭＯＳＦＥＴと同様である。また、酸化物半導体を用いたトランジスタは磁界の影響を受けず、ソフトエラーも生じ得ないといった特質を有する。このことからシリコン集積回路と非常に整合性が良いといえる。

１００ 半導体記憶装置
１００＿Ｎ 半導体記憶装置
１００＿１ 半導体記憶装置
１１１ 第１のトランジスタ
１１２ 第２のトランジスタ
１１３ 第３のトランジスタ
１１４ 第１の容量素子
１１５ 第２の容量素子
１１６ 第１のデータ電位保持出力回路
１１７ 第２のデータ電位保持出力回路
１１８ 第１のデータ電位制御回路
１１９ 第２のデータ電位制御回路
１２０ 第３のインバータ回路
１２１ 第１のインバータ回路
１２２ 第２のインバータ回路
１２３ 第１のＮＯＲ回路
１２４ 第２のＮＯＲ回路
１２５ 第１のリセットトランジスタ
１２６ 第２のリセットトランジスタ
１３０＿Ｎ 半導体記憶装置
１３０＿１ 半導体記憶装置
１４０＿１ 半導体記憶装置
１４１ ゲート制御用インバータ回路
１４２ 第１のゲート制御用否定論理積回路
１４３ 第２のゲート制御用否定論理積回路
１５０ 信号処理装置
１５１ 演算装置
１５２ 演算装置
１５３ 半導体記憶装置
１５４ 半導体記憶装置
１５５ 半導体記憶装置
１５６ 制御装置
１５７ 電源制御回路
１９１ トランジスタ
４００ 半導体記憶装置
４００＿１ 半導体記憶装置
４００＿２ 半導体記憶装置
４００＿３ 半導体記憶装置
４０１ インバータ回路
７００ 基板
７０１ 絶縁膜
７０２ 半導体膜
７０２ａ 高抵抗領域
７０２ｂ 低抵抗領域
７０３ ゲート絶縁膜
７０４ 不純物領域
７０５ マスク
７０６ 開口部
７０７ ゲート電極
７０８ 導電膜
７０９ 不純物領域
７１０ チャネル形成領域
７１１ 不純物領域
７１２ 絶縁膜
７１３ 絶縁膜
７１４ 側壁絶縁膜
７１５ 埋め込み絶縁物
７１６ 酸化物半導体層
７１７ 絶縁層
７１９ 導電膜
７２０ 導電膜
７２１ ゲート絶縁膜
７２２ ゲート電極
７２３ 導電膜
７２４ 絶縁膜
７２５ 開口部
７２６ 配線
７２７ 絶縁膜
７２８ 配線
７２９ 保護膜
９９００ 基板
９９０１ ＡＬＵ
９９０２ ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ
９９０３ Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ
９９０４ Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ
９９０５ Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ
９９０６ Ｒｅｇｉｓｔｅｒ
９９０７ Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ
９９０８ Ｂｕｓ・Ｉ／Ｆ
９９０９ ＲＯＭ
９９２０ ＲＯＭ・Ｉ／Ｆ
Ｄ＿ＨＯＬＤ１ 第１のデータ保持部
Ｄ＿ＨＯＬＤ２ 第２のデータ保持部

Claims (6)

1. 第１端子よりデータが供給される第１のトランジスタと、
   前記第１のトランジスタの第２端子と、第２のトランジスタの第１端子と、第１の容量素子の第１の電極と、に電気的に接続され、前記データを保持する第１のデータ保持部と、
   前記第１のデータ保持部における電位を保持した状態で前記データの出力を行う第１のデータ電位保持出力回路と、
   前記第１のデータ電位保持出力回路の出力信号と第１の容量素子制御信号とが入力され、前記第１の容量素子の第２の電極の電位を制御する第１のデータ電位制御回路と、
   前記第２のトランジスタの第２端子と、第３のトランジスタの第１端子と、第２の容量素子の第１の電極と、に電気的に接続され、前記第２のトランジスタを介して供給される前記データを保持する第２のデータ保持部と、
   前記第２のデータ保持部における電位を保持した状態で前記データの出力を行う第２のデータ電位保持出力回路と、
   前記第２のデータ電位保持出力回路の出力信号と第２の容量素子制御信号とが入力され、前記第２の容量素子の第２の電極の電位を制御する第２のデータ電位制御回路と、を有し、
   前記第１のトランジスタ及び前記第３のトランジスタのゲートには、第１のゲート制御信号が入力され、前記第２のトランジスタのゲートには第２のゲート制御信号が入力され、
   前記第１のデータ保持部は、前記第１のトランジスタ及び前記第２のトランジスタを非導通状態とすることで前記データを保持し、
   前記第２のデータ保持部は、前記第２のトランジスタ及び前記第３のトランジスタを非導通状態とすることで前記第２のトランジスタを介して供給される前記データを保持し、
   前記第１のデータ電位制御回路は、前記第１のデータ電位制御回路の出力端子の電位を変化させ、前記第１の容量素子を介した容量結合により前記第１のデータ保持部の電位を制御し、
   前記第２のデータ電位制御回路は、前記第２のデータ電位制御回路の出力端子の電位を変化させ、前記第２の容量素子を介した容量結合により前記第２のデータ保持部の電位を制御する半導体記憶装置。
2. 第１端子よりデータが供給される第１のトランジスタと、
   前記第１のトランジスタの第２端子と、第２のトランジスタの第１端子と、第１の容量素子の第１の電極と、第１のインバータ回路の入力端子と、に電気的に接続され、前記データを保持する第１のデータ保持部と、
   前記第１のインバータ回路の出力端子の信号と第１の容量素子制御信号とが入力され、出力端子が前記第１の容量素子の第２の電極に電気的に接続された第１の否定論理和回路と、
   前記第２のトランジスタの第２端子と、第３のトランジスタの第１端子と、第２の容量素子の第１の電極と、第２のインバータ回路の入力端子と、に電気的に接続され、前記第２のトランジスタを介して供給される前記データを保持する第２のデータ保持部と、
   前記第２のインバータ回路の出力端子の信号と第２の容量素子制御信号とが入力され、出力端子が前記第２の容量素子の第２の電極に電気的に接続された第２の否定論理和回路と、を有し、
   前記第１のトランジスタ及び前記第３のトランジスタのゲートには、第１のゲート制御信号が入力され、前記第２のトランジスタのゲートには第２のゲート制御信号が入力され、
   前記第１のデータ保持部は、前記第１のトランジスタ及び前記第２のトランジスタを非導通状態とすることで前記データを保持し、
   前記第２のデータ保持部は、前記第２のトランジスタ及び前記第３のトランジスタを非導通状態とすることで前記第２のトランジスタを介して供給される前記データを保持し、
   前記第１の否定論理和回路は、前記第１のインバータ回路の出力端子の信号及び前記第１の容量素子制御信号により前記第１の否定論理和回路の出力端子の電位を変化させ、前記第１の容量素子を介した容量結合により前記第１のデータ保持部の電位を制御し、
   前記第２の否定論理和回路は、前記第２のインバータ回路の出力端子の信号及び前記第２の容量素子制御信号により前記第２の否定論理和回路の出力端子の電位を変化させ、前記第２の容量素子を介した容量結合により前記第２のデータ保持部の電位を制御する半導体記憶装置。
3. 請求項２において、前記第１のインバータ回路、前記第２のインバータ回路、前記第１の否定論理和回路及び前記第２の否定論理和回路を構成するトランジスタはシリコンを半導体層に有するトランジスタである半導体記憶装置。
4. 請求項１乃至請求項３のいずれか一において、前記シリコンを半導体層に有するトランジスタと前記第１のトランジスタ乃至第３のトランジスタとが積層して設けられている半導体記憶装置。
5. 請求項１乃至請求項４のいずれか一において、前記第１のトランジスタ乃至前記第３のトランジスタは、酸化物半導体を半導体層に有するトランジスタである半導体記憶装置。
6. 請求項５において、前記酸化物半導体は、Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体である半導体記憶装置。