JP5868949B2 - Ｆｆｓ型ｔｆｔ−ｌｃｄアレイ基板の製造方法 - Google Patents

Description

本発明は、ＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法に関する。

薄膜トランジスタ液晶ディスプレー（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｉｔｏｒ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ、「ＴＦＴ−ＬＣＤ」と略称する）は、主なフラットパネルディスプレー（Ｆｌａｔ Ｐａｎｅｌ Ｄｉｓｐｌａｙ、「ＦＰＤ」と略称する）である。

ＴＦＴ−ＬＣＤは、液晶を駆動する電界の方向によって縦電界型及び横電界型に分ける。縦電界型ＴＦＴ−ＬＣＤは、アレイ基板に画素電極を形成し、カラーフィルタ基板に共通電極を形成する必要がある。これに対して、横電界型ＴＦＴ−ＬＣＤは、アレイ基板に画素電極とともに共通電極を形成する必要がある。従って、横電界型ＴＦＴ−ＬＣＤアレイ基板を製造するとき、縦電界型ＴＦＴ−ＬＣＤアレイ基板の製造より共通電極を形成するためのマスク工程を余計に増加する必要がある。縦電界型ＴＦＴ−ＬＣＤは、ツイストネマチック（Ｔｗｉｓｔ Ｎｅｍａｔｉｃ、「ＴＮ」と略称する）型ＴＦＴ−ＬＣＤを有し、横電界型ＴＦＴ−ＬＣＤは、フリンジフィールドスイッチング（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ、「ＦＦＳ」と略称する）型ＴＦＴ−ＬＣＤと、横電界スイッチング（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ、「ＩＰＳ」と略称する）型ＴＦＴ−ＬＣＤとを有する。横電界型ＴＦＴ−ＬＣＤ、特にＦＦＳ型ＴＦＴ−ＬＣＤは、視野角が広くて開口率が高いなどのメリットを有するので、液晶ディスプレー分野に広く応用されている。

従来、ＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板は複数のパターニング工程を介して構造パターンを形成することによって形成される。また、各パターニング工程は、マスクを用いてフォトレジストを露光・現像する工程、エッチング工程及び残りのフォトレジストの剥離工程などを備える。エッチング工程は、ドライエッチングとウェットエッチングとを有する。従って、パターニング工程の回数によって、ＴＦＴ−ＬＣＤアレイ基板を製造する複雑さが判断される。パターニングの回数を低減することは、コストを低減することを意味する。従来の６回のパターニング工程は、共通電極のパターニング、ゲートライン及びゲート電極のパターニング、活性層のパターニング、ソース電極／ドレイン電極のパターニング、ビアーホールのパターニング及び画素電極のパターニングを備える。

従来、５回のパターニング工程によってＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板を製造する方法は以下のステップを含む。即ち、
ステップ１：第１透明導電薄膜を堆積し、普通のマスク（ｍａｓｋ）を用いて板状の共通電極のパターンを形成する。
ステップ２：第１金属薄膜を堆積し、普通のマスクを用いてゲートライン、ゲート電極及び共通電極線のパターンを形成する。
ステップ３：第１絶縁薄膜、半導体薄膜、ドープ半導体薄膜及び第２金属薄膜を順次堆積し、デュアルトーンマスク（ｄｕａｌ ｔｏｎｅ ｍａｓｋ）を用いて活性層（半導体層とドープ半導体層）、ＴＦＴチャネル、ソース電極、ドレイン電極及びデータラインのパターンを形成する。
ステップ４：第２絶縁薄膜を堆積し、第２デュアルトーンマスクを用いてビアーホールのパターンを形成し、ＰＡＤ領域におけるゲートライン領域、ＰＡＤ領域におけるデータライン領域及びＰＡＤ領域における共通電極線領域で接続ホールのパターンを形成する。
ステップ５：第２透明導電薄膜を堆積し、普通のマスク（ｍａｓｋ）を用いてスリットを有する画素電極のパターンを形成する。

本発明の実施形態は、以下のステップを備えるＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法を提供する。即ち、ステップ１：透明基板に、第１透明導電薄膜、第１金属薄膜及びドープ半導体薄膜を順次形成し、前記第１透明導電薄膜、前記第１金属薄膜及び前記ドープ半導体薄膜の積層に対してパターニングを行って、ソース電極、ドレイン電極、データライン及び画素電極を有するパターンを形成し、ステップ２：半導体薄膜を形成し、前記半導体薄膜に対してパターニングを行って、ドープ半導体層のパターンおよびＴＦＴチャネルを有する半導体層のパターンを形成し、ステップ３：絶縁薄膜及び第２金属薄膜を形成し、前記絶縁薄膜及び前記第２金属薄膜の積層に対してパターニングを行って、ＰＡＤ領域データライン接続ホール、ゲートライン、ゲート電極及び共通電極線を有するパターンを形成し、ステップ４：第２透明導電薄膜を形成し、前記第２透明導電薄膜に対してパターニングを行って、共通電極を有するパターンを形成する。

本発明の他の実施例は、以下のステップを備えるＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法を提供する。即ち、ステップ１：透明基板に、第１透明導電薄膜、第１金属薄膜及びドープ半導体薄膜を順次形成し、前記第１透明導電薄膜、前記第１金属薄膜及び前記ドープ半導体薄膜の積層対してパターニングを行って、ソース電極、ドレイン電極、データライン及び画素電極を有するパターンを形成し、ステップ２：半導体薄膜を形成し、前記半導体薄膜に対してパターニングを行って、ドープ半導体層のパターンおよびＴＦＴチャネルを有する半導体層のパターンを形成し、ステップ３’：絶縁薄膜及び第２金属薄膜を形成し、前記絶縁薄膜及び前記第２金属薄膜に対してパターニングを行った後、第２透明導電薄膜を形成し、リフト剥離工程及びエッチング工程を行って、ＰＡＤ領域データライン接続ホール、ゲートライン、ゲート電極及び共通電極線を有するパターンを形成する。

本発明のさらに他の実施例は、以下のステップを備えるＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法を提供する。即ち、ステップ１００：透明基板に、半導体薄膜及びドープ半導体薄膜を順次形成し、前記半導体薄膜及び前記ドープ半導体薄膜の積層に対してパターニングを行って、半導体層及びドープ半導体層を有するパターンを形成し、ステップ２００：第１透明導電薄膜及び第１金属薄膜を形成し、前記第１透明導電薄膜及び前記第１金属薄膜の積層に対してパターニングを行って、ソース電極、ドレイン電極、ドープ半導体層、ＴＦＴチャネル、データライン及び画素電極を有するパターンを形成し、ステップ３００：絶縁薄膜を形成し、前記絶縁薄膜に対してパターニングを行って、ＰＡＤ領域データライン接続ホールを有するパターンを形成し、ステップ４００：第２透明導電薄膜及び第２金属薄膜を形成し、前記第２透明導電薄膜及び前記第２金属薄膜の積層に対してパターニングを行って、ゲートライン、ゲート電極及び共通電極を有するパターンを形成する。

ＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の平面概略図である。 図１におけるＡ−Ａ矢視断面図であり、画素領域を示す断面図である。 ＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板においてＰＡＤ領域のデータラインの断面図である。 ＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板においてＰＡＤ領域のゲートラインの断面図である。 本発明第１実施形態によりＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板を製造するフローチャートである。 透明基板に第１透明導電薄膜、第１金属薄膜およびドープ半導体薄膜を堆積した後の断面図であり、画素領域の断面図である。 ＰＡＤ領域のゲートラインの断面図である。 ＰＡＤ領域のデータラインの断面図である。 図４Ａ−図４Ｃに示す構造にフォトレジストを塗布して露光・現像処理を行った後の断面図である。 図４Ａ−図４Ｃに示す構造にフォトレジストを塗布して露光・現像処理を行った後の断面図である。 図４Ａ−図４Ｃに示す構造にフォトレジストを塗布して露光・現像処理を行った後の断面図である。 図５Ａ−図５Ｃに示す構造に対してエッチングを行った後の断面図である。 図５Ａ−図５Ｃに示す構造に対してエッチングを行った後の断面図である。 図５Ａ−図５Ｃに示す構造に対してエッチングを行った後の断面図である。 図６Ａ−図６Ｃに示すフォトレジストに対してアッシングを行った後の断面図である。 図６Ａ−図６Ｃに示すフォトレジストに対してアッシングを行った後の断面図である。 図６Ａ−図６Ｃに示すフォトレジストに対してアッシングを行った後の断面図である。 図７Ａ−図７Ｃに示す構造に対してエッチングを行った後の断面図である。 図７Ａ−図７Ｃに示す構造に対してエッチングを行った後の断面図である。 図７Ａ−図７Ｃに示す構造に対してエッチングを行った後の断面図である。 図８Ａ−図８Ｃに示すフォトレジストを剥離した後の断面図である。 図８Ａ−図８Ｃに示すフォトレジストを剥離した後の断面図である。 図８Ａ−図８Ｃに示すフォトレジストを剥離した後の断面図である。 図９Ａ−図９Ｃに示す構造に半導体薄膜を堆積した後の断面図である。 図９Ａ−図９Ｃに示す構造に半導体薄膜を堆積した後の断面図である。 図９Ａ−図９Ｃに示す構造に半導体薄膜を堆積した後の断面図である。 図１０Ａ−図１０Ｃに示す構造にフォトレジストを塗布して露光・現像処理を行った後の断面図である。 図１０Ａ−図１０Ｃに示す構造にフォトレジストを塗布して露光・現像処理を行った後の断面図である。 図１０Ａ−図１０Ｃに示す構造にフォトレジストを塗布して露光・現像処理を行った後の断面図である。 図１１Ａ−図１１Ｃに示す構造に対してエッチングを行った後の断面図である。 図１１Ａ−図１１Ｃに示す構造に対してエッチングを行った後の断面図である。 図１１Ａ−図１１Ｃに示す構造に対してエッチングを行った後の断面図である。 図１２Ａ−図１２Ｃのフォトレジストを剥離した後の断面図である。 図１２Ａ−図１２Ｃのフォトレジストを剥離した後の断面図である。 図１２Ａ−図１２Ｃのフォトレジストを剥離した後の断面図である。 図１３Ａ−図１３Ｃに示す構造に絶縁薄膜及び第２金属薄膜を堆積した後の断面図である。 図１３Ａ−図１３Ｃに示す構造に絶縁薄膜及び第２金属薄膜を堆積した後の断面図である。 図１３Ａ−図１３Ｃに示す構造に絶縁薄膜及び第２金属薄膜を堆積した後の断面図である。 図１４Ａ−図１４Ｃに示す構造にフォトレジストを塗布して露光・現像処理を行った後の断面図である。 図１４Ａ−図１４Ｃに示す構造にフォトレジストを塗布して露光・現像処理を行った後の断面図である。 図１４Ａ−図１４Ｃに示す構造にフォトレジストを塗布して露光・現像処理を行った後の断面図である。 図１５Ａ−図１５Ｃに示す構造に対してエッチングを行った後の断面図である。 図１５Ａ−図１５Ｃに示す構造に対してエッチングを行った後の断面図である。 図１５Ａ−図１５Ｃに示す構造に対してエッチングを行った後の断面図である。 図１６Ａ−図１６Ｃのフォトレジストに対してアッシングを行った後の断面図である。 図１６Ａ−図１６Ｃのフォトレジストに対してアッシングを行った後の断面図である。 図１６Ａ−図１６Ｃのフォトレジストに対してアッシングを行った後の断面図である。 図１７Ａ−図１７Ｃのフォトレジストに対してエッチングを行った後の断面図である。 図１７Ａ−図１７Ｃのフォトレジストに対してエッチングを行った後の断面図である。 図１７Ａ−図１７Ｃのフォトレジストに対してエッチングを行った後の断面図である。 図１８Ａ−図１８Ｃに示すフォトレジストを剥離した後の断面図である。 図１８Ａ−図１８Ｃに示すフォトレジストを剥離した後の断面図である。 図１８Ａ−図１８Ｃに示すフォトレジストを剥離した後の断面図である。 図１９Ａ−図１９Ｃに示す構造に第２半導体薄膜を堆積した後の断面図である。 図１９Ａ−図１９Ｃに示す構造に第２半導体薄膜を堆積した後の断面図である。 図１９Ａ−図１９Ｃに示す構造に第２半導体薄膜を堆積した後の断面図である。 図２０Ａ−図２０Ｃに示す構造にフォトレジストを塗布して露光・現像処理を行った後の断面図である。 図２０Ａ−図２０Ｃに示す構造にフォトレジストを塗布して露光・現像処理を行った後の断面図である。 図２０Ａ−図２０Ｃに示す構造にフォトレジストを塗布して露光・現像処理を行った後の断面図である。 図２１Ａ−図２１Ｃに示す構造に対してエッチングを行った後の断面図である。 図２１Ａ−図２１Ｃに示す構造に対してエッチングを行った後の断面図である。 図２１Ａ−図２１Ｃに示す構造に対してエッチングを行った後の断面図である。 図２２Ａ−図２２Ｃのフォトレジストを剥離した後の断面図である。 図２２Ａ−図２２Ｃのフォトレジストを剥離した後の断面図である。 図２２Ａ−図２２Ｃのフォトレジストを剥離した後の断面図である。 本発明第２実施形態によりＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板を製造するフローチャートである。 図１３Ａ−図１３Ｃに示す構造に絶縁薄膜および第２透明導電薄膜を堆積した後の断面図である。 図１３Ａ−図１３Ｃに示す構造に絶縁薄膜および第２透明導電薄膜を堆積した後の断面図である。 図１３Ａ−図１３Ｃに示す構造に絶縁薄膜および第２透明導電薄膜を堆積した後の断面図である。 図２５Ａ−図２５Ｃに示す構造にフォトレジストを塗布して露光・現像処理を行った後の断面図である。 図２５Ａ−図２５Ｃに示す構造にフォトレジストを塗布して露光・現像処理を行った後の断面図である。 図２５Ａ−図２５Ｃに示す構造にフォトレジストを塗布して露光・現像処理を行った後の断面図である。 図２６Ａ−図２６Ｃに示す構造に対してエッチングを行った後の断面図である。 図２６Ａ−図２６Ｃに示す構造に対してエッチングを行った後の断面図である。 図２６Ａ−図２６Ｃに示す構造に対してエッチングを行った後の断面図である。 図２７Ａ−図２７Ｃに示すフォトレジストに対してアッシングを行った後の断面図である。 図２７Ａ−図２７Ｃに示すフォトレジストに対してアッシングを行った後の断面図である。 図２７Ａ−図２７Ｃに示すフォトレジストに対してアッシングを行った後の断面図である。 図２８Ａ−図２８Ｃに示す構造に対してエッチングを行った後の断面図である。 図２８Ａ−図２８Ｃに示す構造に対してエッチングを行った後の断面図である。 図２８Ａ−図２８Ｃに示す構造に対してエッチングを行った後の断面図である。 図２９Ａ−図２９Ｃに示す構造に対してアッシングを行った後の断面図である。 図２９Ａ−図２９Ｃに示す構造に対してアッシングを行った後の断面図である。 図２９Ａ−図２９Ｃに示す構造に対してアッシングを行った後の断面図である。 図３０Ａ−図３０Ｃに示す構造に第２半導体薄膜を堆積した後の断面図である。 図３０Ａ−図３０Ｃに示す構造に第２半導体薄膜を堆積した後の断面図である。 図３０Ａ−図３０Ｃに示す構造に第２半導体薄膜を堆積した後の断面図である。 図３１Ａ−図３１Ｃに示す構造に対してリフト剥離工程を行った後の断面図である。 図３１Ａ−図３１Ｃに示す構造に対してリフト剥離工程を行った後の断面図である。 図３１Ａ−図３１Ｃに示す構造に対してリフト剥離工程を行った後の断面図である。 図３２Ａ−図３２Ｃに示す構造に対してエッチングを行った後の断面図である。 図３２Ａ−図３２Ｃに示す構造に対してエッチングを行った後の断面図である。 図３２Ａ−図３２Ｃに示す構造に対してエッチングを行った後の断面図である。 本発明第３実施形態によりＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板を製造するフローチャートである。 透明基板に半導体薄膜およびドープ半導体薄膜を堆積した後の断面図であり、画素領域の断面図である。 ＰＡＤ領域のゲートラインの断面図である。 ＰＡＤ領域のデータラインの断面図である。 図３５Ａ−図３５Ｃに示す構造にフォトレジストを塗布して露光・現像処理を行った後の断面図である。 図３５Ａ−図３５Ｃに示す構造にフォトレジストを塗布して露光・現像処理を行った後の断面図である。 図３５Ａ−図３５Ｃに示す構造にフォトレジストを塗布して露光・現像処理を行った後の断面図である。 図３６Ａ−図３６Ｃに示す構造に対してエッチングを行った後の断面図である。 図３６Ａ−図３６Ｃに示す構造に対してエッチングを行った後の断面図である。 図３６Ａ−図３６Ｃに示す構造に対してエッチングを行った後の断面図である。 図３７Ａ−図３７Ｃのフォトレジストを剥離した後の断面図である。 図３７Ａ−図３７Ｃのフォトレジストを剥離した後の断面図である。 図３７Ａ−図３７Ｃのフォトレジストを剥離した後の断面図である。 図３８Ａ−図３８Ｃに示す構造に第１透明導電薄膜および第１金属薄膜を堆積した後の断面図である。 図３８Ａ−図３８Ｃに示す構造に第１透明導電薄膜および第１金属薄膜を堆積した後の断面図である。 図３８Ａ−図３８Ｃに示す構造に第１透明導電薄膜および第１金属薄膜を堆積した後の断面図である。 図３９Ａ−図３９Ｃに示す構造にフォトレジストを塗布して露光・現像処理を行った後の断面図である。 図３９Ａ−図３９Ｃに示す構造にフォトレジストを塗布して露光・現像処理を行った後の断面図である。 図３９Ａ−図３９Ｃに示す構造にフォトレジストを塗布して露光・現像処理を行った後の断面図である。 図４０Ａ−図４０Ｃに示す構造に対してエッチングを行った後の断面図である。 図４０Ａ−図４０Ｃに示す構造に対してエッチングを行った後の断面図である。 図４０Ａ−図４０Ｃに示す構造に対してエッチングを行った後の断面図である。 図４１Ａ−図４１Ｃのフォトレジストに対してアッシングを行った後の断面図である。 図４１Ａ−図４１Ｃのフォトレジストに対してアッシングを行った後の断面図である。 図４１Ａ−図４１Ｃのフォトレジストに対してアッシングを行った後の断面図である。 図４２Ａ−図４２Ｃに示す第１金属薄膜に対してエッチングを行った後の断面図である。 図４２Ａ−図４２Ｃに示す第１金属薄膜に対してエッチングを行った後の断面図である。 図４２Ａ−図４２Ｃに示す第１金属薄膜に対してエッチングを行った後の断面図である。 図４３Ａ−図４３Ｃに示すドープ半導体薄膜に対してエッチングを行った後の断面図である。 図４３Ａ−図４３Ｃに示すドープ半導体薄膜に対してエッチングを行った後の断面図である。 図４３Ａ−図４３Ｃに示すドープ半導体薄膜に対してエッチングを行った後の断面図である。 図４４Ａ−図４４Ｃのフォトレジストを剥離した後の断面図である。 図４４Ａ−図４４Ｃのフォトレジストを剥離した後の断面図である。 図４４Ａ−図４４Ｃのフォトレジストを剥離した後の断面図である。 図４５Ａ−図４５Ｃに示す構造に絶縁薄膜を堆積した後の断面図である。 図４５Ａ−図４５Ｃに示す構造に絶縁薄膜を堆積した後の断面図である。 図４５Ａ−図４５Ｃに示す構造に絶縁薄膜を堆積した後の断面図である。 図４６Ａ−図４６Ｃに示す構造にフォトレジストを塗布して露光・現像処理を行った後の断面図である。 図４６Ａ−図４６Ｃに示す構造にフォトレジストを塗布して露光・現像処理を行った後の断面図である。 図４６Ａ−図４６Ｃに示す構造にフォトレジストを塗布して露光・現像処理を行った後の断面図である。 図４７Ａ−図４７Ｃに示す構造に対してエッチングを行った後の断面図である。 図４７Ａ−図４７Ｃに示す構造に対してエッチングを行った後の断面図である。 図４７Ａ−図４７Ｃに示す構造に対してエッチングを行った後の断面図である。 図４８Ａ−図４８Ｃのフォトレジストを剥離した後の断面図である。 図４８Ａ−図４８Ｃのフォトレジストを剥離した後の断面図である。 図４８Ａ−図４８Ｃのフォトレジストを剥離した後の断面図である。 図４９Ａ−図４９Ｃに示す構造に第２透明薄膜および第２金属薄膜を堆積した後の断面図である。 図４９Ａ−図４９Ｃに示す構造に第２透明薄膜および第２金属薄膜を堆積した後の断面図である。 図４９Ａ−図４９Ｃに示す構造に第２透明薄膜および第２金属薄膜を堆積した後の断面図である。 図５０Ａ−図５０Ｃに示す構造にフォトレジストを塗布して露光・現像処理を行った後の断面図である。 図５０Ａ−図５０Ｃに示す構造にフォトレジストを塗布して露光・現像処理を行った後の断面図である。 図５０Ａ−図５０Ｃに示す構造にフォトレジストを塗布して露光・現像処理を行った後の断面図である。 図５０Ａ−図５０Ｃに示す構造に対してエッチングを行った後の断面図である。 図５０Ａ−図５０Ｃに示す構造に対してエッチングを行った後の断面図である。 図５０Ａ−図５０Ｃに示す構造に対してエッチングを行った後の断面図である。 図５２Ａ−図５２Ｃのフォトレジストに対してアッシングを行った後の断面図である。 図５２Ａ−図５２Ｃのフォトレジストに対してアッシングを行った後の断面図である。 図５２Ａ−図５２Ｃのフォトレジストに対してアッシングを行った後の断面図である。 図５３Ａ−図５３Ｃに示す構造に対してエッチングを行った後の断面図である。 図５３Ａ−図５３Ｃに示す構造に対してエッチングを行った後の断面図である。 図５３Ａ−図５３Ｃに示す構造に対してエッチングを行った後の断面図である。 図５４Ａ−図５４Ｃのフォトレジストを剥離した後の断面図である。 図５４Ａ−図５４Ｃのフォトレジストを剥離した後の断面図である。 図５４Ａ−図５４Ｃのフォトレジストを剥離した後の断面図である。

本発明に係る実施例の目的、技術内容及びメリットをより明確にするために、以下、本発明の実施例を表す図面を参照しながら、本発明の実施例を明確かつ完全に説明する。勿論、ここで記載された実施例は、ただ本発明の実施例の部分だけであり、本発明の全ての実施例ではない。本発明の実施例に基づき、当業者が創造的な活動をしない前提で得られる他の実施例は全て本発明の技術範囲に含まれる。

本発明の実施形態によってＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板を製造する方法をより良く説明するために、まず、図１および図２Ａ〜図２Ｃを参照しながら、ＦＦＳ型ＴＦＴ−ＬＣＤの基本構造を説明する。

図１はＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の平面概略図である。図１に示すように、アレイ基板（Ａｒｒａｙ Ｓｕｂｓｔｒａｔｅ）は、ゲートライン１、データライン２、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、「ＴＦＴ」と略称する）３、画素電極４、共通電極５０および共通電極線５を備える。ゲートライン１は透明基板に横方向に沿って設置され、データライン２は透明基板に縦方向に沿って設置され、ゲートライン１とデータライン２との交差部位にＴＦＴ３が設けられる。ＴＦＴ３がアクティブスイッチング素子である。画素電極４はスリット電極である。共通電極５０は、その大部分が重なり合うように画素電極４の下方に設けられる。共通電極５０と画素電極は液晶を駆動する電界を形成する。共通電極線５は共通電極５０に接続される。なお、図１において、符号「５０」は、ストリップ形状のスリットを示すのではなく、スリットの下方の板形状の共通電極を示すのである。

図２Ａ〜２Ｃは、ＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の断面図である。図２Ａは、図１におけるＡ−Ａ矢視断面図であり、アレイ基板の画素部分の断面構造を示す。図２Ａに示すように、アレイ基板は、具体的に、透明基板１１、共通電極５０、ゲート電極１２、ゲート絶縁層１３、半導体層１４、ドープ半導体層１５、ソース電極１６、ドレイン電極１７及びパッシベーション層１８をさらに備える。ゲート電極１２はゲートライン１と一体に形成され、ソース電極１６はデータライン２と一体に形成される。ドレイン電極１７は、一般的に、パッシベーション層のビアーホール１８０（ｖｉａ ｈｏｌｅ）を介して画素電極４に接続される。導通信号がゲートライン１に入力されるとき、活性層（半導体層１４とドープ半導体層１５）が導電され、データライン２のデータ信号は、ソース電極１６からＴＦＴチャネル（ｃｈａｎｎｅｌ）１９を介してドレイン電極１７に至り、最終に、画素電極４に入力される。信号を受信した画素電極４と板形状の共通電極５０は、液晶の偏向を駆動する電界を形成する。画素電極４は、スリット４９を有するので、共通電極５０と一緒に横電界を形成する。

図２ＢはＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板におけるＰＡＤ領域のデータラインの断面図である。図２ＣはＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板におけるＰＡＤ領域のゲートラインの断面図である。ＰＡＤ領域は、圧接領域であり、ゲートライン、データライン及び共通電極線などの信号線を、外部の駆動回路板のリード線に圧接する領域である。ＰＡＤ領域は、アレイ基板の４辺の中の１辺または隣接する２辺に形成される。リード線と信号線を電気的に接続するために、ＰＡＤ領域における信号線の上方を絶縁層で覆ってはいけない。図２Ｂ及び図２Ｃから分かるように、接続ホール１８１、１８２がＰＡＤ領域におけるデータライン２とゲートライン１の上方に形成される。符号７００は、透明導電薄膜をエッチングして画素電極を形成する時に形成され、かつ導電性がある透明導電層を示す。図２Ｂにおいて、符号３００と４００は、ドープ半導体薄膜及び半導体薄膜をエッチングするときに形成され、かつデータライン２の通信を影響しない構造を示す。これによって、外部のリード線を図２Ｂと図２Ｃにおける透明導電層７００に直接に溶接することができるようになり、アレイ基板と駆動回路板とが接続された。それと同じように、共通電極線の上方にも、外部のリード線に接続するための接続ホールが開設される。その構造は図２Ｃと大体同じであるので、図が省略される。

ところが、上記ＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法は、５回のパターニング工程が必要となるので、コストが比較的に高くて、マーケットでの競争力が弱い。さらに、上記ステップ３において、ＴＦＴチャネル、ソース電極及びドレイン電極を形成するために、基板全体に対して、一般的にウェット・エッチングによって２回のエッチングを行う必要がある。即ち、基板をエッチング液に浸し、フォトレジストに覆われなく、かつ該エッチング液によってエッチングできる部分を除去する。ＴＦＴチャネルがウェット・エッチングされるときに、エッチングパラーメータ、一般的にエッチング時間を厳しく制御する必要がある。技術上に誤差があるので、ＴＦＴチャネルがオーバーエッチング（Ｏｖｅｒ Ｅｔｃｈ）されることが常に生じる。アレイ基板に対して重要であるＴＦＴチャネルには、このようなオーバーエッチングによって軽視できない欠陥が生じてしまう。これによって、ＴＦＴチャネルの幅が広くなりまたはＴＦＴチャネルが直接に破壊されてしまい、液晶ディスプレーの性能全体及び製品合格率に不良影響を与える。従って、さらに改善する必要がある。

図３は本発明第１実施形態に係るＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法のフローチャートである。図３に示すように、本発明第１実施形態に係るＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法は下記ステップを備える。
ステップ１：透明基板に、第１透明導電薄膜、第１金属薄膜及びドープ半導体薄膜を順次形成し、そして、第１透明導電薄膜、第１金属薄膜及びドープ半導体薄膜の積層に対してパターニングを行って、ソース電極、ドレイン電極、データライン及び画素電極を有するパターンを形成する。
ステップ２：半導体薄膜を形成し、前記半導体薄膜に対してパターニングを行って、ドープ半導体層のパターンおよびＴＦＴチャネルを有する半導体層のパターンを形成する。
ステップ３：絶縁薄膜及び第２金属薄膜を堆積し、絶縁薄膜及び第２金属薄膜に対してパターニングを行って、ＰＡＤ領域データライン接続ホール、ゲートライン、ゲート電極及び共通電極線を有するパターンを形成する。
ステップ４：第２透明導電薄膜を形成し、第２透明導電薄膜に対してパターニングを行って、共通電極を有するパターンを形成する。

本発明実施形態に係るＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法によれば、４回のパターニング工程によってＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板を製造したので、従来技術に対して、工程数が低減され、コストが大幅に低下され、マーケットの競争力が向上された。

以下、図４Ａ〜図２３Ｃに基づき、本発明第１実施形態に係るＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法を詳しく説明する。

まず、図４Ａ〜図９Ｃに基づき、本発明第１実施形態に係るＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法の第１のパターニング工程を説明する。図４Ａ〜図９Ｃに示すように、本発明第１実施形態に係るＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法の第１パターニング工程は下記のステップを有する。
ステップ１１：図４Ａ〜図４Ｃに示すように、前記透明基板１１に、第１透明導電薄膜１００、第１金属薄膜２００及びドープ半導体薄膜４００を順次堆積する。
プラズマ強化化学気相蒸着法（ＰＥＣＶＤ）、マグネトロンスパッタリング法、熱蒸着法又は他の成膜方法によって、透明基板１１（例えば、ガラス基板または石英基板）に、第１透明導電薄膜１００、第１金属薄膜２００及びドープ半導体薄膜４００を順次堆積することができる。第１透明導電薄膜１００はＩＴＯ、ＩＺＯなどの透明導電材料であってもよい。第１金属薄膜２００は、モリブデン、アルミニウム、アルミニウム・ネオジム合金、タングステン、クロム、銅などの金属で形成される単層薄膜であってもよいし、上記金属を多層堆積することで形成される多層薄膜であってもよい。
ステップ１２：図５Ａ〜図５Ｃに示すように、図４Ａ〜図４Ｃに示す構造のドープ半導体薄膜４００に、フォトレジスト１０００を塗布し、予め形成されたマスクによって前記フォトレジストに対して露光・現像処理する。このステップにおいて、採用されたマスクはデュアルトーンマスク（例えば、ハーフトーンマスクまたはグレートーンマスク）である。デュアルトーンマスクは、光の透過程度または強度により、完全透過領域、部分透過領域、及び透過しない領域に分ける。このマスクによって露光された後、フォトレジスト１００は、露光しない領域、部分露光領域及び完全露光領域を形成する。そして、現像を行って、完全露光領域のフォトレジストは薬剤によって除去され、部分露光領域のフォトレジストは上層が露光によって除去され、下層のフォトレジストが残り、これによって、フォトレジストの厚みが薄くなり、露光しない領域のフォトレジストは厚みが変化しない。本ステップのフォトレジスト１０００において、露光しない領域はアレイ基板におけるデータライン２（図１を参照）、ソース電極及びドレイン電極の領域に対応し、前記部分露光領域は前記アレイ基板における画素電極４（図１を参照）の領域に対応し、前記完全露光領域は前記アレイ基板の他の領域に対応する。
ステップ１３：図６Ａ〜図６Ｃに示すように、図５Ａ〜５Ｃに示す構造に対してエッチングを行って、前記完全露光領域のドープ半導体薄膜４００、第１金属薄膜２００及び第１透明導電薄膜１００を除去し、データライン２及び画素電極４を有するパターンを形成する。本ステップのエッチング工程は、ドープ半導体材料のエッチング液でドープ半導体薄膜４００をエッチングする第１ステップと、金属材料エッチング液（例えば、燐酸と硝酸の混合物）で第１金属薄膜２００をエッチングしてデータライン２のパターンを得る第２ステップと、ＩＴＯ又はＩＺＯのエッチング液で第１透明導電薄膜１００を除去して画素電極４のパターンを形成する第３ステップとを備える。実際に生産するとき、大面積のパターンをエッチングするときに、ウェット・エッチング法を採用することができる。ウェット・エッチング法とは、被エッチング物をエッチング液に投入してエッチング液で露出される被エッチング物をエッチングする。金属材料エッチング液は、金属材料、即ち、第１金属薄膜のみをエッチングできる。フォトレジストに覆われる領域、即ち、部分露光領域及び露光しない領域の薄膜はフォトレジストに保護されるので、腐食されない。完全露光領域の薄膜はエッチング液に直接に接触するのでエッチングされる。残りの薄膜は所望のパターンを形成する。
ステップ１４：図７Ａ〜図７Ｃに示すように、図６Ａ〜図６Ｃのフォトレジスト１００に対してアッシングを行って、前記部分露光領域のドープ半導体薄膜４００を露出させる。アッシングすることで、フォトレジストの厚みの一部が除去される。このステップにおいて、除去されたフォトレジストの厚みは、ステップ１２において部分露光領域で保留されたフォトレジストの厚みと同じである。即ち、アッシングした後、フォトレジストは露光しない領域のみにおいて保留され、他の領域には保留されない。
ステップ１５：図８Ａ〜８Ｃに示すように、図７Ａ〜７Ｃの構造に対してエッチングを行って、部分露光領域におけるドープ半導体薄膜４００と第１金属薄膜２００を除去し、ソース電極１６及びドレイン電極１７のパターンを形成する。このステップは、先にドープ半導体薄膜４００をエッチングし、そして、第１金属薄膜２００をエッチングする。これによって、ソース電極１６及びドレイン電極１７が形成され、画素電極４が露出された。
ステップ１６：図９Ａ〜９Ｃに示すように、図８Ａ〜８Ｃの残りのフォトレジスト１０００を剥離する。

次に、図１０Ａ〜図１３Ｃに基づき、本発明第１実施形態に係るＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法の第２パターニング工程を説明する。該第２パターニング工程は以下のステップを有する。
ステップ２１：図１０Ａ〜１０Ｃに示すように、図９Ａ〜９Ｃに示す構造に半導体薄膜３００を堆積する。
ステップ２２：図１１Ａ〜図１１Ｃに示すように、図１０Ａ〜図１０Ｃに示す半導体薄膜３００に、フォトレジスト２０００を塗布し、予め形成されたマスクによって前記フォトレジストに対して露光・現像処理することで、前記フォトレジスト２０００を完全露光領域と露光しない領域に形成させる。前記露光しない領域は前記アレイ基板における半導体層１４（図２を参照）の領域に対応し、前記完全露光領域は他の領域に対応する。本ステップで採用されたマスクは普通のマスクであり、完全透過領域と透過しない領域を有する。
ステップ２３：図１２Ａ〜１２Ｃに示すように、図１１Ａ〜図１１Ｃに示す構造に対してエッチングを行って、前記完全露光領域の半導体薄膜３００を除去し、半導体層１４とドープ半導体層１５を形成する。このステップでは、半導体薄膜３００をエッチングするとともに、ドープ半導体層４００も併せてエッチングすることができる。本ステップでは、ＴＦＴチャネルが自然に形成され、エッチングする必要がない。従って、従来技術のように、ドープ半導体薄膜をエッチングしてＴＦＴチャネルを形成するときに生じるオーバーエッチングが避けられる。
ステップ２４：図１３Ａ〜図１３Ｃに示すように、図１２Ａ〜図１２Ｃに示す残りのフォトレジスト２０００を剥離する。

次に、図１４Ａ〜図１９Ｃに基づき、本発明第１実施形態に係るＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法の第３パターニング工程を説明する。該第３パターニング工程は以下のステップを有する。
ステップ３１：図１４Ａ〜図１４Ｃに示すように、図１３Ａ〜図１３Ｃに示す構造に絶縁薄膜５００と第２金属薄膜６００を順次堆積する。
ステップ３２：図１５Ａ〜図１５Ｃに示すように、図１４Ａ〜図１４Ｃに示す第２金属薄膜に、フォトレジスト３０００を塗布し、予め形成されたマスクによってフォトレジスト３００に対して露光・現像処理することで、前記フォトレジスト３００を、露光しない領域、部分露光領域及び完全露光領域に形成させる。前記露光しない領域はアレイ基板におけるゲート電極１２、ゲートライン１及び共通電極線５の領域に対応し、前記完全露光領域は前記アレイ基板のＰＡＤ領域のデータライン２の領域に対応し、前記部分露光領域は前記アレイ基板の他の領域に対応する。
ステップ３３：図１６Ａ〜図１６Ｃに示すように、図１５Ａ〜１５Ｃに示す構造に対してエッチングを行って、前記完全露光領域の第２金属薄膜６００及び絶縁薄膜５００を除去し、ＰＡＤ領域データライン接続ホール及びゲート絶縁層１３を有するパターンを形成する。
ステップ３４：図１７Ａ〜図１７Ｃに示すように、図１６Ａ〜図１６Ｃのフォトレジスト３０００に対してアッシングを行って、前記部分露光領域の前記第２金属薄膜６００を露出させ、露光しない領域において所定の厚みのフォトレジストを残す。
ステップ３５：図１８Ａ〜１８Ｃに示すように、図１７Ａ〜１７Ｃの構造に対してエッチングを行って、前記部分露光領域における第２金属薄膜６００を除去し、共通電極線５（図１を参照）、ゲート電極１２及びゲートライン１を有するパターンを形成する。
ステップ３６：図１９Ａ〜１９Ｃに示すように、図１８Ａ〜１８Ｃに示す残りのフォトレジスト３０００を剥離する。

次に、図２０Ａ〜図２３Ｃに基づき、本発明第１実施形態に係るＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法の第４パターニング工程を説明する。該第４パターニング工程は以下のステップを有する。
ステップ４１：図２０Ａ〜２０Ｃに示すように、図１９Ａ〜１９Ｃに示す構造に第２透明導電薄膜７００を堆積する。
ステップ４２：図２１Ａ〜図２１Ｃに示すように、図２０Ａ〜図２０Ｃに示す第２透明導電薄膜７００にフォトレジスト４０００を塗布し、予め形成されたマスクによってフォトレジスト４０００に対して露光・現像処理することで、前記フォトレジスト４０００を完全露光領域と露光しない領域に形成させる。前記露光しない領域は前記アレイ基板における共通電極５０（図１を参照）、ＰＡＤ領域におけるデータライン２及びＰＡＤ領域におけるゲートライン１の領域に対応し、前記完全露光領域は他の領域に対応する。
ステップ４４：図２２Ａ〜２２Ｃに示すように、図２１Ａ〜図２１Ｃに示す構造に対してエッチングを行って、前記完全露光領域の第２透明導電薄膜７００を除去し、共通電極５０を有するパターンを形成する。
ステップ４５：図２３Ａ〜図２３Ｃに示すように、図２２Ａ〜図２２Ｃに示す残りのフォトレジスト４０００を剥離する。

本発明第１実施形態に係るＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法によれば、従来技術のような５回パターニング工程より１回のパターニング工程を減らしただけでなく、ドープ半導体層をパターニングしてから半導体層をパターニングする方法を採用し、これによって、ＴＦＴチャネルのオーバーエッチングが避けられ、液晶ディスプレーの品質が確保される。

図２４は本発明第２実施形態に係るＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法のフローチャートである。図２４に示すように、本発明第２実施形態に係るＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法は下記ステップを備える。
ステップ１：透明基板に、第１透明導電薄膜、第１金属薄膜及びドープ半導体薄膜を順次形成し、そして、第１透明導電薄膜、第１金属薄膜及びドープ半導体薄膜の積層に対してパターニングを行って、ソース電極、ドレイン電極、データライン及び画素電極を有するパターンを形成する。
ステップ２：半導体薄膜を堆積し、半導体薄膜及びドープ半導体薄膜に対してパターニングを行って、ドープ半導体層のパターンおよびＴＦＴチャネルを有する半導体層のパターンを形成する。
ステップ３’：絶縁薄膜及び第２金属薄膜を堆積し、絶縁薄膜及び第２金属薄膜に対してパターニングを行った後、第２透明導電薄膜を堆積し、リフト剥離工程及びエッチング工程を行うことで、ＰＡＤ領域データライン接続ホール、ゲートライン、ゲート電極及び共通電極線を有するパターンを形成する。

本発明実施形態に係るＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法によれば、３回のパターニング工程によってＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板を製造したので、第１実施形態に対して、工程数がさらに低減され、コストが非常に低下され、マーケットの競争力が向上された。

以下、図２５Ａ〜図３３Ｃに基づき、本発明第２実施形態に係るＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法を詳しく説明する。第２実施形態において、第１パターニング工程と第２パターニング工程が第１実施形態と同じであるので、ここで贅言しない。

図２５Ａ〜図３３Ｃに基づき、本発明第２実施形態に係るＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法の第３パターニング工程を説明する。該第３パターニング工程は以下のステップを有する。
ステップ３１’：図２５Ａ〜図２５Ｃに示すように、図１３Ａ〜図１３Ｃに示す構造に絶縁薄膜５００と第２金属薄膜６００を順次堆積する。
ステップ３２’：図２６Ａ〜図２６Ｃに示すように、図２５Ａ〜図２５Ｃに示す第２金属薄膜６００に、フォトレジスト３０００’を塗布し、予め形成されたマスクによって前記フォトレジスト３０００’ に対して露光・現像処理することで、前記フォトレジスト３０００’を、露光しない領域、第１部分露光領域、第２部分露光領域及び完全露光領域に形成させる。ただし、現像後、前記第２部分露光領域のフォトレジストは、前記第１部分露光領域のフォトレジストより厚い。前記完全露光領域は前記アレイ基板におけるＰＡＤ領域のデータライン２の領域に対応し、前記第１部分露光領域は前記アレイ基板における共通電極５０の領域に対応し、前記第２部分露光領域は前記アレイ基板におけるゲートライン１及びゲート電極１２の領域に対応し、前記露光しない領域は前記アレイ基板の他の領域に対応する。本ステップで採用されたマスクはスリートーンマスクであり、完全透過領域、第１部分透過領域、第２部分透過領域及び透過しない領域を有する。これらの４つの領域は透過した光の強度または透過程度によって分けられる。第１部分透過領域を透過する光度は第２部分透過領域を透過する光度より強い。
ステップ３３’：図２７Ａ〜図２７Ｃに示すように、図２６Ａ〜２６Ｃに示す構造に対してエッチングを行って、前記完全露光領域の絶縁薄膜５００及び第２金属薄膜６００を除去し、ＰＡＤ領域データライン接続ホール及びゲート絶縁層１３を有するパターンを形成する。本ステップでは、先に第２金属薄膜６００をエッチングし、そして、絶縁薄膜５００をエッチングする。
ステップ３４’：図２８Ａ〜図２８Ｃに示すように、図２７Ａ〜図２７Ｃのフォトレジスト３０００’に対してアッシングを行って、前記第１部分露光領域の第２金属薄膜６００を露出させ、第２部分露光領域及び露光しない領域にそれぞれ所定の厚みのフォトレジストを残す。
ステップ３５’： 図２９Ａ〜２９Ｃに示すように、図２８Ａ〜２８Ｃの構造をエッチングして、前記第１部分露光領域における第２金属薄膜６００を除去する。
ステップ３６’：図３０Ａ〜３０Ｃに示すように、図２９Ａ〜２９Ｃのフォトレジスト３０００’に対してアッシングを行って、前記第２部分露光領域の前記第２金属薄膜６００を露出させ、露光しない領域に所定の厚みのフォトレジストを残す。
ステップ３７’：図３１Ａ〜３１Ｃに示すように、図３０Ａ〜３０Ｃに示す構造に第２透明導電薄膜７００を堆積する。
ステップ３８’： 図３２Ａ〜３２Ｃに示すように、図３１Ａ〜３１Ｃに示す構造に対してリフト剥離工程を行い、前記露光しない領域のフォトレジスト３０００’及び前記フォトレジスト３０００’に堆積された前記第２透明導電薄膜７００を除去して、共通電極５０を有するパターンを形成する。
ステップ３９’：図３２Ａ〜３２Ｃに示す構造に対してエッチングを行って、前記露光しない領域の第２金属薄膜６００を除去し、ゲートライン１及びゲート電極１２を有するパターンを形成する。

本発明実施形態に係るＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法によれば、３回のパターニング工程によってＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板を製造したので、第１実施形態に対して、工程数がさらに低減され、コストが非常に低下され、マーケットの競争力が向上された。

図３４は本発明第３実施形態に係るＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法のフローチャートである。図３４に示すように、本発明第３実施形態に係るＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法は下記ステップを備える。
ステップ１００：透明基板に、半導体薄膜及びドープ半導体薄膜を順次形成し、そして、半導体薄膜及びドープ半導体薄膜の積層に対してパターニングを行って、半導体層及びドープ半導体層を有するパターンを形成する。
ステップ２００：第１透明導電薄膜及び第１金属薄膜を形成し、そして、第１透明導電薄膜及び第１金属薄膜の積層に対してパターニングを行って、ソース電極、ドレイン電極、ドープ半導体層、ＴＦＴチャネル、データライン及び画素電極を有するパターンを形成する。
ステップ３００：絶縁薄膜を形成し、絶縁薄膜に対してパターニングを行って、ＰＡＤ領域データライン接続ホールを有するパターンを形成する。
ステップ４００：第２透明導電薄膜及び第２金属薄膜を形成し、第２透明導電薄膜及び第２金属薄膜の積層に対してパターニングを行って、ゲートライン、ゲート電極及び共通電極を有するパターンを形成する。

本発明第３実施形態に係るＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法によれば、４回のパターニング工程によってＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板を製造したので、従来技術に対して、工程数が低減され、コストが非常に低下され、マーケットの競争力が向上された。

以下、図３５〜図５５Ｃに基づき、本発明第３実施形態に係るＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法を詳しく説明する。

まず、図３５Ａ〜図３８Ｃに基づき、本発明第３実施形態に係るＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法の第１パターニング工程を説明する。該第１パターニング工程は下記のステップを有する。
ステップ１１００：図３５Ａ〜図３５Ｃに示すように、前記透明基板１１に半導体薄膜３００及びドープ半導体薄膜４００を順次堆積する。
ステップ１２００：図３６Ａ〜図３６Ｃに示すように、図３５Ａ〜図３５Ｃに示すドープ半導体薄膜に、フォトレジスト５０００を塗布し、予め形成されたマスクによって前記フォトレジスト５０００に対して露光・現像処理することで、前記フォトレジストを、露光しない領域及び完全露光領域に形成させる。前記露光しない領域はアレイ基板における半導体層１４の領域に対応し、前記完全露光領域は前記アレイ基板の他の領域に対応する。
ステップ１３００：図３７Ａ〜図３７Ｃに示すように、図３６Ａ〜３６Ｃに示す構造に対してエッチングを行って、前記完全露光領域のドープ半導体薄膜４００及び半導体薄膜３００を除去し、半導体層１４を有するパターンを形成する。
ステップ１４００：図３８Ａ〜図３８Ｃに示すように、図３７Ａ〜図３７Ｃの残りのフォトレジスト５０００を剥離する。

本実施形態の第１パターニング工程のステップ１００において、先に絶縁薄膜を堆積し、そして、半導体層とともにパターニングして、半導体層の下面で絶縁層を形成するパターンを形成してもよい。該絶縁層は、半導体層とバックライトモジュールとの間に寄生容量が生じて信号転送を障害することを防止できる。該絶縁薄膜は、透明しない材料、例えば、窒化ケイ素とカーボン・ブラックの混合物（ブロックマトリックスを形成する材料）などを用いることが好ましい。該絶縁薄膜はブロックマトリックスの作用も奏する。

次に、図３９Ａ〜図４５Ｃに基づき、本発明第３実施形態に係るＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法の第２パターニング工程を説明する。該第２パターニング工程は以下のステップを有する。
ステップ２１００：図３９Ａ〜３９Ｃに示すように、図３８Ａ〜３８Ｃに示す構造に第１透明導電薄膜１００及び第１金属薄膜２００を堆積する。
ステップ２２００：図４０Ａ〜図４０Ｃに示すように、図３９Ａ〜図３９Ｃに示す第１金属薄膜に、フォトレジスト６０００を塗布し、予め形成されたマスクによって前記フォトレジスト６０００に対して露光・現像処理することで、前記フォトレジスト６０００を露光しない領域、部分露光領域及び完全露光領域に形成させる。前記露光しない領域は前記アレイ基板におけるデータライン２、ソース電極１６及びドレイン電極１７の領域に対応し、前記部分露光領域は前記アレイ基板における画素電極４の領域に対応し、前記完全露光領域は前記アレイ基板における他の領域に対応する。
ステップ２３００：図４１Ａ〜４１Ｃに示すように、図４０Ａ〜図４０Ｃに示す構造に対してエッチングを行って、前記完全露光領域の第１金属薄膜２００及び第１透明導電薄膜１００を除去し、データライン２及び画素電極４を有するパターンを形成する。
ステップ２４００：図４２Ａ〜図４２Ｃに示すように、図４１Ａ〜図４１Ｃのフォトレジスト６０００に対してアッシングを行って、前記部分露光領域の第１金属薄膜２００を露出させ、露光しない領域にフォトレジストの厚みの一部を残す。
ステップ２５００：図４３Ａ〜４３Ｃに示すように、図４２Ａ〜４２Ｃの構造に対してエッチングを行って、部分露光領域における第１金属薄膜２００とドープ半導体薄膜４００を除去し、ＴＦＴチャネル１９、ソース電極１６及びドレイン電極１７を有するパターンを形成する。
ステップ２６００：図４５Ａ〜４５Ｃに示すように、図４４Ａ〜４４Ｃの残りのフォトレジスト６０００を剥離する。

次に、図４６Ａ〜図４９Ｃに基づき、本発明第２実施形態に係るＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法の第３パターニング工程を説明する。該第３パターニング工程は以下のステップを有する。
ステップ３１００：図４６Ａ〜図４６Ｃに示すように、図４５Ａ〜図４５Ｃに示す構造に絶縁薄膜５００を堆積する。
ステップ３２００：図４７Ａ〜図４７Ｃに示すように、図４６Ａ〜図４６Ｃに示す絶縁薄膜５００に、フォトレジスト７０００を塗布し、予め形成されたマスクによって前記フォトレジスト７０００に対して露光・現像処理することで、前記フォトレジスト７０００を、露光しない領域及び完全露光領域に形成させる。前記完全露光領域はアレイ基板におけるＰＡＤ領域のデータライン２の領域に対応し、前記露光しない領域は前記アレイ基板の他の領域に対応する。
ステップ３３００：図４８Ａ〜図４８Ｃに示すように、図４７Ａ〜４７Ｃに示す構造に対してエッチングを行って、前記完全露光領域の絶縁薄膜５００を除去し、ゲート絶縁層１３を有するパターンを形成する。
ステップ３４００：図４９Ａ〜図４９Ｃに示すように、図４８Ａ〜図４８Ｃの残りのフォトレジスト７０００を剥離する。

次に、図５０Ａ〜図５５Ｃに基づき、本発明第３実施形態に係るＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法の第４パターニング工程を説明する。該第４パターニング工程は以下のステップを有する。
ステップ４１００：図５０Ａ〜５０Ｃに示すように、図４９Ａ〜４９Ｃに示す構造に第２透明導電薄膜７００及び第２金属薄膜６００を堆積する。
ステップ４２００：図５１Ａ〜図５１Ｃに示すように、図５０Ａ〜図５０Ｃに示す第２金属薄膜６００にフォトレジスト８０００を塗布し、予め形成されたマスクによってフォトレジスト８０００に対して露光・現像処理することで、前記フォトレジストを露光しない領域、部分露光領域及び完全露光領域に形成させる。前記露光しない領域はアレイ基板におけるゲート電極１２、ゲートライン１、共通電極線５及びＰＡＤ領域におけるデータライン２の領域に対応し、前記部分露光領域は、前記アレイ基板における共通電極５０の領域に対応し、前記完全露光領域は前記アレイ基板の他の領域に対応する。
ステップ４３００：図５２Ａ〜５２Ｃに示すように、図５１Ａ〜図５１Ｃに示す構造に対してエッチングを行って、完全露光領域の第２金属薄膜６００及び第２透明導電薄膜７００を除去し、ゲートライン１、ゲート電極１２、共通電極線５及び共通電極５０を有する領域を形成する。
ステップ４４００：図５３Ａ〜図５３Ｃに示すように、図５２Ａ〜図５２Ｃのフォトレジスト８０００に対してアッシングを行って、前記部分露光領域の前記第２金属薄膜６００を露出させ、露光しない領域にフォトレジストの厚みの一部を残す。
ステップ４５００：図５４Ａ〜５４Ｃに示すように、図５３Ａ〜５３Ｃの構造に対してエッチングを行って、前記部分露光領域における第２金属薄膜６００を除去し、共通電極５０を露出させる。
ステップ４６００：図５５Ａ〜５５Ｃに示すように、図５４Ａ〜５４Ｃの残りのフォトレジスト１０００を剥離する。

第２実施形態の教示により、当業者は、第３実施形態のステップ３００とステップ４００とを併せて１回のみのパターニングを行うことを容易に想到できる。これによって、工程数がさらに減少され、コストも低減され、マーケット競争力が向上される。

以上はポジティブ・フォトレジストを例として説明し、現像された後に露光しない領域のフォトレジストは完全に残され、完全露光領域のフォトレジストは完全に除去され、部分露光領域のフォトレジストは一部が残される。然し、本発明実施形態はポジティブ・フォトレジストに限らない。ネガティブ・フォトレジストを用いる場合、現像された後にフォトレジストの完全露光領域におけるフォトレジストは完全に残され、露光しない領域におけるフォトレジストは完全に除去され、部分露光領域におけるフォトレジストは依然に一部が残される。

以上の実施形態は本発明の技術内容を説明するものに過ぎず、限定するものではない。上述した実施形態によって本発明が詳しく説明されたが、上述した各実施形態に記載された技術案を修正する、または一部の技術的特徴を均等的に変更することができる。この修正や変更によって技術案の趣旨が本発明精神と範囲から逸脱するようにならない。

１ ゲートライン
２ データライン
３ 薄膜トランジスタ
４ 画素電極
５ 共通電極線
５０ 共通電極

Claims (15)

1. ＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法であって、
   透明基板に、第１透明導電薄膜、第１金属薄膜及びドープ半導体薄膜を順次形成し、前記第１透明導電薄膜、前記第１金属薄膜及び前記ドープ半導体薄膜の積層に対してパターニングを行って、ソース電極、ドレイン電極、データライン及び画素電極を有するパターンを形成するステップ１と、
   半導体薄膜を形成し、前記半導体薄膜及び前記ドープ半導体薄膜に対してパターニングを行って、ドープ半導体層のパターンおよびＴＦＴチャネルを有する半導体層のパターンを形成するステップ２と、
   絶縁薄膜及び第２金属薄膜を形成し、前記絶縁薄膜及び前記第２金属薄膜の積層に対してパターニングを行って、ＰＡＤ領域データライン接続ホール、ゲートライン、ゲート電極及び共通電極線を有するパターンを形成するステップ３と、
   第２透明導電薄膜を形成し、前記第２透明導電薄膜に対してパターニングを行って、共通電極を有するパターンを形成するステップ４と、を備えることを特徴とするＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法。
2. 前記ステップ１は、
   前記透明基板に、前記第１透明導電薄膜、前記第１金属薄膜及び前記ドープ半導体薄膜を順次堆積するステップ１１と、
   前記ドープ半導体薄膜に第１フォトレジストを塗布し、予め形成されたマスクによって前記第１フォトレジストに対して露光・現像処理を行って、前記第１フォトレジストを、前記アレイ基板におけるデータライン、ソース電極及びドレイン電極の領域に対応するフォトレジスト完全保留領域と、前記アレイ基板における画素電極の領域に対応するフォトレジスト部分保留領域と、前記アレイ基板の他の領域に対応するフォトレジスト完全除去領域とに形成させるステップ１２と、
   エッチング工程により、前記フォトレジスト完全除去領域における前記ドープ半導体薄膜、前記第１金属薄膜及び前記第１透明導電薄膜を除去して、データライン及び画素電極を有するパターンを形成するステップ１３と、
   前記第１フォトレジストに対してアッシングを行って、前記フォトレジスト部分保留領域におけるドープ半導体薄膜を露出させ、かつ、前記フォトレジスト完全保留領域に前記第１フォトレジストの厚みの一部を保留するステップ１４と、
   エッチング工程により、前記フォトレジスト部分保留領域における前記ドープ半導体薄膜と前記第１金属薄膜を除去して、ソース電極及びドレイン電極を有するパターンを形成するステップ１５と、
   残りの第１フォトレジストを剥離するステップ１６と、を備えることを特徴とする請求項１に記載のＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法。
3. 前記ステップ２は、
   ステップ１によって得られた構造に前記半導体薄膜を堆積するステップ２１と、
   前記半導体薄膜に第２フォトレジストを塗布し、予め形成されたマスクによって前記第２フォトレジストに対して露光・現像処理を行って、前記第２フォトレジストを、前記アレイ基板における半導体層の領域に対応するフォトレジスト完全保留領域と、他の領域に対応するフォトレジスト完全除去領域とに形成させるステップ２２と、
   エッチング工程により、前記フォトレジスト完全除去領域における前記半導体薄膜を除去するステップ２３と、
   残りの第２フォトレジストを剥離するステップ２４と、を備えることを特徴とする請求項１に記載のＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法。
4. 前記ステップ３は、
   ステップ２によって得られた構造に前記絶縁薄膜と前記第２金属薄膜を順次堆積するステップ３１と、
   前記第２金属薄膜に第３フォトレジストを塗布し、予め形成されたマスクによって前記第３フォトレジストに対して露光・現像処理を行って、前記第３フォトレジストを、前記アレイ基板におけるゲート電極、ゲートライン及び共通電極線の領域に対応するフォトレジスト完全保留領域と、前記アレイ基板におけるＰＡＤ領域のデータラインの領域に対応するフォトレジスト完全除去領域と、前記アレイ基板の他の領域に対応するフォトレジスト部分保留領域とに形成させるステップ３２と、
   エッチング工程により、前記フォトレジスト完全除去領域における前記第２金属薄膜及び前記絶縁薄膜を除去して、ＰＡＤ領域データライン接続ホール及びゲート絶縁層を有するパターンを形成するステップ３３と、
   前記第３フォトレジストに対してアッシングを行って、前記フォトレジスト部分保留領域における前記第２金属薄膜を露出させ、且つ、前記フォトレジスト完全保留領域に第３フォトレジストの厚みの一部を保留するステップ３４と、
   エッチング工程により、前記フォトレジスト部分保留領域における前記第２金属薄膜を除去して、共通電極線、ゲート電極及びゲートラインを有するパターンを形成するステップ３５と、
   残りの第３フォトレジストを剥離するステップ３６と、を備えることを特徴とする請求項１に記載のＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法。
5. 前記ステップ４は、
   ステップ３によって得られた構造に前記第２透明導電薄膜を堆積するステップ４１と、
   前記第２透明導電薄膜に第４フォトレジストを塗布し、予め形成されたマスクによって前記第４フォトレジストに対して露光・現像処理を行って、前記第４フォトレジストを、前記アレイ基板における共通電極、ＰＡＤ領域のデータライン及びＰＡＤ領域のゲートラインの領域に対応するフォトレジスト完全保留領域と、他の領域に対応するフォトレジスト完全除去領域とに形成させるステップ４２と、
   エッチング工程により、前記フォトレジスト完全除去領域における前記第２透明導電薄膜を除去して、共通電極を有するパターンを形成するステップ４３と、
   残りの第４フォトレジストを剥離するテップ４４と、を備えることを特徴とする請求項１に記載のＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法。
6. ＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法であって、
   透明基板に、第１透明導電薄膜、第１金属薄膜及びドープ半導体薄膜を順次形成し、前記第１透明導電薄膜、前記第１金属薄膜及び前記ドープ半導体薄膜の積層に対してパターニングを行って、ソース電極、ドレイン電極、データライン及び画素電極を有するパターンを形成するステップ１と、
   半導体薄膜を形成し、前記半導体薄膜及び前記ドープ半導体薄膜に対してパターニングを行って、ドープ半導体層のパターンおよびＴＦＴチャネルを有する半導体層のパターンを形成するステップ２と、
   絶縁薄膜及び第２金属薄膜を形成し、前記絶縁薄膜及び前記第２金属薄膜に対してパターニングを行った後、第２透明導電薄膜を形成し、リフト剥離工程及びエッチング工程を行って、ＰＡＤ領域データライン接続ホール、ゲートライン、ゲート電極及び共通電極線を有するパターンを形成するステップ３’と、を備えることを特徴とするＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法。
7. 前記ステップ１は、
   前記透明基板に、前記第１透明導電薄膜、前記第１金属薄膜及び前記ドープ半導体薄膜を順次堆積するステップ１１と、
   前記ドープ半導体薄膜に第１フォトレジストを塗布し、予め形成されたマスクによって前記第１フォトレジストに対して露光・現像処理を行って、前記第１フォトレジストを、前記アレイ基板におけるデータライン、ソース電極及びドレイン電極の領域に対応するフォトレジスト完全保留領域と、前記アレイ基板における画素電極の領域に対応するフォトレジスト部分保留領域と、前記アレイ基板の他の領域に対応するフォトレジスト完全除去領域とに形成させるステップ１２と、
   エッチング工程により、前記フォトレジスト完全除去領域における前記ドープ半導体薄膜、前記第１金属薄膜及び前記第１透明導電薄膜を除去して、データライン及び画素電極を有するパターンを形成するステップ１３と、
   前記第１フォトレジストに対してアッシングを行って、前記フォトレジスト部分保留領域におけるドープ半導体薄膜を露出させ、かつ、前記フォトレジスト完全保留領域に前記第１フォトレジストの厚みの一部を保留するステップ１４と、
   エッチング工程により、前記フォトレジスト部分保留領域における前記ドープ半導体薄膜と前記第１金属薄膜を除去して、ソース電極及びドレイン電極を有するパターンを形成するステップ１５と、
   残りの第１フォトレジストを剥離するステップ１６と、を備えることを特徴とする請求項６に記載のＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法。
8. 前記ステップ２は、
   ステップ１によって得られた構造に前記半導体薄膜を堆積するステップ２１と、
   前記半導体薄膜に第２フォトレジストを塗布し、予め形成されたマスクによって前記第２フォトレジストに対して露光・現像処理を行って、前記第２フォトレジストを、前記アレイ基板における半導体層に対応するフォトレジスト完全保留領域と、他の領域に対応するフォトレジスト完全除去領域とに形成させるステップ２２と、
   エッチング工程により、前記フォトレジスト完全除去領域における前記半導体薄膜を除去して、前記ドープ半導体層のパターン及びＴＦＴチャンネルを有する半導体層のパターンを形成するステップ２３と、
   残りの第２フォトレジストを剥離するステップ２４と、を備えることを特徴とする請求項６に記載のＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法。
9. 前記ステップ３’は、
   ステップ２によって得られた構造に前記絶縁薄膜と前記第２金属薄膜を順次堆積するステップ３１’と、
   前記第２金属薄膜に第３フォトレジストを塗布し、予め形成されたマスクによって前記第３フォトレジストに対して露光・現像処理を行って、前記第３フォトレジストを、前記アレイ基板におけるＰＡＤ領域のデータラインの領域に対応するフォトレジスト完全除去領域と、前記アレイ基板における共通電極の領域に対応する第１フォトレジスト部分保留領域と、前記アレイ基板におけるゲートライン及びゲート電極の領域に対応する第２フォトレジスト部分保留領域と、前記アレイ基板の他の領域に対応するフォトレジスト完全保留領域とに形成させ、現像後、前記第２フォトレジスト部分保留領域のフォトレジストは、前記第１フォトレジスト部分保留領域のフォトレジストより厚いステップ３２’と、
   エッチング工程により、前記フォトレジスト完全除去領域における前記絶縁薄膜及び前記第２金属薄膜を除去して、ＰＡＤ領域データライン接続ホール及びゲート絶縁層を有するパターンを形成するステップ３３’と、
   前記第３フォトレジストに対してアッシングを行って、前記第１フォトレジスト部分保留領域における第２金属薄膜を露出させ、且つ、前記第２フォトレジスト部分保留領域及び前記フォトレジスト完全保留領域に第３フォトレジストの厚みの一部を保留するステップ３４’と、
   エッチング工程により、前記第１フォトレジスト部分保留領域における第２金属薄膜を除去するステップ３５’と、
   ステップ３５’の前記フォトレジストに対してアッシングを行って、前記第２フォトレジスト部分保留領域における第２金属薄膜を露出させ、且つ、前記フォトレジスト完全保留領域に第３フォトレジストの厚みの一部を保留するステップ３６’と、
   前記第２透明導電薄膜を堆積するステップ３７’と、
   リフト剥離工程により、前記フォトレジスト完全保留領域における第３フォトレジスト及び前記第３フォトレジストに堆積された前記第２透明導電薄膜を除去して、共通電極を有するパターンを形成するステップ３８’と、
   エッチング工程により、前記フォトレジスト完全保留領域における前記第２金属薄膜を除去して、ゲートライン及びゲート電極を有するパターンを形成するステップ３９’と、を備えることを特徴とする請求項６に記載のＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法。
10. ＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法であって、
    透明基板に、半導体薄膜及びドープ半導体薄膜を順次形成し、前記半導体薄膜及び前記ドープ半導体薄膜の積層に対してパターニングを行って、半導体層及びドープ半導体層を有するパターンを形成するステップ１００と、
    第１透明導電薄膜及び第１金属薄膜を形成し、前記第１透明導電薄膜及び前記第１金属薄膜の積層に対してパターニングを行って、ソース電極、ドレイン電極、ドープ半導体層、ＴＦＴチャネル、データライン及び画素電極を有するパターンを形成するステップ２００と、
    絶縁薄膜を形成し、前記絶縁薄膜に対してパターニングを行って、ＰＡＤ領域データライン接続ホールを有するパターンを形成するステップ３００と、
    第２透明導電薄膜及び第２金属薄膜を形成し、前記第２透明導電薄膜及び前記第２金属薄膜の積層に対してパターニングを行って、ゲートライン、ゲート電極及び共通電極を有するパターンを形成するステップ４００と、を備えることを特徴とするＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法。
11. 前記ステップ１００は、
    前記透明基板に、前記半導体薄膜及び前記ドープ半導体薄膜を順次堆積するステップ１１００と、
    前記ドープ半導体薄膜に第１フォトレジストを塗布し、予め形成されたマスクによって前記第１フォトレジストに対して露光・現像処理を行って、前記第１フォトレジストを、前記アレイ基板における半導体層の領域に対応するフォトレジスト完全保留領域と、前記アレイ基板の他の領域に対応するフォトレジスト完全除去領域とに形成させるステップ１２００と、
    エッチング工程により、前記フォトレジスト完全除去領域における前記ドープ半導体薄膜及び前記半導体薄膜を除去して、半導体層を有するパターンを形成するステップ１３００と、
    残りの第１フォトレジスを剥離するステップ１４００と、を備えることを特徴とする請求項１０に記載のＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法。
12. 前記ステップ２００は、
    ステップ１００によって得られた構造に前記第１透明導電薄膜及び前記第１金属薄膜を順次堆積するステップ２１００と、
    前記第１金属薄膜に第２フォトレジストを塗布し、予め形成されたマスクによって前記第２フォトレジストに対して露光・現像処理を行って、前記第２フォトレジストを、前記アレイ基板におけるデータライン、ソース電極及びドレイン電極の領域に対応するフォトレジスト完全保留領域と、前記アレイ基板における画素電極の領域に対応するフォトレジスト部分保留領域と、前記アレイ基板の他の領域に対応するフォトレジスト完全除去領域とに形成させるステップ２２００と、
    エッチング工程により、前記フォトレジスト完全除去領域における前記第１金属薄膜及び前記第１透明導電薄膜を除去して、データライン及び画素電極を有するパターンを形成するステップ２３００と、
    前記第２フォトレジストに対してアッシングを行って、前記フォトレジスト部分保留領域における第１金属薄膜を露出させ、且つ、前記フォトレジスト完全保留領域に第２フォトレジストの厚みの一部を保留するステップ２４００と、
    エッチング工程により、前記フォトレジスト部分保留領域における前記第１金属薄膜と前記ドープ半導体薄膜を除去して、ＴＦＴチャネル、ソース電極及びドレイン電極を有するパターンを形成するステップ２５００と、
    残りの第２フォトレジストを剥離するステップ２６００と、を備えることを特徴とする請求項１０に記載のＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法。
13. 前記ステップ３００は、
    ステップ２００によって得られた構造に前記絶縁薄膜を堆積するステップ３１００と、
    前記絶縁薄膜に第３フォトレジストを塗布し、予め形成されたマスクによって前記第３フォトレジストに対して露光・現像処理を行って、前記第３フォトレジストを、前記アレイ基板におけるＰＡＤ領域のデータラインの領域に対応するフォトレジスト完全除去領域と、前記アレイ基板の他の領域に対応するフォトレジスト完全保留領域とに形成させるステップ３２００と、
    エッチング工程により、前記フォトレジスト完全除去領域における前記絶縁薄膜を除去して、ゲート絶縁層を有するパターンを形成するステップ３３００と、
    残りの第３フォトレジストを剥離するステップ３４００と、を備えることを特徴とする請求項１０に記載のＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法。
14. 前記ステップ４００は、
    ステップ３００によって得られた構造に前記第２透明導電薄膜及び前記第２金属薄膜を堆積するステップ４１００と、
    前記第２金属薄膜に第４フォトレジストを塗布し、予め形成されたマスクによって前記第４フォトレジストに対して露光・現像処理を行って、前記第４フォトレジストを、前記アレイ基板におけるゲート電極、ゲートライン、共通電極線及びＰＡＤ領域のデータラインの領域に対応するフォトレジスト完全保留領域と、前記アレイ基板における共通電極の領域に対応するフォトレジスト部分保留領域と、前記アレイ基板の他の領域に対応するフォトレジスト完全除去領域とに形成させるステップ４２００、
    エッチング工程により、前記フォトレジスト完全除去領域における前記第２金属薄膜及び前記第２透明導電薄膜を除去して、ゲートライン、ゲート電極、共通電極線及び共通電極を有するパターンを形成するステップ４３００と、
    前記第４フォトレジストに対してアッシングを行って、前記フォトレジスト部分保留領域における前記第２金属薄膜を露出させ、且つ、前記フォトレジスト完全保留領域に第４フォトレジストの厚みの一部を保留するステップ４４００と、
    エッチング工程により、前記フォトレジスト部分保留領域における第２金属薄膜を除去して、共通電極を露出させるステップ４５００と、
    残りの第４フォトレジストを剥離するステップ４６００と、を備えることを特徴とする請求項１０に記載のＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法。
15. 前記ステップ１００において、前記半導体薄膜を堆積する間に絶縁膜を形成し、かつ、前記絶縁膜は前記半導体薄膜と一緒にパターニングされることを特徴とする請求項１０に記載のＦＦＳ型ＴＦＴ−ＬＣＤアレイ基板の製造方法。

Images