KR20070071777A - 액정표시장치 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 게이트 패드의 홀 형성부에서의 게이트 절연막의 애싱 공정 마진을 확보하고, 게이트 패드의 데미지 발생을 방지하기에 알맞은 액정표시장치 및 그의 제조방법을 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 액정표시장치는 서로 대향된 제 1 기판 및 제 2 기판과; 상기 제 1 기판 상에 형성된 게이트라인 및 게이트 패드와; 상기 게이트 패드상에 콘택홀을 갖도록 상기 제 1 기판상에 하부층의 식각비가 더 작은 적층 형성된 제 1, 제 2 게이트절연막과; 상기 게이트라인과 교차하여 화소 영역을 정의하는 복수개의 데이터 라인과; 상기 각 게이트 라인과 데이터 라인의 교차부에 형성된 박막 트랜지스터와; 상기 화소 영역에 형성된 화소전극을 포함하여 구성됨을 특징으로 한다.
애싱(Ashing), 게이트절연막, 식각비, 게이트 패드
Description
도 1a 내지 도 1i는 종래 기술에 따른 액정표시장치의 제조방법을 나타낸 공정 단면도
도 2는 본 발명을 적용하기 위한 액정표시장치의 평면도
도 3은 본 발명의 실시예에 따른 액정표시장치의 구조 단면도
도 4a 내지 도 4l은 본 발명의 실시예에 따른 액정표시장치의 제조방법을 나타낸 공정 단면도
도 5는 게이트절연막의 화학기상증착(CVD)시 RF 파워와 증착 가스 유량에 따른 식각비 증감 정도를 나타낸 데이터도
도 6은 비정질 실리콘층 1차 건식각과 제 1, 제 2 애싱 공정에 따른 제 1, 제 2 게이트절연막의 잔류 두께와, 식각량을 나타낸 데이터도
* 도면의 주요 부분에 대한 부호의 설명 *
40 : 제 1 기판 41 : 게이트라인
41a : 게이트 전극 41b : 게이트 패드
41c : 스토리지 전극 42a, 42b : 제 1, 제 2 게이트 절연막
43 : 비정질 실리콘층 43a : 활성층
44 : n+ 비정질 실리콘층 44a : 오믹 접촉층
45 : 제 1 금속층 45a : 제 1 금속패턴
46 : 제 2 포토레지스트 패턴 47 : 데이터라인
47a : 소오스전극 47b : 드레인전극
48 : 제 1 콘택홀 49 : 투명 도전막
49a : 화소전극 49b : 제 1 패드전극
49c : 제 2 금속 패턴 50 : 제 3 포토레지스트 패턴
본 발명은 액정표시장치에 대한 것으로, 특히 3마스크에서 게이트 패드의 홀 형성을 안정적으로 진행할 수 있는 액정표시장치 및 그의 제조방법에 관한 것이다.
정보화 사회가 발전함에 따라 표시장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 LCD(Liquid Crystal Display), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display) 등 여러 가지 평판 표시 장치가 연구되어 왔고, 일부는 이미 여러 장비에서 표시장치로 활용되고 있다.
그 중에, 현재 화질이 우수하고 경량, 박형, 저소비 전력의 장점으로 인하여 이동형 화상 표시장치의 용도로 CRT(Cathode Ray Tube)를 대체하면서 LCD가 가장 많이 사용되고 있으며, 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방 송신호를 수신하여 디스플레이하는 텔레비전, 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.
이와 같이 액정표시장치가 여러 분야에서 화면 표시장치로서의 역할을 하기 위해 여러 가지 기술적인 발전이 이루어 졌음에도 불구하고 화면 표시장치로서 화상의 품질을 높이는 작업은 상기 장점과 배치되는 면이 많이 있다.
따라서, 액정표시장치가 일반적인 화면 표시장치로서 다양한 부분에 사용되기 위해서는 경량, 박형, 저 소비전력의 특징을 유지하면서도 고정세, 고휘도, 대면적 등 고 품위 화상을 얼마나 구현할 수 있는가에 발전의 관건이 걸려 있다고 할 수 있다.
이와 같은 액정표시장치는 화상을 표시하는 액정패널과 상기 액정패널에 구동신호를 인가하기 위한 구동부로 크게 구분될 수 있으며, 상기 액정패널은 일정 공간을 갖고 합착된 상, 하부기판과, 상기 상, 하부기판 사이에 형성된 액정층으로 구성된다.
여기서, 상기 하부기판(TFT 어레이 기판)에는, 일정 간격을 갖고 일방향으로 배열되는 복수개의 게이트라인과, 상기 각 게이트라인과 수직한 방향으로 일정한 간격으로 배열되는 복수개의 데이터라인과, 상기 각 게이트라인과 데이터라인이 교차되어 정의된 각 화소영역에 매트릭스 형태로 형성되는 복수개의 화소전극과, 상기 게이트라인의 신호에 의해 스위칭되어 상기 데이터라인의 신호를 상기 각 화소전극에 전달하는 복수개의 박막트랜지스터가 형성된다.
그리고 상부기판(칼라필터 어레이 기판)에는, 상기 화소영역을 제외한 부분 의 빛을 차단하기 위한 블랙매트릭스층과, 칼라 색상을 표현하기 위한 R,G,B 칼라필터층과 화상을 구현하기 위한 공통전극이 형성된다.
또한, 이와 같이 형성된 상부기판과 하부기판은 셀 갭을 유지하기 위한 스페이서(spacer)에 의해 일정 공간을 갖고, 씨일재(sealant)에 의해 합착된다. 그리고 씨일재 내부의 공간에 액정이 형성된다.
이와 같은 구조를 갖는 액정표시장치를 제조할 때 하나의 기판에 하나의 액정 패널을 형성하는 것이 아니라, 기판의 크기 및 액정패널의 사이즈에 따라 하나의 대형 기판에 복수개의 액정 패널을 동시에 형성한다.
상술한 바와 같이, 일반적으로 액정표시장치는 두 장의 기판 사이에 액정을 주입하고, 두 기판 사이에 인가하는 전장의 세기를 조절하여 광투과량을 조절하는 구조로 되어 있다.
두 기판 중의 하부기판(TFT 어레이 기판)은, 다수의 게이트 라인과 데이터 라인, 그리고 화소 전극을 포함하며, 박막을 형성하고 사진 식각하는 공정을 여러 회 반복함으로써 만들어진다.
이하, 첨부 도면을 참조하여 종래의 액정표시장치의 제조방법에 대하여 설명하면 다음과 같다.
도 1a 내지 도 1i는 종래 기술에 따른 액정표시장치의 제조방법을 나타낸 공정 단면도이다. 도 2는 종래의 게이트 패드의 홀에 손상이 발생한 경우를 나타낸 도면
종래 기술에 따른 액정표시장치의 제조방법은, 도 1a에 도시한 바와 같이, 제 1 기판(10) 상에 스퍼터링 방법 등의 증착방법을 통해 게이트 금속층을 형성한다.
이어서, 제 1 마스크를 이용한 포토리소그래피(photolithograph) 공정으로 제 1 포토레지스트 패턴(미도시)을 형성하고, 제 1 포토레지스트 패턴을 이용한 식각공정으로 게이트 금속층을 패터닝함으로써, 일방향을 갖는 게이트라인과 이에 돌출된 게이트전극(21a) 및 게이트라인(21)에서 연장된 게이트 패드(21b) 및 스토리지 전극(21c)를 포함하는 게이트 패턴들을 형성한다.
이어서, 도 1b에 도시한 바와 같이, 게이트 패턴들이 형성된 제 1 기판(20) 상에 게이트 절연막(22), 비정질 실리콘층(23), n+ 비정질 실리콘층(24), 그리고 소오스/드레인 형성용 제 1 금속층(25)을 순차적으로 형성한다. 이때, 게이트 절연막(22)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다.
이후에 제 1 금속층(25) 위에 제 2 마스크를 이용한 포토리소그래피 공정으로 제 2 포토레지스트 패턴(26)을 형성한다. 이 경우 제 2 마스크는 박막 트랜지스터의 채널부와 데이터라인 형성부분은 빛을 완전히 차단하고, 게이트 패드(21b)의 홀 형성 부분은 완전히 노출시키며, 그 이외의 화소영역과 스토리지 전극 형성 부분은 회절 노광부를 갖는 회절 노광 마스크를 이용한다. 이에 의해서, 제 2 포토레지스트 패턴(26)은 게이트 패드(21b)가 드러나고 회절 노광부에 대응되는 부분은 완전히 차단된 부분보다 낮은 높이를 갖는다.
이어서, 도 1c에 도시한 바와 같이, 제 2 포토레지스트 패턴(26)을 이용한 습식 식각공정으로 제 1 금속층(25)과 n+ 비정질 실리콘층(24)을 1차 습식각하고, 비정질 실리콘층(23)을 건식각하여 게이트 패드(21b)의 게이트절연막(22)을 노출시킨다.
이후에, 도 1d에 도시한 바와 같이, 상기 제 1 금속층(25)이 드러나도록 제 2 포토레지스트 패턴(26)을 애싱(ashing) 한다. 이에 의해서 제 2 포토레지스트 패턴(26)은 데이터라인 및 소오스/드레인전극 형성 영역과 TFT 형성 영역에만 남는다.
다음에 도 1e에 도시한 바와 같이, 애싱되고 남은 제 2 포토레지스트 패턴(26)을 마스크로 제 1 금속층(25)을 2차 습식각하고, n+ 비정질 실리콘층(24)과 비정질 실리콘층(23)을 2차 건식각하여 데이터 라인(27)과 소오스 전극(27a)과 상기 소오스 전극(27a)과 일체화된 드레인 전극(27b)을 형성할 제 1 금속 패턴(25a) 및 오믹접촉층(24a)과 활성층(23a)이 형성된다.
이때, 게이트 패드(21b)의 일영역이 드러나도록 제 1 콘택홀(28)이 형성된다.
데이터라인(27)이 형성될 영역에는 비정질 실리콘층(23)과 n+ 비정질 실리콘층(24)과, 제 1 금속층(25)이 적층 구성되어 있다.
그리고, 도 1f에 도시한 바와 같이, 제 2 포토레지스트 패턴(26)을 스트립한 후, 전 영역에 투명 도전막(29)을 증착한다.
이후에 도 1g에 도시한 바와 같이, 투명 도전막(29) 상에 포토레지스트를 도포한 후, 노광 및 현상하여 제 3 포토레지스트 패턴(30)을 형성한다.
이때 제 3 포토레지스트 패턴(30)은 채널영역이 노출되도록 형성하고, 스토리지 전극(21c) 상부와 이에 연장된 화소영역과 데이터 라인 상부 및 게이트 패드(21b) 상부에 남도록 패턴되어 있다.
이후에, 제 3 포토레지스트 패턴(30)을 마스크 투명 전극(29)을 습식각하여 화소영역에 화소전극(29a)과, 제 1 콘택홀(28)을 포함한 게이트 패드(21b) 상부에 제 1 패드전극(29b)과, 데이터라인과 소오스/드레인전극을 형성할 상부에 제 2 금속 패턴(29c)을 형성한다.
다음에, 도 1h에 도시한 바와 같이, 제 3 포토레지스트 패턴(30)을 마스크로, 채널영역 상부의 제 2 금속 패턴(29c)을 건식각하고, 이와 동시에 제 1 금속층(25)을 건식각한다. 이후에 제 3 포토레지스트 패턴(30)을 마스크로 산화공정을 진행한다.
이에 의해서, 게이트라인(21a)과 직교하여 화소영역을 정의하는 데이터 라인(27)과, 채널영역 상부에서 분리된 소오스/드레인전극(27a, 27b)이 형성된다. 소오스전극(27a)은 데이터라인(27)에서 연장 형성된다.
상기 데이터라인 및 소오스/드레인전극(27a, 27b) 상부에는 투명 도전막이 더 적층되어 구성된다. 이때 화소전극(29a)은 드레인전극(27b)상부에 직접 콘택되어 화소영역으로 연장 형성된다.
이후에, 도 1i에 도시한 바와 같이, 제 3 포토레지스트 패턴(30)을 제거하여 공정을 완성한다.
상기와 같은 종래의 액정표시장치의 제조방법은 다음과 같다.
제 2 포토레지스트 패턴(26)의 일부를 애싱(Ashing) 공정으로 제거할 경우, 게이트 패드(21b)의 게이트절연막(22)은 노출되어 있는 상태이므로 노출된 게이트절연막(22)이 일부 깎여 나간다. 이어서 제 1 금속패턴(25a)을 형성하기 위해 제 1금속층(25)을 2차 습식각할 때 게이트 패드(21b)의 노출된 게이트절연막(22)이 더 깎여서 게이트 패드(21b)도 깎여서 손상되는 문제가 발생한다.
상기와 같이 게이트 패드(21b)가 손상될 경우, 차후에 신호 인가를 할 때 신호의 왜곡이 발생할 우려가 있다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로, 본 발명의 목적은 게이트 패드의 홀 형성부에서의 게이트 절연막의 애싱 공정 마진을 확보하고, 게이트 패드의 데미지 발생을 방지하기에 알맞은 액정표시장치 및 그의 제조방법을 제공하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 액정표시장치는 서로 대향된 제 1 기판 및 제 2 기판과; 상기 제 1 기판 상에 형성된 게이트라인 및 게이트 패드와; 상기 게이트 패드상에 콘택홀을 갖도록 상기 제 1 기판상에 하부층의 식각비가 더 작은 적층 형성된 제 1, 제 2 게이트절연막과; 상기 게이트라인과 교차하여 화소 영역을 정의하는 복수개의 데이터 라인과; 상기 각 게이트 라인과 데이터 라인의 교차부에 형성된 박막 트랜지스터와; 상기 화소 영역에 형성된 화소전극을 포함하여 구성됨을 특징으로 한다.
상기 제 1 게이트절연막은 식각비가 대략 2700Å/min 보다 작은 것을 특징으로 한다.
상기 화소전극은 상기 박막 트랜지스터의 드레인전극 상부에 직접 콘택되어 상기 화소영역으로 연장 형성됨을 특징으로 한다.
상기와 같은 구성을 갖는 본 발명의 액정표시장치의 제조방법은, 제 1 마스크로 기판상에 게이트라인 및 게이트전극과 게이트패드 및 스토리지 전극을 형성하는 제 1 단계; 상기 게이트 라인 및 상기 게이트 패드를 포함한 전면에 하부층의 가스 유량비가 적은 제 1, 제 2 게이트절연막을 차례로 증착하는 제 2 단계; 제 2 마스크로 상기 게이트패드에 콘택홀과, 데이터라인과 소오스,드레인 형성영역에 제 1 금속패턴을 형성하는 제 3 단계; 제 3 마스크로 상기 게이트 패드에 패드전극과, 상기 게이트라인과 종횡으로 배열되어 화소영역을 정의하는 데이터라인과, 상기 데이터라인과 연결된 소오스전극 및 상기 소오스전극과 이격된 드레인전극과, 상기 화소영역에 화소전극을 형성하는 제 4 단계를 포함함을 특징으로 한다.
상기 제 1 게이트 절연막은 NH3:SiH4의 가스 유량비를 1.6 이하로 조절하여 형성함을 특징으로 한다.
상기 제 3 단계는, 상기 제 2 게이트절연막 상에 비정질 실리콘층, n+ 비정질 실리콘층과 제 1 금속층을 순차적으로 형성하는 단계; 상기 제 1 금속층 상에 상기 게이트 패드의 일영역 상부는 노광되고, 상기 화소영역과 스토리지 전극 형성 부분은 회절 노광되고, 상기 박막 트랜지스터와 상기 데이터라인 형성부분은 빛이 차광되는 제 2 마스크를 이용하여 제 1 포토레지스트 패턴을 형성하는 단계; 상기 제 1 포토레지스트 패턴을 이용하여 상기 제 1 금속층을 1차 습식각하고, 상기 n+ 비정질 실리콘층과 비정질 실리콘층을 1차 건식각하여 상기 게이트 패드의 제 2 게이트절연막을 노출시키는 단계; 제 1, 제 2 애싱(1st, 2nd Ashing) 공정으로 상기 제 1 금속층이 드러나도록 회절 노광부에 대응되는 상기 제 1 포토레지스트 패턴을 제거하는 단계; 애싱 처리된 상기 제 1 포토레지스트 패턴을 마스크로 상기 제 1 금속층을 2차 습식각하고, 상기 n+ 비정질 실리콘층과 상기 비정질 실리콘층을 2차 건식각하는 공정을 포함함을 특징으로 한다.
제 4 단계는, 상기 게이트패드 및 상기 제 1 금속 패턴을 포함한 상기 제 1 기판 상에 투명 도전막을 도포하는 단계; 상기 투명 도전막 상에 상기 박막 트랜지스터의 채널영역이 노출되고, 상기 스토리지 전극 상부와, 화소영역과, 상기 데이터 라인과 소오스/드레인전극 형성 영역 및 상기 게이트 패드 상부에 남도록 제 2 포토레지스트 패턴을 형성하는 단계; 상기 제 2 포토레지스트 패턴을 마스크 상기 투명 도전막을 습식각하여 상기 화소영역에 화소전극과, 상기 콘택홀을 포함한 상기 게이트 패드 상부에 제 1 패드전극과, 상기 데이터라인과 소오스/드레인전극을 형성할 상부에 제 2 금속 패턴을 형성하는 단계; 상기 제 2 포토레지스트 패턴을 마스크로, 채널영역 상부의 상기 제 2 금속 패턴을 건식각하는 단계를 포함함을 특징으로 한다.
상기 투명 도전막은 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO), 인듐아연산화물(Indium Zinc Oxide : IZO) 또는 인듄주석아연산화물(Indium Tin Zinc Oxide : ITZO)을 사용함을 특징으로 한다.
상기 화소전극은 상기 드레인전극 상부에 직접 콘택되어 화소영역으로 연장되고, 상기 스토리지 전극 상부에도 오버랩 형성됨을 특징으로 한다.
상기 제 1 게이트절연막의 식각비(Etch Rate)는 대략 2700Å/min보다 작은 것을 특징으로 한다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예에 따른 액정표시장치 및 그의 제조방법에 대하여 설명하면 다음과 같다.
먼저, 본 발명의 실시예에 따른 액정표시장치의 구성에 대하여 설명하기로 한다.
도 2는 본 발명을 적용하기 위한 액정표시장치의 평면도이고, 도 3은 본 발명의 실시예에 따른 액정표시장치의 구조 단면도이다.
본 발명의 일실시예에 따른 액정표시장치는, 도 2와 도 3에 도시한 바와 같이, 사이에 액정이 충진되어 서로 대향되는 제 1 기판(40) 및 제 2 기판(미도시)과, 상기 제 1 기판(40) 상에 서로 교차하여 화소 영역들을 정의하는 복수개의 게이트 라인(41) 및 데이터 라인(47)과, 상기 게이트 라인(41)들과 데이터 라인(47)들의 각 교차부에 형성된 박막 트랜지스터(TFT) 및 상기 각 화소 영역에 형성되며 전단 게이트 라인에 정의된 스토리지 전극(41c)과, 상기 스토리지 전극(41c) 상부에 소정 부분 오버랩되도록 상기 화소영역에 형성된 복수개의 화소 전극(49a)을 포함하여 이루어진다.
그리고 상기 게이트라인(41)은 일방향으로 연장되어 일 영역에 게이트 패드(41c)가 정의되어 있고, 상기 게이트전극(41a)과 게이트 패드(41c)를 포함한 제 1 기판(40) 상에는 제 1, 제 2 게이트 절연막(42a, 42b)이 적층 형성되어 있다.
그리고 화소전극(49a)은 드레인전극(47b) 상부에 직접 콘택되어 화소영역으로 연장 형성되어 있다.
상기에서 제 1 게이트절연막(42a)은 NH3:SiH4의 가스 유량비가 1.6 이하인 가스를 사용하여 형성된 것으로, 이와 같이 형성된 제 1 게이트절연막(42a)의 식각비(Etch Rate)는 도 5에 도시된 바와 같이, 대략 2700보다 작은 특성을 갖는다.
그리고 상기 게이트 패드(41c)가 드러나도록 제 1, 제 2 게이트절연막(42a, 42b)에는 제 1 콘택홀(48)이 형성되어 있고, 상기 제 1 콘택홀(48)을 통해서 상기 게이트 패드(41c)와 콘택되도록 게이트 패드(41c) 상부에 패드전극(49b)이 형성되어 있다.
상기 박막 트랜지스터(TFT)는 채널이 소오스 전극(47a)과 드레인 전극(47b) 사이의 영역에 정의되는 것으로, 채널 또한, 소오스 전극(47a)의 형상의 내부를 따라 U'자형으로 정의된다. 이러한 박막 트랜지스터는, 상기 게이트 라인(41)에서 돌출된 게이트 전극(41a)과, 상기 데이터 라인(47)에서 돌출되어 형성된 U'자형의 소오스 전극(47a)과, 상기 U'자형의 소오스 전극(47a)과 소정 간격 이격되어 상기 U'자형의 소오스 전극(47a) 내부로 들어오는 드레인 전극(47b)을 포함하여 형성된다. 그리고, 상기 데이터 라인(47), 소오스 전극(47a), 드레인 전극(47b) 하부 및 상기 소오스 전극(47a)과 드레인 전극(47b) 사이의 채널 영역 하부에는 활성층(43a)과 오믹접촉층(44a)이 적층 형성된다. 상기 소오스 전극(47a)과 드레인 전극(47b) 사이의 영역에 대응되는 채널 영역에서는 상기 오믹접촉층(44a)이 제거되어 있다.
이러한 상기 활성층(43a)은 상기 소오스/드레인 전극(47a, 47b) 및 그 사이의 영역 하부에만 선택적으로 형성되고, 상기 오믹접촉층(44a)은 상기 채널 영역을 제외한 상기 소오스 전극(47a) 및 드레인 전극(47b) 하측에 형성될 수도 있다.
한편, 도시된 바에 따르면, 상기 소오스 전극(47a)의 형상이 U'자인 것으로, 'U'자형 채널을 갖는 액정 표시 장치에 대해서 설명하였으나, 본 발명의 액정표시장치는 상기 소오스 전극(47a)의 형상이 일자('-')이든 어느 경우이든 적용 가능할 것이다.
상기에서 데이터라인(47)은 비정질 실리콘층과 n+ 비정질 실리콘층과 제 1 금속층과 투명 도전막이 적층 구성되어 있고, 소오스,드레인전극(47a, 47b)은 제 1 금속층과 투명 도전막이 적층 구성되어 형성된다. 상기 제 1 금속층은 몰리브덴(Mo)으로 구성된다.
상기 화소전극(49a)과 패드전극(49b)은 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO), 인듐아연산화물(Indium Zinc Oxide : IZO) 또는 인듄주석아연산화물(Indium Tin Zinc Oxide : ITZO)의 투명 도전막으로 형성되어 있다.
다음에, 상기 구성을 갖는 본 발명의 실시예에 따른 액정표시장치의 제조방법에 대하여 설명하기로 한다.
도 4a 내지 도 4l은 본 발명의 실시예에 따른 액정표시장치의 제조방법을 나타낸 공정 단면도이다.
그리고 도 5는 게이트절연막의 화학기상증착(CVD)시 RF 파워와 증착 가스 유 량에 따른 식각비 증감 정도를 나타낸 데이터도이다.
그리고, 도 6은 비정질 실리콘층 1차 건식각과 제 1, 제 2 애싱 공정에 따른 제 1, 제 2 게이트절연막의 잔류 두께와, 식각량을 나타낸 데이터도이다.
먼저, 본 발명의 실시예에 따른 액정표시장치의 제조방법은, 도 4a에 도시한 바와 같이, 제 1 기판(40) 상에 스퍼터링 방법 등의 증착방법을 통해 게이트 금속층을 형성한다. 게이트 금속층은 알루미늄계 금속, 예를 들어 AlNd의 단일층으로 형성한다.
이어서, 제 1 마스크를 이용한 포토리소그래피(photolithograph) 공정으로 제 1 포토레지스트 패턴(미도시)을 형성하고, 제 1 포토레지스트 패턴을 이용한 식각공정으로 게이트 금속층을 패터닝함으로써, 일방향을 갖는 게이트라인과 이에 돌출된 게이트전극(41a) 및 게이트라인(41)에서 연장된 게이트 패드(41b) 및 이전단 게이트라인에 구성된 스토리지 전극(41c)을 포함하는 게이트 패턴들을 형성한다.
이어서, 도 4b에 도시한 바와 같이, 게이트 패턴들이 형성된 제 1 기판(40) 상에 제 1 게이트 절연막(42a)을 증착한다.
상기 제 1 게이트 절연막(42a)을 형성할 때 NH3:SiH4의 가스 유량비는 1.6 이하가 되도록 한다. 그리고 증착시 RF 파워는 높을수록 좋다.
이와 같이 가스 유량비가 1.6 이하인 NH3:SiH4이 가스로 제 1 게이트절연막(42a)을 형성하면, 도 5에 도시한 바와 같이, 가스 유량비가 작고 증착 RF 파워가 높을수록 애싱 공정시 식각비가 작은 것을 알 수 있다. 이때, 가스 유량비가 1.6 이하라고 하면, 식각비(Etch Rate)은 대략 2700Å/min보다 작다.
다음에, 도 4c에 도시한 바와 같이, 상기 제 1 게이트 절연막(42a) 상에 제 2 게이트절연막(42b)을 증착하고, 이어서 비정질 실리콘층(43), n+ 비정질 실리콘층(44), 그리고 소오스/드레인 형성용 제 1 금속층(45)을 순차적으로 형성한다.
상기 제 2 게이트 절연막(42b)은 일반적인 화학기상 증착법으로 형성하며, 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질로 형성된다.
이후에, 도 4d에 도시한 바와 같이, 제 1 금속층(45) 상에 제 2 마스크를 이용한 포토리소그래피 공정으로 제 2 포토레지스트 패턴(46)을 형성한다. 이 경우 제 2 마스크는 박막 트랜지스터의 채널부와 데이터라인 형성부분은 빛을 완전히 차단하고, 게이트 패드(41b)의 홀 형성 부분은 완전히 노출시키며, 그 이외의 화소영역과 스토리지 전극 형성 부분은 회절 노광부를 갖는 회절 노광 마스크이다. 이에 의해서, 제 2 포토레지스트 패턴(46)은 게이트 패드(41b)의 일영역이 드러나고 회절 노광부에 대응되는 부분은 완전히 차단된 부분보다 낮은 두께를 갖는다.
이어서, 도 4e에 도시한 바와 같이, 제 2 포토레지스트 패턴(46)을 이용한 습식 식각 공정으로 제 1 금속층(45)을 1차 습식각하고, n+ 비정질 실리콘층과 비정질 실리콘층(43)을 건식각하여 게이트 패드(41b)의 제 2 게이트절연막(42b)을 노출시킨다.
이후에, 도 4f와 도 4g에 도시한 바와 같이, 제 1, 제 2 애싱(1st, 2nd Ashing) 공정으로 상기 제 1 금속층(45)이 드러나도록 회절 노광부에 대응되는 제 2 포토레지스트 패턴(46)을 완전히 제거한다.
이에 의해서 제 2 포토레지스트 패턴(46)은 데이터라인 및 소오스/드레인전 극 형성 영역과 TFT 형성 영역에만 남는다.
상기 제 1, 제 2 애싱 공정은, 예를 들어서, 도 6에 도시한 바와 같이, n+ 비정질 실리콘층과 비정질 실리콘층(43)을 1차 건식각(1st ACT D/E)하여 게이트 패드(41b)의 제 2 게이트절연막(42b)을 노출시킨 후에 제 1, 제 2 게이트절연막(42b)의 남은 두께가 3700Å이라고 하면, 제 1 애싱 공정(1st Ashing)을 진행한 후에는 제 1, 제 2 게이트절연막(42a, 42b)의 남은 두께가 대략 2500ű450이고, 제 2 애싱 공정(2nd Ashing)을 진행한 후에는 제 1, 제 2 게이트절연막(42a, 42b)의 남은 두께가 대략 1700±450Å로써 게이트 패드(41b)의 제 1 콘택홀 형성 마진을 확보할 수 있다.
상기와 같이 애싱 공정을 1차, 2차에 걸쳐서 진행하면, 제 1 애싱 공정은 이후에 제 2 애싱 공정을 진행할 것이므로 대면적 애싱시 애싱비(Ashing Rate)를 대략 9000Å/min까지 증가시켜서 진행할 수 있으므로 공정 시간을 단축시킬 수 있고, 제 2 애싱 공정은 제 1 게이트절연막(42a)의 식각비(Etch Rate)가 작기 때문에 대면적을 애싱하더라도 게이트 패드(41b)의 제 1 게이트절연막(42a)이 손상을 받지 않으므로 적정 수준의 애싱비(대략 500Å/min)로 진행할 수 있다.
즉, 제 1 애싱 공정시 제 2 게이트절연막(42b)이 손상을 받았다고 해도, 제 1 게이트절연막(42a)의 식각비가 작기 때문에 제 2 애싱 공정시 적정 수준의 애싱비로 진행하여도 제 1 게이트절연막(42a)의 손상 및 그 하부의 게이트 패드(41b)의 손상을 방지하면서 애싱 공정을 진행할 수 있다.
다음에 도 4h에 도시한 바와 같이, 애싱되고 남은 제 2 포토레지스트 패턴 (46)을 마스크로 제 1 금속층(45)을 2차 습식각하고, n+ 비정질 실리콘층(44)과 비정질 실리콘층(43)을 2차 건식각하여 데이터 라인(47)과 소오스 전극(47a)과 상기 소오스 전극(47a)과 일체화된 드레인 전극(47b)을 형성할 제 1 금속 패턴(45a) 및 오믹접촉층(44a)과 활성층(43a)이 형성된다.
이때, 게이트 패드(41b)의 일영역이 드러나도록 제 1 콘택홀(48)이 형성된다.
데이터라인(47)이 형성될 영역에는 비정질 실리콘층(43)과 n+ 비정질 실리콘층(44)과, 제 1 금속층(45)이 적층 구성되어 있다.
상기에서 애싱 공정시 제 2 게이트절연막(42b)이 손상을 받았다고 하더라도, 제 1 게이트절연막(42a)의 식각비가 작기 때문에 제 1 금속층(45)을 2차 습식각할 때 제 1 게이트절연막(42a)의 손상 및 그 하부의 게이트 패드(41b)의 손상을 방지할 수 있다.
그리고, 도 4i에 도시한 바와 같이, 제 2 포토레지스트 패턴(46)을 스트립한 후, 전 영역에 투명 도전막(49)을 증착한다.
상기 투명 도전막(49)은 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO), 인듐아연산화물(Indium Zinc Oxide : IZO) 또는 인듄주석아연산화물(Indium Tin Zinc Oxide : ITZO)을 사용할 수 있다.
이후에 도 4j에 도시한 바와 같이, 투명 도전막(49) 상에 포토레지스트를 도포한 후, 노광 및 현상하여 제 3 포토레지스트 패턴(50)을 형성한다.
이때 제 3 포토레지스트 패턴(50)은 채널영역이 노출되도록 형성하고, 스토 리지 전극(41c) 상부와, 화소영역과, 데이터 라인과 소오스/드레인전극 형성 영역 및 게이트 패드(41b) 상부에 남도록 패턴되어 있다.
이후에, 제 3 포토레지스트 패턴(50)을 마스크 투명 도전막(49)을 습식각하여 화소영역에 화소전극(49a)과, 제 1 콘택홀(48)을 포함한 게이트 패드(41b) 상부에 제 1 패드전극(49b)과, 데이터라인과 소오스/드레인전극을 형성할 상부에 제 2 금속 패턴(49c)을 형성한다.
다음에, 도 4k에 도시한 바와 같이, 제 3 포토레지스트 패턴(50)을 마스크로, 채널영역 상부의 제 2 금속 패턴(49c)을 건식각하고, 이와 동시에 제 1 금속층(45)을 건식각한다. 이후에 제 3 포토레지스트 패턴(50)을 마스크로 산화공정을 진행한다.
상기 공정에 의해서, 게이트라인(41a)과 직교하여 화소영역을 정의하는 데이터 라인(47)과, 채널영역 상부에서 분리된 소오스/드레인전극(47a, 47b)이 형성된다. 소오스전극(47a)은 데이터라인(47)에서 연장 형성된다.
상기 데이터라인(47) 및 소오스/드레인전극(47a, 47b) 상부에는 투명 도전막이 더 적층되어 구성된다. 그리고, 화소전극(49a)은 드레인전극(47b) 상부에 직접 콘택되어 화소영역으로 연장되고, 스토리지 전극(41c) 상부에도 오버랩 형성된다.
이후에, 도 4l에 도시한 바와 같이, 제 3 포토레지스트 패턴(50)을 제거하여 공정을 완성한다.
상기와 같이 액정표시장치를 제조할 경우, 제 1 게이트절연막(42a)의 식각비가 작기 때문에 제 2 포토레지스트 패턴을 1차, 2차 애싱시킬 때, 게이트 패드의 콘택홀 형성부의 게이트절연막의 두께 마진을 확보하면서, 회절 노광부(하프 톤부)의 제 2 포토레지스트 패턴을 완전히 제거할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술 범위는 상기 실시예에 기재된 내용으로 한정되는 것이 아니라, 특허 청구의 범위에 의하여 정해져야 한다.
상기와 같은 본 발명에 따른 액정표시장치 및 그의 제조방법은 다음과 같은 효과가 있다.
첫째, 적층된 제 1, 제 2 게이트절연막중, 하부에 형성된 제 1 게이트절연막(42a)의 식각비가 작기 때문에 제 2 포토레지스트 패턴을 1차, 2차 애싱시킬 때, 게이트 패드의 콘택홀 형성부의 게이트절연막의 두께 마진을 확보하면서, 회절 노광부(하프 톤부)의 제 2 포토레지스트 패턴을 완전히 제거할 수 있다.
둘째, 상기와 같이 식각비가 작은 제 1 게이트절연막이 게이트 패드를 보호하고 있으므로, 차후에 제 1 금속층 습식각시 게이트 패드에 데미지가 발생하는 것을 방지할 수 있다.
Claims (10)
- 서로 대향된 제 1 기판 및 제 2 기판과;상기 제 1 기판 상에 형성된 게이트라인 및 게이트 패드와;상기 게이트 패드상에 콘택홀을 갖도록 상기 제 1 기판상에 하부층의 식각비가 더 작은 적층 형성된 제 1, 제 2 게이트절연막과;상기 게이트라인과 교차하여 화소 영역을 정의하는 복수개의 데이터 라인과;상기 각 게이트 라인과 데이터 라인의 교차부에 형성된 박막 트랜지스터와;상기 화소 영역에 형성된 화소전극을 포함하여 구성됨을 특징으로 하는 액정표시장치.
- 제 1 항에 있어서,상기 제 1 게이트절연막은 식각비가 대략 2700Å/min 보다 작은 것을 특징으로 하는 액정표시장치.
- 제 1 항에 있어서,상기 화소전극은 상기 박막 트랜지스터의 드레인전극 상부에 직접 콘택되어 상기 화소영역으로 연장 형성됨을 특징으로 하는 액정표시장치.
- 제 1 마스크로 기판상에 게이트라인 및 게이트전극과 게이트패드 및 스토리 지 전극을 형성하는 제 1 단계;상기 게이트 라인 및 상기 게이트 패드를 포함한 전면에 하부층의 가스 유량비가 적은 제 1, 제 2 게이트절연막을 차례로 증착하는 제 2 단계;제 2 마스크로 상기 게이트패드에 콘택홀과, 데이터라인과 소오스,드레인 형성영역에 제 1 금속패턴을 형성하는 제 3 단계;제 3 마스크로 상기 게이트 패드에 패드전극과, 상기 게이트라인과 종횡으로 배열되어 화소영역을 정의하는 데이터라인과, 상기 데이터라인과 연결된 소오스전극 및 상기 소오스전극과 이격된 드레인전극과, 상기 화소영역에 화소전극을 형성하는 제 4 단계를 포함함을 특징으로 하는 액정표시장치의 제조방법.
- 제 4 항에 있어서,상기 제 1 게이트 절연막은 NH3:SiH4의 가스 유량비를 1.6 이하로 조절하여 형성함을 특징으로 하는 액정표시장치의 제조방법.
- 제 4 항에 있어서,상기 제 3 단계는,상기 제 2 게이트절연막 상에 비정질 실리콘층, n+ 비정질 실리콘층과 제 1 금속층을 순차적으로 형성하는 단계;상기 제 1 금속층 상에 상기 게이트 패드의 일영역 상부는 노광되고, 상기 화소영역과 스토리지 전극 형성 부분은 회절 노광되고, 상기 박막 트랜지스터와 상 기 데이터라인 형성부분은 빛이 차광되는 제 2 마스크를 이용하여 제 1 포토레지스트 패턴을 형성하는 단계;상기 제 1 포토레지스트 패턴을 이용하여 상기 제 1 금속층을 1차 습식각하고, 상기 n+ 비정질 실리콘층과 비정질 실리콘층을 1차 건식각하여 상기 게이트 패드의 제 2 게이트절연막을 노출시키는 단계;제 1, 제 2 애싱(1st, 2nd Ashing) 공정으로 상기 제 1 금속층이 드러나도록 회절 노광부에 대응되는 상기 제 1 포토레지스트 패턴을 제거하는 단계;애싱 처리된 상기 제 1 포토레지스트 패턴을 마스크로 상기 제 1 금속층을 2차 습식각하고, 상기 n+ 비정질 실리콘층과 상기 비정질 실리콘층을 2차 건식각하는 공정을 포함함을 특징으로 하는 액정표시장치의 제조방법.
- 제 4 항에 있어서,제 4 단계는,상기 게이트패드 및 상기 제 1 금속 패턴을 포함한 상기 제 1 기판 상에 투명 도전막을 도포하는 단계;상기 투명 도전막 상에 상기 박막 트랜지스터의 채널영역이 노출되고, 상기 스토리지 전극 상부와, 화소영역과, 상기 데이터 라인과 소오스/드레인전극 형성 영역 및 상기 게이트 패드 상부에 남도록 제 2 포토레지스트 패턴을 형성하는 단계;상기 제 2 포토레지스트 패턴을 마스크 상기 투명 도전막을 습식각하여 상기 화소영역에 화소전극과, 상기 콘택홀을 포함한 상기 게이트 패드 상부에 제 1 패드전극과, 상기 데이터라인과 소오스/드레인전극을 형성할 상부에 제 2 금속 패턴을 형성하는 단계;상기 제 2 포토레지스트 패턴을 마스크로, 채널영역 상부의 상기 제 2 금속 패턴을 건식각하는 단계를 포함함을 특징으로 하는 액정표시장치의 제조방법.
- 제 7 항에 있어서,상기 투명 도전막은 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO), 인듐아연산화물(Indium Zinc Oxide : IZO) 또는 인듄주석아연산화물(Indium Tin Zinc Oxide : ITZO)을 사용함을 특징으로 하는 액정표시장치의 제조방법.
- 제 4 항에 있어서,상기 화소전극은 상기 드레인전극 상부에 직접 콘택되어 화소영역으로 연장되고, 상기 스토리지 전극 상부에도 오버랩 형성됨을 특징으로 하는 액정표시장치의 제조방법.
- 제 4 항에 있어서,상기 제 1 게이트절연막의 식각비(Etch Rate)는 대략 2700Å/min보다 작은 것을 특징으로 하는 액정표시장치의 제조방법.
Priority Applications (1)
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| KR1020050135512A KR20070071777A (ko) | 2005-12-30 | 2005-12-30 | 액정표시장치 및 그의 제조방법 |
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| KR1020050135512A KR20070071777A (ko) | 2005-12-30 | 2005-12-30 | 액정표시장치 및 그의 제조방법 |
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| KR20070071777A true KR20070071777A (ko) | 2007-07-04 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101132119B1 (ko) * | 2010-03-10 | 2012-04-05 | 삼성모바일디스플레이주식회사 | 액정표시장치 어레이 기판 및 그 제조방법 |
-
2005
- 2005-12-30 KR KR1020050135512A patent/KR20070071777A/ko not_active Application Discontinuation
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