JP5731621B2 - 表示装置 - Google Patents

表示装置 Download PDF

Info

Publication number
JP5731621B2
JP5731621B2 JP2013239519A JP2013239519A JP5731621B2 JP 5731621 B2 JP5731621 B2 JP 5731621B2 JP 2013239519 A JP2013239519 A JP 2013239519A JP 2013239519 A JP2013239519 A JP 2013239519A JP 5731621 B2 JP5731621 B2 JP 5731621B2
Authority
JP
Japan
Prior art keywords
semiconductor film
film
electrode
source
thin film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013239519A
Other languages
English (en)
Other versions
JP2014075590A5 (ja
JP2014075590A (ja
Inventor
山崎　舜平
舜平 山崎
幸恵 鈴木
幸恵 鈴木
桑原　秀明
秀明 桑原
木村　肇
肇 木村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2013239519A priority Critical patent/JP5731621B2/ja
Publication of JP2014075590A publication Critical patent/JP2014075590A/ja
Publication of JP2014075590A5 publication Critical patent/JP2014075590A5/ja
Application granted granted Critical
Publication of JP5731621B2 publication Critical patent/JP5731621B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/133345—Insulating layers
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1339—Gaskets; Spacers; Sealing of cells
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136209—Light shielding layers, e.g. black matrix, incorporated in the active matrix substrate, e.g. structurally associated with the switching element
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78678—Polycrystalline or microcrystalline silicon transistor with inverted-type structure, e.g. with bottom gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode

Description

本発明は、少なくとも画素部に薄膜トランジスタを用いた液晶表示装置に関する。
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数十〜数百ｎｍ程度）をチ
ャネル形成領域に用いて薄膜トランジスタを構成する技術が注目されている。薄膜トラン
ジスタはＩＣや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置の
スイッチング素子として開発が急がれている。
画像表示装置のスイッチング素子として、非晶質半導体膜をチャネル形成領域に用いた薄
膜トランジスタ、または多結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタ等
が用いられている。多結晶半導体膜の形成方法としては、パルス発振のエキシマレーザビ
ームを光学系により線状に加工して、非晶質珪素膜に対し線状ビームを走査させながら照
射して結晶化する技術が知られている。
また、画像表示装置のスイッチング素子として、微結晶半導体膜をチャネル形成領域に用
いた薄膜トランジスタが用いられている（特許文献１及び２）。
特開平４−２４２７２４号公報 特開２００５−４９８３２号公報
多結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタは、非晶質半導体膜をチャ
ネル形成領域に用いた薄膜トランジスタに比べて電界効果移動度が２桁以上高く、半導体
表示装置の画素部とその周辺の駆動回路を同一基板上に一体形成できるという利点を有し
ている。しかしながら、非晶質半導体膜をチャネル形成領域に用いた場合に比べて、半導
体膜の結晶化のために工程が複雑化するため、その分歩留まりが低減し、コストが高まる
という問題がある。
また、微結晶半導体膜の結晶粒の表面は、酸化されやすいという問題がある。このため、
チャネル形成領域の結晶粒が酸化されると、結晶粒の表面に酸化膜が形成されてしまい、
当該酸化膜がキャリアの移動の障害となり、薄膜トランジスタの電気特性が低下するとい
う問題がある。
上述した問題に鑑み、本発明は、電気特性が良好であり、信頼性の高い薄膜トランジス
タを有する液晶表示装置及びその液晶表示装置を量産高く作製する方法を提案することを
課題とする。
逆スタガ型の薄膜トランジスタを有する液晶表示装置において、逆スタガの薄膜トランジ
スタは、ゲート電極上にゲート絶縁膜が形成され、ゲート絶縁膜上にチャネル形成領域と
して機能する微結晶半導体膜（セミアモルファス半導体膜ともいう。）が形成され、微結
晶半導体膜上にバッファ層が形成され、バッファ層上に一対のソース領域及びドレイン領
域が形成され、ソース領域及びドレイン領域の一部を露出するようにソース領域及びドレ
イン領域に接する一対のソース電極及びドレイン電極が形成される。このため、ソース領
域及びドレイン領域は、ソース電極及びドレイン電極に接する領域と、ソース電極及びド
レイン電極に接しない領域とを有する。また、ソース電極及びドレイン電極の外側におい
て、ソース領域及びドレイン領域の一部、並びにバッファ層の一部が露出しており、ソー
ス電極及びドレイン電極は、微結晶半導体膜及びソース領域及びドレイン領域の端部に重
ならない。また、ソース電極及びドレイン電極の端部の外側にソース領域及びドレイン領
域の端部、並びにバッファ層の端部が形成される。
ソース電極及びドレイン電極の端部と、ソース領域及びドレイン領域の端部が一致せず、
ソース電極及びドレイン電極の端部の外側にソース領域及びドレイン領域の端部が形成さ
れることにより、ソース電極及びドレイン電極の端部の距離が離れるため、ソース電極及
びドレイン電極間のリーク電流やショートを防止することができる。また、ソース電極及
びドレイン電極並びにソース領域及びドレイン領域の端部に電界が集中せず、ゲート電極
と、ソース電極及びドレイン電極との間でのリーク電流を防止することができる。
また、バッファ層は一部に凹部を有し、当該凹部の側面とソース領域及びドレイン領域の
端部とが一致している。バッファ層は一部に凹部を有し、ソース領域及びドレイン領域の
間の距離が離れているため、ソース領域及びドレイン領域の間のキャリアが移動する距離
が長いため、ソース領域及びドレイン領域の間でのリーク電流を低減することができる。
また、微結晶半導体膜とソース領域及びドレイン領域との間に、バッファ層が形成されて
いる。微結晶半導体膜はチャネル形成領域として機能する。また、バッファ層は、微結晶
半導体膜の酸化を防止すると共に、高抵抗領域として機能する。微結晶半導体膜とソース
領域及びドレイン領域との間に、高抵抗率の非晶質半導体膜を用いてバッファ層が形成さ
れている。これらのため、本発明の薄膜トランジスタは、電界効果移動度が高く、且つオ
フの場合（即ち、ゲート電圧を負の電圧とした場合）リーク電流が少なく、ドレイン耐圧
が高い。
バッファ層としては、非晶質半導体膜があり、更には、窒素、水素、またはハロゲンのい
ずれか一つ以上を含む非晶質半導体膜であることが好ましい。非晶質半導体膜に、窒素、
水素、またはハロゲンのいずれか一つを含むことで、微結晶半導体膜に含まれる結晶粒が
酸化されることを低減することが可能である。
バッファ層は、プラズマＣＶＤ法、スパッタリング法等で形成することができる。また、
非晶質半導体膜を形成した後、非晶質半導体膜を窒素プラズマ、水素プラズマ、またはハ
ロゲンプラズマで処理して非晶質半導体膜を窒素化、水素化またはハロゲン化することが
できる。
バッファ層を微結晶半導体膜の表面に設けることで、微結晶半導体膜に含まれる結晶粒の
酸化を低減することが可能であるため、薄膜トランジスタの電気特性の劣化を低減するこ
とができる。
微結晶半導体膜は、多結晶半導体膜と異なり、微結晶半導体膜として直接基板上に成膜す
ることができる。具体的には、水素化珪素を原料ガスとし、プラズマＣＶＤ装置を用いて
成膜することができる。上記方法を用いて作製された微結晶半導体膜は、０．５ｎｍ〜２
０ｎｍの結晶粒を非晶質半導体中に含む微結晶半導体膜も含んでいる。よって、多結晶半
導体膜を用いる場合と異なり、半導体膜の成膜後に結晶化の工程を設ける必要がない。薄
膜トランジスタの作製における工程数を削減することができ、液晶表示装置の歩留まりを
高め、コストを抑えることができる。また、周波数が１ＧＨｚ以上のマイクロ波を用いた
プラズマは電子密度が高く、原料ガスである水素化珪素の解離が容易となる。このため、
周波数が１ＧＨｚ以上のマイクロ波を用いたプラズマＣＶＤ法を用いることで、周波数が
数十ＭＨｚ〜数百ＭＨｚのマイクロ波プラズマＣＶＤ法と比較して、微結晶半導体膜を容
易に作製することが可能であり、成膜速度を高めることが可能である。このため、液晶表
示装置の量産性を高めることが可能である。
また、微結晶半導体膜を用い、薄膜トランジスタ（ＴＦＴ）を作製し、該薄膜トランジ
スタを画素部、さらには駆動回路に用いて液晶表示装置を作製する。微結晶半導体膜を用
いた薄膜トランジスタは、その電界効果移動度が１〜２０ｃｍ２／Ｖ・ｓｅｃと、非晶質
半導体膜をチャネル形成領域に用いた薄膜トランジスタの２〜２０倍の電界効果移動を有
しているので、駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システ
ムオンパネルを形成することができる。
また、液晶表示装置は液晶素子を含む。また、液晶表示装置は、液晶素子が封止された
状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュ
ールとを含む。さらに本発明は、該液晶表示装置を作製する過程における、液晶素子が完
成する前の一形態に相当する素子基板に関し、該素子基板は、電圧を液晶素子に供給する
ための手段を複数の各画素に備える。素子基板は、具体的には、液晶素子の画素電極のみ
が形成された状態であっても良いし、画素電極となる導電膜を成膜した後であって、エッ
チングして画素電極を形成する前の状態であっても良いし、あらゆる形態があてはまる。
なお、本明細書中における液晶表示装置とは、画像表示デバイス、液晶表示デバイス、も
しくは光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌ
ｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ
Ｂｏｎｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ
）が取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられ
たモジュール、または液晶素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ
（集積回路）が直接実装されたモジュールも全て液晶表示装置に含むものとする。
本発明により、電気特性が良好であり、信頼性の高い薄膜トランジスタを有する液晶表
示装置を量産高く作製することができる。
本発明の液晶表示装置の作製方法を説明する断面図である。 本発明の液晶表示装置の作製方法を説明する断面図である。 本発明の液晶表示装置の作製方法を説明する断面図である。 本発明の液晶表示装置の作製方法を説明する断面図である。 本発明の液晶表示装置の作製方法を説明する上面図である。 本発明の液晶表示装置の作製方法を説明する断面図である。 本発明の液晶表示装置の作製方法を説明する断面図である。 本発明の液晶表示装置の作製方法を説明する断面図である。 本発明の液晶表示装置の作製方法を説明する上面図である。 本発明のマイクロ波プラズマＣＶＤ装置を説明する上面図である。 本発明に適用可能な多階調マスクを説明する断面図である。 本発明の液晶表示パネルを説明する斜視図である。 本発明の液晶表示装置を用いた電子機器を説明する斜視図である。 本発明の液晶表示装置を用いた電子機器を説明する図である。 本発明の液晶表示装置を説明する図である。 本発明の液晶表示装置を説明する図である。 本発明の液晶表示装置を説明する図である。 本発明の液晶表示装置を説明する図である。 本発明の液晶表示装置を説明する図である。 本発明の液晶表示装置を説明する図である。 本発明の液晶表示装置を説明する図である。 本発明の液晶表示装置を説明する図である。 本発明の液晶表示装置を説明する図である。 本発明の液晶表示装置を説明する図である。 本発明の液晶表示装置を説明する図である。 本発明の液晶表示装置を説明する図である。 本発明の液晶表示装置を説明する図である。 本発明の液晶表示装置を説明する図である。 本発明の液晶表示パネルを説明する上面図及び断面図である。 本発明の液晶表示装置の構成を説明するブロック図である。 本発明の液晶表示装置の駆動回路の構成を説明する等価回路図である。 本発明の液晶表示装置の駆動回路の構成を説明する等価回路図である。 本発明の液晶表示装置の駆動回路のレイアウトを説明する上面図である。 微結晶半導体膜をラマン分光法で測定した結果を示す図である。 デバイスシミュレーションに用いたモデル図を示す図である。 デバイスシミュレーションにより得られた電流電圧特性を示す図である。 デバイスシミュレーションに得られた薄膜トランジスタの電子濃度分布を示す図である。
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多く
の異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱すること
なくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従っ
て、本実施の形態の記載内容に限定して解釈されるものではない。
（実施の形態１）
本実施の形態では、液晶表示装置に用いられる薄膜トランジスタの作製工程について、
図１乃至図１２を用いて説明する。図１乃至図４、図６乃至図８は、薄膜トランジスタの
作製工程を示す断面図であり、図５、及び図９は、一画素における薄膜トランジスタ及び
画素電極の接続領域の上面図である。
微結晶半導体膜を有する薄膜トランジスタは、ｐ型よりもｎ型の方が、電界効果移動が高
いので駆動回路に用いるのにより適している。同一の基板上に形成する薄膜トランジスタ
を全て同じ極性にそろえておくことが、工程数を抑えるためにも望ましい。ここでは、ｎ
チャネル型の薄膜トランジスタを用いて説明する。
図１（Ａ）に示すように、基板５０上にゲート電極５１を形成する。基板５０は、バリ
ウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、若しくはアルミノシリケートガラス
など、フュージョン法やフロート法で作製される無アルカリガラス基板、セラミック基板
の他、本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板等を用いること
ができる。また、ステンレス合金などの金属基板の表面に絶縁膜を設けた基板を適用して
も良い。基板５０がマザーガラスの場合、基板の大きさは、第１世代（３２０ｍｍ×４０
０ｍｍ）、第２世代（４００ｍｍ×５００ｍｍ）、第３世代（５５０ｍｍ×６５０ｍｍ）
、第４世代（６８０ｍｍ×８８０ｍｍ、または７３０ｍｍ×９２０ｍｍ）、第５世代（１
０００ｍｍ×１２００ｍｍまたは１１００ｍｍ×１２５０ｍｍ）、第６世代１５００ｍｍ
×１８００ｍｍ）、第７世代（１９００ｍｍ×２２００ｍｍ）、第８世代（２１６０ｍｍ
×２４６０ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ、２４５０ｍｍ×３０５０ｍ
ｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等を用いることができる。
ゲート電極５１は、チタン、モリブデン、クロム、タンタル、タングステン、アルミニウ
ムなどの金属材料またはその合金材料を用いて形成する。ゲート電極５１は、スパッタリ
ング法や真空蒸着法で基板５０上に導電膜を形成し、当該導電膜上にフォトリソグラフィ
技術またはインクジェット法によりマスクを形成し、当該マスクを用いて導電膜をエッチ
ングすることで、形成することができる。なお、ゲート電極５１の密着性向上と下地への
拡散を防ぐバリアメタルとして、上記金属材料の窒化物膜を、基板５０及びゲート電極５
１の間に設けてもよい。ここでは、第１のフォトマスクを用いて形成したレジストマスク
を用いて基板５０上に形成された導電膜をエッチングしてゲート電極５１を形成する。
なお、ゲート電極５１上には、絶縁膜、半導体膜、配線等を形成するので、段切れ防止
のため端部がテーパー状になるように加工することが望ましい。また、図示しないがこの
工程でゲート電極に接続する配線も同時に形成することができる。
次に、ゲート電極５１上に、ゲート絶縁膜５２ａ、５２ｂ、微結晶半導体膜５３、バッ
ファ層５４、一導電型を付与する不純物元素が添加された半導体膜５５、導電膜６５ａ〜
６５ｃを順に形成する。次に、導電膜６５ｃ上にレジスト８０を塗布する。なお、少なく
とも、ゲート絶縁膜５２ａ、５２ｂ、微結晶半導体膜５３、及びバッファ層５４を連続的
に形成することが好ましい。さらには、ゲート絶縁膜５２ａ、５２ｂ、微結晶半導体膜５
３、バッファ層５４、及び一導電型を付与する不純物元素が添加された半導体膜５５を連
続的に形成することが好ましい。少なくとも、ゲート絶縁膜５２ａ、５２ｂ、微結晶半導
体膜５３、及びバッファ層５４を大気に触れさせることなく連続成膜することで、大気成
分や大気中に浮遊する汚染不純物元素に汚染されることなく各積層界面を形成することが
できるので、薄膜トランジスタ特性のばらつきを低減することができる。
ゲート絶縁膜５２ａ、５２ｂはそれぞれ、ＣＶＤ法やスパッタリング法等を用いて、酸化
珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜で形成することができる。
ここでは、ゲート絶縁膜５２ａ、５２ｂとして、酸化珪素膜または酸化窒化珪素膜と、窒
化珪素膜または窒化酸化珪素膜との順に積層して形成する形態を示す。なお、ゲート絶縁
膜を２層とせず、基板側から窒化珪素膜または窒化酸化珪素膜と、酸化珪素膜または酸化
窒化珪素膜と、窒化珪素膜または窒化酸化珪素膜との順に３層積層して形成することがで
きる。また、ゲート絶縁膜を、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸
化珪素膜の単層で形成することができる。
ここでは、酸化窒化珪素膜とは、その組成として、窒素よりも酸素の含有量が多いもので
あって、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔ
ｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅ
ｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、濃度範囲として
酸素が５０〜７０原子％、窒素が０．５〜１５原子％、珪素が２５〜３５原子％、水素が
０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化珪素膜とは、その組成
として、酸素よりも窒素の含有量が多いものであって、ＲＢＳ及びＨＦＳを用いて測定し
た場合に、濃度範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、珪素が２５
〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。但し、酸化窒化珪
素または窒化酸化珪素を構成する原子の合計を１００原子％としたとき、窒素、酸素、珪
素及び水素の含有比率が上記の範囲内に含まれるものとする。
微結晶半導体膜５３は、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の
半導体を含む膜である。この半導体は、自由エネルギー的に安定な第３の状態を有する半
導体であって、短距離秩序を持ち格子歪みを有する結晶質なものであり、粒径が０．５〜
２０ｎｍの柱状または針状結晶が基板表面に対して法線方向に成長している。また、微結
晶半導体と非晶質半導体とが混在している。微結晶半導体の代表例である微結晶シリコン
は、そのラマンスペクトルが単結晶シリコンを示す５２１ｃｍ−１よりも低波数側に、シ
フトしている。即ち、単結晶シリコンを示す５２１ｃｍ−１とアモルファスシリコンを示
す４８０ｃｍ−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結
合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％ま
たはそれ以上含ませている。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希
ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導
体膜が得られる。このような微結晶半導体膜に関する記述は、例えば、米国特許４，４０
９，１３４号で開示されている。
この微結晶半導体膜は、周波数が数十ＭＨｚ〜数百ＭＨｚの高周波プラズマＣＶＤ法、
または周波数が１ＧＨｚ以上のマイクロ波プラズマＣＶＤ装置により形成することができ
る。代表的には、ＳｉＨ４、Ｓｉ２Ｈ６などの水素化珪素を水素で希釈して形成すること
ができる。また、水素化珪素及び水素に加え、ヘリウム、アルゴン、クリプトン、ネオン
から選ばれた一種または複数種の希ガス元素で希釈して微結晶半導体膜を形成することが
できる。これらのときの水素化珪素に対して水素の流量比を５０倍以上１０００倍以下、
好ましくは５０倍以上２００倍以下、更に好ましくは１００倍とする。なお、水素化珪素
の代わりに、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いることがで
きる。
また、微結晶半導体膜は、価電子制御を目的とした不純物元素を意図的に添加しないと
きに弱いｎ型の電気伝導性を示すので、薄膜トランジスタのチャネル形成領域として機能
する微結晶半導体膜に対しては、ｐ型を付与する不純物元素を、成膜と同時に、或いは成
膜後に添加することで、しきい値制御をすることが可能となる。ｐ型を付与する不純物元
素としては、代表的には硼素であり、Ｂ２Ｈ６、ＢＦ３などの不純物気体を１ｐｐｍ〜１
０００ｐｐｍ、好ましくは１〜１００ｐｐｍの割合で水素化珪素に混入させると良い。そ
してボロンの濃度を、例えば１×１０１４〜６×１０１６ａｔｏｍｓ／ｃｍ３とすると良
い。
また、微結晶半導体膜の酸素濃度を、５×１０１９ｃｍ−３以下、１×１０１９ｃｍ−
３以下、窒素及び炭素の濃度それぞれを３×１０１８ｃｍ−３以下とすることが好ましい
。酸素、窒素、及び炭素が微結晶半導体膜に混入する濃度を低減することで、微結晶半導
体膜がｎ型化になることを防止することができる。
微結晶半導体膜５３は、０ｎｍより厚く２００ｎｍ以下、好ましくは１ｎｍ以上１００
ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍで形成する。微結晶半導体膜５３は後に形成さ
れる薄膜トランジスタのチャネル形成領域として機能する。微結晶半導体膜５３の厚さを
５ｎｍ以上５０ｎｍ以下とすることで、後に形成される薄膜トランジスタは、完全空乏型
となる。また、微結晶半導体膜５３は成膜速度が非晶質半導体膜の成膜速度の１／１０〜
１／１００と遅いため、膜厚を薄くすることでスループットを向上させることができる。
微結晶半導体膜は微結晶で構成されているため、非晶質半導体膜と比較して抵抗が低い。
このため、微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタは、電流電圧特
性を示す曲線の立ち上がり部分の傾きが急峻となり、スイッチング素子としての応答性が
優れ、高速動作が可能となる。また、薄膜トランジスタのチャネル形成領域に微結晶半導
体膜を用いることで、薄膜トランジスタの閾値の変動を抑制することが可能である。この
ため、電気特性のばらつきの少ない液晶表示装置を作製することができる。
また、微結晶半導体膜は非晶質半導体膜と比較して移動度が高い。このため、液晶素子の
スイッチングとして、チャネル形成領域が微結晶半導体膜で形成される薄膜トランジスタ
を用いることで、チャネル形成領域の面積、即ち薄膜トランジスタの面積を縮小すること
が可能である。このため、一画素あたりに占める薄膜トランジスタの面積が小さくなり、
画素の開口率を高めることが可能である。この結果、解像度の高い装置を作製することが
できる。
バッファ層５４は、ＳｉＨ４、Ｓｉ２Ｈ６などの水素化珪素を用いて、プラズマＣＶＤ法
により形成することができる。また、上記水素化珪素に、ヘリウム、アルゴン、クリプト
ン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して非晶質半導体膜を形成
することができる。水素化珪素の流量の１倍以上２０倍以下、好ましくは１倍以上１０倍
以下、更に好ましくは１倍以上５倍以下の流量の水素を用いて、水素を含む非晶質半導体
膜を形成することができる。また、上記水素化珪素と窒素またはアンモニアとを用いるこ
とで、窒素を含む非晶質半導体膜を形成することができる。また、上記水素化珪素と、フ
ッ素、塩素、臭素、またはヨウ素を含む気体（Ｆ２、Ｃｌ２、Ｂｒ２、Ｉ２、ＨＦ、ＨＣ
ｌ、ＨＢｒ、ＨＩ等）を用いることで、フッ素、塩素、臭素、またはヨウ素を含む非晶質
半導体膜を形成することができる。なお、水素化珪素の代わりに、ＳｉＨ２Ｃｌ２、Ｓｉ
ＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いることができる。
また、バッファ層５４は、ターゲットに非晶質半導体を用いて水素、または希ガスでスパ
ッタリングして非晶質半導体膜を形成することができる。このとき、アンモニア、窒素、
またはＮ２Ｏを雰囲気中に含ませることにより、窒素を含む非晶質半導体膜を形成するこ
とができる。また、雰囲気中にフッ素、塩素、臭素、またはヨウ素を含む気体（Ｆ２、Ｃ
ｌ２、Ｂｒ２、Ｉ２、ＨＦ、ＨＣｌ、ＨＢｒ、ＨＩ等）を含ませることにより、フッ素、
塩素、臭素、またはヨウ素を含む非晶質半導体膜を形成することができる。
また、バッファ層５４として、微結晶半導体膜５３の表面にプラズマＣＶＤ法またはスパ
ッタリング法により非晶質半導体膜を形成した後、非晶質半導体膜の表面を水素プラズマ
、窒素プラズマ、またはハロゲンプラズマで処理して、非晶質半導体膜の表面を水素化、
窒素化、またはハロゲン化してもよい。または、非晶質半導体膜の表面を、ヘリウムプラ
ズマ、ネオンプラズマ、アルゴンプラズマ、クリプトンプラズマ等で処理してもよい。
バッファ層５４は、結晶粒を含まない非晶質半導体膜で形成することが好ましい。このた
め、周波数が数十ＭＨｚ〜数百ＭＨｚの高周波プラズマＣＶＤ法、またはマイクロ波プラ
ズマＣＶＤ法で形成する場合は、結晶粒を含まない非晶質半導体膜となるように、成膜条
件を制御することが好ましい。
バッファ層５４は、後のソース領域及びドレイン領域の形成プロセスにおいて、一部エッ
チングされる場合があるが、そのときに、バッファ層５４の一部がエッチング後に残存す
る厚さで形成することが好ましい。代表的には、１５０ｎｍ以上４００ｎｍ以下の厚さで
形成することが好ましい。薄膜トランジスタの印加電圧の高い（例えば１５Ｖ程度）液晶
表示装置において、バッファ層５４の膜厚を上記範囲に示すように厚く形成すると、耐圧
が高くなり、薄膜トランジスタに高い電圧が印加されても、薄膜トランジスタが劣化する
ことを回避することができる。
なお、バッファ層５４には、リンやボロン等の一導電型を付与する不純物元素が添加され
ていないことが好ましい。特に、閾値を制御するために微結晶半導体膜に含まれるボロン
、または一導電型を付与する不純物元素が添加された半導体膜に含まれるリンがバッファ
層５４に混入されないことが好ましい。この結果、ＰＮ接合によるリーク電流の発生領域
をなくすことで、リーク電流の低減を図ることができる。また、一導電型を付与する不純
物元素が添加された半導体膜と微結晶半導体膜との間に、リンやボロン等の一導電型を付
与する不純物元素が添加されない非晶質半導体膜を形成することで、微結晶半導体膜とソ
ース領域及びドレイン領域それぞれに含まれる不純物が拡散するのを妨げることが可能で
ある。
微結晶半導体膜５３の表面に、非晶質半導体膜、更には水素、窒素、またはハロゲンを含
む非晶質半導体膜を形成することで、微結晶半導体膜５３に含まれる結晶粒の表面の自然
酸化を防止することが可能である。特に、非晶質半導体と微結晶粒が接する領域では、局
部応力により亀裂が入りやすい。この亀裂が酸素に触れると結晶粒は酸化され、酸化珪素
が形成される。しかしながら、微結晶半導体膜５３の表面にバッファ層を形成することで
、微結晶粒の酸化を防ぐことができる。また、バッファ層を形成することで、後にソース
領域及びドレイン領域を形成する際に発生するエッチング残渣が微結晶半導体膜に混入す
ることを防ぐことができる。
また、バッファ層５４は、非晶質半導体膜を用いて、または、水素、窒素、若しくはハロ
ゲンを含む非晶質半導体膜で形成する。非晶質半導体膜のエネルギーギャップが微結晶半
導体膜に比べて大きく（非晶質半導体膜のエネルギーギャップは１．６ｅＶ以上１．８ｅ
Ｖ以下、微結晶半導体膜のエネルギーギャップは１．１ｅＶ以上１．５ｅＶ以下）、また
抵抗が高く、移動度が低く、微結晶半導体膜の１／５〜１／１０である。このため、後に
形成される薄膜トランジスタにおいて、ソース領域及びドレイン領域と、微結晶半導体膜
との間に形成されるバッファ層は高抵抗領域として機能し、微結晶半導体膜がチャネル形
成領域として機能する。このため、薄膜トランジスタのオフ電流を低減することができる
。当該薄膜トランジスタを液晶表示装置のスイッチング素子として用いた場合、液晶表示
装置のコントラストを向上させることができる。
一導電型を付与する不純物元素が添加された半導体膜５５は、ｎチャネル型の薄膜トラ
ンジスタを形成する場合には、代表的な不純物元素としてリンを添加すれば良く、水素化
珪素にＰＨ３などの不純物気体を加えれば良い。また、ｐチャネル型の薄膜トランジスタ
を形成する場合には、代表的な不純物元素としてボロンを添加すれば良く、水素化珪素に
Ｂ２Ｈ６などの不純物気体を加えれば良い。一導電型を付与する不純物元素が添加された
半導体膜５５は、微結晶半導体膜、または非晶質半導体で形成することができる。さらに
は一導電型を付与する不純物元素が添加された半導体膜５５を、一導電型を付与する不純
物元素が添加された非晶質半導体膜と、一導電型を付与する不純物元素が添加された微結
晶半導体膜との積層で形成してもよい。バッファ層５４側に一導電型を付与する不純物元
素が添加された非晶質半導体膜を形成し、その上に一導電型を付与する不純物元素が添加
された微結晶半導体膜を形成することで、抵抗が段階的に変化するため、キャリアが流れ
やすくなり、移動度を高めることができる。一導電型を付与する不純物元素が添加された
半導体膜５５は２ｎｍ以上５０ｎｍ以下の厚さで形成する。一導電型を付与する不純物元
素が添加された半導体膜の膜厚を、薄くすることでスループットを向上させることができ
る。
ここで、ゲート絶縁膜５２ａ、５２ｂから一導電型を付与する不純物元素が添加された
半導体膜５５を連続成膜ことが可能なプラズマＣＶＤ装置について、図１０を用いて示す
。図１０はプラズマＣＶＤ装置の上断面を示す模式図であり、共通室１１２０の周りに、
ロード室１１１０、アンロード室１１１５、反応室（１）〜反応室（４）１１１１〜１１
１４を備えた構成となっている。共通室１１２０と各室の間にはゲートバルブ１１２２〜
１１２７が備えられ、各室で行われる処理が、相互に干渉しないように構成されている。
基板はロード室１１１０、アンロード室１１１５のカセット１１２８、１１２９に装填さ
れ、共通室１１２０の搬送手段１１２１により反応室（１）〜反応室（４）１１１１〜１
１１４へ運ばれる。この装置では、堆積膜種ごとに反応室をあてがうことが可能であり、
複数の異なる被膜を大気に触れさせることなく連続して形成することができる。
反応室（１）〜反応室（４）それぞれにおいて、ゲート絶縁膜５２ａ、５２ｂ、微結晶半
導体膜５３、バッファ層５４、及び一導電型を付与する不純物元素が添加された半導体膜
５５を積層形成する。この場合は、原料ガスの切り替えにより異なる種類の膜を連続的に
複数積層することができる。この場合、ゲート絶縁膜を形成した後、反応室内にシラン等
の水素化珪素を導入し、残留酸素及び水素化珪素を反応させて、反応物を反応室外に排出
することで、反応室内の残留酸素濃度を低減させることができる。この結果、微結晶半導
体膜に含まれる酸素の濃度を低減することができる。また、微結晶半導体膜に含まれる結
晶粒の酸化を防止することができる。
または、反応室（１）及び反応室（３）でゲート絶縁膜５２ａ、５２ｂ、微結晶半導体膜
５３、及びバッファ層５４を形成し、反応室（２）及び反応室（４）で一導電型を付与す
る不純物元素が添加された半導体膜５５を形成する。一導電型を付与する不純物のみ単独
で成膜することにより、チャンバに残存する一導電型を付与する不純物元素が他の膜に混
入することを防ぐことができる。
このように、複数のチャンバが接続されたマイクロ波プラズマＣＶＤ装置で、同時にゲー
ト絶縁膜５２ａ、５２ｂ、微結晶半導体膜５３、バッファ層５４、及び一導電型を付与す
る不純物元素が添加された半導体膜５５を成膜することができるため、量産性を高めるこ
とができる。また、ある反応室がメンテナンスやクリーニングを行っていても、残りの反
応室において成膜処理が可能となり、成膜のタクトを向上させることができる。また、大
気成分や大気中に浮遊する汚染不純物元素に汚染されることなく各積層界面を形成するこ
とができるので、薄膜トランジスタ特性のばらつきを低減することができる。
また、反応室（１）でゲート絶縁膜５２ａ、５２ｂを形成し、反応室（２）で微結晶半導
体膜５３及びバッファ層５４を形成し、反応室（３）で一導電型を付与する不純物元素が
添加された半導体膜５５を形成することができる。また、ゲート絶縁膜５２ａを酸化珪素
膜または酸化窒化珪素膜で形成し、ゲート絶縁膜５２ｂを窒化珪素膜または窒化酸化珪素
膜で形成する場合、反応室を５つ設け、反応室（１）で、ゲート絶縁膜５２ａの酸化珪素
膜または酸化窒化珪素膜を形成し、反応室（２）で、ゲート絶縁膜５２ｂの窒化珪素膜ま
たは窒化酸化珪素膜を形成し、反応室（３）で、微結晶半導体膜を形成し、反応室（４）
でバッファ層を形成し、反応室（５）で、一導電型を付与する不純物元素が添加された半
導体膜を形成してもよい。また、微結晶半導体膜は成膜速度が遅いため、複数の反応室で
微結晶半導体膜を成膜してもよい。例えば、反応室（１）でゲート絶縁膜５２ａ、５２ｂ
を形成し、反応室（２）及び（３）で微結晶半導体膜５３を形成し、反応室（４）でバッ
ファ層５４を形成し、反応室（５）で一導電型を付与する不純物元素が添加された半導体
膜５５を形成してもよい。このように、複数の反応室で同時に微結晶半導体膜５３を成膜
することでスループットを向上させることができる。なお、このとき、各反応室の内壁を
成膜する種類の膜でコーティングすることが好ましい。
このような構成のプラズマＣＶＤ装置を用いれば、各反応室で種類の類似する膜または一
種類の膜を成膜することが可能であり、且つ大気に曝すことなく連続して形成することが
できるため、前に成膜した膜の残留物や大気に浮遊する不純物元素に汚染されることなく
、各積層界面を形成することができる。
なお、図１０に示すプラズマＣＶＤ装置には、ロード室及びアンロード室が別々に設けら
れているが、一つとしロード／アンロード室とでもよい。また、プラズマＣＶＤ装置に予
備室を設けてもよい。予備室で基板を予備加熱することで、各反応室において成膜までの
加熱時間を短縮することが可能であるため、スループットを向上させることができる。
以下に、成膜処理について説明する。これらの成膜処理は、その目的に応じて、ガス供給
部から供給するガスを選択すれば良い。
ここでは、ゲート絶縁膜５２ａに、酸化窒化珪素膜を形成し、ゲート絶縁膜５２ｂに窒化
酸化珪素膜を形成する方法を一例としてあげる。
はじめに、マイクロ波プラズマＣＶＤ装置の反応室の処理容器の内部を、フッ素ラジカ
ルでクリーニングする。なお、フッ素ラジカルは、反応室の外側に設けられたプラズマ発
生器に、フッ化炭素、フッ化窒素、またはフッ素を導入し、解離し、フッ素ラジカルを反
応室に導入することで、反応室内をクリーニングすることができる。
フッ素ラジカルでクリーニングした後、反応室内部に水素を大量に導入することで、反応
室内の残留フッ素と水素を反応させて、残留フッ素の濃度を低減することができる。この
ため、後に反応室の内壁に成膜する保護膜へのフッ素の混入量を減らすことが可能であり
、保護膜の厚さを薄くすることが可能である。
次に、反応室の処理容器内壁表面に保護膜として酸化窒化膜を堆積する。ここでは、処理
容器内の圧力を１〜２００Ｐａ、好ましくは１〜１００Ｐａとし、プラズマ着火用ガスと
して、ヘリウム、アルゴン、キセノン、クリプトン等の希ガスのいずれか一種以上のガス
を導入する。さらには、希ガスのいずれか一種及び水素を導入する。特に、プラズマ着火
用ガスとしてヘリウム、更にはヘリウムと水素を用いることが好ましい。
ヘリウムのイオン化エネルギーは２４．５ｅＶと高いエネルギーを持つが、約２０ｅＶに
準安定状態があるので、放電中においては約４ｅＶでイオン化が可能である。このため、
放電開始電圧が低く、また放電を維持しやすい。よって、プラズマを均一に維持すること
が可能であると共に、省電力化が可能である。
また、プラズマ着火用ガスとして、ヘリウム、アルゴン、キセノン、クリプトン等の希ガ
スのいずれか一種以上及び酸素ガスを導入してもよい。希ガスと共に、酸素ガスを処理容
器内に導入することで、プラズマの着火を容易とすることができる。
次に、電源装置の電源をオンにし、電源装置の出力は５００〜６０００Ｗ、好ましくは４
０００〜６０００Ｗとしてプラズマを発生させる。次に、ガス供給部から原料ガスを処理
容器内に導入する。具体的には、原料ガスとして、一酸化二窒素、希ガス、及びシランを
導入することで、処理容器の内壁表面に保護膜として酸化窒化珪素膜を形成する。このと
きの水素化珪素の流量を５０〜３００ｓｃｃｍ、一酸化二窒素の流量を５００〜６０００
ｓｃｃｍとし、保護膜の膜厚を５００〜２０００ｎｍとする。
次に、原料ガスの供給を停止し、処理容器内の圧力を低下し、電源装置の電源をオフに
した後、処理容器内の支持台上に基板を導入する。
次に、上記保護膜と同様の工程により、基板上にゲート絶縁膜５２ａとして酸化窒化珪素
膜を堆積させる。
所定の厚さの酸化窒化珪素膜が堆積されたら、原料ガスの供給を停止し、処理容器内の圧
力を低下し、電源装置の電源をオフにする。
次に、処理容器内の圧力を１〜２００Ｐａ、好ましくは１〜１００Ｐａとし、プラズマ着
火用ガスとして、ヘリウム、アルゴン、キセノン、クリプトン等の希ガスのいずれか一種
以上と、原料ガスであるシラン、一酸化二窒素、及びアンモニアを導入する。なお、原料
ガスとして、アンモニアの代わりに窒素を導入しても良い。次に、電源装置の電源をオン
にし、電源装置の出力は５００〜６０００Ｗ、好ましくは４０００〜６０００Ｗとしてプ
ラズマを発生させる。次に、ガス供給部から原料ガスを処理容器内に導入し、基板１１３
０の酸化窒化珪素膜上にゲート絶縁膜として窒化酸化珪素膜を形成する。次に、原料ガス
の供給を停止し、処理容器内の圧力を低下し、電源装置の電源をオフにして、成膜プロセ
スを終了する。
以上の工程により、反応室内壁の保護膜を酸化窒化珪素膜とし、基板上に酸化窒化珪素膜
及び窒化酸化珪素膜を連続的に成膜することで、上層側の窒化酸化珪素膜中に酸化珪素等
の不純物の混入を低減することができる。電源装置としてマイクロ波を発生させることが
可能な電源装置を用いたマイクロ波プラズマＣＶＤ法により上記膜を形成することで、プ
ラズマ密度が高くなり耐圧の高い膜を形成することができ、当該膜をゲート絶縁膜として
用いると、トランジスタの閾値のばらつきを低減することができる。また、ＢＴ特性を向
上させることができる。また、静電気に対する耐性が高まり、高い電圧が印加されても破
壊にくいトランジスタを作製することができる。また、経時破壊の少ないトランジスタを
作製することができる。また、ホットキャリアダメージの少ないトランジスタを作製する
ことができる。
また、ゲート絶縁膜として、マイクロ波プラズマＣＶＤ装置により形成した酸化窒化珪素
膜単層の場合、上記保護膜の形成方法及び酸化窒化珪素膜の形成方法を用いる。特に、シ
ランに対する一酸化二窒素の流量比を５０倍以上３００倍以下、好ましくは５０倍以上２
５０倍以下とすると、耐圧の高い酸化窒化珪素膜を形成することができる。
次に、プラズマＣＶＤ法による微結晶半導体膜及びバッファ層として非晶質半導体膜を連
続的に成膜する成膜処理方法について示す。まず、上記ゲート絶縁膜と同様により、反応
室内をクリーニングする。次に、処理容器内に保護膜として珪素膜を堆積する。ここでは
、処理容器内の圧力を１〜２００Ｐａ、好ましくは１〜１００Ｐａとし、プラズマ着火用
ガスとして、ヘリウム、アルゴン、キセノン、クリプトン等の希ガスのいずれか一種以上
を導入する。なお、希ガスと共に水素を導入してもよい。
次に、電源装置の電源をオンにし、電源装置の出力は５００〜６０００Ｗ、好ましくは４
０００〜６０００Ｗとしてプラズマを発生させる。次に、ガス供給部から原料ガスを処理
容器内に導入する。具体的には、原料ガスとして、具体的には、水素化珪素ガス、及び水
素ガスを導入することで、処理容器の内壁表面に保護膜として微結晶珪素膜を形成する。
また、水素化珪素ガス及び水素ガスに加え、ヘリウム、アルゴン、クリプトン、ネオンか
ら選ばれた一種または複数種の希ガス元素で希釈して微結晶半導体膜を形成することがで
きる。これらのときの水素化珪素に対して水素の流量比を５倍以上１０００倍以下、好ま
しくは５０倍以上２００倍以下、更に好ましくは１００倍以上１５０倍とする。また、こ
のときの保護膜の膜厚を５００〜２０００ｎｍとする。なお、電源装置の電源をオンにす
る前に、処理容器内に上記希ガスの他、水素化珪素ガス及び水素ガスを導入してもよい。
また、水素化珪素ガス、及び水素ガスに加え、ヘリウム、アルゴン、クリプトン、ネオン
から選ばれた一種または複数種の希ガス元素で希釈して、保護膜として非晶質半導体膜を
形成することができる。
次に、原料ガスの供給を停止し、処理容器内の圧力を低下し、電源装置の電源をオフに
した後、処理容器内の支持台上に基板を導入する。
次に、基板上に形成されるゲート絶縁膜５２ｂの表面を水素プラズマ処理してもよい。微
結晶半導体膜を形成する前に水素プラズマ処理することにより、ゲート絶縁膜及び微結晶
半導体膜の界面における格子歪を低減することが可能であり、ゲート絶縁膜及び微結晶半
導体膜の界面特性を向上させることができる。このため、後に形成される薄膜トランジス
タの電気特性を向上させることができる。
また、上記水素プラズマ処理において、処理容器内に形成された保護膜である非晶質半導
体膜または微結晶半導体膜をも水素プラズマ処理することにより、保護膜がエッチングさ
れてゲート絶縁膜５２ｂの表面に少量の半導体が堆積する。当該半導体が結晶成長の核と
なり、当該核によって、微結晶半導体膜が堆積する。この結果、ゲート絶縁膜及び微結晶
半導体膜の界面における格子歪を低減することが可能であり、ゲート絶縁膜及び微結晶半
導体膜の界面特性を向上させることができる。このため、後に形成される薄膜トランジス
タの電気特性を向上させることができる。
次に、上記保護膜と同様の工程により、基板上に微結晶珪素膜を堆積させる。微結晶珪素
膜の膜厚を０ｎｍより厚く５０ｎｍ以下、好ましくは０ｎｍより厚く２０ｎｍ以下とする
。
所定の厚さの微結晶珪素膜が堆積されたら、次に、原料ガスの供給を停止し、処理容器内
の圧力を低下し、電源装置の電源をオフにして、微結晶半導体膜成膜プロセスを終了する
。
次に、処理容器内の圧力を下げ、原料ガスの流量を調整する。具体的には、水素ガスの流
量を微結晶半導体膜の成膜条件より大幅に低減する。代表的には、水素化珪素の流量の１
倍以上２０倍以下、好ましくは１倍以上１０倍以下、更に好ましくは１倍以上５倍以下の
流量の水素ガスを導入する。または、水素ガスを処理容器内に導入せず、水素化珪素ガス
を導入する。このように水素化珪素に対する水素の流量を低減することにより、バッファ
層として非晶質半導体膜の成膜速度を向上させることができる。または、水素化珪素ガス
に加え、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガ
ス元素で希釈する。次に、電源装置の電源をオンにし、電源装置の出力は５００〜６００
０Ｗ、好ましくは４０００〜６０００Ｗとしてプラズマ２００を発生させて、非晶質半導
体膜を形成することができる。非晶質半導体膜の成膜速度は微結晶半導体膜に比べて高い
ため、処理容器内の圧力を低く設定することができる。このときの非晶質半導体膜の膜厚
を２００〜４００ｎｍとする。
所定の厚さの非晶質半導体膜が堆積されたら、次に、原料ガスの供給を停止し、処理容器
内の圧力を低下し、電源装置の電源をオフにして、非晶質半導体膜の成膜プロセスを終了
する。
なお、微結晶半導体膜５３及びバッファ層５４である非晶質半導体膜をプラズマの着火し
たまま形成してもよい。具体的には微結晶半導体膜５３を形成する原料ガスである水素化
珪素に対する水素の流量比を徐々に低減させて微結晶半導体膜５３及びバッファ層５４で
ある非晶質半導体膜を積層する。このような手法により微結晶半導体膜５３及びバッファ
層５４の界面に不純物が堆積せず、歪の少ない界面を形成することが可能であり、後に形
成される薄膜トランジスタの電気特性を向上させることができる。
微結晶半導体膜５３を形成する場合、周波数が１ＧＨｚ以上のマイクロ波プラズマＣＶ
Ｄ装置を用いることが好ましい。マイクロ波プラズマは、電子密度が高く、原料ガスから
多くのラジカルが形成され、基板１１３０へ供給されるため、基板でのラジカルの表面反
応が促進され、微結晶シリコンの成膜速度を高めることができる。また、１ＭＨｚから２
０ＭＨｚ、代表的には１３．５６ＭＨｚの高周波、または２０ＭＨｚより大きく１２０Ｍ
Ｈｚ程度までのＶＨＦ帯の高周波、代表的には２７．１２ＭＨｚ、６０ＭＨｚを用いたプ
ラズマＣＶＤ法により、微結晶半導体膜を形成することができる。
なお、ゲート絶縁膜及び半導体膜それぞれの作製工程において、反応室の内壁に５００〜
２０００ｎｍの保護膜が形成されている場合は、上記クリーニング処理及び保護膜形成処
理を省くことができる。
次に、一導電型を付与する不純物元素が添加された半導体膜５５上に、導電膜６５ａ〜６
５ｃを形成する。導電膜６５ａ〜６５ｃは、アルミニウム、銅、若しくはシリコン、チタ
ン、ネオジム、スカンジウム、モリブデンなどの耐熱性向上元素若しくはヒロック防止元
素が添加されたアルミニウム合金の単層または積層で形成することが好ましい。また、一
導電型を付与する不純物元素が添加された半導体膜と接する側の膜を、チタン、タンタル
、モリブデン、タングステン、またはこれらの元素の窒化物で形成し、その上にアルミニ
ウムまたはアルミニウム合金を形成した積層構造としても良い。更には、アルミニウムま
たはアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、タングステン
、またはこれらの元素の窒化物で挟んだ積層構造としてもよい。ここでは、導電膜として
は、導電膜６５ａ〜６５ｃ３層が積層した構造の導電膜を示し、導電膜６５ａ、６５ｃに
モリブデン膜、導電膜６５ｂにアルミニウム膜を用いた積層導電膜や、導電膜６５ａ、６
５ｃにチタン膜、導電膜６５ｂにアルミニウム膜を用いた積層導電膜を示す。導電膜６５
ａ〜６５ｃは、スパッタリング法や真空蒸着法で形成する。
レジスト８０は、ポジ型レジストまたはネガ型レジストを用いることができる。ここでは
、ポジ型レジストを用いて示す。
次に、第２のフォトマスクとして多階調マスク５９を用いて、レジスト８０に光を照射し
て、レジスト８０を露光する。
ここで、多階調マスク５９を用いた露光について、図１１を用いて説明する。
多階調マスクとは、露光部分、中間露光部分、及び未露光部分に３つの露光レベルを行
うことが可能なマスクであり、一度の露光及び現像工程により、複数（代表的には二種類
）の厚さの領域を有するレジストマスクを形成することが可能である。このため、多階調
マスクを用いることで、フォトマスクの枚数を削減することが可能である。
多階調マスクの代表例としては、図１１（Ａ）に示すようなグレートーンマスク５９ａ、
図１１（Ｃ）に示すようなハーフトーンマスク５９ｂがある。
図１１（Ａ）に示すように、グレートーンマスク５９ａは、透光性を有する基板１６３及
びその上に形成される遮光部１６４並びに回折格子１６５で構成される。遮光部１６４に
おいては、光の透過率が０％である。一方、回折格子１６５はスリット、ドット、メッシ
ュ等の光透過部の間隔を、露光に用いる光の解像度限界以下の間隔とすることにより、光
の透過率を制御することができる。なお、回折格子１６５は、周期的なスリット、ドット
、メッシュ、または非周期的なスリット、ドット、メッシュどちらも用いることができる
。
透光性を有する基板１６３は、石英等の透光性を有する基板を用いることができる。遮光
部１６４及び回折格子１６５は、クロムや酸化クロム等の光を吸収する遮光材料を用いて
形成することができる。
グレートーンマスク５９ａに露光光を照射した場合、図１１（Ｂ）に示すように、遮光部
１６４においては、光透過率１６６は０％であり、遮光部１６４及び回折格子１６５が設
けられていない領域では光透過率１６６は１００％である。また、回折格子１６５におい
ては、１０〜７０％の範囲で調整可能である。回折格子１６５における光の透過率の調整
は、回折格子のスリット、ドット、またはメッシュの間隔あるいはピッチの調整により可
能である。
図１１（Ｃ）に示すように、ハーフトーンマスク５９ｂは、透光性を有する基板１６３及
びその上に形成される半透過部１６７並びに遮光部１６８で構成される。半透過部１６７
は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉなどを用いることがで
きる。遮光部１６８は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成する
ことができる。
ハーフトーンマスク５９ｂに露光光を照射した場合、図１１（Ｄ）に示すように、遮光部
１６８においては、光透過率１６９は０％であり、遮光部１６８及び半透過部１６７が設
けられていない領域では光透過率１６９は１００％である。また、半透過部１６７におい
ては、１０〜７０％の範囲で調整可能である。半透過部１６７に於ける光の透過率の調整
は、半透過部１６７の材料により調整により可能である。
多階調マスクを用いて露光した後、現像することで、図１（Ｂ）に示すように、膜厚の異
なる領域を有するレジストマスク８１を形成することができる。
次に、レジストマスク８１により、微結晶半導体膜５３、バッファ層５４、一導電型を付
与する不純物元素が添加された半導体膜５５、及び導電膜６５ａ〜６５ｃをエッチングし
分離する。この結果、図２（Ａ）に示すような、微結晶半導体膜６１、バッファ層６２、
一導電型を付与する不純物元素が添加された半導体膜６３、及び導電膜８５ａ〜８５ｃを
形成することができる。なお、図２（Ａ）は図５（Ａ）のＡ−Ｂにおける断面図に相当す
る（但しレジストマスク８６を除く）。
微結晶半導体膜６１、バッファ層６２の端部側面が傾斜していることにより、バッファ層
６２上に形成されるソース領域及びドレイン領域と微結晶半導体膜６１との間にリーク電
流が生じること防止することが可能である。また、ソース電極及びドレイン電極と、微結
晶半導体膜６１との間にリーク電流が生じるのを防止することが可能である。微結晶半導
体膜６１及びバッファ層６２の端部側面の傾斜角度は、３０°〜９０°、好ましくは４５
°〜８０°である。このような角度とすることで、段差形状によるソース電極またはドレ
イン電極の段切れを防ぐことができる。
次に、レジストマスク８１をアッシングする。この結果、レジストの面積が縮小し、厚
さが薄くなる。このとき、膜厚の薄い領域のレジスト（ゲート電極５１の一部と重畳する
領域）は除去され、図６（Ｂ）に示すように、分離されたレジストマスク８６を形成する
ことができる。
次に、レジストマスク８６を用いて一導電型を付与する不純物元素が添加された半導体膜
６３、及び導電膜８５ａ〜８５ｃをエッチングし分離する。ここでは、ドライエッチング
により、導電膜８５ａ〜８５ｃを分離する。この結果、図２（Ｂ）に示すような、一対の
導電膜８９ａ〜８９ｃ、及び一対のソース領域及びドレイン領域８９を形成することがで
きる。なお、当該エッチング工程において、バッファ層６２の一部もエッチングする。一
部エッチングされたバッファ層をバッファ層８８と示す。ソース領域及びドレイン領域の
形成工程と、バッファ層の凹部とを同一工程で形成することができる。ここでは、バッフ
ァ層８８の一部が、面積が縮小したレジストマスク８６で一部エッチングされたため、導
電膜８５ａ〜８５ｃの外側にバッファ層８８が突出した形状となる。
次に、図２（Ｃ）に示すように、導電膜８９ａ〜８９ｃの一部をエッチングしソース電極
及びドレイン電極９２ａ〜９２ｃを形成する。ここでは、レジストマスク８６を用いて導
電膜８９ａ〜８９ｃをウエットエッチングすると、導電膜８９ａ〜８９ｃの端部が選択的
にエッチングされる。この結果、レジストマスク８６及び導電膜８９ａ〜８９ｃより面積
の小さいソース電極及びドレイン電極９２ａ〜９２ｃを形成することができる。ソース電
極及びドレイン電極９２ａ〜９２ｃの端部と、ソース領域及びドレイン領域８９の端部は
一致せずずれており、ソース電極及びドレイン電極９２ａ〜９２ｃの端部の外側に、ソー
ス領域及びドレイン領域８９の端部が形成される。この後、レジストマスク８６を除去す
る。
なお、図２（Ｃ）は、図５（Ｂ）のＡ−Ｂの断面図に相当する。図５（Ｂ）に示すように
、ソース領域及びドレイン領域８９の端部は、ソース電極及びドレイン電極９２ｃの端部
の外側に位置することが分かる。また、バッファ層８８の端部はソース電極及びドレイン
電極９２ｃ及びソース領域及びドレイン領域８９の端部の外側に位置する。また、ソース
電極及びドレイン電極の一方はソース領域及びドレイン領域の他方を部分的に囲む形状（
具体的には、Ｕ字型、Ｃ字型）である。このため、キャリアが移動する領域の面積を増加
させることが可能であるため、電流量を増やすことが可能であり、薄膜トランジスタの面
積を縮小することができる。また、ゲート電極の内側において、微結晶半導体膜８７、ソ
ース電極及びドレイン電極９２ｃが重畳されているため、ゲート電極の端部における凹凸
の影響が少なく、被覆率の低減及びリーク電流の発生を抑制することができる。なお、ソ
ース電極またはドレイン電極の一方は、ソース配線またはドレイン配線としても機能する
。
図２（Ｃ）に示すように、ソース電極及びドレイン電極９２ａ〜９２ｃの端部と、ソース
領域及びドレイン領域８９の端部は一致せずずれた形状となることで、ソース電極及びド
レイン電極９２ａ〜９２ｃの端部の距離が離れるため、ソース電極及びドレイン電極間の
リーク電流やショートを防止することができる。このため、信頼性が高く、且つ耐圧の高
い薄膜トランジスタを作製することができる。
以上の工程により、チャネルエッチ型の薄膜トランジスタ８３を形成することができる
。また、２枚のフォトマスクを用いて薄膜トランジスタを形成することができる。
本実施の形態で示す薄膜トランジスタは、ゲート電極上にゲート絶縁膜、微結晶半導体
膜、バッファ層、ソース領域及びドレイン領域、ソース電極及びドレイン電極が積層され
、チャネル形成領域として機能する微結晶半導体膜の表面をバッファ層が覆う。また、バ
ッファ層の一部には凹部（溝）が形成されており、当該凹部以外の領域がソース領域及び
ドレイン領域で覆われる。即ち、バッファ層に形成される凹部により、ソース領域及びド
レイン領域の間のキャリアが移動する距離が長いため、ソース領域及びドレイン領域の間
でのリーク電流を低減することができる。また、バッファ層の一部をエッチングすること
により凹部を形成するため、ソース領域及びドレイン領域の形成工程において発生するエ
ッチング残渣を除去することができるため、残渣を介してソース領域及びドレイン領域に
リーク電流（寄生チャネル）が発生することを回避することができる。
また、チャネル形成領域として機能する微結晶半導体膜とソース領域及びドレイン領域と
の間に、バッファ層が形成されている。また、微結晶半導体膜の表面がバッファ層で覆わ
れている。高抵抗率の非晶質半導体膜で形成されたバッファ層は、微結晶半導体膜と、ソ
ース領域及びドレイン領域との間にまで延在しているため、薄膜トランジスタがオフの場
合（即ち、ゲート電圧を負の電圧とした場合）の、リーク電流を低減することができると
共に、高い電圧の印加による劣化を低減することができる。また、微結晶半導体膜の表面
に水素で表面が終端された非晶質半導体膜がバッファ層として形成されているため、微結
晶半導体膜の酸化を防止することが可能であると共に、ソース領域及びドレイン領域の形
成工程に発生するエッチング残渣が微結晶半導体膜に混入することを防ぐことができる。
このため、電気特性が高く、且つドレイン耐圧に優れた薄膜トランジスタである。
また、ソース電極及びドレイン電極の端部と、ソース領域及びドレイン領域の端部は一致
せずずれた形状となることで、ソース電極及びドレイン電極の端部の距離が離れるため、
ソース電極及びドレイン電極間のリーク電流やショートを防止することができる。
次に、図３（Ａ）に示すように、ソース電極及びドレイン電極９２ａ〜９２ｃ、ソース領
域及びドレイン領域８９、バッファ層８８、微結晶半導体膜８７、及びゲート絶縁膜５２
ｂ上に絶縁膜７６を形成する。絶縁膜７６は、ゲート絶縁膜５２ａ、５２ｂと同様に形成
することができる。なお、絶縁膜７６は、大気中に浮遊する有機物や金属物、水蒸気など
の汚染不純物の侵入を防ぐためのものであり、緻密な膜が好ましい。また、絶縁膜７６に
窒化珪素膜を用いることで、バッファ層８８中の酸素濃度を５×１０１９ａｔｏｍｓ／ｃ
ｍ３以下、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下とすることができる。
次に、絶縁膜７６にコンタクトホールを形成し、当該コンタクトホールにおいてソース電
極またはドレイン電極９２ｃに接する画素電極７７を形成する。なお、図３（Ｂ）は、図
５（Ｃ）のＡ−Ｂの断面図に相当する。
画素電極７７は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むイ
ンジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム
錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化
ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることがで
きる。
また、画素電極７７として、導電性高分子（導電性ポリマーともいう）を含む導電性組成
物を用いて形成することができる。導電性組成物を用いて形成した画素電極は、シート抵
抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７０％以上であることが好
ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であ
ることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例え
ば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンま
たはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
以上により液晶表示装置に用いることが可能な素子基板を形成することができる。
なお、図２（Ａ）に示すように、微結晶半導体膜６１、バッファ層６２、一導電型を付与
する不純物元素が添加された半導体膜６３、及び導電膜８５ａ〜８５ｃを形成した後、図
４（Ａ）に示すように、レジストマスク８６を用いて導電膜８５ａ〜８５ｃをエッチング
する。ここでは、レジストマスク８６を用いて導電膜８５ａ〜８５ｃをウエットエッチン
グにより等方的にエッチングすると、導電膜８５ａ〜８５ｃが選択的にエッチングされる
。この結果、レジストマスク８６より面積の小さいソース電極及びドレイン電極９２ａ〜
９２ｃを形成することができる。
次に、図４（Ｂ）に示すように、レジストマスク８６を用いて一導電型を付与する不純物
元素が添加された半導体膜６３をエッチングする。ここでは、ドライエッチングにより一
導電型を付与する不純物元素が添加された半導体膜６３を異方的にエッチングすると、レ
ジストマスク８６と同程度の面積のソース領域及びドレイン領域８９を形成することがで
きる。
ソース電極及びドレイン電極９２ａ〜９２ｃの端部と、ソース領域及びドレイン領域８９
の端部は一致せずずれた形状となることで、ソース電極及びドレイン電極９２ａ〜９２ｃ
の端部の距離が離れるため、ソース電極及びドレイン電極間のリーク電流やショートを防
止することができる。このため、信頼性が高く、且つ耐圧の高い薄膜トランジスタを作製
することができる。
図１乃至図４に示すように、ウエットエッチングで導電膜をエッチングし、ドライエッチ
ングで一導電型を付与する不純物元素が添加された半導体膜をエッチングすることで、少
ないフォトマスク数でソース電極及びドレイン電極の端部と、ソース領域及びドレイン領
域の端部が一致せず、異なる構造にすることができる。
次に、上記形態とは異なる薄膜トランジスタの作製方法について、図６乃至図９を用い
て説明する。ここでは、ソース電極またはドレイン電極と、ソース配線またはドレイン配
線とが異なる形態について以下に示す。
図６（Ａ）に示すように、基板５０上にゲート電極５１を形成する。次に、ゲート電極５
１上に、ゲート絶縁膜５２ａ、５２ｂ、微結晶半導体膜５３、バッファ層５４、一導電型
を付与する不純物元素が添加された半導体膜５５、及び導電膜６５ａを順に形成する。次
に、導電膜６５ａ上にレジストを塗布し、図１（Ａ）に示す多階調マスクを用いて厚さの
異なる領域を有するレジストマスク８１を形成する。
次に、レジストマスク８１により、微結晶半導体膜５３、バッファ層５４、一導電型を付
与する不純物元素が添加された半導体膜５５、及び導電膜６５ａをエッチングし分離する
。この結果、図６（Ｂ）に示すような、微結晶半導体膜６１、バッファ層６２、一導電型
を付与する不純物元素が添加された半導体膜６３、及び導電膜８５ａを形成する。なお、
図６（Ｂ）は図９（Ａ）のＡ−Ｂにおける断面図に相当する（但しレジストマスク８６を
除く）。
次に、レジストマスク８１をアッシングして分離されたレジストマスク８６を形成する。
次に、レジストマスク８６を用いて一導電型を付与する不純物元素が添加された半導体膜
６３、及び導電膜８５ａをエッチングし分離する。この結果、図６（Ｃ）に示すような、
一対の導電膜８９ａ、及び一対のソース領域及びドレイン領域８９を形成することができ
る。なお、当該エッチング工程において、バッファ層６２の一部もエッチングする。一部
エッチングされたバッファ層をバッファ層８８と示す。ここでは、バッファ層８８の一部
が、面積が縮小したレジストマスク８６で一部エッチングされたため、導電膜８５ａの外
側にバッファ層８８が突出した形状となる。本実施の形態に示すように、バッファ層の側
面において、階段状になっているため、後に形成される絶縁膜の被覆率が高まる。このた
め、絶縁膜上に形成される画素電極と、薄膜トランジスタとの間におけるリーク電流を低
減することができる。
次に、レジストマスク８６をアッシングする。この結果、図７（Ａ）に示すように、レジ
ストマスクの面積が縮小し、厚さが薄くなる。次にアッシングされたレジストマスク９１
を用いて導電膜８９ａの一部をエッチングすることで、図７（Ｂ）に示すように、ソース
電極及びドレイン電極９２ａを形成する。ソース電極及びドレイン電極９２ａの端部と、
ソース領域及びドレイン領域８９の端部は一致せずずれる。ここでは、レジストマスク９
１を用いてドライエッチングにより導電膜８９ａの露出部を異方的にエッチングする。こ
の後、レジストマスク９１を除去する。
この結果、導電膜８９ａより面積の小さいソース電極及びドレイン電極９２ａを形成する
。この後、レジストマスク９１を除去する。なお、図７（Ｂ）は、図９（Ｂ）のＡ−Ｂの
断面図に相当する。図９（Ｂ）に示すように、ソース領域及びドレイン領域８９の端部は
、ソース電極及びドレイン電極９２ａの端部の外側に位置することが分かる。また、バッ
ファ層８８の端部は、ソース電極及びドレイン電極９２ａ、並びにソース領域及びドレイ
ン領域８９の外側に位置する。また、ソース電極及びドレイン電極９２ａはそれぞれ分離
されていて、隣接する画素に形成される電極と接続していない。なお、ここでは、レジス
トマスク８６をアッシングして形成したレジストマスク９１を用いてソース電極及びドレ
イン電極９２ａを形成したが、図１乃至図４に示す工程に示すように、レジストマスク８
６を用いてウエットエッチングしてソース電極及びドレイン電極９２ａ〜９２ｃを形成し
てもよい。
図７（Ｂ）に示すように、ソース電極及びドレイン電極９２ａの端部と、ソース領域及び
ドレイン領域８９の端部は一致せずずれた形状となることで、ソース電極及びドレイン電
極９２ａの端部の距離が離れるため、ソース電極及びドレイン電極間のリーク電流やショ
ートを防止することができる。このため、信頼性が高く、且つ耐圧の高い薄膜トランジス
タを作製することができる。
次に、図７（Ｃ）に示すように、ソース電極及びドレイン電極９２ａ、ソース領域及びド
レイン領域８９、バッファ層８８、及びゲート絶縁膜５２ｂ上に絶縁膜７６を形成する。
絶縁膜７６は、ゲート絶縁膜５２ａ、５２ｂと同様に形成することができる。
次に、図８（Ａ）に示すように、絶縁膜７６にコンタクトホールを形成し、当該コンタク
トホールにおいてソース電極またはドレイン電極９２ａの一方に接し、且つ積層された配
線９３ｂ、９３ｃを形成する。なお、図８（Ａ）は、図９（Ｃ）のＡ−Ｂの断面図に相当
する。また、配線９３ｂ、９３ｃは、隣接する画素に形成されるソース電極またはドレイ
ン電極を接続する配線である。
次に、図８（Ｂ）に示すように、次に、コンタクトホールにおいてソース電極またはドレ
イン電極９２ａの他方に接する画素電極７７を形成する。なお、図８（Ｂ）は、図９（Ｄ
）のＡ−Ｂの断面図に相当する。
以上の工程により、チャネルエッチ型の薄膜トランジスタ８４を形成することができる
。チャネルエッチ型の薄膜トランジスタは、作製工程数が少なく、コスト削減が可能であ
る。また、微結晶半導体膜でチャネル形成領域を構成することにより１〜２０ｃｍ２／Ｖ
・ｓｅｃの電界効果移動度を得ることができる。従って、この薄膜トランジスタを画素部
の画素のスイッチング用素子として、さらに走査線（ゲート線）側の駆動回路を形成する
素子として利用することができる。
本実施の形態により、電気特性の信頼性の高い薄膜トランジスタを作製することができる
。
（実施の形態２）
本実施の形態では、実施の形態１で示す薄膜トランジスタを有する液晶表示装置につい
て、以下に示す。
はじめにＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）型の液晶表示装置について示す
。ＶＡ型の液晶表示装置とは、液晶パネルの液晶分子の配列を制御する方式の一種である
。ＶＡ型の液晶表示装置は、電圧が印加されていないときにパネル面に対して液晶分子が
垂直方向を向く方式である。本実施の形態では、特に画素（ピクセル）をいくつかの領域
（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されている。これをマ
ルチドメイン化あるいはマルチドメイン設計という。以下の説明では、マルチドメイン設
計が考慮された液晶表示装置について説明する。
図１６及び図１７は、それぞれ画素電極及び対向電極を示している。なお、図１６は画
素電極が形成される基板側の平面図であり、図中に示す切断線Ａ−Ｂに対応する断面構造
を図１５に表している。また、図１７は対向電極が形成される基板側の平面図である。以
下の説明ではこれらの図を参照して説明する。
図１５は、ＴＦＴ６２８とそれに接続する画素電極６２４、及び保持容量部６３０が形
成された基板６００と、対向電極６４０等が形成される対向基板６０１とが重ね合わせら
れ、液晶が注入された状態を示している。
対向基板６０１においてスペーサ６４２が形成される位置には、遮光膜６３２、第１の着
色膜６３４、第２の着色膜６３６、第３着色膜６３８、対向電極６４０が形成されている
。この構造により、液晶の配向を制御するための突起６４４とスペーサ６４２の高さを異
ならせている。画素電極６２４上には配向膜６４８が形成され、同様に対向電極６４０上
にも配向膜６４６が形成されている。この間に液晶層６５０が形成されている。
スペーサ６４２はここでは柱状スペーサを用いて示したがビーズスペーサを散布してもよ
い。さらには、スペーサ６４２を基板６００上に形成される画素電極６２４上に形成して
もよい。
基板６００上には、ＴＦＴ６２８とそれに接続する画素電極６２４、及び保持容量部６３
０が形成される。画素電極６２４は、ＴＦＴ６２８、配線、及び保持容量部６３０を覆う
絶縁膜６２０、絶縁膜６２０を覆う絶縁膜６２２をそれぞれ貫通するコンタクトホール６
２３で、配線６１８と接続する。ＴＦＴ６２８は実施の形態１で示す薄膜トランジスタを
適宜用いることができる。また、保持容量部６３０は、ＴＦＴ６２８のゲート配線６０２
と同様に形成した第１の容量配線６０４と、ゲート絶縁膜６０６と、配線６１６、６１８
と同様に形成した第２の容量配線６１７で構成される。
画素電極６２４と液晶層６５０と対向電極６４０が重なり合うことで、液晶素子が形成さ
れている。
図１６に基板６００上の構造を示す。画素電極６２４は実施の形態１で示した材料を用い
て形成する。画素電極６２４にはスリット６２５を設ける。スリット６２５は液晶の配向
を制御するためのものである。
図１６に示すＴＦＴ６２９とそれに接続する画素電極６２６及び保持容量部６３１は、そ
れぞれＴＦＴ６２８、画素電極６２４及び保持容量部６３０と同様に形成することができ
る。ＴＦＴ６２８とＴＦＴ６２９は共に配線６１６と接続している。この液晶パネルの画
素（ピクセル）は、画素電極６２４と画素電極６２６により構成されている。画素電極６
２４と画素電極６２６はサブピクセルである。
図１７に対向基板側の構造を示す。遮光膜６３２上に対向電極６４０が形成されている
。対向電極６４０は、画素電極６２４と同様の材料を用いて形成することが好ましい。対
向電極６４０上には液晶の配向を制御する突起６４４が形成されている。また、遮光膜６
３２の位置に合わせてスペーサ６４２が形成されている。
この画素構造の等価回路を図１８に示す。ＴＦＴ６２８とＴＦＴ６２９は、共にゲート
配線６０２、配線６１６と接続している。この場合、容量配線６０４と容量配線６０５の
電位を異ならせることで、液層素子６５１と液晶素子６５２の動作を異ならせることがで
きる。すなわち、容量配線６０４と容量配線６０５の電位を個別に制御することにより液
晶の配向を精密に制御して視野角を広げている。
スリット６２５を設けた画素電極６２４に電圧を印加すると、スリット６２５の近傍に
は電界の歪み（斜め電界）が発生する。このスリット６２５と、対向基板６０１側の突起
６４４とを交互に咬み合うように配置することで、斜め電界が効果的に発生させて液晶の
配向を制御することで、液晶が配向する方向を場所によって異ならせている。すなわち、
マルチドメイン化して液晶パネルの視野角を広げている。
次に、上記とは異なるＶＡ型の液晶表示装置について、図１９乃至図２２を用いて説明す
る。
図１９と図２０は、ＶＡ型液晶パネルの画素構造を示している。図２０は基板６００の
平面図であり、図中に示す切断線Ｙ−Ｚに対応する断面構造を図１９に表している。以下
の説明ではこの両図を参照して説明する。
この画素構造は、一つの画素に複数の画素電極が有り、それぞれの画素電極にＴＦＴが
接続されている。各ＴＦＴは、異なるゲート信号で駆動されるように構成されている。す
なわち、マルチドメイン設計された画素において、個々の画素電極に印加する信号を、独
立して制御する構成を有している。
画素電極６２４はコンタクトホール６２３において、配線６１８を用いてＴＦＴ６２８
と接続している。また、画素電極６２６はコンタクトホール６２７において、配線６１９
を用いてＴＦＴ６２９と接続している。ＴＦＴ６２８のゲート配線６０２と、ＴＦＴ６２
９のゲート配線６０３には、異なるゲート信号を与えることができるように分離されてい
る。一方、データ線として機能する配線６１６は、ＴＦＴ６２８とＴＦＴ６２９で共通に
用いられている。また、容量配線６９０、ゲート絶縁膜６０６、及び配線６１８で第１の
容量素子を形成し、容量配線６９０、ゲート絶縁膜６０６、及び配線６１９で第２の容量
素子を形成する。ＴＦＴ６２８とＴＦＴ６２９は実施の形態１で示す薄膜トランジスタを
適宜用いることができる。
画素電極６２４と画素電極６２６の形状は異なっており、スリット６２５によって分離
されている。Ｖ字型に広がる画素電極６２４の外側を囲むように画素電極６２６が形成さ
れている。画素電極６２４と画素電極６２６に印加する電圧のタイミングを、ＴＦＴ６２
８及びＴＦＴ６２９により異ならせることで、液晶の配向を制御している。この画素構造
の等価回路を図２２に示す。ＴＦＴ６２８はゲート配線６０２と接続し、ＴＦＴ６２９は
ゲート配線６０３と接続している。ゲート配線６０２とゲート配線６０３は異なるゲート
信号を与えることで、ＴＦＴ６２８とＴＦＴ６２９の動作タイミングを異ならせることが
できる。
対向基板６０１には、遮光膜６３２、第２の着色膜６３６、対向電極６４０が形成され
ている。また、第２の着色膜６３６と対向電極６４０の間には平坦化膜６３７が形成され
、液晶の配向乱れを防いでいる。図２１に対向基板側の構造を示す。対向電極６４０は異
なる画素間で共通化されている電極であるが、スリット６４１が形成されている。このス
リット６４１と、画素電極６２４及び画素電極６２６側のスリット６２５とを交互に咬み
合うように配置することで、斜め電界が効果的に発生させて液晶の配向を制御することが
できる。これにより、液晶が配向する方向を場所によって異ならせることができ、視野角
を広げている。
画素電極６２４と液晶層６５０と対向電極６４０が重なり合うことで、第１の液晶素子が
形成されている。また、画素電極６２６と液晶層６５０と対向電極６４０が重なり合うこ
とで、第２の液晶素子が形成されている。また、一画素に第１の液晶素子と第２の液晶素
子が設けられたマルチドメイン構造である。
次に、横電界方式の液晶表示装置について示す。横電界方式は、セル内の液晶分子に対し
て水平方向に電界を加えることで液晶を駆動して階調表現する方式である。この方式によ
れば、視野角を約１８０度にまで広げることができる。以下の説明では、横電界方式を採
用する液晶表示装置について説明する。
図２３は、ＴＦＴ６２８とそれに接続する画素電極６２４が形成された基板６００と、
対向基板６０１を重ね合わせ、液晶を注入した状態を示している。対向基板６０１には遮
光膜６３２、第２の着色膜６３６、平坦化膜６３７などが形成されている。画素電極は基
板６００側に有るので、対向基板６０１側には設けられていない。基板６００と対向基板
６０１の間に液晶層６５０が形成されている。
基板６００上には、第１の画素電極６０７及び第１の画素電極６０７に接続する容量配線
６０４、及び実施の形態１で示すＴＦＴ６２８が形成される。第１の画素電極６０７は、
実施の形態１で示す画素電極７７と同様の材料を用いることができる。また、第１の画素
電極６０７は略画素の形状に区画化した形状で形成する。なお、第１の画素電極６０７及
び容量配線６０４上にはゲート絶縁膜６０６が形成される。
ＴＦＴ６２８の配線６１６、配線６１８がゲート絶縁膜６０６上に形成される。配線６１
６は液晶パネルにおいてビデオ信号をのせるデータ線であり一方向に伸びる配線であると
同時に、ソース領域６１０と接続し、ソース及びドレインの一方の電極となる。配線６１
８はソース及びドレインの他方の電極となり、第２の画素電極６２４と接続する配線であ
る。
配線６１６、配線６１８上に絶縁膜６２０が形成される。また、絶縁膜６２０上には、
絶縁膜６２０に形成されるコンタクトホール６２３において、配線６１８に接続する第２
の画素電極６２４が形成される。画素電極６２４は実施の形態１で示した画素電極７７と
同様の材料を用いて形成する。
このようにして、基板６００上にＴＦＴ６２８とそれに接続する第２の画素電極６２４
が形成される。なお、保持容量は第１の画素電極６０７と第２の画素電極６２４の間で形
成している。
図２４は、画素電極の構成を示す平面図である。画素電極６２４にはスリット６２５が
設けられる。スリット６２５は液晶の配向を制御するためのものである。この場合、電界
は第１の画素電極６０７と第２の画素電極６２４の間で発生する。第１の画素電極６０７
と第２の画素電極６２４の間にはゲート絶縁膜６０６が形成されているが、ゲート絶縁膜
６０６の厚さは５０〜２００ｎｍであり、２〜１０μｍである液晶層の厚さと比較して十
分薄いので、実質的に基板６００と平行な方向（水平方向）に電界が発生する。この電界
により液晶の配向が制御される。この基板と略平行な方向の電界を利用して液晶分子を水
平に回転させる。この場合、液晶分子はどの状態でも水平であるため、見る角度によるコ
ントラストなどの影響は少なく、視野角が広がることとなる。また、第１の画素電極６０
７と第２の画素電極６２４は共に透光性の電極であるので、開口率を向上させることがで
きる。
次に、横電界方式の液晶表示装置の他の一例について示す。
図２５と図２６は、ＩＰＳ型の液晶表示装置の画素構造を示している。図２６は平面図
であり、図中に示す切断線Ａ−Ｂに対応する断面構造を図２５に表している。以下の説明
ではこの両図を参照して説明する。
図２５は、ＴＦＴ６２８とそれに接続する画素電極６２４が形成された基板６００と、
対向基板６０１を重ね合わせ、液晶を注入した状態を示している。対向基板６０１には遮
光膜６３２、第２の着色膜６３６、平坦化膜６３７などが形成されている。画素電極は基
板６００側にあるので、対向基板６０１側には設けられていない。基板６００と対向基板
６０１の間に液晶層６５０が形成されている。
基板６００上には、共通電位線６０９、及び実施の形態１で示すＴＦＴ６２８が形成され
る。共通電位線６０９は薄膜トランジスタ６２８のゲート配線６０２と同時に形成するこ
とができる。
ＴＦＴ６２８の配線６１６、配線６１８がゲート絶縁膜６０６上に形成される。配線６１
６は液晶パネルにおいてビデオ信号をのせるデータ線であり一方向に伸びる配線であると
同時に、ソース領域６１０と接続し、ソース及びドレインの一方の電極となる。配線６１
８はソース及びドレインの他方の電極となり、第２の画素電極６２４と接続する配線であ
る。
配線６１６、配線６１８上に第２の絶縁膜６２０が形成される。また、絶縁膜６２０上
には、絶縁膜６２０に形成されるコンタクトホール６２３において、配線６１８に接続す
る画素電極６２４が形成される。画素電極６２４は実施の形態１で示した画素電極７７と
同様の材料を用いて形成する。なお、図２６に示すように、画素電極６２４は、共通電位
線６０９と同時に形成した櫛形の電極と横電界が発生するように形成される。また、画素
電極６２４の櫛歯の部分が共通電位線６０９と同時に形成した櫛形の電極と交互に咬み合
うように形成される。
画素電極６２４に印加される電位と共通電位線６０９の電位との間に電界が生じると、
この電界により液晶の配向が制御される。この基板と略平行な方向の電界を利用して液晶
分子を水平に回転させる。この場合、液晶分子はどの状態でも水平であるため、見る角度
によるコントラストなどの影響は少なく、視野角が広がることとなる。
このようにして、基板６００上にＴＦＴ６２８とそれに接続する画素電極６２４が形成
される。保持容量は共通電位線６０９と容量電極６１５の間にゲート絶縁膜６０６を設け
、それにより形成している。容量電極６１５と画素電極６２４はコンタクトホール６３３
を介して接続されている。
次に、ＴＮ型の液晶表示装置の形態について示す。
図２７と図２８は、ＴＮ型の液晶表示装置の画素構造を示している。図２８は平面図で
あり、図中に示す切断線Ａ−Ｂに対応する断面構造を図２７に表している。以下の説明で
はこの両図を参照して説明する。
画素電極６２４はコンタクトホール６２３により、配線６１８でＴＦＴ６２８と接続し
ている。データ線として機能する配線６１６は、ＴＦＴ６２８と接続している。ＴＦＴ６
２８は実施の形態１に示すＴＦＴのいずれかを適用することができる。
画素電極６２４は、実施の形態１で示す画素電極７７を用いて形成されている。
対向基板６０１には、遮光膜６３２、第２の着色膜６３６、対向電極６４０が形成され
ている。また、第２の着色膜６３６と対向電極６４０の間には平坦化膜６３７が形成され
、液晶の配向乱れを防いでいる。液晶層６５０は画素電極６２４と対向電極６４０の間に
形成されている。
画素電極６２４と液晶層６５０と対向電極６４０が重なり合うことで、液晶素子が形成さ
れている。
対向電極６４０は、画素電極６２４と同様の材料を適宜用いることができる。画素電極
６２４と液晶層６５０と対向電極６４０が重なり合うことで、液晶素子が形成されている
。
また、図１５乃至図２８に示す液晶表示装置において、基板６００または対向基板６０
１にカラーフィルタや、ディスクリネーションを防ぐための遮蔽膜（ブラックマトリクス
）などが形成されていても良い。また、基板６００の薄膜トランジスタが形成されている
面とは逆の面に偏光板を貼り合わせ、また対向基板６０１の対向電極６４０が形成されて
いる面とは逆の面に、偏光板を貼り合わせておく。
以上の工程により、液晶表示装置を作製することができる。本実施の形態の液晶表示装置
は、オフ電流が少なく、電気特性の信頼性の高い薄膜トランジスタを用いているため、コ
ントラストが高く、視認性の高い液晶表示装置である。また、レーザ結晶化工程のない微
結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタを用いているため、視認性の
高い液晶表示装置を量産高く作製することができる。
（実施の形態３）
次に、本発明の液晶表示装置の一形態である表示パネルの構成について、以下に示す。
図１２（Ａ）に、信号線駆動回路６０１３のみを別途形成し、基板６０１１上に形成さ
れた画素部６０１２と接続している表示パネルの形態を示す。画素部６０１２及び走査線
駆動回路６０１４は、微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタを用
いて形成する。微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタよりも高い
電界効果移動が得られるトランジスタで信号線駆動回路を形成することで、走査線駆動回
路よりも高い駆動周波数が要求される信号線駆動回路の動作を安定させることができる。
なお、信号線駆動回路６０１３は、単結晶の半導体をチャネル形成領域に用いたトランジ
スタ、多結晶の半導体をチャネル形成領域に用いた薄膜トランジスタ、またはＳＯＩを用
いたトランジスタであっても良い。画素部６０１２と、信号線駆動回路６０１３と、走査
線駆動回路６０１４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０１５を介して
供給される。
なお、信号線駆動回路及び走査線駆動回路を、共に画素部と同じ基板上に形成しても良
い。
また、駆動回路を別途形成する場合、必ずしも駆動回路が形成された基板を、画素部が
形成された基板上に貼り合わせる必要はなく、例えばＦＰＣ上に貼り合わせるようにして
も良い。図１２（Ｂ）に、信号線駆動回路６０２３のみを別途形成し、基板６０２１上に
形成された画素部６０２２と信号線駆動回路６０２３とを接続している液晶表示装置パネ
ルの形態を示す。画素部６０２２及び走査線駆動回路６０２４は、微結晶半導体膜をチャ
ネル形成領域に用いた薄膜トランジスタを用いて形成する。信号線駆動回路６０２３は、
ＦＰＣ６０２５を介して画素部６０２２と接続されている。画素部６０２２と、信号線駆
動回路６０２３と、走査線駆動回路６０２４とに、それぞれ電源の電位、各種信号等が、
ＦＰＣ６０２５を介して供給される。
また、信号線駆動回路の一部または走査線駆動回路の一部のみを、微結晶半導体膜をチ
ャネル形成領域に用いた薄膜トランジスタを用いて画素部と同じ基板上に形成し、残りを
別途形成して画素部と電気的に接続するようにしても良い。図１２（Ｃ）に、信号線駆動
回路が有するアナログスイッチ６０３３ａを、画素部６０３２、走査線駆動回路６０３４
と同じ基板６０３１上に形成し、信号線駆動回路が有するシフトレジスタ６０３３ｂを別
途異なる基板に形成して貼り合わせる液晶表示装置パネルの形態を示す。画素部６０３２
及び走査線駆動回路６０３４は、微結晶半導体膜をチャネル形成領域に用いた薄膜トラン
ジスタを用いて形成する。信号線駆動回路が有するシフトレジスタ６０３３ｂは、ＦＰＣ
６０３５を介して画素部６０３２と接続されている。画素部６０３２と、信号線駆動回路
と、走査線駆動回路６０３４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０３５
を介して供給される。
図１２に示すように、本発明の液晶表示装置は、駆動回路の一部または全部を、画素部
と同じ基板上に、微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタを用いて
形成することができる。
なお、別途形成した基板の接続方法は、特に限定されるものではなく、公知のＣＯＧ方
法、ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。また接続す
る位置は、電気的な接続が可能であるならば、図１２に示した位置に限定されない。また
、コントローラ、ＣＰＵ、メモリ等を別途形成し、接続するようにしても良い。
なお本発明で用いる信号線駆動回路は、シフトレジスタとアナログスイッチのみを有す
る形態に限定されない。シフトレジスタとアナログスイッチに加え、バッファ、レベルシ
フタ、ソースフォロワ等、他の回路を有していても良い。また、シフトレジスタとアナロ
グスイッチは必ずしも設ける必要はなく、例えばシフトレジスタの代わりにデコーダ回路
のような信号線の選択ができる別の回路を用いても良いし、アナログスイッチの代わりに
ラッチ等を用いても良い。
図３０に本発明の液晶表示装置のブロック図を示す。図３０に示す液晶表示装置は、液
晶素子を備えた画素を複数有する画素部７００と、各画素を選択する走査線駆動回路７０
２と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路７０３とを有する
。
図３０において信号線駆動回路７０３は、シフトレジスタ７０４、アナログスイッチ７
０５を有している。シフトレジスタ７０４には、クロック信号（ＣＬＫ）、スタートパル
ス信号（ＳＰ）が入力されている。クロック信号（ＣＬＫ）とスタートパルス信号（ＳＰ
）が入力されると、シフトレジスタ７０４においてタイミング信号が生成され、アナログ
スイッチ７０５に入力される。
またアナログスイッチ７０５には、ビデオ信号（ｖｉｄｅｏ ｓｉｇｎａｌ）が与えら
れている。アナログスイッチ７０５は入力されるタイミング信号に従ってビデオ信号をサ
ンプリングし、後段の信号線に供給する。
次に、走査線駆動回路７０２の構成について説明する。走査線駆動回路７０２は、シフ
トレジスタ７０６、バッファ７０７を有している。また場合によってはレベルシフタを有
していても良い。走査線駆動回路７０２において、シフトレジスタ７０６にクロック信号
（ＣＬＫ）及びスタートパルス信号（ＳＰ）が入力されることによって、選択信号が生成
される。生成された選択信号はバッファ７０７において緩衝増幅され、対応する走査線に
供給される。走査線には、１ライン分の画素のトランジスタのゲートが接続されている。
そして、１ライン分の画素のトランジスタを一斉にＯＮにしなくてはならないので、バッ
ファ７０７は大きな電流を流すことが可能なものが用いられる。
フルカラーの液晶表示装置で、Ｒ（赤）、Ｇ（緑）、Ｂ（青）に対応するビデオ信号を
、順にサンプリングして対応する信号線に供給している場合、シフトレジスタ７０４とア
ナログスイッチ７０５とを接続するための端子数が、アナログスイッチ７０５と画素部７
００の信号線を接続するための端子数の１／３程度に相当する。よって、アナログスイッ
チ７０５を画素部７００と同じ基板上に形成することで、アナログスイッチ７０５を画素
部７００と異なる基板上に形成した場合に比べて、別途形成した基板の接続に用いる端子
の数を抑えることができ、接続不良の発生確率を抑え、歩留まりを高めることができる。
なお、図３０の走査線駆動回路７０２は、シフトレジスタ７０６、及びバッファ７０７を
有するが、シフトレジスタ７０６で走査線駆動回路７０２を構成してもよい。
なお、図３０に示す構成は、本発明の液晶表示装置の一形態を示したに過ぎず、信号線
駆動回路と走査線駆動回路の構成はこれに限定されない。
次に、極性が全て同一の微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタ
を含むシフトレジスタの一形態について図３１及び図３２を用いて説明する。図３１に、
本実施の形態のシフトレジスタの構成を示す。図３１に示すシフトレジスタは、複数のフ
リップフロップ（フリップフロップ７０１−１〜７０１−ｎ）で構成される。また、第１
のクロック信号、第２のクロック信号、スタートパルス信号、リセット信号が入力されて
動作する。
図３１のシフトレジスタの接続関係について説明する。図３１のシフトレジスタは、ｉ段
目のフリップフロップ７０１−ｉ（フリップフロップ７０１−１〜７０１−ｎのうちいず
れか一）は、図３２に示した第１の配線５０１が第７の配線７１７−ｉ−１に接続され、
図３２に示した第２の配線５０２が第７の配線７１７−ｉ＋１に接続され、図３２に示し
た第３の配線５０３が第７の配線７１７−ｉに接続され、図３２に示した第６の配線５０
６が第５の配線７１５に接続される。
また、図３２に示した第４の配線５０４が奇数段目のフリップフロップでは第２の配線７
１２に接続され、偶数段目のフリップフロップでは第３の配線７１３に接続され、図３２
に示した第５の配線５０５が第４の配線７１４に接続される。
ただし、１段目のフリップフロップ７０１−１の図３２に示す第１の配線５０１は第１の
配線７１１に接続され、ｎ段目のフリップフロップ７０１−ｎの図３２に示す第２の配線
５０２は第６の配線７１６に接続される。
なお、第１の配線７１１、第２の配線７１２、第３の配線７１３、第６の配線７１６を、
それぞれ第１の信号線、第２の信号線、第３の信号線、第４の信号線と呼んでもよい。さ
らに、第４の配線７１４、第５の配線７１５を、それぞれ第１の電源線、第２の電源線と
呼んでもよい。
次に、図３１に示すフリップフロップの詳細について、図３２に示す。図３２に示すフリ
ップフロップは、第１の薄膜トランジスタ１７１、第２の薄膜トランジスタ１７２、第３
の薄膜トランジスタ１７３、第４の薄膜トランジスタ１７４、第５の薄膜トランジスタ１
７５、第６の薄膜トランジスタ１７６、第７の薄膜トランジスタ１７７及び第８の薄膜ト
ランジスタ１７８を有する。本実施の形態において、第１の薄膜トランジスタ１７１、第
２の薄膜トランジスタ１７２、第３の薄膜トランジスタ１７３、第４の薄膜トランジスタ
１７４、第５の薄膜トランジスタ１７５、第６の薄膜トランジスタ１７６、第７の薄膜ト
ランジスタ１７７及び第８の薄膜トランジスタ１７８は、ｎチャネル型トランジスタとし
、ゲート・ソース間電圧（Ｖｇｓ）がしきい値電圧（Ｖｔｈ）を上回ったとき導通状態に
なるものとする。
次に、図３２に示すフリップフロップの接続構成について、以下に示す。
第１の薄膜トランジスタ１７１の第１の電極（ソース電極またはドレイン電極の一方）が
第４の配線５０４に接続され、第１の薄膜トランジスタ１７１の第２の電極（ソース電極
またはドレイン電極の他方）が第３の配線５０３に接続される。
第２の薄膜トランジスタ１７２の第１の電極が第６の配線５０６に接続され、第２の薄膜
トランジスタ１７２第２の電極が第３の配線５０３に接続される。
第３の薄膜トランジスタ１７３の第１の電極が第５の配線５０５に接続され、第３の薄膜
トランジスタ１７３の第２の電極が第２の薄膜トランジスタ１７２のゲート電極に接続さ
れ、第３の薄膜トランジスタ１７３のゲート電極が第５の配線５０５に接続される。
第４の薄膜トランジスタ１７４の第１の電極が第６の配線５０６に接続され、第４の薄膜
トランジスタ１７４の第２の電極が第２の薄膜トランジスタ１７２のゲート電極に接続さ
れ、第４の薄膜トランジスタ１７４のゲート電極が第１の薄膜トランジスタ１７１のゲー
ト電極に接続される。
第５の薄膜トランジスタ１７５の第１の電極が第５の配線５０５に接続され、第５の薄膜
トランジスタ１７５の第２の電極が第１の薄膜トランジスタ１７１のゲート電極に接続さ
れ、第５の薄膜トランジスタ１７５のゲート電極が第１の配線５０１に接続される。
第６の薄膜トランジスタ１７６の第１の電極が第６の配線５０６に接続され、第６の薄膜
トランジスタ１７６の第２の電極が第１の薄膜トランジスタ１７１のゲート電極に接続さ
れ、第６の薄膜トランジスタ１７６のゲート電極が第２の薄膜トランジスタ１７２のゲー
ト電極に接続される。
第７の薄膜トランジスタ１７７の第１の電極が第６の配線５０６に接続され、第７の薄膜
トランジスタ１７７の第２の電極が第１の薄膜トランジスタ１７１のゲート電極に接続さ
れ、第７の薄膜トランジスタ１７７のゲート電極が第２の配線５０２に接続される。第８
の薄膜トランジスタ１７８の第１の電極が第６の配線５０６に接続され、第８の薄膜トラ
ンジスタ１７８の第２の電極が第２の薄膜トランジスタ１７２のゲート電極に接続され、
第８の薄膜トランジスタ１７８のゲート電極が第１の配線５０１に接続される。
なお、第１の薄膜トランジスタ１７１のゲート電極、第４の薄膜トランジスタ１７４のゲ
ート電極、第５の薄膜トランジスタ１７５の第２の電極、第６の薄膜トランジスタ１７６
の第２の電極及び第７の薄膜トランジスタ１７７の第２の電極の接続箇所をノード１４３
とする。さらに、第２の薄膜トランジスタ１７２のゲート電極、第３の薄膜トランジスタ
１７３の第２の電極、第４の薄膜トランジスタ１７４の第２の電極、第６の薄膜トランジ
スタ１７６のゲート電極及び第８の薄膜トランジスタ１７８の第２の電極の接続箇所をノ
ード１４４とする。
なお、第１の配線５０１、第２の配線５０２、第３の配線５０３及び第４の配線５０４を
、それぞれ第１の信号線、第２の信号線、第３の信号線、第４の信号線と呼んでもよい。
さらに、第５の配線５０５を第１の電源線、第６の配線５０６を第２の電源線と呼んでも
よい。
図３２に示したフリップフロップの上面図の一例を図３３に示す。
導電膜９０１は、第１の薄膜トランジスタ１７１の第１の電極として機能する部分を含み
、画素電極と同時に形成される配線９５１を介して第４の配線５０４と接続される。
導電膜９０２は第１の薄膜トランジスタ１７１の第２の電極として機能する部分を含み、
画素電極と同時に形成される配線９５２を介して第３の配線５０３と接続される。
導電膜９０３は、第１の薄膜トランジスタ１７１のゲート電極、及び第４の薄膜トランジ
スタ１７４のゲート電極として機能する部分を含む。
導電膜９０４は、第２の薄膜トランジスタ１７２の第１の電極、第６の薄膜トランジスタ
１７６の第１の電極、第４の薄膜トランジスタ１７４の第１の電極、及び第８の薄膜トラ
ンジスタ１７８の第１の電極として機能する部分を含み、第６の配線５０６と接続される
。
導電膜９０５は、第２の薄膜トランジスタ１７２の第２の電極として機能する部分を含み
、画素電極と同時に形成される配線９５４を介して第３の配線５０３と接続される。
導電膜９０６は第２の薄膜トランジスタ１７２のゲート電極、及び第６の薄膜トランジス
タ１７６のゲート電極として機能する部分を含む。
導電膜９０７は、第３の薄膜トランジスタ１７３の第１の電極として機能する部分を含み
、配線９５５を介して第５の配線５０５と接続される。
導電膜９０８は、第３の薄膜トランジスタ１７３の第２の電極、及び第４の薄膜トランジ
スタ１７４の第２の電極として機能する部分を含み、画素電極と同時に形成される配線９
５６を介して導電膜９０６と接続される。
導電膜９０９は、第３の薄膜トランジスタ１７３のゲート電極として機能する部分を含み
、配線９５５を介して第５の配線５０５と接続される。
導電膜９１０は、第５の薄膜トランジスタ１７５の第１の電極として機能する部分を含み
、画素電極と同時に形成される配線９５９を介して第５の配線５０５と接続される。
導電膜９１１は、第５の薄膜トランジスタ１７５の第２の電極、及び第７の薄膜トランジ
スタ１７７の第２の電極として機能する部分を含み、画素電極と同時に形成される配線９
５８を介して導電膜９０３と接続される。
導電膜９１２は、第５の薄膜トランジスタ１７５のゲート電極として機能する部分を含み
、画素電極と同時に形成される配線９６０を介して第１の配線５０１と接続される。
導電膜９１３は、第６の薄膜トランジスタ１７６の第２の電極として機能する部分を含み
、画素電極と同時に形成される配線９５７を介して導電膜９０３と接続される。
導電膜９１４は、第７の薄膜トランジスタ１７７のゲート電極として機能する部分を含み
、画素電極と同時に形成される配線９６２を介して第２の配線５０２と接続される。
導電膜９１５は、第８の薄膜トランジスタ１７８のゲート電極として機能する部分を含み
、画素電極と同時に形成される配線９６１を介して導電膜９１２と接続される。
導電膜９１６は、第８の薄膜トランジスタ１７８の第２の電極として機能する部分を含み
、画素電極と同時に形成される配線９５３を介して導電膜９０６と接続される。
なお、微結晶半導体膜９８１〜９８８の一部は、それぞれ第１の薄膜トランジスタ〜第８
の薄膜トランジスタのチャネル形成領域として機能する。
図３０乃至図３２に示したような回路を、微結晶半導体をチャネル形成領域に用いた薄膜
トランジスタで構成することにより、回路を高速に動作させることが出来る。例えば、非
晶質半導体膜をチャネル形成領域に用いた場合と微結晶半導体膜をチャネル形成領域に用
いた場合とを比較すると、微結晶半導体膜をチャネル形成領域に用いた場合の方が、薄膜
トランジスタの電界効果移動が大きいため、駆動回路（例えば走査線駆動回路７０２のシ
フトレジスタ７０６）の駆動周波数を高くすることが可能となる。走査線駆動回路７０２
を高速に動作させることが出来るため、フレーム周波数を高くすること、または、黒画面
挿入を実現することなども実現することが出来る。
フレーム周波数を上げる場合は、画像の動きの方向に応じて、画面のデータを生成するこ
とが望ましい。つまり、動き補償を行って、データを補間することが望ましい。このよう
に、フレーム周波数を上げ、画像データを補間することにより、動画の表示特性が改善さ
れ、滑らかな表示を行うことが出来る。例えば、２倍（例えば１２０ヘルツ、１００ヘル
ツ）以上、より好ましくは４倍（例えば４８０ヘルツ、４００ヘルツ）以上にすることに
より、動画における画像のぼけや残像を低減することが出来る。その場合、走査線駆動回
路７０２も、駆動周波数を高くして、動作させることにより、フレーム周波数を上げるこ
とが出来る。
黒画面挿入を行う場合は、画像データもしくは黒表示となるデータを画素部７００に供給
できるようにする。その結果、インパルス駆動に近い形となり、残像を低減することが出
来る。その場合、走査線駆動回路７０２も、駆動周波数を高くして、動作させることによ
り、黒画面挿入を行うことが出来る。
さらに、走査線駆動回路７０２の薄膜トランジスタのチャネル幅を大きくすることや、複
数の走査線駆動回路を配置することなどによって、さらに高いフレーム周波数を実現する
ことが出来る。例えば８倍（例えば９６０ヘルツ、８００ヘルツ）以上のフレーム周波数
とすることが出来る。複数の走査線駆動回路を配置する場合は、偶数行の走査線を駆動す
る為の走査線駆動回路を片側に配置し、奇数行の走査線を駆動するための走査線駆動回路
をその反対側に配置することにより、フレーム周波数を高くすることを実現することが出
来る。一例としては、第２の薄膜トランジスタ１７２のチャネル幅は、３００μｍ以上、
より望ましくは、１０００μｍ以上であることが望ましい。
なお、図３０乃至図３２に示したような回路を、微結晶半導体をチャネル形成領域に用い
た薄膜トランジスタで構成することにより、レイアウト面積を小さくすることが出来る。
そのため、液晶表示装置の額縁を小さくすることができる。例えば、非晶質半導体膜をチ
ャネル形成領域に用いた場合と微結晶半導体膜をチャネル形成領域に用いた場合とを比較
すると、微結晶半導体膜をチャネル形成領域に用いた場合の方が、薄膜トランジスタの電
界効果移動が大きいため、薄膜トランジスタのチャネル幅を小さくすることが出来る。そ
の結果、液晶表示装置を狭額縁化させることが可能となる。一例としては、第２の薄膜ト
ランジスタ１７２のチャネル幅は、３０００μｍ以下、より望ましくは、２０００μｍ以
下であることが望ましい。
なお、図３２における第２の薄膜トランジスタ１７２は、第３の配線５０３にローレベル
の信号を出力する期間が長い。その間、第２の薄膜トランジスタ１７２は、ずっとオン状
態になっている。したがって、第２の薄膜トランジスタ１７２には、強いストレスが加わ
り、トランジスタ特性が劣化しやすくなっている。トランジスタ特性が劣化すると、しき
い値電圧が徐々に大きくなってくる。その結果、電流値が小さくなってくる。そこで、ト
ランジスタが劣化しても、十分な電流を供給できるようにするため、第２の薄膜トランジ
スタ１７２のチャネル幅は大きいことが望ましい。あるいは、トランジスタが劣化しても
、回路動作に支障がないように、補償されていることが望ましい。例えば、第２の薄膜ト
ランジスタ１７２と並列に、トランジスタを配置し、第２の薄膜トランジスタ１７２と交
互にオン状態となるようにすることによって、劣化の影響を受けにくくすることが望まし
い。
しかしながら、非晶質半導体膜をチャネル形成領域に用いた場合と微結晶半導体膜をチャ
ネル形成領域に用いた場合とを比較すると、微結晶半導体膜をチャネル形成領域に用いた
場合の方が、劣化しにくい。したがって、微結晶半導体膜をチャネル形成領域に用いた場
合は、薄膜トランジスタのチャネル幅を小さくすることが出来る。または、劣化に対する
補償用の回路を配置しなくても正常に動作させることが出来る。これらにより、レイアウ
ト面積を小さくすることが出来る。
次に、本発明の液晶表示装置の一形態に相当する液晶表示パネルの外観及び断面につい
て、図２９を用いて説明する。図２９（Ａ）は、第１の基板４００１上に形成された微結
晶半導体膜を有する薄膜トランジスタ４０１０及び液晶素子４０１３を、第２の基板４０
０６との間にシール材４００５によって封止した、パネルの上面図であり、図２９（Ｂ）
は、図２９（Ａ）のＡ−Ａ’における断面図相当する。
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲
むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動
回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走
査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００
６とによって、液晶４００８と共に封止されている。また第１の基板４００１上のシール
材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に多結晶
半導体膜で形成された信号線駆動回路４００３が実装されている。なお本実施の形態では
、多結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタを有する信号線駆動回路
を、第１の基板４００１に貼り合わせる例について説明するが、単結晶半導体をチャネル
形成領域に用いたトランジスタで信号線駆動回路を形成し、貼り合わせるようにしても良
い。図２９では、信号線駆動回路４００３に含まれる、多結晶半導体膜で形成された薄膜
トランジスタ４００９を例示する。
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は
、薄膜トランジスタを複数有しており、図２９（Ｂ）では、画素部４００２に含まれる薄
膜トランジスタ４０１０を例示している。薄膜トランジスタ４０１０は微結晶半導体膜を
チャネル形成領域に用いた薄膜トランジスタに相当する。
また、液晶素子４０１３が有する画素電極４０３０は、薄膜トランジスタ４０１０と配
線４０４０を介して電気的に接続されている。そして液晶素子４０１３の対向電極４０３
１は第２の基板４００６上に形成されている。画素電極４０３０と対向電極４０３１と液
晶４００８とが重なっている部分が、液晶素子４０１３に相当する。
なお、第１の基板４００１、第２の基板４００６としては、ガラス、金属（代表的には
ステンレス）、セラミックス、プラスチックを用いることができる。プラスチックとして
は、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、Ｐ
ＶＦ（ポリビニルフルオライド）フィルム、ポリエステルフィルム、ポリエステルフィル
ムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶ
Ｆフィルムやポリエステルフィルムで挟んだ構造のシートを用いることもできる。
また、球状のスペーサ４０３５は、画素電極４０３０と対向電極４０３１との間の距離
（セルギャップ）を制御するために設けられている。なお絶縁膜を選択的にエッチングす
ることで得られるスペーサを用いていても良い。
また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部
４００２に与えられる各種信号及び電位は、引き回し配線４０１４、４０１５を介して、
ＦＰＣ４０１８から供給されている。
本実施の形態では、接続端子４０１６が、液晶素子４０１３が有する画素電極４０３０
と同じ導電膜から形成されている。また、引き回し配線４０１４、４０１５は、配線４０
４０と同じ導電膜で形成されている。
接続端子４０１６は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して
電気的に接続されている。
なお図示していないが、本実施の形態に示した液晶表示装置は配向膜、偏光板を有し、
更にカラーフィルタや遮蔽膜を有していても良い。
また図２９では、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装し
ている例を示しているが、本実施の形態はこの構成に限定されない。走査線駆動回路を別
途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを
別途形成して実装しても良い。
本実施の形態は、他の実施の形態に記載した構成と組み合わせて実施することが可能で
ある。
（実施の形態４）
本発明により得られる液晶表示装置によって、アクティブマトリクス型液晶モジュール
に用いることができる。即ち、それらを表示部に組み込んだ電子機器全てに本発明を実施
できる。
その様な電子機器としては、ビデオカメラやデジタルカメラ等のカメラ、ヘッドマウン
トディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カー
ステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話ま
たは電子書籍等）などが挙げられる。それらの一例を図１３に示す。
図１３（Ａ）はテレビジョン装置である。表示モジュールを、図１３（Ａ）に示すよう
に、筐体に組みこんで、テレビジョン装置を完成させることができる。ＦＰＣまで取り付
けられた表示パネルのことを表示モジュールとも呼ぶ。表示モジュールにより主画面２０
０３が形成され、その他付属設備としてスピーカー部２００９、操作スイッチなどが備え
られている。このように、テレビジョン装置を完成させることができる。
図１３（Ａ）に示すように、筐体２００１に液晶素子を利用した表示用パネル２００２
が組みこまれ、受信機２００５により一般のテレビ放送の受信をはじめ、モデム２００４
を介して有線又は無線による通信ネットワークに接続することにより一方向（送信者から
受信者）又は双方向（送信者と受信者間、又は受信者間同士）の情報通信をすることもで
きる。テレビジョン装置の操作は、筐体に組みこまれたスイッチ又は別体のリモコン操作
機２００６により行うことが可能であり、このリモコン装置にも出力する情報を表示する
表示部２００７が設けられていても良い。
また、テレビジョン装置にも、主画面２００３の他にサブ画面２００８を第２の表示用
パネルで形成し、チャネルや音量などを表示する構成が付加されていても良い。この構成
において、主画面２００３を視野角の優れた液晶表示パネルで形成し、サブ画面を低消費
電力で表示可能な液晶表示パネルで形成しても良い。また、低消費電力化を優先させるた
めには、主画面２００３を液晶表示パネルで形成し、サブ画面を液晶表示パネルで形成し
、サブ画面は点滅可能とする構成としても良い。
図１４はテレビ装置の主要な構成を示すブロック図を示している。表示パネル９００には
、画素部９２１が形成されている。信号線駆動回路９２２と走査線駆動回路９２３は、表
示パネル９００にＣＯＧ方式により実装されていても良い。
その他の外部回路の構成として、映像信号の入力側では、チューナ９２４で受信した信
号のうち、映像信号を増幅する映像信号増幅回路９２５と、そこから出力される信号を赤
、緑、青の各色に対応した色信号に変換する映像信号処理回路９２６と、その映像信号を
ドライバＩＣの入力仕様に変換するためのコントロール回路９２７などを有している。コ
ントロール回路９２７は、走査線側と信号線側にそれぞれ信号が出力する。デジタル駆動
する場合には、信号線側に信号分割回路９２８を設け、入力デジタル信号をｍ個に分割し
て供給する構成としても良い。
チューナ９２４で受信した信号のうち、音声信号は、音声信号増幅回路９２９に送られ
、その出力は音声信号処理回路９３０を経てスピーカ９３３に供給される。制御回路９３
１は受信局（受信周波数）や音量の制御情報を入力部９３２から受け、チューナ９２４や
音声信号処理回路９３０に信号を送出する。
勿論、本発明はテレビジョン装置に限定されず、パーソナルコンピュータのモニタをは
じめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など大面積の
表示媒体としても様々な用途に適用することができる。
図１３（Ｂ）は携帯電話機２２０１の一例を示している。この携帯電話機２２０１は、表
示部２２０２、操作部２２０３などを含んで構成されている。表示部２２０２においては
、上記実施の形態で説明した液晶表示装置を適用することで、量産性を高めることができ
る。
また、図１３（Ｃ）に示す携帯型のコンピュータは、本体２４０１、表示部２４０２等
を含んでいる。表示部２４０２に、上記実施の形態に示す液晶表示装置を適用することに
より、量産性を高めることができる。
微結晶珪素膜を成膜し、その膜をラマン分光法で結晶性を測定した結果を図３４に示す。
微結晶珪素膜の成膜条件は、ＲＦ電源周波数を１３．５６ＭＨｚとし、成膜温度を２８０
℃とし、水素流量とシランガス流量の比を１００：１とし、２８０Ｐａの圧力で成膜を行
った。また、図３４（Ａ）は、ラマン散乱スペクトルであり、成膜時のＲＦ電源の電力を
１００Ｗとした微結晶珪素膜と、３００Ｗとした微結晶珪素膜とを比較した測定結果であ
る。
なお、単結晶シリコンの結晶ピーク位置は、５２１ｃｍ−１である。なお、アモルファス
シリコンは勿論、結晶ピークと言えるものは測定できず、図３４（Ｂ）に示すように４８
０ｃｍ−１になだらかな山が測定されるだけである。本明細書の微結晶珪素膜とは、ラマ
ン分光器で測定して４８１ｃｍ−１以上５２０ｃｍ−１以下に結晶ピーク位置を確認でき
るものを指す。
成膜時のＲＦ電源の電力を１００Ｗとした微結晶珪素膜の結晶ピーク位置は、５１８．６
ｃｍ−１であり、半値幅（ＦＷＨＭ）は、１１．９ｃｍ−１であり、結晶／アモルファス
ピーク強度比（Ｉｃ／Ｉａ）は、４．１である。
また、成膜時のＲＦ電源の電力を３００Ｗとした微結晶珪素膜の結晶ピーク位置は、５１
４．８ｃｍ−１であり、半値幅（ＦＷＨＭ）は、１８．７ｃｍ−１であり、結晶／アモル
ファスピーク強度比（Ｉｃ／Ｉａ）は、４．４である。
図３４（Ａ）に示すように、ＲＦ電力によって結晶ピーク位置と半値幅に大きな差が出て
いる。これは、大電力ではイオン衝撃が増加し粒成長が阻害されるため小粒径になる傾向
があるためと考えられる。また、図３４（Ａ）の測定に用いた微結晶珪素膜を形成したＣ
ＶＤ装置の電源周波数が１３．５６ＭＨｚであるので結晶／アモルファスピーク強度比（
Ｉｃ／Ｉａ）は、４．１または４．４となっているが、ＲＦ電源周波数が２７ＭＨｚであ
れば、結晶／アモルファスピーク強度比（Ｉｃ／Ｉａ）を６とすることができることも確
認している。従って、さらに２７ＭＨｚよりも高いＲＦ電源周波数、例えば、２．４５Ｇ
ＨｚのＲＦ電源周波数とすることでさらに、結晶／アモルファスピーク強度比（Ｉｃ／Ｉ
ａ）を高めることができる。
本実施例では、本発明に示す薄膜トランジスタのトランジスタ特性及び電子密度分布につ
いてデバイスシミュレーションを行った結果を示す。デバイスシミュレーションには、Ｓ
ｉｌｖａｃｏ社製デバイスシミュレータ”ＡＴＬＡＳ”を用いている。
図３５にデバイス構造を示す。絶縁性基板２３０１は酸化珪素（誘電率４．１）を主成分
とするガラス基板（厚さ０．５μｍ）を仮定している。なお、絶縁性基板２３０１の厚さ
は、実際の製造工程では０．５ｍｍ、０．７ｍｍなどが使われることが多いが、絶縁性基
板２３０１の下面における電界が、薄膜トランジスタ特性に影響が無い程度に十分な厚さ
に定義している。
絶縁性基板２３０１上に、モリブデンで形成される（厚さ１５０ｎｍ）のゲート電極２３
０３を積層している。モリブデンの仕事関数は４．６ｅＶとしている。
ゲート電極２３０３の上に、窒化珪素膜（誘電率７．０、厚さ１１０ｎｍ）と酸化窒化珪
素膜（誘電率４．１、厚さ１１０ｎｍ）との積層構造のゲート絶縁膜２３０５を積層して
いる。
ゲート絶縁膜２３０５の上に、μｃ−Ｓｉ膜２３０７、ａ−Ｓｉ膜２３０９を積層してい
る。ここでは、厚さ０ｎｍのμｃ−Ｓｉ膜２３０７及び厚さ１００ｎｍのａ−Ｓｉ膜の積
層と、厚さ１０ｎｍのμｃ−Ｓｉ膜２３０７及び厚さ９０ｎｍのａ−Ｓｉ膜２３０９の積
層と、厚さ５０ｎｍのμｃ−Ｓｉ膜２３０７及び厚さ５０ｎｍのａ−Ｓｉ膜２３０９の積
層と、厚さ９０ｎｍのμｃ−Ｓｉ膜２３０７及び厚さ１０ｎｍのａ−Ｓｉ膜２３０９の積
層と、厚さ１００ｎｍのμｃ−Ｓｉ膜２３０７及び厚さ０ｎｍのａ−Ｓｉ膜２３０９の積
層とにそれぞれ条件振りをしている。
また、ａ−Ｓｉ膜２３０９は、第１のａ−Ｓｉ（ｎ＋）膜２３１１と第２のａ−Ｓｉ（ｎ
＋）膜２３１３と重畳する領域においては、上記厚さのほか更に５０ｎｍのａ−Ｓｉ膜を
積層している。即ち、第１のａ−Ｓｉ（ｎ＋）膜２３１１と第２のａ−Ｓｉ（ｎ＋）膜２
３１３が形成されない領域において、ａ−Ｓｉ膜２３０９は一部５０ｎｍエッチングされ
た凹部状である。
ａ−Ｓｉ膜２３０９上に、第１のａ−Ｓｉ（ｎ＋）膜２３１１（厚さ５０ｎｍ）と第２の
ａ−Ｓｉ（ｎ＋）膜２３１３（厚さ５０ｎｍ）とを各々積層している。図３５に示す薄膜
トランジスタにおいて、第１のａ−Ｓｉ（ｎ＋）膜２３１１と第２のａ−Ｓｉ（ｎ＋）膜
２３１３との距離が、チャネル長Ｌになる。ここでは、チャネル長Ｌを６μｍとしている
。また、チャネル幅Ｗを１５μｍとしている。
第１のａ−Ｓｉ（ｎ＋）膜２３１１と第２のａ−Ｓｉ（ｎ＋）膜２３１３との上に、モリ
ブデンＭｏで形成される（厚さ３００ｎｍ）のソース電極２３１５とドレイン電極２３１
７とを各々積層している。ソース電極２３１５及び第１のａ−Ｓｉ（ｎ＋）膜２３１１、
並びにドレイン電極２３１７及び第２のａ−Ｓｉ（ｎ＋）膜２３１３の間は、オーミック
接触と定義している。
図３６に、図３５に示す薄膜トランジスタにおいて、μｃ−Ｓｉ膜及びとａ−Ｓｉ膜の膜
厚を変えて、デバイスシミュレーションを行った際の、ＤＣ特性（Ｖｇ−Ｉｄ特性、Ｖｄ
＝１４Ｖ）の結果を示す。また、図３７に、μｃ−Ｓｉ膜２３０７の厚さを１０ｎｍ、ａ
−Ｓｉ膜の厚さを９０ｎｍとしたときの薄膜トランジスタの電子濃度分布を示す。図３７
（Ａ）は、薄膜トランジスタがオン状態（Ｖｇが＋１０Ｖ、Ｖｄが１４Ｖ）の電子濃度分
布の結果を示し、図３７（Ｂ）はオフ状態（Ｖｇが−１０Ｖ、Ｖｄが１４Ｖ）の電子濃度
分布の結果を示す。
図３６より、ａ−Ｓｉ膜の厚さを厚くするにつれ、オフ電流が低減することが分かる。ま
た、ａ−Ｓｉ膜の厚さを５０ｎｍ以上とすることにより、Ｖｇが−２０Ｖのときのドレイ
ン電流を１×１０−１３Ａ未満とすることができる。
また、μｃ−Ｓｉ膜の厚さを厚くするにつれ、オン電流が増加することが分かる。また、
μｃ−Ｓｉ膜の厚さを１０ｎｍ以上とすることにより、Ｖｇが２０Ｖのときのドレイン電
流を１×１０−５Ａ以上とすることができる。
図３７（Ａ）より、オン状態においては、電子密度がａ−Ｓｉ膜よりもμｃ−Ｓｉ膜にお
いて高いことが分かる。即ち、電気伝導度の高いμｃ−Ｓｉ膜において電子密度が高いた
め、オン状態においては、電子は流れやすく、ドレイン電流が上昇することがわかる。
図３７（Ｂ）より、オフ状態においては、電子密度がμｃ−Ｓｉ膜よりもａ−Ｓｉ膜にお
いて高いことが分かる。即ち、電気伝導度の低いａ−Ｓｉ膜において電子密度が高いため
、オフ状態においては、電子は流れにくく、ａ−Ｓｉ膜をチャネル形成領域に用いる薄膜
トランジスタと同様のドレイン電流となることがわかる。
以上のことから、図３５に示すような、ゲート絶縁膜上にμｃ−Ｓｉ膜が形成され、μｃ
−Ｓｉ膜上にａ−Ｓｉが形成され、ａ−Ｓｉ膜上にソース領域及びドレイン領域が形成さ
れる薄膜トランジスタは、オフ電流を低減すると共に、オン電流を高めることが可能であ
ることがわかる。

Claims (4)

  1. ゲート電極と、
    前記ゲート電極上の、ゲート絶縁膜と、
    前記ゲート絶縁膜上の、第１の半導体膜と、
    前記第１の半導体膜上の、第２の半導体膜と、
    前記第２の半導体膜上の、第３の半導体膜と、
    前記第３の半導体膜と電気的に接続された、ソース電極と、
    前記第３の半導体膜と電気的に接続された、ドレイン電極と、
    前記ソース電極又は前記ドレイン電極と電気的に接続された、画素電極と、を有し、
    前記第１の半導体膜は、チャネル形成領域を有し、
    前記第１の半導体膜は、５ｎｍ以上５０ｎｍ以下の膜厚を有し、
    前記第２の半導体膜は、結晶粒を有さず、
    前記第２の半導体膜は、リン又はボロンが添加されておらず、
    前記第２の半導体膜は、水素、窒素、又はハロゲンを有し、
    前記第３の半導体膜は、リン又はボロンが添加され、
    前記第３の半導体膜は、２ｎｍ以上５０ｎｍ以下の膜厚を有し、
    前記第３の半導体膜は、ソース領域を有し、
    前記第３の半導体膜は、ドレイン領域を有し、
    前記ソース電極及び前記ドレイン電極は、アルミニウム膜と、チタン膜とを含む、積層構造を有し、
    前記画素電極は、前記ソース電極又は前記ドレイン電極と電気的に接続するとき、前記チタン膜とは接し、かつ前記アルミニウム膜とは接することなく、
    前記ソース電極及び前記ドレイン電極は、前記積層構造を有する導電膜をエッチングする工程を経て形成され、
    前記エッチングする工程を経て、前記第３の半導体膜及び前記第２の半導体膜はエッチングされ、
    前記エッチングされた第３の半導体膜は、側端部と、前記チャネル形成領域と重なる領域と、を有し、
    前記エッチングされた第２の半導体膜は、前記側端部と重なる領域の上側部分と、前記チャネル形成領域と重なる領域の上側部分と、を有し、
    前記ソース電極の上方からみたとき、前記ソース領域の端部は、前記ソース電極の端部の外側にあり、
    前記ドレイン電極の上方からみたとき、前記ドレイン領域の端部は、前記ドレイン電極の端部の外側にあり、
    前記ソース電極又は前記ドレイン電極の一方は、前記ソース電極又は前記ドレイン電極の他方を部分的に囲む形状を有することを特徴とする表示装置。
  2. ゲート電極と、
    前記ゲート電極上の、ゲート絶縁膜と、
    前記ゲート絶縁膜上の、第１の半導体膜と、
    前記第１の半導体膜上の、第２の半導体膜と、
    前記第２の半導体膜上の、第３の半導体膜と、
    前記第３の半導体膜と電気的に接続された、ソース電極と、
    前記第３の半導体膜と電気的に接続された、ドレイン電極と、
    前記ソース電極又は前記ドレイン電極と電気的に接続された、画素電極と、を有し、
    前記第１の半導体膜は、チャネル形成領域を有し、
    前記第１の半導体膜は、５ｎｍ以上５０ｎｍ以下の膜厚を有し、
    前記第２の半導体膜は、結晶粒を有さず、
    前記第２の半導体膜は、リン又はボロンが添加されておらず、
    前記第２の半導体膜は、水素、窒素、又はハロゲンを有し、
    前記第３の半導体膜は、リン又はボロンが添加され、
    前記第３の半導体膜は、２ｎｍ以上５０ｎｍ以下の膜厚を有し、
    前記第３の半導体膜は、ソース領域を有し、
    前記第３の半導体膜は、ドレイン領域を有し、
    前記ソース電極及び前記ドレイン電極は、アルミニウム膜と、チタン膜とを含む、積層構造を有し、
    前記画素電極は、前記ソース電極又は前記ドレイン電極と電気的に接続するとき、前記チタン膜とは接し、かつ前記アルミニウム膜とは接することなく、
    前記ソース電極及び前記ドレイン電極は、前記積層構造を有する導電膜をエッチングする工程を経て形成され、
    前記エッチングする工程を経て、前記第３の半導体膜及び前記第２の半導体膜はエッチングされ、
    前記エッチングされた第３の半導体膜は、側端部と、前記チャネル形成領域と重なる領域と、を有し、
    前記エッチングされた第２の半導体膜は、前記側端部と重なる領域の上側部分と、前記チャネル形成領域と重なる領域の上側部分と、を有し、
    前記ソース電極の上方からみたとき、前記ソース領域の端部は、前記ソース電極の端部の外側にあり、
    前記ドレイン電極の上方からみたとき、前記ドレイン領域の端部は、前記ドレイン電極の端部の外側にあり、
    前記ソース電極又は前記ドレイン電極の一方は、前記ソース電極又は前記ドレイン電極の他方を部分的に囲む、Ｕ字型の形状を有することを特徴とする表示装置。
  3. ゲート電極と、
    前記ゲート電極上の、ゲート絶縁膜と、
    前記ゲート絶縁膜上の、第１の半導体膜と、
    前記第１の半導体膜上の、第２の半導体膜と、
    前記第２の半導体膜上の、第３の半導体膜と、
    前記第３の半導体膜と電気的に接続された、ソース電極と、
    前記第３の半導体膜と電気的に接続された、ドレイン電極と、
    前記ソース電極又は前記ドレイン電極と電気的に接続された、画素電極と、を有し、
    前記第１の半導体膜は、チャネル形成領域を有し、
    前記第１の半導体膜は、５ｎｍ以上５０ｎｍ以下の膜厚を有し、
    前記第２の半導体膜は、結晶粒を有さず、
    前記第２の半導体膜は、リン又はボロンが添加されておらず、
    前記第２の半導体膜は、水素、窒素、又はハロゲンを有し、
    前記第３の半導体膜は、リン又はボロンが添加され、
    前記第３の半導体膜は、２ｎｍ以上５０ｎｍ以下の膜厚を有し、
    前記第３の半導体膜は、ソース領域を有し、
    前記第３の半導体膜は、ドレイン領域を有し、
    前記ソース電極及び前記ドレイン電極は、アルミニウム膜と、チタン膜とを含む、積層構造を有し、
    前記画素電極は、前記ソース電極又は前記ドレイン電極と電気的に接続するとき、前記チタン膜とは接し、かつ前記アルミニウム膜とは接することなく、
    前記ソース電極及び前記ドレイン電極は、前記積層構造を有する導電膜をエッチングする工程を経て形成され、
    前記エッチングする工程を経て、前記第３の半導体膜及び前記第２の半導体膜はエッチングされ、
    前記エッチングされた第３の半導体膜は、側端部と、前記チャネル形成領域と重なる領域と、を有し、
    前記エッチングされた第２の半導体膜は、前記側端部と重なる領域の上側部分と、前記チャネル形成領域と重なる領域の上側部分と、を有し、
    前記ソース電極の上方からみたとき、前記ソース領域の端部は、前記ソース電極の端部の外側にあり、
    前記ドレイン電極の上方からみたとき、前記ドレイン領域の端部は、前記ドレイン電極の端部の外側にあり、
    前記ソース電極又は前記ドレイン電極の一方は、前記ソース電極又は前記ドレイン電極の他方を部分的に囲む、Ｃ字型の形状を有することを特徴とする表示装置。
  4. 請求項１乃至請求項３のいずれか一において、
    前記ソース電極の上方からみたとき、前記ゲート電極の内側に、前記ソース電極があり、
    前記ドレイン電極の上方からみたとき、前記ゲート電極の内側に、前記ドレイン電極があることを特徴とする表示装置。
JP2013239519A 2007-07-06 2013-11-20 表示装置 Active JP5731621B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013239519A JP5731621B2 (ja) 2007-07-06 2013-11-20 表示装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2007179092 2007-07-06
JP2007179092 2007-07-06
JP2013239519A JP5731621B2 (ja) 2007-07-06 2013-11-20 表示装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2008168468A Division JP2009038353A (ja) 2007-07-06 2008-06-27 液晶表示装置

Publications (3)

Publication Number Publication Date
JP2014075590A JP2014075590A (ja) 2014-04-24
JP2014075590A5 JP2014075590A5 (ja) 2014-06-05
JP5731621B2 true JP5731621B2 (ja) 2015-06-10

Family

ID=40213440

Family Applications (16)

Application Number Title Priority Date Filing Date
JP2008168468A Withdrawn JP2009038353A (ja) 2007-07-06 2008-06-27 液晶表示装置
JP2013233152A Withdrawn JP2014067049A (ja) 2007-07-06 2013-11-11 液晶表示装置
JP2013239519A Active JP5731621B2 (ja) 2007-07-06 2013-11-20 表示装置
JP2014218453A Withdrawn JP2015028663A (ja) 2007-07-06 2014-10-27 液晶表示装置
JP2016075788A Active JP6208279B2 (ja) 2007-07-06 2016-04-05 液晶表示装置
JP2017170762A Withdrawn JP2017215616A (ja) 2007-07-06 2017-09-06 液晶表示装置
JP2018076732A Active JP6648186B2 (ja) 2007-07-06 2018-04-12 液晶表示装置
JP2018076604A Active JP6339751B1 (ja) 2007-07-06 2018-04-12 液晶表示装置
JP2019096871A Withdrawn JP2019194700A (ja) 2007-07-06 2019-05-23 液晶表示装置
JP2019161852A Active JP6622942B1 (ja) 2007-07-06 2019-09-05 液晶表示装置
JP2019161851A Active JP6622941B1 (ja) 2007-07-06 2019-09-05 液晶表示装置
JP2020171312A Active JP6860738B2 (ja) 2007-07-06 2020-10-09 液晶表示装置
JP2021052907A Active JP7130805B2 (ja) 2007-07-06 2021-03-26 液晶表示装置
JP2022133042A Active JP7314376B2 (ja) 2007-07-06 2022-08-24 液晶表示装置
JP2023114456A Active JP7432052B2 (ja) 2007-07-06 2023-07-12 表示装置
JP2023167691A Pending JP2023182678A (ja) 2007-07-06 2023-09-28 半導体装置

Family Applications Before (2)

Application Number Title Priority Date Filing Date
JP2008168468A Withdrawn JP2009038353A (ja) 2007-07-06 2008-06-27 液晶表示装置
JP2013233152A Withdrawn JP2014067049A (ja) 2007-07-06 2013-11-11 液晶表示装置

Family Applications After (13)

Application Number Title Priority Date Filing Date
JP2014218453A Withdrawn JP2015028663A (ja) 2007-07-06 2014-10-27 液晶表示装置
JP2016075788A Active JP6208279B2 (ja) 2007-07-06 2016-04-05 液晶表示装置
JP2017170762A Withdrawn JP2017215616A (ja) 2007-07-06 2017-09-06 液晶表示装置
JP2018076732A Active JP6648186B2 (ja) 2007-07-06 2018-04-12 液晶表示装置
JP2018076604A Active JP6339751B1 (ja) 2007-07-06 2018-04-12 液晶表示装置
JP2019096871A Withdrawn JP2019194700A (ja) 2007-07-06 2019-05-23 液晶表示装置
JP2019161852A Active JP6622942B1 (ja) 2007-07-06 2019-09-05 液晶表示装置
JP2019161851A Active JP6622941B1 (ja) 2007-07-06 2019-09-05 液晶表示装置
JP2020171312A Active JP6860738B2 (ja) 2007-07-06 2020-10-09 液晶表示装置
JP2021052907A Active JP7130805B2 (ja) 2007-07-06 2021-03-26 液晶表示装置
JP2022133042A Active JP7314376B2 (ja) 2007-07-06 2022-08-24 液晶表示装置
JP2023114456A Active JP7432052B2 (ja) 2007-07-06 2023-07-12 表示装置
JP2023167691A Pending JP2023182678A (ja) 2007-07-06 2023-09-28 半導体装置

Country Status (5)

Country Link
US (13) US7738050B2 (ja)
JP (16) JP2009038353A (ja)
KR (4) KR101517527B1 (ja)
CN (2) CN101339342B (ja)
TW (13) TWI663458B (ja)

Families Citing this family (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1963647A (zh) * 2005-11-10 2007-05-16 群康科技(深圳)有限公司 液晶显示面板
US8921858B2 (en) * 2007-06-29 2014-12-30 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
US9176353B2 (en) * 2007-06-29 2015-11-03 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
US7738050B2 (en) 2007-07-06 2010-06-15 Semiconductor Energy Laboratory Co., Ltd Liquid crystal display device
US8334537B2 (en) * 2007-07-06 2012-12-18 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
TWI521292B (zh) * 2007-07-20 2016-02-11 半導體能源研究所股份有限公司 液晶顯示裝置
TWI456663B (zh) 2007-07-20 2014-10-11 Semiconductor Energy Lab 顯示裝置之製造方法
JP2009049384A (ja) 2007-07-20 2009-03-05 Semiconductor Energy Lab Co Ltd 発光装置
US8330887B2 (en) * 2007-07-27 2012-12-11 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device
US8101444B2 (en) 2007-08-17 2012-01-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5395384B2 (ja) * 2007-09-07 2014-01-22 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
JP5137798B2 (ja) * 2007-12-03 2013-02-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5627071B2 (ja) 2008-09-01 2014-11-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5361651B2 (ja) 2008-10-22 2013-12-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
EP2180518B1 (en) * 2008-10-24 2018-04-25 Semiconductor Energy Laboratory Co, Ltd. Method for manufacturing semiconductor device
KR101667909B1 (ko) 2008-10-24 2016-10-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
WO2010047288A1 (en) * 2008-10-24 2010-04-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductordevice
US8741702B2 (en) 2008-10-24 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5711463B2 (ja) * 2009-01-16 2015-04-30 株式会社半導体エネルギー研究所 薄膜トランジスタ
WO2011010541A1 (en) 2009-07-18 2011-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI559501B (zh) * 2009-08-07 2016-11-21 半導體能源研究所股份有限公司 半導體裝置和其製造方法
US9177761B2 (en) 2009-08-25 2015-11-03 Semiconductor Energy Laboratory Co., Ltd. Plasma CVD apparatus, method for forming microcrystalline semiconductor film and method for manufacturing semiconductor device
WO2011033911A1 (en) * 2009-09-16 2011-03-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN102023433B (zh) * 2009-09-18 2012-02-29 北京京东方光电科技有限公司 Tft-lcd阵列基板及其制造方法
WO2011052382A1 (en) * 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8830278B2 (en) * 2010-04-09 2014-09-09 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for driving the same
CN102237305B (zh) * 2010-05-06 2013-10-16 北京京东方光电科技有限公司 阵列基板及其制造方法和液晶显示器
US9225975B2 (en) 2010-06-21 2015-12-29 Microsoft Technology Licensing, Llc Optimization of a multi-view display
US10089937B2 (en) * 2010-06-21 2018-10-02 Microsoft Technology Licensing, Llc Spatial and temporal multiplexing display
US9178071B2 (en) 2010-09-13 2015-11-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101820372B1 (ko) * 2010-11-09 2018-01-22 삼성디스플레이 주식회사 표시 기판, 표시 장치 및 이의 제조 방법
US8461630B2 (en) 2010-12-01 2013-06-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8536571B2 (en) * 2011-01-12 2013-09-17 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
CN102156369B (zh) * 2011-01-18 2013-09-04 京东方科技集团股份有限公司 薄膜晶体管液晶显示阵列基板及其制造方法
US8828859B2 (en) * 2011-02-11 2014-09-09 Semiconductor Energy Laboratory Co., Ltd. Method for forming semiconductor film and method for manufacturing semiconductor device
US8629445B2 (en) 2011-02-21 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and electronic appliance
US8884509B2 (en) 2011-03-02 2014-11-11 Semiconductor Energy Laboratory Co., Ltd. Optical device, display device, and lighting device
US8679905B2 (en) * 2011-06-08 2014-03-25 Cbrite Inc. Metal oxide TFT with improved source/drain contacts
US9412623B2 (en) * 2011-06-08 2016-08-09 Cbrite Inc. Metal oxide TFT with improved source/drain contacts and reliability
KR101929834B1 (ko) * 2011-07-25 2018-12-18 삼성디스플레이 주식회사 박막 트랜지스터 기판, 이를 갖는 액정 표시 장치, 및 박막 트랜지스터 기판의 제조 방법
US20130083080A1 (en) 2011-09-30 2013-04-04 Apple Inc. Optical system and method to mimic zero-border display
TWI475306B (zh) * 2012-02-29 2015-03-01 Chunghwa Picture Tubes Ltd 畫素結構及其液晶顯示面板
KR20140133288A (ko) * 2013-05-10 2014-11-19 삼성디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
CN104122695B (zh) * 2013-07-19 2017-07-07 深超光电（深圳）有限公司 用于液晶显示面板的阵列基板及阵列基板的制造方法
TWI642170B (zh) 2013-10-18 2018-11-21 半導體能源研究所股份有限公司 顯示裝置及電子裝置
KR102104926B1 (ko) * 2013-10-25 2020-04-28 삼성디스플레이 주식회사 액정 표시 장치
WO2015181679A1 (en) * 2014-05-27 2015-12-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6392061B2 (ja) * 2014-10-01 2018-09-19 東京エレクトロン株式会社 電子デバイス、その製造方法、及びその製造装置
WO2017037560A1 (en) 2015-08-28 2017-03-09 Semiconductor Energy Laboratory Co., Ltd. Display device
CN105185714B (zh) * 2015-09-22 2018-09-11 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、显示基板和显示装置
CN105137688B (zh) * 2015-10-10 2016-12-07 重庆京东方光电科技有限公司 一种阵列基板、显示面板及其驱动方法
JP6607762B2 (ja) * 2015-10-30 2019-11-20 株式会社ジャパンディスプレイ 表示装置
US10663821B2 (en) * 2015-11-06 2020-05-26 Sharp Kabushiki Kaisha Display board having insulating films and terminals, and display device including the same
CN106444187A (zh) * 2016-08-22 2017-02-22 京东方科技集团股份有限公司 阵列基板及显示装置
CN206020891U (zh) * 2016-08-31 2017-03-15 京东方科技集团股份有限公司 一种阵列基板及显示面板、显示装置
CN106773205B (zh) * 2016-12-26 2019-09-17 京东方科技集团股份有限公司 显示面板及其制作方法以及显示装置
CN108803120B (zh) * 2017-04-26 2023-12-29 群创光电股份有限公司 液晶显示装置
CN110010695B (zh) 2018-01-05 2021-09-17 京东方科技集团股份有限公司 薄膜晶体管、阵列基板及其制造方法、显示面板
CN109037037B (zh) * 2018-09-27 2023-09-01 武汉华星光电技术有限公司 低温多晶硅层、薄膜晶体管及其制作方法
KR102596354B1 (ko) * 2018-11-05 2023-10-31 삼성디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
DE102019116103B4 (de) * 2019-06-13 2021-04-22 Notion Systems GmbH Verfahren zum Beschriften einer Leiterplatte durch Erzeugen von Schattierungen in einer funktionalen Lackschicht
TWI717983B (zh) * 2020-01-22 2021-02-01 友達光電股份有限公司 適合窄邊框應用的顯示面板與相關的掃描驅動電路
CN111479209B (zh) * 2020-03-16 2021-06-25 东莞市古川胶带有限公司 一种扬声器振膜复合材料
KR20210157216A (ko) 2020-06-19 2021-12-28 주식회사 원익아이피에스 비정질 실리콘 박막 형성방법, 그를 포함하는 반도체 소자제조방법 및 그에 의하여 제조된 반도체 소자
CN113345916A (zh) * 2021-05-19 2021-09-03 深圳市华星光电半导体显示技术有限公司 显示面板及其制备方法

Family Cites Families (182)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56122123A (en) * 1980-03-03 1981-09-25 Shunpei Yamazaki Semiamorphous semiconductor
JPS5771126A (en) 1980-10-21 1982-05-01 Semiconductor Energy Lab Co Ltd Semiamorhous semiconductor
JPS5972781A (ja) 1982-10-20 1984-04-24 Semiconductor Energy Lab Co Ltd 光電変換半導体装置
JPS6262073A (ja) 1985-09-11 1987-03-18 Ishikawajima Harima Heavy Ind Co Ltd ポペツト弁の温度制御装置
JPS6262073U (ja) 1985-10-08 1987-04-17
US4990981A (en) * 1988-01-29 1991-02-05 Hitachi, Ltd. Thin film transistor and a liquid crystal display device using same
JPH0253941A (ja) 1988-08-17 1990-02-22 Tsudakoma Corp 織機の運転装置
JPH0253941U (ja) 1988-10-12 1990-04-18
JPH02275672A (ja) * 1989-03-30 1990-11-09 Nippon Steel Corp 薄膜トランジスター
JPH03278466A (ja) 1990-03-27 1991-12-10 Toshiba Corp 薄膜トランジスタおよびその製造方法
DE69120574T2 (de) 1990-03-27 1996-11-28 Toshiba Kawasaki Kk Ohmscher Kontakt-Dünnschichttransistor
EP0473988A1 (en) * 1990-08-29 1992-03-11 International Business Machines Corporation Method of fabricating a thin film transistor having amorphous/polycrystalline semiconductor channel region
JP2791422B2 (ja) 1990-12-25 1998-08-27 株式会社 半導体エネルギー研究所 電気光学装置およびその作製方法
US5849601A (en) * 1990-12-25 1998-12-15 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
KR950013784B1 (ko) * 1990-11-20 1995-11-16 가부시키가이샤 한도오따이 에네루기 겐큐쇼 반도체 전계효과 트랜지스터 및 그 제조방법과 박막트랜지스터
US7115902B1 (en) * 1990-11-20 2006-10-03 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
US5514879A (en) * 1990-11-20 1996-05-07 Semiconductor Energy Laboratory Co., Ltd. Gate insulated field effect transistors and method of manufacturing the same
US7098479B1 (en) * 1990-12-25 2006-08-29 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
US7576360B2 (en) * 1990-12-25 2009-08-18 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device which comprises thin film transistors and method for manufacturing the same
JPH04253342A (ja) * 1991-01-29 1992-09-09 Oki Electric Ind Co Ltd 薄膜トランジスタアレイ基板
JP3255942B2 (ja) * 1991-06-19 2002-02-12 株式会社半導体エネルギー研究所 逆スタガ薄膜トランジスタの作製方法
JPH05158067A (ja) 1991-12-03 1993-06-25 Stanley Electric Co Ltd 液晶表示装置とその製造方法
US6835523B1 (en) * 1993-05-09 2004-12-28 Semiconductor Energy Laboratory Co., Ltd. Apparatus for fabricating coating and method of fabricating the coating
US6183816B1 (en) * 1993-07-20 2001-02-06 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating the coating
JPH07321202A (ja) * 1994-05-25 1995-12-08 Fuji Xerox Co Ltd 多層配線の形成方法
CN100477247C (zh) * 1994-06-02 2009-04-08 株式会社半导体能源研究所 有源矩阵显示器和电光元件
US5796116A (en) * 1994-07-27 1998-08-18 Sharp Kabushiki Kaisha Thin-film semiconductor device including a semiconductor film with high field-effect mobility
JPH0888397A (ja) 1994-09-16 1996-04-02 Casio Comput Co Ltd 光電変換素子
TW303526B (ja) * 1994-12-27 1997-04-21 Matsushita Electric Ind Co Ltd
TW345654B (en) * 1995-02-15 1998-11-21 Handotai Energy Kenkyusho Kk Active matrix display device
KR0169386B1 (ko) 1995-05-31 1999-03-20 김광호 액정 표시 장치 및 이에 사용되는 박막 트랜지스터 기판
JPH09120062A (ja) 1995-08-18 1997-05-06 Toshiba Electron Eng Corp カラーフィルタ基板及びその製造方法、それを用いた液晶表示素子及びその製造方法
JP3999824B2 (ja) 1995-08-21 2007-10-31 東芝電子エンジニアリング株式会社 液晶表示素子
KR0154817B1 (ko) * 1995-08-25 1998-10-15 김광호 액정 표시 장치용 박막 트랜지스터 및 그 제조 방법
JP3638346B2 (ja) 1995-09-06 2005-04-13 東芝電子エンジニアリング株式会社 液晶表示素子
TW373098B (en) 1995-09-06 1999-11-01 Toshiba Corp Liquid crystal exposure component and its fabricating method
US6888608B2 (en) 1995-09-06 2005-05-03 Kabushiki Kaisha Toshiba Liquid crystal display device
JPH0980447A (ja) 1995-09-08 1997-03-28 Toshiba Electron Eng Corp 液晶表示素子
JP2762968B2 (ja) 1995-09-28 1998-06-11 日本電気株式会社 電界効果型薄膜トランジスタの製造方法
JPH09113932A (ja) * 1995-10-19 1997-05-02 Fujitsu Ltd 配線基板とその製造方法
US5831292A (en) * 1996-04-24 1998-11-03 Abb Research Ltd. IGBT having a vertical channel
JPH09325342A (ja) 1996-05-31 1997-12-16 Toshiba Corp 液晶表示素子及びその製造方法
JP3640224B2 (ja) * 1996-06-25 2005-04-20 株式会社半導体エネルギー研究所 液晶表示パネル
JP2907137B2 (ja) * 1996-08-05 1999-06-21 日本電気株式会社 液晶表示装置
JPH10153785A (ja) 1996-09-26 1998-06-09 Toshiba Corp 液晶表示装置
JPH10123534A (ja) 1996-10-23 1998-05-15 Toshiba Corp 液晶表示素子
JPH10221696A (ja) 1997-02-06 1998-08-21 Toppan Printing Co Ltd 液晶表示装置用カラーフィルタ及びその製造方法及び液晶表示装置
US6163055A (en) 1997-03-24 2000-12-19 Semiconductor Energy Laboratory Co., Ltd Semiconductor device and manufacturing method thereof
JP3934731B2 (ja) * 1997-03-24 2007-06-20 株式会社半導体エネルギー研究所 アクティブマトリクス型液晶表示装置の作製方法、アクティブマトリクス型液晶表示装置、電気光学装置
JPH10270701A (ja) * 1997-03-27 1998-10-09 Advanced Display:Kk 薄膜トランジスタおよびその製法
US6465268B2 (en) 1997-05-22 2002-10-15 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing an electro-optical device
JPH1117188A (ja) 1997-06-23 1999-01-22 Sharp Corp アクティブマトリクス基板
KR100257158B1 (ko) * 1997-06-30 2000-05-15 김영환 박막 트랜지스터 및 그의 제조 방법
JP3798133B2 (ja) 1997-11-21 2006-07-19 株式会社アドバンスト・ディスプレイ 薄膜トランジスタおよびこれを用いた液晶表示装置並びにｔｆｔアレイ基板の製造方法
JPH11177094A (ja) 1997-12-08 1999-07-02 Advanced Display Inc 半導体薄膜トランジスタおよび該半導体薄膜トランジスタを含む半導体薄膜トランジスタアレイ基板
JP4011725B2 (ja) 1998-04-24 2007-11-21 東芝松下ディスプレイテクノロジー株式会社 液晶表示装置
JP2000081541A (ja) * 1998-06-29 2000-03-21 Yazaki Corp 光ファイバコネクタ
US6909114B1 (en) * 1998-11-17 2005-06-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having LDD regions
JP4008133B2 (ja) * 1998-12-25 2007-11-14 株式会社半導体エネルギー研究所 半導体装置
US6506635B1 (en) * 1999-02-12 2003-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and method of forming the same
JP4215905B2 (ja) 1999-02-15 2009-01-28 シャープ株式会社 液晶表示装置
EP1031873A3 (en) * 1999-02-23 2005-02-23 Sel Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
US7821065B2 (en) * 1999-03-02 2010-10-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising a thin film transistor comprising a semiconductor thin film and method of manufacturing the same
JP2000277439A (ja) 1999-03-25 2000-10-06 Kanegafuchi Chem Ind Co Ltd 結晶質シリコン系薄膜のプラズマｃｖｄ方法およびシリコン系薄膜光電変換装置の製造方法
US6399988B1 (en) * 1999-03-26 2002-06-04 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor having lightly doped regions
US7122835B1 (en) * 1999-04-07 2006-10-17 Semiconductor Energy Laboratory Co., Ltd. Electrooptical device and a method of manufacturing the same
JP4292350B2 (ja) 1999-04-22 2009-07-08 栄 田中 液晶表示装置とその製造方法
JP3356159B2 (ja) * 1999-05-20 2002-12-09 日本電気株式会社 薄膜トランジスタの製造方法
TW459301B (en) 1999-05-20 2001-10-11 Nippon Electric Co Thin-film transistor and fabrication method thereof
JP2001007024A (ja) 1999-06-18 2001-01-12 Sanyo Electric Co Ltd 多結晶シリコン膜の形成方法
US6493050B1 (en) 1999-10-26 2002-12-10 International Business Machines Corporation Wide viewing angle liquid crystal with ridge/slit pretilt, post spacer and dam structures and method for fabricating same
TW587239B (en) * 1999-11-30 2004-05-11 Semiconductor Energy Lab Electric device
JP2001175198A (ja) * 1999-12-14 2001-06-29 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP4132528B2 (ja) 2000-01-14 2008-08-13 シャープ株式会社 液晶表示装置の製造方法
JP2001201766A (ja) 2000-01-18 2001-07-27 Hitachi Ltd 液晶表示装置の製造方法
US6639265B2 (en) * 2000-01-26 2003-10-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the semiconductor device
US7023021B2 (en) * 2000-02-22 2006-04-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP2001318627A (ja) * 2000-02-29 2001-11-16 Semiconductor Energy Lab Co Ltd 発光装置
TW495854B (en) * 2000-03-06 2002-07-21 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
US7098084B2 (en) * 2000-03-08 2006-08-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2001339072A (ja) * 2000-03-15 2001-12-07 Advanced Display Inc 液晶表示装置
US6838696B2 (en) 2000-03-15 2005-01-04 Advanced Display Inc. Liquid crystal display
US6690437B2 (en) * 2000-04-18 2004-02-10 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device
JP2001354968A (ja) 2000-06-09 2001-12-25 Hitachi Ltd アクティブ・マトリクス型液晶表示装置およびその液晶組成物質
KR100626600B1 (ko) * 2000-08-02 2006-09-22 엘지.필립스 엘시디 주식회사 액정 표시 장치용 어레이 기판 및 그 제조 방법
JP4211250B2 (ja) * 2000-10-12 2009-01-21 セイコーエプソン株式会社 トランジスタ及びそれを備える表示装置
JP3992922B2 (ja) 2000-11-27 2007-10-17 シャープ株式会社 液晶表示装置用基板及びその製造方法及びそれを備えた液晶表示装置
SG116443A1 (en) * 2001-03-27 2005-11-28 Semiconductor Energy Lab Wiring and method of manufacturing the same, and wiring board and method of manufacturing the same.
JP2003043523A (ja) * 2001-08-03 2003-02-13 Casio Comput Co Ltd 薄膜トランジスタパネル
JP3831868B2 (ja) 2001-08-13 2006-10-11 大林精工株式会社 アクティブマトリックス表示装置とその製造方法
JP3810725B2 (ja) * 2001-09-21 2006-08-16 株式会社半導体エネルギー研究所 発光装置及び電子機器
JP2003152086A (ja) 2001-11-15 2003-05-23 Semiconductor Energy Lab Co Ltd 半導体装置
JP2003173153A (ja) 2001-12-06 2003-06-20 Matsushita Electric Ind Co Ltd 信号線の配線方法および薄膜トランジスタアレイ基板
SG143063A1 (en) 2002-01-24 2008-06-27 Semiconductor Energy Lab Light emitting device and method of manufacturing the same
JP2003298064A (ja) 2002-04-01 2003-10-17 Sharp Corp 半導体装置およびその製造方法
JP4004835B2 (ja) 2002-04-02 2007-11-07 株式会社アドバンスト・ディスプレイ 薄膜トランジスタアレイ基板の製造方法
KR100436181B1 (ko) * 2002-04-16 2004-06-12 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판 제조방법
JP2004014958A (ja) 2002-06-11 2004-01-15 Fuji Electric Holdings Co Ltd 薄膜多結晶太陽電池とその製造方法
JP4248306B2 (ja) * 2002-06-17 2009-04-02 シャープ株式会社 液晶表示装置
US7205570B2 (en) * 2002-07-19 2007-04-17 Samsung Electronics Co., Ltd. Thin film transistor array panel
KR100852830B1 (ko) 2002-07-29 2008-08-18 비오이 하이디스 테크놀로지 주식회사 프린지 필드 스위칭 모드 액정표시장치의 제조방법
KR100870016B1 (ko) 2002-08-21 2008-11-21 삼성전자주식회사 박막 트랜지스터 어레이 기판 및 이를 포함하는 액정 표시장치
JP2004146691A (ja) * 2002-10-25 2004-05-20 Chi Mei Electronics Corp 微結晶薄膜の成膜方法、薄膜トランジスタの製造方法、薄膜トランジスタおよび薄膜トランジスタを用いた画像表示装置
CN100552893C (zh) * 2003-03-26 2009-10-21 株式会社半导体能源研究所 半导体装置及其制造方法
TW577176B (en) * 2003-03-31 2004-02-21 Ind Tech Res Inst Structure of thin-film transistor, and the manufacturing method thereof
JP4748954B2 (ja) 2003-07-14 2011-08-17 株式会社半導体エネルギー研究所 液晶表示装置
CN101483180B (zh) * 2003-07-14 2011-11-16 株式会社半导体能源研究所 液晶显示器件
TWI368774B (en) * 2003-07-14 2012-07-21 Semiconductor Energy Lab Light-emitting device
TWI336921B (en) * 2003-07-18 2011-02-01 Semiconductor Energy Lab Method for manufacturing semiconductor device
JP2005045017A (ja) 2003-07-22 2005-02-17 Sharp Corp アクティブマトリクス基板およびそれを備えた表示装置
JP2005050905A (ja) 2003-07-30 2005-02-24 Sharp Corp シリコン薄膜太陽電池の製造方法
US8937580B2 (en) * 2003-08-08 2015-01-20 Semiconductor Energy Laboratory Co., Ltd. Driving method of light emitting device and light emitting device
US7206048B2 (en) 2003-08-13 2007-04-17 Samsung Electronics Co., Ltd. Liquid crystal display and panel therefor
JP4242724B2 (ja) * 2003-08-21 2009-03-25 日本高圧電気株式会社 電流センサ内蔵開閉器
US7336336B2 (en) * 2003-10-14 2008-02-26 Lg. Philips Co. Ltd. Thin film transistor array substrate, method of fabricating the same, liquid crystal display panel having the same and fabricating method thereof
US7314785B2 (en) * 2003-10-24 2008-01-01 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
KR100560402B1 (ko) * 2003-11-04 2006-03-14 엘지.필립스 엘시디 주식회사 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법
KR100560404B1 (ko) * 2003-11-04 2006-03-14 엘지.필립스 엘시디 주식회사 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법
KR100682358B1 (ko) * 2003-11-10 2007-02-15 엘지.필립스 엘시디 주식회사 액정 표시 패널 및 제조 방법
KR101030056B1 (ko) * 2003-11-14 2011-04-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정표시장치 제조방법
JP2005167051A (ja) 2003-12-04 2005-06-23 Sony Corp 薄膜トランジスタおよび薄膜トランジスタの製造方法
KR20050060963A (ko) 2003-12-17 2005-06-22 엘지.필립스 엘시디 주식회사 박막 트랜지스터 어레이 기판 및 그 제조방법
TWI366701B (en) * 2004-01-26 2012-06-21 Semiconductor Energy Lab Method of manufacturing display and television
CN100502018C (zh) * 2004-02-06 2009-06-17 株式会社半导体能源研究所 薄膜集成电路的制造方法和元件基片
CN100565307C (zh) 2004-02-13 2009-12-02 株式会社半导体能源研究所 半导体器件及其制备方法，液晶电视系统，和el电视系统
JP4754841B2 (ja) * 2004-02-13 2011-08-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4238155B2 (ja) 2004-02-23 2009-03-11 シャープ株式会社 薄膜トランジスタ基板及びそれを備えた液晶表示装置並びにその製造方法
SG115733A1 (en) * 2004-03-12 2005-10-28 Semiconductor Energy Lab Thin film transistor, semiconductor device, and method for manufacturing the same
US7476306B2 (en) * 2004-04-01 2009-01-13 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for electroplating
JP2005322845A (ja) 2004-05-11 2005-11-17 Sekisui Chem Co Ltd 半導体デバイスと、その製造装置、および製造方法
US7433004B2 (en) 2004-06-11 2008-10-07 Sharp Kabushiki Kaisha Color filter substrate, method of making the color filter substrate and display device including the color filter substrate
EP1624333B1 (en) * 2004-08-03 2017-05-03 Semiconductor Energy Laboratory Co., Ltd. Display device, manufacturing method thereof, and television set
US7417249B2 (en) * 2004-08-20 2008-08-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a wiring including an aluminum carbon alloy and titanium or molybdenum
WO2006022259A1 (ja) 2004-08-24 2006-03-02 Sharp Kabushiki Kaisha アクティブマトリクス基板およびそれを備えた表示装置
US7247529B2 (en) * 2004-08-30 2007-07-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device
US7416928B2 (en) 2004-09-08 2008-08-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP4879530B2 (ja) 2004-09-08 2012-02-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8148895B2 (en) * 2004-10-01 2012-04-03 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method of the same
US7714948B2 (en) * 2004-12-16 2010-05-11 Sharp Kabushiki Kaisha Active matrix substrate, method for fabricating active matrix substrate, display device, liquid crystal display device, and television device
US8068200B2 (en) * 2004-12-24 2011-11-29 Casio Computer Co., Ltd. Vertical alignment liquid crystal display device in which a pixel electrode has slits which divide the pixel electrode into electrode portions
KR100793357B1 (ko) * 2005-03-18 2008-01-11 삼성에스디아이 주식회사 박막트랜지스터와 평판표시장치 및 그의 제조 방법
KR101216688B1 (ko) * 2005-05-02 2012-12-31 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이를 포함하는 액정 표시 장치
KR20060117671A (ko) 2005-05-13 2006-11-17 삼성전자주식회사 표시 장치
US7579220B2 (en) * 2005-05-20 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device manufacturing method
JP4105210B2 (ja) 2005-05-23 2008-06-25 シャープ株式会社 アクティブマトリクス基板、表示装置および画素欠陥修正方法
KR101146524B1 (ko) 2005-05-23 2012-05-25 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
KR101152528B1 (ko) 2005-06-27 2012-06-01 엘지디스플레이 주식회사 누설전류를 줄일 수 있는 액정표시소자 및 그 제조방법
US7576359B2 (en) * 2005-08-12 2009-08-18 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same
TWI485681B (zh) * 2005-08-12 2015-05-21 Semiconductor Energy Lab 顯示裝置
KR101298940B1 (ko) * 2005-08-23 2013-08-22 주식회사 동진쎄미켐 포토레지스트 조성물 및 이를 이용한 박막 트랜지스터기판의 제조방법
JP4753373B2 (ja) * 2005-09-16 2011-08-24 株式会社半導体エネルギー研究所 表示装置及び表示装置の駆動方法
KR101177720B1 (ko) * 2005-09-20 2012-08-28 엘지디스플레이 주식회사 액정표시장치와 그 제조방법
JP2007102225A (ja) * 2005-10-05 2007-04-19 Samsung Electronics Co Ltd 薄膜トランジスタ表示板及びその製造方法
KR101151799B1 (ko) * 2005-11-09 2012-06-01 엘지디스플레이 주식회사 액정표시장치용 어레이기판과 그 제조방법
KR100792300B1 (ko) * 2005-11-11 2008-01-07 비오이 하이디스 테크놀로지 주식회사 반투과형 액정표시장치의 어레이기판 제조방법
JP2007142059A (ja) 2005-11-17 2007-06-07 Hitachi Displays Ltd 表示装置の製造方法
EP1793367A3 (en) * 2005-12-02 2009-08-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8004481B2 (en) * 2005-12-02 2011-08-23 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
KR101383714B1 (ko) 2005-12-02 2014-04-09 삼성디스플레이 주식회사 액정 표시 장치
CN101313348B (zh) * 2005-12-02 2011-07-06 株式会社半导体能源研究所 半导体器件、显示设备以及电子设备
CN102360142B (zh) * 2005-12-05 2016-03-30 株式会社半导体能源研究所 液晶显示器
KR101232139B1 (ko) * 2005-12-13 2013-02-12 엘지디스플레이 주식회사 액정 표시 장치
KR101212146B1 (ko) 2005-12-14 2012-12-14 엘지디스플레이 주식회사 액정표시소자
KR101277606B1 (ko) * 2006-03-22 2013-06-21 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
CN101943834B (zh) 2006-04-04 2013-04-10 夏普株式会社 液晶显示装置
WO2007123244A1 (ja) 2006-04-24 2007-11-01 Sharp Kabushiki Kaisha 液晶表示装置
JP5329053B2 (ja) * 2006-05-24 2013-10-30 三星ディスプレイ株式會社 表示基板
US8106865B2 (en) * 2006-06-02 2012-01-31 Semiconductor Energy Laboratory Co., Ltd. Display device and driving method thereof
US8330492B2 (en) * 2006-06-02 2012-12-11 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device
TWI427682B (zh) * 2006-07-04 2014-02-21 Semiconductor Energy Lab 顯示裝置的製造方法
US8048473B2 (en) * 2006-07-04 2011-11-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device
US7863612B2 (en) * 2006-07-21 2011-01-04 Semiconductor Energy Laboratory Co., Ltd. Display device and semiconductor device
KR100867866B1 (ko) 2006-09-11 2008-11-07 베이징 보에 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 Ｔｆｔ-ｌｃｄ 어레이 기판 및 그 제조 방법
JP4386084B2 (ja) * 2007-03-06 2009-12-16 エプソンイメージングデバイス株式会社 液晶装置及び電子機器
KR200437941Y1 (ko) * 2007-03-26 2008-01-08 삼성물산 주식회사 위치파악이 용이한 텐던 스페이서
US9176353B2 (en) * 2007-06-29 2015-11-03 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
US7738050B2 (en) * 2007-07-06 2010-06-15 Semiconductor Energy Laboratory Co., Ltd Liquid crystal display device
TWI521292B (zh) * 2007-07-20 2016-02-11 半導體能源研究所股份有限公司 液晶顯示裝置
US7968885B2 (en) * 2007-08-07 2011-06-28 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
JP5553531B2 (ja) * 2009-06-03 2014-07-16 株式会社ジャパンディスプレイ 液晶表示装置
KR100993880B1 (ko) * 2010-07-30 2010-11-11 동아에스텍 주식회사 단차보강재가 구비된 데크플레이트
RU2655840C2 (ru) 2012-10-22 2018-05-29 Марс, Инкорпорейтед Аэрированный жевательный продукт литьевого формирования для домашних животных

Also Published As

Publication number Publication date
TW201932953A (zh) 2019-08-16
TW202020537A (zh) 2020-06-01
TWI793890B (zh) 2023-02-21
TW201835664A (zh) 2018-10-01
KR20140131494A (ko) 2014-11-13
JP2021107933A (ja) 2021-07-29
TWI694295B (zh) 2020-05-21
KR101537747B1 (ko) 2015-07-20
TWI663458B (zh) 2019-06-21
TW201418857A (zh) 2014-05-16
KR101537750B1 (ko) 2015-07-20
TW202230002A (zh) 2022-08-01
JP6339751B1 (ja) 2018-06-06
TW201812420A (zh) 2018-04-01
JP2021009407A (ja) 2021-01-28
US9766526B2 (en) 2017-09-19
US20130265518A1 (en) 2013-10-10
CN101339342A (zh) 2009-01-07
KR20130085398A (ko) 2013-07-29
US20220091453A1 (en) 2022-03-24
US11194207B2 (en) 2021-12-07
CN101872097B (zh) 2013-11-13
JP6622941B1 (ja) 2019-12-18
US8325285B2 (en) 2012-12-04
US20150001546A1 (en) 2015-01-01
TW201418858A (zh) 2014-05-16
KR101152949B1 (ko) 2012-06-08
TW202338467A (zh) 2023-10-01
US20200133041A1 (en) 2020-04-30
JP2022167959A (ja) 2022-11-04
JP2014067049A (ja) 2014-04-17
US20160011446A1 (en) 2016-01-14
TWI617871B (zh) 2018-03-11
JP2015028663A (ja) 2015-02-12
US10678107B2 (en) 2020-06-09
JP2023182678A (ja) 2023-12-26
US20240027863A1 (en) 2024-01-25
TW201418856A (zh) 2014-05-16
TWI531847B (zh) 2016-05-01
TWI666500B (zh) 2019-07-21
US20130077011A1 (en) 2013-03-28
US20120086012A1 (en) 2012-04-12
JP2017215616A (ja) 2017-12-07
JP7314376B2 (ja) 2023-07-25
TWI531849B (zh) 2016-05-01
US20190265528A1 (en) 2019-08-29
JP6622942B1 (ja) 2019-12-18
TW201619682A (zh) 2016-06-01
TWI749565B (zh) 2021-12-11
US20180011358A1 (en) 2018-01-11
US8842230B2 (en) 2014-09-23
TWI531848B (zh) 2016-05-01
US9188825B2 (en) 2015-11-17
US8111362B2 (en) 2012-02-07
JP2019194700A (ja) 2019-11-07
JP2016167077A (ja) 2016-09-15
US11726378B2 (en) 2023-08-15
JP6648186B2 (ja) 2020-02-14
US20090009677A1 (en) 2009-01-08
JP2020034918A (ja) 2020-03-05
JP6208279B2 (ja) 2017-10-04
JP7432052B2 (ja) 2024-02-15
CN101872097A (zh) 2010-10-27
KR20090004556A (ko) 2009-01-12
TW201106076A (en) 2011-02-16
TW202041946A (zh) 2020-11-16
US20200326572A1 (en) 2020-10-15
KR20100080580A (ko) 2010-07-09
CN101339342B (zh) 2012-07-04
JP2023138517A (ja) 2023-10-02
KR101517527B1 (ko) 2015-05-04
JP2018141995A (ja) 2018-09-13
US8462286B2 (en) 2013-06-11
US10338447B2 (en) 2019-07-02
TW200916930A (en) 2009-04-16
JP2009038353A (ja) 2009-02-19
JP2020034917A (ja) 2020-03-05
US7738050B2 (en) 2010-06-15
TWI696027B (zh) 2020-06-11
TWI432864B (zh) 2014-04-01
US20100238391A1 (en) 2010-09-23
TWI432863B (zh) 2014-04-01
JP2014075590A (ja) 2014-04-24
JP6860738B2 (ja) 2021-04-21
US10712625B2 (en) 2020-07-14
JP2018151638A (ja) 2018-09-27
JP7130805B2 (ja) 2022-09-05

Similar Documents

Publication Publication Date Title
JP6622942B1 (ja) 液晶表示装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140324

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20141112

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20141118

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141202

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150224

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150305

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150407

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150409

R150 Certificate of patent or registration of utility model

Ref document number: 5731621

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250