JP5552394B2 - シリコン含有ハードマスクをパターンエッチングする方法 - Google Patents

シリコン含有ハードマスクをパターンエッチングする方法 Download PDF

Info

Publication number
JP5552394B2
JP5552394B2 JP2010176396A JP2010176396A JP5552394B2 JP 5552394 B2 JP5552394 B2 JP 5552394B2 JP 2010176396 A JP2010176396 A JP 2010176396A JP 2010176396 A JP2010176396 A JP 2010176396A JP 5552394 B2 JP5552394 B2 JP 5552394B2
Authority
JP
Japan
Prior art keywords
etching
layer
silicon
volume
chf
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010176396A
Other languages
English (en)
Other versions
JP2011009761A (ja
Inventor
ヤン,デュー
シェン,メイホア
デシュムク,シャシャンク,シー.
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of JP2011009761A publication Critical patent/JP2011009761A/ja
Application granted granted Critical
Publication of JP5552394B2 publication Critical patent/JP5552394B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32009Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082Radio frequency generated discharge
    • H01J37/32174Circuits specially adapted for controlling the RF discharge
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32009Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082Radio frequency generated discharge
    • H01J37/321Radio frequency generated discharge the radio frequency energy being inductively coupled to the plasma
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Plasma & Fusion (AREA)
  • Analytical Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)

Description

[0003]1.本発明の分野
[0004]本発明はシリコン含有誘電物質をエッチングする方法に関する。特に、本発明は、特徴部サイズが約0.15μm以下である半導体デバイス特徴部の後続のパターンエッチングの間、ハードマスクとして用いられるシリコン含有誘電物質の層をパターンエッチングする方法に関する。
[0005]2.背景技術の簡単な説明
[0006]シリコン含有誘電物質(例えば、窒化シリコン、酸化シリコン、酸窒化シリコン)は、半導体構造において基礎となる層をパターンエッチングするためのハードマスクとしてしばしば用いられる。シリコン含有誘電体層自体は、典型的には、上に横たわっているパターン形成フォトレジストを用いてパターン形成される。ハードマスクパターン形成ステップの間、上に横たわっている有機フォトレジストに相対してシリコン含有誘電体層をエッチングする選択性が重要である。本明細書に用いられる“選択性”又は“エッチング選択性”の用語は、或るプラズマ源ガスと処理条件を用いて第一物質(例えば、シリコン含有誘電物質)のエッチング速度と第二物質(例えば、フォトレジストのような)のエッチング速度の比率を意味する。
[0007]シリコン含有誘電物質をパターンエッチングするための従来のプラズマエッチングプロセスは、典型的には、CFとCHの組み合わせである供給源ガスを用いる。このエッチング化学は、上に横たわっているフォトレジストに相対してシリコン含有誘電体層をエッチングする良好な(少なくとも1.5:1)選択性を与えるが、シリコン含有誘電体層へのトレンチの得られたエッチングプロファイルは、典型的には、図2Aに示されるように先細りになる。シリコン含有誘電体層は下にある物質層の後続のパターンエッチングのためのハードマスクとして用いられるので、シリコン含有誘電体層のパターン形成されたエッチングプロファイルが、可能な限り90°に近い(典型的には約88°〜92°の範囲にある)、水平ベースに対してエッチングされたライン側壁角度を示すことが重要である。ほぼ90°のエッチングプロファイルからのいかなる偏差も、下にある層のエッチングプロファイルに反映される。
[0008]
[0009]我々は、上に横たわっているフォトレジストに相対してシリコン含有誘電体層をエッチングする良好な選択性を与えつつ、シリコン含有誘電物質の層へ0.15μmサイズ以内の特徴部をパターンエッチングする方法を発見した。シリコン含有誘電物質は、典型的には窒化シリコンであるが、例としてで限定としてでなく、酸化シリコン又は酸窒化シリコンであってもよい。ラインとスペースのパターンをエッチングする場合、該方法を193nm放射光に敏感であるフォトレジストと組み合わせて用いたときに特に平滑にエッチングされた側壁プロファイルや良好なエッチングプロファイルが得られる。
[0010]シリコン含有誘電物質をプラズマエッチングするために用いられる供給源ガスは、CHFと組み合わせたCFを含んでいる。四フッ化炭素(CF)は、フッ素エッチング化学種の優れた供給源を示し、CHFは露出したフォトレジスト表面のポリマー生成と不働態化を示し、フォトレジストの寿命を延長する。我々は、約2:3〜約3:1の範囲のプラズマ供給源ガスにおけるCFとCHFの容積比が、平滑にエッチングされた側壁面(表面粗さは5nm未満である)、垂直にエッチングされたラインプロファイル(約88°〜約92°の範囲にある角度を示す)、上に横たわっているフォトレジストに相対してシリコン含有誘電体層をエッチングする良好な(約1.5:1以上)選択性を与えることを発見した。典型的には、プラズマ供給源ガスにおけるCFとCHFの容積比は、約1:1〜約2:1の範囲内にある。
[0011]我々は、また、垂直にエッチングされたラインプロファイルを得るために、エッチング処理チャンバに対する全ガスフローが増加するにつれて、プラズマ供給源ガス中のCFとCHFの容積比を下げなければならない(即ち、プラズマ供給源ガス中のCHFの相対量を増加させなければならい)ことも見出した。マスクオープンプロセスの間、チャンバに対する全フッ素フローを調節することによって、基板ウェハ全体のCDパターンに合わせることが可能であり、ウェハ全体に半導体構造内の下にある層に続いて行われるエッチングプロセス内の不均一性を補償することが可能である。
[0012]エッチング法は、枚葉式(decoupled)プラズマ源を有する半導体処理チャンバにおいて行われる場合に特に十分に作用する。エッチングの間のそのような処理チャンバ内のプロセスチャンバ圧は、典型的には約4mTorr〜約60mTorrの範囲にあり、更に典型的には約20mTorr〜約60mTorrの範囲にある。
[0013]我々は、上記エッチング法が、当該技術において既知の種類の193nm放射光に敏感であるある種のフォトレジストと組み合わせて特に十分に作用することを見い出した。該方法は、約1.5:1以上のフォトレジストに相対してシリコン含有誘電体層をエッチングする選択性を与える。該方法は、また、半導体構造においてエッチングされたシリコン含有誘電体層と下にある水平層間に86°〜92°の範囲にあるエッチングされたラインプロファイル側壁角を与える。更に、該方法は、約0.10μm未満の特徴部サイズに重要である、エッチングされた側壁粗さを約5nm以下に低下させる。
[0036]
[0037]シリコン含有誘電物質の層をパターンエッチングする方法が本明細書に開示される。該方法は、193nm放射光に敏感であるフォトレジストを用いたシリコン含有誘電体層をパターンエッチングするときに特に有用であり、パターン形成されたシリコン含有誘電体層は、特徴部サイズが約0.15μm以下;より典型的には約0.1μm以下の半導体デバイス特徴部のパターンエッチングのためのハードマスクとして続いて用いられる。
[0038]本発明の方法の様々な実施形態を行うための例示的処理条件を次に示す。下記の実施形態の方法は、ゲート構造のエッチングにハードマスクとしてシリコン含有誘電物質の使用に関係するが、下記のエッチング化学と処理条件は、例えば、トレンチ又は他の半導体特徴部のエッチングにおいて、シリコン含有誘電物質がマスキング層として用いられるいかなるときにも使用し得る。
[0039]詳細な説明の前置きとして、もし文脈が明白に異なっていることを指示しなければ、本明細書及び添付の特許請求の範囲に用いられるように“a”、“an”及び“the”という単数形は複数の対象を含むことを留意すべきである。
[0040]I.発明を実施するための装置
[0041]本明細書に記載される実施形態のエッチング方法は、典型的には、1996年5月7日の第11回プラズマ処理国際シンポジウムの会報でYan Yeらによって記載され、また、電気化学協会誌96−12巻、pp.222−233(1996)で発表された種類の枚葉式プラズマ源(DPS)を有するプラズマエッチングチャンバにおいて行われる。特に、本明細書に記載される実施形態実施例のエッチングプロセスは、カリフォルニア州サンタクララのアプライドマテリアルズ社から入手できるCENTURA(登録商標)DPSII(登録商標)プラズマエッチングチャンバで行われた。本明細書に記載されるエッチングを行うために用いられたこの装置は、下記で詳述される。しかしながら、当業界で知られる他の装置も本発明を行うために用いることができることは予想される。
[0042]図4Aは、本明細書に記載されるエッチングプロセスを行うために用いられた種類のCENTURA(登録商標)DPSII(登録商標)プラズマエッチングチャンバ400を示す略断面である。処理中、基板422は、スリットバルブ434を通ってチャンバ400へ導入される。基板422は、DC電圧をチャック表面(示せず)上の誘電膜の下にある導電層に印加することにより、静電チャック(ESC)カソード424の表面上に生成された静電荷によって定位置に保持される。エッチングガスは、ガス分配アセンブリ416によってチャンバ400内に導入される。エッチングチャンバ400は、誘導結合プラズマRF源電力402を用い、プラズマ処理チャンバ領域412における高密度プラズマ414を生成し維持するために外部誘導コイル404と内部誘導コイル406に接続される。プラズマ源電力402は、外部コイル404に電力を供給する第一電力分配システム408と、内部コイル406に電力を供給する第二電力分配システム410へ分配される。基板422は、RF源428と整合ネットワーク426によってバイアスが掛けられる。プラズマ源402と基板バイアス手段428への電力は、別個のコントローラ(示せず)によって制御される。エッチング副生成物と過剰な処理ガス413は、ポンプ432によってスロットルバルブ430を通ってチャンバから排気され、所望の処理チャンバ圧を維持する。半導体基板422の温度は、基板422が置かれている静電チャックカソード424の温度を用いて制御される。典型的には、ヘリウムガスフローは基板とペデスタル間の熱伝達を容易にするために用いられる。
[0043]本明細書に記載された実施例に記載される基板を処理するために用いられるエッチングプロセスチャンバは図4Aに概略が示されているが、当業者は本明細書に記載されるプラズマ供給源ガス組成物以外のプロセス条件におけるいくつかの容易に明らかな調整で、当業界で用いうるエッチングプロセッサのいかなるものも用いることができる。例えば、本発明の方法は、代わりにアプライドマテリアルズ社のMXP又はMXP+ポリシリコンエッチングチャンバのような、プラズマ生成電源への電力と基板バイアス手段への電力が単一電源で供給されるエッチング処理装置で行うこともできる。
[0044]図4Bは、アプライドマテリアルズ社のMXP+ポリシリコンエッチングチャンバ450の概略であり、当技術において既知の平行プレートプラズマエッチングチャンバである。MXP+ポリシリコンエッチングチャンバは、簡易化二次元ガス分配プレート452を含み、チャンバ全体により一様なガス分配を可能にさせる。フォーカスリング456はカソード458と共に移動し、結果として装置内の移動部分が少なくなるためにパーティクル生成が減少する。高温カソード458は、独立して温度制御(示せず)され、ペデスタル温度プローブ462から読み取る温度に反応して機能し、プロセスチャンバ温度を超える温度で作動させることができる。処理すべき基板(示せず)は、静電チャックペデスタル460に置かれ、カソード458に接続される。
[0045]II.シリコン含有誘電体層をパターンエッチングする例示的方法
[0046]図1Aは、本明細書に記載されるエッチング方法の実施形態を行うための典型的な出発構造100を示すである。構造100は、最上部から底面まで次の層:パターン形成された193nmフォトレジスト層114;パターン形成された底面抗反射コーティング(BARC)層112;シリコン含有誘電体層110;タングステン層108;ポリシリコン層106;ゲートオキサイド層104を含み、全て単結晶シリコン基板102の上に横たわっている。
[0047]半導体構造100における様々な層は、次のように、当該技術において既知の従来の堆積技術を用いて堆積した。
[0048]ゲートオキサイド層104は通常は酸化シリコン層であり、当該技術において既知の技術に従って熱酸化によって形成した。ゲートオキサイド層104は、厚さが約15オングストローム〜50オングストロームの範囲であった。
[0049]ポリシリコン層106は、当該技術において既知の技術に従って、化学気相堆積(CVD)によって堆積した。ポリシリコン層106は、厚さが約500オングストローム〜約2000オングストロームの範囲であった。
[0050]タングステン層108は、当該技術において既知の技術に従って、CVDによって堆積した。タングステン層108は、厚さが約300オングストローム〜約1000オングストロームの範囲であった。
[0051]下記の実施例においては、シリコン含有誘電体層110は窒化シリコンとした。しかしながら、シリコン含有誘電体層110は、代わりに酸化シリコン又は酸窒化シリコンを含んでもよい。任意により、シリコン含有誘電体層110は、例としてで限定としてでなく、酸化シリコンの上部層及び窒化シリコンの下部層を有する二層であってもよい。
[0052]窒化シリコン層110は、当該技術において既知の技術に従って、低圧CVD(LPCVD)又はプラズマ増強CVD(PECVD)によって堆積した。窒化シリコン層110は、厚さが約1000オングストローム〜約2500オングストロームの範囲であった。
[0053]抗反射コーティングが定常波と後方散乱光を減少させるためにフォトレジストと組み合わせて用いられるので、フォトレジスト内のイメージングがより良く制御され得る。ARC層がフォトレジスト層の下にある場合には、一般に底面抗反射コーティング(BARC)と言われる。本実施例においては、有機BARC層112は、当該技術において既知のスピン−オン技術によって堆積した。有機BARC層112は、厚さが約500オングストローム〜約1500オングストロームの範囲であった。
[0054]フォトレジスト層114は、約100nm〜約200nmの範囲にある放射光に敏感なフォトレジストとした。典型的には、フォトレジストは、化学的に増幅された有機ポリマー系組成物であり、JSRコーポレーション(日本、東京);AZエレクトロニックマテリアルズ(ニュージランド、サマーヴィル);シプレイ社(マサチューセッツ州、マルボロ)を含む多くの製造業者から入手できる。そのようなフォトレジストの典型的な膜厚は、約2000オングストローム〜約3000オングストロームの範囲にある。フォトレジスト114層の厚さとパターン形成法は、用いられる具体的なフォトレジスト材料や基礎となる基板にエッチングすべきパターンに左右される。本実施例においては、2000オングストローム厚の窒化シリコン層を通って150nm未満の幅であるラインとスペースをパターンエッチングする場合、レジスト膜厚は約3000オングストロームとした。フォトレジストの最大の厚さは、開発されているフォトレジストのアスペクト比と用いられるフォトレジストの特性に制限される。有利な結果を得るために、開発されているフォトレジストのアスペクト比は、典型的には約4:1以下;より典型的には約3:1以下である。
[0055]パターン形成されたフォトレジスト層114は、下にあるBARC層112にパターンを転写するためのマスクとして用いた。BARC層112を通るラインとスペースのパターンエッチングは、CFとアルゴンを含むプラズマ供給源ガスを用いて行われた。有機BARC層112のパターンエッチングの典型的なプロセス条件は、次の通り;100sccmのCF;100sccmのAr;4mTorr〜20mTorrのプロセスチャンバ圧;300W〜1000Wのプラズマ源電力;30W〜100Wの基板バイアス電力(約−60V〜−1000Vの基板バイアス電圧);40℃〜80℃の基板温度とした。エッチング時間は、エッチングされる具体的な有機BARC層の組成と厚さに左右される。厚さが約800オングストロームのBARC層の場合、エッチング時間は典型的には約20秒〜約30秒の範囲にある。
[0056]III.窒化シリコンのエッチング比較例
[0057]本出願と同日出願の、共同所有される、同時係属米国特許出願第 号(代理人事件整理番号AM−6867)(“出願”)は、シリコン含有誘電物質の層へ約0.13μm〜約0.25μmの範囲にある特徴部サイズをパターンエッチングする方法を開示している。エッチング法は、約30〜約70容積%のCH、約30〜約70容積%のCF、約2〜約20容積%のOを含むプラズマ供給源ガスから生成されたプラズマを用いることを含んでいる。プラズマ供給源ガスは、例として限定せずに、ヘリウム、アルゴン、ネオン、キセノン又はクリプトンのような不活性ガスで希釈されてもよい。しばしば、非反応性希釈ガスはヘリウムである。しばしば、プラズマ供給源ガスは、約10〜約25容積%のCH、約10〜約25容積%のCF、約2〜約10容積%のO、約50〜約70容積%のヘリウムを含むように選択される。該方法は、典型的には、枚葉式プラズマ源を有する半導体処理チャンバにおいて行われる。エッチング中の処理チャンバ圧は、典型的には約4mTorr〜約10mTorrの範囲にある。248nm放射光に敏感であるフォトレジストと組み合わせて用いる場合、該方法によりフォトレジストに相対してシリコン含有誘電物質をエッチングする良好な選択性(約2:1以上)と優れたエッチングプロファイル制御の双方が得られる。該方法により、約5nm以下のエッチング側壁面の粗さが得られつつ、半導体構造においてエッチングされたシリコン含有誘電体層と下にある水平層間に80°〜89°の範囲にあるラインエッチングプロファイル側壁角が得られる。
[0058]しかしながら、半導体デバイスの特徴部サイズが約0.13μmより小さくなるにつれて、約200nm未満の波長光で画像化され得るフォトレジストを用いることが必要である。193nm放射光によって画像化しうる一般的なフォトレジストは、JSRコーポレーション(日本、東京);AZエレクトロニックマテリアルズ(ニュージランド、サマーヴィル);シプレイ社(マサチューセッツ州、マルボロ)を含む、多くの製造業者から入手しうる。
[0059]我々が、窒化シリコン層に0.13μmのラインとスペースパターンをパターンエッチングするために脂環式ポリマー樹脂技術に基づいた、150nm未満のフォトレジストと組み合わせて、’ 出願(AM−6867)に開示されたCH/CF/Oエッチング化学の使用を試みたとき、その結果として次の比較例で記載されるように、著しい側壁ストライエーション、先細りプロファイル、又はその双方を有するハードマスク開口部であった。
[0060]次の比較例は、図1に示される出発構造100を用いて行った。種々の層の厚さは、次の通り;3000オングストローム厚のパターン形成193nmフォトレジスト層114(JSRコーポレーション、日本、東京);800オングストローム厚のパターン形成有機BARC層112;2000オングストローム厚の窒化シリコン層110;500オングストローム厚のタングステン層108;800オングストローム厚のポリシリコン層106;15オングストローム厚の酸化シリコンゲート層であり、全て単結晶シリコン基板102の上に重ねて堆積された。
[0061]有機BARC層112のパターン形成後、窒化シリコン層110がエッチングされた。窒化シリコンエッチングは、アプライドマテリアルズ社のDPSIIプラズマエッチングチャンバ(図4に示され種類の)において行った。窒化シリコン層110のプラズマエッチングは、次のプラズマ供給源ガス組成物とエッチングプロセス条件;30sccmのCF、60sccmのCH、5sccmのO;4mTorrのプロセスチャンバ圧;1200Wのプラズマ源電力;250Wの基板バイアス電力;及び60℃の基板温度を用いて行った。
[0062]図1Bは、エッチングがCF/CH/Oエッチング化学と上で示したプロセス条件を用いて行われたときに、窒化シリコン層110のパターンエッチング後の構造100を示す略正面である。窒化シリコン層110へエッチングしたトレンチ111が先細りプロファイルを有する、エッチングされた窒化シリコン層のプロファイルに留意されたい。
[0063]図2A−図2Cは、0.20μmのラインとスペースパターンでエッチングされた窒化シリコン層200から撮られた顕微鏡写真から追跡された概略であり、そこでのエッチングは、193nm放射光に敏感な脂環式系フォトレジストと組み合わせて、’ 出願に記載されるCF/CH/Oエッチング化学を用いて行った。図2Aは、エッチングが約32容積%のCF、63容積%のCH、5容積%のOエッチング化学からなるプラズマ供給源ガス組成物を用いて行われたときの窒化シリコン層200を示す略断面正面である。エッチングされたトレンチ211は、ほぼ先細りプロファイルを示す。
[0064]出願は、プロファイル制御のためのプラズマ供給源ガスにOを加えることを教示している。それ故、ライン210のより垂直なエッチングプロファイルを得ることを望む際に、我々はプラズマ供給源ガス中のOを14容積%(その残りの供給源ガスのCFとCHの相対割合)まで増加させた実験を行った。窒化シリコン層のプラズマエッチングは、下記のプラズマ供給源ガス組成物とエッチングプロセス条件:30sccmのCF;60sccmのCH;15sccmのO;4mTorrの処理チャンバ圧;1000Wのプラズマ源電力;250Wの基板バイアス電力;60℃の基板温度で行った。
[0065]得られたエッチングプロファイルは、図2Aに示されるものより垂直であった。しかしながら、エッチング側壁は、激しいストライエーションを示し、特に粗い(表面の粗さは約15nm)ものであった。図2Bは、ストライエーションを示したエッチングされた窒化シリコン層210を示す略側面である。図2Cは、図2Bのエッチングされた窒化シリコン層210を示す略平面である。エッチングされたラインは、側壁ストライエーションのために非常に不均一なライン幅を示している。
[0066]シリコン含有誘電体層は下にある物質層の後続のパターンエッチングのためにハードマスクとして用いられるので、マスキング層側壁表面はできる限り平滑であること、また、シリコン含有誘電体層のパターン形成されたエッチングプロファイルはできる限り90°に近い水平ベースについて側壁角を示すことが重要である。マスク開口部のエッチングプロファイルにおけるあらゆる不均一性及び/又は先細りは、下にある層のエッチングプロファイルに反映されるだろう。
[0067]それ故、我々は、脂環式ポリマー樹脂技術に基づくように、ある種の193nmフォトレジストと組み合わせて用いられる場合に、平滑なエッチング特徴部側壁と垂直なエッチングプロファイルを与えるシリコン含有誘電物質の層をパターンエッチングする方法を開発する必要があった。
[0068]IV.本発明の実施形態実施例
[0069]我々は、ある種の193nmフォトレジストと組み合わせて用いた場合に、フォトレジストに相対してシリコン含有誘電体層をエッチングするための良好な選択性、平滑なエッチングプロファイル、良好なエッチングプロファイル制御を示すシリコン含有誘電物質の層をパターンエッチングする方法を開発してきた。シリコン含有誘電物質をプラズマエッチングするために用いられる供給源ガスは、CFをCHFと組み合わせて含んでいる。
[0070]次の実施例は、図1に示される出発構造100を用いて行った。種々の層の厚さは、次の通り;3000オングストローム厚のパターン形成193nmフォトレジスト層114(JSRコーポレーション、日本、東京、);800オングストローム厚のパターン形成BARC層112;2000オングストローム厚の窒化シリコン層110;500オングストローム厚のタングステン層108;800オングストローム厚のポリシリコン層106;15オングストローム厚の酸化シリコンゲート層であり、全て単結晶シリコン基板102の上に横たわって堆積された。
[0071]BARC層112のパターン形成後、窒化シリコン層110をエッチングした。窒化シリコンエッチングは、アプライドマテリアルズ社のDPSIIプラズマエッチングチャンバ(図4に示)で行った。各実験の間に用いられた窒化シリコンエッチングプロセス条件を、下記にある表1と表2に示す。
[0072]
Figure 0005552394
[0073]
Figure 0005552394
[0074]図1Cは、窒化シリコン層110をパターンエッチングした後の構造100を示すである。図1Cに示されるように、エッチングされた窒化シリコン層110は、θで示される、ほぼ垂直なラインプロファイルを有する。
[0075]図3A−図3Cは、ラインとスペースパターンでエッチングされた窒化シリコン層300を撮った顕微鏡写真に基づくであり、エッチングは実験#8(上記の図2から)のエッチング化学とプロセス条件を用いて行った。図3Aは、窒化シリコン層300のを示す略断面正前である。エッチングされたラインは、垂直な側壁プロファイルを示し、側壁と側壁のベースの水平面間の角度θは、約88°〜約92°の範囲にある。図3Bは、図3Aのエッチングされた窒化シリコン層300を示す略側面である。図2Bに示される側壁に比べてストライエーションの減少に留意されたい。図3Cは、図3Aのエッチングされた窒化シリコン層300を示す略平面である。図3Cに示されるエッチングされたラインは、図2Cのエッチングされたラインより、より一様なライン幅を示している。
[0076]脂環式ポリマー樹脂技術に基づく、193nmフォトレジストと組み合わせて
出願に開示されたCH/CF/Oエッチング化学を用いて窒化シリコン層のパターンエッチングしたとき、我々はCHエッチングガスとフォトレジストからの化学種との組み合わせの結果としてエッチングされた表面上に生成されるポリマーが非常に軟らかいことがわかった。軟らかいポリマーは、図2Bに示される不均一な窒化シリコン側壁210を誘発し、図2Cに示される平面から明らかな、エッチングの間のフォトレジストパターンプロファイルにおける歪みを生じた。メタクリレートとのブロックポリヒドロキシスチレン(マサチューセッツ州、マルボロのシプレイ社から入手できる)に基づくもののように、ある他の種類のポリマー結合剤樹脂とほど共に密に充填することができないフォトレジストの脂環式ポリマー結合剤の組成のために、フォトレジスト自体が窒化シリコンエッチングプロセスの間に歪むことも起こりうるが、この変形問題を証明されてはいない。エッチングプロセス中、フォトレジストの歪みによって、図2Bと図2Cに見られる窒化シリコン側壁のストライエーションと不均一性が生じ得る。
[0077]脂環式ポリマー樹脂技術に基づき193nmフォトレジストと組み合わせた水素を多く含んだではないCHFポリマー形成エッチングガスの使用により、フォトレジスト表面上に多孔性の低い又はより密度の高いポリマーの生成が生じるということが我々の結論である。減少した厚さでさえ、このポリマーは一様にプラズマエッチングを保持することができ、このことは図3Bに示され、図3Cに示される平面に証明される平滑でストライエーションのない窒化シリコン側壁300に反映された。窒化シリコンハードマスク表面上の平滑な側壁により、続いてエッチングされた下にある層のより一様なエッチングプロファイルが生じる。
[0078]一般に、我々はプラズマ供給源ガス中のCFとCHFの容積比を下げ、プロセスチャンバ圧を上げることにより、フォトレジストに相対して窒化シリコンをエッチングするより良好な選択性とフォトレジストの少ないファセット形成を見出した。約1:1〜約2:1の範囲内のCFとCHFの容積比で、また、約20mTorr〜約60mTorrの範囲のプロセスチャンバ圧で好都合な結果が達成された。
[0079]我々は、CFとCHFの容積比を変化させたときの基板の表面全体のエッチング均一性を調べるために一連の実験を行った。我々は、次のエッチング化学とプロセス条件:300sccmのCF;250sccmのCHF;30mTorrの処理チャンバ圧;500Wのプラズマ源電力;100Wの基板バイアス電力;60℃の基板温度を、窒化シリコン層をパターンエッチングするために用いたときの、シリコン基板ウェハの密度の高い単離した特徴部領域におけるCDバイアスを測定した。本明細書に用いられる“CDバイアス”という用語は、エッチングされたラインのライン幅とラインをパターン形成するために用いられるフォトレジストのライン幅間の差を意味する。“密度の高い特徴部領域”という用語は、特徴部が共に密接して隔置される基板上の領域を意味し;“単離した特徴部領域”は、特徴部が比較的離れた間隔で配置される基板上の領域を意味する。
[0080]図5Aは、基板の密度の高い特徴部領域におけるウェハ中心から半径504の関数としてのCDバイアス502を示したグラフ500である。本明細書に用いられる“半径”という用語は、ウェハのエッジに向かって円形の基板ウェハの中心から移動した距離を意味する。図5Bは、基板の単離した特徴部領域におけるウェハ中心から半径524の関数としてのCDバイアス522を示すグラフ520である。図5Aを参照すると、密度の高い特徴部領域における平均CDバイアスは、0.0114μmの範囲で−0.0143μmであった。図5Bを参照すると、単離した特徴部領域における平均CDバイアスは、0.0175μmの範囲で−0.0033μmであった。
[0081]我々は、次のエッチング化学とプロセス条件;200sccmのCF;130sccmのCHF;45mTorrの処理チャンバ圧;500Wのプラズマ源電力;100Wの基板バイアス電力;60℃の基板温度を、窒化シリコン層をパターンエッチングするために用いたときのシリコン基板ウェハの密度の高い単離した特徴部領域のCDバイアスを測定した。図6Aは、基板の密度の高い特徴部領域におけるウェハ中心から半径604の関数としてのCDバイアス602を示すグラフ600である。図6Bは、基板の単離した特徴部領域におけるウェハ中心から半径624の関数としてのCDバイアス622を示すグラフ620である。図6Aを参照すると、密度の高い特徴部領域における平均CDバイアスは、0.0131μmの範囲で−0.0167μmであった。図6Bを参照すると、単離した特徴部領域における平均CDバイアスは、0.0183μmの範囲で−0.0045μmであった。
[0082]図5と図6に示される実験結果の比較から、わずかに良好なエッチング均一性がCFとCHFの低い容積比率(図5の1.2:1と図6の1.5:1)と低いプロセスチャンバ圧(図5の30mTorrと図6の45mTorr)で達成されたことが示される。
[0083]我々は、CFとCHFの容積比を変えたときの基板の密度の高い特徴部領域におけるエッチング均一性を調べるために他の一連の実験を行った。図7Aは、200sccmのCFと110sccmのCHFのプラズマ供給源ガス組成物を窒化シリコン層をパターンエッチングするために用いたときの基板の密度の高い特徴部領域におけるウェハ中心から半径704の関数としてのCDバイアス702を示すグラフ700である。図7Bは、255sccmのCFと185sccmのCHFのプラズマ供給源ガス組成物を窒化シリコン層をパターンエッチングするために用いたときの基板の密度の高い特徴部領域における半径724の関数としてのCDバイアス722を示すグラフ720である。図7Cは、280sccmのCFと217sccmのCHFのプラズマ供給源ガス組成物を窒化シリコン層をパターンエッチングするために用いたときの基板の密度の高い特徴部領域におけるウェハ中心から半径744の関数としてのCDバイアス742を示すグラフ740である。図7Dは、300sccmのCFと250sccmのCHFのプラズマ供給源ガス組成物を窒化シリコン層をパターンエッチングするために用いたときの基板の密度の高い特徴部領域における半径764の関数としてのCDバイアス762を示すグラフ760である。他のプロセス条件は、次の通り:30mTorrの処理チャンバ圧;500Wのプラズマ源電力;100Wの基板バイアス電力;60℃の基板温度に一定に保持した。
[0084]図7Aを参照すると、密度の高い特徴部領域における平均CDバイアスは、0.019μmの範囲で−0.015μmであった。図7Bを参照すると、密度の高い特徴部領域の平均CDバイアスは、0.013μmの範囲で−0.003μmであった。図7Cを参照すると、0.008μmの範囲を持つ−0.01μmだった。図7Dを参照すると、密度の高い特徴部領域の平均CDバイアスは、0.012μmの範囲で−0.009μmであった。
[0085]一般的には、280sccmのCFと217sccmのCHF(CF:CHF 1.3:1)のプラズマ供給源ガス組成物が、図7Cに示されるように、最良のCD均一性を示した。
[0086]エッチング中、エッチングプロセス副生成物はエッチングされた特徴部表面上に集まる。エッチング副生成物の量は、典型的には、基板ウェハの一領域から他の領域まで(例えば、ウェハ中心からエッジ間で)変化する。エッチングチャンバ400のプラズマ処理領域412内のエッチングガスやエッチングプロセス副生成物の滞留時間が長くなれば(図4Aに示される)、エッチング副生成物の集まる量は多くなる。滞留時間が長すぎれば、エッチング副生成物はウェハの特定の領域上に過度に集まることがあり、それによってCD均一性が影響する。プラズマ処理領域内のエッチングガスやエッチング副生成物の滞留時間は、チャンバへガスの全流量を増加させ、チャンバから除去するガスのポンプ流量を増加させることによって短縮させることができる。滞留時間を短縮させることは、ウェハの特定領域に過度のエッチング副生成物堆積生成物を防止することができ、より一様なCD分布が得られる。
[0087]CF/CHFエッチングプロセスの重要なパラメータは、処理チャンバへのフッ素含有化学種の全フローである。我々は、CFとCHFの一定比を維持しつつチャンバへの全ガスフローを増加させることにより、アンダカットエッチングプロファイルが生じることがわかった(即ち、約92°より大きいエッチングプロファイル角)。それ故、垂直プロファイルを得るために、全ガスフローが増加するにつれて、プラズマ供給源ガスにおけるCHFの相対量を増加させる(即ち、プラズマ供給源ガスにおけるCFとCHFの容積比を下げなければならない)必要がある。プラズマ供給源ガスにおけるCHFの相対量が増加する結果として、プラズマ中で不働態化する化学種の存在が増加するためにフォトレジストに相対して窒化シリコンをエッチングする選択性が増大する。
[0088]は、窒化シリコン層をエッチングするために用いられるプラズマ供給源ガスにおけるCF:CHFの種々の容積比についてウェハ中心から半径804の関数としてCDバイアス802を示すグラフ800である。一定チャンバ圧でチャンバに対して全ガスフローが増加するにつれて、CDバイアス分布は、基板ウェハのエッジにおいてCD損失が多いから基板ウェハの中心においてCD損失が多いまで変化する。このことはエッチング速度データと一致し、多い全ガス流量でのウェハ中心でエッチング速度が速い。をまた参照すると、CDバイアス均一性に対して最も有利な条件は、280sccmのCFと217sccmのCHFを含むプラズマ供給源ガス組成物を用いて得られた。
[0089]に示されるように、プラズマ供給源ガスにおけるCF:CHFの容積比が変化するにつれて、基板ウェハ全体のCDバイアス分布は変化する。結果として、各々具体的なプラズマ供給源ガス組成物は、それ自体の“サイン”のCDバイアス分布を有する。それ故、半導体構造内の下にある層上に続いて行われるエッチングプロセスのCD不均一性を補償する、具体的なサインを有するプラズマ供給源ガス組成物を選択することによって基板ウェハ全体のCD均一性を調整することが可能である。
[0090]は、アプライドマテリアルズ社のDPSIIエッチングチャンバが窒化シリコンエッチングを行うために用いられるときのチャンバに対して有利なCF:CHFの容積比902と全ガスフロー(CF+CHF)904を示すグラフ900である。
[0091]本方法の実施形態によれば、シリコン含有誘電物質のエッチングは、典型的には約50〜約75容積%のCFと、約25〜約50容積%のCHFを含む供給源ガスから生成されるプラズマを用いて行われる。しばしば、プラズマ供給源ガスは、約50〜約65容積%のCFと、約35〜約50容積%のCHFを含むよう選択される。
[0092]不働態化量を減少させることが必要な場合には(例えば、プラズマ供給源ガスに中にCHFがあり過ぎる場合には)、プラズマ供給源ガス組成物は、ヘリウム、アルゴン、ネオン、キセノン、又はクリプトンのような非反応性希釈ガスを任意により含むことができる。最も典型的には、非反応性希釈ガスはヘリウムである。フォトレジストの変形を生じることがあり得るので、アルゴンの使用は余り好ましくなく、引き続き半導体構造内の下にある層の後のエッチングプロファイルに影響する。
[0093]エッチング法は、典型的には、枚葉式プラズマ源を有する半導体処理チャンバで行われる。本方法の実施形態によれば、シリコン含有誘電物質をエッチングするのに典型的なプロセス条件を、下の表3に示す。
[0094]
Figure 0005552394
[0095]我々は、約2:3〜約3:1の範囲にあるプラズマ供給源ガスにおけるCFとCHFの容積比が、平滑なエッチング側壁面(表面の粗さが5nm未満である)、垂直なエッチングプロファイル(約88°〜約92°の範囲にある角度を示す)、上に横たわっているフォトレジストに相対してシリコン含有誘電体層をエッチングする良好な(約1.5:1以上の)選択性を与えることを発見した。典型的には、プラズマ供給源ガスにおけるCFとCHFの容積比は、約1:1〜約2:1の範囲にある。
[0096]本方法は、シリコン含有誘電体層のパターンエッチングに特に有用であり、特徴部サイズが約0.15μm以下;より典型的には約0.1μm以下である半導体デバイス特徴部のパターンエッチングにハードマスクとして引き続き用いられる。該方法は、約1.5:1以上のそのようなフォトレジストに相対してシリコン含有誘電体層をエッチングする選択性を与える。該方法は、また、半導体構造においてエッチングされたシリコン含有誘電体層と下にある水平層間で88°〜92°の範囲にあるエッチングプロファイル側壁角を与える。更に、該方法は、エッチングされた側壁の粗さを約5nm以下に低下させる。
[0097]上記実施例はゲート構造のエッチングにおいてハードマスクとしてシリコン含有誘電物質の使用によって記載されているが、上記エッチング化学と処理条件は、例えば、浅いトレンチ又は他の半導体特徴部のエッチングにおいてシリコン含有誘電体層物質がマスキング層として用いるいかなるときも使用し得る。
[0098]上記実施例は、脂環式ポリマー樹脂技術に基づく、150nm未満のデバイスのArFフォトレジストの使用によって記載されているが、本発明の方法は、約100nm〜約200nmの範囲で画像化できるフォトレジストのエッチングの間、パターン形成されたフォトレジストの変形に伴う問題を解決することが考えられる。特に、本方法は、脂環式ポリマー樹脂(又は類似の)技術に基づく、通常はフォトレジストに対するこの問題を解決するのに、特によく作用することが考えられる。
[0099]上記の例示的好適実施形態は、当業者が特許請求の範囲の本発明の内容と対応するそのような実施形態を拡張し得るので、本発明の範囲を制限するものではない。
図1Aは、本明細書に記載される実施例の実施形態に用いられた典型的な出発構造100を示す。構造100は、最上面から底面まで次の層:193nm放射光に敏感であるパターン形成フォトレジスト層114;パターン形成底面有機抗反射コーティング(BARC)層112;窒化シリコン層110;タングステン層108;ポリシリコン層106;ゲートオキサイド層104を含み、全て単結晶シリコン基板102の上に横たわって堆積されている。 図1Bは、以前から知られる比較法が窒化シリコン層110をエッチングするために用いられる場合の窒化シリコン層110のパターンエッチング後の構造100を示す略断面正面である。 図1Cは、本発明の実施形態の方法を用いた窒化シリコン層110のパターンエッチング後の構造100を示す略正面である。 図2Aは、エッチングされたトレンチが先細りプロファイルを示し、トレンチが最上部で広く、底面で狭いラインとスペースパターンにエッチングされた、窒化シリコン層200を示す略断面正面である。 図2Bは、顕微鏡写真から追跡された、図2Aのエッチングされた窒化シリコン層200を示す略側面である。 図2Cは、顕微鏡写真から追跡された、図2Aのエッチングされた窒化シリコン層200を示す略平面である。 図3Aは、本発明の実施形態方法を用いてラインとスペースパターンにエッチングされた、窒化シリコン層300を示す略断面正面であり、エッチングされたラインが垂直な側壁プロファイルを示し、側壁と側壁の底の水平面との間の角度θが約86°〜約92°の範囲にある。 図3Bは、顕微鏡写真から追跡された、図3Aのエッチングされた窒化シリコン層300を示す略側面である。 図3Cは、顕微鏡写真から追跡された、図3Aのエッチングされた窒化シリコン層300を示す略平面である。 図4Aは、本明細書に記載される実施例の実施形態を処理する際に用いられた種類のCENTURA(登録商標)DPSII(登録商標)(装置モデル)エッチングチャンバの概略である。 図4Bは、アプライドマテリアルズ社のMXP+ポリシリコンエッチングチャンバの概略であり、種々のプロセス条件が調節される場合に、本明細書に記載されるエッチングプロセスを行うために使用し得る種類の装置の代替例である。 図5Aは、300sccmのCFと250sccmのCHFとのプラズマ供給源ガス組成物を窒化シリコン層をパターンエッチングするために用いたときの密度の高いエッチング特徴部領域におけるウェハ中心から移動する半径504の関数としての臨界寸法(CD)バイアス502を示すグラフ500である。プロセスチャンバ圧は30mTorrとした。 図5Bは、300sccmのCFと250sccmのCHFとのプラズマ供給源ガス組成物を窒化シリコン層をパターンエッチングするために用いたときの単離したエッチング特徴部領域におけるウェハ中心から移動する半径524の関数としてのCDバイアス522を示すグラフ520である。プロセスチャンバ圧は30mTorrとした。 図6Aは、200sccmのCFと130sccmのCHFとのプラズマ供給源ガス組成物を窒化シリコン層をパターンエッチングするために用いたときの密度の高いエッチング特徴部領域におけるウェハ中心から移動する半径604の関数としてのCDバイアス602を示すグラフ600である。プロセスチャンバ圧は45mTorrとした。 図6Bは、200sccmのCFと130sccmのCHFとのプラズマ供給源ガス組成物を窒化シリコン層をパターンエッチングするために用いたときの単離したエッチング特徴部領域におけるウェハ中心から移動する半径624の関数としてのCDバイアス622を示すグラフ620である。プロセスチャンバ圧は45mTorrとした。 図7Aは、200sccmのCFと110sccmのCHFとのプラズマ供給源ガス組成物を窒化シリコン層をパターンエッチングするために用いたときの密度の高いエッチング特徴部領域におけるウェハ中心から移動する半径704の関数としてのCDバイアス702を示すグラフ700である。プロセスチャンバ圧は30mTorrとした。 図7Bは、255sccmのCFと185sccmのCHFとのプラズマ供給源ガス組成物を窒化シリコン層をパターンエッチングするために用いたときの密度の高いエッチング特徴部領域におけるウェハ中心から移動する半径724の関数としてのCDバイアス722を示したグラフ720である。プロセスチャンバ圧は30mTorrとした。 図7Cは、280sccmのCFと217sccmのCHFとのプラズマ供給源ガス組成物を窒化シリコン層をパターンエッチングするために用いたときの密度の高いエッチング特徴部領域におけるウェハ中心から移動する半径744の関数としてのCDバイアス742を示すグラフ740である。プロセスチャンバ圧は30mTorrとした。 図7Dは、300sccmのCFと250sccmのCHFとのプラズマ供給源ガス組成物を窒化シリコン層をパターンエッチングするために用いたときの密度の高いエッチング特徴部領域におけるウェハ中心から移動する半径764の関数としてのCDバイアス762を示すグラフ760である。プロセスチャンバ圧は30mTorrとした。 は、窒化シリコン層をパターンエッチングするために用いたプラズマ供給源ガスにおいてCF:CHFの種々の容積比の場合にウェハ中心から移動する半径804の関数としてのCDバイアス802を示すグラフ800である。プロセスチャンバ圧は30mTorrとした。エッチングされた特徴部の臨界寸法は0.13μmであった。 は、アプライドマテリアルズ社のDPSIIエッチングチャンバを窒化シリコンエッチングを行うために用いるときに、CF:CHFと処理チャンバに対する全ガスフロー(CF+CHF)の有利な容積比902を示すグラフ900である。
100…構造、102…基板、104…ゲートオキサイド層、106…ポリシリコン層、108…タングステン層、110…窒化シリコン層、112…底面抗反射コーティング、200…エッチングされた窒化シリコン層、300…窒化シリコン層、500…グラフ、502…臨界寸法(CD)バイアス、504…半径、520…グラフ、522…CDバイアス、524…半径、600…グラフ、602…CDバイアス、604…半径、620…グラフ、622…CDバイアス、624…半径、700…グラフ、702…CDバイアス、704…半径、720…グラフ、722…CDバイアス、724…半径、740…グラフ、742…CDバイアス、744…半径、760…グラフ、762…CDバイアス、764…半径、800…グラフ、802…CDバイアス、804…半径、900…グラフ、902…容積比、904…全ガスフロー。

Claims (21)

  1. ハードマスクを形成するシリコン含有誘電物質の層をパターンエッチングする方法であって、
    前記ハードマスクのエッチングの際に用いられるパターン形成されたフォトレジスト層が100nm〜200nmの範囲内にある波長を呈する放射光に対して敏感であり、
    0.15μm以下のサイズの特徴部が前記パターン形成されたフォトレジスト層および前記ハードマスクに生成され、
    前記シリコン含有誘電物質の層の前記パターンエッチングが、プラズマが供給源ガスから生成される枚葉式プラズマ源を用いておこなわれ、
    前記供給源ガス中の化学反応性エッチャントガス実質的にCFとCHFからなり、CFとCHFの容積比が2:3〜3:1の範囲にあり、
    前記パターンエッチングがおこなわれるプロセスチャンバ内の圧力が4mTorr〜60mTorrの範囲にあり、
    前記供給源ガス中の非反応性希釈ガス14容積%ないし86容積%のヘリウムから実質的になり
    前記シリコン含有誘電物質の層にエッチング形成されたパターンの側壁が5nm以下の表面粗さを呈する、前記方法。
  2. 前記ヘリウムが14容積%ないし43容積%である請求項1に記載の方法。
  3. 前記シリコン含有誘電物質が、窒化シリコン、酸化シリコン、酸窒化シリコン、及びその組合せからなる群より選ばれる、請求項1記載の方法。
  4. CFとCHFの容積比が1:1〜2:1の範囲にある、請求項1記載の方法。
  5. 前記プラズマ供給源組成物が、50〜75容積%のCFと、25〜50容積%のCHFを含む、請求項1記載の方法。
  6. 前記プラズマ供給源組成物が、50〜65容積%のCFと、35〜50容積%のCHFを含む、請求項4記載の方法。
  7. 前記フォトレジストが193nmの放射光に敏感である、請求項1記載の方法。
  8. 前記シリコン含有誘電層が、下にある半導体構造のパターンエッチングの間、ハードマスクとして用いられ、前記半導体構造が、特徴部サイズが0.15μm以下の特徴部を含んでいる、請求項1記載の方法。
  9. 前記パターンのエッチング前においては、前記シリコン含有誘電体層の厚さが1000Å〜2500Åの範囲にある、請求項1記載の方法。
  10. 前記方法が、少なくとも1.5:1の前記フォトレジストに相対して前記シリコン含有誘電体層をエッチングする選択性を与える、請求項1記載の方法。
  11. 前記方法が、前記エッチングされたシリコン含有誘電体層下にある水平層間に88°〜92°の範囲にあるエッチングプロファイル側壁角を与える、請求項1記載の方法。
  12. ハードマスクを形成する窒化シリコン層をパターンエッチングする方法であって、
    前記ハードマスクのエッチング中に利用されるパターン形成されたフォトレジスト層が100nm〜200nmの範囲内にある波長を呈する放射光に対して敏感であり、
    0.15μm以下のサイズの特徴部が前記パターン形成されたフォトレジスト層および前記ハードマスクに生成され、
    前記窒化シリコン層の前記パターンエッチングが、プラズマが供給源ガスから生成される枚葉式プラズマ源を用いておこなわれ、
    前記供給源ガス中の化学反応性エッチャントガスが実質的にCFとCHFからなり、CFとCHFの容積比が2:3〜3:1の範囲にあり、
    前記パターンエッチングがおこなわれるプロセスチャンバ内の圧力が4mTorr〜60mTorrの範囲にあり、
    前記供給源ガス中の非反応性希釈ガス14容積%ないし86容積%のヘリウムから実質的になり
    前記窒化シリコン層にエッチング形成されたパターンの側壁が5nm以下の表面粗さを呈する、前記方法。
  13. 前記ヘリウムが14容積%ないし43容積%である請求項12に記載の方法。
  14. CFとCHFの容積比が1:1〜2:1の範囲にある、請求項12記載の方法。
  15. 前記プラズマ供給源組成物が、50〜75容積%のCFと、25〜50容積%のCHFを含む、請求項12記載の方法。
  16. 前記プラズマ供給源組成物が、50〜65容積%のCFと、35〜50容積%のCHFを含む、請求項15記載の方法。
  17. 前記フォトレジストが193nmの放射光に敏感である、請求項12記載の方法。
  18. 下にある半導体構造のパターンエッチングの間、前記窒化シリコンハードマスクが用いられ、前記半導体構造が、特徴部サイズが0.15μm以下の特徴部を含んでいる、請求項12記載の方法。
  19. 前記パターンのエッチング前において前記窒化シリコン層の厚さが1000Å〜2500Åの範囲にある、請求項12記載の方法。
  20. エッチングが4mTorr〜60mTorrの範囲にあるプロセスチャンバ圧で行われる、請求項12記載の方法。
  21. 前記方法が、前記エッチングされた窒化シリコン層と下にある水平層間に88°〜92°の範囲にあるエッチングプロファイル側壁角を与える、請求項12記載の方法。
JP2010176396A 2002-10-31 2010-08-05 シリコン含有ハードマスクをパターンエッチングする方法 Expired - Fee Related JP5552394B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/286,676 US20040087153A1 (en) 2002-10-31 2002-10-31 Method of etching a silicon-containing dielectric material
US10/286,676 2002-10-31

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2004550362A Division JP4693416B2 (ja) 2002-10-31 2003-10-30 シリコン含有ハードマスクをパターンエッチングする方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2014053304A Division JP5894622B2 (ja) 2002-10-31 2014-03-17 シリコン含有ハードマスクをエッチングする方法

Publications (2)

Publication Number Publication Date
JP2011009761A JP2011009761A (ja) 2011-01-13
JP5552394B2 true JP5552394B2 (ja) 2014-07-16

Family

ID=32175532

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2004550362A Expired - Fee Related JP4693416B2 (ja) 2002-10-31 2003-10-30 シリコン含有ハードマスクをパターンエッチングする方法
JP2010176396A Expired - Fee Related JP5552394B2 (ja) 2002-10-31 2010-08-05 シリコン含有ハードマスクをパターンエッチングする方法
JP2014053304A Expired - Fee Related JP5894622B2 (ja) 2002-10-31 2014-03-17 シリコン含有ハードマスクをエッチングする方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2004550362A Expired - Fee Related JP4693416B2 (ja) 2002-10-31 2003-10-30 シリコン含有ハードマスクをパターンエッチングする方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2014053304A Expired - Fee Related JP5894622B2 (ja) 2002-10-31 2014-03-17 シリコン含有ハードマスクをエッチングする方法

Country Status (5)

Country Link
US (2) US20040087153A1 (ja)
JP (3) JP4693416B2 (ja)
CN (1) CN100524645C (ja)
TW (1) TW200409236A (ja)
WO (1) WO2004042771A2 (ja)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7229929B2 (en) * 2002-12-06 2007-06-12 Cypress Semiconductor Corporation Multi-layer gate stack
US7172849B2 (en) * 2003-08-22 2007-02-06 International Business Machines Corporation Antireflective hardmask and uses thereof
KR100706780B1 (ko) * 2004-06-25 2007-04-11 주식회사 하이닉스반도체 주변영역의 선폭을 줄일 수 있는 반도체 소자 제조 방법
KR100668831B1 (ko) * 2004-11-19 2007-01-16 주식회사 하이닉스반도체 반도체 소자의 랜딩 플러그 폴리 형성방법
JP4522892B2 (ja) * 2005-03-09 2010-08-11 東京エレクトロン株式会社 微細パターン形成方法
US7662718B2 (en) * 2006-03-09 2010-02-16 Micron Technology, Inc. Trim process for critical dimension control for integrated circuits
CN100428416C (zh) * 2006-04-03 2008-10-22 中芯国际集成电路制造(上海)有限公司 半导体器件的制造方法
CN101110360B (zh) * 2006-07-19 2011-07-13 应用材料公司 蚀刻高k电解质材料的方法
KR100954116B1 (ko) * 2006-11-06 2010-04-23 주식회사 하이닉스반도체 반도체 소자의 리세스패턴 형성방법
US7858270B2 (en) * 2007-05-21 2010-12-28 Tokyo Electron Limited Method for etching using a multi-layer mask
US20090104776A1 (en) * 2007-10-18 2009-04-23 International Business Machines Corporation Methods for forming nested and isolated lines in semiconductor devices
JP2009193988A (ja) * 2008-02-12 2009-08-27 Tokyo Electron Ltd プラズマエッチング方法及びコンピュータ記憶媒体
CN101930921B (zh) * 2009-06-25 2012-09-26 中芯国际集成电路制造(上海)有限公司 提高栅极尺寸均匀性的方法
WO2011021539A1 (ja) * 2009-08-20 2011-02-24 東京エレクトロン株式会社 プラズマ処理装置とプラズマ処理方法
JP5563860B2 (ja) * 2010-03-26 2014-07-30 東京エレクトロン株式会社 基板処理方法
US8133804B1 (en) * 2010-10-01 2012-03-13 Varian Semiconductor Equipment Associates, Inc. Method and system for modifying patterned photoresist using multi-step ion implantation
CN102468188B (zh) * 2010-11-19 2015-03-18 旺宏电子股份有限公司 一种半导体蚀刻方法
JP5719648B2 (ja) * 2011-03-14 2015-05-20 東京エレクトロン株式会社 エッチング方法、およびエッチング装置
US8871105B2 (en) * 2011-05-12 2014-10-28 Lam Research Corporation Method for achieving smooth side walls after Bosch etch process
TWI475698B (zh) * 2012-09-05 2015-03-01 Giantplus Technology Co Ltd 改善透明導電層斷線之方法
US9159581B2 (en) 2012-11-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a semiconductor device using a bottom antireflective coating (BARC) layer
US9159580B2 (en) * 2012-12-14 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a semiconductor device using multiple layer sets
US9673059B2 (en) * 2015-02-02 2017-06-06 Tokyo Electron Limited Method for increasing pattern density in self-aligned patterning integration schemes
MX2017010020A (es) 2015-02-05 2017-11-22 Carlisle Fluid Tech Inc Sistema de herramienta de aspersion.
US10324428B2 (en) 2015-02-12 2019-06-18 Carlisle Fluid Technologies, Inc. Intra-shop connectivity system
US11273462B2 (en) 2015-11-26 2022-03-15 Carlisle Fluid Technologies, Inc. Sprayer system
CN105590873B (zh) * 2015-12-23 2018-07-03 苏州工业园区纳米产业技术研究院有限公司 一种干法刻蚀凸块形貌可控的制备方法
CN106783583B (zh) * 2016-11-30 2019-06-21 上海华力微电子有限公司 一种优化低功耗产品漏电流的方法
CN109727910B (zh) * 2018-12-29 2020-12-15 上海华力集成电路制造有限公司 一种半导体结构及其制造方法
WO2020176181A1 (en) 2019-02-25 2020-09-03 Applied Materials, Inc. A film stack for lithography applications
US11615960B2 (en) * 2019-12-18 2023-03-28 Cornell University Method for removing re-sputtered material from patterned sidewalls

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4324611A (en) * 1980-06-26 1982-04-13 Branson International Plasma Corporation Process and gas mixture for etching silicon dioxide and silicon nitride
US4511430A (en) * 1984-01-30 1985-04-16 International Business Machines Corporation Control of etch rate ratio of SiO2 /photoresist for quartz planarization etch back process
US4671849A (en) * 1985-05-06 1987-06-09 International Business Machines Corporation Method for control of etch profile
EP0282820A1 (de) * 1987-03-13 1988-09-21 Siemens Aktiengesellschaft Verfahren zum Erzeugen von Kontaktlöchern mit abgeschrägten Flanken in Zwischenoxidschichten
US4844773A (en) * 1987-07-16 1989-07-04 Texas Instruments Incorporated Process for etching silicon nitride film
US5201993A (en) * 1989-07-20 1993-04-13 Micron Technology, Inc. Anisotropic etch method
JPH05234965A (ja) * 1992-02-21 1993-09-10 Sony Corp コンタクトホールの形成方法
US5880036A (en) * 1992-06-15 1999-03-09 Micron Technology, Inc. Method for enhancing oxide to nitride selectivity through the use of independent heat control
JP2939783B2 (ja) * 1993-09-29 1999-08-25 松下電器産業株式会社 薄膜トランジスタの製造方法
JPH07201809A (ja) * 1993-12-28 1995-08-04 Fujitsu Ltd 半導体装置の製造方法
US5444013A (en) * 1994-11-02 1995-08-22 Micron Technology, Inc. Method of forming a capacitor
DE4442652A1 (de) * 1994-11-30 1996-01-25 Siemens Ag Verfahren zur Herstellung eines Kontaktloches auf eine Metallisierungsebene einer dreidimensionalen Schaltungsanordnung
US5644153A (en) * 1995-10-31 1997-07-01 Micron Technology, Inc. Method for etching nitride features in integrated circuit construction
JP3460436B2 (ja) * 1996-03-28 2003-10-27 ソニー株式会社 半導体装置の製造方法
US5814563A (en) * 1996-04-29 1998-09-29 Applied Materials, Inc. Method for etching dielectric using fluorohydrocarbon gas, NH3 -generating gas, and carbon-oxygen gas
US5702978A (en) * 1996-04-30 1997-12-30 Vlsi Technology, Inc. Sloped silicon nitride etch for smoother field oxide edge
US5948701A (en) * 1997-07-30 1999-09-07 Chartered Semiconductor Manufacturing, Ltd. Self-aligned contact (SAC) etching using polymer-building chemistry
US6051504A (en) * 1997-08-15 2000-04-18 International Business Machines Corporation Anisotropic and selective nitride etch process for high aspect ratio features in high density plasma
JPH1197414A (ja) * 1997-09-25 1999-04-09 Sony Corp 酸化シリコン系絶縁膜のプラズマエッチング方法
US5925575A (en) * 1997-09-29 1999-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Dry etching endpoint procedure to protect against photolithographic misalignments
US5936279A (en) * 1997-10-20 1999-08-10 United Microelectronics Corp. Method of fabricating self-align contact window with silicon nitride side wall
JPH11135478A (ja) * 1997-10-27 1999-05-21 Asahi Kasei Micro Syst Co Ltd 半導体装置の製造方法
US5994229A (en) * 1998-01-12 1999-11-30 Taiwan Semiconductor Manufacturing Company Ltd. Achievement of top rounding in shallow trench etch
JPH11214355A (ja) 1998-01-20 1999-08-06 Nec Corp 異方性ドライエッチング方法
KR100327123B1 (ko) * 1998-03-30 2002-08-24 삼성전자 주식회사 디램셀캐패시터의제조방법
JPH11338151A (ja) * 1998-05-28 1999-12-10 Fuji Photo Film Co Ltd ポジ型感光性組成物
US6083824A (en) * 1998-07-13 2000-07-04 Taiwan Semiconductor Manufacturing Company Borderless contact
US6033962A (en) * 1998-07-24 2000-03-07 Vanguard International Semiconductor Corporation Method of fabricating sidewall spacers for a self-aligned contact hole
TW388955B (en) * 1998-08-19 2000-05-01 United Microelectronics Corp Recipe and method for removing silicon nitride
JP2000091308A (ja) * 1998-09-07 2000-03-31 Sony Corp 半導体装置の製造方法
JP2000100782A (ja) * 1998-09-17 2000-04-07 Seiko Epson Corp 半導体装置の製造方法
JP2003526897A (ja) * 1998-10-19 2003-09-09 アプライド マテリアルズ インコーポレイテッド 後続のエッチング中のマスキングとして有用な、またはダマシン構造に有用な、パターニングされた層のエッチング方法
US6207544B1 (en) * 1998-12-09 2001-03-27 Advanced Micro Devices, Inc. Method of fabricating ultra thin nitride spacers and device incorporating same
US6194323B1 (en) * 1998-12-16 2001-02-27 Lucent Technologies Inc. Deep sub-micron metal etch with in-situ hard mask etch
US6461529B1 (en) * 1999-04-26 2002-10-08 International Business Machines Corporation Anisotropic nitride etch process with high selectivity to oxide and photoresist layers in a damascene etch scheme
JP2001093970A (ja) * 1999-09-21 2001-04-06 Mitsubishi Electric Corp 半導体装置の製造方法
US6228727B1 (en) * 1999-09-27 2001-05-08 Chartered Semiconductor Manufacturing, Ltd. Method to form shallow trench isolations with rounded corners and reduced trench oxide recess
US6124192A (en) * 1999-09-27 2000-09-26 Vanguard International Semicondutor Corporation Method for fabricating ultra-small interconnections using simplified patterns and sidewall contact plugs
US6251764B1 (en) * 1999-11-15 2001-06-26 Chartered Semiconductor Manufacturing Ltd. Method to form an L-shaped silicon nitride sidewall spacer
JP3586605B2 (ja) 1999-12-21 2004-11-10 Necエレクトロニクス株式会社 シリコン窒化膜のエッチング方法及び半導体装置の製造方法
EP1174911A3 (en) 2000-06-05 2003-09-10 Applied Materials, Inc. Silicon nitride as anti-reflective coating
JP2002198295A (ja) * 2000-12-27 2002-07-12 Toshiba Corp パターン形成方法
US6472239B2 (en) * 2001-04-02 2002-10-29 Micron Technology, Inc. Method for fabricating semiconductor components
US6699795B1 (en) * 2002-03-15 2004-03-02 Cypress Semiconductor Corp. Gate etch process
US6759263B2 (en) * 2002-08-29 2004-07-06 Chentsau Ying Method of patterning a layer of magnetic material

Also Published As

Publication number Publication date
JP2006505141A (ja) 2006-02-09
JP5894622B2 (ja) 2016-03-30
US20070010099A1 (en) 2007-01-11
US20040087153A1 (en) 2004-05-06
US7504338B2 (en) 2009-03-17
TW200409236A (en) 2004-06-01
JP2011009761A (ja) 2011-01-13
WO2004042771A3 (en) 2004-08-19
JP2014150268A (ja) 2014-08-21
CN100524645C (zh) 2009-08-05
WO2004042771A2 (en) 2004-05-21
CN1708838A (zh) 2005-12-14
JP4693416B2 (ja) 2011-06-01

Similar Documents

Publication Publication Date Title
JP5894622B2 (ja) シリコン含有ハードマスクをエッチングする方法
US5843226A (en) Etch process for single crystal silicon
US6599437B2 (en) Method of etching organic antireflection coating (ARC) layers
US6013582A (en) Method for etching silicon oxynitride and inorganic antireflection coatings
US6537918B2 (en) Method for etching silicon oxynitride and dielectric antireflection coatings
US20070224829A1 (en) Use Of Hypofluorites, Fluoroperoxides, And/Or Fluorotrioxides As Oxidizing Agent In Fluorocarbon Etch Plasmas
TW200818313A (en) Method for plasma etching performance enhancement
KR20030022361A (ko) 티타늄 질화물 에칭방법
JP2007103942A (ja) 炭素系ハードマスクを開く方法
KR20040098598A (ko) 비결정 탄소 마스크를 사용하는 알루미늄층의 에칭방법
KR100782632B1 (ko) 절연막의 에칭 방법
EP0820093A1 (en) Etching organic antireflective coating from a substrate
JP2004512673A (ja) 炭素を含有するシリコン酸化物膜をエッチングする方法
US6383941B1 (en) Method of etching organic ARCs in patterns having variable spacings
US6986851B2 (en) Dry developing method
US20030109138A1 (en) Method of etching tantalum
US6653237B2 (en) High resist-selectivity etch for silicon trench etch applications
US20040084411A1 (en) Method of etching a silicon-containing dielectric material
US7361604B2 (en) Method for reducing dimensions between patterns on a hardmask

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121219

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121225

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20130218

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20130221

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130524

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130917

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20131129

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20131204

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20140213

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20140218

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140317

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140430

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140526

R150 Certificate of patent or registration of utility model

Ref document number: 5552394

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees