JP5430268B2 - プリント基板 - Google Patents

Description

本発明は、半田フロー実装により、フラットパッケージのＩＣが実装されるプリント基板に関するものである。

近年、プリント基板の部品実装密度は細密化が要求され、狭い間隔でＳＯＰやＱＦＰなどのフラットパッケージのＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）の実装が必要となっている。一方で、低コスト化のため、これらのパッケージのＩＣをリフロー半田ではなく、フロー半田で実装することが行われている。フロー半田の場合、実装時に半田ブリッジ等の無い安定した半田付けを維持するためには、製造工程の緻密な管理が必要となる。

そこで従来、ＩＣの半田フロー進行方向の下流側（以下、単に半田フロー下流側、等とする）に捨てランドを形成したり、最下流のＩＣのランドを大きくして半田溜まりランドにすることが行われている。図１４は、ＳＯＰの半田ブリッジ防止ランドの例のひとつである。１０４及び１０２は、ＳＯＰ形状のＩＣ１０３のランド（銅箔パターン露出部）である。１０２はＩＣ１０３の半田フロー最下流のピンのランドである。なお、半田付け工程時の基板進行方向を図１４の矢印で示すようにすると、半田フロー進行方向は図示する矢印とは反対向きとなり、半田フロー上流側、半田フロー下流側は図１４に示すとおりとなる。また、太い実線で描かれたランド１０２，１０４と重なるように描かれている細い実線はＩＣ１０３のピンを示している。

ランド１０２の半田フロー下流側に半田ブリッジ防止ランド１０１が配置されている。半田フロー時には、半田ブリッジ防止ランド１０１に半田が引き込まれる。このため、その半田フロー上流側のランド１０４及び１０２及びＩＣ１０３の各ピンの半田との表面・界面張力が減少し、ランド１０４及び１０２及びＩＣ１０３の各ピンにおける半田ブリッジが防止される。

図１５は、ＳＯＰの半田ブリッジ防止ランドの別の例である。図１４との違いは、ＩＣ１０３の半田フロー最下流のピン１１２のランドを拡大することで、半田ブリッジ防止ランド１１１を形成していることである。

なお、このような半田ブリッジ防止対策については以下のような複数の先行技術がある。

例えば、特許文献１には、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ：４方向リードフラットパッケージ）のランドで、ＱＦＰを半田フロー方向に対して斜めに配置し、半田フロー方向下流に捨てランドを形成することで、半田ブリッジを防止する基板パターンが記載されている。特許文献２には、チップ部品のランドで、半田フロー方向下流に捨てランドを形成することで、半田ブリッジを防止する基板パターンが記載されている。特許文献３には、ＳＯＰ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ：２方向リードフラットパッケージ）のランドで、半田フロー方向下流に捨てランドを形成することで、半田ブリッジを防止する基板パターンが記載されている。特許文献４には、ＱＦＰの半田溜まりランドにスリットを入れることで半田の切れをよくし、半田ブリッジを防止する基板パターンが記載されている。

特開昭６３−２１３９９４号公報 特開平２−１１９２９５号公報 特開平４−２０８５９４号公報 特開平５−３１５７３３号公報

しかしながら、上記のような捨てランドや半田溜まりランドのような半田ブリッジ防止用のランドを用いると、プリント基板上のパターンの設計自由度が低くなるという問題がある。パターンの設計自由度が低いと、例えば、放熱用のパターンの面積が限られるため、実装されたＩＣの放熱性が低下することが挙げられる。この対策としては、プリント基板を大きくして放熱用のパターンを大きくしたり、また、放熱用のパターンとは別に放熱板を追加するなどの必要がある。また、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）など不要輻射ノイズの対策にＧＮＤ（グランド）パターンの面積を大きくし、できるだけ接続を多くする必要がある場合に、ＧＮＤパターンの面積の確保や接続数を増やすことに限界が生じる。

例えば、放熱用のピンを備えるモータドライバＩＣを実装する場合、捨てランドや半田溜りランドのような半田ブリッジ防止用のランドが邪魔になり、放熱用のピンに接続する放熱用の大きな面積の銅箔パターンの形成が困難になることがある。つまり、半田ブリッジ防止用のランドの面積が大きいため、放熱用の銅箔パターンを形成する場所がなくなってしまう。また、放熱ピンと放熱用の銅箔パターン配置できる場所の間に信号線を通す場合は、放熱ピンと放熱用の銅箔パターンを接続できなくなってしまう。後者を解決する方法としては、ジャンパ線を用いて両者（放熱ピンと放熱用の銅箔パターン）を接続する方法があるが、ジャンパ線用のランドにより放熱用の銅箔パターンの面積が制限されてしまう。

さらに、昨今は、ピンの間隔がより狭い（基板上のランド間の間隔がより狭い）ＩＣをフロー半田で実装する傾向にあるため、半田ブリッジ防止の効果を高めるためにより大きな半田ブリッジ防止用のランドが必要になってきている。

本発明は、上記課題に鑑みてなされたもので、プリント基板において、ＩＣを実装する際の半田ブリッジを防止しつつ、基板上の配線の自由度を高めることを目的とする。

前記課題を解決するために、本発明は以下の構成を備える。

（１）半田槽に搬送されて電子部品が半田付けされるプリント基板において、前記電子部品を半田付けするための第１半田ランドと、前記第１半田ランドに対して前記プリント基板の搬送方向の下流側に設けられる、半田を溜めるための第２半田ランドと、前記第１半田ランドと前記第２半田ランドとの間に、パターン露出部を備えた信号線パターンを有し、前記第１半田ランドと前記第２半田ランドとの間、又は、前記第２半田ランドの途中に、前記プリント基板を分割するための分割部を有することを特徴とするプリント基板。
（２）半田槽に搬送されて電子部品が半田付けされるプリント基板において、第１電子部品を半田付けするための第１半田ランド群と、前記第１電子部品に対して前記プリント基板の搬送方向の下流側に配置される第２電子部品を半田付けするための第２半田ランド群であり、前記第１半田ランド群と前記プリント基板が搬送される方向に一直線上になるように配置された第２半田ランド群と、前記第１半田ランド群と前記第２半田ランド群の間に、パターン露出部を備えた信号線パターンと、を有することを特徴とするプリント基板。
（３）半田槽に搬送されて電子部品が半田付けされたプリント基板において、前記電子部品の端子が半田付けされた実装部と、前記実装部に対し、前記プリント基板の搬送方向の下流側に近接して設けられており、半田を導くための半田パターン部と、前記実装部と前記半田パターン部の間に半田付けされた信号線と、を備え、前記実装部と前記信号線の半田付けされた箇所と前記半田パターン部は前記プリント基板の搬送方向に一直線上に配置されていることを特徴とするプリント基板。
（４）半田槽に搬送されて電子部品が半田付けされたプリント基板において、第１電子部品が半田付けされた第１の実装部と、前記第１電子部品に対して前記プリント基板の搬送方向の下流側に配置された第２電子部品が半田付けされた第２の実装部であり、前記第１の実装部と前記プリント基板が搬送される方向に一直線上になるように配置された第２の実装部と、前記第１の実装部と前記第２の実装部の間に、半田付けされた箇所を有する信号線と、を備えることを特徴とするプリント基板。
（５）半田槽に搬送されて電子部品が半田付けされるプリント基板において、前記電子部品を半田付けするための半田ランドと、前記プリント基板の搬送方向の下流側に近接して設けられており、半田を導くための半田パターン部と、前記半田ランドと前記半田パターン部の間に半田付けされる箇所を有する信号線と、を備え、前記半田ランドと前記信号線の半田付けされる箇所と前記半田パターン部は前記プリント基板の搬送方向に一直線上に配置されていることを特徴とするプリント基板。

本発明によれば、半田フロー実装時のブリッジ防止性能を維持しつつ、基板上での配線の自由度を高めることができる。

実施例１のＩＣパッケージを説明する図 実施例１の比較のための従来例のＩＣとランドの配置を説明する図 実施例１の比較のための従来例の配線パターンを説明する図 実施例１のＩＣとランドの配置を説明する図 実施例１の配線パターンを説明する図 実施例２のＩＣパッケージを説明する図 実施例２の比較のための従来例のＩＣとランドの配置を説明する図 実施例２の比較のための従来例の配線パターンを説明する図 実施例２のＩＣとランドの配置を説明する図 実施例２の配線パターンを説明する図 実施例３のＩＣとランドの配置を説明する図 実施例４のＩＣとランドの配置を説明する図 実施例４の別の例のＩＣとランドの配置を説明する図 従来例の半田ブリッジ防止ランドを説明する図 従来例の半田ブリッジ防止ランドを説明する図

以下に、本発明の実施形態に係る画像形成装置の基本的な構成について図面を用いて詳しく説明する。なお、以下に示す実施形態は一例であって、この発明の技術的範囲をそれらのみに限定する趣旨のものではない。以下、本発明を実施例に基づいて詳細に説明する。

実施例１では、ステッピングモータドライバＩＣの放熱用のピン（以下、放熱ピンという）と半田ブリッジ防止用のランド（以下半田ブリッジ防止ランドという）を接続する構成について説明する。

本実施例では、プリント基板は片面（１層）の基板である。また、本実施例のプリント基板の部品実装時にはフロー半田付け（以下、フロー半田とする）が用いられる。材料はＣＥＭ−３（Ｃｏｍｐｏｓｉｔｅ ｅｐｏｘｙ ｍａｔｅｒｉａｌ−３）やＦＲ−４（Ｆｌａｍｅ ｒｅｔａｒｄａｎｔ−４）が使用されることもあるが、コストの面からＦＲ−１（紙フェノール）を使用されることも多い。片面のプリント基板は、パターン配線の制約が大きく、本発明をより効率的に用いることができる。もちろん、２層やそれ以上の層数の基板であっても、フロー半田で実装する層のパターンに適用することで、同様の効果を得ることができる。

＜ステッピングモータドライバＩＣのパッケージについて＞
図１は、本実施例に係るＩＣの一例としてのステッピングモータドライバＩＣのパッケージを説明する図である。このパッケージはＳＯＰ（２方向リードフラットパッケージ）である。１０は、本実施例に係るＩＣ（２方向リードフラットパッケージＩＣ）である。ピンは全部で２６ピンある。ピン１１は、通常のピンであり、ピッチ０．８ｍｍ、ピンの幅０．３５ｍｍである。一方ピン１２とピン１３はＧＮＤ（グランド）ピンであり、かつ放熱用のピンである。ピン１２とピン１３に接続されるフレームに図示しないＩＣチップが搭載されており、ピン１２とピン１３はＩＣチップの放熱を効率よく行うことができる放熱ピンである。ピン１２とピン１３はピン１１よりも幅が広い。ピン１２、１３の幅が広いのは基板パターンへの放熱性を上げるためである。

図１中、ｐｉｎ１〜ｐｉｎ２６の符号は、ＩＣ１０のピンを示している。ｐｉｎ１は、ピン番号１のピンであることを意味する。以下同様に、ｐｉｎ２〜ｐｉｎ２６は、ピン番号２〜２６のピンであることを意味する。なお、ｐｉｎ２５はピン１２、ｐｉｎ２６はピン１３と同一である。また、ｐｉｎ１〜ｐｉｎ６，ｐｉｎ７〜ｐｉｎ１２，ｐｉｎ１３〜ｐｉｎ１８及びｐｉｎ１９〜ｐｉｎ２４は、ピン１１と同一である。

＜従来例と本実施例との比較＞
〜従来例の配線パターンについて〜
図２と図３は、従来のプリント基板のパターンを説明する図である。本実施例による効果を分かりやすくするため、まず従来のプリント基板のパターンを説明する。

図２は、ＩＣ１０（破線で示す）とランドの配置を示している。ランドｌｎｄ１はｐｉｎ１に対するランドである。このランドは、銅箔の上に形成されているレジストが図の形状で抜けている（レジストがない部分の形状）。以下同様にランドｌｎｄ２〜ｌｎｄ２６はｐｉｎ２〜２６に対するランドである。ランドｌｎｄ１〜ｌｎｄ２６で、ＩＣ１０を半田付けするための半田ランド群を構成している。

矩形の半田ブリッジ防止ランド２２はランドｌｎｄ１２を含むランドであり、半田ブリッジ防止ランド２２は図に示す形状でレジストが形成されていない。同様に半田ブリッジ防止ランド２１はランドｌｎｄ１３を含むランドである。半田ブリッジ防止ランド２２、２１は、ＩＣ１０の半田フロー方向の最下流のピンに形成されている。なお、基板進行方向を図中の矢印の向きとしており、半田フロー進行方向（以下、単に半田フローとする）は矢印と反対方向になるため、半田フロー上流側と半田フロー下流側は図に示すようになる。

図３は、図２からＩＣ１０を削除し、プリント基板上の配線パターンを追加した図である。ランドｌｎｄ２５に接続されるＧＮＤパターン２３（図中、斜線で示す）は、広い銅箔パターンにより、放熱性を確保しようとしている。ただし、ｐｉｎ３に接続されるパターンやｐｉｎ８に接続される信号線パターン等（黒の太実線で図示）により、その大きさが制限され、十分な面積を確保することができない。ｐｉｎ２６に接続されるＧＮＤパターン２４も、同様に他のピンに接続されるパターン（例えば、ｐｉｎ１７に接続されるパターン）により、その大きさが制限されている。従って、従来のパターンにおいて放熱性を十分にするために、基板を大きくして放熱のための銅箔パターンの面積を他の部分まで広げたり、また、別の放熱板を設けて対応していた。なお、基板の大きさを変えずに、放熱用の銅箔パターンの面積が大きくなれば、プリント基板上でのＩＣの配置が制限されることになる（自由度が小さくなる）。

〜本実施例のパターンについて〜
次に、本実施例の基板パターンを説明する。図４と図５は、本実施例のパターンを説明する図である。ＩＣ１０は図２と図３と同じＩＣ、すなわち、図１に示すＩＣである。図２に対して、図４は銅箔パターン露出部（レジストが形成されていない部分）（パターン露出部）３３、３４、３５が増えている。銅箔パターン露出部３３、３４は、大きさ及びピッチがランドｌｎｄ１３〜２４と同一になっている。また銅箔パターン露出部３５はランドｌｎｄ１〜１２と大きさ及びピッチ（ランド間の間隔）が同一となっている。また、銅箔パターン露出部３３、３４、３５があるために、矩形の半田ブリッジ防止ランド３１、３２は、従来例と異なり、ランドｌｎｄ１３やｌｎｄ１２を含んだ構成ではない。

図５は、図４からＩＣ１０の図を削除し、信号線パターン等を追加した図である。図５と図３の違いは、半田ブリッジ防止ランド３２や３１がＧＮＤパターン３７や３６（図中、網掛けで示す）を介して、まず、ＧＮＤパターン２３、２４に接続していることである。これにより、半田ブリッジ防止ランド３２、３１は、ＧＮＤパターン３７、３６、２３、２４を介してＩＣ１０の放熱ピンのランドであるランドｌｎｄ２５やランドｌｎｄ２６に接続されている。そのために、ランドｌｎｄ１４に接続された信号線パターン４１の一部で銅箔パターンを露出している。これが銅箔パターン露出部３３である。銅箔パターン露出部３３の位置において、信号線パターン４１の幅はランドｌｎｄ１３と同じである。

同様にランドｌｎｄ１７に接続される信号線パターン４２は銅箔が露出している部分を有する（銅箔パターン露出部３４）。以上のパターンにより、ランドｌｎｄ１３〜２４と同様のサイズの半田露出部が３３、３４により形成される。すなわち、信号線パターン４１、４２の、半田ランド群であるランドｌｎｄ１３〜ｌｎｄ２４と半田ブリッジ防止ランド３１に挟まれた部分にレジストが塗布されておらず、銅箔パターン露出部３３、３４となっている。

図３では、ランドｌｎｄ１４、ｌｎｄ１７に接続される信号線パターン２９、３０によりＧＮＤパターン２４と半田ブリッジ防止ランド２１が分断されていた。図５ではＧＮＤパターン３６を介して、半田ブリッジ防止ランド３１はＩＣ１０の放熱ピンのランドであるランドｌｎｄ２６に接続される。

同様に、銅箔パターン露出部３５を信号線パターン４０上に形成することで、ＧＮＤパターン３７、２３を介して、半田ブリッジ防止ランド３２は放熱ピンのランドであるランドｌｎｄ２５に接続される。

ＩＣ１０の放熱ピンのランドであるランドｌｎｄ２６と半田ブリッジ防止ランド３１が接続されることで、ＩＣ１０の放熱性がよくなる。ひとつの理由は、ＧＮＤパターン３６のように、比較的太いパターンでランドｌｎｄ２６と半田ブリッジ防止ランド３１を接続でき、その結果、ランドｌｎｄ２６と半田ブリッジ防止ランド３１の間の熱抵抗を比較的低くすることができることである。２つめの理由として、半田ブリッジ防止ランド３１は比較的広い面積を持つため、熱容量が大きく、また放熱面積も広くなるため、放熱性に優れていることである。３つめの理由として、半田ブリッジ防止ランド３１には、フロー半田時に半田が形成され、銅箔単体に比べて熱容量が大きくなるためである。すなわち、ＩＣ１０の放熱ピンであるｐｉｎ２６は、比較的低い熱抵抗で熱容量が大きく放熱性の高い半田ブリッジ防止ランド３１に接続されることで、高い放熱性を得ることができる。ＩＣ１０の放熱ｐｉｎ２５と半田ブリッジ防止ランド３２の接続も同様である。

以上、本実施例のパターンにより、ＩＣ１０の放熱ピンからの放熱性があがることを説明した。次に、半田ブリッジ防止に対する観点から説明する。

＜本実施例における半田ブリッジ防止について＞
本実施例の銅箔パターン露出部３３、３４はランドｌｎｄ１３〜２４と同様の大きさになっている。本発明のプリント基板をフロー半田槽に流すと、半田ブリッジ防止ランド３１に半田付けされる半田が引き込まれる。そして、ｌｎｄ１３〜２４、ｌｎｄ２６及び銅箔パターン露出部３３、３４やＩＣ１０のピンに付着する半田の表面張力（界面張力ともいう）が減少し、各ランドや銅箔パターン露出部における半田ブリッジが防止される。

銅箔パターン露出部なしに信号線パターン４１や４２をＩＣ１０のランドと半田ブリッジ防止ランドの間に通すと、ＩＣ１０のランド（ｌｎｄ１３）と半田ブリッジ防止ランド３１の距離が大きくなってしまう。そして、半田ブリッジ防止ランド３１がＩＣ１０のランドに付着する半田の表面張力（界面張力）を減少させる効力が弱まり、十分な半田ブリッジ防止性能を得ることができなくなる。そこで、従来は信号線パターン配線の自由度を犠牲にして、生産性の向上（半田ブリッジしにくくなるようにすること）を行っていた。それに対し、本構成であれば、信号線パターン配線の自由度を犠牲にせずに配線でき、本実施例のように放熱性を向上させることなどが可能となる。

なお、本実施例では、銅箔パターン露出部３３、３４の大きさ及びピッチ（間隔）をＩＣのランドと同じにしている。ただし、銅箔パターン露出部の大きさやピッチをＩＣのランドのそれとは少し変更しても半田ブリッジ防止機能を大きく損なうことはないため、半田ブリッジ防止性能が得られる範囲で大きさやピッチ変更することは可能である。

以上の構成により、本実施例によれば、半田ブリッジ防止性能を保持しつつ、ＩＣの半田ランド群と半田ブリッジ防止ランドの間に信号線パターンを配置することができ、ＩＣの放熱性を向上させることができる。

実施例２では、ＣＰＵのＧＮＤピンと半田ブリッジ防止ランドを接続する構成について説明する。

＜ＩＣ（ＣＰＵ）のパッケージについて＞
図６は、本実施例に係るＩＣ（ＣＰＵ）のパッケージを説明する図である。このパッケージはＳＯＰである。５０は、本ＩＣである。ピンは全部で３０ピンある。ピン５１は、ＩＣのピンであり、ピッチ０．６５ｍｍ、ピンの幅０．２４ｍｍである。図中、ｐｉｎ１〜ｐｉｎ３０の符号は、ＩＣ５０のピンを示している。ｐｉｎ１は、ピン番号１のピンである。以下同様に、ｐｉｎ２〜ｐｉｎ３０は、ピン番号２〜３０のピンである。

＜従来例と本実施例との比較＞
〜従来例のパターンについて〜
図７と図８は、従来のパターンを説明する図である。本実施例による効果を分かりやすくするため、まず従来のパターンを説明する。

図７は、ＩＣ５０とランドの配置を示している。ランドｌｎｄ１はｐｉｎ１に対するランドである（実線で示す部分）。このランドは、銅箔の上に形成されているレジストが図の形状で抜けている（レジストがない部分の形状）。以下同様にランドｌｎｄ２〜ｌｎｄ３０はｐｉｎ２〜３０に対するランドである。なお、図６で説明したＩＣ５０は、図中破線で示される部分である。

半田ブリッジ防止ランド５２はランドｌｎｄ１５の半田フロー方向下流側に設けられているランドであり、図の５２の形状でレジストが形成されていない（レジストが塗布されていない）。同様に半田ブリッジ防止ランド５３はランドｌｎｄ１６の半田フロー方向下流側に設けられている。なお、半田付け工程時の基板進行方向を図７の矢印で示す向きとすると、半田フロー進行方向（以下、単に半田フローとする）は矢印と反対方向になるため、半田フロー上流側と半田フロー下流側は図に示すようになる。

図８は、図７からＩＣ５０の図を削除し、パターンを追加した図である。ＩＣ５０のｐｉｎ１はＧＮＤピンであり、ベタＧＮＤパターン５４（図中、斜線で示す）に接続されている。一般に、ＧＮＤパターンは接続が多いほど高周波信号のリターンパスを形成しやすく、不要輻射ノイズが低減できる。特に、１層（片面）基板は、その層構造の制限からＧＮＤパターンの接続を多くすることが難しい。

〜本実施例のパターンについて〜
次に、本実施例の基板パターンを説明する。

図９と図１０は、本実施例のパターンを説明する図である。ＩＣ５０は図７と図８と同じＩＣ（ＣＰＵ）、すなわち、図６に示すＩＣである。図７に対して、図９は銅箔パターン露出部（レジストが形成されていない部分）６４、６５が増えている。銅箔パターン露出部６４、６５は、大きさ及びピッチがランドｌｎｄ１６〜ｌｎｄ３０と同一になっている。なお、６２，６３は、本実施例における半田ブリッジ防止ランドである。銅箔パターン露出部６４，６５が増えたために、半田ブリッジ防止ランド６３が、従来例の半田ブリッジ防止ランド５３（図８参照）の位置からずれた場所に構成されている。

図１０は、図９からＩＣ５０の図を削除し、信号線パターン等を追加した図である。図８と図１０の違いは、本実施例の半田ブリッジ防止ランド６３がＧＮＤパターン６６（図中、網掛けで示す）、さらにベタＧＮＤパターン５４を介して、ＩＣ５０のＧＮＤピンのランドであるランドｌｎｄ１に接続されていることである。そのために、ランドｌｎｄ１７及びランドｌｎｄ１８に接続されたパターンの一部で、レジストを塗布せずに銅箔パターンを露出している。これが銅箔パターン露出部６４および６５である。銅箔パターン露出部６４及び６５の位置において、信号線パターン６７及び６８の幅はランドｌｎｄ１７及びランドｌｎｄ１８と同じである。

図１０では、信号線パターンの一部のレジストを塗布しないことで、銅箔が露出する銅箔パターン露出部６４、６５でランドを形成し、そのランドをＩＣ５０のピンのランドと揃えることで、半田ブリッジ防止をしつつ、ＧＮＤの接続を強化している。

銅箔パターン露出部６４、６５で半田ブリッジ防止ができるのは、実施例１の＜本実施例における半田ブリッジ防止について＞で説明したのと同様の原理であるため、ここでの説明を省略する。

以上の構成により、本実施例によれば、半田ブリッジ防止性能を保持しつつ、ＩＣを半田付けするためのランド群と半田ブリッジ防止ランドの間に信号線を配置することができる。そして、半田ブリッジ防止ランドをベタＧＮＤパターンにすることができ、不要輻射ノイズを軽減することができる。

実施例３では、２個のＩＣを実装する場合において、半田ブリッジ防止ランドを少なくできる配置について説明する。

＜２個のＩＣを実装する場合の本実施例の基板パターンについて＞
図１１は、本実施例の基板パターンを示す図である。８８と８０はＩＣであり、例えば、実施例２と同様のＩＣ（３０ピン）である（図６参照）。なお、ＩＣ８０、８８は、実施例１のような２６ピンのＩＣ（例えばステッピングモータドライバＩＣ等）でもよく、その場合は図１に示す構成となる。また、これらのＩＣのピンやランドは実施例１や２と同様であるので説明を省略する。

ＩＣ８８の半田ブリッジ防止ランドは８１である。半田ブリッジ防止ランド８１はＩＣ８８のランドｌｎｄ１〜ｌｎｄ１５の半田ブリッジを防止するためのランドである。一方、ランドｌｎｄ１６〜ｌｎｄ３０（第１の半田ランド群）用の半田ブリッジ防止ランドは、専用にはない。すなわち、実施例１や実施例２で説明したような、１個のＩＣを実装するような場合の半田ブリッジ防止ランド３１（図４参照）や６３（図９参照）がない。

一方、もう一つのＩＣであるＩＣ８０はＩＣ８８の半田フロー方向下流に配置されている。ＩＣ８８のランドｌｎｄ１６〜ｌｎｄ３０と、ＩＣ８０のランドｌｎｄ１〜ｌｎｄ１５（第２の半田ランド群）が半田フロー方向に一列に配置され、ランドｌｎｄ１６〜ｌｎｄ３０、ランドｌｎｄ１〜ｌｎｄ１５の向きが半田フロー方向と垂直方向に揃えてある。また、ＩＣ８８のランドｌｎｄ１６とＩＣ８０のランドｌｎｄ１の間には、銅箔パターン露出部８４とランド８６（ダミーランドともいう）がある。銅箔パターン露出部８４は信号線パターン８５の一部のレジストを塗布しないことで形成している。これは実施例１や実施例２の銅箔パターン露出部（３３、３４（図５参照）、６４、６５（図１０参照）と同様である。また、ランド８６は、銅箔パターンのみで形成されている、すなわち信号線パターンの一部を露出させたものではない。これらにも８４と同様にレジストは塗布されていない。ＩＣ８０の半田フロー方向下流には、半田ブリッジ防止ランド８２及び８３が形成されている。これらの半田ブリッジ防止ランドは実施例１や２と同様である。

図１１では、上述のように２つのＩＣのランドの間に、銅箔パターン露出部及びダミーランドをランドと同じ大きさ及びピッチで形成している。

＜本実施例における半田ブリッジ防止について＞
次に、半田ブリッジ防止に対する観点から説明する。

ＩＣ８８のランドｌｎｄ１〜ｌｎｄ１５、及びＩＣ８０のランドｌｎｄ１６〜ｌｎｄ３０で半田ブリッジが発生しにくい原理については実施例１と同様であるため説明を省略する。

ＩＣ８８のランドｌｎｄ１６〜ｌｎｄ３０、銅箔パターン露出部８４、ランド８６、ＩＣ８０のランドｌｎｄ１〜ｌｎｄ１５（以下、一連のランド）で半田ブリッジが発生しにくい理由を説明する。本実施例に係る基板をフロー半田槽に流すと、半田ブリッジ防止ランド８２に半田付けされる半田が引き込まれる。そして、一連のランドや、ＩＣ８０、８８のピンに付着する半田の表面張力（界面張力）が減少し、各ランド（一連のランド）や銅箔パターン露出部における半田ブリッジが防止される。このため、ＩＣ８８のランド群であるランドｌｎｄ１６〜ｌｎｄ３０の半田フロー下流側に、ＩＣ８８専用の半田ブリッジ防止ランドを設ける必要がない。

このように、図１１の配置では、ＩＣ８８のランドｌｎｄ１６〜ｌｎｄ３０に対する半田ブリッジ防止ランドが不要となり、基板面積を低減させたり、信号線パターン配線の自由度を向上させたりすることができる。

以上の構成により、本実施例によれば、２個のＩＣを片面フロー半田する場合において、半田ブリッジ防止ランドの個数を減らすことができ、基板面積低減や信号線パターン配線の自由度を向上させることができる。

実施例４では、プリント基板の捨て基板に半田ブリッジ防止ランドを形成する構成を説明する。

＜本実施例の基板パターンについて＞
図１２は本実施例の基板パターン図である。９０はＩＣであり、実施例２と同様である（図６参照）。９７はＩＣ９０が実装されるプリント基板（以下、単に基板という）である。９１は基板を切り離すための分割手段である基板のＶカット部（Ｖ字型に入れた溝部）であり、Ｖカット部９１より図面の上側が使用する基板９７ａ、下側が使用しない部分である捨て基板９７ｂである。９３は銅箔パターン露出部、９２、９８、９９はランド（ダミーランドともいう）である。この中でランド９２、９８、９９は、実施例３と同様である。一方、銅箔パターン露出部９３は信号線パターン９４の一部に、レジストをランド群（ランドｌｎｄ１６〜ｌｎｄ３０）のランドと同じ形状に塗布しないことで形成している。これは実施例２と同様である。また、９５、９６は半田ブリッジ防止ランドである。

本実施例では、半田ブリッジを防止すべきＩＣ９０のランドｌｎｄ１〜３０、９２、９８、９９及び銅箔パターン露出部９３（以下、一連のランドという）と半田ブリッジ防止ランド９５、９６の間に使用する基板９７ａの端部がある。しかし、捨て基板９７ｂに、フロー半田付けを行う際に半田ブリッジ防止ランド９５、９６が一連のランドに付着する半田の表面張力（界面張力）を減少させる効果があり、半田ブリッジを防止できる。

本実施例では、基板の分割にＶカット部９１を使う構成について説明した。ただし、スリットにより基板を分割する場合であっても、一連のランドと半田ブリッジ防止ランド９５、９６が十分に近ければ、同様の効果を得ることができる。

また、図１３に示すように、Ｖカット部９１の位置を移動し、Ｖカット部９１ａの位置にすることもできる。Ｖカット部９１ａは、半田ブリッジ防止ランド９５及び９６の途中に形成されている。図１２に比べて、ランド９８、９９と半田ブリッジ防止ランド９５、９６の間隔を狭くすることができ、半田ブリッジ防止効果がより有効に働く。

なお、本実施例では基板の分割にＶカット部を用いる構成で説明したが、Ｖカット部は一例であって、例えば、ミシン目に穴をあけて分割する構成等、他の構成を適用可能である。

以上の構成により、本実施例によれば、捨て基板に面積の大きい半田ブリッジ防止ランドを形成でき、使用する基板の配線自由度向上や基板面積低減の効果がある。

Claims (21)

1. 半田槽に搬送されて電子部品が半田付けされるプリント基板において、
   前記電子部品を半田付けするための第１半田ランドと、
   前記第１半田ランドに対して前記プリント基板の搬送方向の下流側に設けられる、半田を溜めるための第２半田ランドと、
   前記第１半田ランドと前記第２半田ランドとの間に、パターン露出部を備えた信号線パターンを有し、
   前記第１半田ランドと前記第２半田ランドとの間、又は、前記第２半田ランドの途中に、前記プリント基板を分割するための分割部を有することを特徴とするプリント基板。
2. 更に、前記電子部品から発生される熱を放熱する放熱パターンを備え、
   前記第２半田ランドは、前記放熱パターンを介して前記電子部品の放熱ピンに接続されることを特徴とする請求項１に記載のプリント基板。
3. 更に、グランドパターンを備え、
   前記第２半田ランドは、前記グランドパターンと接続されることを特徴とする請求項１に記載のプリント基板。
4. 前記パターン露出部の大きさは、前記第１半田ランドと同じ大きさであることを特徴とする請求項１乃至３のいずれかの項に記載のプリント基板。
5. 前記第１半田ランドを複数備え、
   複数の前記第１半田ランドの間隔と、前記第１半田ランドと前記信号線パターンの間隔は同じ間隔であることを特徴とする請求項１乃至３のいずれかの項に記載のプリント基板。
6. 前記第１半田ランドと前記第２半田ランドとの間に、更に、レジストが塗布されないランドを有することを特徴とする請求項１に記載のプリント基板。
7. 前記電子部品は、フラットパッケージＩＣを含むことを特徴とする請求項１乃至６のいずれかの項に記載のプリント基板。
8. 半田槽に搬送されて電子部品が半田付けされるプリント基板において、
   第１電子部品を半田付けするための第１半田ランド群と、
   前記第１電子部品に対して前記プリント基板の搬送方向の下流側に配置される第２電子部品を半田付けするための第２半田ランド群であり、前記第１半田ランド群と前記プリント基板が搬送される方向に一直線上になるように配置された第２半田ランド群と、
   前記第１半田ランド群と前記第２半田ランド群の間に、パターン露出部を備えた信号線パターンと、を有することを特徴とするプリント基板。
9. 前記第１半田ランド群と前記第２半田ランド群との間に、更に、レジストが塗布されないランドを有することを特徴とする請求項８に記載のプリント基板。
10. 前記第１及び第２電子部品は、フラットパッケージＩＣを含むことを特徴とする請求項８または９に記載のプリント基板。
11. 半田槽に搬送されて電子部品が半田付けされたプリント基板において、
    前記電子部品の端子が半田付けされた実装部と、
    前記実装部に対し、前記プリント基板の搬送方向の下流側に近接して設けられており、半田を導くための半田パターン部と、
    前記実装部と前記半田パターン部の間に半田付けされた信号線と、を備え、
    前記実装部と前記信号線の半田付けされた箇所と前記半田パターン部は前記プリント基板の搬送方向に一直線上に配置されていることを特徴とするプリント基板。
12. 前記実装部を複数備え、
    前記半田パターン部は、複数の前記実装部が配列する方向の端部に近接して設けられることを特徴とする請求項１１に記載のプリント基板。
13. 更に、前記電子部品の放熱ピンが接続された放熱パターンを有し、
    前記半田パターン部と前記放熱パターンが接続されることを特徴とする請求項１１または１２に記載のプリント基板。
14. 更に、グランドパターンを備え、前記半田パターン部は前記グランドパターンと接続されることを特徴とする請求項１１または１２に記載のプリント基板。
15. 前記電子部品は、フラットパッケージＩＣを含むことを特徴とする請求項１１乃至１４のいずれかの項に記載のプリント基板。
16. 半田槽に搬送されて電子部品が半田付けされたプリント基板において、
    第１電子部品が半田付けされた第１の実装部と、
    前記第１電子部品に対して前記プリント基板の搬送方向の下流側に配置された第２電子部品が半田付けされた第２の実装部であり、前記第１の実装部と前記プリント基板が搬送される方向に一直線上になるように配置された第２の実装部と、
    前記第１の実装部と前記第２の実装部の間に、半田付けされた箇所を有する信号線と、を備えることを特徴とするプリント基板。
17. 前記第１及び第２電子部品は、フラットパッケージＩＣを含むことを特徴とする請求項１６に記載のプリント基板。
18. 半田槽に搬送されて電子部品が半田付けされるプリント基板において、
    前記電子部品を半田付けするための半田ランドと、
    前記プリント基板の搬送方向の下流側に近接して設けられており、半田を導くための半田パターン部と、
    前記半田ランドと前記半田パターン部の間に半田付けされる箇所を有する信号線と、
    を備え、
    前記半田ランドと前記信号線の半田付けされる箇所と前記半田パターン部は前記プリント基板の搬送方向に一直線上に配置されていることを特徴とするプリント基板。
19. 更に、前記電子部品の放熱ピンが接続された放熱パターンを有し、
    前記半田パターン部と前記放熱パターンが接続されることを特徴とする請求項１８に記載のプリント基板。
20. 更に、グランドパターンを備え、前記半田パターン部は前記グランドパターンと接続されることを特徴とする請求項１８または１９に記載のプリント基板。
21. 前記電子部品は、フラットパッケージＩＣを含むことを特徴とする請求項１８乃至２０のいずれかの項に記載のプリント基板。

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