JP5334138B2 - 動的に調整可能な読み出しマージンを有する集積回路メモリ及びその方法 - Google Patents
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Description
図2は、他の実施形態に基づく集積回路メモリ50をブロック図形式で示す。集積回路メモリ50は、メモリアレイ12、シャドー列52、ワードラインドライバ16、列論理回路18、センスアンプ54、比較器66及び68、誤り検出器70、故障履歴レジスタ72、点検修復論理回路74、並びにセンスアンプ制御器76を含む。センスアンプ54は、センスアンプ56及び58、並びにシャドーセンスアンプ62及び64を含む。図1の議論において上述したように、メモリアレイ12は、行及び列で構成された複数のSRAMセルを含む。メモリセルの行はワードラインを含み、全セルがワードラインに接続されている。メモリセルの列はビットライン対を含み、全セルがビットライン対に接続されている。例えば、「WL0」と表記されたワードラインは、代表的なメモリセル32を含む複数のメモリセルに接続される。同様に、列は、例えば、メモリセル32を含む複数のメモリセルに接続した「BL0」及び「BLB0」と表記されたビットライン対を含む。例示した実施形態では、ビットライン対の各々は、センスアンプに接続される。例えば、ビットライン対BL0及びBLB0は、センスアンプ56に接続され、ビットライン対BLN及びBLBNは、センスアンプ58に接続される。ワードラインドライバ16は、「行アドレス」と表記された行アドレスを受信するための複数の入力端子を有し、これに応じて、Mを整数とすると、ワードラインWL0乃至WLMの内の一つにワードライン電圧を供給する。列論理回路18は、「列アドレス」と表記された列アドレスを受信するための複数の入力端子を有し、これに応じて、ビットライン対BL0/BLB0乃至BLN/BLBNの内の選択された一つを介して、データビットを供給する一つ又は複数のメモリセルをセンスアンプ54に接続する。列論理回路18は、「データ」と表記されたデータを供給するための出力部を有する。メモリアレイ12は、シャドー列52を含む。シャドー列52は、シャドー列53及び55を含む。シャドー列53は、通常の列と概ね同じであり、「SBL0」及び「SBLB0」と表記されたビットライン対に接続したメモリセル60等の複数のメモリセルを含む。更に、シャドー列55は、「SBL1」及び「SBLB1」と表記されたビットライン対に接続された複数のメモリセルを含む。シャドービットライン対SBL0及びSBLB0は、シャドーセンスアンプ62に接続され、シャドービットライン対SBL1及びSBLB1は、シャドーセンスアンプ64に接続される。比較器66は、シャドーセンスアンプ62の出力部に接続された入力部と、論理「0」を受信するための入力部と、出力部とを有する。比較器68は、シャドーセンスアンプ64の出力部に接続した入力部と、論理「1」を受信するための入力部と、出力部とを有する。比較器66及び68の出力部は、誤り検出器70の入力部に接続される。シャドーセンスアンプ62及び64は、通常のセンスアンプ54の内の一つよりも脆弱に実装される。尚、例示した実施形態では、別個のセンスアンプが、各ビットライン対に接続されている。他の実施形態では、センスアンプは、幾つかのビットライン対又は冗長ビットライン対によって共有し得る。更に、他の実施形態では、行及び列の冗長性を含んでもよいことに留意されたい。
更に、本明細書に用いた用語「一つ(不定冠詞)」は、一以上であると定義する。更に、請求項において「少なくとも一つの」及び「一つ又は複数の」等の導入節を用いることは、不定冠詞「一つ」による他の請求項要素の導入が、同じ請求項に導入節「一つ又は複数の」又は「少なくとも一つの」及び「一つ」等の不定冠詞が含まれる場合でも、そのように導入した請求項要素を含む任意の特定の請求項を、そのような要素を一つだけ含む発明に限定することを意味すると解釈すべきではない。同じことが、定冠詞の使用にも当てはまる。
Claims (3)
- 集積回路において、複数のアドレス指定可能ユニットを含むメモリのセンスアンプ差動マージンを動的に制御するための方法において、前記複数のアドレス指定可能ユニットは、少なくとも一つの故障予知アドレス指定可能ユニットを備え、前記故障予知アドレス指定可能ユニットは、残りの複数のアドレス指定可能ユニットよりも前に故障するように構成された、前記方法であって、
前記複数のアドレス指定可能ユニット及び前記少なくとも一つの故障予知アドレス指定可能ユニットに対応する前記センスアンプ差動マージンを第1の値に設定する段階と、
前記故障予知アドレス指定可能ユニットからデータを読み出す際に読み出しデータ誤りが発生した場合、前記複数のアドレス指定可能ユニットに対応する前記センスアンプ差動マージンを第2の値に設定する段階であって、前記第2の値が前記第1の値より大きい、前記段階と、
を備える方法。 - 請求項1に記載の方法であって、更に、前記故障予知アドレス指定可能ユニットでの読み出し動作により読み出しデータ誤りが発生しなくなるまで、前記センスアンプ差動マージンを前の値より大きい値に漸増する段階を備える、方法。
- メモリを含む集積回路であって、前記メモリは、複数のアドレス指定可能ユニットを備え、前記複数のアドレス指定可能ユニットは、少なくとも一つの故障予知アドレス指定可能ユニットを備え、前記故障予知アドレス指定可能ユニットは、残りの複数のアドレス指定可能ユニットよりも前に故障するように構成され、更に、前記メモリは、
複数のセンスアンプに接続されたメモリアレイと、
フィードバック経路であって、
前記複数のアドレス指定可能ユニット及び前記少なくとも一つの故障予知アドレス指定可能ユニットに対応するセンスアンプ差動マージンを第1の値に設定する段階と、
前記故障予知アドレス指定可能ユニットからデータを読み出す際の読み出しデータ誤りを検出する段階と、
前記読み出しデータ誤りが発生した場合に前記複数のアドレス指定可能ユニットの前記センスアンプ差動マージンを第2の値に設定する段階であって、前記第2の値は、前記第1の値より大きい、前記段階と、
のために構成された前記フィードバック経路と、
を備える集積回路。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/875,997 | 2007-10-22 | ||
US11/875,997 US7688656B2 (en) | 2007-10-22 | 2007-10-22 | Integrated circuit memory having dynamically adjustable read margin and method therefor |
PCT/US2008/076512 WO2009055163A1 (en) | 2007-10-22 | 2008-09-16 | Integrated circuit memory having dynamically adjustable read margin and method therefor |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2011501338A JP2011501338A (ja) | 2011-01-06 |
JP2011501338A5 JP2011501338A5 (ja) | 2011-10-13 |
JP5334138B2 true JP5334138B2 (ja) | 2013-11-06 |
Family
ID=40563343
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010530010A Active JP5334138B2 (ja) | 2007-10-22 | 2008-09-16 | 動的に調整可能な読み出しマージンを有する集積回路メモリ及びその方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7688656B2 (ja) |
JP (1) | JP5334138B2 (ja) |
CN (1) | CN101836260B (ja) |
TW (1) | TWI482170B (ja) |
WO (1) | WO2009055163A1 (ja) |
Families Citing this family (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8634263B2 (en) * | 2009-04-30 | 2014-01-21 | Freescale Semiconductor, Inc. | Integrated circuit having memory repair information storage and method therefor |
CN101957397A (zh) * | 2009-07-14 | 2011-01-26 | 鸿富锦精密工业(深圳)有限公司 | 电压自动量测系统及量测方法 |
US8806245B2 (en) | 2010-11-04 | 2014-08-12 | Apple Inc. | Memory read timing margin adjustment for a plurality of memory arrays according to predefined delay tables |
US20130117615A1 (en) | 2011-11-07 | 2013-05-09 | Su-a Kim | Semiconductor memory device and system having redundancy cells |
KR20130096493A (ko) * | 2012-02-22 | 2013-08-30 | 삼성전자주식회사 | 반도체 장치의 안티퓨즈 회로 및 그 안티퓨즈 회로의 내부 회로블록 테스팅 방법 |
US11024352B2 (en) | 2012-04-10 | 2021-06-01 | Samsung Electronics Co., Ltd. | Memory system for access concentration decrease management and access concentration decrease method |
US9026719B2 (en) | 2012-11-15 | 2015-05-05 | Elwha, Llc | Intelligent monitoring for computation in memory |
US9323499B2 (en) | 2012-11-15 | 2016-04-26 | Elwha Llc | Random number generator functions in memory |
US8966310B2 (en) | 2012-11-15 | 2015-02-24 | Elwha Llc | Redundancy for loss-tolerant data in non-volatile memory |
US9442854B2 (en) | 2012-11-15 | 2016-09-13 | Elwha Llc | Memory circuitry including computational circuitry for performing supplemental functions |
US8996951B2 (en) * | 2012-11-15 | 2015-03-31 | Elwha, Llc | Error correction with non-volatile memory on an integrated circuit |
US9146807B2 (en) | 2012-12-04 | 2015-09-29 | Sandisk Technologies Inc. | Bad column handling in flash memory |
US9933828B2 (en) | 2014-08-19 | 2018-04-03 | Lenovo Enterprise Solutions (Singapore) Pte. Ltd. | Controlling power consumption of a voltage regulator in a computer system |
JP6333477B2 (ja) | 2014-10-23 | 2018-05-30 | ヒューレット パッカード エンタープライズ デベロップメント エル ピーHewlett Packard Enterprise Development LP | ドット積を求めるためのメムリスティブクロスバーアレイ |
KR102440362B1 (ko) * | 2015-09-25 | 2022-09-05 | 삼성전자주식회사 | 이미지 센서, 적층형 이미지 센서, 이미지 처리 장치 및 이미지 센서 칩 패키지의 제조 방법 |
US20170110194A1 (en) * | 2015-10-19 | 2017-04-20 | Silicon Storage Technology, Inc. | Power Driven Optimization For Flash Memory |
US9792175B2 (en) | 2015-10-21 | 2017-10-17 | Sandisk Technologies Llc | Bad column management in nonvolatile memory |
US9959912B2 (en) * | 2016-02-02 | 2018-05-01 | Qualcomm Incorporated | Timed sense amplifier circuits and methods in a semiconductor memory |
CN109637574B (zh) * | 2018-12-21 | 2020-12-01 | 成都海光集成电路设计有限公司 | Sram读写跟踪电路及方法、字线电压调制装置、系统及方法 |
CN112820344B (zh) * | 2019-11-18 | 2023-04-18 | 华为技术有限公司 | 数据信号的裕量检测方法、装置及存储设备 |
US11928355B2 (en) | 2021-03-25 | 2024-03-12 | Changxin Memory Technologies, Inc. | Method and apparatus for determining mismatch of sense amplifier, storage medium, and electronic equipment |
CN112885401B (zh) * | 2021-03-25 | 2022-05-27 | 长鑫存储技术有限公司 | 存储单元信号裕度确定方法及装置、存储介质及电子设备 |
Family Cites Families (40)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5436513A (en) * | 1992-12-09 | 1995-07-25 | Texas Instruments Incorporated | Method and apparatus for providing energy to an information handling system |
US5420798A (en) * | 1993-09-30 | 1995-05-30 | Macronix International Co., Ltd. | Supply voltage detection circuit |
US5801985A (en) * | 1995-07-28 | 1998-09-01 | Micron Technology, Inc. | Memory system having programmable control parameters |
US5875135A (en) * | 1995-12-28 | 1999-02-23 | Intel Corporation | Characterization of self time circuit |
US6628552B1 (en) * | 1997-04-11 | 2003-09-30 | Intel Corporation | Self-configuring input buffer on flash memories |
US6370057B1 (en) * | 1999-02-24 | 2002-04-09 | Kabushiki Kaisha Toshiba | Semiconductor memory device having plate lines and precharge circuits |
US6128236A (en) * | 1998-12-17 | 2000-10-03 | Nippon Steel Semiconductor Corp. | Current sensing differential amplifier with high rejection of power supply variations and method for an integrated circuit memory device |
US6275058B1 (en) * | 1999-01-26 | 2001-08-14 | Micron Technology, Inc. | Method and apparatus for properly disabling high current parts in a parallel test environment |
DE60043651D1 (de) * | 1999-02-01 | 2010-02-25 | Renesas Tech Corp | Integrierte halbleiterschaltung und nichtflüchtiges speicherelement |
JP3221428B2 (ja) * | 1999-02-12 | 2001-10-22 | 日本電気株式会社 | ラッチ型センスアンプ回路 |
US6462998B1 (en) * | 1999-02-13 | 2002-10-08 | Integrated Device Technology, Inc. | Programmable and electrically configurable latch timing circuit |
WO2001057875A1 (fr) * | 2000-02-04 | 2001-08-09 | Hitachi, Ltd. | Dispositif semi-conducteur |
JP2002368135A (ja) * | 2001-06-12 | 2002-12-20 | Hitachi Ltd | 半導体記憶装置 |
JP3818873B2 (ja) * | 2001-06-26 | 2006-09-06 | シャープ株式会社 | 不揮発性半導体記憶装置 |
US6597620B1 (en) * | 2001-07-18 | 2003-07-22 | Advanced Micro Devices, Inc. | Storage circuit with data retention during power down |
US6809538B1 (en) * | 2001-10-31 | 2004-10-26 | Intel Corporation | Active cooling to reduce leakage power |
JP2003257192A (ja) * | 2002-03-06 | 2003-09-12 | Mitsubishi Electric Corp | 半導体記憶装置および不揮発性半導体記憶装置 |
US6724648B2 (en) * | 2002-04-05 | 2004-04-20 | Intel Corporation | SRAM array with dynamic voltage for reducing active leakage power |
KR100423894B1 (ko) * | 2002-05-09 | 2004-03-22 | 삼성전자주식회사 | 저전압 반도체 메모리 장치 |
US7073080B2 (en) * | 2002-07-31 | 2006-07-04 | Broadcom Corporation | System and method for dynamically regulating voltage in a wireless interface device while maintaining an acceptable bit error rate |
EP1583976A1 (en) * | 2002-12-23 | 2005-10-12 | Power Measurement Ltd | Power monitoring integrated circuit with communication interface |
US6791864B2 (en) * | 2003-01-06 | 2004-09-14 | Texas Instruments Incorporated | Column voltage control for write |
KR100550638B1 (ko) * | 2003-04-30 | 2006-02-10 | 주식회사 하이닉스반도체 | 비트라인 센싱마진시간의 조절을 위한 테스트모드를 갖는메모리장치 |
JP2005129151A (ja) * | 2003-10-23 | 2005-05-19 | Fujitsu Ltd | 半導体記憶装置 |
US7770034B2 (en) * | 2003-12-16 | 2010-08-03 | Intel Corporation | Performance monitoring based dynamic voltage and frequency scaling |
JP2005196022A (ja) * | 2004-01-09 | 2005-07-21 | Fuji Photo Film Co Ltd | 磁気カートリッジ用のセキュリティーシール |
US7042776B2 (en) * | 2004-02-18 | 2006-05-09 | International Business Machines Corporation | Method and circuit for dynamic read margin control of a memory array |
KR100634169B1 (ko) * | 2004-03-10 | 2006-10-16 | 삼성전자주식회사 | 가변형 기준레벨 발생 기능을 가진 센스 앰프 및 그 방법 |
JP4237109B2 (ja) * | 2004-06-18 | 2009-03-11 | エルピーダメモリ株式会社 | 半導体記憶装置及びリフレッシュ周期制御方法 |
US7280334B2 (en) * | 2004-06-29 | 2007-10-09 | Intel Corporation | Integrated processor/motherboard short detect and safeguard mechanism |
US7110298B2 (en) * | 2004-07-20 | 2006-09-19 | Sandisk Corporation | Non-volatile system with program time control |
JP4008906B2 (ja) * | 2004-08-20 | 2007-11-14 | 株式会社半導体理工学研究センター | 半導体記憶装置 |
JP4553185B2 (ja) * | 2004-09-15 | 2010-09-29 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
US7242618B2 (en) * | 2004-12-09 | 2007-07-10 | Saifun Semiconductors Ltd. | Method for reading non-volatile memory cells |
KR100622892B1 (ko) | 2004-12-09 | 2006-09-19 | 엘지전자 주식회사 | 저 전력소비형 이동통신 단말기 |
US20060128340A1 (en) * | 2004-12-11 | 2006-06-15 | Yong-Hsiang Hsieh | Radio frequency mixer with notch filter |
KR100712528B1 (ko) * | 2005-08-26 | 2007-04-27 | 삼성전자주식회사 | 센싱마진 가변회로 및 이를 구비하는 반도체 메모리 장치 |
US7158432B1 (en) * | 2005-09-01 | 2007-01-02 | Freescale Semiconductor, Inc. | Memory with robust data sensing and method for sensing data |
US7292495B1 (en) * | 2006-06-29 | 2007-11-06 | Freescale Semiconductor, Inc. | Integrated circuit having a memory with low voltage read/write operation |
US7793172B2 (en) * | 2006-09-28 | 2010-09-07 | Freescale Semiconductor, Inc. | Controlled reliability in an integrated circuit |
-
2007
- 2007-10-22 US US11/875,997 patent/US7688656B2/en active Active
-
2008
- 2008-09-16 JP JP2010530010A patent/JP5334138B2/ja active Active
- 2008-09-16 WO PCT/US2008/076512 patent/WO2009055163A1/en active Application Filing
- 2008-09-16 CN CN2008801126527A patent/CN101836260B/zh active Active
- 2008-09-26 TW TW097137387A patent/TWI482170B/zh active
Also Published As
Publication number | Publication date |
---|---|
CN101836260A (zh) | 2010-09-15 |
CN101836260B (zh) | 2013-05-29 |
TW200921696A (en) | 2009-05-16 |
WO2009055163A1 (en) | 2009-04-30 |
US7688656B2 (en) | 2010-03-30 |
TWI482170B (zh) | 2015-04-21 |
JP2011501338A (ja) | 2011-01-06 |
US20090103379A1 (en) | 2009-04-23 |
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RD04 | Notification of resignation of power of attorney |
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R150 | Certificate of patent or registration of utility model |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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R350 | Written notification of registration of transfer |
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