CN101836260A - 具有动态可调读取裕量的集成电路存储器及其方法 - Google Patents

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Abstract

提供了一种用于在包括多个可寻址单元(12)的集成电路中在操作期间动态控制存储器(10)的感测放大器(20)差分裕量的方法(80、120、140、170)。该方法包括，将对应于多个可寻址单元(12)的感测放大器差分裕量设定为第一值。该方法(80、120、140、170)进一步包括，如果当从多个可寻址单元(12)的集合读取数据时出现读取数据错误，则将对应于多个可寻址单元(12)的感测放大器(20)差分裕量设定为第二值，其中第二值大于第一值。

Description

具有动态可调读取裕量的集成电路存储器及其方法
技术领域
本发明通常涉及集成电路，更具体地，涉及一种具有动态可调读取裕量的集成电路存储器及其方法。
背景技术
减小功耗是集成电路中的持续的需要。一种减小功耗的方法是降低供电电压。然而，存在关于为了给定电路的可靠操作而能够将供电电压减小至多低的限制。静态随机存取存储器(SRAM)是一种类型的存储器，其通常用于需要高速的应用中，诸如数据处理系统中的存储器。SRAM单元仅稳定在两个可能的电压电平之一并且通过感测一对位线上的相对低的差分电压而被读取。感测放大器用于感测和放大该差分电压。感测放大器预期能够在宽的电压范围上可靠地操作，并且仍然足够快以由此维持SRAM的性能优点。然而，感测放大器的感测裕量随着供电电压的减小而减小。
因此，需要一种在宽的供电电压电平范围上具有良好性能的可靠的存储器。
附图说明
借助于示例说明了本发明，并且本发明不限于附图，在附图中相同的附图标记表示相似的元件。图中的元件被示出用于简单和清楚的目的并且不一定依比例绘制。
图1以框图的形式示出了根据实施例的集成电路存储器。图2以框图的形式示出了根据另一实施例的集成电路存储器。图3示出了根据另一实施例的用于确定读取裕量的方法的流程图。图4示出了根据另一实施例的用于确定读取裕量的方法的流程图。图5示出了根据又一实施例的用于确定读取裕量的方法的流程图。图6示出了根据另一实施例的用于确定读取裕量的方法的流程图。
具体实施方式
通常，在一个形式中，提供了一种具有冗余的集成电路存储器和一种用于操作的方法，其中具有错误检测器和服务修复逻辑的反馈路径用于通过首先增加感测放大器的感测裕量来纠正读取错误。读取错误可能因其中感测时间过短或感测放大器裕量过小的时序错误引起。通过增加感测放大器的使能声明时间来增加感测裕量。如果增加的感测裕量未能纠正时序错误，则使用冗余列替换缺陷列。这减少了集成电路存储器上的冗余列的数量并且可以提高制造产量。在另一实施例中，反馈路径包括一对影子存储器单元列。该影子列表示关于存储器的“最差情况”操作环境并且具有弱化的影子感测放大器，该影子感测放大器具有基本上相同的失效模式。反馈错误信号使用弱化的感测放大器基于预测的感测裕量来调节实际的感测放大器的感测裕量。在另一实施例中，感测放大器裕量调节的结果被用于基于性能对集成电路存储器进行分类。
在一个方面，提供了一种用于在包括多个可寻址单元的集成电路中在操作期间动态控制存储器的感测放大器差分裕量的方法，该方法包括：将对应于多个可寻址单元的感测放大器差分裕量设定为第一值；以及如果当从多个可寻址单元的集合读取数据时出现读取数据错误，则将对应于多个可寻址单元的感测放大器差分裕量设定为第二值，其中第二值高于第一值。
在另一方面，提供了一种用于在包括多个可寻址单元的集成电路中动态控制存储器的感测放大器差分裕量的方法，多个可寻址单元包括至少一个失效预测可寻址单元，其中失效预测可寻址单元被配置为在其他的多个可寻址单元之前失效，该方法包括：将对应于多个可寻址单元和至少一个失效预测可寻址单元的感测放大器差分裕量设定为第一值；以及如果当从失效预测可寻址单元读取数据时出现读取数据错误，则将对应于多个可寻址单元的感测放大器差分裕量设定为第二值，其中第二值大于第一值。
在又一方面，提供了一种用于在包括多个可寻址单元和至少一个冗余可寻址单元的集成电路中动态控制存储器的感测放大器差分裕量的方法，该方法包括：将对应于多个可寻址单元和至少一个冗余可寻址单元的感测放大器差分裕量设定为第一值；以及如果当从多个可寻址单元中的任何一个可寻址单元读取数据时出现读取数据错误，则将对应于多个可寻址单元和至少一个冗余可寻址单元的感测放大器差分裕量设定为第二值，其中第二值大于第一值；如果对于多个可寻址单元中的任何一个可寻址单元持续出现读取数据错误，则将感测放大器差分裕量渐增地增加到最大值；以及使用冗余可寻址单元替换缺陷可寻址单元，其中缺陷可寻址单元是多个可寻址单元中的即使当感测放大器差分裕量被设定为最大值时仍产生读取数据错误的其中一个可寻址单元。
在再一方面中，提供了一种包括存储器的集成电路，其中存储器包括多个可寻址单元，存储器进一步包括：存储器阵列，耦合至多个感测放大器；和反馈路径，被配置为：将关于多个感测放大器的感测放大器差分裕量设定为第一值，当从多个可寻址单元中的至少一个可寻址单元读取数据时检测到读取数据错误，以及将关于多个可寻址单元的感测放大器差分裕量设定为第二值，其中第二值大于第一值。
图1以框图的形式示出了根据实施例的集成电路存储器10。集成电路存储器10包括存储器阵列12、冗余列14、字线驱动器16、列逻辑18、感测放大器20、冗余列控制22、错误检测器24、失效历史寄存器26、服务修复逻辑28和感测放大器控制30。感测放大器20包括感测放大器34和36以及冗余感测放大器38。在所示出的实施例中，存储器阵列12包括被组织为行和列的多个SRAM单元。存储器单元行包括字线并且所有单元耦合至字线。存储器单元列包括位线对并且所有单元耦合至位线对。例如，标为“WL0”的字线耦合至包括代表性的存储器单元32的多个存储器单元。同样地，列包括，例如，标为“BL0”和“BLB0”的位线对，其耦合至包括存储器单元32的多个存储器单元。在所示出的实施例中，每个位线对耦合至用于感测相对小的差分信号的感测放大器。例如，位线对BL0和BLB0耦合至感测放大器34并且位线对BLN和BLBN耦合至感测放大器36。字线驱动器16具有用于接收标为“ROW ADDRESS”的行地址的多个输入端子，并且作为响应，向字线WL0～WLM中的一个提供字线电压，其中M是整数。列逻辑18具有用于接收标为“COLUMNADDRESS”的列地址的多个输入端子，并且作为响应，经由位线对BL0/BLB0～BLN/BLBN中的所选择的位线对耦合一个或更多个存储器单元以向感测放大器20提供数据位。列逻辑18具有用于提供标为“DATA”的数据的输出。存储器阵列12包括由冗余列14表示的一个或更多个冗余列。冗余列14通常与常规的列相同并且包括存储器单元，诸如耦合至冗余位线对RBL和RBLB的存储器单元40。位线对RBL和RBLB耦合至冗余感测放大器38。冗余感测放大器38可以比常规的感测放大器更大和更可靠。冗余列控制电路22耦合至列逻辑18以控制冗余列14的操作。冗余列控制电路22包括诸如传统的熔丝或非易失性存储器的存储机构以存储诸如地址和输出路径的冗余信息。冗余信息用于使冗余列替换缺陷列。图1为了简单和清楚起见仅示出了一个冗余列。然而，典型地，当检测到缺陷列时，替换缺陷列以及缺陷列的每一侧的相邻列。再者，应当注意，在所示出的实施例中，分立的感测放大器耦合至每个位线对。在其他实施例中，感测放大器可由数个位线对或冗余位线对共享。此外，应当注意，在其他实施例中可以包括行冗余。
错误反馈路径包括错误检测器24、失效历史寄存器26、服务修复逻辑28和感测放大器控制30。错误检测器24具有耦合至列逻辑18的输出的输入，用于接收数据信号DATA，以及耦合至失效历史寄存器26的输入的输出。服务修复逻辑28具有耦合至失效历史寄存器26的输出的输入、耦合至供电(VDD)和频率控制电路29的输入/输出、用于提供标为“WRITE DATA”的写入数据信号的第一输出、以及第二输出。供电和频率控制电路29控制存储器10接收的供电电压以及时钟信号的时钟频率，所述时钟信号被提供用于控制存储器10中的操作时序。在另一实施例中，错误检测器24可以具有耦合至服务修复逻辑28的另一输出，因此绕开失效历史寄存器26。感测放大器控制30具有耦合至服务修复逻辑28的输出的输入，以及耦合至每个感测放大器34、36和38的输出。应当注意，耦合在图1中的各框之间的每个箭头可以包括用于在各框之间传导控制信号和电压的一个或多个导体。
服务修复逻辑28包括用于存储不同的感测放大器裕量的寄存器。响应于错误检测器24检测到时序错误，服务修复逻辑28将渐增地改变感测放大器的时序裕量。例如，裕量可以首先被调节至50毫伏(mV)。如果对于具有50mV裕量的重新测试，数位仍然失败，则裕量可被调节至70mV并且重新测试。感测放大器测试迭代的次数可以是任何次数。在一个实施例中，在50mV、70mV、90mV和110mV测试感测放大器。在另一实施例中，测试迭代的裕量和次数可以是不同的。再者，可以通过增加感测放大器必须检测和放大来自所选择的位线对的相对小的差分电压的时间量，由此来调节感测放大器裕量。对于给定的感测放大器，更长的时间量将允许感测放大器以更大的裕量来分离位线对上感测的差分电压。供电和频率控制29提供的供电电压和时钟频率也可以影响感测放大器裕量。如后面将更详细讨论的，服务修复逻辑28也可以使供电电压和时钟频率在测试期间改变。
后面在图3和图4的讨论中，将讨论集成电路存储器10的操作。
图2以框图的形式示出了根据另一实施例的集成电路存储器50。集成电路存储器50包括存储器阵列12、影子列52、字线驱动器16、列逻辑18、感测放大器54、比较器66和68、错误检测器70、失效历史寄存器72、服务修复逻辑74和感测放大器控制76。感测放大器54包括感测放大器56和58以及影子感测放大器62和64。如上文在图1的讨论中所讨论的，存储器阵列12包括被组织为行和列的多个SRAM单元。存储器单元行包括字线并且所有单元耦合至字线。存储器单元列包括位线对并且所有单元耦合至位线对。例如，标为“WL0”的字线耦合至包括代表性的存储器单元32的多个存储器单元。同样地，例如，列包括标为“BL0”和“BLB0”的位线对，其耦合至包括存储器单元32的多个存储器单元。在所示出的实施例中，每个位线对耦合至感测放大器。例如，位线对BL0和BLB0耦合至感测放大器56并且位线对BLN和BLBN耦合至感测放大器58。字线驱动器16具有多个输入端子，用于接收标为“ROW ADDRESS”的行地址，并且作为响应，向字线WL0～WLM中的一个提供字线电压，其中M是整数。列逻辑18具有用于接收标为“COLUMNADDRESS”的列地址的多个输入端子，并且作为响应，经由位线对BL0/BLB0～BLN/BLBN中的所选择的位线对耦合一个或更多个存储器单元以向感测放大器54提供数据位。列逻辑18具有用于提供标为“DATA”的数据的输出。存储器阵列12包括影子列52。影子列52包括影子列53和55。影子列53通常与常规的列相同并且包括多个存储器单元，诸如耦合至标为“SBL0”和“SBLB0”的位线对的存储器单元60。再者，影子列55包括耦合至标为“SBL1”和“SBLB1”的多个存储器单元。影子位线对SBL0和SBLB0耦合至影子感测放大器62，并且影子位线对SBL1和SBLB1耦合至影子感测放大器64。比较器66具有耦合至影子感测放大器62的输出的输入、用于接收逻辑“0”的输入，以及输出。比较器68具有耦合至影子感测放大器64的输出的输入、用于接收逻辑“1”的输入，以及输出。比较器66和68的输出耦合至错误检测器70的输入。影子感测放大器62和64被实现为弱于常规的感测放大器54中的一个。应当注意，在所示出的实施例中，分立的感测放大器耦合至每个位线对。在其他实施例中，感测放大器可由数个位线对或冗余位线对共享。再者，应当注意，在其他的实施例中可以包括行冗余和列冗余。
错误反馈路径包括错误检测器70、失效历史寄存器72、服务修复逻辑74和感测放大器控制76。错误检测器70具有耦合至失效历史寄存器72的输入的输出。服务修复逻辑74具有耦合至失效历史寄存器72的输出的输入、耦合至供电(VDD)和频率控制电路75的输入/输出、和耦合至感测放大器控制30的输入的输出。供电和频率控制电力75控制存储器50接收的供电电压以及控制时钟信号的时钟频率，所述时钟信号被提供用于控制存储器50中的操作时序。在另一实施例中，错误检测器70可以具有耦合至服务修复逻辑74的另一输出，因此绕开失效历史寄存器72。感测放大器控制76具有耦合至服务修复逻辑74的输出的标为“ENABLE”的输入信号、耦合至感测放大器56和58中的每一个的第一输出，用于提供标为“SENSEAMP MARGIN ADJUST”的信号、和耦合至影子感测放大器62和64中的每一个的第二输出，用于提供标为SHADOW SENSE AMPMARGIN ADJUST的信号。
通常，响应于来自感测放大器控制76的使能信号ENABLE使能影子列53。不同于使用来自如上文关于图1的实施例讨论的常规的感测放大器的数据，存储器50使用影子感测放大器62和64调节常规的感测放大器56和58的裕量。影子感测放大器被实现为比常规的感测放大器弱。
存储器操作的操作条件可以改变。例如，如果集成电路在热的条件中操作，诸如在汽车的引擎罩下面工作，则感测裕量可能改变，引起了时序错误。如果在从影子列52读取的数据中检测到错误，则使常规的感测放大器54的裕量渐增地增加。诸如影子列53的一个列使其所有存储器单元被写入例如逻辑“0”，并且其他的影子列55使其所有存储器单元被写入例如逻辑“1”。因此，影子列53将仅读出逻辑“0”并且影子列55仅读出“1”。对于阵列12的每次读取，将读取影子列。影子感测放大器62和64将感测和放大关于影子列的差分电压。将影子感测放大器的输出与预定逻辑状态比较，并且向错误检测器70提供比较结果。如果检测到错误，则错误检测器70可以更新失效历史寄存器72。再者，错误检测器70将向服务修复逻辑74提供错误信息。服务修复逻辑74将使感测放大器控制76增加常规感测放大器的裕量。再者，当调节常规的感测放大器56和58的裕量时，将通过相似的方式调节影子感测放大器62和64的裕量。即使常规的感测放大器已被调节，仍有必要在调节常规的感测放大器时调节影子感测放大器的裕量，以防止出现错误预测的失败。
图3示出了根据另一实施例的用于确定读取裕量的方法80的流程图。将结合图1的存储器10讨论该方法。该方法开始于步骤82。在步骤82中，诸如存储器10的存储器被上电或重置。在步骤84中，如果必要，使用阵列电路调整熔丝设置以将缺陷列更换为冗余列。再者，为感测放大器34和36以及冗余感测放大器38选择第一读取裕量。例如，第一读取裕量可以是50mV。可用读取的裕量的表格可以存储在如上文讨论的服务修复逻辑28中。通过使用预定时间周期，来设定缺省读取裕量，在所述预定时间周期中，感测放大器在存储器的读取操作期间被使能。感测放大器使能的时间越长，位线上感测的差分电压裕量就能够被拉得越宽。在步骤86中，选择第一供电电压和第一操作频率。用于设定供电电压和操作频率的逻辑可以被包括在服务修复逻辑28中或不同的控制电路中。在步骤88中，选择最差情况的存储器单元列并且将预定数据写入该列。写入数据也被存储在服务修复逻辑28中。最差情况列是已被确定提供最差读取裕量的列。一般地，最差情况列被确定为沿存储器阵列12的周界的列。在步骤90中，随后从该列读取数据并且将其与来自服务修复逻辑28的写入数据WRITE DATA比较。在判决步骤92中，确定所读取的数据是否与写入该列的数据相同。如果读取数据不与写入数据匹配，则存在读取错误。读取错误的原因可能是，存储器单元或位线是有缺陷的，或者感测放大器是有缺陷的。如果在步骤92中存储器失效，则采用去往判决步骤94的FAIL路径。在判决步骤94中，确定是否已使用了在服务修复逻辑28中存储的读取裕量表格的最后的读取裕量。如果答案是否定的，则采用去往步骤96的NO路径，并且将读取裕量调节为更长或者更稳妥的。该方法随后返回步骤88并且重新测试最差情况列。返回步骤94，如果已使用最宽裕量，则采用去往步骤98的YES路径，表明不能通过在当前供电电压和频率下调节感测放大器裕量来修复失效。存储器已失效并且生成报告，并且将该报告存储在失效历史寄存器26中。在步骤100中，选择不同的供电电压和操作频率并且方法80在起点处重新开始(步骤84)。
返回判决步骤92，如果读取数据与写入数据匹配，则存储器在当前设置下通过测试并且采用去往步骤102的PASS路径。在判决步骤102中，确定是否已测试最后的列。如果已测试最后的列，则采用去往步骤108的YES路径。如果将要测试另一列，则采用去往步骤104的NO路径并且从服务修复逻辑28的查找表格选择与先前通过测试的列相同的读取裕量。在步骤106中，选择待测试的下一列并且该方法针对该下一列返回步骤86。再次返回步骤108，如果最后的列已被测试并且确定已使用了最后的供电电压和频率，则采用去往步骤110的YES路径。在步骤110中，读取裕量特性测试完成，并且可以利用如通过方法80确定的读取裕量、供电电压和操作频率来继续常规操作。如果在步骤108中，存在待测试的其他供电电压和频率，则采用返回步骤86的NO路径，并且选择新的供电电压和操作频率。当存储器在其他情况中可能不可用时，通过利用不同的感测放大器裕量测试存储器，可以利用最优化的读取裕量使诸如存储器10的存储器是可用的。
图4示出了根据另一实施例的用于确定存储器10中的读取裕量的方法140的流程图。该方法开始于步骤142，其中利用来自服务修复逻辑28中的查找表格的缺省读取裕量来重置存储器10。在步骤144中，选择阵列12的列并向其写入预定的测试数据。预定的测试数据也存储在服务修复逻辑28中。在步骤146中，读取该列并且将读取数据与服务修复逻辑28提供的WRITE DATA比较。在判决步骤148中，确定来自所选择的列的读取数据是否与服务修复逻辑28中存储的写入数据匹配。如果读取数据不与写入数据匹配，则采用去往判决步骤150的FAIL路径。在判决步骤150中，确定当前的读取裕量是否是服务修复逻辑28的查找表格中的最稳妥的或者最大的读取裕量。如果存在可用的更稳妥的读取裕量，则采用去往步骤152的NO路径并且将读取裕量调节为更稳妥的。通过增加感测放大器放大读取数据的时间量来调节读取裕量。增加读取时间使得感测放大器将差分电压拉得更宽。该方法返回步骤144。然而，如果已使用最稳妥的读取裕量，则采用从判决步骤150到判决步骤160的YES路径。在判决步骤160中，确定是否所有冗余列已被用于替换缺陷列。如果不存在可用于修复列的冗余列，则采用去往步骤162的NO路径，在那里记录测试失败。但是如果存在可用的冗余列，则采用去往步骤164的YES路径并且使用诸如冗余列14的冗余列替换缺陷列。应当注意，在常规的列冗余中，按三个连续冗余列的一组的形式替换冗余列。然而，图3的存储器10中仅示出了一个冗余列。该方法随后返回步骤144并且利用所包括的冗余列重复步骤144之后的步骤。如果在判决步骤148中，读取数据与写入数据匹配，则采用去往步骤154的PASS路径。在判决步骤154中，确定是否已检测最后的列。如果存在待检测的另外的列，则采用去往步骤156的NO路径。在步骤156中，使用来自先前测试的读取裕量。在步骤158中，选择下一列。在步骤144中，该方法如上所述继续。如果在判决步骤154中确定已检测最末的列，则采用去往步骤166的YES路径。在步骤166中，可以运行具有冗余修复的现有的MBIST(存储器内建自检测)算法。
图5示出了用于确定调节图2的存储器中的读取裕量的方法120的流程图。在步骤122中，重置或初始化存储器。在步骤124中，应用阵列电路调整熔丝设定并且从服务修复逻辑74中的裕量表格选择缺省读取裕量。熔丝设定可以包括供电电压、频率和冗余。在步骤126中，服务修复逻辑74将向感测放大器控制76声明使能信号ENABLE，使影子感测放大器62和64操作于失效预测模式。在步骤128中，每当读取常规阵列12时，读取影子列52的存储器单元，并且估计它们的输出以确定是否存在影子感测放大器62和64中的一个或二者的读取失败。上文在图2的讨论中讨论了如何使用影子感测放大器调节常规的感测放大器54的细节。如果其中一个影子感测放大器失效，则假设其中一个常规的感测放大器可能接近失效。在判决步骤130中，对于每次读取，确定来自影子列52的数据是否如同设想的那样。如果该数据与控制数据匹配，则测试通过并且采用去往步骤134的PASS路径，其中维持当前的感测放大器裕量。该方法从步骤134返回步骤128并且只要失效预测模式是使能的，则重复。如果在判决步骤130中，来自影子列的数据不匹配，则采用去往步骤132的FAIL路径。在步骤132中，通过增加常规的感测放大器的裕量和影子感测放大器的裕量，按一个步长将读取裕量调节为更稳妥的。现在利用新的、更稳妥的读取裕量在步骤134中继续常规操作。如果存储器随后被重置，则如步骤122中指示的，将重新加载先前的缺省读取裕量。这允许当操作条件有利时在改变操作条件期间更可靠地操作，并同时维持性能的优点。
图6示出了用于确定图1的存储器10中的最优读取裕量的方法170的流程图。方法170用于针对性能增加来调节存储器的读取裕量。如果必要，在开始方法170之前，首先针对可靠操作对存储器进行测试并且使用冗余。在步骤172中，通过重置操作开始存储器10的操作。在步骤174中，应用阵列12的电路调整熔丝设定，诸如，冗余、频率和缺省读取裕量。在步骤176中，设定供电电压和温度。在步骤178中，按一个步长将读取裕量调节为更激进的。这是通过从服务修复逻辑28中的读取裕量表格选择下一个更低的读取裕量来完成的。在步骤180中，选择最差情况列并且向其写入。可以通过经验数据确定最差情况列。在步骤182中，从最差情况列读取并且与服务修复逻辑28中存储的WRITE DATA比较。在判决步骤184中，如果数据不匹配，则在新的读取裕量下的测试失败。采用去往步骤186的FAIL路径并且调节读取裕量以回到先前设定的读取裕量。在判决步骤194中，进行关于是否测试另一电压/温度的判决。如果判决是NO，则采用去往步骤196和198的NO路径，用于实验室分析和产品分类。在判决步骤184中，如果数据匹配，则测试通过并且采用去往步骤188的PASS路径。在步骤188中，采用去往步骤190的NO路径并且使用当前设定的读取裕量测试另一列。在步骤191中，设定下一列并且流程返回步骤180。重复从步骤180至188的循环，直至列失效或者所有列通过当前的读取裕量。然后流程移至判决步骤192。在判决步骤192中，确定是否已使用了来自读取裕量表格的最小读取裕量。如果否，则采用回到步骤178的NO路径，其中根据表格重新调节读取裕量并且从步骤178重复该方法。如果最小读取裕量已被使用，则采用去往步骤194的YES路径。在步骤194中，确定是否应使用不同的电压和温度重复测试。如果否，则采用去往步骤196和198的NO路径用于实验室分析和产品分类，即失效分级(binning)。如果将使用不同的电压和温度重复测试，则采用回到步骤176的YES路径，其中选择新的电压和温度并且从步骤176重复该方法。
当提到使信号、状态比特或相似装置分别进入其逻辑真或逻辑伪状态时，在这里使用了术语“声明”或“设定”和“否定”(或“解除声明”或“清除”)。如果逻辑真状态是逻辑电平1，则逻辑伪状态是逻辑电平0。并且如果逻辑真状态是逻辑电平0，则逻辑伪状态是逻辑电平1。
此处描述的每个信号可被设计为正或负的逻辑，其中负逻辑可以由信号名称上的上划线(bar)或名称后面的星号(*)指示。在负逻辑信号的情况中，信号是低有效的，其中逻辑真状态对应于逻辑电平0。在正逻辑信号的情况中，信号是高有效的，其中逻辑真状态对应于逻辑电平1。应当注意，此处描述的任何信号可被设计为负或正的逻辑信号。因此，在替选实施例中，被描述为正逻辑信号的那些信号可被实现为负逻辑信号，并且被描述为负逻辑信号的那些信号可被实现为正逻辑信号。
到现在应当认识到，已提供了一种具有动态可调读取裕量的存储器及其方法。在一个实施例中，该存储器和方法允许调节读取裕量以提高存储器的可靠性。在另一实施例中，该存储器和方法用于得到性能增加。
由于实现本发明的装置在极大程度上由本领域技术人员已知的电子元件和电路组成，因此将不会在超出如上文说明的被认为有必要的程度上解释电路细节，以便理解和认识本发明的基本概念并且不致引起本发明的教导的模糊和混乱。
可以使用多种不同的信息处理系统将一些上述实施例实现为可应用的。例如，尽管图1及其讨论描述了一种示例性存储器，然而该存储器仅被呈现以用于在讨论本发明的多种方面时提供有用的参考。当然，出于讨论的目的，存储器的描述已被简化，并且仅是可以根据本发明使用的许多不同类型的适当的存储器中的一个。本领域的技术人员将认识到，逻辑框之间的边界仅是说明性的并且替选实施例可以合并各逻辑框或电路元件或者对多种逻辑框或电路元件进行替选的功能分解。
因此，应当理解，此处示出的架构仅是示例性的，并且事实上可以实现达到相同功能的许多其他架构。在抽象但仍明确的意义上，用于实现相同功能的任何元件布置被有效地“关联”，以便于实现所需的功能。因此，此处被组合以实现特定功能的任何两个元件可被视为彼此“关联”，以便于实现所需功能，而与架构或中间元件无关。同样地，如此关联的任何两个元件也可被视为彼此“可操作地连接”或“可操作地耦合”以实现所需的功能。
再者，例如，在一个实施例中，存储器10的所说明的元件是位于单个集成电路上或同一装置中的电路。可替选地，系统10可以包括彼此互连的任意数量的分立的集成电路或分立的器件。例如，存储器110可以作为独立的存储器嵌入在与分立的集成电路上的处理器相同的集成电路上。再者，存储器阵列12已被描述为具有SRAM单元。在另一实施例中，存储器阵列可以具有另一类型的存储单元，诸如，动态随机存取存储器(DRAM)单元、或者诸如磁电随机存取存储器(MRAM)单元的非易失性存储器类型之一，或者浮栅存储器单元。
而且，本领域的技术人员将认识到，上述操作的功能之间的边界仅是说明性的。多个操作的功能可被组合为单个操作，和/或单个操作的功能可被分布在另外的操作中。再者，替选实施例可以包括特定操作的多个实例，并且在多种其他实施例中操作顺序可以变换。
尽管此处参照特定实施例描述了本发明，但是在不偏离如所附权利要求阐述的本发明的范围的前提下可以进行多种修改和改变。因此，说明书和附图应被视为说明性的而非限制性的，并且所有该修改应包括在本发明的范围内。关于特定实施例的任何益处、优点或者对此处描述的问题的解决方案不应被解释为任何或所有权利要求的关键的、必需的或基本的特征或要素。
如此处使用的术语“耦合”不应被限制为直接耦合或机械耦合。
进一步地，如此处使用的术语“一个”或“一种”被限定为一个(一种)或多于一个(一种)。再者，即使当相同的权利要求包括引导短语“至少一个”或“一个或更多个”以及诸如“一个”或“一种”的不定冠词时，权利要求中的诸如“至少一个”和“一个或更多个”的引导短语的使用不应被解释为意指不定冠词“一个”或“一种”引入的另一权利要求要素将包含该引入的权利要求要素的任何特定权利要求限制为仅包含一个该要素的发明。
除非另外说明，否则诸如“第一”和“第二”的术语用于任意区分该术语描述的元件。因此，这些术语不一定预期指示该元件的时间的或其他的优先顺序。

Claims (21)

1.一种用于在包括多个可寻址单元的集成电路中在操作期间动态控制存储器的感测放大器差分裕量的方法，所述方法包括：
将对应于所述多个可寻址单元的所述感测放大器差分裕量设定为第一值；以及
如果当从所述多个可寻址单元的集合读取数据时出现读取数据错误，则将对应于所述多个可寻址单元的所述感测放大器差分裕量设定为第二值，其中，所述第二值高于所述第一值。
2.如权利要求1所述的方法，其中，所述感测放大器差分裕量的所述第一值对应于第一选择操作点。
3.如权利要求2所述的方法，其中，所述第一选择操作点对应于用于操作所述集成电路的选择电压和选择频率。
4.如权利要求1所述的方法，其中，所述多个可寻址单元的所述集合仅包括一个如下的可寻址单元，所述可寻址单元招致比其余的多个可寻址单元中的任何可寻址单元更高的失效率。
5.如权利要求1所述的方法，其中，所述存储器进一步包括耦合至所述多个可寻址单元的多个感测放大器，并且其中，设定所述感测放大器差分裕量包括设定所述多个感测放大器的感测放大器使能声明时间。
6.如权利要求4所述的方法，进一步包括，渐增地将所述感测放大器差分裕量设定为比前一值更高的值，直至招致比其余的多个可寻址单元中的任何可寻址单元更高的失效率的所述可寻址单元上的读取操作不会导致读取数据错误。
7.如权利要求1所述的方法，进一步包括，渐减地将所述感测放大器差分裕量设定为从所述感测放大器差分裕量的最高可能值开始到所述感测放大器差分裕量的最低值的值集合，以及在基于读取错误将所述多个集成电路分类为各失效分级的过程中结合读取错误分析，所述读物错误是将所述感测放大器差分裕量设定为所述值集合而导致的。
8.一种用于在包括多个可寻址单元的集成电路中动态控制存储器的感测放大器差分裕量的方法，所述多个可寻址单元包括至少一个失效预测可寻址单元，其中，所述失效预测可寻址单元被配置为在其余的多个可寻址单元之前失效，所述方法包括：
将对应于所述多个可寻址单元和所述至少一个失效预测可寻址单元的所述感测放大器差分裕量设定为第一值；以及
如果当从所述失效预测可寻址单元读取数据时出现读取数据错误，则将对应于所述多个可寻址单元的所述感测放大器差分裕量设定为第二值，其中，所述第二值大于所述第一值。
9.如权利要求8所述的方法，其中，所述感测放大器差分裕量的所述第一值对应于第一选择操作点。
10.如权利要求9所述的方法，其中，所述第一选择操作点对应于用于操作所述集成电路的选择电压和选择频率。
11.如权利要求8所述的方法，其中，所述存储器进一步包括耦合至所述多个可寻址单元的多个感测放大器，并且其中，设定所述感测放大器差分裕量包括设定所述多个感测放大器的感测放大器使能声明时间。
12.如权利要求8所述的方法，进一步包括，渐增地将所述感测放大器差分裕量设定为比前一值更高的值，直至所述失效预测可寻址单元上的读取操作不会导致读取数据错误。
13.一种用于在包括多个可寻址单元和至少一个冗余可寻址单元的集成电路中动态控制存储器的感测放大器差分裕量的方法，所述方法包括：
将对应于所述多个可寻址单元和所述至少一个冗余可寻址单元的所述感测放大器差分裕量设定为第一值；以及
如果当从所述多个可寻址单元中的任何一个可寻址单元读取数据时出现读取数据错误，则将对应于所述多个可寻址单元和所述至少一个冗余可寻址单元的所述感测放大器差分裕量设定为第二值，其中，所述第二值大于所述第一值；
如果对于所述多个可寻址单元中的任何一个可寻址单元持续出现读取数据错误，则将所述感测放大器差分裕量渐增地增加到最大值；以及
使用所述冗余可寻址单元替换缺陷可寻址单元，其中，所述缺陷可寻址单元是所述多个可寻址单元中的即使当所述感测放大器差分裕量被设定为最大值时仍产生读取数据错误的其中一个可寻址单元。
14.如权利要求13所述的方法，其中，所述感测放大器差分裕量的所述第一值对应于第一选择操作点。
15.如权利要求14所述的方法，其中，所述第一选择操作点对应于用于操作所述集成电路的选择电压和选择频率。
16.如权利要求13所述的方法，其中，所述存储器进一步包括耦合至所述多个可寻址单元和所述冗余可寻址单元的多个感测放大器，并且其中，设定所述感测放大器差分裕量包括设定所述冗余可寻址单元和所述多个感测放大器的感测放大器使能声明时间。
17.一种包括存储器的集成电路，其中，所述存储器包括多个可寻址单元，所述存储器进一步包括：
存储器阵列，耦合至多个感测放大器；以及
反馈路径，被配置为：
将用于所述多个感测放大器的感测放大器差分裕量设定为第一值，
当从所述多个可寻址单元中的至少一个可寻址单元读取数据时检测读取数据错误，以及
将用于所述多个可寻址单元的所述感测放大器差分裕量设定为第二值，其中，所述第二值大于所述第一值。
18.如权利要求17所述的集成电路，其中，所述感测放大器差分裕量的所述第一值对应于第一选择操作点。
19.如权利要求17所述的集成电路，其中，所述第一选择操作点对应于用于操作所述集成电路的选择电压和选择频率。
20.如权利要求17所述的集成电路，其中，所述反馈路径包括用于检测读取数据错误的错误检测器。
21.如权利要求17所述的方法，其中，所述反馈路径被进一步配置为，渐增地将所述感测放大器差分裕量设定为比前一值更高的值，直至招致比其余的多个可寻址单元中的任何可寻址单元更高的失效率的可寻址单元上的读取操作不会导致读取数据错误。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107026988A (zh) * 2015-09-25 2017-08-08 三星电子株式会社 图像传感器和制造其芯片封装的方法、图像处理装置
CN109637574A (zh) * 2018-12-21 2019-04-16 成都海光集成电路设计有限公司 Sram读写跟踪电路及方法、字线电压调制装置、系统及方法
WO2022198952A1 (zh) * 2021-03-25 2022-09-29 长鑫存储技术有限公司 存储单元信号裕度确定方法及装置、存储介质及电子设备
US11928355B2 (en) 2021-03-25 2024-03-12 Changxin Memory Technologies, Inc. Method and apparatus for determining mismatch of sense amplifier, storage medium, and electronic equipment

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8634263B2 (en) * 2009-04-30 2014-01-21 Freescale Semiconductor, Inc. Integrated circuit having memory repair information storage and method therefor
CN101957397A (zh) * 2009-07-14 2011-01-26 鸿富锦精密工业（深圳）有限公司 电压自动量测系统及量测方法
US8806245B2 (en) 2010-11-04 2014-08-12 Apple Inc. Memory read timing margin adjustment for a plurality of memory arrays according to predefined delay tables
US20130117636A1 (en) * 2011-11-07 2013-05-09 Su-a Kim Semiconductor memory device and system having redundancy cells
KR20130096493A (ko) * 2012-02-22 2013-08-30 삼성전자주식회사 반도체 장치의 안티퓨즈 회로 및 그 안티퓨즈 회로의 내부 회로블록 테스팅 방법
US11024352B2 (en) 2012-04-10 2021-06-01 Samsung Electronics Co., Ltd. Memory system for access concentration decrease management and access concentration decrease method
US8966310B2 (en) 2012-11-15 2015-02-24 Elwha Llc Redundancy for loss-tolerant data in non-volatile memory
US9026719B2 (en) 2012-11-15 2015-05-05 Elwha, Llc Intelligent monitoring for computation in memory
US9442854B2 (en) 2012-11-15 2016-09-13 Elwha Llc Memory circuitry including computational circuitry for performing supplemental functions
US9323499B2 (en) 2012-11-15 2016-04-26 Elwha Llc Random number generator functions in memory
US8996951B2 (en) * 2012-11-15 2015-03-31 Elwha, Llc Error correction with non-volatile memory on an integrated circuit
US9146807B2 (en) 2012-12-04 2015-09-29 Sandisk Technologies Inc. Bad column handling in flash memory
US9933828B2 (en) 2014-08-19 2018-04-03 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. Controlling power consumption of a voltage regulator in a computer system
US10008264B2 (en) 2014-10-23 2018-06-26 Hewlett Packard Enterprise Development Lp Memristive cross-bar array for determining a dot product
US20170110194A1 (en) * 2015-10-19 2017-04-20 Silicon Storage Technology, Inc. Power Driven Optimization For Flash Memory
US9792175B2 (en) 2015-10-21 2017-10-17 Sandisk Technologies Llc Bad column management in nonvolatile memory
US9959912B2 (en) * 2016-02-02 2018-05-01 Qualcomm Incorporated Timed sense amplifier circuits and methods in a semiconductor memory
CN112820344B (zh) * 2019-11-18 2023-04-18 华为技术有限公司 数据信号的裕量检测方法、装置及存储设备

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5436513A (en) * 1992-12-09 1995-07-25 Texas Instruments Incorporated Method and apparatus for providing energy to an information handling system
US5420798A (en) * 1993-09-30 1995-05-30 Macronix International Co., Ltd. Supply voltage detection circuit
US5801985A (en) * 1995-07-28 1998-09-01 Micron Technology, Inc. Memory system having programmable control parameters
US5875135A (en) * 1995-12-28 1999-02-23 Intel Corporation Characterization of self time circuit
US6628552B1 (en) * 1997-04-11 2003-09-30 Intel Corporation Self-configuring input buffer on flash memories
US6370057B1 (en) * 1999-02-24 2002-04-09 Kabushiki Kaisha Toshiba Semiconductor memory device having plate lines and precharge circuits
US6128236A (en) * 1998-12-17 2000-10-03 Nippon Steel Semiconductor Corp. Current sensing differential amplifier with high rejection of power supply variations and method for an integrated circuit memory device
US6275058B1 (en) * 1999-01-26 2001-08-14 Micron Technology, Inc. Method and apparatus for properly disabling high current parts in a parallel test environment
CN100359601C (zh) * 1999-02-01 2008-01-02 株式会社日立制作所 半导体集成电路和非易失性存储器元件
JP3221428B2 (ja) * 1999-02-12 2001-10-22 日本電気株式会社 ラッチ型センスアンプ回路
US6462998B1 (en) * 1999-02-13 2002-10-08 Integrated Device Technology, Inc. Programmable and electrically configurable latch timing circuit
US6687175B1 (en) * 2000-02-04 2004-02-03 Renesas Technology Corporation Semiconductor device
JP2002368135A (ja) * 2001-06-12 2002-12-20 Hitachi Ltd 半導体記憶装置
JP3818873B2 (ja) * 2001-06-26 2006-09-06 シャープ株式会社 不揮発性半導体記憶装置
US6597620B1 (en) * 2001-07-18 2003-07-22 Advanced Micro Devices, Inc. Storage circuit with data retention during power down
US6809538B1 (en) * 2001-10-31 2004-10-26 Intel Corporation Active cooling to reduce leakage power
JP2003257192A (ja) * 2002-03-06 2003-09-12 Mitsubishi Electric Corp 半導体記憶装置および不揮発性半導体記憶装置
US6724648B2 (en) * 2002-04-05 2004-04-20 Intel Corporation SRAM array with dynamic voltage for reducing active leakage power
KR100423894B1 (ko) * 2002-05-09 2004-03-22 삼성전자주식회사 저전압 반도체 메모리 장치
US7073080B2 (en) * 2002-07-31 2006-07-04 Broadcom Corporation System and method for dynamically regulating voltage in a wireless interface device while maintaining an acceptable bit error rate
WO2004061462A1 (en) * 2002-12-23 2004-07-22 Power Measurement Ltd. Power monitoring integrated circuit with communication interface
US6791864B2 (en) * 2003-01-06 2004-09-14 Texas Instruments Incorporated Column voltage control for write
KR100550638B1 (ko) * 2003-04-30 2006-02-10 주식회사 하이닉스반도체 비트라인 센싱마진시간의 조절을 위한 테스트모드를 갖는메모리장치
JP2005129151A (ja) * 2003-10-23 2005-05-19 Fujitsu Ltd 半導体記憶装置
US7770034B2 (en) * 2003-12-16 2010-08-03 Intel Corporation Performance monitoring based dynamic voltage and frequency scaling
JP2005196022A (ja) * 2004-01-09 2005-07-21 Fuji Photo Film Co Ltd 磁気カートリッジ用のセキュリティーシール
US7042776B2 (en) * 2004-02-18 2006-05-09 International Business Machines Corporation Method and circuit for dynamic read margin control of a memory array
KR100634169B1 (ko) * 2004-03-10 2006-10-16 삼성전자주식회사 가변형 기준레벨 발생 기능을 가진 센스 앰프 및 그 방법
JP4237109B2 (ja) * 2004-06-18 2009-03-11 エルピーダメモリ株式会社 半導体記憶装置及びリフレッシュ周期制御方法
US7280334B2 (en) * 2004-06-29 2007-10-09 Intel Corporation Integrated processor/motherboard short detect and safeguard mechanism
US7110298B2 (en) * 2004-07-20 2006-09-19 Sandisk Corporation Non-volatile system with program time control
JP4008906B2 (ja) * 2004-08-20 2007-11-14 株式会社半導体理工学研究センター 半導体記憶装置
JP4553185B2 (ja) * 2004-09-15 2010-09-29 ルネサスエレクトロニクス株式会社 半導体集積回路装置
KR100622892B1 (ko) 2004-12-09 2006-09-19 엘지전자 주식회사 저 전력소비형 이동통신 단말기
US7242618B2 (en) * 2004-12-09 2007-07-10 Saifun Semiconductors Ltd. Method for reading non-volatile memory cells
US20060128340A1 (en) * 2004-12-11 2006-06-15 Yong-Hsiang Hsieh Radio frequency mixer with notch filter
KR100712528B1 (ko) * 2005-08-26 2007-04-27 삼성전자주식회사 센싱마진 가변회로 및 이를 구비하는 반도체 메모리 장치
US7158432B1 (en) * 2005-09-01 2007-01-02 Freescale Semiconductor, Inc. Memory with robust data sensing and method for sensing data
US7292495B1 (en) * 2006-06-29 2007-11-06 Freescale Semiconductor, Inc. Integrated circuit having a memory with low voltage read/write operation
US7793172B2 (en) * 2006-09-28 2010-09-07 Freescale Semiconductor, Inc. Controlled reliability in an integrated circuit

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107026988A (zh) * 2015-09-25 2017-08-08 三星电子株式会社 图像传感器和制造其芯片封装的方法、图像处理装置
CN109637574A (zh) * 2018-12-21 2019-04-16 成都海光集成电路设计有限公司 Sram读写跟踪电路及方法、字线电压调制装置、系统及方法
WO2022198952A1 (zh) * 2021-03-25 2022-09-29 长鑫存储技术有限公司 存储单元信号裕度确定方法及装置、存储介质及电子设备
US11928355B2 (en) 2021-03-25 2024-03-12 Changxin Memory Technologies, Inc. Method and apparatus for determining mismatch of sense amplifier, storage medium, and electronic equipment
US11978503B2 (en) 2021-03-25 2024-05-07 Changxin Memory Technologies, Inc. Method and apparatus for determining signal margin of memory cell and storage medium

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